JP2016207789A - パッシベーション処理方法、半導体構造の形成方法及び半導体構造 - Google Patents

パッシベーション処理方法、半導体構造の形成方法及び半導体構造 Download PDF

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Abstract

【課題】ゲルマニウム又はIII−V族の材料の表面の欠陥密度を低くすることを目的とする。【解決手段】ゲルマニウム(Ge)又はIII−V族の基板を処理室内の載置台に載置する工程と、硫化水素(H2S)ガス又はセレン化水素(H2Se)ガスと、アンモニア(NH3)ガスとを前記処理室内に供給し、前記ゲルマニウム又はIII−V族の基板の上に硫黄(S)又はセレン(Se)を含有するパッシベーション膜を成膜する工程と、を有するパッシベーション処理方法が提供される。【選択図】図5

Description

本発明は、パッシベーション処理方法、半導体構造の形成方法及び半導体構造に関する。
ゲルマニウム(Ge)やインジウムガリウム砒素(InGaAs)等のIII−V族の材料は、シリコン(Si)材料と比較してモビリティ(移動度)が高い。そのため、次世代の集積回路の基板としてシリコンの替わりにゲルマニウム等を使用することが期待されている。しかしながら、ゲルマニウム等の基板と基板上に成膜する誘電体膜との界面の欠陥密度が高いことが、製造された半導体構造のモビリティを低下させる要因の一つとなっている。
そこで、欠陥密度を低くするために、ゲルマニウム等の基板の上に誘電体膜を成膜する前に、硫化水素(HS)ガスで基板の上にパッシベーション膜を形成する方法が提案されている(例えば、特許文献1、2を参照)。
特許第5224678号公報 特開2011−91394号公報
しかしながら、上記パッシベーション膜を形成する方法では、基板の温度を300℃〜400℃の高温にする必要があり、かつ、パッシベーション膜の成膜時間が長いため、生産効率が悪くなるという課題がある。
これに対して、硫化アンモニウム(NH)2Sを用いたウェットエッチングによりゲルマニウム基板の表面の欠陥密度を低くする方法が考えられる。しかし、この方法ではウェットエッチング後、ゲルマニウム基板が空気に暴露される。このため、ゲルマニウム基板の表面が再酸化され、ゲルマニウム基板の表面に欠陥密度の高い自然酸化膜が形成されてしまう。
上記課題に対して、一側面では、本発明は、ゲルマニウム又はIII−V族の材料の表面の欠陥密度を低くすることを目的とする。
上記課題を解決するために、一の態様によれば、ゲルマニウム(Ge)又はIII−V族の基板を処理室内の載置台に載置する工程と、硫化水素(HS)ガス又はセレン化水素(HSe)ガスと、アンモニア(NH)ガスとを前記処理室内に供給し、前記ゲルマニウム又はIII−V族の基板の上に硫黄(S)又はセレン(Se)を含有するパッシベーション膜を成膜する工程と、を有するパッシベーション処理方法が提供される。
一の側面によれば、ゲルマニウム又はIII−V族の材料の表面の欠陥密度を低くすることができる。
一実施形態にかかる半導体構造の一例を示す図。 基板と酸化物等との界面の欠陥密度の一例を示す図。 一実施形態にかかる半導体構造の製造工程の一例を示すフローチャート。 空気に暴露する時間と基板の上の酸化物の厚さとの関係の一例を示す図。 一実施形態にかかるトリートメント(パッシベーション膜形成)結果を示す図。 一実施形態にかかるトリートメントの有無と基板表面の組成を示す図。 一実施形態にかかるトリートメントの有無と基板表面及び断面の状態を示す図。 一実施形態にかかるトリートメントの温度及び圧力依存性を示す図。 一実施形態にかかるトリートメントの温度依存性を示す図。 一実施形態にかかるパッシベーション膜の温度依存性を示す図。 一実施形態にかかるパッシベーション膜の温度及び圧力依存性を示す図。 一実施形態にかかるパッシベーション膜の流量依存性を示す図。 一実施形態にかかるパッシベーション膜の有無とキャパシタのC−V特性を示す図。
以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
[半導体構造例]
まず、本発明の一実施形態にかかる半導体構造の一例について、図1を参照しながら説明する。図1は、MOSトランジスタの半導体構造の一例を示す。本実施形態では、基板にゲルマニウム(Ge)を使用する。ゲルマニウム基板がP形の場合、n形のソース及びドレイン層が形成される。なお、ゲルマニウム基板がn形の場合、p形のソース及びドレイン層が形成される。ソース及びドレイン層間には、ゲート層が形成される。ゲート層及びゲルマニウム基板間には、High−k膜(高誘電率ゲート絶縁膜)が形成される。本実施形態では、ゲルマニウム基板とHigh−k膜との界面にパッシベーション膜が形成される。
ゲルマニウム(Ge)材料は、シリコン(Si)材料と比較してモビリティ(移動度)が高い。例えば、電子のモビリティ(単位:cm/V・s)は、シリコンが1400であるのに対して、ゲルマニウムは3900である。ガリウム砒素(GaAs)、インジウムガリウム砒素(InGaAs)、インジウム砒素(InAs)、アンチモン化ガリウム(GaSb)、アンチモン化インジウム(InSb)等のIII−V族の材料もまた、シリコン材料と比較してモビリティが高い。例えば、電子のモビリティは、ガリウム砒素が8500、インジウムガリウム砒素が12000、インジウム砒素が40000、アンチモン化ガリウムが3000、アンチモン化インジウムが77000である。なお、III−V族の材料は、周期表III族(13族)元素とV族(15族)元素との化合物であり、上記に示したガリウム砒素等の材料に限らない。
次世代の集積回路の基板としてシリコンの替わりにゲルマニウムやIII−V族の材料を使用し、高性能な半導体構造を製造することが期待される。しかしながら、ゲルマニウム基板とHigh−k膜等の誘電体膜(ゲート絶縁膜)との界面の欠陥密度が高いことが、製造された半導体構造のモビリティを低下させる要因の一つとなっている。
シリコン基板の場合、例えばゲート絶縁膜にはシリコン酸化膜(SiO)が使われる。ゲルマニウム基板の場合、例えばゲート絶縁膜にはアルミナ(Al)が使われる。
図2(a)に示すシリコン基板100とシリコン酸化膜200との界面100aの欠陥密度は、1010のオーダである。これに対して、ゲルマニウム基板10と酸化ゲルマニウム膜20との界面10aの欠陥密度は、1013のオーダであり、シリコン基板の場合と比べて3桁高くなっている。
そこで、以下に説明する本実施形態では、ゲルマニウム基板10の表面を硫化水素(HS)ガス及びアンモニア(NH)ガスでトリートメントし、ゲルマニウム基板10の表面に硫化ゲルマニウム(GeS)のパッシベーション膜30を形成する。これにより、ゲルマニウム基板10の表面の欠陥密度は、1011のオーダになる。このようにして、本実施形態ではゲルマニウムの表面の欠陥密度を低くすることにより、製造された半導体構造のモビリティを高め、高性能なトランジスタやその他の半導体構造を製造することができる。
[半導体構造例:パッシベーション処理方法]
次に、本実施形態にかかるパッシベーション処理方法を用いた半導体構造の製造工程の一例について、図3のフローチャートを参照しながら説明する。本実施形態にかかる半導体構造では、まず、塩酸(HCL)又はDHF(Diluted Hydrofluoric acid:希フッ酸(HFとHOの混合液))の液体によりゲルマニウム基板10をウェットエッチングする(ステップS10)。この工程により、ゲルマニウム基板10上の酸化ゲルマニウム(GeO)20が除去される。
次に、ゲルマニウム基板10上にHigh−k膜を成膜するために、ゲルマニウム基板10を成膜装置1に搬送する(ステップS12)。この工程により、ゲルマニウム基板10は所定の時間だけ空気に暴露される。この放置時間にゲルマニウム基板10の表面が再酸化され、ゲルマニウム基板10に自然酸化膜(GeO)40が形成される。自然酸化膜40により、ゲルマニウム基板10の表面は欠陥密度が高い状態になる。
そこで、成膜装置1と同一又は異なる装置にてゲルマニウム基板10をNHガスの雰囲気にてエッチングする(ステップS14)。この工程により、ゲルマニウム基板10の表面の然酸化膜40が概ね除去される。
次に、成膜装置1内に硫化水素(HS)ガス及びアンモニア(NH)ガスを供給し、ゲルマニウム基板10のトリートメントを行う(ステップS16)。この工程により、ゲルマニウム基板10の表面にGeSのパッシベーション膜30が形成される。次に、High−k膜50を成膜する(ステップS18)。High−k膜50としては、アルミナ(Al)、酸化ハフニウム(HfO)、ハフニウムアルミネート(HfAlO)、酸化ジルコニア(ZrO)、酸化プラセオジム(PrO)、酸化ランタン(LaO)、酸化ガドリニウム(Gd)が使用されてもよい。
最後に、上部電極として機能する金属膜60を成膜し(ステップS20)、本処理を終了する。金属膜60としては、タンタル(Ta)、窒化タンタル(TaN),窒化チタン(TiN)が使用されてもよい。
(自然酸化膜)
なお、ステップS16以降の工程をin−situで行う環境が好ましい。ex−situで行う環境では、ステップS16のパッシベーション膜を成膜する前やステップS18のHigh−k膜50を成膜する前に、ゲルマニウム基板10の表面が空気に暴露されてしまい、その間にゲルマニウム基板10の表面に自然酸化膜40が形成されてしまう。例えば、図4は、空気に暴露する時間(すなわち、ゲルマニウム基板の放置時間)とゲルマニウム基板上の自然酸化物の厚さとの関係の一例を示す。図4の横軸は、放置時間を示し、縦軸は自然酸化膜の厚さを示す。なお、図4は、論文「Native Oxidation Growth on Ge(111) and (100) Surfaces」,Siti Kudnie Sahari, Hideki Murakami, Tomohiro Fujioka, Tatsuya Bando, Akio Ohta, Katsunori Makihara, Seiichiro Higashi, and Seiichi Miyazaki ,Japanese Journal of Applied Physics 50 (2011) 04DA12 のFig.6を引用する。
これによれば、放置時間が同じ場合、n形ゲルマニウム基板(n−Ge)及びp形ゲルマニウム基板(p−Ge)の自然酸化膜の厚さは、n形シリコン基板(n−Si)の自然酸化膜の厚さに対して4〜5倍になっている。つまり、ゲルマニウム基板は、シリコン基板よりも酸化しやすい。
よって、放置時間が長くなるほどゲルマニウム基板10上にGeOの結合が増え、GeSの結合が減るため、放置時間が長くなるほどゲルマニウム基板10上のSの濃度が低くなり、Oの濃度が高くなる。
ゲルマニウム基板10上のOの濃度が高くなると、ゲルマニウム基板10とHigh−k膜との界面における欠陥密度が高くなる。つまり、ゲルマニウム基板10は、シリコン基板よりも自然酸化され易く、これによって表面の欠陥密度が高くなり、モビリティが下がる傾向があることがわかる。
ゲルマニウム基板10上の酸化ゲルマニウム(GeO)膜20は、図3のステップS10のウェットエッチングでほぼ除去できる。しかし、ゲルマニウム基板10上の自然酸化膜は上記のウェットエッチングですべて除去することは難しい。このため、ステップS12のゲルマニウム基板10の放置時間(搬送時間等)を短縮することで、自然酸化膜40が形成され難いようにすることが好ましい。
したがって、前記放置時間の管理は重要である。本実施形態では、図3のステップS16において、ゲルマニウム基板10のトリートメントを行い、ゲルマニウム基板10の表面にパッシベーション膜を形成し、保護し、これにより、ゲルマニウム基板10の表面が酸化されることを防止する。この結果、ゲルマニウム基板10の表面の欠陥密度が高くなり、製造された半導体構造のデバイス特性が悪くなることを防ぐことができる。なお、以上の理由から図3のステップS16以降の工程は、例えば成膜装置1においてin−situで行うことがより好ましい。ただし、ステップS16にてゲルマニウム基板10の表面にパッシベーション膜が形成されているため、ステップS18及びステップS20はex−situで行う環境であってもよい。
(成膜装置の構成例)
なお、成膜装置の構成例について簡単に説明する。成膜装置1は、表面がアルマイト処理(陽極酸化処理)されたアルミニウムからなる円筒形の処理室Cを有している。処理室Cの内部には載置台12が設けられている。載置台12は、ゲルマニウム基板10を載置する。
処理室Cの天井部には、ガスシャワーヘッド11が設けられている。硫化水素ガス及びアンモニアガスは、ガスシャワーヘッド11のガス導入口14から導入され、ガスバッファ空間11bを通って多数のガス通気孔11aから処理室C内に供給される。処理室C内へ供給された硫化水素ガス及びアンモニアガスの作用によりゲルマニウム基板10上にパッシベーション膜30が成膜される。
(NH添加)
図3のステップS16では、ゲルマニウム基板10のトリートメントを行い、ゲルマニウム基板10の表面にパッシベーション膜を形成するために硫化水素(HS)ガス及びアンモニア(NH)ガスを用いた。次に、5つのトリートメント条件に対して成膜されたパッシベーション膜について、図5を参照しながら説明する。図5(a)は、5つのトリートメント条件を示す。
トリートメント条件Aは、アンモニア/硫化水素ガスの比が、0/100である。
トリートメント条件Bは、アンモニア/硫化水素ガスの比が、60/140である。
トリートメント条件Cは、アンモニア/硫化水素ガスの比が、100/100である。
トリートメント条件Dは、アンモニア/硫化水素ガスの比が、140/60である。
トリートメント条件Eは、アンモニア/硫化水素ガスの比が、0/100である。
トリートメント条件Fは、アンモニア/硫化水素ガスの比が、100/100である。
つまり、トリートメント条件A、Eは、アンモニアガスが添加されていない点が他の条件B〜D,Fと異なる。また、トリートメント条件A〜Dは、トリートメント時間が2分と短い点で、トリートメント時間が20分と長いトリートメント条件E、Fと異なる。
トリートメント条件A〜Fの共通点は以下である。
・塩酸(HCL)のウェットエッチング(10%の溶液、10分)がトリートメント前に実行されている。
・処理室内の圧力は100Torr(13332Pa)、温度は100℃に制御されている。
図5(b)は、5つのトリートメント条件下で成膜されたパッシベーション膜(つまり、ゲルマニウム基板の表面)のXPS(X線光電子分光:X-ray Photoelectron Spectroscopy)測定によるS2p軌道電子の観測結果における硫黄Sの割合を示す。例えば、トリートメント条件Aでは、パッシベーション膜が形成されたゲルマニウム基板10の表面付近に4%の硫黄が存在していることを示す。
これによれば、硫化水素ガスにアンモニアガスを添加してトリートメントを行った条件B、C、D、Fは、硫化水素ガスにアンモニアガスを添加せずにトリートメントを行った条件A、Eよりもパッシベーション膜の物質に含まれる硫黄Sの割合が多いことがわかる。特に、条件Eの硫化水素ガスにアンモニアガスを添加せずに20分間トリートメントを行った場合、パッシベーション膜に含まれる硫黄Sの割合は6%である。これに対して、条件B〜Dの硫化水素ガスにアンモニアガスを添加して2分間トリートメントを行った場合、パッシベーション膜に含まれる硫黄Sの割合は10%程度である。つまり、硫化水素ガスにアンモニアガスを添加してトリートメントを行うと、トリートメント時間を1/10に短縮してもパッシベーション膜に含まれるSの割合は高くなり、ゲルマニウム基板10の表面の欠陥密度を低くすることができることがわかる。
ただし、図5(b)に示されるパッシベーション膜に含まれる硫黄Sには、膜中のゲルマニウムGeと結合していない硫黄Sも含まれる。よって、次に、ゲルマニウム基板10中のGeと結合している硫黄Sの成分について考察する。図6は、パッシベーション膜が形成されたゲルマニウム基板10を表面からXPS測定した結果の一例を示す。横軸は結合エネルギーであり、縦軸はゲルマニウム基板10表面の組成の状態を示す。図6(a)は、トリートメントを行っていない場合(パッシベーション膜が形成されていない場合)を示す。図6(b)は、硫化水素ガスにアンモニアガスを添加せずにトリートメントを行った場合を示す。図6(c)は、硫化水素ガスにアンモニアガスを添加してトリートメントを行った場合を示す。
図6の測定結果によれば、図6(c)のアンモニアガスを添加したトリートメントでは、パッシベーション膜に含まれるGeSやGeSのピークが、図6(b)のアンモニアガスを添加しないトリートメントを行った場合のGeSやGeSのピークよりも顕著に高くなっている。つまり、本実施形態では、アンモニアガスを添加した場合のパッシベーション膜には、アンモニアガスを添加しない場合よりもGeと結合した硫黄Sの成分が多く含まれることを示す。つまり、アンモニアガスを添加した硫化水素ガスを用いてトリートメントを行うことで、GeSを形成する際の活性化エネルギーが下がると推測される。
以上から、アンモニアガスを添加した硫化水素ガスを用いてトリートメントを行うことで、ゲルマニウムと結合しているSがパッシベーション膜中に含まれる割合が高くなり、ゲルマニウム基板10表面の欠陥密度が低下することがわかる。これにより、ゲルマニウム基板10とHigh−k膜50との界面の状態がよくなって、モビリティが高くなると予想される。
なお、図6(a)のトリートメントを行っていない場合、ゲルマニウム基板10表面のGeSやGeSのピークは、図6(b)のアンモニアガスを添加せずに硫化水素ガスを用いてトリートメントを行った場合よりも更に低くなっている。
以上に説明したように、本実施形態によるパッシベーション処理方法により形成したパッシベーション膜では、硫黄Sの含有率が高くなり、ゲルマニウムと結合して安定したGeSやGeSとして膜中に存在することがわかった。これにより、ゲルマニウム基板の表面における欠陥密度を低下させ、製造された半導体のモビリティを向上させることができる。
また、硫化水素ガスにアンモニアガスを添加することでトリートメント時間を短縮することができる。また、通常300℃〜400℃の高温にてHSガスを用いてパッシベーション膜が成膜されるのに対し、本実施形態では、硫化水素ガスにアンモニアガスを添加して、より低温の100℃でパッシベーション膜を形成する。この結果、トリートメント時間を約1/10に短縮でき、かつ低温処理にてパッシベーション膜を形成することができ、生産効率を向上させることができる。
なお、図7(a)の上段及び下段のSEM(走査型電子顕微鏡)画像には、トリートメントを行っていないゲルマニウム基板の表面及び断面を示す。図7(b)の上段及び下段のSEM画像には、硫化水素ガスとアンモニアガスによりトリートメントを行ったゲルマニウム基板の表面及び断面を示す。これによれば、硫化水素ガスとアンモニアガスによりトリートメントを行ったゲルマニウム基板の表面粗さ(roughness)が、トリートメントを行っていないゲルマニウム基板の表面粗さと同等であることが証明される。つまり、硫化水素ガスとアンモニアガスによりトリートメントを行っても、トリートメント前のゲルマニウム基板の表面粗さよりも表面状態が悪くならないことが確認できる。
[温度及び圧力依存]
次に、本実施形態にかかるパッシベーション処理方法を適用する処理室の温度及び圧力依存性について、図8〜図11を参照しながら説明する。図8〜図11は、TOF−SIMS(Time-of-Flight Secondary Mass Spectrometry:二次イオン質量分析法)によりパッシベーション膜が形成されたゲルマニウム基板の表面状態を分析した結果を示す。
本実施形態では、処理室の温度として載置台の温度が示されている。
ここでは、まず、塩酸(HCL)を含む液体でゲルマニウム基板10を10分間ウェットエッチングする。次に、ウェットエッチング後のゲルマニウム基板に、硫化水素ガス及びアンモニアガスによりトリートメントを行った結果の一例を示す。図8(a)は、処理室内の圧力が3Torr(400Pa)の場合であって、処理室内の温度が25℃、50℃、100℃のときのパッシベーション膜中のGeOの個数とGeSの個数とを示したグラフである。図8(c)は、横軸はトリートメント時の温度を示し、縦軸はGeSに対するGeOの比率を示す。この結果によれば、膜中のGeSに対するGeOの比率は、25℃よりも50℃及び100℃の方が少なくなっている。
図8(b)は、処理室内の圧力が50Torr(6667Pa)の場合であって、処理室内の温度が25℃、50℃、100℃のときのパッシベーション膜中のGeOの個数とGeSの個数とを示したグラフである。図8(c)に示すように、膜中のGeSに対するGeOの比率は、25℃よりも50℃及び100℃の方が少なくなっている。
これによれば、処理室内の圧力が3Torr及び50Torrのいずれの場合も温度が高くなるほどGeSに対するGeOの比率は低くなり、この結果、欠陥密度が低下することがわかる。以上から、硫化水素ガスとアンモニアガスによりトリートメントを行う際、処理室内を50℃以上に制御することが好ましい。
また、硫化水素ガスとアンモニアガスによりトリートメントを行う際、処理室内の圧力は3Torr以上に制御することが好ましく、50Torr以上の高圧にするとより好ましい。
図9は、処理室内の圧力を50Torrに制御し、処理室内の温度を25℃、50℃、100℃、150℃、200℃にしたときのパッシベーション膜中のGeOの個数とGeSの個数とGeSに対するGeOの比率とを示したグラフである。これによれば、硫化水素ガスとアンモニアガスによりトリートメントを行う際、処理室内の温度を50℃以上に制御するとゲルマニウム基板の表面のOの濃度を低下できるため処理室内の温度は50℃以上が好ましいことがわかる。また、処理室内の温度が100℃〜200℃の範囲では飽和状態にあり、パッシベーション膜中のGeSに対するGeOの割合はほぼ同じになる。
図10は、処理室内の圧力を50Torrに制御し、処理室内の温度を25℃、50℃、100℃、150℃、200℃にしたときのパッシベーション膜中のGeOの個数とGeSの個数とGeSに対するGeOの比率とを示したグラフである。本例では、GeOの個数は、GeOとGeOの個数の合計であり、GeSの個数は、GeSとGeSの個数の合計である。これによれば、硫化水素ガスとアンモニアガスによりトリートメントを行う際、処理室内の温度を50℃以上に制御するとゲルマニウム基板の表面のOの濃度を低下できるためが好ましいことがわかる。また、100℃〜200℃の範囲では飽和状態にあり、パッシベーション膜中のGeSに対するGeOの割合がほぼ同じになる。
図11の実験では、処理室内の圧力を50Torr(6667Pa)、100Torr(13332Pa)、300Torr(39996Pa)、500Torr(66670Pa)に制御し、処理室内の温度を100℃、200℃、250℃に制御する。図11は、そのときのパッシベーション膜中のGeOの個数とGeSの個数とGeSに対するGeOの比率とを示したグラフである。これによれば、硫化水素ガスとアンモニアガスによりトリートメントを行う際、処理室内の圧力を100Torr(13332Pa)以上に制御し、温度を100℃以上に制御すると、概ねゲルマニウム基板の表面のOの濃度を低下できるためが好ましいことがわかる。
また、Tにて差し示す枠内の結果によれば、同じ圧力で温度を上げるとパッシベーション膜に含まれるOの数が増えている。また、Pにて差し示す枠内の結果によれば、同じ温度で圧力を上げるとパッシベーション膜に含まれるOの数が減っている。ただし、GeSに対するGeOの比率を考慮すると、載置台の温度は50℃〜250℃に制御すればよい。また、処理室の圧力は3Torr以上に制御すればよい。また、圧力の上限値は、200Torr(26664Pa)程度が好ましい。APC(自動圧力制御器)を動作させて処理室内を調圧する際、APCの実用範囲の上限値が200Torr程度であるため、機械的な制限から処理室の圧力は、3Torr〜200Torrに制御することが好ましい。また、処理ガスの使用量を少なくする上でも、上限値は200Torr程度になると思われる。
[インジウムガリウム砒素基板と流量依存]
次に、本実施形態にかかるパッシベーション処理方法におけるガスの流量依存性について、図12を参照しながら説明する。ここでは、ゲルマニウム基板の替わりにインジウムガリウム砒素(InGaAs)の基板が使用される。インジウムガリウム砒素の基板は、本実施形態にかかるパッシベーション処理方法を適用するIII−V族の基板の一例である。III−V族の他の材料としては、ガリウム砒素(GaAs)、インジウム砒素(InAs)、アンチモン化ガリウム(GaSb)及びアンチモン化インジウム(InSb)等を使用することができる。なお、図12は、TOF−SIMSによりパッシベーション膜が形成されたゲルマニウム基板の表面状態を分析した結果を示す。
ここでは、まず、希フッ酸(DHF)を含む液体でゲルマニウム基板10を10分間ウェットエッチングする。次に、処理室の温度を50℃、圧力を50Torr(6666Pa)に制御し、硫化水素ガスとアンモニアガスとにより2分間のトリートメントが行われる。この工程により、パッシベーション膜が成膜される。
ゲルマニウム基板の場合、ゲルマニウム基板の表面のGeO及びGeSの個数を測定することでそれらの比率からパッシベーション膜の特性を考察した。これに対して、インジウムガリウム砒素(InGaAs)の基板の場合、InGaAsの基板の表面のInO、InS、GaO、GaS、AsO及びAsSの個数を測定する。そして、インジウム(In)、ガリウム(Ga)、砒素(As)のそれぞれに関するOとSとの比率を考察する。図12には、トリートメントなしの場合と、トリートメントありの場合が示されている。ここで「トリートメントあり」とは、アンモニアガスと硫化水素ガスの流量比が20/180の場合にアンモニアガスと硫化水素ガスのトリートメントである。図12には、これにより形成されたパッシベーション膜中のAsO及びAsSの比率、GaO及びGaSの比率、InO及びInSの比率が示されている。これによれば、AsO及びAsSの比率、GaO及びGaSの比率、InO及びInSの比率のいずれも、トリートメントありの場合には、トリートメントなしの場合よりもInGaAsの基板の表面のSの濃度がOの濃度よりも高くなっていることがわかる。この結果、硫化水素ガスに対するアンモニアガスの流量比を10%(=20/(20+180)×100)以上に制御することが好ましいことがわかる。なお、図12の結果ではAsO/AsS < GaO/GaS < InO/InSとなっている。
以上に説明したように、本実施形態のパッシベーション処理方法によれば、硫化水素ガスにアンモニアガスを添加したトリートメントにより硫黄Sの含有率が高いパッシベーション膜がゲルマニウム等の基板の表層に成膜される。これにより、ゲルマニウム等の基板の表面(つまり、基板とHigh−k膜との界面)における欠陥密度を低下させることができる。
また、本実施形態によれば、硫化水素ガスにアンモニアガスを添加することでトリートメントの処理スピードを、アンモニアを添加せずに硫化水素ガスのみによりトリートメントを行う場合と比較して10倍程高速にできる。また、本実施形態によれば、前記トリートメントを300℃程度の高温で処理する場合と比較して、100℃程度の低温にてパッシベーション膜を形成することができる。この結果、生産効率を向上させることができる。
なお、本実施形態のパッシベーション処理方法では、硫化水素ガスとアンモニアガスとを使用した。しかしながら、硫化水素ガスの替わりにセレン化水素(HSe)ガスを使用してもよい。この場合、本実施形態のパッシベーション処理方法によれば、セレン化水素ガスにアンモニアガスを添加したトリートメントによりセレンSeの含有率が高いパッシベーション膜がゲルマニウムやIII−V族の基板の上に成膜される。これにより、ゲルマニウムやIII−V族の基板の界面における欠陥密度を低下させることができる。
[キャパシタへの応用]
上記実施形態にかかるパッシベーション処理方法は、トランジスタの製造に用いられた。しかしながら、上記実施形態にかかるパッシベーション処理方法は、ゲルマニウムやIII−V族を含むキャパシタに適用可能である。上記実施形態にかかるパッシベーション処理方法により、ゲルマニウムやIII−V族半導体とその上に形成される酸化膜との界面の欠陥密度を低下させることができる。
図13は、本実施形態にかかるトリートメント(パッシベーション膜)の有無とキャパシタのC−V特性を示す。図13(a)は、本実施形態にかかるゲルマニウム基板に対してトリートメントを行わなかった場合のキャパシタの電圧Vに対する容量Cの特性(C−V特性)を示す。図13(b)は、本実施形態にかかるトリートメントを行なった場合のキャパシタのC−V特性を示す。各周波数は、ICチップ内のキャパシタに印加する電力の周波数である。
これによれば、硫化水素ガスにアンモニアガスを添加してパッシベーション膜を成膜した場合、パッシベーション膜によりキャパシタのC−V特性が良好になっている。特に、図13(b)のWに示すように、曲線F1(1MHz)、曲線F2(500kHz)、曲線F3(200kHz)、曲線F4(100kHz)において良好なC−V特性が得られている。つまり、キャパシタの界面の欠陥密度が低い場合、周波数が高くても(例えば、100kHz、200kHz、500kHz)、良好な特性が得られていることがわかる。
これに対して、本実施形態にかかるトリートメントを行なっていない場合、図13(a)のUに示すように、キャパシタのC−V特性にバラツキがある。つまり、この場合、キャパシタの界面の欠陥密度が高く、良好な特性が得られていないことがわかる。
以上から、本実施形態のパッシベーション処理方法によれば、硫化水素ガスにアンモニアガスを添加したトリートメントにより硫黄Sの含有率が高いパッシベーション膜がゲルマニウムやIII−V族の基板の上に成膜される。これにより、ゲルマニウムやIII−V族の基板の界面における欠陥密度を低下させ、モビリティを高めることができる。
また、本実施形態のパッシベーション処理方法によれば、セレン化水素ガスにアンモニアガスを添加したトリートメントによりセレンSeの含有率が高いパッシベーション膜がゲルマニウムやIII−V族の基板の上に成膜される。これにより、ゲルマニウムやIII−V族の基板の界面における欠陥密度を低下させ、モビリティを高めることができる。
以上、パッシベーション処理方法、半導体構造の形成方法及び半導体構造を上記実施形態により説明したが、本発明にかかるパッシベーション処理方法、半導体構造の形成方法及び半導体構造は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。また、上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
例えば、パッシベーション膜を成膜する工程は、硫化水素(HS)ガス又はセレン化水素(HSe)ガスと、アンモニア(NH)ガスに加えてN2等の不活性ガスを加えてもよい。ただし、硫化水素ガス又はセレン化水素ガスの分圧は他のガスの分圧よりも高く制御することが好ましい。
また、本発明により処理される基板は、ウェハに限られず、例えば、フラットパネルディスプレイ(Flat Panel Display)用の大型基板、EL素子又は太陽電池用の基板であってもよい。太陽電池用の基板の場合、CIGS(CuInGaSe2)、CZTS(Cu2ZnSnS4)等の発電層の薄膜が、アンモニアを添加した硫化水素ガス又はアンモニアを添加したセレン化水素ガスの雰囲気で、かつ100℃〜500℃の温度で形成される。このとき形成される発電層は、バンドギャップが調整された結晶構造を有する。
1:成膜装置
10:ゲルマニウム基板
11:ガスシャワーヘッド
12:載置台
20:酸化ゲルマニウム膜
30:パッシベーション膜
40:自然酸化膜
50:High−k膜
60:金属膜
C:処理室

Claims (7)

  1. ゲルマニウム(Ge)又はIII−V族の基板を処理室内の載置台に載置する工程と、
    硫化水素(HS)ガス又はセレン化水素(HSe)ガスと、アンモニア(NH)ガスとを前記処理室内に供給し、前記ゲルマニウム又はIII−V族の基板の上に硫黄(S)又はセレン(Se)を含有するパッシベーション膜を成膜する工程と、
    を有するパッシベーション処理方法。
  2. 前記載置台の温度を50℃〜250℃に制御する、
    請求項1に記載のパッシベーション処理方法。
  3. 前記処理室の圧力を3Torr〜200Torrに制御する、
    請求項1又は2に記載のパッシベーション処理方法。
  4. 硫化水素(HS)ガスに対するアンモニア(NH)ガスの流量比を10%以上に制御する、
    請求項1〜3のいずれか一項に記載のパッシベーション処理方法。
  5. 硫化水素(HS)ガス又はセレン化水素(HSe)ガスと、アンモニア(NH)ガスとともに不活性ガスを供給する、
    請求項1〜4のいずれか一項に記載のパッシベーション処理方法。
  6. 半導体構造の形成方法であって、
    ゲルマニウム(Ge)又はIII−V族の基板を処理室内の載置台に載置する工程と、
    硫化水素(HS)ガス又はセレン化水素(HSe)ガスと、アンモニア(NH)ガスとを前記処理室内に供給し、前記ゲルマニウム又はIII−V族の基板の上に硫黄(S)又はセレン(Se)を含有するパッシベーション膜を成膜する工程と、
    前記パッシベーション膜の上に誘電体膜を形成する工程と、
    前記誘電体膜の上に金属膜を形成する工程と、
    を有する、半導体構造の形成方法。
  7. ゲルマニウム(Ge)又はIII−V族の基板と、
    硫化水素(HS)ガス又はセレン化水素(HSe)ガスと、アンモニア(NH)ガスとにより、前記基板の上に形成された硫黄(S)又はセレン(Se)を含有するパッシベーション膜と、
    前記パッシベーション膜の上に形成された誘電体膜と、
    前記誘電体膜の上に形成された金属膜と、
    を有する半導体構造。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020137527A1 (ja) * 2018-12-25 2020-07-02 昭和電工株式会社 付着物除去方法及び成膜方法
WO2020137528A1 (ja) * 2018-12-25 2020-07-02 昭和電工株式会社 付着物除去方法及び成膜方法
WO2021095608A1 (ja) * 2019-11-12 2021-05-20 昭和電工株式会社 付着物除去方法及び成膜方法
WO2021100466A1 (ja) * 2019-11-19 2021-05-27 昭和電工株式会社 付着物除去方法及び成膜方法
EP3901989A4 (en) * 2018-12-18 2022-01-26 Showa Denko K.K. ADHESIVE REMOVAL METHOD AND FILM FORMATION METHOD

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018022715A (ja) * 2016-08-01 2018-02-08 株式会社Screenホールディングス ドーパント導入方法
CN113840941A (zh) * 2019-12-17 2021-12-24 昭和电工株式会社 钝化膜的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58141576A (ja) * 1982-02-17 1983-08-22 Nec Corp 電界効果型トランジスタ
JP2780501B2 (ja) * 1991-01-18 1998-07-30 日立電線株式会社 絶縁膜付き半導体ウェハ及びその製造方法
US7521376B2 (en) * 2005-10-26 2009-04-21 International Business Machines Corporation Method of forming a semiconductor structure using a non-oxygen chalcogen passivation treatment
US7964490B2 (en) * 2008-12-31 2011-06-21 Intel Corporation Methods of forming nickel sulfide film on a semiconductor device
EP2306497B1 (en) * 2009-10-02 2012-06-06 Imec Method for manufacturing a low defect interface between a dielectric and a III/V compound
US9673038B2 (en) * 2014-07-10 2017-06-06 Tokyo Electron Limited Gas phase oxide removal and passivation of germanium-containing semiconductors and compound semiconductors

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3901989A4 (en) * 2018-12-18 2022-01-26 Showa Denko K.K. ADHESIVE REMOVAL METHOD AND FILM FORMATION METHOD
US20220064777A1 (en) * 2018-12-18 2022-03-03 Showa Denko K.K. Adhesion removal method and film-forming method
JP7367703B2 (ja) 2018-12-25 2023-10-24 株式会社レゾナック 付着物除去方法及び成膜方法
WO2020137528A1 (ja) * 2018-12-25 2020-07-02 昭和電工株式会社 付着物除去方法及び成膜方法
KR102662111B1 (ko) * 2018-12-25 2024-05-03 가부시끼가이샤 레조낙 부착물 제거 방법 및 성막 방법
JP7409322B2 (ja) 2018-12-25 2024-01-09 株式会社レゾナック 付着物除去方法及び成膜方法
KR20210092813A (ko) * 2018-12-25 2021-07-26 쇼와 덴코 가부시키가이샤 부착물 제거 방법 및 성막 방법
JPWO2020137528A1 (ja) * 2018-12-25 2021-11-04 昭和電工株式会社 付着物除去方法及び成膜方法
JPWO2020137527A1 (ja) * 2018-12-25 2021-11-04 昭和電工株式会社 付着物除去方法及び成膜方法
WO2020137527A1 (ja) * 2018-12-25 2020-07-02 昭和電工株式会社 付着物除去方法及び成膜方法
TWI760918B (zh) * 2019-11-12 2022-04-11 日商昭和電工股份有限公司 附著物除去方法及成膜方法
EP4060076A4 (en) * 2019-11-12 2023-01-25 Showa Denko K.K. METHODS FOR REMOVAL OF ADHESIVE SUBSTANCES AND FILM FORMING METHODS
WO2021095608A1 (ja) * 2019-11-12 2021-05-20 昭和電工株式会社 付着物除去方法及び成膜方法
US20220220612A1 (en) * 2019-11-19 2022-07-14 Showa Denko K.K. Method for removing adhering material and film forming method
WO2021100466A1 (ja) * 2019-11-19 2021-05-27 昭和電工株式会社 付着物除去方法及び成膜方法

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