JP2016207142A - Computer and memory fault diagnostic method - Google Patents
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Abstract
Description
本発明は、計算機及びメモリ故障診断方法に関し、特に鉄道制御システムにおける計算機及びメモリ故障診断方法に適用して好適なものである。 The present invention relates to a computer and a memory failure diagnosis method, and is particularly suitable for application to a computer and a memory failure diagnosis method in a railway control system.
近年、鉄道制御システムに用いられる計算機は、１台の計算機で多くの設備及び車両を制御することが要求される。この場合、計算機のメモリ容量を増加させる必要があり、またＣＰＵ（Central Processing Unit）の処理速度を向上させる必要がある。一方で鉄道制御システムに用いられる計算機特有の構成としては、一般的な計算機よりも安全性を考慮して設計される点にある。安全性を確保するための構成の１つとして、例えば主系及び従系のメモリを備え、これら主系及び従系のメモリについて故障診断を行う構成がある。 In recent years, computers used in railway control systems are required to control many facilities and vehicles with one computer. In this case, it is necessary to increase the memory capacity of the computer, and it is necessary to improve the processing speed of a CPU (Central Processing Unit). On the other hand, the computer-specific configuration used in the railway control system is designed in consideration of safety rather than a general computer. As one configuration for ensuring safety, for example, there is a configuration in which a main system and a sub system memory are provided, and a fault diagnosis is performed on the main system and the sub system memory.
特許文献１には、ＣＰＵと、このＣＰＵからのデータ書込み要求に対してデータを同時に書き込み、何れか一方からのみ出力する主系及び従系からなる２つのメモリと、主系及び従系のメモリの故障を交互に診断する診断プロセッサと、ＣＰＵ又は診断プロセッサの何れかを主系又は従系の何れかのメモリに接続するセレクタとを備える計算機が開示されている。この計算機によれば、定常動作中の計算機のＣＰＵを停止させることなくメモリの故障を検出することができるとしている。 Patent Document 1 discloses a CPU, two memories including a main system and a sub system that simultaneously write data in response to a data write request from the CPU, and outputs only from either one, and a main system and a sub system memory There is disclosed a computer comprising a diagnostic processor for alternately diagnosing faults in the system and a selector for connecting either the CPU or the diagnostic processor to either the primary or secondary memory. According to this computer, a memory failure can be detected without stopping the CPU of the computer in steady operation.
しかし特許文献１に記載の技術では、ＣＰＵと診断プロセッサとが略同時に同一のメモリ（例えば主系のメモリ）にアクセスする場合、ＣＰＵに待ち時間が発生する場合がある。例えば診断プロセッサがＣＰＵよりも先に主系のメモリにアクセスしている場合、ＣＰＵは、診断プロセッサによる診断が完了するまで、この主系のメモリにアクセスすることができないため、待ち時間が発生する。この場合、発生した待ち時間の分だけＣＰＵの処理速度が低下するという課題がある。 However, in the technique described in Patent Document 1, when the CPU and the diagnostic processor access the same memory (for example, the main memory) almost simultaneously, a waiting time may occur in the CPU. For example, when the diagnostic processor accesses the main memory before the CPU, the CPU cannot access the main memory until the diagnosis by the diagnostic processor is completed. . In this case, there is a problem that the processing speed of the CPU decreases by the amount of waiting time that has occurred.
本発明は以上の点を考慮してなされたものであり、ＣＰＵとメモリ故障診断装置とを備えた計算機において、ＣＰＵの処理速度を低下させることなく、メモリの故障診断を行い得る計算機及びメモリ故障診断方法を提案するものである。 The present invention has been made in consideration of the above points. In a computer equipped with a CPU and a memory failure diagnosis device, a computer and a memory failure that can perform a memory failure diagnosis without reducing the processing speed of the CPU. A diagnostic method is proposed.
かかる課題を解決するために、本発明においては、演算処理を実行するＣＰＵと、同一のデータを記憶する主系及び従系のメモリと、主系及び従系のメモリの接続先を切り替えるセレクタと、ＣＰＵからの書込みデータを一時的に記憶する書込みデータバッファ装置と、主系及び従系のメモリの故障診断を交互に行うメモリ故障診断装置と、主系及び従系のメモリに対するアクセスを制御するメモリアクセス制御装置とを備え、メモリアクセス制御装置は、セレクタの動作を制御して、主系のメモリの接続先をＣＰＵに切り替えるとともに、ＣＰＵに接続されていない従系のメモリの接続先を書込みデータバッファ装置又はメモリ故障診断装置に切り替えることを特徴とする。 In order to solve this problem, in the present invention, a CPU that executes arithmetic processing, a main system and a sub system memory that store the same data, and a selector that switches connection destinations of the main system and the sub system memory A write data buffer device that temporarily stores write data from the CPU, a memory failure diagnosis device that alternately performs failure diagnosis of the main and slave memories, and access to the main and slave memories The memory access control device controls the operation of the selector, switches the connection destination of the main memory to the CPU, and writes the connection destination of the slave memory not connected to the CPU. It is characterized by switching to a data buffer device or a memory failure diagnosis device.
もしくは、かかる課題を解決するために、本発明においては、演算処理を実行するＣＰＵと、同一のデータを記憶する主系及び従系のメモリと、主系及び従系のメモリの接続先を切り替えるセレクタと、ＣＰＵからの書込みデータを一時的に記憶する書込みデータバッファ装置と、主系及び従系のメモリの故障診断を交互に行うメモリ故障診断装置と、主系及び従系のメモリに対するアクセスを制御するメモリアクセス制御装置とを備える計算機のメモリ故障診断方法であって、メモリアクセス制御装置が、セレクタの動作を制御して、主系のメモリの接続先をＣＰＵに切り替える第１のステップと、ＣＰＵに接続されていない従系のメモリの接続先を書込みデータバッファ装置又はメモリ故障診断装置に切り替える第２のステップとを備えることを特徴とする。 Alternatively, in order to solve such a problem, in the present invention, the CPU that executes arithmetic processing, the main and subordinate memories that store the same data, and the connection destination of the main and subordinate memories are switched. A selector, a write data buffer device that temporarily stores write data from the CPU, a memory failure diagnosis device that alternately performs failure diagnosis of the main and slave memories, and access to the master and slave memories. A memory failure diagnosis method for a computer comprising a memory access control device for controlling, wherein the memory access control device controls the operation of the selector and switches the connection destination of the main memory to the CPU; And a second step of switching a connection destination of a slave memory not connected to the CPU to a write data buffer device or a memory failure diagnosis device. It is characterized in.
本発明によれば、ＣＰＵとメモリ故障診断装置とを備えた計算機において、ＣＰＵの処理速度を低下させることなく、メモリの故障診断を行うことができる。 According to the present invention, in a computer including a CPU and a memory failure diagnosis device, a memory failure diagnosis can be performed without reducing the processing speed of the CPU.
以下図面について、本発明の一実施の形態を詳述する。 Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
（１）全体構成
図１は、鉄道制御システムにおいて用いられる計算機１０の全体構成を示す。計算機１０は、ＣＰＵ（Central Processing Unit）１、主系のメモリ２、従系のメモリ３、セレクタ４、５、書込みデータバッファ装置６、メモリ故障診断装置７及びメモリアクセス制御装置８を備えて構成される。
(1) Overall Configuration FIG. 1 shows the overall configuration of a computer 10 used in a railway control system. The computer 10 includes a central processing unit (CPU) 1, a main memory 2, a subordinate memory 3, selectors 4, 5, a write data buffer device 6, a memory failure diagnosis device 7, and a memory access control device 8. Is done.
ＣＰＵ１は、鉄道制御システムにおける各種演算処理を実行するプロセッサである。メモリ２及び３は、保安のために２重化されており、同一のデータを記憶する。セレクタ４は、メモリ２に接続する接続先の機器を切り替える。メモリ２に接続する接続先の機器は、ここではＣＰＵ１、書込みデータバッファ装置６及びメモリ故障診断装置７の３つがある。 The CPU 1 is a processor that executes various arithmetic processes in the railway control system. The memories 2 and 3 are duplicated for security and store the same data. The selector 4 switches connection destination devices connected to the memory 2. Here, there are three connection destination devices connected to the memory 2, that is, the CPU 1, the write data buffer device 6, and the memory failure diagnosis device 7.
セレクタ５は、メモリ３に接続する接続先の機器を切り替える。メモリ３に接続する接続先の機器は、上記説明したセレクタ４の場合と同様、ＣＰＵ１、書込みデータバッファ装置６及びメモリ故障診断装置７の３つである。書込みデータバッファ装置６は、ＣＰＵ１からのデータの書込み要求に応じて、メモリ２又は３における書込み先のアドレス（書込み先アドレス）と、書込み対象のデータ（書込みデータ）とを一時的に記憶する。 The selector 5 switches a connection destination device connected to the memory 3. As in the case of the selector 4 described above, there are three devices connected to the memory 3, that is, the CPU 1, the write data buffer device 6, and the memory failure diagnosis device 7. In response to a data write request from the CPU 1, the write data buffer device 6 temporarily stores a write destination address (write destination address) in the memory 2 or 3 and write target data (write data).
メモリ故障診断装置７は、メモリ２及び３に対してデータの読み書きを行うことで、メモリ２及び３が故障しているか否かを診断する。メモリアクセス制御装置８は、メモリ２及び３に対するアクセスを制御する。制御する対象機器は、セレクタ４、５、書込みデータバッファ装置６及びメモリ故障診断装置７である。 The memory failure diagnosis device 7 diagnoses whether or not the memories 2 and 3 are out of order by reading and writing data from and to the memories 2 and 3. The memory access control device 8 controls access to the memories 2 and 3. The target devices to be controlled are the selectors 4 and 5, the write data buffer device 6, and the memory failure diagnosis device 7.
例えばメモリアクセス制御装置８は、ＣＰＵ１がメモリ２からデータを読み出す際、セレクタ４の動作を制御して、メモリ２に接続する接続先の機器をＣＰＵ１に切り替える。またセレクタ５の動作を制御して、メモリ故障診断装置７がメモリ３の故障診断を行えるようにメモリ３の接続先の機器をメモリ故障診断装置７に切り替える。 For example, when the CPU 1 reads data from the memory 2, the memory access control device 8 controls the operation of the selector 4 to switch the connection destination device connected to the memory 2 to the CPU 1. Further, the operation of the selector 5 is controlled to switch the device to which the memory 3 is connected to the memory failure diagnosis device 7 so that the memory failure diagnosis device 7 can perform the failure diagnosis of the memory 3.
一方でメモリアクセス制御装置８は、ＣＰＵ１がメモリ２にデータを書き込む際、セレクタ４の動作を制御して、メモリ２に接続する接続先の機器をＣＰＵ１に切り替える。またメモリ故障診断装置７に故障診断の停止を指示し、故障診断が停止した後、セレクタ５の動作を制御して、書込みデータバッファ装置６がメモリ３に書込みデータを書き込むことができるようにメモリ３の接続先の機器を書込みデータバッファ装置６に切り替える。 On the other hand, when the CPU 1 writes data into the memory 2, the memory access control device 8 controls the operation of the selector 4 to switch the connection destination device connected to the memory 2 to the CPU 1. The memory failure diagnosis device 7 is instructed to stop the failure diagnosis. After the failure diagnosis is stopped, the operation of the selector 5 is controlled so that the write data buffer device 6 can write the write data to the memory 3. 3 is switched to the write data buffer device 6.
（２）読出し時の構成
図２は、ＣＰＵ１がメモリ２からデータを読み出す際のシーケンス図である。また図３は、ＣＰＵ１がメモリ２からデータを読み出す際の概念構成図である。以下図２及び図３を参照して、ＣＰＵ１がメモリ２からデータを読み出す際の処理について説明する。なお前提として、メモリアクセス制御装置８により、メモリ２はセレクタ４を介してＣＰＵ１に接続されており、メモリ３はセレクタ５を介してメモリ故障診断装置７に接続されているものとする。
(2) Configuration at Reading FIG. 2 is a sequence diagram when the CPU 1 reads data from the memory 2. FIG. 3 is a conceptual configuration diagram when the CPU 1 reads data from the memory 2. Hereinafter, with reference to FIG. 2 and FIG. 3, processing when the CPU 1 reads data from the memory 2 will be described. It is assumed that the memory 2 is connected to the CPU 1 via the selector 4 and the memory 3 is connected to the memory failure diagnosis device 7 via the selector 5 by the memory access control device 8.
ＣＰＵ１がメモリ２に記憶されているデータ（読出しデータ）を読み出す場合、ＣＰＵ１は、セレクタ４を介してメモリ２に読出要求を出力し、メモリ２から読出しデータを読み出す。ＣＰＵ１がメモリ２から読出しデータを読み出している間、メモリ故障診断装置７は、セレクタ５を介してメモリ３の故障診断を行う。 When the CPU 1 reads data (read data) stored in the memory 2, the CPU 1 outputs a read request to the memory 2 via the selector 4 and reads the read data from the memory 2. While the CPU 1 reads the read data from the memory 2, the memory failure diagnosis device 7 performs a failure diagnosis of the memory 3 via the selector 5.
故障診断の手法としては、例えばメモリ故障診断装置７がメモリ３に読出要求を出力し、メモリ３から読み出した読出しデータに付与されているチェックサムやＣＲＣ（Cyclic Redundancy Check）等の誤り検知符号を確認する方法がある。またメモリ故障診断装置７がメモリ３に書込要求を出力し、メモリ３に特定の書込みデータを書き込んだ後、書き込んだ特定の書込みデータと同一のデータをメモリ３から読み出すことができるか否かを確認する方法がある。 As a failure diagnosis method, for example, the memory failure diagnosis device 7 outputs a read request to the memory 3, and an error detection code such as a checksum or CRC (Cyclic Redundancy Check) attached to the read data read from the memory 3 is used. There is a way to check. Whether or not the memory failure diagnosis device 7 outputs a write request to the memory 3 and writes the specific write data to the memory 3 and then can read from the memory 3 the same data as the specific write data written There is a way to check.
メモリ故障診断装置７は、故障診断を行った結果、故障を検知した場合には故障検知をＣＰＵ１に通知する。ＣＰＵ１は、故障検知の通知を受領した場合、予め設定された処理を実行する。例えばＣＰＵ１は、安全確保のために演算処理の実行を停止し、また鉄道制御システムにおける各種機器の動作を抑止する等の処理を行う。 The memory failure diagnosis device 7 notifies the CPU 1 of the failure detection when a failure is detected as a result of the failure diagnosis. When the CPU 1 receives a failure detection notification, the CPU 1 executes a preset process. For example, the CPU 1 performs processing such as stopping execution of arithmetic processing for ensuring safety and inhibiting operations of various devices in the railway control system.
ＣＰＵ１がメモリ２から読出しデータを読み出している間、書込みデータバッファ装置６及びメモリアクセス制御装置８は動作せずに待機する。 While the CPU 1 reads the read data from the memory 2, the write data buffer device 6 and the memory access control device 8 stand by without operating.
このようにＣＰＵ１がメモリ２から読出しデータを読み出す場合、メモリ故障診断装置７は他方のメモリ３の故障診断を行うことができる。またＣＰＵ１がセレクタ５を介してメモリ３から読出しデータを読み出す場合には、メモリ故障診断装置７はセレクタ４を介して他方のメモリ２の故障診断を行うことができる。 In this way, when the CPU 1 reads the read data from the memory 2, the memory failure diagnosis device 7 can perform a failure diagnosis of the other memory 3. When the CPU 1 reads the read data from the memory 3 via the selector 5, the memory failure diagnosis device 7 can perform a failure diagnosis of the other memory 2 via the selector 4.
よってＣＰＵ１の定常動作を停止させず、また処理速度を低下させずにメモリ故障診断装置７によりメモリ２又は３の故障診断を常時行うことができる。 Therefore, the failure diagnosis of the memory 2 or 3 can always be performed by the memory failure diagnosis device 7 without stopping the steady operation of the CPU 1 and reducing the processing speed.
（３）書込み時の構成
図４は、ＣＰＵ１がメモリ２にデータを書き込む際のシーケンス図である。また図５〜図９は、ＣＰＵ１がメモリ２にデータを書き込む際の各時点の概念構成図である。以下図４〜図９を参照して、ＣＰＵ１がメモリ２にデータを書き込む際の処理について説明する。なお前提として、メモリアクセス制御装置８により、メモリ２はセレクタ４を介してＣＰＵ１に接続されており、メモリ３はセレクタ５を介してメモリ故障診断装置７に接続されているものとする。
(3) Configuration at the time of writing FIG. 4 is a sequence diagram when the CPU 1 writes data into the memory 2. 5 to 9 are conceptual configuration diagrams at each time point when the CPU 1 writes data to the memory 2. Hereinafter, a process when the CPU 1 writes data to the memory 2 will be described with reference to FIGS. It is assumed that the memory 2 is connected to the CPU 1 via the selector 4 and the memory 3 is connected to the memory failure diagnosis device 7 via the selector 5 by the memory access control device 8.
まず図４及び図５について説明する。ＣＰＵ１がメモリ２に書込みデータを書き込む場合、ＣＰＵ１は、セレクタ４を介してメモリ２に書込要求を出力し、メモリ２に書込みデータを書き込む。このときＣＰＵ１は、書込みデータバッファ装置６及びメモリアクセス制御装置８に対しても書込要求を出力する。 First, FIG. 4 and FIG. 5 will be described. When the CPU 1 writes write data to the memory 2, the CPU 1 outputs a write request to the memory 2 via the selector 4 and writes the write data to the memory 2. At this time, the CPU 1 also outputs a write request to the write data buffer device 6 and the memory access control device 8.
書込みデータバッファ装置６は、ＣＰＵ１からの書込要求を入力すると、書込みデータ及び書込み先アドレスを一時的に記憶する。またメモリアクセス制御装置８は、ＣＰＵ１からの書込要求を入力すると、メモリ故障診断装置７に対して故障診断の停止を指示する。なおメモリ故障診断装置７は、メモリアクセス制御装置８から故障診断の停止が指示されるまで、ＣＰＵ１がアクセスしているメモリとは異なるメモリ（ここではメモリ３）の故障診断を常時行っている。 When a write request from the CPU 1 is input, the write data buffer device 6 temporarily stores write data and a write destination address. When the memory access control device 8 receives a write request from the CPU 1, the memory access control device 8 instructs the memory failure diagnosis device 7 to stop the failure diagnosis. The memory failure diagnosis device 7 always performs failure diagnosis of a memory (here, the memory 3) different from the memory accessed by the CPU 1 until the memory access control device 8 instructs to stop the failure diagnosis.
次いで図４及び図６について説明する。メモリ故障診断装置７はメモリアクセス制御装置８から故障診断の停止が指示されると、メモリ３の故障診断を適切なタイミングで停止し、故障診断の停止が完了したことをメモリアクセス制御装置８に通知する。 Next, FIGS. 4 and 6 will be described. When the memory access diagnosis device 7 instructs the memory access control device 8 to stop the failure diagnosis, the memory failure diagnosis device 7 stops the failure diagnosis of the memory 3 at an appropriate timing, and notifies the memory access control device 8 that the stop of the failure diagnosis is completed. Notice.
ここで、メモリ故障診断装置７がメモリ３にアクセスしている最中にメモリ３の接続先を変更すると、メモリ３のアクセス動作が途中で中断されて、メモリ３の破損や異常動作に繋がる可能性がある。メモリ故障診断装置７がメモリ３の故障診断を停止する場合には、適切なタイミングで停止する必要がある。 Here, if the connection destination of the memory 3 is changed while the memory failure diagnosis device 7 is accessing the memory 3, the access operation of the memory 3 may be interrupted in the middle, leading to damage or abnormal operation of the memory 3. There is sex. When the memory failure diagnosis device 7 stops the failure diagnosis of the memory 3, it needs to be stopped at an appropriate timing.
例えばメモリ故障診断装置７がメモリ３に書込要求を出力し、メモリ３に特定の書込みデータを書き込んだ後、書き込んだ特定の書込みデータと同一のデータをメモリ３から読み出すことができるか否かを確認することにより故障診断を行う手法を採用している場合、書込要求を出力してから同一のデータをメモリ３から読み出して確認するまでの一連の処理を終了した後、メモリ故障診断装置７はメモリ３の故障診断を停止する。 For example, whether or not the memory failure diagnosis device 7 outputs a write request to the memory 3 and writes specific write data to the memory 3 and then can read from the memory 3 the same data as the specific write data written In the case of adopting a method of performing failure diagnosis by confirming the memory failure diagnosis device, after completing a series of processing from outputting a write request to reading and confirming the same data from the memory 3, 7 stops the failure diagnosis of the memory 3.
このようにメモリ故障診断装置７がメモリ３の故障診断を適切なタイミングで停止することにより、メモリ３に記憶されているデータの破損やメモリ３の異常動作を防止することができる。メモリ故障診断装置７は、故障診断を停止した後、故障診断の完了をメモリアクセス制御装置８に通知する。 As described above, the memory failure diagnosis device 7 stops the failure diagnosis of the memory 3 at an appropriate timing, so that the data stored in the memory 3 can be prevented from being damaged or abnormally operated. After stopping the failure diagnosis, the memory failure diagnosis device 7 notifies the memory access control device 8 of the completion of the failure diagnosis.
メモリアクセス制御装置８は、メモリ故障診断装置７から故障診断の完了が通知されると、セレクタ５の動作を制御して、メモリ３の接続先をメモリ故障診断装置７から書込みデータバッファ装置６に切り替える。 When the completion of the failure diagnosis is notified from the memory failure diagnosis device 7, the memory access control device 8 controls the operation of the selector 5 to change the connection destination of the memory 3 from the memory failure diagnosis device 7 to the write data buffer device 6. Switch.
次いで図４及び図７について説明する。メモリアクセス制御装置８は、メモリ３の接続先を書込みデータバッファ装置６に切り替えた後、書込みデータバッファ装置６に対して書込みデータの出力を指示する。書込みデータバッファ装置６は、メモリアクセス制御装置８から書込みデータの出力が指示されると、メモリ３の書込み先アドレスを指定して書込みデータを出力する。メモリ３は、指定された書込み先アドレスに書込みデータを記憶する。 Next, FIGS. 4 and 7 will be described. The memory access control device 8 instructs the write data buffer device 6 to output write data after switching the connection destination of the memory 3 to the write data buffer device 6. When the write data buffer device 6 is instructed to output the write data from the memory access control device 8, the write data buffer device 6 designates the write destination address of the memory 3 and outputs the write data. The memory 3 stores write data at a specified write destination address.
次いで図４及び図８について説明する。書込みデータバッファ装置６は、書込みデータをメモリ３に書き込んだ後、書込みが完了したことをメモリアクセス制御装置８に通知する。メモリアクセス制御装置８は、書込みデータバッファ装置６から書込み完了が通知されると、セレクタ５の動作を制御して、メモリ３の接続先を書込みデータバッファ装置６からメモリ故障診断装置７に切り替える。 Next, FIGS. 4 and 8 will be described. The write data buffer device 6 writes the write data to the memory 3 and then notifies the memory access control device 8 that the write has been completed. When the write completion is notified from the write data buffer device 6, the memory access control device 8 controls the operation of the selector 5 to switch the connection destination of the memory 3 from the write data buffer device 6 to the memory failure diagnosis device 7.
最後に図４及び図９について説明する。メモリアクセス制御装置８は、メモリ３の接続先をメモリ故障診断装置７に切り替えた後、故障診断を再開するようにメモリ故障診断装置７に指示する。メモリ故障診断装置７は、メモリアクセス制御装置８から故障診断の再開が指示されると、セレクタ５を介してメモリ３にアクセスし、メモリ３の故障診断を再開する。 Finally, FIG. 4 and FIG. 9 will be described. The memory access control device 8 instructs the memory failure diagnosis device 7 to restart the failure diagnosis after switching the connection destination of the memory 3 to the memory failure diagnosis device 7. When the memory access control device 8 is instructed to restart the failure diagnosis, the memory failure diagnosis device 7 accesses the memory 3 via the selector 5 and restarts the failure diagnosis of the memory 3.
なおメモリ故障診断装置７は、メモリ３の故障診断を再開する際、メモリ３の記憶領域のうち、これまで診断してきた記憶領域以外の記憶領域について故障診断を再開する。例えばメモリ故障診断装置７は、故障診断を停止する際、最後に故障診断を行ったメモリ３の記憶領域のアドレスを保持しておく。そして再開する際、保持するアドレスを読み出し、読み出したアドレス以降の記憶領域について故障診断を再開する。 When resuming the failure diagnosis of the memory 3, the memory failure diagnosis device 7 resumes the failure diagnosis for the storage areas other than the storage areas that have been diagnosed so far. For example, when stopping the failure diagnosis, the memory failure diagnosis device 7 holds the address of the storage area of the memory 3 where the failure diagnosis was last performed. Then, when resuming, the held address is read, and the fault diagnosis is resumed for the storage area after the read address.
このようにＣＰＵ１がメモリ２に書込みデータを書き込む場合、メモリ故障診断装置７は他方のメモリ３の故障診断を行うことができる。また書込みデータバッファ装置６がメモリ２に書き込まれた書込みデータと同一の書込みデータを一時的に記憶し、非同期でメモリ３に書込みデータを書き込むことができる。書込みデータバッファ装置６が書込みデータをメモリ３に書き込むとき、メモリアクセス制御装置８の制御により、メモリ故障診断装置７は適切なタイミングで故障診断を停止することができる。 Thus, when the CPU 1 writes the write data to the memory 2, the memory failure diagnosis device 7 can perform failure diagnosis of the other memory 3. Further, the write data buffer device 6 can temporarily store the same write data as the write data written in the memory 2 and write the write data in the memory 3 asynchronously. When the write data buffer device 6 writes the write data into the memory 3, the memory failure diagnosis device 7 can stop the failure diagnosis at an appropriate timing under the control of the memory access control device 8.
なおＣＰＵ１がセレクタ５を介してメモリ３に書込みデータを書き込む場合には、メモリ故障診断装置７はセレクタ４を介して他方のメモリ２の故障診断を行うことができる。また書込みデータバッファ装置６がメモリ３に書き込まれた書込みデータと同一の書込みデータを一時的に記憶し、非同期でメモリ２に書込みデータを書き込むことができる。書込みデータバッファ装置６が書込みデータをメモリ２に書き込むとき、メモリアクセス制御装置８の制御により、メモリ故障診断装置７は適切なタイミングで故障診断を停止することができる。 When the CPU 1 writes write data to the memory 3 via the selector 5, the memory failure diagnosis device 7 can perform failure diagnosis of the other memory 2 via the selector 4. Further, the write data buffer device 6 can temporarily store the same write data as the write data written in the memory 3, and can write the write data into the memory 2 asynchronously. When the write data buffer device 6 writes the write data into the memory 2, the memory failure diagnosis device 7 can stop the failure diagnosis at an appropriate timing under the control of the memory access control device 8.
よってＣＰＵ１の定常動作を停止させず、また処理速度を低下させずにメモリ故障診断装置７によりメモリ２又は３の故障診断を常時行うことができるとともに、メモリ２又は３に記憶されているデータの破損やメモリ２又は３の異常動作を防止することができる。 Therefore, the failure diagnosis of the memory 2 or 3 can be performed at any time by the memory failure diagnosis device 7 without stopping the steady operation of the CPU 1 and reducing the processing speed, and the data stored in the memory 2 or 3 can be stored. Damage or abnormal operation of the memory 2 or 3 can be prevented.
（４）読出し時及び書込み時の構成
図１０は、ＣＰＵ１がメモリ２からデータを読み出すと同時にメモリ２に対してデータを書き込む一連の処理のシーケンス図である。読み出しと書込みとが同時（交互）に行われる場合においても、本実施の形態によればＣＰＵ１の定常動作を停止させず、また処理速度を低下させずにメモリ２又は３の故障診断を行うことができる。
(4) Configuration at the time of reading and writing FIG. 10 is a sequence diagram of a series of processes in which the CPU 1 reads data from the memory 2 and simultaneously writes data to the memory 2. Even when reading and writing are performed simultaneously (alternately), according to the present embodiment, failure diagnosis of the memory 2 or 3 is performed without stopping the steady operation of the CPU 1 and reducing the processing speed. Can do.
すなわち図１０に示すように、ＣＰＵ１がメモリ２から読出しデータを読み出す場合、ＣＰＵ１は、セレクタ４を介してメモリ２に読出要求を出力し、メモリ２から読出データを読み出す。このときメモリ故障診断装置７は、セレクタ５を介してメモリ３の故障診断を行う。 That is, as shown in FIG. 10, when the CPU 1 reads the read data from the memory 2, the CPU 1 outputs a read request to the memory 2 via the selector 4 and reads the read data from the memory 2. At this time, the memory failure diagnosis device 7 performs failure diagnosis of the memory 3 via the selector 5.
一方でＣＰＵ１がメモリ２に書込みデータを書き込む場合、ＣＰＵ１は、セレクタ４を介してメモリ２、書込みデータバッファ装置６及びメモリアクセス制御装置８に書込要求を出力し、メモリ２及び書込みデータバッファ装置６に書込みデータを書き込む。ＣＰＵ１から複数の書込要求が出力される場合には、その都度、書込要求はメモリ２、書込みデータバッファ装置６及びメモリアクセス制御装置８に出力される。 On the other hand, when the CPU 1 writes the write data to the memory 2, the CPU 1 outputs a write request to the memory 2, the write data buffer device 6 and the memory access control device 8 via the selector 4, and the memory 2 and the write data buffer device. Write the write data to 6. When a plurality of write requests are output from the CPU 1, the write request is output to the memory 2, the write data buffer device 6 and the memory access control device 8 each time.
そして書込みデータバッファ装置６は、メモリ故障診断装置７による故障診断が停止した後、一時的に記憶している書込みデータをメモリ３に書き込む。メモリ故障診断装置７は、メモリアクセス制御装置８の制御により、適切なタイミングで故障診断を停止することができる。 Then, after the failure diagnosis by the memory failure diagnosis device 7 is stopped, the write data buffer device 6 writes the temporarily stored write data into the memory 3. The memory failure diagnosis device 7 can stop the failure diagnosis at an appropriate timing under the control of the memory access control device 8.
（５）診断対象メモリ切り替え処理
図１１は、診断対象メモリ切り替え処理のフローチャートを示す。この処理は、メモリ故障診断装置７により行われる故障診断の対象メモリを例えばメモリ２からメモリ３（或いはメモリ３からメモリ２）に切り替える処理であり、メモリアクセス制御装置８により実行される。
(5) Diagnosis Target Memory Switching Process FIG. 11 shows a flowchart of the diagnosis target memory switching process. This process is a process of switching the target memory for failure diagnosis performed by the memory failure diagnosis device 7 from, for example, the memory 2 to the memory 3 (or from the memory 3 to the memory 2), and is executed by the memory access control device 8.
まずメモリアクセス制御装置８は、処理開始の契機として、メモリ故障診断装置７から診断対象メモリ切替要求を受信する（ＳＰ１）。なおメモリ故障診断装置７は、メモリ３の全領域を全て診断した後であって、メモリ３に対するアクセスを停止した後に診断対象メモリ切替要求をメモリアクセス制御装置８に送信する。 First, the memory access control device 8 receives a diagnosis target memory switching request from the memory failure diagnosis device 7 as an opportunity to start processing (SP1). The memory failure diagnosis device 7 transmits a diagnosis target memory switching request to the memory access control device 8 after diagnosing all areas of the memory 3 and after stopping access to the memory 3.
次いでメモリアクセス制御装置８は、ＣＰＵ１の出力を監視し、ＣＰＵ１がメモリ２にアクセスしなくなるタイミングまで待機する（ＳＰ２）。そしてメモリアクセス制御装置８は、規定時間内にＣＰＵ１がメモリ２にアクセスしないタイミングがあったか否かを判断する（ＳＰ３）。 Next, the memory access control device 8 monitors the output of the CPU 1 and waits until the CPU 1 does not access the memory 2 (SP2). Then, the memory access control device 8 determines whether or not there is a timing when the CPU 1 does not access the memory 2 within the specified time (SP3).
ステップＳＰ３の判断で否定結果を得ると（ＳＰ３：Ｎ）、メモリアクセス制御装置８は、メモリ故障診断装置７に診断対象メモリ切替失敗通知を送信する（ＳＰ４）。メモリ故障診断装置７は、この診断対象メモリ切替失敗通知を受信した場合、同一のメモリ３に対して再度故障診断を行う。そして再度の故障診断が完了した後、再び診断対象メモリ切替要求をメモリアクセス制御装置８に送信する。 If a negative result is obtained in the determination of step SP3 (SP3: N), the memory access control device 8 transmits a diagnosis target memory switching failure notification to the memory failure diagnosis device 7 (SP4). When the memory failure diagnosis device 7 receives this diagnosis target memory switching failure notification, the memory failure diagnosis device 7 performs failure diagnosis again on the same memory 3. Then, after the failure diagnosis is completed again, a diagnosis target memory switching request is transmitted to the memory access control device 8 again.
なおメモリ故障診断装置７は、診断対象メモリ切替失敗通知を受信した場合、一定時間待機して、再度診断対象メモリ切替要求をメモリアクセス制御装置８に送信するとしてもよい。 The memory failure diagnosis device 7 may wait for a certain period of time when receiving the diagnosis target memory switching failure notification and transmit the diagnosis target memory switching request to the memory access control device 8 again.
これに対し肯定結果を得ると（ＳＰ３：Ｙ）、メモリアクセス制御装置８は、セレクタ４及び５の動作を制御して、メモリ２に接続する接続先をＣＰＵ１からメモリ故障診断装置７に切り替え、メモリ３に接続する接続先をメモリ故障診断装置７からＣＰＵ１に切り替える（ＳＰ５）。 On the other hand, if a positive result is obtained (SP3: Y), the memory access control device 8 controls the operation of the selectors 4 and 5 to switch the connection destination connected to the memory 2 from the CPU 1 to the memory failure diagnosis device 7, The connection destination connected to the memory 3 is switched from the memory failure diagnosis device 7 to the CPU 1 (SP5).
そしてメモリアクセス制御装置８は、メモリ故障診断装置７に診断対象メモリ切替成功通知を送信する（ＳＰ６）。メモリ故障診断装置７は、この診断対象メモリ切替成功通知を受信した場合、メモリ２にアクセスしてメモリ２の故障診断を行う。 Then, the memory access control device 8 transmits a diagnosis target memory switching success notification to the memory failure diagnosis device 7 (SP6). When receiving the diagnosis target memory switching success notification, the memory failure diagnosis device 7 accesses the memory 2 and diagnoses the failure of the memory 2.
１０ 計算機
１ ＣＰＵ
２、３ メモリ
４、５ セレクタ
６ 書込みデータバッファ装置
７ メモリ故障診断装置
８ メモリアクセス制御装置
10 Computer 1 CPU
2, 3 Memory 4, 5 Selector 6 Write data buffer device 7 Memory failure diagnosis device 8 Memory access control device
Claims (8)
同一のデータを記憶する主系及び従系のメモリと、
前記主系及び前記従系のメモリの接続先を切り替えるセレクタと、
前記ＣＰＵからの書込みデータを一時的に記憶する書込みデータバッファ装置と、
前記主系及び前記従系のメモリの故障診断を交互に行うメモリ故障診断装置と、
前記主系及び前記従系のメモリに対するアクセスを制御するメモリアクセス制御装置と
を備え、
前記メモリアクセス制御装置は、
前記セレクタの動作を制御して、前記主系のメモリの接続先を前記ＣＰＵに切り替えるとともに、前記ＣＰＵに接続されていない前記従系のメモリの接続先を前記書込みデータバッファ装置又は前記メモリ故障診断装置に切り替える
ことを特徴とする計算機。 A CPU that executes arithmetic processing;
A primary memory and a secondary memory that store the same data;
A selector for switching the connection destination of the main and subordinate memories;
A write data buffer device for temporarily storing write data from the CPU;
A memory failure diagnosis device that alternately performs failure diagnosis of the primary and secondary memories;
A memory access control device for controlling access to the primary and secondary memories,
The memory access control device includes:
The operation of the selector is controlled to switch the connection destination of the main memory to the CPU, and the connection destination of the secondary memory not connected to the CPU is changed to the write data buffer device or the memory failure diagnosis A computer characterized by switching to a device.
前記ＣＰＵにより前記主系のメモリから読出しデータが読み出される場合、
前記従系のメモリの接続先を前記メモリ故障診断装置に切り替える
ことを特徴とする請求項１に記載の計算機。 The memory access control device includes:
When read data is read from the main memory by the CPU,
The computer according to claim 1, wherein the connection destination of the secondary memory is switched to the memory fault diagnosis device.
前記ＣＰＵにより前記主系のメモリに書込みデータが書き込まれる場合、
前記従系のメモリに接続されている前記メモリ故障診断装置に対して、故障診断の停止を指示する
ことを特徴とする請求項１に記載の計算機。 The memory access control device includes:
When write data is written to the main memory by the CPU,
The computer according to claim 1, wherein an instruction to stop failure diagnosis is given to the memory failure diagnosis apparatus connected to the slave memory.
前記メモリ故障診断装置により故障診断が停止された後、前記従系のメモリの接続先を前記書込みデータバッファ装置に切り替える
ことを特徴とする請求項３に記載の計算機。 The memory access control device includes:
The computer according to claim 3, wherein after the failure diagnosis is stopped by the memory failure diagnosis device, the connection destination of the secondary memory is switched to the write data buffer device.
前記書込みデータバッファ装置により書込みデータが前記従系のメモリに書き込まれた後、前記従系のメモリの接続先を前記メモリ故障診断装置に切り替える
ことを特徴とする請求項４に記載の計算機。 The memory access control device includes:
5. The computer according to claim 4, wherein after the write data is written to the secondary memory by the write data buffer device, the connection destination of the secondary memory is switched to the memory failure diagnosis device.
前記ＣＰＵからの書込み先アドレス及び書込みデータを一時的に記憶し、
前記書込み先アドレスに基づいて、前記書込みデータを前記従系のメモリに書込む
ことを特徴とする請求項５に記載の計算機。 The write data buffer device comprises:
Temporarily store the write destination address and write data from the CPU;
6. The computer according to claim 5, wherein the write data is written to the slave memory based on the write destination address.
前記主系又は前記従系のメモリの故障を検知した場合、前記ＣＰＵに故障を通知する
ことを特徴とする請求項１に記載の計算機。 The memory failure diagnosis device
The computer according to claim 1, wherein when a failure of the main system or the subordinate memory is detected, the CPU is notified of the failure.
同一のデータを記憶する主系及び従系のメモリと、
前記主系及び前記従系のメモリの接続先を切り替えるセレクタと、
前記ＣＰＵからの書込みデータを一時的に記憶する書込みデータバッファ装置と、
前記主系及び前記従系のメモリの故障診断を交互に行うメモリ故障診断装置と、
前記主系及び前記従系のメモリに対するアクセスを制御するメモリアクセス制御装置と
を備えた計算機のメモリ故障診断方法であって、
前記メモリアクセス制御装置が、
前記セレクタの動作を制御して、前記主系のメモリの接続先を前記ＣＰＵに切り替える第１のステップと、
前記ＣＰＵに接続されていない前記従系のメモリの接続先を前記書込みデータバッファ装置又は前記メモリ故障診断装置に切り替える第２のステップと
を備えることを特徴とするメモリ故障診断方法。 A CPU that executes arithmetic processing;
A primary memory and a secondary memory that store the same data;
A selector for switching the connection destination of the main and subordinate memories;
A write data buffer device for temporarily storing write data from the CPU;
A memory failure diagnosis device that alternately performs failure diagnosis of the primary and secondary memories;
A memory failure diagnosis method for a computer, comprising: a memory access control device that controls access to the primary and secondary memories,
The memory access control device
A first step of controlling the operation of the selector to switch the connection destination of the main memory to the CPU;
And a second step of switching the connection destination of the secondary memory not connected to the CPU to the write data buffer device or the memory failure diagnostic device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015091562A JP2016207142A (en) | 2015-04-28 | 2015-04-28 | Computer and memory fault diagnostic method |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112666923A (en) * | 2020-12-18 | 2021-04-16 | 卡斯柯信号有限公司 | Fault diagnosis system for rail transit vehicle-mounted controller |
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- 2015-04-28 JP JP2015091562A patent/JP2016207142A/en active Pending
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