JP2016201543A - Semiconductor device, and display device having the same - Google Patents
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Abstract
Description
本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示装置に関する。 One embodiment of the present invention relates to a semiconductor device including an oxide semiconductor film and a display device including the semiconductor device.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。 Note that one embodiment of the present invention is not limited to the above technical field. The technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Or this invention relates to a process, a machine, a manufacture, or a composition (composition of matter). In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a power storage device, a memory device, a driving method thereof, or a manufacturing method thereof.
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。 Note that in this specification and the like, a semiconductor device refers to any device that can function by utilizing semiconductor characteristics. A semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device. An imaging device, a display device, a liquid crystal display device, a light emitting device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トランジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A technique for forming a transistor (also referred to as a field effect transistor (FET) or a thin film transistor (TFT)) using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. The transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (display device). A semiconductor material typified by silicon is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
例えば、酸化物半導体をチャネル形成領域に用い、同一画像信号を書き込む頻度（リフレッシュレートともいう）を低減することで、消費電力の低減を図る表示装置が開示されている（例えば、特許文献１）。 For example, a display device in which an oxide semiconductor is used for a channel formation region and power consumption is reduced by reducing the frequency of writing the same image signal (also referred to as a refresh rate) is disclosed (for example, Patent Document 1). .
リフレッシュレートを低減する表示装置の駆動では、静止画像の経時的な変化が使用する者に認識されないようにする必要がある。 In driving a display device that reduces the refresh rate, it is necessary to prevent a user from recognizing changes with time of a still image.
しかしながら、画素に書き込んだ信号に対応する電圧は、経時的に変化する。一旦画素に書き込んだ電圧の変化が、同一静止画像における階調値のずれとして許容できる範囲よりも大きくなると、視認者が画像のちらつき（フリッカ）を知覚してしまい、結果として表示品位の低下を招くこととなる。 However, the voltage corresponding to the signal written to the pixel changes with time. Once the change in voltage once written to the pixel is larger than the allowable range of gradation values in the same still image, the viewer perceives flickering of the image, resulting in reduced display quality. Will be invited.
上記課題に鑑み、本発明の一態様では、表示品位の高い表示装置に用いることのできる、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様では、同一画像における階調値のずれの変化が少ない表示装置に用いることのできる、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様では、リフレッシュレートを低減した場合のフリッカが抑制することができる、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様では、消費電力が低減された、新規な表示装置を提供することを課題とする。または、本発明の一態様では、新規な表示装置を提供することを課題とする。 In view of the above problems, an object of one embodiment of the present invention is to provide a novel semiconductor device that can be used for a display device with high display quality. Another object of one embodiment of the present invention is to provide a novel semiconductor device that can be used for a display device in which change in gradation value shift in the same image is small. Another object of one embodiment of the present invention is to provide a novel semiconductor device in which flicker can be suppressed when the refresh rate is reduced. Another object of one embodiment of the present invention is to provide a novel display device with reduced power consumption. Another object of one embodiment of the present invention is to provide a novel display device.
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of the above problems does not disturb the existence of other problems. Note that one embodiment of the present invention does not necessarily have to solve all of these problems. Issues other than these will be apparent from the description of the specification, drawings, claims, etc., and other issues can be extracted from the descriptions of the specification, drawings, claims, etc. It is.
本発明の一態様は、トランジスタと、トランジスタに電気的に接続される画素電極と、画素電極と離間して設けられる共通電極と、を有する半導体装置であって、トランジスタは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体膜に電気的に接続されるドレイン電極と、酸化物半導体膜、ソース電極、及び、ドレイン電極上の第２の絶縁膜と、第２の絶縁膜上の第３の絶縁膜と、を有し、画素電極は、第２の絶縁膜上に設けられ、酸化物半導体膜に含まれる金属元素を少なくとも一つ有し、共通電極は、第３の絶縁膜上に設けられ、第２の絶縁膜は、第３の絶縁膜よりも厚い半導体装置である。 One embodiment of the present invention is a semiconductor device including a transistor, a pixel electrode electrically connected to the transistor, and a common electrode provided apart from the pixel electrode. The transistor includes a gate electrode, a gate, A first insulating film on the electrode; an oxide semiconductor film on the first insulating film; a source electrode electrically connected to the oxide semiconductor film; and a drain electrically connected to the oxide semiconductor film The pixel electrode includes a second insulating film on the oxide semiconductor film, the source electrode, and the drain electrode, and a third insulating film on the second insulating film, and the pixel electrode has a second insulating film. And at least one metal element included in the oxide semiconductor film. The common electrode is provided over the third insulating film, and the second insulating film is more than the third insulating film. It is a thick semiconductor device.
また、上記態様において、ゲート電極、ソース電極、及びドレイン電極の少なくともいずれか一つは、銅元素を含むと好ましい。 In the above embodiment, it is preferable that at least one of the gate electrode, the source electrode, and the drain electrode contains a copper element.
また、本発明の他の一態様は、トランジスタと、トランジスタに電気的に接続される画素電極と、画素電極と離間して設けられる共通電極と、を有する半導体装置であって、トランジスタは、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体膜に電気的に接続されるドレイン電極と、酸化物半導体膜、ソース電極、及びドレイン電極上の第２の絶縁膜と、第２の絶縁膜上の第２のゲート電極と、第２のゲート電極上の第３の絶縁膜と、を有し、画素電極は、第２の絶縁膜上に設けられ、酸化物半導体膜に含まれる金属元素を少なくとも一つ有し、共通電極は、第３の絶縁膜上に設けられ、第２の絶縁膜は、第３の絶縁膜よりも厚い半導体装置である。 Another embodiment of the present invention is a semiconductor device including a transistor, a pixel electrode electrically connected to the transistor, and a common electrode provided apart from the pixel electrode. 1 gate electrode, a first insulating film over the first gate electrode, an oxide semiconductor film over the first insulating film, a source electrode electrically connected to the oxide semiconductor film, and an oxide A drain electrode electrically connected to the semiconductor film; an oxide semiconductor film; a source electrode; a second insulating film over the drain electrode; a second gate electrode over the second insulating film; A third insulating film over the gate electrode, the pixel electrode is provided over the second insulating film, includes at least one metal element contained in the oxide semiconductor film, and the common electrode includes the third insulating film. 3 is provided on the third insulating film, and the second insulating film is more than the third insulating film. It is a thick semiconductor device.
また、上記態様において、第１のゲート電極、ソース電極、及びドレイン電極の少なくともいずれか一つは、銅元素を含むと好ましい。 In the above embodiment, it is preferable that at least one of the first gate electrode, the source electrode, and the drain electrode contains a copper element.
また、上記態様において、ソース電極の下端部は、ソース電極の上端部よりも外側に位置し、ドレイン電極の下端部は、ドレイン電極の上端部よりも外側に位置すると好ましい。 In the above aspect, the lower end portion of the source electrode is preferably located outside the upper end portion of the source electrode, and the lower end portion of the drain electrode is preferably located outside the upper end portion of the drain electrode.
また、上記態様において、酸化物半導体膜は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有すると好ましい。また、上記態様において、酸化物半導体膜は、結晶部を有し、結晶部は、ｃ軸配向性を有すると好ましい。また、上記態様において、酸化物半導体膜は、ＭよりもＩｎの含有量が多い第１の層と、ＩｎよりもＭの含有量が多い第２の層と、を有すると好ましい。 In the above embodiment, the oxide semiconductor film preferably includes In, M (M is Al, Ga, Y, or Sn), and Zn. In the above embodiment, the oxide semiconductor film preferably includes a crystal part, and the crystal part preferably has c-axis alignment. In the above embodiment, the oxide semiconductor film preferably includes a first layer having a higher In content than M and a second layer having a higher M content than In.
また、上記態様において、第２の層は、第１の層よりも厚い領域を有すると好ましい。 In the above aspect, the second layer preferably has a region thicker than the first layer.
また、上記態様において、第２のゲート電極は、酸化物半導体膜に含まれる金属元素を少なくとも一つ有すると好ましい。 In the above embodiment, the second gate electrode preferably includes at least one metal element contained in the oxide semiconductor film.
また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置と、表示素子と、を有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。 Another embodiment of the present invention is a display device including the semiconductor device according to any one of the above embodiments and a display element. Another embodiment of the present invention is a display module including the display device and a touch sensor. Another embodiment of the present invention is an electronic device including the semiconductor device, the display device, or the display module described in any one of the above embodiments, and an operation key or a battery.
本発明の一態様により、表示品位の高い表示装置に用いることのできる、新規な半導体装置を提供することができる。または、本発明の一態様により、同一画像における階調値のずれの変化が少ない表示装置に用いることのできる、新規な半導体装置を提供することができる。または、本発明の一態様により、リフレッシュレートを低減した場合のフリッカが抑制することができる、新規な半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された、新規な表示装置を提供することができる。または、本発明の一態様により、新規な表示装置を提供することができる。 According to one embodiment of the present invention, a novel semiconductor device that can be used for a display device with high display quality can be provided. Alternatively, according to one embodiment of the present invention, a novel semiconductor device that can be used for a display device in which a change in gradation value shift in the same image is small can be provided. Alternatively, according to one embodiment of the present invention, a novel semiconductor device capable of suppressing flicker when the refresh rate is reduced can be provided. Alternatively, according to one embodiment of the present invention, a novel display device with reduced power consumption can be provided. Alternatively, according to one embodiment of the present invention, a novel display device can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention does not necessarily have all of these effects. It should be noted that the effects other than these are naturally obvious from the description of the specification, drawings, claims, etc., and it is possible to extract the other effects from the descriptions of the specification, drawings, claims, etc. It is.
以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and various changes can be made in form and details without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。 Note that the position, size, range, and the like of each component illustrated in the drawings and the like may not represent the actual position, size, range, or the like for easy understanding. Therefore, the disclosed invention is not necessarily limited to the position, size, range, or the like disclosed in the drawings and the like.
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 In the present specification and the like, the ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”. In addition, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
また、本明細書において、「上に」「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 Further, in this specification, terms indicating arrangements such as “above” and “below” are used for convenience in describing the positional relationship between components with reference to the drawings. Moreover, the positional relationship between components changes suitably according to the direction which draws each structure. Therefore, the present invention is not limited to the words and phrases described in the specification, and can be appropriately rephrased depending on the situation.
また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。 Further, in this specification and the like, in describing the structure of the invention with reference to the drawings, the same reference numerals are used in different drawings.
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有する場合がある。 In this specification and the like, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics. A semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device. An imaging device, a display device, a liquid crystal display device, a light emitting device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。 In this specification and the like, even when expressed as “semiconductor”, for example, when the conductivity is sufficiently low, the semiconductor device may have characteristics as an “insulator”. Further, the boundary between “semiconductor” and “insulator” is ambiguous, and there is a case where it cannot be strictly distinguished. Therefore, the “semiconductor” in this specification and the like can be called an “insulator” in some cases. Similarly, an “insulator” in this specification and the like can be called a “semiconductor” in some cases. Alternatively, the “insulator” in this specification and the like can be referred to as a “semi-insulator” in some cases.
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。 In this specification and the like, even when expressed as “semiconductor”, for example, when the conductivity is sufficiently high, the semiconductor device may have characteristics as a “conductor”. Further, the boundary between the “semiconductor” and the “conductor” is ambiguous, and there are cases where it cannot be strictly distinguished. Therefore, a “semiconductor” in this specification and the like can be called a “conductor” in some cases. Similarly, a “conductor” in this specification and the like can be called a “semiconductor” in some cases.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。 In this specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. A channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, channel region, and source. It is something that can be done. Note that in this specification and the like, a channel region refers to a region through which a current mainly flows.
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。 In addition, the functions of the source and drain may be switched when transistors having different polarities are employed or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 Note that the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed The distance between the source (source region or source electrode) and the drain (drain region or drain electrode) in FIG. Note that in one transistor, the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。 In addition, in this specification and the like, “electrically connected” includes a case of being connected via “thing having some electric action”. Here, the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets. For example, “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。そのため、電圧を電位と言い換えることが可能である。 In many cases, the voltage indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential). Therefore, a voltage can be rephrased as a potential.
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指し、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。 Note that in this specification and the like, a silicon oxynitride film refers to a film having a higher oxygen content than nitrogen, preferably 55 to 65 atomic% oxygen and 1 atomic% nitrogen. More than 20 atomic%, silicon is included in a range of 25 atomic% to 35 atomic%, and hydrogen is included in a range of 0.1 atomic% to 10 atomic%. The silicon nitride oxide film refers to a film having a nitrogen content higher than that of oxygen as a composition. Preferably, nitrogen is 55 atomic% to 65 atomic%, oxygen is 1 atomic% to 20 atomic%, and silicon is included. This refers to a concentration range of 25 atomic% to 35 atomic% and hydrogen in a concentration range of 0.1 atomic% to 10 atomic%.
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 In this specification and the like, the terms “film” and “layer” can be interchanged with each other. For example, the term “conductive layer” may be changed to the term “conductive film”. Alternatively, for example, the term “insulating film” may be changed to the term “insulating layer” in some cases.
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 Further, in this specification, “parallel” means a state in which two straight lines are arranged at an angle of −10 ° to 10 °. Therefore, the case of −5 ° to 5 ° is also included. Further, “substantially parallel” means a state in which two straight lines are arranged at an angle of −30 ° to 30 °. “Vertical” refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included. Further, “substantially vertical” means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、図１乃至図１３を参照して説明する。
(Embodiment 1)
In this embodiment, a semiconductor device and a method for manufacturing the semiconductor device according to one embodiment of the present invention will be described with reference to FIGS.
＜１−１．液晶表示装置＞
まず、本発明の一態様の半導体装置を有する表示装置について、図１３を用いて説明する。図１３（Ａ）は、表示装置の表示素子として液晶素子を有する構成（液晶表示装置）を説明するブロック図である。
<1-1. Liquid crystal display>
First, a display device including the semiconductor device of one embodiment of the present invention is described with reference to FIGS. FIG. 13A is a block diagram illustrating a structure (liquid crystal display device) including a liquid crystal element as a display element of a display device.
図１３（Ａ）に示す液晶表示装置１８０は、画素部１７１と、ゲートドライバ１７４と、ソースドライバ１７６と、各々が平行または略平行に配設され、且つゲートドライバ１７４によって電位が制御されるｍ本（ｍは２以上の自然数）の走査線１７７と、各々が平行または略平行に配設され、且つソースドライバ１７６によって電位が制御されるｎ本（ｎは２以上の自然数）のデータ線１７９と、を有する。 A liquid crystal display device 180 illustrated in FIG. 13A includes a pixel portion 171, a gate driver 174, and a source driver 176 that are arranged in parallel or substantially in parallel, and the potential of which is controlled by the gate driver 174. There are n (m is a natural number of 2 or more) scanning lines 177 and n (n is a natural number of 2 or more) data lines 179 that are arranged in parallel or substantially in parallel and whose potential is controlled by the source driver 176. And having.
さらに、画素部１７１はマトリクス状に配設された複数の画素１７０を有する。また、データ線１７９に沿って、各々が平行または略平行に配設されたコモン線１７５を有する。また、ゲートドライバ１７４及びソースドライバ１７６をまとめて駆動回路部という場合がある。 Further, the pixel portion 171 includes a plurality of pixels 170 arranged in a matrix. Further, along the data lines 179, there are common lines 175 arranged in parallel or substantially in parallel. The gate driver 174 and the source driver 176 may be collectively referred to as a drive circuit unit.
各々の走査線１７７は、画素部１７１においてｍ行ｎ列に配設された画素１７０のうち、いずれかの行に配設されたｎ個の画素１７０と電気的に接続される。また、各々のデータ線１７９は、ｍ行ｎ列に配設された画素１７０のうち、いずれかの列に配設されたｍ個の画素１７０に電気的に接続される。ｍ、ｎは、ともに１以上の整数である。また、各コモン線１７５は、ｍ行ｎ列に配設された画素１７０のうち、いずれかの行に配設されたｍ個の画素１７０と電気的に接続される。 Each scanning line 177 is electrically connected to n pixels 170 arranged in any row among the pixels 170 arranged in m rows and n columns in the pixel portion 171. Each data line 179 is electrically connected to m pixels 170 arranged in any column among the pixels 170 arranged in m rows and n columns. m and n are both integers of 1 or more. In addition, each common line 175 is electrically connected to m pixels 170 arranged in any row among the pixels 170 arranged in m rows and n columns.
＜１−２．画素回路構成＞
図１３（Ｂ）は、図１３（Ａ）に示す液晶表示装置１８０の画素１７０に用いることができる回路構成の一例を示している。
<1-2. Pixel circuit configuration>
FIG. 13B illustrates an example of a circuit configuration that can be used for the pixel 170 of the liquid crystal display device 180 illustrated in FIG.
図１３（Ｂ）に示す画素１７０は、液晶素子１５１と、トランジスタ１５０と、容量素子１５５と、を有する。 A pixel 170 illustrated in FIG. 13B includes a liquid crystal element 151, a transistor 150, and a capacitor 155.
トランジスタ１５０に、本発明の一態様の半導体装置を用いることができる。トランジスタ１５０の詳細については、後述する。 The semiconductor device of one embodiment of the present invention can be used for the transistor 150. Details of the transistor 150 will be described later.
また、液晶素子１５１の一対の電極の一方は、トランジスタ１５０と接続され、液晶素子１５１の一対の電極の他方は、コモン線１７５と接続される。なお、液晶素子１５１の一対の電極の一方には、画素１７０の仕様に応じる電位が与えられ、液晶素子１５１の一対の電極の他方には、共通の電位（コモン電位ともいう）が与えられる。 In addition, one of the pair of electrodes of the liquid crystal element 151 is connected to the transistor 150, and the other of the pair of electrodes of the liquid crystal element 151 is connected to the common line 175. Note that a potential corresponding to the specification of the pixel 170 is applied to one of the pair of electrodes of the liquid crystal element 151, and a common potential (also referred to as a common potential) is applied to the other of the pair of electrodes of the liquid crystal element 151.
また、液晶素子１５１が有する液晶は、トランジスタ１５０に書き込まれるデータにより配向状態が制御される。なお、液晶素子１５１は、液晶の光学的変調作用によって光の透過または非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界、または斜め方向の電界を含む）によって制御される。なお、液晶素子１５１に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。 In addition, the alignment state of the liquid crystal included in the liquid crystal element 151 is controlled by data written to the transistor 150. Note that the liquid crystal element 151 is an element that controls transmission or non-transmission of light by an optical modulation action of liquid crystal. Note that the optical modulation action of the liquid crystal is controlled by an electric field applied to the liquid crystal (including a horizontal electric field, a vertical electric field, or an oblique electric field). Note that as the liquid crystal used for the liquid crystal element 151, a thermotropic liquid crystal, a low molecular liquid crystal, a high molecular liquid crystal, a high molecular dispersion liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions.
次に、液晶表示装置１８０の画像のちらつきについて、説明する。 Next, image flicker of the liquid crystal display device 180 will be described.
液晶表示装置１８０を高精細（例えば、４ｋ×２ｋ（水平方向画素数＝３８４０画素、垂直方向画素数＝２０４８画素）、８ｋ×４ｋ（水平方向画素数＝７６８０画素、垂直方向画素数＝４３２０画素）など）とする場合においては、画素１７０の面積を小さくし、画素密度を高める必要がある。 The liquid crystal display device 180 has high definition (for example, 4k × 2k (horizontal pixel number = 3840 pixels, vertical pixel number = 2048 pixels), 8k × 4k (horizontal pixel number = 7680 pixels, vertical pixel number = 4320 pixels). ), Etc.), it is necessary to reduce the area of the pixel 170 and increase the pixel density.
画素１７０の面積を小さくした場合において、データ線１７９を介して、トランジスタ１５０に書き込まれるデータが、液晶素子１５１の画素電極または共通電極にも影響を与え、液晶素子１５１が有する液晶層の配向が乱れ、画像がちらつく場合がある。特に、画像の切り替えの際に、データ線１７９の電位が、画素電極または共通電極に影響を与え、画像がちらつく場合がある。例えば、全白表示時の階調が２５６階調の表示装置の場合、２階調の以上の階調値のずれ量があると、視認者はフリッカとして、認識してしまう。 In the case where the area of the pixel 170 is reduced, data written to the transistor 150 through the data line 179 also affects the pixel electrode or the common electrode of the liquid crystal element 151, and the alignment of the liquid crystal layer included in the liquid crystal element 151 is changed. Disturbance and image flickering. In particular, when the image is switched, the potential of the data line 179 may affect the pixel electrode or the common electrode, and the image may flicker. For example, in the case of a display device with 256 gradations when displaying all white, if there is a deviation amount of gradation values of 2 gradations or more, the viewer recognizes as flicker.
そこで、本発明の一態様の半導体装置においては、データ線１７９に与えられる電位が、液晶素子１５１の画素電極または共通電極に影響を与えないように、画素１７０を以下の構成とすることで、画像のちらつきを抑制する。 Therefore, in the semiconductor device of one embodiment of the present invention, the pixel 170 has the following structure so that the potential applied to the data line 179 does not affect the pixel electrode or the common electrode of the liquid crystal element 151. Suppresses image flicker.
本発明の一態様の半導体装置においては、データ線１７９が設けられる絶縁層の膜厚を、共通電極が設けられる絶縁層よりも厚くすることで、画像のちらつきを抑制する。このような構成とすることで、データ線１７９と、共通電極との間の距離、またはデータ線１７９と、画素電極との間の距離を離すことができるため、画素電極または共通電極に影響を与える不要な電位を抑制することが可能となる。したがって、本発明の一態様の半導体装置においては、ちらつきの少ない、表示品位の高い半導体装置とすることができる。 In the semiconductor device of one embodiment of the present invention, image flicker is suppressed by making the thickness of the insulating layer provided with the data line 179 thicker than that of the insulating layer provided with the common electrode. With such a structure, the distance between the data line 179 and the common electrode, or the distance between the data line 179 and the pixel electrode can be increased, which affects the pixel electrode or the common electrode. An unnecessary potential to be applied can be suppressed. Therefore, in the semiconductor device of one embodiment of the present invention, a semiconductor device with little flicker and high display quality can be obtained.
また、本発明の一態様においては、データ線１７９に抵抗の低い材料を用いる。具体的には、データ線１７９としては、銅元素を含む材料を用いる。データ線１７９に銅元素を含む材料を用いることで、信号遅延に伴う、フリッカを抑制することができる。さらに、データ線１７９をテーパー形状、別言すると、データ線１７９の下端部は、データ線１７９の上端部よりも外側に位置する形状とすると好ましい。当該形状とすることで、データ線１７９上に形成される絶縁膜の被覆性が向上し、さらには、画素電極または共通電極に影響を与える不要な電位を抑制することが可能となる。 In one embodiment of the present invention, a material having low resistance is used for the data line 179. Specifically, a material containing a copper element is used for the data line 179. By using a material containing copper element for the data line 179, flicker accompanying signal delay can be suppressed. Furthermore, it is preferable that the data line 179 has a tapered shape, in other words, the lower end portion of the data line 179 has a shape located outside the upper end portion of the data line 179. With this shape, the coverage of the insulating film formed over the data line 179 is improved, and further, an unnecessary potential that affects the pixel electrode or the common electrode can be suppressed.
また、本発明の一態様の半導体装置においては、画素１７０のトランジスタ１５０にオフ電流の低い酸化物半導体膜を有する。画素１７０のトランジスタ１５０に当該酸化物半導体膜を有することで、リフレッシュレートを低下させても、表示品位の高い表示装置とすることができる。また、リフレッシュレートを低下させることで、データ線１７９に与えられる電位の回数も抑制されるため、フリッカが抑制された新規な半導体装置を提供することができる。 In the semiconductor device of one embodiment of the present invention, the transistor 150 in the pixel 170 includes an oxide semiconductor film with low off-state current. By including the oxide semiconductor film in the transistor 150 of the pixel 170, a display device with high display quality can be obtained even when the refresh rate is reduced. Further, by reducing the refresh rate, the number of potentials applied to the data line 179 is also suppressed, so that a novel semiconductor device in which flicker is suppressed can be provided.
＜１−３．半導体装置の構成例１＞
次に、本発明の一態様の半導体装置の詳細について、図１乃至図１２を用いて説明する。図１（Ａ）は、本発明の一態様の半導体装置１００の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２に示す切断面の断面図に相当する。また、図２（Ａ）は、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に示す切断面の断面図に相当し、図２（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ５−Ａ６に示す切断面の断面図に相当する。また、図３（Ａ）は、図１（Ａ）に示す一点鎖線Ａ７−Ａ８に示す切断面の断面図に相当し、図３（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ９−Ａ１０に示す切断面の断面図に相当する。
<1-3. Configuration Example 1 of Semiconductor Device>
Next, the details of the semiconductor device of one embodiment of the present invention will be described with reference to FIGS. 1A is a top view of the semiconductor device 100 of one embodiment of the present invention, and FIG. 1B corresponds to a cross-sectional view of a cross section taken along dashed-dotted line A1-A2 in FIG. To do. 2A corresponds to a cross-sectional view taken along a dashed line A3-A4 shown in FIG. 1A, and FIG. 2B shows a dashed-dotted line A5-shown in FIG. This corresponds to a cross-sectional view of the cut surface indicated by A6. 3A corresponds to a cross-sectional view taken along a dashed line A7-A8 shown in FIG. 1A, and FIG. 3B shows a dashed-dotted line A9- shown in FIG. This corresponds to a cross-sectional view of the cut surface indicated by A10.
まず、図１（Ａ）（Ｂ）、及び図２（Ａ）を用いて、本発明の一態様の半導体装置１００について説明する。なお、図１（Ａ）において、煩雑になることを避けるため、半導体装置１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ｂ１−Ｂ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。 First, with reference to FIGS. 1A and 1B and FIG. 2A, a semiconductor device 100 of one embodiment of the present invention will be described. Note that in FIG. 1A, some components (such as an insulating film functioning as a gate insulating film) of the semiconductor device 100 are omitted in order to avoid complexity. The direction of the alternate long and short dash line A1-A2 may be referred to as the channel length direction, and the direction of the alternate long and short dash line B1-B2 may be referred to as the channel width direction. Note that in the top view of the transistor, some components may be omitted in the following drawings as in FIG. 1A.
図１（Ａ）（Ｂ）、及び図２（Ａ）に示す半導体装置１００は、トランジスタ１５０と、トランジスタ１５０に電気的に接続される酸化物半導体膜１２０と、酸化物半導体膜１２０と離間して設けられる導電膜１２２と、を有する。なお、酸化物半導体膜１２０は、表示装置の画素電極として機能し、導電膜１２２は、表示装置の共通電極（コモン電極ともいう）として機能する。 The semiconductor device 100 illustrated in FIGS. 1A and 1B and FIG. 2A is separated from the transistor 150, the oxide semiconductor film 120 electrically connected to the transistor 150, and the oxide semiconductor film 120. And a conductive film 122 provided. Note that the oxide semiconductor film 120 functions as a pixel electrode of the display device, and the conductive film 122 functions as a common electrode (also referred to as a common electrode) of the display device.
また、トランジスタ１５０は、基板１０２と、基板１０２上の導電膜１０４と、基板１０２、及び導電膜１０４上の絶縁膜１０６、１０７と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８と電気的に接続される導電膜１１２ａ、１１２ｂと、絶縁膜１０７、酸化物半導体膜１０８、導電膜１１２ａ、１１２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２０と、絶縁膜１１６、及び酸化物半導体膜１２０上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２２と、を有する。 The transistor 150 includes the substrate 102, the conductive film 104 over the substrate 102, the insulating films 106 and 107 over the substrate 102 and the conductive film 104, the oxide semiconductor film 108 over the insulating film 106, and the oxide semiconductor. The conductive films 112a and 112b electrically connected to the film 108, the insulating film 107, the oxide semiconductor film 108, the insulating films 114 and 116 over the conductive films 112a and 112b, and the oxide semiconductor film 120 over the insulating film 116 And the insulating film 116, the insulating film 118 over the oxide semiconductor film 120, and the conductive film 122 over the insulating film 118.
また、本明細書等において、絶縁膜１０６、１０７を第１の絶縁膜と、絶縁膜１１４、１１６を第２の絶縁膜と、絶縁膜１１８を第３の絶縁膜と、それぞれ呼称する場合がある。なお、本発明の一態様の半導体装置１００においては、絶縁膜１１４、１１６の合計の膜厚を、絶縁膜１１８の膜厚よりも厚くすることで、酸化物半導体膜１２０または導電膜１２２に与えられる不要な電位を抑制することができるため、フリッカを低減することができる。 In this specification and the like, the insulating films 106 and 107 may be referred to as a first insulating film, the insulating films 114 and 116 may be referred to as a second insulating film, and the insulating film 118 may be referred to as a third insulating film. is there. Note that in the semiconductor device 100 of one embodiment of the present invention, the total thickness of the insulating films 114 and 116 is larger than the thickness of the insulating film 118, so that the oxide semiconductor film 120 or the conductive film 122 is supplied. Since an unnecessary potential generated can be suppressed, flicker can be reduced.
また、酸化物半導体膜１０８は、絶縁膜１０７上の酸化物半導体膜１０８ａと、酸化物半導体膜１０８ａ上の酸化物半導体膜１０８ｂと、を有する。なお、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂのいずれか一方または双方は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。 The oxide semiconductor film 108 includes an oxide semiconductor film 108a over the insulating film 107 and an oxide semiconductor film 108b over the oxide semiconductor film 108a. Note that one or both of the oxide semiconductor film 108a and the oxide semiconductor film 108b include In, M (M is Al, Ga, Y, or Sn), and Zn.
例えば、酸化物半導体膜１０８ａとしては、Ｉｎの原子数比がＭの原子数比より多い材料を用いると好ましい。また、酸化物半導体膜１０８ｂとしては、酸化物半導体膜１０８ａよりもＩｎの原子数が少ない材料を用いると好ましい。 For example, the oxide semiconductor film 108a is preferably formed using a material in which the atomic ratio of In is larger than the atomic ratio of M. For the oxide semiconductor film 108b, a material having a smaller number of In atoms than the oxide semiconductor film 108a is preferably used.
酸化物半導体膜１０８ａが、Ｉｎの原子数比がＭの原子数比より多い材料を用いることで、トランジスタ１５０の電界効果移動度（単に移動度、またはμＦＥという場合がある）を高くすることができる。具体的には、トランジスタ１５０の電界効果移動度が１０ｃｍ２／Ｖｓを超える、またはトランジスタ１５０の電界効果移動度が３０ｃｍ２／Ｖｓを超えることが可能となる。 When the oxide semiconductor film 108a is formed using a material in which the atomic ratio of In is higher than the atomic ratio of M, the field-effect mobility of the transistor 150 (sometimes referred to simply as mobility or μFE) is increased. it can. Specifically, the field-effect mobility of the transistor 150 can exceed 10 cm 2 / Vs, or the field-effect mobility of the transistor 150 can exceed 30 cm 2 / Vs.
また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ａよりも厚い領域を有すると好ましい。酸化物半導体膜１０８ｂを酸化物半導体膜１０８ａよりも厚く形成すると、導電膜１１２ａ、１１２ｂに含まれる銅元素が酸化物半導体膜１０８ａに拡散するのを抑制することができる。 The oxide semiconductor film 108b preferably has a thicker region than the oxide semiconductor film 108a. When the oxide semiconductor film 108b is formed thicker than the oxide semiconductor film 108a, diffusion of copper elements contained in the conductive films 112a and 112b into the oxide semiconductor film 108a can be suppressed.
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置を提供することができる。 For example, the above-described transistor having a high field-effect mobility is used for a gate driver that generates a gate signal (particularly, a demultiplexer connected to an output terminal of a shift register included in the gate driver). A semiconductor device or a display device (also referred to as a frame) can be provided.
一方で、酸化物半導体膜１０８ａが、Ｉｎの原子数比がＭの原子数比より多い材料を用いる場合、光照射時にトランジスタ１５０の電気特性が変動しやすくなる。しかしながら、本発明の一態様の半導体装置においては、酸化物半導体膜１０８ａ上に酸化物半導体膜１０８ｂが形成されている。すなわち、酸化物半導体膜１０８は、多層構造である。また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ａよりもＩｎの原子数比が少ない材料で形成されるため、酸化物半導体膜１０８ａよりもＥｇを大きくすることができる。したがって、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂとの積層構造である酸化物半導体膜１０８は、光負バイアスストレス試験による耐性を高めることが可能となる。 On the other hand, in the case where the oxide semiconductor film 108a is formed using a material in which the atomic ratio of In is larger than the atomic ratio of M, the electrical characteristics of the transistor 150 easily change during light irradiation. However, in the semiconductor device of one embodiment of the present invention, the oxide semiconductor film 108b is formed over the oxide semiconductor film 108a. That is, the oxide semiconductor film 108 has a multilayer structure. In addition, since the oxide semiconductor film 108b is formed using a material with a smaller atomic ratio of In than the oxide semiconductor film 108a, Eg can be larger than that of the oxide semiconductor film 108a. Therefore, the oxide semiconductor film 108 which has a stacked structure of the oxide semiconductor film 108a and the oxide semiconductor film 108b can have increased resistance by an optical negative bias stress test.
また、酸化物半導体膜１０８中、特に酸化物半導体膜１０８ａのチャネル領域に混入する水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。したがって、酸化物半導体膜１０８ａ中のチャネル領域においては、水素または水分などの不純物が少ないほど好ましい。また、酸化物半導体膜１０８ａ中のチャネル領域に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜１０８ａのチャネル領域中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜１０８ａのチャネル領域中にキャリア供給源が生成されると、酸化物半導体膜１０８ａを有するトランジスタ１５０の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８ａのチャネル領域においては、酸素欠損が少ないほど好ましい。 In addition, impurities such as hydrogen or moisture mixed in the channel region of the oxide semiconductor film 108a in the oxide semiconductor film 108 cause problems because they affect the transistor characteristics. Therefore, the amount of impurities such as hydrogen or moisture is preferably as small as possible in the channel region in the oxide semiconductor film 108a. Further, oxygen vacancies formed in the channel region in the oxide semiconductor film 108a are problematic because they affect transistor characteristics. For example, when an oxygen vacancy is formed in the channel region of the oxide semiconductor film 108a, hydrogen is bonded to the oxygen vacancy to serve as a carrier supply source. When a carrier supply source is generated in the channel region of the oxide semiconductor film 108a, a change in electrical characteristics of the transistor 150 including the oxide semiconductor film 108a, typically, a threshold voltage shift occurs. Therefore, the number of oxygen vacancies is preferably as small as possible in the channel region of the oxide semiconductor film 108a.
そこで、本発明の一態様においては、酸化物半導体膜１０８に接する絶縁膜、具体的には、酸化物半導体膜１０８の上方に形成される絶縁膜１１４、１１６が過剰酸素を含有する構成である。絶縁膜１１４、１１６から酸化物半導体膜１０８へ酸素または過剰酸素を移動させることで、酸化物半導体膜中の酸素欠損を低減することが可能となる。よって、トランジスタ１５０の電気特性、特に光照射におけるトランジスタ１５０の変動を抑制することが可能となる。 Therefore, in one embodiment of the present invention, the insulating film in contact with the oxide semiconductor film 108, specifically, the insulating films 114 and 116 formed over the oxide semiconductor film 108 have a structure containing excess oxygen. . By transferring oxygen or excess oxygen from the insulating films 114 and 116 to the oxide semiconductor film 108, oxygen vacancies in the oxide semiconductor film can be reduced. Thus, electrical characteristics of the transistor 150, in particular, fluctuation of the transistor 150 due to light irradiation can be suppressed.
例えば、酸化物半導体膜１２０を形成する工程において、スパッタリング法を用い、酸素ガスを含む雰囲気にて酸化物半導体膜１２０を形成することで、酸化物半導体膜１２０の被形成面となる、絶縁膜１１６に酸素または過剰酸素を添加する。なお、絶縁膜１１６に酸素または過剰酸素を添加する際に、絶縁膜１１６の下方に位置する絶縁膜１１４、及び酸化物半導体膜１０８にも酸素または過剰酸素が添加される場合がある。 For example, in the step of forming the oxide semiconductor film 120, an insulating film which is a formation surface of the oxide semiconductor film 120 by forming the oxide semiconductor film 120 in an atmosphere containing oxygen gas using a sputtering method. Add oxygen or excess oxygen to 116. Note that when oxygen or excess oxygen is added to the insulating film 116, oxygen or excess oxygen may be added to the insulating film 114 and the oxide semiconductor film 108 located below the insulating film 116 in some cases.
また、導電膜１１２ａは、導電膜１１２ａ＿１と、導電膜１１２ａ＿１上の導電膜１１２ａ＿２と、を有し、導電膜１１２ｂは、導電膜１１２ｂ＿１と、導電膜１１２ｂ＿１上の導電膜１１２ｂ＿２と、を有する。なお、導電膜１１２ａ＿１の端部は、導電膜１１２ａ＿２の端部よりも内側に位置すると好ましい。別言すると、導電膜１１２ａの下端部は、導電膜１１２ａの上端部よりも外側に位置し、導電膜１１２ｂの下端部は、導電膜１１２ｂの上端部よりも外側に位置すると好ましい。このような構成とすることで、絶縁膜１１４、１１６の被覆性を高めることが可能となる。 The conductive film 112a includes a conductive film 112a_1 and a conductive film 112a_2 over the conductive film 112a_1. The conductive film 112b includes a conductive film 112b_1 and a conductive film 112b_2 over the conductive film 112b_1. Note that the end portion of the conductive film 112a_1 is preferably located on the inner side than the end portion of the conductive film 112a_2. In other words, the lower end portion of the conductive film 112a is preferably located outside the upper end portion of the conductive film 112a, and the lower end portion of the conductive film 112b is preferably located outside the upper end portion of the conductive film 112b. With such a configuration, the coverage of the insulating films 114 and 116 can be improved.
また、絶縁膜１１４、１１６には、導電膜１１２ｂに達する開口部１３１が設けられ、開口部１３１を介して、導電膜１１２ｂと、酸化物半導体膜１２０と、が接続される。 The insulating films 114 and 116 each include an opening 131 that reaches the conductive film 112b. The conductive film 112b and the oxide semiconductor film 120 are connected to each other through the opening 131.
また、基板１０２と対向する位置に、基板１４０が設けられる。なお、基板１４０を対向基板と呼称する場合がある。基板１４０の下方には、遮光膜１４２と、着色膜１４４と、絶縁膜１４６と、導電膜１４８と、が設けられる。 A substrate 140 is provided at a position facing the substrate 102. Note that the substrate 140 may be referred to as a counter substrate. A light shielding film 142, a coloring film 144, an insulating film 146, and a conductive film 148 are provided below the substrate 140.
遮光膜１４２は、所謂ブラックマトリクスとしての機能を有し、トランジスタ１５０、または導電膜１１２ａなどと重畳する位置に設けられる。また、着色膜１４４は、所望の光を透過する機能を有し、所謂カラーフィルタとしての機能を有する。また、絶縁膜１４６は、遮光膜１４２、または着色膜１４４によって生じうる凹凸等を平坦化する機能を有する。また、導電膜１４８は、対向側の電極（対向電極ともいう）としての機能を有する。 The light-blocking film 142 functions as a so-called black matrix and is provided at a position overlapping with the transistor 150, the conductive film 112a, or the like. The colored film 144 has a function of transmitting desired light and functions as a so-called color filter. The insulating film 146 has a function of flattening unevenness or the like that may be generated by the light-blocking film 142 or the coloring film 144. The conductive film 148 functions as an opposite electrode (also referred to as a counter electrode).
なお、本実施の形態においては、対向電極として機能する導電膜１４８を有する構成について例示したが、これに限定されない。例えば、導電膜１４８を設けない構成としてもよい。ただし、導電膜１４８を設ける構成とすることで、データ線として機能する導電膜１１２ａに与えられる電位を、導電膜１４８側に引き寄せることができる。したがって、データ線として機能する導電膜１１２ａに与えられる電位が、画素電極として機能する酸化物半導体膜１２０、または共通電極として機能する導電膜１２２に与える影響を抑制することが可能となる。 Note that although the structure including the conductive film 148 functioning as the counter electrode is described in this embodiment mode, the present invention is not limited to this. For example, a structure without the conductive film 148 may be employed. Note that with the structure in which the conductive film 148 is provided, the potential applied to the conductive film 112a functioning as the data line can be drawn to the conductive film 148 side. Accordingly, it is possible to suppress the influence of the potential applied to the conductive film 112a functioning as the data line on the oxide semiconductor film 120 functioning as the pixel electrode or the conductive film 122 functioning as the common electrode.
また、基板１０２と、基板１４０との間には、液晶層１４９が設けられる。液晶層１４９は、画素電極として機能する酸化物半導体膜１２０、共通電極として機能する導電膜１２２、または対向電極として機能する導電膜１４８によって、制御される。 A liquid crystal layer 149 is provided between the substrate 102 and the substrate 140. The liquid crystal layer 149 is controlled by the oxide semiconductor film 120 functioning as a pixel electrode, the conductive film 122 functioning as a common electrode, or the conductive film 148 functioning as a counter electrode.
また、図１（Ａ）においては、画素電極として機能する導電膜、及び共通電極として機能する導電膜は、互いに櫛歯の形状としたが、これに限定されない。例えば、画素電極として機能する導電膜、及び共通電極として機能する導電膜のいずれか一方または双方が、矩形などの形状であってもよい。また、画素電極として機能する導電膜と、共通電極として機能する導電膜とは、その位置関係を逆にしてもよい。例えば、画素電極として機能する導電膜を共通電極として機能する導電膜の上方に設ける構成としてもよい。 In FIG. 1A, the conductive film functioning as the pixel electrode and the conductive film functioning as the common electrode are comb-shaped, but the invention is not limited to this. For example, one or both of the conductive film functioning as a pixel electrode and the conductive film functioning as a common electrode may have a rectangular shape. Further, the positional relationship between the conductive film functioning as a pixel electrode and the conductive film functioning as a common electrode may be reversed. For example, a conductive film functioning as a pixel electrode may be provided above the conductive film functioning as a common electrode.
なお、図１（Ａ）は、表示装置の画素の一部分の上面図に相当し、半導体装置１００は、表示装置の画素部に用いることができる。また、図１（Ａ）においては、基板１０２側に設けられた素子（トランジスタ１５０、画素電極として機能する酸化物半導体膜１２０、及び共通電極として機能する導電膜１２２など）の上面図を表しており、基板１４０側の素子については、省略して図示している。 Note that FIG. 1A corresponds to a top view of part of a pixel of a display device, and the semiconductor device 100 can be used for a pixel portion of the display device. FIG. 1A illustrates a top view of elements provided on the substrate 102 side (such as a transistor 150, an oxide semiconductor film 120 functioning as a pixel electrode, and a conductive film 122 functioning as a common electrode). The elements on the substrate 140 side are not shown.
＜１−４．半導体装置の構成例２＞
次に、図２（Ｂ）、及び図３（Ａ）（Ｂ）を用いて、本発明の一態様の半導体装置１００について説明を行う。
<1-4. Configuration Example 2 of Semiconductor Device>
Next, the semiconductor device 100 of one embodiment of the present invention will be described with reference to FIGS. 2B and 3A and 3B.
図２（Ｂ）に示す半導体装置１００は、基板１０２上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の導電膜１１２ａと、絶縁膜１０７及び導電膜１１２ａ上の絶縁膜１１４、１１６と、絶縁膜１１６上の画素電極として機能する酸化物半導体膜１２０と、絶縁膜１１６及び酸化物半導体膜１２０上の絶縁膜１１８と、絶縁膜１１８上の共通電極として機能する導電膜１２２と、を有する。 A semiconductor device 100 illustrated in FIG. 2B includes an insulating film 106 over a substrate 102, an insulating film 107 over the insulating film 106, a conductive film 112a over the insulating film 107, and over the insulating film 107 and the conductive film 112a. The insulating films 114 and 116, the oxide semiconductor film 120 functioning as a pixel electrode over the insulating film 116, the insulating film 118 over the insulating film 116 and the oxide semiconductor film 120, and the common electrode over the insulating film 118 A conductive film 122.
導電膜１１２ａは、トランジスタ１５０のソース電極またはドレイン電極としての機能と、表示装置のデータ線としての機能を有する。 The conductive film 112a functions as a source electrode or a drain electrode of the transistor 150 and a data line of the display device.
また、本発明の一態様の半導体装置においては、データ線として機能する導電膜１１２ａと、共通電極として機能する導電膜１２２との間の距離、またはデータ線として機能する導電膜１１２ａと、画素電極として機能する酸化物半導体膜１２０との間の距離を離すことができる。したがって、データ線として機能する導電膜１１２ａに与えられた電位が、画素電極として機能する酸化物半導体膜１２０、及び共通電極として機能する導電膜１２２に、与える影響が極めて低くすることが可能となる。よって、表示品位の高い表示装置を提供することが可能となる。 In the semiconductor device of one embodiment of the present invention, the distance between the conductive film 112a functioning as a data line and the conductive film 122 functioning as a common electrode, or the conductive film 112a functioning as a data line, and the pixel electrode The distance between the oxide semiconductor film 120 and the oxide semiconductor film 120 can be increased. Accordingly, the potential applied to the conductive film 112a functioning as the data line can have extremely low influence on the oxide semiconductor film 120 functioning as the pixel electrode and the conductive film 122 functioning as the common electrode. . Therefore, a display device with high display quality can be provided.
次に、本発明の一態様の半導体装置１００の構成について、図３（Ａ）を用いて説明する。 Next, the structure of the semiconductor device 100 of one embodiment of the present invention is described with reference to FIG.
図３（Ａ）に示す半導体装置１００は、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の導電膜１１２ａ、１１２ｃと、絶縁膜１０７、及び導電膜１１２ａ、１１２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２０と、絶縁膜１１６、及び酸化物半導体膜１２０上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２２と、を有する。 A semiconductor device 100 illustrated in FIG. 3A includes a conductive film 104 over a substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and a conductive film over the insulating film 107. The insulating films 114a and 112c, the insulating films 107 and the insulating films 114 and 116 over the conductive films 112a and 112b, the oxide semiconductor film 120 over the insulating film 116, and the insulating films 116 and the insulating over the oxide semiconductor film 120. A film 118 and a conductive film 122 over the insulating film 118 are included.
また、酸化物半導体膜１２０は、絶縁膜１１４、１１６に設けられた開口部１３２を介して、導電膜１１２ａと接続されている。 In addition, the oxide semiconductor film 120 is connected to the conductive film 112 a through the opening 132 provided in the insulating films 114 and 116.
また、導電膜１１２ａは、導電膜１１２ａ＿１と、導電膜１１２ａ＿１上の導電膜１１２ａ＿２と、を有し、導電膜１１２ｃ＿ｃは、導電膜１１２ｃ＿１と、導電膜１１２ｃ＿１上の導電膜１１２ｃ＿２と、を有する。導電膜１１２ｃは、導電膜１１２ａ、１１２ｂと同じ導電膜を加工する工程を経て形成される。 The conductive film 112a includes a conductive film 112a_1 and a conductive film 112a_2 over the conductive film 112a_1. The conductive film 112c_c includes a conductive film 112c_1 and a conductive film 112c_2 over the conductive film 112c_1. The conductive film 112c is formed through a process of processing the same conductive film as the conductive films 112a and 112b.
また、導電膜１１２ｃと重畳する位置の基板１４０には、スペーサ１４５が設けられる。スペーサ１４５は、基板１０２上に形成された素子（トランジスタ１５０、画素電極として機能する酸化物半導体膜１２０、及び共通電極として機能する導電膜１２２など）と、基板１４０上に形成された素子（遮光膜１４２、及び対向側の電極として機能する導電膜１４８など）と、の間隔を制御する機能を有する。 A spacer 145 is provided on the substrate 140 in a position overlapping with the conductive film 112c. The spacer 145 includes an element (such as the transistor 150, the oxide semiconductor film 120 functioning as a pixel electrode, and the conductive film 122 functioning as a common electrode) formed over the substrate 102 and an element (light-shielding) formed over the substrate 140. And a gap between the film 142 and the conductive film 148 functioning as an electrode on the opposite side).
スペーサ１４５としては、例えば、無機または有機樹脂を材料とした絶縁膜を用いることで形成することができる。 The spacer 145 can be formed by using, for example, an insulating film made of an inorganic or organic resin.
次に、図３（Ｂ）を用いて、本発明の一態様の半導体装置１００について説明を行う。 Next, the semiconductor device 100 of one embodiment of the present invention is described with reference to FIG.
図３（Ｂ）に示す半導体装置１００は、基板１０２と、基板１０２上の絶縁膜１０６、１０７と、絶縁膜１０７上の導電膜１１２ａ、１１２ｄと、絶縁膜１０７、及び導電膜１１２ａ、１１２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２２と、を有する。 A semiconductor device 100 illustrated in FIG. 3B includes a substrate 102, insulating films 106 and 107 over the substrate 102, conductive films 112a and 112d over the insulating film 107, the insulating film 107, and the conductive films 112a and 112b. Insulating films 114 and 116, an insulating film 118 on the insulating film 116, and a conductive film 122 on the insulating film 118.
導電膜１２２は、絶縁膜１１４、１１６、１１８に設けられた開口部１３３を介して、導電膜１１２ｄに接続される。 The conductive film 122 is connected to the conductive film 112 d through an opening 133 provided in the insulating films 114, 116, and 118.
また、導電膜１１２ｄは、導電膜１１２ｄ＿１と、導電膜１１２ｄ＿１上の導電膜１１２ｄ＿２と、を有する。導電膜１１２ｄは、導電膜１１２ａ、１１２ｂ、１１２ｃと同じ導電膜を加工する工程を経て形成される。 The conductive film 112d includes a conductive film 112d_1 and a conductive film 112d_2 over the conductive film 112d_1. The conductive film 112d is formed through a process of processing the same conductive film as the conductive films 112a, 112b, and 112c.
このように、共通電極として機能する導電膜１２２を、導電膜１１２ｄに接続することで、導電膜１２２の抵抗を低くすることができる。したがって、信号遅延の少ない表示装置を提供することが可能となる。 In this manner, by connecting the conductive film 122 functioning as a common electrode to the conductive film 112d, the resistance of the conductive film 122 can be reduced. Therefore, a display device with a small signal delay can be provided.
また、導電膜１１２ａ、１１２ｄと重畳する位置には、遮光膜１４２が設けられ、遮光膜１４２に接して着色膜１４４が設けられる。着色膜１４４は、図３（Ｂ）に示すように、隣接する画素で分離してもよいし、隣接する画素の着色膜１４４を互いに重ねて配置してもよい。 Further, a light shielding film 142 is provided at a position overlapping with the conductive films 112 a and 112 d, and a coloring film 144 is provided in contact with the light shielding film 142. As shown in FIG. 3B, the colored film 144 may be separated by adjacent pixels, or the colored films 144 of adjacent pixels may be arranged to overlap each other.
＜１−５．半導体装置の変形例＞
次に、図１に示す半導体装置１００の変形例について、図４及び図５を用いて説明する。図４（Ａ）は、半導体装置１００Ａの上面図であり、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ｂ１−Ｂ２の切断面の断面図に相当する。また、図５は、図４（Ａ）に示す一点鎖線Ｂ３−Ｂ４の切断面に相当する。なお、図１に示す半導体装置１００と同様の構成については、説明を省略する。
<1-5. Modified Example of Semiconductor Device>
Next, a modification of the semiconductor device 100 illustrated in FIG. 1 will be described with reference to FIGS. 4A is a top view of the semiconductor device 100A, and FIG. 4B corresponds to a cross-sectional view taken along dashed-dotted line B1-B2 in FIG. 4A. FIG. 5 corresponds to a cross-sectional surface taken along alternate long and short dash line B3-B4 in FIG. Note that description of the same structure as that of the semiconductor device 100 illustrated in FIG. 1 is omitted.
図４（Ａ）（Ｂ）、及び図５に示すように、半導体装置１００Ａは、先に示す半導体装置１００と異なり、絶縁膜１１６上に酸化物半導体膜１２０ａを有する。 4A and 4B and FIG. 5, the semiconductor device 100A includes an oxide semiconductor film 120a over the insulating film 116, unlike the semiconductor device 100 described above.
酸化物半導体膜１２０ａは、トランジスタ１５０Ａの第２のゲート電極（バックゲート電極ともいう）として機能する。また、酸化物半導体膜１２０ａは、画素電極として機能する酸化物半導体膜１２０と、同じ導電膜を加工する工程を経て形成される。したがって、作製工程を増加することがなく、酸化物半導体膜１２０ａを形成することができる。 The oxide semiconductor film 120a functions as a second gate electrode (also referred to as a back gate electrode) of the transistor 150A. The oxide semiconductor film 120a is formed through a step of processing the same conductive film as the oxide semiconductor film 120 functioning as a pixel electrode. Therefore, the oxide semiconductor film 120a can be formed without increasing the number of manufacturing steps.
また、酸化物半導体膜１２０ａには、導電膜１０４と異なる電位を与えてもよいし、酸化物半導体膜１２０ａと、導電膜１０４とを電気的に接続させて、導電膜１０４と同じ電位を与えてもよい。導電膜１０４と、酸化物半導体膜１２０ａとを電気的に接続させることで、トランジスタ１５０Ａの電界効果移動度を高めることができるため、好適である。 The oxide semiconductor film 120a may be supplied with a potential different from that of the conductive film 104, or the oxide semiconductor film 120a and the conductive film 104 are electrically connected to be supplied with the same potential as that of the conductive film 104. May be. It is preferable to electrically connect the conductive film 104 and the oxide semiconductor film 120a because the field-effect mobility of the transistor 150A can be increased.
また、図４（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４と、第２のゲート電極として機能する酸化物半導体膜１２０ａのそれぞれと対向するように位置し、２つのゲート電極として機能する膜に挟まれている。第２のゲート電極として機能する酸化物半導体膜１２０ａのチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６を介して酸化物半導体膜１２０ａに覆われている。また、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１６を介して第２のゲート電極として機能する酸化物半導体膜１２０ａに覆われている。 As shown in FIG. 4B, the oxide semiconductor film 108 faces the conductive film 104 functioning as the first gate electrode and the oxide semiconductor film 120a functioning as the second gate electrode. And is sandwiched between films functioning as two gate electrodes. The length in the channel length direction and the length in the channel width direction of the oxide semiconductor film 120a functioning as the second gate electrode are larger than the length in the channel length direction and the length in the channel width direction of the oxide semiconductor film 108, respectively. The whole oxide semiconductor film 108 is covered with the oxide semiconductor film 120a with the insulating films 114 and 116 interposed therebetween. Further, the side surface in the channel width direction of the oxide semiconductor film 108 is covered with the oxide semiconductor film 120a functioning as the second gate electrode with the insulating films 114 and 116 interposed therebetween.
別言すると、トランジスタ１５０Ａのチャネル幅方向において、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４と、第２のゲート電極として機能する酸化物半導体膜１２０ａと、によって囲まれた構成である。 In other words, in the channel width direction of the transistor 150A, the oxide semiconductor film 108 is surrounded by the conductive film 104 functioning as the first gate electrode and the oxide semiconductor film 120a functioning as the second gate electrode. It is a configuration.
このような構成を有することで、トランジスタ１５０Ａに含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する酸化物半導体膜１２０ａの電界によって電気的に囲むことができる。トランジスタ１５０Ａのように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜１０８を、電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。 With such a structure, the oxide semiconductor film 108 included in the transistor 150A is electrically converted by an electric field of the conductive film 104 functioning as the first gate electrode and the oxide semiconductor film 120a functioning as the second gate electrode. Can be enclosed. As in the transistor 150A, a device structure of a transistor that surrounds the oxide semiconductor film 108 in which a channel region is formed by an electric field of the first gate electrode and the second gate electrode is surrounded by a surrounded channel (s-channel). It can be called a structure.
トランジスタ１５０Ａは、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１５０Ａの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１５０Ａを微細化することが可能となる。また、トランジスタ１５０Ａは、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する酸化物半導体膜１２０ａによって囲まれた構造を有するため、トランジスタ１５０Ａの機械的強度を高めることができる。 Since the transistor 150A has an s-channel structure, an electric field for inducing a channel can be effectively applied to the oxide semiconductor film 108 by the conductive film 104 functioning as the first gate electrode. Current driving capability is improved, and high on-current characteristics can be obtained. Further, since the on-state current can be increased, the transistor 150A can be miniaturized. In addition, since the transistor 150A has a structure surrounded by the conductive film 104 functioning as the first gate electrode and the oxide semiconductor film 120a functioning as the second gate electrode, the mechanical strength of the transistor 150A can be increased. it can.
＜１−６．半導体装置の構成要素＞
次に、本実施の形態の半導体装置１００に含まれる構成要素について説明を行う。
<1-6. Components of Semiconductor Device>
Next, components included in the semiconductor device 100 of the present embodiment will be described.
［基板］
基板１０２、１４０の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
[substrate]
There is no particular limitation on the material of the substrates 102 and 140, but it is necessary to have at least heat resistance enough to withstand subsequent heat treatment. For example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like may be used as the substrate 102. In addition, a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, or the like can be applied, and a semiconductor element is provided over these substrates. A substrate may be used as the substrate 102. When a glass substrate is used as the substrate 102, the sixth generation (1500 mm × 1850 mm), the seventh generation (1870 mm × 2200 mm), the eighth generation (2200 mm × 2400 mm), the ninth generation (2400 mm × 2800 mm), the tenth generation. By using a large area substrate such as a generation (2950 mm × 3400 mm), a large display device can be manufactured.
また、基板１０２、１４０として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１５０を形成してもよい。または、基板１０２とトランジスタ１５０の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１５０は耐熱性の劣る基板や可撓性の基板にも転載できる。 Alternatively, a flexible substrate may be used as the substrates 102 and 140, and the transistor 150 may be formed directly over the flexible substrate. Alternatively, a separation layer may be provided between the substrate 102 and the transistor 150. The separation layer can be used for separation from the substrate 102 and transfer to another substrate after the semiconductor device is partially or entirely completed thereon. At that time, the transistor 150 can be transferred to a substrate having poor heat resistance or a flexible substrate.
［ゲート電極、ソース電極、及びドレイン電極として機能する導電膜］
ゲート電極として機能する導電膜１０４、及びソース電極として機能する導電膜１１２ａ、及びドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
[Conductive film functioning as gate electrode, source electrode, and drain electrode]
As the conductive film 104 functioning as a gate electrode, the conductive film 112a functioning as a source electrode, and the conductive film 112b functioning as a drain electrode, chromium (Cr), copper (Cu), aluminum (Al), gold (Au) , Silver (Ag), zinc (Zn), molybdenum (Mo), tantalum (Ta), titanium (Ti), tungsten (W), manganese (Mn), nickel (Ni), iron (Fe), cobalt (Co) Each of these can be formed using a metal element selected from the above, an alloy containing the above-described metal element as a component, an alloy combining the above-described metal elements, or the like.
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。 In addition, the conductive films 104, 112a, and 112b may have a single-layer structure or a stacked structure including two or more layers. For example, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, a two-layer structure in which a titanium film is stacked on a titanium nitride film, and a two-layer structure in which a tungsten film is stacked on a titanium nitride film Layer structure, two-layer structure in which a tungsten film is stacked on a tantalum nitride film or tungsten nitride film, a three-layer structure in which a titanium film, an aluminum film is stacked on the titanium film, and a titanium film is further formed thereon is there. Alternatively, an alloy film or a nitride film in which aluminum is combined with one or more selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium may be used.
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。 The conductive films 104, 112a, and 112b include indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, and indium tin oxide containing titanium oxide. Alternatively, a light-transmitting conductive material such as indium zinc oxide or indium tin oxide to which silicon oxide is added can be used.
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。 Further, a Cu—X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be applied to the conductive films 104, 112a, and 112b. By using a Cu-X alloy film, it can be processed by a wet etching process, and thus manufacturing costs can be suppressed.
［ゲート絶縁膜として機能する絶縁膜］
トランジスタ１５０のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜を用いてもよい。
[Insulating film functioning as a gate insulating film]
As the insulating films 106 and 107 functioning as the gate insulating film of the transistor 150, a silicon oxide film, a silicon oxynitride film, a nitride film can be formed by a plasma enhanced chemical vapor deposition (PECVD) method, a sputtering method, or the like. One or more kinds of silicon oxide film, silicon nitride film, aluminum oxide film, hafnium oxide film, yttrium oxide film, zirconium oxide film, gallium oxide film, tantalum oxide film, magnesium oxide film, lanthanum oxide film, cerium oxide film and neodymium oxide film Each insulating layer can be used. Note that instead of the stacked structure of the insulating films 106 and 107, a single-layer insulating film selected from the above materials or an insulating film having three or more layers may be used.
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。 The insulating film 106 functions as a blocking film that suppresses permeation of oxygen. For example, in the case where excess oxygen is supplied into the insulating films 107, 114, and / or the oxide semiconductor film 108, the insulating film 106 can suppress permeation of oxygen.
なお、トランジスタ１５０のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後の絶縁膜１０７に酸素を添加してもよい。成膜後の絶縁膜１０７に酸素を添加する方法については後述する。 Note that the insulating film 107 in contact with the oxide semiconductor film 108 functioning as a channel region of the transistor 150 is preferably an oxide insulating film, and includes a region containing oxygen in excess of the stoichiometric composition (oxygen-excess region). ) Is more preferable. In other words, the insulating film 107 is an insulating film capable of releasing oxygen. In order to provide the oxygen-excess region in the insulating film 107, for example, the insulating film 107 may be formed in an oxygen atmosphere. Alternatively, oxygen may be added to the insulating film 107 after deposition. A method for adding oxygen to the insulating film 107 after film formation will be described later.
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合に比べて絶縁膜１０７の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。 Further, when hafnium oxide is used as the insulating film 107, the following effects are obtained. Hafnium oxide has a higher dielectric constant than silicon oxide or silicon oxynitride. Accordingly, since the thickness of the insulating film 107 can be increased as compared with the case where silicon oxide is used, the leakage current due to the tunnel current can be reduced. That is, a transistor with a small off-state current can be realized. Further, hafnium oxide having a crystal structure has a higher dielectric constant than hafnium oxide having an amorphous structure. Therefore, in order to obtain a transistor with low off-state current, it is preferable to use hafnium oxide having a crystal structure. Examples of the crystal structure include a monoclinic system and a cubic system. Note that one embodiment of the present invention is not limited thereto.
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１５０のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化することができる。よって、トランジスタ１５０の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１５０の静電破壊を抑制することができる。 Note that in this embodiment, a silicon nitride film is formed as the insulating film 106 and a silicon oxide film is formed as the insulating film 107. A silicon nitride film has a higher relative dielectric constant than a silicon oxide film and a large film thickness necessary for obtaining a capacitance equivalent to that of a silicon oxide film. Therefore, a silicon nitride film is used as a gate insulating film of the transistor 150. Insulating film can be physically thickened. Therefore, a decrease in the withstand voltage of the transistor 150 can be suppressed, and further, the withstand voltage can be improved, so that electrostatic breakdown of the transistor 150 can be suppressed.
［酸化物半導体膜］
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
[Oxide semiconductor film]
For the oxide semiconductor film 108, any of the above materials can be used.
酸化物半導体膜１０８ａがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が挙げられる。 In the case where the oxide semiconductor film 108a is an In-M-Zn oxide, the atomic ratio of the metal elements of the sputtering target used for forming the In-M-Zn oxide preferably satisfies In> M. As the atomic ratio of the metal elements of such a sputtering target, In: M: Zn = 2: 1: 3, In: M: Zn = 3: 1: 2, In: M: Zn = 4: 2: 4. 1, In: M: Zn = 5: 1: 7, and the like.
また、酸化物半導体膜１０８ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等が挙げられる。 In the case where the oxide semiconductor film 108b is an In-M-Zn oxide, the atomic ratio of the metal elements of the sputtering target used for forming the In-M-Zn oxide satisfies In ≦ M. preferable. As the atomic ratio of the metal elements of such a sputtering target, In: M: Zn = 1: 1: 1, In: M: Zn = 1: 1: 1.2, In: M: Zn = 1: 3: 2, In: M: Zn = 1: 3: 4, In: M: Zn = 1: 3: 6, and the like.
また、酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂを形成しやすくなる。なお、成膜される酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂの原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、酸化物半導体膜１０８ａのスパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０８ａの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。または、酸化物半導体膜１０８ａのスパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：７を用いる場合、成膜される酸化物半導体膜１０８ａの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６近傍となる場合がある。 In the case where the oxide semiconductor film 108a and the oxide semiconductor film 108b are In-M-Zn oxides, it is preferable to use a target containing polycrystalline In-M-Zn oxide as a sputtering target. By using a target including a polycrystalline In-M-Zn oxide, the oxide semiconductor film 108a and the oxide semiconductor film 108b having crystallinity can be easily formed. Note that the atomic ratio of the oxide semiconductor film 108a and the oxide semiconductor film 108b to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the sputtering target as an error. For example, in the case where the atomic ratio of In: Ga: Zn = 4: 2: 4.1 is used as the sputtering target of the oxide semiconductor film 108a, the atomic ratio of the oxide semiconductor film 108a to be formed is In: Ga: Zn may be in the vicinity of 4: 2: 3. Alternatively, in the case where the atomic ratio of In: Ga: Zn = 5: 1: 7 is used as the sputtering target of the oxide semiconductor film 108a, the atomic ratio of the oxide semiconductor film 108a formed is In: Ga: In some cases, Zn is close to 5: 1: 6.
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１５０のオフ電流を低減することができる。とくに、酸化物半導体膜１０８ａには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、酸化物半導体膜１０８ｂには、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。また、酸化物半導体膜１０８ａよりも酸化物半導体膜１０８ｂのエネルギーギャップが大きい方が好ましい。 The oxide semiconductor film 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more. In this manner, off-state current of the transistor 150 can be reduced by using an oxide semiconductor with a wide energy gap. In particular, an oxide semiconductor film with an energy gap of 2 eV or more, preferably 2 eV or more and 3.0 eV or less is used for the oxide semiconductor film 108a, and an energy gap of 2.5 eV or more and 3.5 eV is used for the oxide semiconductor film 108b. The following oxide semiconductor films are preferably used. In addition, the oxide semiconductor film 108b preferably has a larger energy gap than the oxide semiconductor film 108a.
また、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂの厚さは、それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。 The thicknesses of the oxide semiconductor film 108a and the oxide semiconductor film 108b are each 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 50 nm.
また、酸化物半導体膜１０８ｂとしては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜１０８ｂは、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下とする。 As the oxide semiconductor film 108b, an oxide semiconductor film with low carrier density is used. For example, the oxide semiconductor film 108b has a carrier density of 1 × 10 17 pieces / cm 3 or less, preferably 1 × 10 15 pieces / cm 3 or less, more preferably 1 × 10 13 pieces / cm 3 or less, more preferably 1 × 10 11 pieces / cm 3 or less.
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。 Note that the composition is not limited thereto, and a transistor having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (field-effect mobility, threshold voltage, and the like) of the transistor. In order to obtain necessary semiconductor characteristics of the transistor, the carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density of the oxide semiconductor film 108a and the oxide semiconductor film 108b Etc. are preferable.
なお、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂとしては、それぞれ不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。 Note that as the oxide semiconductor film 108a and the oxide semiconductor film 108b, an oxide semiconductor film with a low impurity concentration and a low density of defect states is used, so that a transistor having more excellent electrical characteristics is manufactured. This is preferable. Here, low impurity concentration and low defect level density (low oxygen deficiency) are referred to as high purity intrinsic or substantially high purity intrinsic. A highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier generation sources, and thus can have a low carrier density. Therefore, a transistor in which a channel region is formed in the oxide semiconductor film rarely has electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative. In addition, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and thus may have a low density of trap states. Further, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has an extremely small off-state current, a channel width of 1 × 10 6 μm, and a channel length L of 10 μm. When the voltage between the drain electrodes (drain voltage) is in the range of 1V to 10V, it is possible to obtain a characteristic that the off-current is less than the measurement limit of the semiconductor parameter analyzer, that is, 1 × 10 −13 A or less.
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。 Therefore, a transistor in which a channel region is formed in the high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor film can have a small variation in electrical characteristics and can be a highly reliable transistor. Note that the charge trapped in the trap level of the oxide semiconductor film takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor film with a high trap state density may have unstable electrical characteristics. Examples of impurities include hydrogen, nitrogen, alkali metals, and alkaline earth metals.
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。 Hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to metal atoms to become water, and forms oxygen vacancies in a lattice from which oxygen is released (or a portion from which oxygen is released). When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor film containing hydrogen is likely to be normally on. Therefore, it is preferable that hydrogen be reduced in the oxide semiconductor film 108 as much as possible. Specifically, in the oxide semiconductor film 108, the hydrogen concentration obtained by SIMS analysis is 2 × 10 20 atoms / cm 3 or less, preferably 5 × 10 19 atoms / cm 3 or less, more preferably 1 × 10 19. atoms / cm 3 or less, 5 × 10 18 atoms / cm 3 or less, preferably 1 × 10 18 atoms / cm 3 or less, more preferably 5 × 10 17 atoms / cm 3 or less, more preferably 1 × 10 16 atoms / cm 3 or less. cm 3 or less.
また、酸化物半導体膜１０８ａは、酸化物半導体膜１０８ｂよりも水素濃度が少ない領域を有すると好ましい。酸化物半導体膜１０８ａの方が、酸化物半導体膜１０８ｂよりも水素濃度が少ない領域を有すことにより、信頼性の高い半導体装置とすることができる。 The oxide semiconductor film 108a preferably includes a region with a lower hydrogen concentration than the oxide semiconductor film 108b. Since the oxide semiconductor film 108a has a region with a lower hydrogen concentration than the oxide semiconductor film 108b, a highly reliable semiconductor device can be obtained.
また、酸化物半導体膜１０８ａにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１０８ａにおいて酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１０８ａにおけるシリコンや炭素の濃度と、酸化物半導体膜１０８ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 In addition, when the oxide semiconductor film 108a contains silicon or carbon which is one of Group 14 elements, oxygen vacancies increase in the oxide semiconductor film 108a, and the oxide semiconductor film 108a becomes n-type. Therefore, the concentration of silicon or carbon in the oxide semiconductor film 108a and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor film 108b (concentration obtained by SIMS analysis) are 2 × 10 18 atoms / cm 3 or less. Preferably, it is 2 × 10 17 atoms / cm 3 or less.
また、酸化物半導体膜１０８ａにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１０８ａのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。 In the oxide semiconductor film 108a, the concentration of alkali metal or alkaline earth metal obtained by SIMS analysis is set to 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less. When an alkali metal and an alkaline earth metal are combined with an oxide semiconductor, carriers may be generated, and the off-state current of the transistor may be increased. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor film 108a.
また、酸化物半導体膜１０８ａに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。 In addition, when nitrogen is contained in the oxide semiconductor film 108a, electrons as carriers are generated, the carrier density is increased, and the oxide semiconductor film 108a is likely to be n-type. As a result, a transistor including an oxide semiconductor film containing nitrogen is likely to be normally on. Therefore, nitrogen in the oxide semiconductor film is preferably reduced as much as possible. For example, the nitrogen concentration obtained by SIMS analysis is preferably 5 × 10 18 atoms / cm 3 or less.
また、酸化物半導体膜１０８ａ、及び酸化物半導体膜１０８ｂは、それぞれ非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。 The oxide semiconductor film 108a and the oxide semiconductor film 108b may each have a non-single-crystal structure. The non-single-crystal structure includes, for example, a CAAC-OS (C Axis Crystallized Oxide Semiconductor) described later, a polycrystalline structure, a microcrystalline structure, or an amorphous structure. In the non-single-crystal structure, the amorphous structure has the highest density of defect states, and the CAAC-OS has the lowest density of defect states.
［酸化物半導体膜の保護絶縁膜として機能する絶縁膜］
絶縁膜１１４、１１６は、酸化物半導体膜の保護絶縁膜、またはトランジスタ１５０Ａの第２のゲート絶縁膜として機能する。また、絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。すなわち、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
[Insulating film functioning as protective insulating film for oxide semiconductor film]
The insulating films 114 and 116 function as a protective insulating film of an oxide semiconductor film or a second gate insulating film of the transistor 150A. The insulating films 114 and 116 have a function of supplying oxygen to the oxide semiconductor film 108. That is, the insulating films 114 and 116 include oxygen. The insulating film 114 is an insulating film that can transmit oxygen. Note that the insulating film 114 also functions as a damage reducing film for the oxide semiconductor film 108 when an insulating film 116 to be formed later is formed.
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。 As the insulating film 114, silicon oxide, silicon oxynitride, or the like with a thickness of 5 nm to 150 nm, preferably 5 nm to 50 nm can be used.
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまう。 The insulating film 114 preferably has a small amount of defects. Typically, the ESR measurement indicates that the spin density of a signal appearing at g = 2.001 derived from a dangling bond of silicon is 3 × 10 17 spins / It is preferable that it is cm 3 or less. This is because when the density of defects contained in the insulating film 114 is large, oxygen is bonded to the defects, and the amount of oxygen transmitted through the insulating film 114 is reduced.
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる。 Note that in the insulating film 114, all of the oxygen that has entered the insulating film 114 from the outside does not move to the outside of the insulating film 114 but also remains in the insulating film 114. Further, oxygen enters the insulating film 114 and oxygen contained in the insulating film 114 may move to the outside of the insulating film 114, so that oxygen may move in the insulating film 114. When an oxide insulating film that can transmit oxygen is formed as the insulating film 114, oxygen released from the insulating film 116 provided over the insulating film 114 is transferred to the oxide semiconductor film 108 through the insulating film 114. Can be made.
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。 The insulating film 114 can be formed using an oxide insulating film having a low level density due to nitrogen oxides. Note that the level density due to the nitrogen oxide can be formed between the energy (Ev_os) at the upper end of the valence band of the oxide semiconductor film and the energy (Ec_os) at the lower end of the conduction band of the oxide semiconductor film. There is a case. As the oxide insulating film, a silicon oxynitride film with a low emission amount of nitrogen oxide, an aluminum oxynitride film with a low emission amount of nitrogen oxide, or the like can be used.
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。 Note that a silicon oxynitride film with a small amount of released nitrogen oxide is a film in which the amount of released ammonia is larger than the amount of released nitrogen oxide in the temperature programmed desorption gas analysis method. Typically, the amount of released ammonia is Is 1 × 10 18 pieces / cm 3 or more and 5 × 10 19 pieces / cm 3 or less. Note that the amount of ammonia released is the amount released by heat treatment at a film surface temperature of 50 ° C. to 650 ° C., preferably 50 ° C. to 550 ° C.
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。 Nitrogen oxide (NO x , x is larger than 0 and 2 or less, preferably 1 or more and 2 or less), typically NO 2 or NO forms a level in the insulating film 114 or the like. The level is located in the energy gap of the oxide semiconductor film 108. Therefore, when nitrogen oxide diffuses to the interface between the insulating film 114 and the oxide semiconductor film 108, the level may trap electrons on the insulating film 114 side. As a result, trapped electrons remain in the vicinity of the interface between the insulating film 114 and the oxide semiconductor film 108, so that the threshold voltage of the transistor is shifted in the positive direction.
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び酸化物半導体膜１０８の界面において、電子がトラップされにくい。 Nitrogen oxide reacts with ammonia and oxygen in heat treatment. Since nitrogen oxide contained in the insulating film 114 reacts with ammonia contained in the insulating film 116 in the heat treatment, nitrogen oxide contained in the insulating film 114 is reduced. Therefore, electrons are hardly trapped at the interface between the insulating film 114 and the oxide semiconductor film 108.
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。 By using the oxide insulating film as the insulating film 114, a shift in threshold voltage of the transistor can be reduced, and variation in electric characteristics of the transistor can be reduced.
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。 Note that the insulating film 114 has a g value of 2.037 or more in a spectrum obtained by measurement with an ESR of 100 K or less by heat treatment in a manufacturing process of the transistor, typically 300 ° C. or more and less than 350 ° C. A first signal having a g value of 2.001 or more and 2.003 or less and a third signal having a g value of 1.964 or more and 1.966 or less are observed. The split width of the first signal and the second signal and the split width of the second signal and the third signal are about 5 mT in the X-band ESR measurement. In addition, the first signal having a g value of 2.037 to 2.039, the second signal having a g value of 2.001 to 2.003, and the g value of 1.964 to 1.966. The total density of the spins of the third signal is less than 1 × 10 18 spins / cm 3 , typically 1 × 10 17 spins / cm 3 or more and less than 1 × 10 18 spins / cm 3 .
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。 In the ESR spectrum of 100K or less, a first signal having a g value of 2.037 to 2.039, a second signal having a g value of 2.001 to 2.003, and a g value of 1.964 to 1 The third signal below .966 corresponds to the signal due to nitrogen oxides (NO x ). Typical examples of nitrogen oxides include nitrogen monoxide and nitrogen dioxide. That is, the first signal having a g value of 2.037 to 2.039, the second signal having a g value of 2.001 to 2.003, and the g value of 1.964 to 1.966. It can be said that the smaller the total density of spins of the third signal, the smaller the content of nitrogen oxide contained in the oxide insulating film.
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。 The oxide insulating film has a nitrogen concentration measured by SIMS of 6 × 10 20 atoms / cm 3 or less.
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。 By forming the oxide insulating film using a PECVD method using silane and dinitrogen monoxide with a substrate temperature of 220 ° C. or higher and 350 ° C. or lower, a dense and high hardness film is formed. be able to.
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳにおける膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。 The insulating film 116 is formed using an oxide insulating film containing more oxygen than that in the stoichiometric composition. Part of oxygen is released by heating from the oxide insulating film containing oxygen in excess of that in the stoichiometric composition. An oxide insulating film containing oxygen in excess of the stoichiometric composition has an oxygen desorption amount of 1.0 × 10 19 atoms / cm 3 or more in terms of oxygen atoms in TDS analysis. The oxide insulating film is preferably 3.0 × 10 20 atoms / cm 3 or more. The surface temperature of the film in the TDS is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。 As the insulating film 116, silicon oxide, silicon oxynitride, or the like with a thickness of 30 nm to 500 nm, preferably 50 nm to 400 nm can be used.
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。 The insulating film 116 preferably has a small amount of defects. Typically, the ESR measurement shows that the spin density of a signal appearing at g = 2.001 derived from a dangling bond of silicon is 1.5 × 10 18. It is preferably less than spins / cm 3 and more preferably 1 × 10 18 spins / cm 3 or less. Note that the insulating film 116 is farther from the oxide semiconductor film 108 than the insulating film 114, and thus has a higher defect density than the insulating film 114.
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。 In addition, since the insulating films 114 and 116 can be formed using the same kind of insulating film, the interface between the insulating film 114 and the insulating film 116 may not be clearly confirmed. Therefore, in this embodiment mode, the interface between the insulating film 114 and the insulating film 116 is indicated by a broken line. Note that although a two-layer structure of the insulating film 114 and the insulating film 116 has been described in this embodiment mode, the present invention is not limited thereto, and for example, a single-layer structure of the insulating film 114 may be employed.
［画素電極として機能する酸化物半導体膜、及び第２のゲート電極として機能する酸化物半導体膜、対向電極として機能する導電膜］
画素電極として機能する酸化物半導体膜１２０、第２のゲート電極として機能する酸化物半導体膜１２０ａ、及び対向電極として機能する導電膜１４８としては、先に記載の酸化物半導体膜１０８と同様の材料、及び同様の作製方法を用いて形成することができる。
[Oxide semiconductor film functioning as pixel electrode, oxide semiconductor film functioning as second gate electrode, conductive film functioning as counter electrode]
For the oxide semiconductor film 120 functioning as a pixel electrode, the oxide semiconductor film 120a functioning as a second gate electrode, and the conductive film 148 functioning as a counter electrode, the same materials as those of the oxide semiconductor film 108 described above are used. And a similar manufacturing method.
または、画素電極として機能する酸化物半導体膜１２０、第２のゲート電極として機能する酸化物半導体膜１２０ａ、及び対向電極として機能する導電膜１４８としては、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、またはＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。特に、Ｉｎ−Ｓｎ酸化物、またはＩｎ−Ｇａ−Ｚｎ酸化物を用いると好ましい。 Alternatively, the oxide semiconductor film 120 functioning as a pixel electrode, the oxide semiconductor film 120a functioning as a second gate electrode, and the conductive film 148 functioning as a counter electrode include In oxide, In—Sn oxide, In -Zn oxide, In-Ga oxide, Zn oxide, Al-Zn oxide, In-Ga-Zn oxide, or the like can be used. In particular, an In—Sn oxide or an In—Ga—Zn oxide is preferably used.
具体的には、酸化物半導体膜１２０、１２０ａ、及び導電膜１４８としては、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物（ＩＴＳＯ）など材料を用いることができる。 Specifically, as the oxide semiconductor films 120 and 120a and the conductive film 148, indium tin oxide added with indium gallium zinc oxide (IGZO), indium tin oxide (ITO), indium zinc oxide, and silicon oxide is used. A material such as an object (ITSO) can be used.
すなわち、画素電極として機能する酸化物半導体膜１２０、第２のゲート電極として機能する酸化物半導体膜１２０ａ、及び対向電極として機能する導電膜１４８は、酸化物半導体膜１０８（酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂ）に含まれる金属元素を少なくとも一つ有する。例えば、第２のゲート電極として機能する酸化物半導体膜１２０ａと、酸化物半導体膜１０８（酸化物半導体膜１０８ａ及び酸化物半導体膜１０８ｂ）と、が同一の金属元素を有する構成とすることで、製造コストを抑制することが可能となる。 In other words, the oxide semiconductor film 120 functioning as a pixel electrode, the oxide semiconductor film 120a functioning as a second gate electrode, and the conductive film 148 functioning as a counter electrode are formed of the oxide semiconductor film 108 (the oxide semiconductor film 108a and At least one metal element contained in the oxide semiconductor film 108b) is included. For example, the oxide semiconductor film 120a functioning as the second gate electrode and the oxide semiconductor film 108 (the oxide semiconductor film 108a and the oxide semiconductor film 108b) have the same metal element. Manufacturing costs can be reduced.
また、画素電極として機能する酸化物半導体膜１２０、第２のゲート電極として機能する酸化物半導体膜１２０ａ、及び対向電極として機能する導電膜１４８としては、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が挙げられる。 In the case of an In-M-Zn oxide, the oxide semiconductor film 120 functioning as a pixel electrode, the oxide semiconductor film 120a functioning as a second gate electrode, and the conductive film 148 functioning as a counter electrode are formed using In The atomic ratio of the metal elements of the sputtering target used for forming the —M—Zn oxide preferably satisfies In ≧ M. As the atomic ratio of the metal elements of such a sputtering target, In: M: Zn = 2: 1: 3, In: M: Zn = 3: 1: 2, In: M: Zn = 4: 2: 4. 1, In: M: Zn = 5: 1: 7, and the like.
また、画素電極として機能する酸化物半導体膜１２０、第２のゲート電極として機能する酸化物半導体膜１２０ａ、及び対向電極として機能する導電膜１４８の構造としては、単層構造または２層以上の積層構造とすることができる。 The oxide semiconductor film 120 functioning as a pixel electrode, the oxide semiconductor film 120a functioning as a second gate electrode, and the conductive film 148 functioning as a counter electrode have a single-layer structure or a stack of two or more layers. It can be a structure.
［トランジスタの保護絶縁膜として機能する絶縁膜］
絶縁膜１１８は、トランジスタ１５０、及びトランジスタ１５０Ａの保護絶縁膜として機能する。
[Insulating film that functions as a protective insulating film of a transistor]
The insulating film 118 functions as a protective insulating film for the transistor 150 and the transistor 150A.
また、絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。 The insulating film 118 includes one or both of hydrogen and nitrogen. Alternatively, the insulating film 118 includes nitrogen and silicon. The insulating film 118 has a function of blocking oxygen, hydrogen, water, alkali metal, alkaline earth metal, or the like. By providing the insulating film 118, diffusion of oxygen from the oxide semiconductor film 108 to the outside, diffusion of oxygen contained in the insulating films 114 and 116, hydrogen from the outside to the oxide semiconductor film 108, Ingress of water and the like can be prevented.
また、絶縁膜１１８は、画素電極として機能する酸化物半導体膜１２０、及び第２のゲート電極として機能する酸化物半導体膜１２０ａに、水素及び窒素のいずれか一方または双方を供給する機能を有する。特に絶縁膜１１８としては、水素を含み、当該水素を酸化物半導体膜１２０、１２０ａに供給する機能を有すると好ましい。絶縁膜１１８から酸化物半導体膜１２０、１２０ａに水素が供給されることで、酸化物半導体膜１２０、１２０ａは、導電体としての機能を有する。 The insulating film 118 has a function of supplying one or both of hydrogen and nitrogen to the oxide semiconductor film 120 functioning as a pixel electrode and the oxide semiconductor film 120a functioning as the second gate electrode. In particular, the insulating film 118 preferably includes hydrogen and has a function of supplying the hydrogen to the oxide semiconductor films 120 and 120a. When hydrogen is supplied from the insulating film 118 to the oxide semiconductor films 120 and 120a, the oxide semiconductor films 120 and 120a have a function as a conductor.
絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。 As the insulating film 118, for example, a nitride insulating film can be used. Examples of the nitride insulating film include silicon nitride, silicon nitride oxide, aluminum nitride, and aluminum nitride oxide.
［遮光膜］
遮光膜１４２としては、外光の反射を抑制する機能を有する。または、遮光膜１４２としては、隣接する画素からの光の透過を防ぐ機能を有する。遮光膜１４２としては、金属、黒色顔料を含んだ樹脂、カーボンブラック、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等を用いることができる。
[Light-shielding film]
The light shielding film 142 has a function of suppressing reflection of external light. Alternatively, the light-blocking film 142 has a function of preventing transmission of light from adjacent pixels. As the light-blocking film 142, a metal, a resin containing a black pigment, carbon black, a metal oxide, a composite oxide containing a solid solution of a plurality of metal oxides, or the like can be used.
［着色膜］
着色膜１４４としては、入射する光から特定の色を呈する光を選択的に透過するものである。例えば、カラーフィルタ、バンドパスフィルタ、多層膜フィルタなどを適用できる。なお、着色膜１４４に色変換素子を適用してもよい。色変換素子は、入射する光を、当該光の波長より長い波長の光に変換する光学素子である。色変換素子として、量子ドット方式を用いる素子であると好適である。量子ドット方式を用いることにより、表示装置の色再現性を高めることができる。
[Colored film]
The colored film 144 selectively transmits light exhibiting a specific color from incident light. For example, a color filter, a band pass filter, a multilayer filter, or the like can be applied. Note that a color conversion element may be applied to the coloring film 144. The color conversion element is an optical element that converts incident light into light having a wavelength longer than that of the light. The color conversion element is preferably an element using a quantum dot method. By using the quantum dot method, the color reproducibility of the display device can be improved.
［絶縁膜］
絶縁膜１４６としては、例えば、アクリル系樹脂等の有機絶縁材料を用いることができる。絶縁膜１４６を形成することによって、例えば、着色膜１４４中に含まれる不純物等を液晶層１４９側に拡散することを抑制することができる。また、絶縁膜１４６を形成することによって、着色膜１４４等に起因する凹凸等を平坦化することができる。
[Insulating film]
As the insulating film 146, for example, an organic insulating material such as an acrylic resin can be used. By forming the insulating film 146, for example, it is possible to suppress diffusion of impurities or the like contained in the colored film 144 to the liquid crystal layer 149 side. Further, by forming the insulating film 146, unevenness caused by the colored film 144 or the like can be planarized.
［スペーサ］
スペーサ１４５としては、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層１４９の膜厚（セルギャップ）を制御するために設けられる。例えば、スペーサ１４５として、柱状のスペーサを、円形、楕円形、三角形、四角形、またはそれ以上の多角形で形成すると好ましい。また、スペーサ１４５としては、例えば、アクリル系樹脂、ポリイミド系樹脂などの有機材料、または酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜などの無機材料を用いて形成することができる。また、スペーサ１４５の厚さ（高さともいう）は、０．５μｍ以上１０μｍ以下、好ましくは１．０μｍ以上４μｍ以下である。
[Spacer]
The spacer 145 is a columnar spacer obtained by selectively etching the insulating film, and is provided to control the film thickness (cell gap) of the liquid crystal layer 149. For example, as the spacer 145, a columnar spacer is preferably formed in a circular shape, an elliptical shape, a triangular shape, a quadrangular shape, or a polygonal shape higher than that. As the spacer 145, for example, an organic material such as an acrylic resin or a polyimide resin, or an inorganic material such as a silicon oxide film, a silicon oxynitride film, a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, or an aluminum nitride film is used. It can be formed using a material. In addition, the thickness (also referred to as height) of the spacer 145 is 0.5 μm or more and 10 μm or less, preferably 1.0 μm or more and 4 μm or less.
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。 Note that various films such as the conductive film, the insulating film, and the oxide semiconductor film described above can be formed by a sputtering method or a PECVD method; however, other methods such as a thermal CVD (Chemical Vapor Deposition) method are used. May be formed. As an example of the thermal CVD method, an MOCVD (Metal Organic Chemical Deposition) method or an ALD (Atomic Layer Deposition) method may be used.
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。 The thermal CVD method has an advantage that no defect is generated due to plasma damage because it is a film forming method that does not use plasma.
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。 In the thermal CVD method, film formation may be performed by sending a source gas and an oxidant into the chamber at the same time, making the inside of the chamber under atmospheric pressure or reduced pressure, reacting in the vicinity of the substrate or on the substrate and depositing on the substrate. .
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。 In addition, in the ALD method, film formation may be performed by setting the inside of the chamber to atmospheric pressure or reduced pressure, sequentially introducing source gases for reaction into the chamber, and repeating the order of introducing the gases. For example, each switching valve (also referred to as a high-speed valve) is switched to supply two or more types of source gases to the chamber in order, so that a plurality of types of source gases are not mixed with the first source gas at the same time or thereafter. An active gas (such as argon or nitrogen) is introduced, and a second source gas is introduced. When the inert gas is introduced at the same time, the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced. Further, instead of introducing the inert gas, the second raw material gas may be introduced after the first raw material gas is exhausted by evacuation. The first source gas is adsorbed on the surface of the substrate to form a first layer, reacts with a second source gas introduced later, and the second layer is stacked on the first layer. As a result, a thin film is formed. By repeating this gas introduction sequence a plurality of times until the desired thickness is achieved, a thin film having excellent step coverage can be formed. Since the thickness of the thin film can be adjusted by the number of times the gas introduction sequence is repeated, precise film thickness adjustment is possible, which is suitable for manufacturing a fine FET.
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。 The thermal CVD method such as the MOCVD method or the ALD method can form various films such as the conductive film, the insulating film, the oxide semiconductor film, and the metal oxide film of the above-described embodiment, for example, an In—Ga—ZnO film. Is used, trimethylindium, trimethylgallium, and dimethylzinc are used. Note that the chemical formula of trimethylindium is In (CH 3 ) 3 . The chemical formula of trimethylgallium is Ga (CH 3 ) 3 . The chemical formula of dimethylzinc is Zn (CH 3 ) 2 . Moreover, it is not limited to these combinations, Triethylgallium (chemical formula Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (chemical formula Zn (C 2 H 5 ) is used instead of dimethylzinc. 2 ) can also be used.
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。 For example, when a hafnium oxide film is formed by a film formation apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium amide such as hafnium alkoxide or tetrakisdimethylamide hafnium (TDMAH)) is vaporized. Two kinds of gases, that is, source gas and ozone (O 3 ) as an oxidizing agent are used. Note that the chemical formula of tetrakisdimethylamide hafnium is Hf [N (CH 3 ) 2 ] 4 . Other material liquids include tetrakis (ethylmethylamide) hafnium.
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。 For example, in the case where an aluminum oxide film is formed by a film forming apparatus using ALD, a source gas obtained by vaporizing a liquid (such as trimethylaluminum (TMA)) containing a solvent and an aluminum precursor compound, and H 2 as an oxidizing agent. Two kinds of gases of O are used. Note that the chemical formula of trimethylaluminum is Al (CH 3 ) 3 . Other material liquids include tris (dimethylamido) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionate) and the like.
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。 For example, in the case where a silicon oxide film is formed by a film formation apparatus using ALD, hexachlorodisilane is adsorbed on the film formation surface, chlorine contained in the adsorbate is removed, and an oxidizing gas (O 2 , monoxide) Dinitrogen) radicals are supplied to react with the adsorbate.
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。 For example, in the case where a tungsten film is formed by a film forming apparatus using ALD, an initial tungsten film is formed by repeatedly introducing WF 6 gas and B 2 H 6 gas successively, and then WF 6 gas and H 2. A tungsten film is formed using a gas. Note that SiH 4 gas may be used instead of B 2 H 6 gas.
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに変えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスに変えて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。 For example, in the case where an oxide semiconductor film such as an In—Ga—ZnO film is formed by a film formation apparatus using ALD, In (CH 3 ) 3 gas and O 3 gas are sequentially introduced and In—O is sequentially introduced. After that, a GaO layer is formed using Ga (CH 3 ) 3 gas and O 3 gas, and then a ZnO layer is formed using Zn (CH 3 ) 2 gas and O 3 gas. . Note that the order of these layers is not limited to this example. Alternatively, a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer may be formed by mixing these gases. Incidentally, O 3 may be used of H 2 O gas obtained by bubbling with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred. Further, In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas. Further, Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas. Alternatively, Zn (CH 3 ) 2 gas may be used.
＜１−７．半導体装置の構成例５＞
次に、図１（Ａ）（Ｂ）、及び図２（Ａ）に示すトランジスタ１５０の変形例、並びに図４（Ａ）（Ｂ）、及び図５に示すトランジスタ１５０Ａの変形例について、図６乃至図８を用いて説明する。
<1-7. Configuration Example 5 of Semiconductor Device>
Next, a modification of the transistor 150 illustrated in FIGS. 1A and 1B and FIG. 2A and a modification of the transistor 150A illustrated in FIGS. 4A and 4B and FIG. It demonstrates using thru | or FIG.
図６（Ａ）（Ｂ）は、図１（Ａ）（Ｂ）、及び図２（Ａ）に示すトランジスタ１５０の変形例の断面図である。また、図７（Ａ）（Ｂ）は、図４（Ａ）（Ｂ）、及び図５に示すトランジスタ１５０Ａの変形例の断面図である。 6A and 6B are cross-sectional views of modifications of the transistor 150 illustrated in FIGS. 1A and 1B and FIG. 7A and 7B are cross-sectional views of modifications of the transistor 150A illustrated in FIGS. 4A and 4B and FIG.
図６（Ａ）（Ｂ）に示すトランジスタ１５０は、図２（Ａ）（Ｂ）、及び図２（Ａ）に示すトランジスタ１５０が有する酸化物半導体膜１０８を３層の積層構造としている。より具体的には、図６（Ａ）（Ｂ）に示す酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃと、を有する。 A transistor 150 illustrated in FIGS. 6A and 6B has a three-layer structure of the oxide semiconductor film 108 included in the transistor 150 illustrated in FIGS. 2A and 2B and FIG. More specifically, the oxide semiconductor film 108 illustrated in FIGS. 6A and 6B includes an oxide semiconductor film 108a, an oxide semiconductor film 108b, and an oxide semiconductor film 108c.
図７（Ａ）（Ｂ）に示すトランジスタ１５０Ａは、図４（Ａ）（Ｂ）、及び図５に示すトランジスタ１５０Ａが有する酸化物半導体膜１０８を３層の積層構造としている。より具体的には、図７（Ａ）（Ａ）に示す酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃと、を有する。 A transistor 150A illustrated in FIGS. 7A and 7B has a three-layer structure of the oxide semiconductor film 108 included in the transistor 150A illustrated in FIGS. More specifically, the oxide semiconductor film 108 illustrated in FIGS. 7A and 7A includes an oxide semiconductor film 108a, an oxide semiconductor film 108b, and an oxide semiconductor film 108c.
ここで、酸化物半導体膜１０８及び酸化物半導体膜１０８に接する絶縁膜のバンド構造について、図８を用いて説明する。 Here, the band structure of the oxide semiconductor film 108 and the insulating film in contact with the oxide semiconductor film 108 will be described with reference to FIGS.
図８（Ａ）は、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。また、図８（Ｂ）は、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、及び絶縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶縁膜１１４の伝導帯下端のエネルギー準位（Ｅｃ）を示す。 FIG. 8A illustrates an example of a band structure in the film thickness direction of a stacked structure including the insulating film 107, the oxide semiconductor films 108a, 108b, and 108c, and the insulating film 114. FIG. 8B illustrates an example of a band structure in the film thickness direction of a stacked structure including the insulating film 107, the oxide semiconductor films 108a and 108b, and the insulating film 114. Note that the band structure indicates the energy level (Ec) of the lower end of the conduction band of the insulating film 107, the oxide semiconductor films 108a, 108b, and 108c, and the insulating film 114 for easy understanding.
また、図８（Ａ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導体膜１０８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。 FIG. 8A illustrates a metal oxide film in which a silicon oxide film is used as the insulating films 107 and 114, and an atomic ratio of metal elements is In: Ga: Zn = 1: 1: 1.2 as the oxide semiconductor film 108c. An oxide semiconductor film formed using an object target is used and a metal element atomic ratio of In: Ga: Zn = 4: 2: 4.1 is used as the oxide semiconductor film 108a. The oxide semiconductor film is formed using a metal oxide target in which the atomic ratio of metal elements is In: Ga: Zn = 1: 1: 1.2 as the oxide semiconductor film 108b. FIG.
また、図８（Ｂ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。 8B, a silicon oxide film is used as the insulating films 107 and 114, and a metal oxide atomic ratio of In: Ga: Zn = 4: 2: 4.1 is used as the oxide semiconductor film 108a. An oxide semiconductor film formed using an object target is used, and an oxide semiconductor film 108b is formed using a metal oxide target in which the atomic ratio of metal elements is In: Ga: Zn = 1: 1: 1.2. It is a band figure of the structure using the oxide semiconductor film made.
図８（Ａ）（Ｂ）に示すように、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド構造を有するためには、酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂとの界面、または酸化物半導体膜１０８ｃと酸化物半導体膜１０８ａとの界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないとする。 As shown in FIGS. 8A and 8B, in the oxide semiconductor films 108a, 108b, and 108c, the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined. In order to have such a band structure, trap centers and recombination centers can be formed at the interface between the oxide semiconductor film 108a and the oxide semiconductor film 108b or at the interface between the oxide semiconductor film 108c and the oxide semiconductor film 108a. It is assumed that there is no impurity that forms such a defect level.
酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃに連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。 In order to form a continuous junction with the oxide semiconductor films 108a, 108b, and 108c, each film is continuously formed without being exposed to the atmosphere using a multi-chamber film formation apparatus (sputtering apparatus) including a load lock chamber. It is necessary to laminate them.
図８（Ａ）（Ｂ）に示す構成とすることで酸化物半導体膜１０８ａがウェル（井戸）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１０８ａに形成されることがわかる。 With the structure illustrated in FIGS. 8A and 8B, the oxide semiconductor film 108a serves as a well, and a channel region is formed in the oxide semiconductor film 108a in the transistor including the above stacked structure. Recognize.
なお、酸化物半導体膜１０８ｂ、１０８ｃを設けることにより、酸化物半導体膜１０８ａに形成されうるトラップ準位を酸化物半導体膜１０８ａより遠ざけることができる。 Note that by providing the oxide semiconductor films 108b and 108c, trap levels that can be formed in the oxide semiconductor film 108a can be separated from the oxide semiconductor film 108a.
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位から遠くなることがあり、トラップ準位に電子が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、トラップ準位が酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。 In addition, the trap level may be farther from the vacuum level than the energy level (Ec) at the lower end of the conduction band of the oxide semiconductor film 108a functioning as a channel region, and electrons are likely to accumulate in the trap level. . Accumulation of electrons at the trap level results in a negative fixed charge, and the threshold voltage of the transistor shifts in the positive direction. Therefore, a structure in which the trap level is closer to the vacuum level than the energy level (Ec) at the lower end of the conduction band of the oxide semiconductor film 108a is preferable. By doing so, electrons are unlikely to accumulate in the trap level, the on-state current of the transistor can be increased, and field effect mobility can be increased.
また、酸化物半導体膜１０８ｂ、１０８ｃは、酸化物半導体膜１０８ａよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位と、酸化物半導体膜１０８ｂ、１０８ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、酸化物半導体膜１０８ｂ、１０８ｃの電子親和力と、酸化物半導体膜１０８ａの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。 In addition, the oxide semiconductor films 108b and 108c have a lower energy level at the lower end of the conduction band than the oxide semiconductor film 108a, and typically, the energy level at the lower end of the conduction band of the oxide semiconductor film 108a. And the energy level at the lower end of the conduction band of the oxide semiconductor films 108b and 108c is 0.15 eV or more, 0.5 eV or more, 2 eV or less, or 1 eV or less. That is, the difference between the electron affinity of the oxide semiconductor films 108b and 108c and the electron affinity of the oxide semiconductor film 108a is 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less.
このような構成を有することで、酸化物半導体膜１０８ａが主な電流経路となる。すなわち、酸化物半導体膜１０８ａは、チャネル領域としての機能を有し、酸化物半導体膜１０８ｂ、１０８ｃは、酸化物絶縁膜としての機能を有する。また、酸化物半導体膜１０８ｂ、１０８ｃは、チャネル領域が形成される酸化物半導体膜１０８ａを構成する金属元素の一種以上から構成される酸化物半導体膜であるため、酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂとの界面、または酸化物半導体膜１０８ａと酸化物半導体膜１０８ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。 With such a structure, the oxide semiconductor film 108a serves as a main current path. In other words, the oxide semiconductor film 108a functions as a channel region, and the oxide semiconductor films 108b and 108c function as an oxide insulating film. The oxide semiconductor films 108b and 108c are oxide semiconductor films formed of one or more metal elements included in the oxide semiconductor film 108a in which a channel region is formed; Interface scattering hardly occurs at the interface with the semiconductor film 108b or at the interface between the oxide semiconductor film 108a and the oxide semiconductor film 108c. Accordingly, the movement of carriers is not inhibited at the interface, so that the field effect mobility of the transistor is increased.
また、酸化物半導体膜１０８ｂ、１０８ｃは、チャネル領域の一部として機能することを防止するため、導電率が十分に低い材料を用いるものとする。そのため、酸化物半導体膜１０８ｂ、１０８ｃを、その物性及び／または機能から、それぞれ酸化物絶縁膜とも呼べる。または、酸化物半導体膜１０８ｂ、１０８ｃには、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜１０８ａよりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜１０８ａの伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、酸化物半導体膜１０８ｂ、１０８ｃの伝導帯下端のエネルギー準位が、酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位よりも０．２ｅＶより真空準位に近い材料を用いると好適である。例えば、酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位と、酸化物半導体膜１０８ａ、１０８ｃの伝導帯下端のエネルギー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ以上とすることが好ましい。 The oxide semiconductor films 108b and 108c are formed using a material with sufficiently low conductivity in order to prevent the oxide semiconductor films 108b and 108c from functioning as part of the channel region. Therefore, the oxide semiconductor films 108b and 108c can also be referred to as oxide insulating films because of their physical properties and / or functions. Alternatively, the oxide semiconductor films 108b and 108c each have an electron affinity (difference between a vacuum level and an energy level at the bottom of the conduction band) smaller than that of the oxide semiconductor film 108a, and the energy level at the bottom of the conduction band is an oxide. A material having a difference (band offset) from the conduction band bottom energy level of the semiconductor film 108a is used. In order to suppress the occurrence of a difference in threshold voltage depending on the magnitude of the drain voltage, the energy level at the lower end of the conduction band of the oxide semiconductor films 108b and 108c is determined by the conduction of the oxide semiconductor film 108a. It is preferable to use a material closer to the vacuum level than 0.2 eV than the energy level at the lower end of the band. For example, the difference between the energy level at the bottom of the conduction band of the oxide semiconductor film 108b and the energy level at the bottom of the conduction band of the oxide semiconductor films 108a and 108c is 0.2 eV or more, preferably 0.5 eV or more. It is preferable.
また、酸化物半導体膜１０８ｂ、１０８ｃは、膜中にスピネル型の結晶構造が含まれないことが好ましい。酸化物半導体膜１０８ｂ、１０８ｃの膜中にスピネル型の結晶構造を含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１１２ａ、１１２ｂの構成元素が酸化物半導体膜１０８ａへ拡散してしまう場合がある。なお、酸化物半導体膜１０８ｂ、１０８ｃがＣＡＡＣ−ＯＳである場合、導電膜１１２ａ、１１２ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。 The oxide semiconductor films 108b and 108c preferably do not include a spinel crystal structure. In the case where the oxide semiconductor films 108b and 108c include a spinel crystal structure, the constituent elements of the conductive films 112a and 112b enter the oxide semiconductor film 108a at the interface between the spinel crystal structure and another region. May diffuse. Note that it is preferable that the oxide semiconductor films 108b and 108c be a CAAC-OS because a blocking property of a constituent element of the conductive films 112a and 112b, for example, a copper element is increased.
酸化物半導体膜１０８ｂ、１０８ｃの膜厚は、導電膜１１２ａ、１１２ｂの構成元素が酸化物半導体膜１０８ａに拡散することを抑制することのできる膜厚以上であって、絶縁膜１１４から酸化物半導体膜１０８ａへの酸素の供給を抑制する膜厚未満とする。例えば、酸化物半導体膜１０８ｂ、１０８ｃの膜厚が１０ｎｍ以上であると、導電膜１１２ａ、１１２ｂの構成元素が酸化物半導体膜１０８ａへ拡散するのを抑制することができる。また、酸化物半導体膜１０８ｂ、１０８ｃの膜厚を１００ｎｍ以下とすると、絶縁膜１１４から酸化物半導体膜１０８ａへ効果的に酸素を供給することができる。 The thickness of the oxide semiconductor films 108b and 108c is greater than or equal to the thickness by which the constituent elements of the conductive films 112a and 112b can be prevented from diffusing into the oxide semiconductor film 108a. The thickness is less than the thickness at which the supply of oxygen to the film 108a is suppressed. For example, when the oxide semiconductor films 108b and 108c have a thickness of 10 nm or more, the constituent elements of the conductive films 112a and 112b can be prevented from diffusing into the oxide semiconductor film 108a. In addition, when the thickness of the oxide semiconductor films 108b and 108c is 100 nm or less, oxygen can be effectively supplied from the insulating film 114 to the oxide semiconductor film 108a.
また、本実施の形態においては、酸化物半導体膜１０８ｂ、１０８ｃとして、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成について例示したが、これに限定されない。例えば、酸化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いてもよい。 In this embodiment, the oxide semiconductor films 108b and 108c are oxidized using a metal oxide target in which the atomic ratio of metal elements is In: Ga: Zn = 1: 1: 1.2. Although the structure using a physical semiconductor film has been illustrated, it is not limited to this. For example, as the oxide semiconductor films 108b and 108c, In: Ga: Zn = 1: 1: 1 [atomic ratio], In: Ga: Zn = 1: 3: 2 [atomic ratio], In: Ga: Zn Alternatively, an oxide semiconductor film formed using a metal oxide target of 1: 3: 4 [atomic ratio] or In: Ga: Zn = 1: 3: 6 [atomic ratio] may be used.
なお、酸化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ｂ、１０８ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：β１（０＜β１≦２）：β２（０＜β２≦２）となる場合がある。また、酸化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ｂ、１０８ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：β３（１≦β３≦５）：β４（２≦β４≦６）となる場合がある。また、酸化物半導体膜１０８ｂ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ｂ、１０８ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：β５（１≦β５≦５）：β６（４≦β６≦８）となる場合がある。 Note that in the case where a metal oxide target of In: Ga: Zn = 1: 1: 1 [atomic ratio] is used as the oxide semiconductor films 108b and 108c, the oxide semiconductor films 108b and 108c are formed of In: Ga: Zn. = 1: β1 (0 <β1 ≦ 2): β2 (0 <β2 ≦ 2). In the case where a metal oxide target of In: Ga: Zn = 1: 3: 4 [atomic ratio] is used as the oxide semiconductor films 108b and 108c, the oxide semiconductor films 108b and 108c are formed of In: Ga: Zn. = 1: β3 (1 ≦ β3 ≦ 5): β4 (2 ≦ β4 ≦ 6) in some cases. In the case where a metal oxide target of In: Ga: Zn = 1: 3: 6 [atomic ratio] is used as the oxide semiconductor films 108b and 108c, the oxide semiconductor films 108b and 108c are formed of In: Ga: Zn. = 1: β5 (1 ≦ β5 ≦ 5): β6 (4 ≦ β6 ≦ 8) in some cases.
また、トランジスタ１５０が有する酸化物半導体膜１０８ｂと、トランジスタ１５０Ａが有する酸化物半導体膜１０８ｂと、は図面において、導電膜１１２ａ、１１２ｂから露出した領域の酸化物半導体膜が薄くなる、別言すると酸化物半導体膜の一部が凹部を有する形状について例示している。ただし、本発明の一態様はこれに限定されず、導電膜１１２ａ、１１２ｂから露出した領域の酸化物半導体膜が凹部を有さなくてもよい。 In addition, in the drawing, the oxide semiconductor film 108b included in the transistor 150 and the oxide semiconductor film 108b included in the transistor 150A are thinned in regions exposed from the conductive films 112a and 112b in the drawing. A shape in which a part of the physical semiconductor film has a recess is illustrated. Note that one embodiment of the present invention is not limited to this, and the oxide semiconductor film in a region exposed from the conductive films 112a and 112b may not have a depression.
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせることが可能である。 In the transistor according to this embodiment, each of the above structures can be freely combined.
＜１−８．半導体装置の作製方法＞
次に、本発明の一態様の半導体装置であるトランジスタ１５０の作製方法について、図９乃至図１２を用いて説明する。
<1-8. Manufacturing Method of Semiconductor Device>
Next, a method for manufacturing the transistor 150 which is a semiconductor device of one embodiment of the present invention will be described with reference to FIGS.
なお、図９（Ａ）乃至図９（Ｄ）、図１０（Ａ）乃至図１０（Ｄ）、図１１（Ａ）乃至図１１（Ｃ）、及び図１２（Ａ）乃至図１２（Ｃ）は、半導体装置の作製方法を説明する断面図である。また、図９（Ａ）乃至図９（Ｄ）、図１０（Ａ）乃至図１０（Ｄ）、図１１（Ａ）乃至図１１（Ｃ）、及び図１２（Ａ）乃至図１２（Ｃ）は、トランジスタ１５０のチャネル長方向の断面図である。 9A to 9D, FIGS. 10A to 10D, FIGS. 11A to 11C, and FIGS. 12A to 12C. These are cross-sectional views illustrating a method for manufacturing a semiconductor device. 9A to 9D, FIGS. 10A to 10D, FIGS. 11A to 11C, and FIGS. 12A to 12C. FIG. 10 is a cross-sectional view of the transistor 150 in the channel length direction.
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、ゲート電極として機能する導電膜１０４を形成する。次に、導電膜１０４上にゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図９（Ａ）参照）。 First, a conductive film is formed over the substrate 102, and the conductive film is processed by a lithography process and an etching process, so that the conductive film 104 functioning as a gate electrode is formed. Next, insulating films 106 and 107 functioning as gate insulating films are formed over the conductive film 104 (see FIG. 9A).
本実施の形態では、基板１０２としてガラス基板を用い、ゲート電極として機能する導電膜１０４として、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。また、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜をＰＥＣＶＤ法により形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により形成する。 In this embodiment, a glass substrate is used as the substrate 102, and a tungsten film with a thickness of 100 nm is formed as the conductive film 104 functioning as a gate electrode by a sputtering method. A 400-nm-thick silicon nitride film is formed as the insulating film 106 by PECVD, and a 50-nm-thick silicon oxynitride film is formed as the insulating film 107 by PECVD.
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下のように形成することができる。 Note that the insulating film 106 can have a stacked structure of silicon nitride films. Specifically, the insulating film 106 can have a three-layer structure including a first silicon nitride film, a second silicon nitride film, and a third silicon nitride film. As an example of the three-layer structure, it can be formed as follows.
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。 As the first silicon nitride film, for example, silane having a flow rate of 200 sccm, nitrogen having a flow rate of 2000 sccm, and ammonia gas having a flow rate of 100 sccm are supplied as source gases to the reaction chamber of the PE-CVD apparatus, and the pressure in the reaction chamber is controlled to 100 Pa. Then, a power of 2000 W may be supplied using a 27.12 MHz high frequency power source so that the thickness is 50 nm.
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。 As the second silicon nitride film, silane having a flow rate of 200 sccm, nitrogen having a flow rate of 2000 sccm, and ammonia gas having a flow rate of 2000 sccm are supplied as source gases to the reaction chamber of the PECVD apparatus, and the pressure in the reaction chamber is controlled to 100 Pa; A thickness of 300 nm may be formed by supplying 2000 W of power using a 12 MHz high frequency power source.
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。 As the third silicon nitride film, silane having a flow rate of 200 sccm and nitrogen having a flow rate of 5000 sccm are supplied as source gases to the reaction chamber of the PECVD apparatus, the pressure in the reaction chamber is controlled to 100 Pa, and a high frequency power source of 27.12 MHz is used. Then, the power may be formed so as to have a thickness of 50 nm by supplying power of 2000 W.
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃以下とすることができる。 Note that the substrate temperature at the time of forming the first silicon nitride film, the second silicon nitride film, and the third silicon nitride film can be 350 ° C. or lower.
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。 When the insulating film 106 has a three-layer structure of a silicon nitride film, for example, when a conductive film containing copper (Cu) is used for the conductive film 104, the following effects can be obtained.
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。 The first silicon nitride film can suppress diffusion of copper (Cu) element from the conductive film 104. The second silicon nitride film has a function of releasing hydrogen and can improve the withstand voltage of the insulating film functioning as a gate insulating film. The third silicon nitride film emits less hydrogen from the third silicon nitride film and can suppress diffusion of hydrogen released from the second silicon nitride film.
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、酸化物半導体膜１０８ｂ）との界面特性を向上させるため、酸素を含む絶縁膜で形成されると好ましい。 The insulating film 107 is preferably formed using an insulating film containing oxygen in order to improve interface characteristics with the oxide semiconductor film 108 (specifically, the oxide semiconductor film 108b) to be formed later.
次に、絶縁膜１０７上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０８ａ、１０８ｂを形成する（図９（Ｂ）参照）。 Next, an oxide semiconductor film is formed over the insulating film 107, and the oxide semiconductor film is processed into an island shape, so that oxide semiconductor films 108a and 108b are formed (see FIG. 9B).
なお、本実施の形態においては、酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂの積層構造を用いるが、これに限定されず、単層構造または３層以上の積層構造としてもよい。 Note that in this embodiment, the oxide semiconductor film 108 uses a stacked structure of the oxide semiconductor film 108a and the oxide semiconductor film 108b; however, the present invention is not limited to this, and a single-layer structure or a stack of three or more layers is used. It is good also as a structure.
酸化物半導体膜１０８を成膜する際の基板温度としては、室温以上３４０℃未満、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましくは１００℃以上２００℃以下である。酸化物半導体膜１０８を加熱して成膜することで、酸化物半導体膜１０８の結晶性を高めることができる。一方で、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導体膜１０８を成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２が変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合においては、酸化物半導体膜１０８の成膜する際の基板温度を１００℃以上１５０℃未満とすることで、ガラス基板の変形を抑制することができる。 The substrate temperature at the time of forming the oxide semiconductor film 108 is from room temperature to less than 340 ° C., preferably from room temperature to 300 ° C., more preferably from 100 ° C. to 250 ° C., and even more preferably from 100 ° C. to 200 ° C. is there. By forming the oxide semiconductor film 108 by heating, the crystallinity of the oxide semiconductor film 108 can be increased. On the other hand, when a large glass substrate (for example, the sixth generation to the tenth generation) is used as the substrate 102, the substrate temperature when the oxide semiconductor film 108 is formed is 150 ° C. or higher and lower than 340 ° C., The substrate 102 may be deformed (distorted or warped). Therefore, in the case where a large glass substrate is used, deformation of the glass substrate can be suppressed by setting the substrate temperature at the time of forming the oxide semiconductor film 108 to 100 ° C. or higher and lower than 150 ° C.
なお、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂの形成時の基板温度は、同じでも異なっていてもよい。ただし、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂとの、基板温度を同じとすることで、製造コストを低減することができるため好適である。 Note that the substrate temperatures at the time of forming the oxide semiconductor film 108a and the oxide semiconductor film 108b may be the same or different. Note that it is preferable that the substrate temperatures of the oxide semiconductor film 108a and the oxide semiconductor film 108b be the same because manufacturing costs can be reduced.
また、酸化物半導体膜１０８の成膜時のスパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。 In addition, it is necessary to increase the purity of the sputtering gas when forming the oxide semiconductor film 108. For example, oxygen gas or argon gas used as a sputtering gas is a gas having a dew point of −40 ° C. or lower, preferably −80 ° C. or lower, more preferably −100 ° C. or lower, more preferably −120 ° C. or lower. By using it, moisture and the like can be prevented from being taken into the oxide semiconductor film 108 as much as possible.
また、スパッタリング法で酸化物半導体膜１０８を成膜する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。 In the case where the oxide semiconductor film 108 is formed by a sputtering method, an adsorption-type vacuum exhaust such as a cryopump is performed in the chamber of the sputtering apparatus so as to remove water or the like which is an impurity for the oxide semiconductor film 108 as much as possible. It is preferable that high vacuum (from 5 × 10 −7 Pa to 1 × 10 −4 Pa) is exhausted using a pump. Alternatively, it is preferable to combine a turbo molecular pump and a cold trap so that a gas, particularly a gas containing carbon or hydrogen, does not flow backward from the exhaust system into the chamber.
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜１０８ａを形成し、その後真空中で連続して、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いて、スパッタリング法により酸化物半導体膜１０８ｂを形成する。また、酸化物半導体膜１０８ａの形成時の基板温度を１７０℃とし、酸化物半導体膜１０８ｂの形成時の基板温度を１７０℃とする。また、酸化物半導体膜１０８ａの形成時の成膜ガスとしては、流量６０ｓｃｃｍの酸素ガスと、流量１４０ｓｃｃｍのアルゴンガスと、を用いる。また、酸化物半導体膜１０８ｂの形成時の成膜ガスとしては、流量１００ｓｃｃｍの酸素ガスと、流量１００ｓｃｃｍのアルゴンガスと、を用いる。 In this embodiment, the oxide semiconductor film 108a is formed by a sputtering method using an In—Ga—Zn metal oxide target (In: Ga: Zn = 4: 2: 4.1 [atomic ratio]). Then, in succession in vacuum, the oxide semiconductor film 108b is formed by a sputtering method using an In—Ga—Zn metal oxide target (In: Ga: Zn = 1: 1: 1.2 [atomic ratio]). Form. The substrate temperature at the time of forming the oxide semiconductor film 108a is set to 170 ° C., and the substrate temperature at the time of forming the oxide semiconductor film 108b is set to 170 ° C. As a deposition gas for forming the oxide semiconductor film 108a, an oxygen gas with a flow rate of 60 sccm and an argon gas with a flow rate of 140 sccm are used. As a deposition gas for forming the oxide semiconductor film 108b, an oxygen gas with a flow rate of 100 sccm and an argon gas with a flow rate of 100 sccm are used.
次に、絶縁膜１０７及び酸化物半導体膜１０８上に導電膜を形成し、当該導電膜を所望の領域に加工することで、導電膜１１２ａ、１１２ｂを形成する（図９（Ｃ）参照）。 Next, a conductive film is formed over the insulating film 107 and the oxide semiconductor film 108, and the conductive film is processed into a desired region, so that conductive films 112a and 112b are formed (see FIG. 9C).
本実施の形態では、導電膜１１２ａ＿１、１１２ｂ＿１となる導電膜として、厚さ５０ｎｍのタングステン膜をスパッタリング法により成膜する。その後、真空中で連続して、導電膜１１２ａ＿２、１１２ｂ＿２となる導電膜として、厚さ２００ｎｍの銅膜をスパッタリング法により成膜する。また、導電膜１１２ａ＿１、１１２ｂ＿１となる導電膜の加工としては、ウエットエッチング装置を用い、導電膜１１２ａ＿２、１１２ｂ＿２となる導電膜の加工としては、ドライエッチング装置を用いる。 In this embodiment, a 50-nm-thick tungsten film is formed by a sputtering method as the conductive films to be the conductive films 112a_1 and 112b_1. After that, a copper film having a thickness of 200 nm is formed by a sputtering method as a conductive film to be the conductive films 112a_2 and 112b_2 continuously in a vacuum. In addition, a wet etching apparatus is used for processing the conductive film to be the conductive films 112a_1 and 112b_1, and a dry etching apparatus is used for processing the conductive film to be the conductive films 112a_2 and 112b_2.
導電膜１１２ａ、１１２ｂに銅元素を有する構成とすることで、配線抵抗を低くすることができるため、好適である。 A structure in which the conductive films 112a and 112b include a copper element is preferable because wiring resistance can be reduced.
また、導電膜１１２ａ、１１２ｂの形成後に、酸化物半導体膜１０８（より具体的には酸化物半導体膜１０８ｂ）の表面（バックチャネル側）を洗浄してもよい。当該洗浄方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いて洗浄を行うことで、酸化物半導体膜１０８ｂの表面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、当該洗浄を必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。 Further, after the conductive films 112a and 112b are formed, the surface (back channel side) of the oxide semiconductor film 108 (more specifically, the oxide semiconductor film 108b) may be washed. Examples of the cleaning method include cleaning using a chemical solution such as phosphoric acid. By cleaning with a chemical solution such as phosphoric acid, impurities attached to the surface of the oxide semiconductor film 108b (eg, elements contained in the conductive films 112a and 112b) can be removed. Note that the cleaning is not necessarily performed, and in some cases, the cleaning may not be performed.
また、導電膜１１２ａ、１１２ｂを形成する工程、及び上記洗浄工程のいずれか一方または双方において、酸化物半導体膜１０８の導電膜１１２ａ、１１２ｂから露出した領域が、薄くなる場合がある。 In one or both of the step of forming the conductive films 112a and 112b and the cleaning step, the region exposed from the conductive films 112a and 112b of the oxide semiconductor film 108 may be thin.
次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、及び絶縁膜１１６を形成する（図９（Ｄ）参照）。 Next, the insulating film 114 and the insulating film 116 are formed over the oxide semiconductor film 108 and the conductive films 112a and 112b (see FIG. 9D).
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁膜１１４と絶縁膜１１６との界面において大気成分由来の不純物濃度を低減することができるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。 Note that after the insulating film 114 is formed, the insulating film 116 is preferably formed continuously without being exposed to the air. After forming the insulating film 114, the insulating film 114 and the insulating film are formed by continuously forming the insulating film 116 by adjusting one or more of the flow rate, pressure, high frequency power, and substrate temperature of the source gas without opening to the atmosphere. The concentration of impurities derived from atmospheric components can be reduced at the interface with 116, and oxygen contained in the insulating films 114 and 116 can be transferred to the oxide semiconductor film 108. The amount can be reduced.
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ欠陥量の少ない絶縁膜となる。 For example, as the insulating film 114, a silicon oxynitride film can be formed by a PECVD method. In this case, it is preferable to use a deposition gas and an oxidation gas containing silicon as the source gas. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane. Examples of the oxidizing gas include dinitrogen monoxide and nitrogen dioxide. Further, the flow rate of the oxidizing gas is more than 20 times and less than 100 times, preferably 40 times or more and 80 times or less, and the pressure in the processing chamber is less than 100 Pa, preferably 50 Pa or less with respect to the flow rate of the deposition gas. By using the PECVD method, the insulating film 114 contains nitrogen and has a small amount of defects.
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。 In this embodiment mode, as the insulating film 114, the temperature at which the substrate 102 is held is 220 ° C., silane with a flow rate of 50 sccm and dinitrogen monoxide with a flow rate of 2000 sccm are used as source gases, the pressure in the processing chamber is 20 Pa, and parallel plates A silicon oxynitride film is formed by a PECVD method in which high-frequency power supplied to the electrode is 13.56 MHz and 100 W (power density is 1.6 × 10 −2 W / cm 2 ).
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。 As the insulating film 116, a substrate placed in a processing chamber evacuated by a PECVD apparatus is held at 180 ° C. or higher and 350 ° C. or lower, and a raw material gas is introduced into the processing chamber so that the pressure in the processing chamber is 100 Pa or higher and 250 Pa or lower. , more preferably not more than 200Pa than 100 Pa, the electrode provided in the processing chamber 0.17 W / cm 2 or more 0.5 W / cm 2 or less, more preferably 0.25 W / cm 2 or more 0.35 W / cm 2 or less of A silicon oxide film or a silicon oxynitride film is formed depending on conditions for supplying high-frequency power.
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。 As the conditions for forming the insulating film 116, by supplying high-frequency power with the above power density in the reaction chamber at the above pressure, the decomposition efficiency of the source gas in plasma increases, oxygen radicals increase, and the oxidation of the source gas proceeds. Therefore, the oxygen content in the insulating film 116 is higher than the stoichiometric composition. On the other hand, in a film formed at the above substrate temperature, since the bonding force between silicon and oxygen is weak, part of oxygen in the film is released by heat treatment in a later step. As a result, an oxide insulating film containing more oxygen than that in the stoichiometric composition and from which part of oxygen is released by heating can be formed.
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１６を形成することができる。 Note that in the formation process of the insulating film 116, the insulating film 114 serves as a protective film of the oxide semiconductor film 108. Therefore, the insulating film 116 can be formed using high-frequency power with high power density while reducing damage to the oxide semiconductor film 108.
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタ１５０の信頼性を高めることができる。 Note that the amount of defects in the insulating film 116 can be reduced by increasing the flow rate of the deposition gas containing silicon with respect to the oxidizing gas under the deposition conditions of the insulating film 116. Typically, by ESR measurement, the spin density of a signal appearing at g = 2.001 derived from a dangling bond of silicon is less than 6 × 10 17 spins / cm 3 , preferably 3 × 10 17 spins / cm 3 or less. An oxide insulating film with a small amount of defects that is preferably 1.5 × 10 17 spins / cm 3 or less can be formed. As a result, the reliability of the transistor 150 can be increased.
また、絶縁膜１１４、１１６を成膜した後に、加熱処理（以下、第１の加熱処理とする）を行うと好適である。第１の加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。または、第１の加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。 Further, it is preferable that heat treatment (hereinafter referred to as first heat treatment) be performed after the insulating films 114 and 116 are formed. By the first heat treatment, nitrogen oxides contained in the insulating films 114 and 116 can be reduced. Alternatively, part of oxygen contained in the insulating films 114 and 116 can be moved to the oxide semiconductor film 108 by the first heat treatment, so that the amount of oxygen vacancies contained in the oxide semiconductor film 108 can be reduced.
第１の加熱処理の温度は、代表的には、４００℃未満、好ましくは３７５℃未満、さらに好ましくは、１５０℃以上３５０℃以下とする。第１の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等を用いることができる。 The temperature of the first heat treatment is typically less than 400 ° C, preferably less than 375 ° C, and more preferably 150 ° C to 350 ° C. The first heat treatment is performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air with a water content of 20 ppm or less, preferably 1 ppm or less, preferably 10 ppb or less), or a rare gas (such as argon or helium). Just do it. Note that an electric furnace, RTA (Rapid Thermal Anneal), or the like can be used for the heat treatment in which nitrogen, oxygen, ultra-dry air, or a rare gas preferably contains no hydrogen, water, or the like.
次に、絶縁膜１１６上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６の所望の領域に開口部１３１を形成する。なお、開口部１３１は、導電膜１１２ｂに達するように形成される（図１０（Ａ）参照）。 Next, a mask is formed over the insulating film 116 by a lithography process, and an opening 131 is formed in a desired region of the insulating films 114 and 116. Note that the opening 131 is formed so as to reach the conductive film 112b (see FIG. 10A).
次に、開口部１３１を覆うように、絶縁膜１１６上に酸化物半導体膜１１９を形成する（図１０（Ｂ）（Ｃ）参照）。 Next, an oxide semiconductor film 119 is formed over the insulating film 116 so as to cover the opening 131 (see FIGS. 10B and 10C).
なお、図１０（Ｂ）は、絶縁膜１１６上に酸化物半導体膜１１９を形成する際の、成膜装置内部の断面模式図である。図１０（Ｂ）では、成膜装置としてスパッタリング装置を用い、当該スパッタリング装置内部に設置されたターゲット１９３と、ターゲット１９３の下方に形成されたプラズマ１９４とが、模式的に表されている。 Note that FIG. 10B is a schematic cross-sectional view of the inside of the deposition apparatus when the oxide semiconductor film 119 is formed over the insulating film 116. In FIG. 10B, a sputtering apparatus is used as a film formation apparatus, and a target 193 installed inside the sputtering apparatus and a plasma 194 formed below the target 193 are schematically shown.
まず、酸化物半導体膜１１９を形成する際に、酸素ガスを含む雰囲気にてプラズマを放電させる。その際に、酸化物半導体膜１１９の被形成面となる絶縁膜１１６中に、酸素が添加される。また、酸化物半導体膜１１９を形成する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。例えば、アルゴンガスと、酸素ガスと、を用い、アルゴンガスの流量よりも酸素ガスの流量を多くするのが好ましい。酸素ガスの流量を多くすることで、好適に絶縁膜１１６に酸素を添加することができる。一例としては、酸化物半導体膜１１９の形成条件としては、成膜ガス全体に占める酸素ガスの割合を、５０％以上１００％以下、好ましくは、８０％以上１００％以下とすればよい。 First, when the oxide semiconductor film 119 is formed, plasma is discharged in an atmosphere containing oxygen gas. At that time, oxygen is added into the insulating film 116 to be a formation surface of the oxide semiconductor film 119. In forming the oxide semiconductor film 119, an inert gas (eg, helium gas, argon gas, xenon gas, or the like) may be mixed in addition to the oxygen gas. For example, it is preferable to use argon gas and oxygen gas and to increase the flow rate of oxygen gas more than the flow rate of argon gas. By increasing the flow rate of the oxygen gas, oxygen can be preferably added to the insulating film 116. For example, as a formation condition of the oxide semiconductor film 119, the ratio of the oxygen gas in the entire deposition gas may be 50% to 100%, preferably 80% to 100%.
なお、図１０（Ｂ）において、絶縁膜１１６に添加される酸素または過剰酸素を模式的に破線の矢印で表している。 Note that in FIG. 10B, oxygen or excess oxygen added to the insulating film 116 is schematically represented by a dashed arrow.
また、酸化物半導体膜１１９を成膜する際の基板温度としては、室温以上３４０℃未満、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましくは１００℃以上２００℃以下である。酸化物半導体膜１１９を加熱して成膜することで、酸化物半導体膜１１９の結晶性を高めることができる。一方で、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導体膜１１９を成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２が変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合においては、酸化物半導体膜１１９の成膜する際の基板温度を１００℃以上１５０℃未満とすることで、ガラス基板の変形を抑制することができる。 The substrate temperature at the time of forming the oxide semiconductor film 119 is from room temperature to less than 340 ° C., preferably from room temperature to 300 ° C., more preferably from 100 ° C. to 250 ° C., and even more preferably from 100 ° C. to 200 ° C. It is as follows. By forming the oxide semiconductor film 119 by heating, the crystallinity of the oxide semiconductor film 119 can be increased. On the other hand, when a large glass substrate (for example, the sixth generation to the tenth generation) is used as the substrate 102, the substrate temperature when the oxide semiconductor film 119 is formed is 150 ° C. or higher and lower than 340 ° C., The substrate 102 may be deformed (distorted or warped). Therefore, in the case where a large glass substrate is used, deformation of the glass substrate can be suppressed by setting the substrate temperature at the time of forming the oxide semiconductor film 119 to 100 ° C. or higher and lower than 150 ° C.
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜１１９を形成する。また、酸化物半導体膜１１９の形成時の基板温度を１７０℃とする。また、酸化物半導体膜１１９の形成時の成膜ガスとしては、流量１００ｓｃｃｍの酸素ガスを用いる。 In this embodiment, the oxide semiconductor film 119 is formed by a sputtering method with the use of an In—Ga—Zn metal oxide target (In: Ga: Zn = 4: 2: 4.1 [atomic ratio]). . The substrate temperature at the time of forming the oxide semiconductor film 119 is set to 170 ° C. As a deposition gas for forming the oxide semiconductor film 119, an oxygen gas with a flow rate of 100 sccm is used.
酸化物半導体膜１１９としては、上記の組成に限定されず、例えば、先に記載の酸化物半導体膜（例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］など）を用いてもよい。 The oxide semiconductor film 119 is not limited to the above composition. For example, the oxide semiconductor film described above (for example, In: Ga: Zn = 1: 1: 1 [atomic ratio], In: Ga: Zn = 1: 3: 2 [atomic ratio], In: Ga: Zn = 1: 3: 4 [atomic ratio], In: Ga: Zn = 1: 3: 6 [atomic ratio], In: Ga : Zn = 3: 1: 2 [atomic ratio], In: Ga: Zn = 4: 2: 3 [atomic ratio], etc.) may be used.
次に、酸化物半導体膜１１９を所望の形状に加工することで、酸化物半導体膜１２０を形成する（図１０（Ｄ）参照）。 Next, the oxide semiconductor film 119 is processed into a desired shape, so that the oxide semiconductor film 120 is formed (see FIG. 10D).
なお、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０Ａを形成する場合においては、酸化物半導体膜１１９を加工する際に、酸化物半導体膜１２０ａを形成すればよい。 Note that in the case of forming the transistor 150A illustrated in FIGS. 4A, 4B, and 4C, the oxide semiconductor film 120a may be formed when the oxide semiconductor film 119 is processed.
次に、絶縁膜１１６、及び酸化物半導体膜１２０上に絶縁膜１１８を形成する（図１１（Ａ）参照）。 Next, the insulating film 118 is formed over the insulating film 116 and the oxide semiconductor film 120 (see FIG. 11A).
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。絶縁膜１１８としては、例えば、窒化シリコン膜を用いると好適である。また、絶縁膜１１８としては、例えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成することができる。例えば、絶縁膜１１８をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下である。絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、緻密な膜を形成できるため好ましい。また、絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、絶縁膜１１４、１１６中の酸素または過剰酸素を、酸化物半導体膜１０８に移動させることが可能となる。 The insulating film 118 includes one or both of hydrogen and nitrogen. As the insulating film 118, for example, a silicon nitride film is preferably used. The insulating film 118 can be formed using, for example, a sputtering method or a PECVD method. For example, in the case where the insulating film 118 is formed by a PECVD method, the substrate temperature is lower than 400 ° C., preferably lower than 375 ° C., more preferably 180 ° C. or higher and 350 ° C. or lower. It is preferable to set the substrate temperature in the case of forming the insulating film 118 within the above range because a dense film can be formed. In addition, when the substrate temperature in the formation of the insulating film 118 is in the above range, oxygen or excess oxygen in the insulating films 114 and 116 can be moved to the oxide semiconductor film 108.
また、絶縁膜１１８形成後に、先に記載の第１の加熱処理と同等の加熱処理（以下、第２の加熱処理とする）を行ってもよい。このように、酸化物半導体膜１１９の成膜の際に、絶縁膜１１６に酸素を添加した後に、４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下の温度で、加熱処理を行うことで、絶縁膜１１６中の酸素または過剰酸素を酸化物半導体膜１０８（特に酸化物半導体膜１０８ｂ）中に移動させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。 Further, after the insulating film 118 is formed, heat treatment equivalent to the first heat treatment described above (hereinafter referred to as second heat treatment) may be performed. In this manner, in the formation of the oxide semiconductor film 119, after oxygen is added to the insulating film 116, heating is performed at a temperature lower than 400 ° C., preferably lower than 375 ° C., more preferably 180 ° C. or higher and 350 ° C. or lower. By performing the treatment, oxygen or excess oxygen in the insulating film 116 can be moved into the oxide semiconductor film 108 (particularly, the oxide semiconductor film 108b), so that oxygen vacancies in the oxide semiconductor film 108 can be filled.
また、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい。 In the case where a silicon nitride film is formed as the insulating film 118 by PECVD, a deposition gas containing silicon, nitrogen, and ammonia are preferably used as a source gas. By using a small amount of ammonia as compared with nitrogen, ammonia is dissociated in the plasma and active species are generated. The active species breaks the bond between silicon and hydrogen contained in the deposition gas containing silicon and the triple bond of nitrogen. As a result, the bonding between silicon and nitrogen is promoted, the bonding between silicon and hydrogen is small, the defects are few, and a dense silicon nitride film can be formed. On the other hand, when the amount of ammonia with respect to nitrogen is large, decomposition of the deposition gas containing silicon and nitrogen does not proceed, and silicon and hydrogen bonds remain, resulting in an increased defect and a rough silicon nitride film. End up. For these reasons, in the source gas, the flow rate ratio of nitrogen to ammonia is preferably 5 to 50 times and 10 to 50 times.
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。 In this embodiment, as the insulating film 118, a silicon nitride film with a thickness of 50 nm is formed using a silane, nitrogen, and ammonia as source gases using a PECVD apparatus. The flow rates are 50 sccm for silane, 5000 sccm for nitrogen, and 100 sccm for ammonia. The processing chamber pressure is 100 Pa, the substrate temperature is 350 ° C., and high frequency power of 1000 W is supplied to the parallel plate electrodes using a high frequency power source of 27.12 MHz. PECVD apparatus is a PECVD apparatus of a parallel plate type electrode area is 6000 cm 2, which is in terms 1.7 × 10 -1 W / cm 2 to the power per unit area power supplied (power density).
なお、本実施の形態においては、絶縁膜１１８から酸化物半導体膜１２０中に水素または窒素を添加し、酸化物半導体膜１２０のキャリア密度を増加させる方法について例示したが、これに限定されない。例えば、酸化物半導体膜１２０に対し、不純物元素の添加処理を行うことで、酸化物半導体膜１２０のキャリア密度を増加させてもよい。 Note that in this embodiment, a method for increasing the carrier density of the oxide semiconductor film 120 by adding hydrogen or nitrogen from the insulating film 118 to the oxide semiconductor film 120 is described; however, the present invention is not limited to this. For example, the carrier density of the oxide semiconductor film 120 may be increased by performing an impurity element addition process on the oxide semiconductor film 120.
上記不純物元素としては、代表的には、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。 Typical examples of the impurity element include hydrogen, boron, carbon, nitrogen, fluorine, aluminum, silicon, phosphorus, chlorine, and a rare gas element. Typical examples of rare gas elements include helium, neon, argon, krypton, and xenon. When the impurity element is added to the oxide semiconductor film, the bond between the metal element and oxygen in the oxide semiconductor film is cut, so that an oxygen vacancy is formed. Alternatively, when an impurity element is added to the oxide semiconductor film, oxygen bonded to the metal element in the oxide semiconductor film is bonded to the impurity element, so that oxygen is released from the metal element and oxygen vacancies are formed. The As a result, the carrier density in the oxide semiconductor film is increased and the conductivity is increased.
次に、絶縁膜１１８上に導電膜１２１を形成する（図１１（Ｂ）参照）。 Next, a conductive film 121 is formed over the insulating film 118 (see FIG. 11B).
導電膜１２１としては、例えば、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物（ＩＴＳＯ）などの材料を用いることができる。また、導電膜１２１としては、スパッタリング法を用いて形成すると好適である。 As the conductive film 121, for example, a material such as indium gallium zinc oxide (IGZO), indium tin oxide (ITO), indium zinc oxide, or indium tin oxide to which silicon oxide is added (ITSO) can be used. . The conductive film 121 is preferably formed by a sputtering method.
次に、導電膜１２１を所望の領域に加工することで、島状の導電膜１２２を形成する（図１１（Ｃ）参照）。 Next, the island-shaped conductive film 122 is formed by processing the conductive film 121 into a desired region (see FIG. 11C).
導電膜１２１の加工方法については、特に限定はなく、ドライエッチング法またはウエットエッチング法等を用いればよい。本実施の形態においては、ウエットエッチング法を用いて、導電膜１２１を加工する。 There is no particular limitation on a method for processing the conductive film 121, and a dry etching method, a wet etching method, or the like may be used. In this embodiment, the conductive film 121 is processed using a wet etching method.
以上の工程で図１（Ａ）（Ｂ）、及び図２（Ａ）に示すトランジスタ１５０を作製することができる。 Through the above process, the transistor 150 illustrated in FIGS. 1A and 1B and FIG. 2A can be manufactured.
なお、トランジスタ１５０は、ボトムゲート構造（逆スタガ型構造ともいう）のトランジスタであるため、例えば、アモルファスシリコンの製造ラインを転用することで、設備投資がない、あるいは極めて少ない設備投資で製造することができる。 Note that the transistor 150 is a bottom-gate transistor (also referred to as an inverted staggered structure); therefore, for example, by diverting an amorphous silicon production line, the transistor 150 is manufactured with little or no capital investment. Can do.
また、トランジスタ１５０の全ての作製工程において、基板温度を４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下とすることで、大面積の基板を用いても基板の変形（歪みまたは反り）を極めて少なくすることができるため好適である。なお、トランジスタ１５０の作製工程において、基板温度が高くなる工程としては、代表的には、絶縁膜１０６、１０７の成膜時の基板温度（４００℃未満、好ましくは２５０℃以上３５０℃以下）、酸化物半導体膜１０８の成膜時の基板温度（室温以上３４０℃未満、好ましくは１００℃以上２００℃以下、さらに好ましくは１００℃以上１５０℃未満）、絶縁膜１１６、１１８の成膜時の基板温度（４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下）、第１の加熱処理または第２の加熱処理（４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下）などが挙げられる。 In all the manufacturing steps of the transistor 150, the substrate temperature is lower than 400 ° C., preferably lower than 375 ° C., more preferably 180 ° C. or higher and 350 ° C. or lower. This is preferable because distortion or warpage can be extremely reduced. Note that as the step of increasing the substrate temperature in the manufacturing process of the transistor 150, typically, the substrate temperature at the time of forming the insulating films 106 and 107 (less than 400 ° C., preferably 250 ° C. to 350 ° C.) The substrate temperature at the time of forming the oxide semiconductor film 108 (room temperature to less than 340 ° C., preferably 100 ° C. to 200 ° C., more preferably 100 ° C. to less than 150 ° C.), the substrate at the time of forming the insulating films 116 and 118 Temperature (less than 400 ° C., preferably less than 375 ° C., more preferably 180 ° C. or more and 350 ° C. or less), first heat treatment or second heat treatment (less than 400 ° C., preferably less than 375 ° C., more preferably 180 ° C. And 350 ° C. or less).
次に、基板１０２側に対向して設けられる基板１４０側の素子の作製方法について、図１２（Ａ）（Ｂ）（Ｃ）を用いて説明する。 Next, a method for manufacturing an element on the substrate 140 side provided to face the substrate 102 will be described with reference to FIGS.
まず、基板１４０上に遮光膜１４２、及び着色膜１４４を形成する（図１２（Ａ）参照）。 First, the light-blocking film 142 and the coloring film 144 are formed over the substrate 140 (see FIG. 12A).
遮光膜１４２として、黒色顔料の含んだ有機樹脂膜を所望の領域に形成する。なお、黒色顔料の含んだ有機樹脂膜の代わりに、チタン等の反射率の低い金属膜を用いてもよい。着色膜１４４としては、赤色顔料の含んだ有機樹脂膜、緑色顔料の含んだ有機樹脂膜、緑色顔料を含んだ有機樹脂膜などを所望の領域に形成すればよい。 As the light shielding film 142, an organic resin film containing a black pigment is formed in a desired region. Note that a metal film having low reflectance such as titanium may be used instead of the organic resin film containing the black pigment. As the coloring film 144, an organic resin film containing a red pigment, an organic resin film containing a green pigment, an organic resin film containing a green pigment, or the like may be formed in a desired region.
次に、基板１４０、遮光膜１４２、及び着色膜１４４上に絶縁膜１４６を形成する（図１２（Ｂ）参照）。 Next, an insulating film 146 is formed over the substrate 140, the light-blocking film 142, and the coloring film 144 (see FIG. 12B).
絶縁膜１４６としては、アクリル系の有機樹脂膜を形成すればよい。なお、絶縁膜１４６を設けない構成としてもよい。 As the insulating film 146, an acrylic organic resin film may be formed. Note that the insulating film 146 may not be provided.
次に、絶縁膜１４６上に導電膜を形成し、当該導電膜を所望の形状に加工することで、導電膜１４８を形成する（図１２（Ｃ）参照）。 Next, a conductive film is formed over the insulating film 146 and processed into a desired shape, so that the conductive film 148 is formed (see FIG. 12C).
導電膜１４８としては、先に記載の導電膜１２２と同様の材料、及び同様の手法により形成することができる。 The conductive film 148 can be formed using a material and a method similar to those of the conductive film 122 described above.
次に、基板１０２と基板１４０とを貼り合わせ、液晶層１４９を形成する（図示しない）。 Next, the substrate 102 and the substrate 140 are attached to form a liquid crystal layer 149 (not shown).
また、液晶層１４９の形成方法としては、ディスペンサ法（滴下法）や、基板１０２と基板１４０とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いればよい。 As a method for forming the liquid crystal layer 149, a dispenser method (a dropping method) or an injection method in which liquid crystal is injected using a capillary phenomenon after the substrate 102 and the substrate 140 are bonded to each other may be used.
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。 The structures and methods described in this embodiment can be combined as appropriate with any of the structures and methods described in the other embodiments.
（実施の形態２）
本実施の形態においては、酸化物半導体の構造等について、図１４乃至図２３を参照して説明する。
(Embodiment 2)
In this embodiment, the structure and the like of an oxide semiconductor will be described with reference to FIGS.
＜２−１．酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
<2-1. Structure of oxide semiconductor>
An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor. As the non-single-crystal oxide semiconductor, a CAAC-OS (C Axis Crystallized Oxide Semiconductor), a polycrystalline oxide semiconductor, an nc-OS (Nanocrystalline Oxide Semiconductor), a pseudo-amorphous oxide semiconductor (a-liquid oxide OS) like Oxide Semiconductor) and amorphous oxide semiconductor.
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。 From another viewpoint, oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors. Examples of a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。 As the definition of the amorphous structure, it is generally known that it is not fixed in a metastable state, isotropic and does not have a heterogeneous structure, and the like. Moreover, it can be paraphrased as a structure having a flexible bond angle and short-range order, but not long-range order.
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。 In other words, an intrinsically stable oxide semiconductor cannot be referred to as a complete amorphous oxide semiconductor. In addition, an oxide semiconductor that is not isotropic (eg, has a periodic structure in a minute region) cannot be referred to as a completely amorphous oxide semiconductor. Note that the a-like OS has a periodic structure in a minute region but has a void (also referred to as a void) and an unstable structure. Therefore, it can be said that it is close to an amorphous oxide semiconductor in terms of physical properties.
本発明の一態様の酸化物半導体膜においては、特に上述した酸化物半導体の中でも、ＣＡＡＣ−ＯＳが好ましい。酸化物半導体膜をＣＡＡＣ−ＯＳとすることで、酸化物半導体膜の結晶性を高め、酸化物半導体膜中の不純物、酸素欠損、あるいは欠陥準位密度を低減することができる。 In the oxide semiconductor film of one embodiment of the present invention, CAAC-OS is particularly preferable among the above oxide semiconductors. When the oxide semiconductor film is a CAAC-OS, the crystallinity of the oxide semiconductor film can be increased and the density of impurities, oxygen vacancies, or defect states in the oxide semiconductor film can be reduced.
＜２−２．ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
<2-2. CAAC-OS>
First, the CAAC-OS will be described.
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。 The CAAC-OS is one of oxide semiconductors having a plurality of c-axis aligned crystal parts (also referred to as pellets).
ＴＥＭによって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 When a combined analysis image (also referred to as a high-resolution TEM image) of a bright-field image of CAAC-OS and a diffraction pattern is observed by TEM, a plurality of pellets can be confirmed. On the other hand, in the high-resolution TEM image, the boundary between pellets, that is, the crystal grain boundary (also referred to as grain boundary) cannot be clearly confirmed. Therefore, it can be said that the CAAC-OS does not easily lower the electron mobility due to the crystal grain boundary.
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。 Hereinafter, a CAAC-OS observed with a TEM will be described. FIG. 14A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface. For observation of the high-resolution TEM image, a spherical aberration correction function was used. A high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image. Acquisition of a Cs-corrected high-resolution TEM image can be performed by, for example, an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
図１４（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１４（Ｂ）に示す。図１４（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。 FIG. 14B shows a Cs-corrected high-resolution TEM image obtained by enlarging the region (1) in FIG. FIG. 14B shows that metal atoms are arranged in layers in the pellet. The arrangement of each layer of metal atoms reflects unevenness on a surface (also referred to as a formation surface) or an upper surface where a CAAC-OS film is formed, and is parallel to the formation surface or upper surface of the CAAC-OS.
図１４（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１４（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１４（Ｂ）および図１４（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。 As shown in FIG. 14B, the CAAC-OS has a characteristic atomic arrangement. FIG. 14C shows a characteristic atomic arrangement with auxiliary lines. 14B and 14C, it can be seen that the size of one pellet is about 1 nm to 3 nm, and the size of the gap caused by the inclination between the pellet and the pellet is about 0.8 nm. Therefore, the pellet can also be referred to as a nanocrystal (nc). In addition, the CAAC-OS can be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１４（Ｄ）参照）。図１４（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１４（Ｄ）に示す領域５１６１に相当する。 Here, based on the Cs-corrected high-resolution TEM image, when the arrangement of the CAAC-OS pellets 5100 on the substrate 5120 is schematically illustrated, a structure in which bricks or blocks are stacked (FIG. 14D). reference). A portion where an inclination is generated between the pellets observed in FIG. 14C corresponds to a region 5161 shown in FIG.
また、図１５（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１５（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１５（Ｂ）、図１５（Ｃ）および図１５（Ｄ）に示す。図１５（Ｂ）、図１５（Ｃ）および図１５（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。 FIG. 15A shows a Cs-corrected high-resolution TEM image of the plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface. The Cs-corrected high-resolution TEM images obtained by enlarging the region (1), the region (2), and the region (3) in FIG. 15A are shown in FIGS. 15B, 15C, and 15D, respectively. Show. From FIG. 15B, FIG. 15C, and FIG. 15D, it can be confirmed that the metal atoms are arranged in a triangular shape, a quadrangular shape, or a hexagonal shape in the pellet. However, there is no regularity in the arrangement of metal atoms between different pellets.
次に、ＸＲＤによって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１６（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。 Next, a CAAC-OS analyzed by XRD will be described. For example, when structural analysis by an out-of-plane method is performed on a CAAC-OS including an InGaZnO 4 crystal, a peak appears when the diffraction angle (2θ) is around 31 ° as illustrated in FIG. There is. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the CAAC-OS crystal has c-axis orientation, and the c-axis is oriented in a direction substantially perpendicular to the formation surface or the top surface. It can be confirmed.
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。 Note that in structural analysis of the CAAC-OS by an out-of-plane method, in addition to a peak where 2θ is around 31 °, a peak may also appear when 2θ is around 36 °. A peak at 2θ of around 36 ° indicates that a crystal having no c-axis alignment is included in part of the CAAC-OS. In a more preferable CAAC-OS, in the structural analysis by the out-of-plane method, 2θ has a peak in the vicinity of 31 °, and 2θ has no peak in the vicinity of 36 °.
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１６（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図１６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。 On the other hand, when structural analysis is performed on the CAAC-OS by an in-plane method in which X-rays are incident from a direction substantially perpendicular to the c-axis, a peak appears at 2θ of around 56 °. This peak is attributed to the (110) plane of the InGaZnO 4 crystal. In the case of CAAC-OS, even if 2θ is fixed at around 56 ° and analysis (φ scan) is performed while rotating the sample with the normal vector of the sample surface as the axis (φ axis), FIG. A clear peak does not appear as shown. In contrast, in the case of a single crystal oxide semiconductor of InGaZnO 4 , when φ scan is performed with 2θ fixed at around 56 °, it belongs to a crystal plane equivalent to the (110) plane as shown in FIG. 6 peaks are observed. Therefore, structural analysis using XRD can confirm that the CAAC-OS has irregular orientations in the a-axis and the b-axis.
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１７（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１７（Ｂ）に示す。図１７（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１７（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１７（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。 Next, a CAAC-OS analyzed by electron diffraction will be described. For example, when an electron beam with a probe diameter of 300 nm is incident on a CAAC-OS including an InGaZnO 4 crystal in parallel with a sample surface, a diffraction pattern (a limited-field transmission electron diffraction pattern as illustrated in FIG. Say) may appear. This diffraction pattern includes spots caused by the (009) plane of the InGaZnO 4 crystal. Therefore, electron diffraction shows that the pellets included in the CAAC-OS have c-axis alignment, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface. On the other hand, FIG. 17B shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface. From FIG. 17B, a ring-shaped diffraction pattern is confirmed. Therefore, electron diffraction shows that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation. Note that the first ring in FIG. 17B is considered to originate from the (010) plane and the (100) plane of the InGaZnO 4 crystal. Further, the second ring in FIG. 17B is considered to be due to the (110) plane and the like.
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。 As described above, the CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, in reverse, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。 Note that the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element. For example, an element such as silicon, which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。 In the case where an oxide semiconductor has impurities or defects, characteristics may fluctuate due to light, heat, or the like. For example, an impurity contained in the oxide semiconductor might serve as a carrier trap or a carrier generation source. In addition, oxygen vacancies in the oxide semiconductor may serve as carrier traps or may serve as carrier generation sources by capturing hydrogen.
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。 A CAAC-OS with few impurities and oxygen vacancies is an oxide semiconductor with low carrier density. Specifically, the carrier density is less than 8 × 10 11 / cm 3 , preferably less than 1 × 10 11 / cm 3 , more preferably less than 1 × 10 10 / cm 3 , and 1 × 10 −9 / cm 3. This can be done. Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor. The CAAC-OS has a low impurity concentration and a low density of defect states. That is, it can be said that the oxide semiconductor has stable characteristics.
＜２−３．ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
<2-3. nc-OS>
Next, the nc-OS will be described.
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。 The nc-OS has a region where a crystal part can be confirmed and a region where a clear crystal part cannot be confirmed in a high-resolution TEM image. In many cases, a crystal part included in the nc-OS has a size of 1 nm to 10 nm, or 1 nm to 3 nm. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor. For example, the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image. Note that the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。 The nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In addition, the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method. For example, when an X-ray having a diameter larger than that of the pellet is used for nc-OS, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method. Further, when electron diffraction using an electron beam having a probe diameter (for example, 50 nm or more) larger than that of the pellet is performed on the nc-OS, a diffraction pattern such as a halo pattern is observed. On the other hand, when nanobeam electron diffraction is performed on the nc-OS using an electron beam having a probe diameter that is close to the pellet size or smaller than the pellet size, spots are observed. Further, when nanobeam electron diffraction is performed on the nc-OS, a region with high luminance may be observed like a circle (in a ring shape). Furthermore, a plurality of spots may be observed in the ring-shaped region.
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。 Thus, since the crystal orientation does not have regularity between pellets (nanocrystals), nc-OS has an oxide semiconductor having RANC (Random Aligned Nanocrystals) or NANC (Non-Aligned nanocrystals). It can also be called an oxide semiconductor.
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。 The nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
＜２−４．ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
<2-4. a-like OS>
The a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。 In the a-like OS, a void may be observed in a high-resolution TEM image. Moreover, in a high-resolution TEM image, it has the area | region which can confirm a crystal part clearly, and the area | region which cannot confirm a crystal part.
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。 Since it has a void, the a-like OS has an unstable structure. Hereinafter, in order to show that the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, changes in the structure due to electron irradiation are shown.
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。 As samples for electron irradiation, a-like OS (referred to as sample A), nc-OS (referred to as sample B), and CAAC-OS (referred to as sample C) are prepared. Each sample is an In—Ga—Zn oxide.
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。 First, a high-resolution cross-sectional TEM image of each sample is acquired. It can be seen from the high-resolution cross-sectional TEM image that each sample has a crystal part.
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。 The determination of which part is regarded as one crystal part may be performed as follows. For example, the unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction. Are known. The spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less can be regarded as a crystal part of InGaZnO 4 . Note that the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
図１８は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１８より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図１８中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図１８中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。 FIG. 18 shows an example in which the average size of the crystal parts (from 22 to 45) of each sample was examined. However, the length of the lattice fringes described above is the size of the crystal part. From FIG. 18, it can be seen that in the a-like OS, the crystal part becomes larger according to the cumulative dose of electrons. Specifically, as indicated by (1) in FIG. 18, the cumulative irradiation amount of the crystal part (also referred to as initial nucleus) which was about 1.2 nm in the initial observation by TEM is 4.2. It can be seen that the film grows to a size of about 2.6 nm at × 10 8 e − / nm 2 . On the other hand, in the nc-OS and the CAAC-OS, there is no change in the size of the crystal part in the range of the cumulative electron dose from the start of electron irradiation to 4.2 × 10 8 e − / nm 2. I understand. Specifically, as indicated by (2) and (3) in FIG. 18, the crystal part sizes of the nc-OS and the CAAC-OS are about 1.4 nm, respectively, regardless of the cumulative electron dose. And about 2.1 nm.
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。 As described above, in the a-like OS, a crystal part may be grown by electron irradiation. On the other hand, in the nc-OS and the CAAC-OS, the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure compared to the nc-OS and the CAAC-OS.
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。 In addition, since it has a void, the a-like OS has a lower density than the nc-OS and the CAAC-OS. Specifically, the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition. Further, the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition. An oxide semiconductor that is less than 78% of the density of a single crystal is difficult to form.
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。 For example, in an oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 . Thus, for example, in an oxide semiconductor that satisfies In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3. . For example, in the oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。 Note that there may be no single crystal having the same composition. In that case, the density corresponding to the single crystal in a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。 As described above, oxide semiconductors have various structures and various properties. Note that the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
＜２−５．ＣＡＡＣ−ＯＳの成膜方法＞
以下では、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
<2-5. CAAC-OS Film Formation Method>
An example of a CAAC-OS film formation method is described below.
図１９は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。 FIG. 19 is a schematic diagram of a film forming chamber. The CAAC-OS can be formed by a sputtering method.
図１９に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。 As shown in FIG. 19, the substrate 5220 and the target 5230 are arranged to face each other. There is plasma 5240 between the substrate 5220 and the target 5230. A heating mechanism 5260 is provided below the substrate 5220. Although not shown, the target 5230 is bonded to the backing plate. A plurality of magnets are arranged at positions facing the target 5230 via the backing plate. A sputtering method that uses a magnetic field to increase the deposition rate is called a magnetron sputtering method.
基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。 A distance d (also referred to as a target-substrate distance (T-S distance)) between the substrate 5220 and the target 5230 is 0.01 m or more and 1 m or less, preferably 0.02 m or more and 0.5 m or less. The film formation chamber is mostly filled with a film forming gas (for example, oxygen, argon, or a mixed gas containing oxygen at a ratio of 5% by volume or more), and is 0.01 Pa to 100 Pa, preferably 0.1 Pa to 10 Pa. Controlled. Here, by applying a voltage of a certain level or higher to the target 5230, discharge starts and plasma 5240 is confirmed. Note that a high-density plasma region is formed in the vicinity of the target 5230 by a magnetic field. In the high-density plasma region, ions 5201 are generated by ionizing the deposition gas. The ion 5201 is, for example, an oxygen cation (O + ) or an argon cation (Ar + ).
ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図２０に、ターゲット５２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）の結晶構造を示す。なお、図２０（Ａ）は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の間に劈開面を有する。 The target 5230 has a polycrystalline structure having a plurality of crystal grains, and any one of the crystal grains includes a cleavage plane. As an example, FIG. 20 illustrates a crystal structure of InMZnO 4 (the element M is, for example, Al, Ga, Y, or Sn) included in the target 5230. Note that FIG. 20A illustrates a crystal structure of InMZnO 4 when observed from a direction parallel to the b-axis. In the InMZnO 4 crystal, a repulsive force is generated between two adjacent M—Zn—O layers because the oxygen atom has a negative charge. Therefore, the InMZnO 4 crystal has a cleavage plane between two adjacent M—Zn—O layers.
高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５２００が剥離する（図１９参照）。ペレット５２００は、図２０（Ａ）に示す二つの劈開面に挟まれた部分である。よって、ペレット５２００のみ抜き出すと、その断面は図２０（Ｂ）のようになり、上面は図２０（Ｃ）のようになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。 The ions 5201 generated in the high-density plasma region are accelerated toward the target 5230 by the electric field and eventually collide with the target 5230. At this time, the pellet 5200, which is flat or pellet-like sputtered particles, peels from the cleavage plane (see FIG. 19). The pellet 5200 is a portion sandwiched between two cleavage planes shown in FIG. Therefore, when only the pellet 5200 is extracted, the cross section becomes as shown in FIG. 20B, and the upper surface becomes as shown in FIG. Note that the structure of the pellet 5200 may be distorted by the impact of the collision of the ions 5201.
ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。 The pellet 5200 is a sputtered particle in the form of a flat plate or a pellet having a triangular plane, for example, a regular triangular plane. Alternatively, the pellet 5200 is a flat or pellet-like sputtered particle having a hexagonal plane, for example, a regular hexagonal plane. However, the shape of the pellet 5200 is not limited to a triangle or a hexagon. For example, there are cases where a plurality of triangles are combined. For example, there may be a quadrangle (for example, a rhombus) in which two triangles (for example, regular triangles) are combined.
ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上１００ｎｍ以下、好ましくは２ｎｍ以上５０ｎｍ以下、さらに好ましくは３ｎｍ以上３０ｎｍ以下とする。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そうすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＭ−Ｚｎ−Ｏ層の３層を有するペレット５２００が剥離する。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。 The thickness of the pellet 5200 is determined according to the type of deposition gas. For example, the pellet 5200 has a thickness of 0.4 nm to 1 nm, preferably 0.6 nm to 0.8 nm. For example, the pellet 5200 has a width of 1 nm to 100 nm, preferably 2 nm to 50 nm, more preferably 3 nm to 30 nm. For example, the ion 5201 is caused to collide with the target 5230 including an In-M-Zn oxide. Then, the pellet 5200 having three layers of an M—Zn—O layer, an In—O layer, and an M—Zn—O layer is peeled off. Note that the particles 5203 are also ejected from the target 5230 as the pellet 5200 is peeled off. A particle 5203 has an aggregate of one atom or several atoms. Therefore, the particles 5203 can also be referred to as atomic particles.
ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある。 When the pellet 5200 passes through the plasma 5240, the surface may be negatively or positively charged. For example, the pellet 5200 may receive a negative charge from O 2− in the plasma 5240. As a result, oxygen atoms on the surface of the pellet 5200 may be negatively charged. In addition, the pellet 5200 may grow by being combined with indium, the element M, zinc, oxygen, or the like in the plasma 5240 when passing through the plasma 5240.
プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。 The pellets 5200 and the particles 5203 that have passed through the plasma 5240 reach the surface of the substrate 5220. Note that part of the particles 5203 has a small mass and may be discharged to the outside by a vacuum pump or the like.
次に、基板５２２０の表面におけるペレット５２００および粒子５２０３の堆積について図２１を用いて説明する。 Next, deposition of pellets 5200 and particles 5203 on the surface of the substrate 5220 will be described with reference to FIGS.
まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板状であるため、平面側を基板５２２０の表面に向けて堆積する。このとき、ペレット５２００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。 First, the first pellet 5200 is deposited on the substrate 5220. Since the pellet 5200 is plate-shaped, the pellet 5200 is deposited with the plane side facing the surface of the substrate 5220. At this time, the charge on the surface of the pellet 5200 on the substrate 5220 side is released through the substrate 5220.
次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、既に堆積しているペレット５２００の表面、および二つ目のペレット５２００の表面が電荷を帯びているため、互いに反発し合う力が生じる。その結果、二つ目のペレット５２００は、既に堆積しているペレット５２００上を避け、基板５２２０の表面の少し離れた場所に平面側を向けて堆積する。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２００が一層分の厚みだけ堆積する。また、ペレット５２００間には、ペレット５２００の堆積していない領域が生じる（図２１（Ａ）参照）。 Next, the second pellet 5200 reaches the substrate 5220. At this time, since the surface of the pellet 5200 already deposited and the surface of the second pellet 5200 are charged, forces that repel each other are generated. As a result, the second pellet 5200 is deposited with the plane side facing slightly away from the surface of the substrate 5220, avoiding the pellet 5200 that has already been deposited. By repeating this, innumerable pellets 5200 are deposited on the surface of the substrate 5220 by a thickness corresponding to one layer. In addition, a region where the pellet 5200 is not deposited is generated between the pellets 5200 (see FIG. 21A).
次に、プラズマからエネルギーを受け取った粒子５２０３が基板５２２０の表面に達する。粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができない。そのため、粒子５２０３は、ペレット５２００の堆積していない領域へ動き、ペレット５２００の側面に付着する。粒子５２０３は、プラズマから受け取ったエネルギーにより結合手が活性状態となることで、ペレット５２００と化学的に連結して横成長部５２０２を形成する（図２１（Ｂ）参照）。 Next, the particles 5203 receiving energy from the plasma reach the surface of the substrate 5220. The particles 5203 cannot be deposited on an active region such as the surface of the pellet 5200. Therefore, the particle 5203 moves to a region where the pellet 5200 is not deposited and adheres to the side surface of the pellet 5200. The bonds 5203 are activated by energy received from plasma, so that the particles 5203 are chemically connected to the pellets 5200 to form horizontal growth portions 5202 (see FIG. 21B).
さらに、横成長部５２０２が横方向に成長（ラテラル成長ともいう。）することで、ペレット５２００間を連結させる（図２１（Ｃ）参照）。このように、ペレット５２００の堆積していない領域を埋めるまで横成長部５２０２が形成される。このメカニズムは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニズムに類似する。 Furthermore, the horizontal growth portion 5202 grows in the horizontal direction (also referred to as lateral growth), thereby connecting the pellets 5200 (see FIG. 21C). In this manner, the lateral growth portion 5202 is formed until a region where the pellet 5200 is not deposited is filled. This mechanism is similar to the deposition mechanism of the atomic layer deposition (ALD) method.
したがって、ペレット５２００がそれぞれ異なる方向を向けて堆積する場合でも、ペレット５２００間を粒子５２０３がラテラル成長しながら埋めるため、明確な結晶粒界が形成されることがない。また、ペレット５２００間を、粒子５２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。 Therefore, even when the pellets 5200 are deposited in different directions, since the particles 5203 fill the space between the pellets 5200 while laterally growing, no clear crystal grain boundary is formed. Further, since the particles 5203 are smoothly connected between the pellets 5200, a crystal structure different from single crystal and polycrystal is formed. In other words, a crystal structure having strain is formed between minute crystal regions (pellets 5200). As described above, since the region between the crystal regions is a distorted crystal region, it is considered inappropriate to refer to the region as an amorphous structure.
次に、新たなペレット５２００が、平面側を表面に向けて堆積する（図２１（Ｄ）参照）。そして、粒子５２０３が、ペレット５２００の堆積していない領域を埋めるように堆積することで横成長部５２０２を形成する（図２１（Ｅ）参照）。こうして、粒子５２０３がペレット５２００の側面に付着し、横成長部５２０２がラテラル成長することで、二層目のペレット５２００間を連結させる（図２１（Ｆ）参照）。ｍ層目（ｍは二以上の整数。）が形成されるまで成膜は続き、積層体を有する薄膜構造となる。 Next, a new pellet 5200 is deposited with the plane side facing the surface (see FIG. 21D). Then, the horizontal growth portion 5202 is formed by depositing the particles 5203 so as to fill a region where the pellet 5200 is not deposited (see FIG. 21E). Thus, the particles 5203 are attached to the side surfaces of the pellet 5200 and the lateral growth portion 5202 is laterally grown, thereby connecting the pellets 5200 in the second layer (see FIG. 21F). Film formation continues until the m-th layer (m is an integer of 2 or more) is formed, resulting in a thin film structure having a laminate.
なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００間が、粒子５２０３を介さずに連結する割合が増加するため、より配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、室温以上３４０℃未満、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましくは１００℃以上２００℃以下である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、ＣＡＡＣ−ＯＳの成膜に起因した反りなどはほとんど生じないことがわかる。 Note that the manner in which the pellets 5200 are deposited also varies depending on the surface temperature of the substrate 5220 and the like. For example, when the surface temperature of the substrate 5220 is high, the pellet 5200 undergoes migration on the surface of the substrate 5220. As a result, the proportion of the pellets 5200 that are connected without the particle 5203 interposed therebetween increases, so that a CAAC-OS with higher orientation is obtained. The surface temperature of the substrate 5220 when the CAAC-OS is formed is from room temperature to less than 340 ° C., preferably from room temperature to 300 ° C., more preferably from 100 ° C. to 250 ° C., and still more preferably from 100 ° C. to 200 ° C. is there. Therefore, even when a large-area substrate of the eighth generation or higher is used as the substrate 5220, warping due to the formation of the CAAC-OS film hardly occurs.
一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳなどとなる。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は一定間隔を空けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。 On the other hand, when the surface temperature of the substrate 5220 is low, the pellet 5200 is less likely to cause migration on the surface of the substrate 5220. As a result, the pellets 5200 are stacked to form an nc-OS with low orientation. In the nc-OS, since the pellet 5200 is negatively charged, the pellet 5200 may be deposited at a constant interval. Therefore, although the orientation is low, a slight regularity results in a dense structure as compared with an amorphous oxide semiconductor.
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。 In CAAC-OS, one large pellet may be formed when the gap between pellets is extremely small. The inside of one large pellet has a single crystal structure. For example, the size of the pellet may be 10 nm to 200 nm, 15 nm to 100 nm, or 20 nm to 50 nm when viewed from above.
以上のような成膜モデルにより、ペレットが基板の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構である上述した成膜モデルの妥当性が高いことがわかる。また、上述した成膜モデルであるため、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能であることがわかる。例えば、基板の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。 It is considered that the pellets are deposited on the surface of the substrate by the film formation model as described above. Since the CAAC-OS film can be formed even when the formation surface does not have a crystal structure, it can be seen that the above-described film formation model, which is a growth mechanism different from epitaxial growth, has high validity. Further, since the above-described film formation model is used, it can be seen that the CAAC-OS and the nc-OS can form a uniform film even on a large-area glass substrate or the like. For example, the CAAC-OS can be formed even when the surface (formation surface) of the substrate has an amorphous structure (eg, amorphous silicon oxide).
また、被形成面である基板の表面に凹凸がある場合でも、その形状に沿ってペレットが配列することがわかる。 Further, it can be seen that even when the surface of the substrate, which is the formation surface, is uneven, the pellets are arranged along the shape.
また、上述した成膜モデルより、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには以下のようにすればよいことがわかる。まず、平均自由行程を長くするために、より高真空状態で成膜する。次に、基板近傍における損傷を低減するために、プラズマのエネルギーを弱くする。次に、被形成面に熱エネルギーを加え、プラズマによる損傷を成膜するたびに治癒する。 Further, from the above-described film formation model, it can be seen that the following may be performed in order to form a highly crystalline CAAC-OS. First, in order to lengthen the mean free path, the film is formed in a higher vacuum state. Next, in order to reduce damage in the vicinity of the substrate, the plasma energy is weakened. Next, thermal energy is applied to the surface to be formed, and the plasma damage is cured each time the film is formed.
また、上述した成膜モデルは、ターゲットが複数の結晶粒を有するＩｎ−Ｍ−Ｚｎ酸化物のような複合酸化物の多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる場合に限定されない。例えば、酸化インジウム、元素Ｍの酸化物および酸化亜鉛を有する混合物のターゲットを用いた場合にも適用することができる。 In addition, the above-described deposition model has a polycrystalline structure of a complex oxide such as an In-M-Zn oxide in which the target has a plurality of crystal grains, and any one of the crystal grains includes a cleavage plane. It is not limited to the case. For example, the present invention can be applied to a case where a target of a mixture including indium oxide, an oxide of element M, and zinc oxide is used.
混合物のターゲットは劈開面を有さないため、スパッタされるとターゲットからは原子状粒子が剥離する。成膜時には、ターゲット近傍にプラズマの強電界領域が形成されている。そのため、ターゲットから剥離した原子状粒子は、プラズマの強電界領域の作用で連結して横成長する。例えば、まず原子状粒子であるインジウムが連結して横成長してＩｎ−Ｏ層からなるナノ結晶となる。次に、それを補完するように上下にＭ−Ｚｎ−Ｏ層が結合する。このように、混合物のターゲットを用いた場合でも、ペレットが形成される可能性がある。そのため、混合物のターゲットを用いた場合でも、上述した成膜モデルを適用することができる。 Since the target of the mixture does not have a cleavage plane, the atomic particles are peeled off from the target when sputtered. At the time of film formation, a strong electric field region of plasma is formed in the vicinity of the target. Therefore, the atomic particles separated from the target are connected and grown laterally by the action of the strong electric field region of the plasma. For example, first, indium as atomic particles are connected and laterally grown to form a nanocrystal composed of an In—O layer. Next, M-Zn-O layers are bonded to each other so as to complement the above. Thus, pellets may be formed even when a mixture target is used. Therefore, even when a mixture target is used, the above-described film formation model can be applied.
ただし、ターゲット近傍にプラズマの強電界領域が形成されていない場合、ターゲットから剥離した原子状粒子のみが基板表面に堆積することになる。その場合も、基板表面において原子状粒子が横成長する場合がある。ただし、原子状粒子の向きが一様でないため、得られる薄膜における結晶の配向性も一様にはならない。即ち、ｎｃ−ＯＳなどとなる。 However, when a strong electric field region of plasma is not formed in the vicinity of the target, only atomic particles separated from the target are deposited on the substrate surface. In such a case as well, atomic particles may laterally grow on the substrate surface. However, since the orientation of the atomic particles is not uniform, the crystal orientation in the obtained thin film is not uniform. That is, the nc-OS or the like.
＜２−６．ラテラル成長＞
以下では、ペレット５２００の横方向に粒子５２０３が付着（結合または吸着ともいう。）し、ラテラル成長することを説明する。
<2-6. Lateral growth>
Hereinafter, it is described that the particles 5203 adhere (also referred to as bonding or adsorption) in the lateral direction of the pellet 5200 and laterally grow.
図２２（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）は、ペレット５２００の構造と金属イオンが付着する位置を示す図である。なお、ペレット５２００としては、ＩｎＭＺｎＯ４の結晶構造から、化学量論的組成を保持しつつ、８４個の原子を抜き出したクラスタモデルを仮定している。なお、以下では元素ＭがＧａである場合について説明する。また、図２２（Ｆ）は、ペレット５２００をｃ軸に平行な方向から見た構造を示す。図２２（Ｇ）は、ペレット５２００をａ軸に平行な方向からみた構造を示す。 22A, 22B, 22C, 22D, and 22E are diagrams showing the structure of the pellet 5200 and the positions where metal ions adhere. It is assumed that the pellet 5200 is a cluster model in which 84 atoms are extracted from the crystal structure of InMZnO 4 while maintaining the stoichiometric composition. Hereinafter, the case where the element M is Ga will be described. FIG. 22F illustrates a structure in which the pellet 5200 is viewed from a direction parallel to the c-axis. FIG. 22G illustrates a structure in which the pellet 5200 is viewed from a direction parallel to the a-axis.
金属イオンの付着する位置を、位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃで示す。なお、位置Ａは、ペレット５２００上面において、ガリウム１個、亜鉛２個で囲まれた格子間サイトの上方である。位置Ｂは、ペレット５２００上面おいて、ガリウム２個、亜鉛１個で囲まれた格子間サイトの上方である。位置ａは、ペレット５２００側面のインジウムサイトである。位置ｂは、ペレット５２００側面において、Ｉｎ−Ｏ層と、Ｇａ−Ｚｎ−Ｏ層との間の格子間サイトである。位置ｃは、ペレット５２００側面のガリウムサイトである。 Positions where metal ions adhere are indicated by position A, position B, position a, position b, and position c. Note that the position A is above the interstitial site surrounded by one gallium and two zincs on the upper surface of the pellet 5200. The position B is above the interstitial site surrounded by two galliums and one zinc on the upper surface of the pellet 5200. The position a is an indium site on the side surface of the pellet 5200. The position b is an interstitial site between the In—O layer and the Ga—Zn—O layer on the side surface of the pellet 5200. The position c is a gallium site on the side surface of the pellet 5200.
次に、仮定した位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃに金属イオンを配置した場合の相対エネルギーを第一原理計算によって評価した。第一原理計算には、ＶＡＳＰ（Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ Ｓｉｍｕｌａｔｉｏｎ Ｐａｃｋａｇｅ）を用いた。また、交換相関ポテンシャルにはＰＢＥ（Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）型の一般化勾配近似（ＧＧＡ：Ｇｅｎｅｒａｌｌｉｚｅｄ Ｇｒａｄｉｅｎｔ Ａｐｐｒｏｘｉｍａｔｉｏｎ）を用い、イオンのポテンシャルにはＰＡＷ（Ｐｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ）法を用いた。また、カットオフエネルギーは４００ｅＶとし、ｋ点サンプリングはΓ点のみとした。表１に、位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃに、インジウムイオン（Ｉｎ３＋）、ガリウムイオン（Ｇａ３＋）および亜鉛イオン（Ｚｎ２＋）を配置した場合の相対エネルギーを示す。なお、相対エネルギーは、計算したモデルにおいて、最もエネルギーが低いモデルのエネルギーを０ｅＶとしたときの相対値である。 Next, the relative energy when metal ions are arranged at the assumed position A, position B, position a, position b, and position c was evaluated by the first principle calculation. VASP (Vienna Ab initio Simulation Package) was used for the first principle calculation. Further, the PBE (Perdew-Burke-Ernzerhof) type generalized gradient approximation (GGA) was used as the exchange correlation potential, and the PAW (Projector Augmented Wave) method was used as the ion potential. The cut-off energy was 400 eV, and the k-point sampling was only the Γ point. Table 1 shows relative energies when indium ions (In 3+ ), gallium ions (Ga 3+ ), and zinc ions (Zn 2+ ) are arranged at position A, position B, position a, position b, and position c. The relative energy is a relative value when the energy of the model with the lowest energy is 0 eV in the calculated model.
その結果、金属イオンはいずれもペレット５２００の上面より、側面に付着しやすいことがわかった。特に、位置ａのインジウムサイトにおいては、インジウムイオンだけでなく、亜鉛イオンも最も付着しやすい結果が得られた。 As a result, it was found that all metal ions were more likely to adhere to the side surface than the upper surface of the pellet 5200. In particular, at the indium site at position a, not only indium ions but also zinc ions were most easily attached.
同様に、ペレット５２００への酸素イオン（Ｏ２−）の付着しやすさを評価した。図２３（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）は、ペレット５２００の構造と酸素イオンが付着する位置を示す図である。また、図２３（Ｆ）は、ペレット５２００をｃ軸に平行な方向から見た構造を示す。図２３（Ｇ）は、ペレット５２００をｂ軸に平行な方向からみた構造を示す。 Similarly, the ease of attachment of oxygen ions (O 2− ) to the pellet 5200 was evaluated. FIGS. 23A, 23B, 23C, 23D, and 23E are diagrams showing the structure of the pellet 5200 and the position where oxygen ions adhere. FIG. 23F illustrates a structure in which the pellet 5200 is viewed from a direction parallel to the c-axis. FIG. 23G illustrates a structure of the pellet 5200 viewed from a direction parallel to the b-axis.
酸素イオンの付着する位置を、位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆで示す。なお、位置Ｃは、ペレット５２００上面のガリウムと結合する位置である。位置Ｄは、ペレット５２００上面の亜鉛と結合する位置である。位置ｄは、ペレット５２００側面のインジウムと結合する位置である。位置ｅは、ペレット５２００側面のガリウムと結合する位置である。位置ｆは、ペレット５２００側面の亜鉛と結合する位置である。 Positions where oxygen ions adhere are indicated by position C, position D, position d, position e, and position f. Note that the position C is a position where the upper surface of the pellet 5200 is bonded to gallium. The position D is a position where it is combined with zinc on the upper surface of the pellet 5200. The position d is a position where it is combined with indium on the side surface of the pellet 5200. The position e is a position where it is combined with gallium on the side surface of the pellet 5200. The position f is a position where it is combined with zinc on the side surface of the pellet 5200.
次に、仮定した位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆに酸素イオンを配置した場合の相対エネルギーを第一原理計算によって評価する。表２に、位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆに、酸素イオン（Ｏ２−）を配置した場合の相対エネルギーを示す。 Next, the relative energy when oxygen ions are arranged at the assumed position C, position D, position d, position e, and position f is evaluated by the first principle calculation. Table 2 shows the relative energy when oxygen ions (O 2− ) are arranged at position C, position D, position d, position e, and position f.
その結果、酸素イオンもペレット５２００の上面より、側面に付着しやすいことがわかった。 As a result, it was found that oxygen ions are more likely to adhere to the side surface than the top surface of the pellet 5200.
したがって、ペレット５２００に近づいた粒子５２０３は、ペレット５２００の側面に優先的に付着していくことがわかる。即ち、ペレット５２００の側面に付着した粒子５２０３によって、ペレット５２００のラテラル成長が起こる上述の成膜モデルは妥当性が高いといえる。 Therefore, it can be seen that the particles 5203 approaching the pellet 5200 preferentially adhere to the side surface of the pellet 5200. That is, it can be said that the above-described film formation model in which the lateral growth of the pellet 5200 is caused by the particles 5203 attached to the side surface of the pellet 5200 has high validity.
以上、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜、組み合わせて用いることができる。 As described above, the structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments or examples.
（実施の形態３）
本実施の形態においては、本発明の一態様の半導体装置を有する表示装置、及び該表示装置に入力装置を取り付けた電子機器について、図２４乃至図２９を用いて説明を行う。
(Embodiment 3)
In this embodiment, a display device including the semiconductor device of one embodiment of the present invention and an electronic device in which the input device is attached to the display device will be described with reference to FIGS.
＜３−１．タッチパネルに関する説明＞
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わせたタッチパネル２０００について説明する。また、入力装置の一例として、タッチセンサを用いる場合について説明する。
<3-1. Explanation about touch panel>
Note that in this embodiment, a touch panel 2000 including a display device and an input device is described as an example of an electronic device. A case where a touch sensor is used as an example of the input device will be described.
図２４（Ａ）（Ｂ）は、タッチパネル２０００の斜視図である。なお、図２４（Ａ）（Ｂ）において、明瞭化のため、タッチパネル２０００の代表的な構成要素を示す。 24A and 24B are perspective views of the touch panel 2000. FIG. 24A and 24B, typical components of the touch panel 2000 are shown for clarity.
タッチパネル２０００は、表示装置２５０１とタッチセンサ２５９５とを有する（図２６（Ｂ）参照）。また、タッチパネル２０００は、基板２５１０、基板２５７０、及び基板２５９０を有する。なお、基板２５１０、基板２５７０、及び基板２５９０はいずれも可撓性を有する。ただし、基板２５１０、基板２５７０、及び基板２５９０のいずれか一つまたは全てが可撓性を有さない構成としてもよい。 The touch panel 2000 includes a display device 2501 and a touch sensor 2595 (see FIG. 26B). The touch panel 2000 includes a substrate 2510, a substrate 2570, and a substrate 2590. Note that the substrate 2510, the substrate 2570, and the substrate 2590 are all flexible. Note that any one or all of the substrate 2510, the substrate 2570, and the substrate 2590 may not have flexibility.
表示装置２５０１は、基板２５１０上に複数の画素及び該画素に信号を供給することができる複数の配線２５１１を有する。複数の配線２５１１は、基板２５１０の外周部にまで引き回され、配線２５１１上に配線２５１９が設けられる。配線２５１９はＦＰＣ２５０９（１）と電気的に接続する。 The display device 2501 includes a plurality of pixels over the substrate 2510 and a plurality of wirings 2511 that can supply signals to the pixels. The plurality of wirings 2511 are routed to the outer periphery of the substrate 2510, and the wiring 2519 is provided over the wiring 2511. The wiring 2519 is electrically connected to the FPC 2509 (1).
ここで、表示装置２５０１の基板２５１０の基板外周部、及び端子部の構成の一例について、図２９及び図３０を用いて説明する。図２９（Ａ）は、基板外周部の一例を説明する断面図であり、図２９（Ｂ）は、端子部の一例を説明する断面図である。また、図３０（Ａ）（Ｂ）（Ｃ）は、端子部の一例を説明する断面図である。 Here, an example of the structure of the substrate outer peripheral portion and the terminal portion of the substrate 2510 of the display device 2501 will be described with reference to FIGS. FIG. 29A is a cross-sectional view illustrating an example of a substrate outer peripheral portion, and FIG. 29B is a cross-sectional view illustrating an example of a terminal portion. 30A, 30B, and 30C are cross-sectional views illustrating an example of a terminal portion.
図２９（Ａ）に示す構成は、基板２５１０上の絶縁膜９０６と、絶縁膜９０６上の絶縁膜９０７と、絶縁膜９０７上の絶縁膜９１４、９１６と、絶縁膜９０６及び絶縁膜９１６上の絶縁膜９１８と、絶縁膜９１８上の絶縁膜９４０と、絶縁膜９１８及び絶縁膜９４０上のシール材９４２と、を有する。 29A includes an insulating film 906 over the substrate 2510, an insulating film 907 over the insulating film 906, insulating films 914 and 916 over the insulating film 907, and over the insulating film 906 and the insulating film 916. The insulating film 918, the insulating film 940 over the insulating film 918, and the sealing material 942 over the insulating film 918 and the insulating film 940 are included.
絶縁膜９０６、９０７、９１４、９１６、９１８は、それぞれ、実施の形態１に示す絶縁膜１０６、１０７、１１４、１１６、１１８と同様の材料及び手法により形成することができる。 The insulating films 906, 907, 914, 916, and 918 can be formed using a material and a method similar to those of the insulating films 106, 107, 114, 116, and 118 described in Embodiment 1, respectively.
また、絶縁膜９４０としては、例えば、アクリル系樹脂等の有機絶縁材料を用いることができる。絶縁膜９４０を形成することによって、トランジスタ等に起因する凹凸等を平坦化することができる。また、シール材９４２としては、例えば、エポキシ系樹脂やガラスフリットを用いるのが好ましい。また、シール材に用いる材料としては、水分や酸素を透過しない材料を用いると好適である。 As the insulating film 940, for example, an organic insulating material such as an acrylic resin can be used. By forming the insulating film 940, unevenness caused by a transistor or the like can be planarized. Further, as the sealing material 942, for example, an epoxy resin or glass frit is preferably used. As a material used for the sealant, a material that does not transmit moisture and oxygen is preferably used.
図２９（Ａ）に示す基板外周部の構造とすることで、絶縁膜９０６と、絶縁膜９１８とが、接して設けられているため、外部からの水分等の不純物の入り込みを抑制することができる。 With the structure of the substrate outer peripheral portion illustrated in FIG. 29A, the insulating film 906 and the insulating film 918 are provided in contact with each other; thus, entry of impurities such as moisture from the outside can be suppressed. it can.
図２９（Ｂ）に示す構成は、基板２５１０上の導電膜９０４と、基板２５１０及び導電膜９０４上の絶縁膜９０６と、絶縁膜９０６上の絶縁膜９０７と、絶縁膜９０７上の導電膜９１２と、導電膜９１２上の絶縁膜９１４、９１６と、絶縁膜９１６及び導電膜９１２上の酸化物半導体膜９２０と、絶縁膜９０６、９１６及び酸化物半導体膜９２０上の絶縁膜９１８と、を有する。また、絶縁膜９１４、９１６には、酸化物半導体膜９２０に達する開口部９３０ａが設けられる。また、絶縁膜９１８には、酸化物半導体膜９２０に達する開口部９３０ｂが設けられる。また、酸化物半導体膜９２０は、異方性導電膜９４４を介して、ＦＰＣ２５０９（１）と電気的に接続されている。 The structure illustrated in FIG. 29B includes a conductive film 904 over the substrate 2510, an insulating film 906 over the substrate 2510 and the conductive film 904, an insulating film 907 over the insulating film 906, and a conductive film 912 over the insulating film 907. And insulating films 914 and 916 over the conductive film 912, an oxide semiconductor film 920 over the insulating film 916 and the conductive film 912, and an insulating film 918 over the insulating films 906 and 916 and the oxide semiconductor film 920. . The insulating films 914 and 916 are provided with an opening 930 a that reaches the oxide semiconductor film 920. The insulating film 918 is provided with an opening 930 b that reaches the oxide semiconductor film 920. The oxide semiconductor film 920 is electrically connected to the FPC 2509 (1) through the anisotropic conductive film 944.
導電膜９０４、９１２、及び酸化物半導体膜９２０は、それぞれ実施の形態１に示す導電膜１０４、導電膜１１２、及び酸化物半導体膜１２０と同様の材料及び手法により形成することができる。 The conductive films 904 and 912 and the oxide semiconductor film 920 can be formed using materials and methods similar to those of the conductive film 104, the conductive film 112, and the oxide semiconductor film 120 described in Embodiment 1, respectively.
なお、図２９（Ｂ）においては、基板２５１０上に導電膜９０４を設ける構成について例示したが、これに限定されず、例えば、図３０（Ａ）に示すように、基板２５１０上に導電膜９０４を設けない構成としてもよい。また、図２９（Ｂ）においては、導電膜９１２上に酸化物半導体膜９２０を設ける構成について例示したが、これに限定されず、例えば、図３０（Ｂ）に示すように、酸化物半導体膜９２０を設けない構成としてもよい。または、図３０（Ｃ）に示すように、導電膜９０４、及び酸化物半導体膜９２０を設けない構成としてもよい。 Note that although FIG. 29B illustrates the structure in which the conductive film 904 is provided over the substrate 2510, the invention is not limited thereto, and for example, the conductive film 904 is provided over the substrate 2510 as illustrated in FIG. It is good also as a structure which does not provide. FIG. 29B illustrates the structure in which the oxide semiconductor film 920 is provided over the conductive film 912; however, the present invention is not limited thereto, and for example, as illustrated in FIG. A configuration without the 920 may be employed. Alternatively, as illustrated in FIG. 30C, the conductive film 904 and the oxide semiconductor film 920 may not be provided.
ただし、図２９（Ｂ）、及び図３０（Ａ）に示すように、異方性導電膜９４４と接続する領域には、酸化物半導体膜９２０を設ける構成が好ましい。酸化物半導体膜９２０を設ける構成とすることで、異方性導電膜９４４との密着性を向上させることができる。 However, as illustrated in FIGS. 29B and 30A, a structure in which the oxide semiconductor film 920 is provided in a region connected to the anisotropic conductive film 944 is preferable. With the structure in which the oxide semiconductor film 920 is provided, adhesion with the anisotropic conductive film 944 can be improved.
また、基板２５９０は、タッチセンサ２５９５と、タッチセンサ２５９５と電気的に接続する複数の配線２５９８とを有する。複数の配線２５９８は、基板２５９０の外周部に引き回され、その一部は端子を構成する。そして、該端子はＦＰＣ２５０９（２）と電気的に接続される。なお、図２４（Ｂ）では明瞭化のため、基板２５９０の裏面側（基板２５１０と対向する面側）に設けられるタッチセンサ２５９５の電極や配線等を実線で示している。 The substrate 2590 includes a touch sensor 2595 and a plurality of wirings 2598 electrically connected to the touch sensor 2595. The plurality of wirings 2598 are drawn around the outer periphery of the substrate 2590, and a part of them constitutes a terminal. The terminal is electrically connected to the FPC 2509 (2). Note that in FIG. 24B, for clarity, electrodes, wirings, and the like of the touch sensor 2595 provided on the back surface side of the substrate 2590 (the surface side facing the substrate 2510) are shown by solid lines.
タッチセンサ２５９５として、例えば静電容量方式のタッチセンサを適用できる。静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。 As the touch sensor 2595, for example, a capacitive touch sensor can be used. Examples of the electrostatic capacity method include a surface electrostatic capacity method and a projection electrostatic capacity method.
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式などがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。 As the projected capacitance method, there are mainly a self-capacitance method and a mutual capacitance method due to a difference in driving method. The mutual capacitance method is preferable because simultaneous multipoint detection is possible.
なお、図２４（Ｂ）に示すタッチセンサ２５９５は、投影型静電容量方式のタッチセンサを適用した構成である。 Note that a touch sensor 2595 illustrated in FIG. 24B has a structure to which a projected capacitive touch sensor is applied.
なお、タッチセンサ２５９５には、指等の検知対象の近接または接触を検知することができる、様々なセンサを適用することができる。 Note that as the touch sensor 2595, various sensors that can detect the proximity or contact of a detection target such as a finger can be used.
投影型静電容量方式のタッチセンサ２５９５は、電極２５９１と電極２５９２とを有する。電極２５９１は、複数の配線２５９８のいずれかと電気的に接続し、電極２５９２は複数の配線２５９８の他のいずれかと電気的に接続する。 The projected capacitive touch sensor 2595 includes an electrode 2591 and an electrode 2592. The electrode 2591 is electrically connected to any of the plurality of wirings 2598, and the electrode 2592 is electrically connected to any other of the plurality of wirings 2598.
電極２５９２は、図２４（Ａ）（Ｂ）に示すように、一方向に繰り返し配置された複数の四辺形が角部で接続される形状を有する。 As shown in FIGS. 24A and 24B, the electrode 2592 has a shape in which a plurality of quadrilaterals repeatedly arranged in one direction are connected at corners.
電極２５９１は四辺形であり、電極２５９２が延在する方向と交差する方向に繰り返し配置されている。 The electrode 2591 has a quadrangular shape and is repeatedly arranged in a direction intersecting with the direction in which the electrode 2592 extends.
配線２５９４は、電極２５９２を挟む二つの電極２５９１と電気的に接続する。このとき、電極２５９２と配線２５９４の交差部の面積ができるだけ小さくなる形状が好ましい。これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減できる。その結果、タッチセンサ２５９５を透過する光の輝度のバラツキを低減することができる。 The wiring 2594 is electrically connected to two electrodes 2591 that sandwich the electrode 2592. At this time, a shape in which the area of the intersection of the electrode 2592 and the wiring 2594 is as small as possible is preferable. Thereby, the area of the area | region in which the electrode is not provided can be reduced, and the dispersion | variation in the transmittance | permeability can be reduced. As a result, variation in luminance of light transmitted through the touch sensor 2595 can be reduced.
なお、電極２５９１及び電極２５９２の形状はこれに限定されず、様々な形状を取りうる。例えば、複数の電極２５９１をできるだけ隙間が生じないように配置し、絶縁層を介して電極２５９２を、電極２５９１と重ならない領域ができるように離間して複数設ける構成としてもよい。このとき、隣接する２つの電極２５９２の間に、これらとは電気的に絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい。 Note that the shapes of the electrode 2591 and the electrode 2592 are not limited thereto, and various shapes can be employed. For example, a plurality of electrodes 2591 may be arranged so as not to have a gap as much as possible, and a plurality of electrodes 2592 may be provided apart from each other so as to form a region that does not overlap with the electrodes 2591 with an insulating layer interposed therebetween. At this time, it is preferable to provide a dummy electrode electrically insulated from two adjacent electrodes 2592 because the area of regions having different transmittances can be reduced.
なお、電極２５９１、電極２５９２、配線２５９８などの導電膜、つまり、タッチパネルを構成する配線や電極に用いることのできる材料として、酸化インジウム、酸化錫、酸化亜鉛等を有する透明導電膜（例えば、ＩＴＯなど）が挙げられる。また、タッチパネルを構成する配線や電極に用いることのできる材料として、例えば、抵抗値が低い方が好ましい。一例として、銀、銅、アルミニウム、カーボンナノチューブ、グラフェン、ハロゲン化金属（ハロゲン化銀など）などを用いてもよい。さらに、非常に細くした（例えば、直径が数ナノメール）複数の導電体を用いて構成されるような金属ナノワイヤを用いてもよい。または、導電体を網目状にした金属メッシュを用いてもよい。一例としては、Ａｇナノワイヤ、Ｃｕナノワイヤ、Ａｌナノワイヤ、Ａｇメッシュ、Ｃｕメッシュ、Ａｌメッシュなどを用いてもよい。例えば、タッチパネルを構成する配線や電極にＡｇナノワイヤを用いる場合、可視光において透過率を８９％以上、シート抵抗値を４０Ω／ｃｍ２以上１００Ω／ｃｍ２以下とすることができる。また、上述したタッチパネルを構成する配線や電極に用いることのできる材料の一例である、金属ナノワイヤ、金属メッシュ、カーボンナノチューブ、グラフェンなどは、可視光において透過率が高いため、表示素子に用いる電極（例えば、画素電極または共通電極など）として用いてもよい。 Note that a conductive film such as an electrode 2591, an electrode 2592, and a wiring 2598, that is, a transparent conductive film containing indium oxide, tin oxide, zinc oxide, or the like as a material that can be used for a wiring or an electrode constituting a touch panel (for example, ITO Etc.). In addition, as a material that can be used for the wiring and electrodes constituting the touch panel, for example, a lower resistance value is preferable. As an example, silver, copper, aluminum, carbon nanotube, graphene, metal halide (such as silver halide), or the like may be used. Furthermore, a metal nanowire configured using a plurality of conductors that are very thin (for example, a diameter of several nanometers) may be used. Or you may use the metal mesh which made the conductor a mesh shape. As an example, Ag nanowire, Cu nanowire, Al nanowire, Ag mesh, Cu mesh, Al mesh, or the like may be used. For example, when Ag nanowires are used for wirings and electrodes constituting the touch panel, the transmittance in visible light can be 89% or more, and the sheet resistance value can be 40Ω / cm 2 or more and 100Ω / cm 2 or less. In addition, metal nanowires, metal meshes, carbon nanotubes, graphene, and the like, which are examples of materials that can be used for the wiring and electrodes included in the touch panel described above, have high transmittance in visible light; For example, it may be used as a pixel electrode or a common electrode.
＜３−２．表示装置に関する説明＞
次に、図２５（Ａ）（Ｂ）を用いて、表示装置２５０１の詳細について説明する。図２５（Ａ）（Ｂ）は、図２４（Ｂ）に示す一点鎖線Ｘ１−Ｘ２間の断面図に相当する。
<3-2. Explanation about display device>
Next, details of the display device 2501 will be described with reference to FIGS. FIGS. 25A and 25B correspond to cross-sectional views taken along dashed-dotted line X1-X2 in FIG.
なお、以下の説明においては、光源（バックライト、サイドライト等）を設けて、光を透過する透過型の液晶表示装置について説明を行う。なお、図面においては、光源を省略している。また、本発明の一態様の表示装置については、透過型の液晶表示装置に限定されず、例えば、外光を反射して表示する反射型の液晶表示装置または、透過型と反射型との両方の機能を有する液晶表示装置としてもよい。 In the following description, a transmissive liquid crystal display device that is provided with a light source (backlight, sidelight, etc.) and transmits light will be described. In the drawing, the light source is omitted. The display device of one embodiment of the present invention is not limited to a transmissive liquid crystal display device. For example, the reflective liquid crystal display device reflects and displays external light, or both the transmissive and reflective types. A liquid crystal display device having the above functions may be used.
図２５（Ａ）に示す表示装置２５０１の画素２５０５は、液晶素子２５５１と、液晶素子２５５１に電力を供給することができるトランジスタ２５０２ｔと、を有する。なお、トランジスタ２５０２ｔは、基板２５１０上に設けられ、基板２５１０と対向する位置に、基板２５７０が設けられる。 A pixel 2505 of the display device 2501 illustrated in FIG. 25A includes a liquid crystal element 2551 and a transistor 2502t that can supply power to the liquid crystal element 2551. Note that the transistor 2502t is provided over the substrate 2510, and the substrate 2570 is provided at a position facing the substrate 2510.
また、液晶素子２５５１は、画素電極と、共通電極と、画素電極、及び共通電極の上方に液晶層２５２９と、を有する。また、図２５（Ａ）に示すように、画素電極及び共通電極と対向する位置に対向電極を設けてもよい。液晶素子２５５１は、画素電極と共通電極との間に印加される電圧によって、液晶層２５２９の配向状態を変えることができる。また、また、図２５（Ａ）において図示しないが、液晶層２５２９と接する面に、配向膜を設ける構成としてもよい。 The liquid crystal element 2551 includes a pixel electrode, a common electrode, a pixel electrode, and a liquid crystal layer 2529 above the common electrode. In addition, as illustrated in FIG. 25A, a counter electrode may be provided at a position facing the pixel electrode and the common electrode. In the liquid crystal element 2551, the alignment state of the liquid crystal layer 2529 can be changed by a voltage applied between the pixel electrode and the common electrode. Although not illustrated in FIG. 25A, an alignment film may be provided on a surface in contact with the liquid crystal layer 2529.
基板２５１０及び基板２５７０としては、例えば、水蒸気の透過率が１０−５ｇ／（ｍ２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する材料を好適に用いることができる。または、基板２５１０の熱膨張率と、基板２５７０の熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０−３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下である材料を好適に用いることができる。 As the substrate 2510 and the substrate 2570, for example, a flexible material having a water vapor transmission rate of 10 −5 g / (m 2 · day) or less, preferably 10 −6 g / (m 2 · day) or less. Can be suitably used. Alternatively, a material in which the thermal expansion coefficient of the substrate 2510 and the thermal expansion coefficient of the substrate 2570 are approximately equal is preferably used. For example, a material having a linear expansion coefficient of 1 × 10 −3 / K or less, preferably 5 × 10 −5 / K or less, more preferably 1 × 10 −5 / K or less can be suitably used.
なお、基板２５１０は、素子への不純物の拡散を防ぐ絶縁層２５１０ａと、可撓性基板２５１０ｂと、絶縁層２５１０ａ及び可撓性基板２５１０ｂを貼り合わせる接着層２５１０ｃと、を有する積層体である。また、基板２５７０は、素子への不純物の拡散を防ぐ絶縁層２５７０ａと、可撓性基板２５７０ｂと、絶縁層２５７０ａ及び可撓性基板２５７０ｂを貼り合わせる接着層２５７０ｃと、を有する積層体である。 Note that the substrate 2510 is a stacked body including an insulating layer 2510a that prevents diffusion of impurities into the element, a flexible substrate 2510b, and an adhesive layer 2510c that bonds the insulating layer 2510a and the flexible substrate 2510b. The substrate 2570 is a stack including an insulating layer 2570a that prevents diffusion of impurities into the element, a flexible substrate 2570b, and an adhesive layer 2570c that bonds the insulating layer 2570a and the flexible substrate 2570b.
接着層２５１０ｃ及び接着層２５７０ｃとしては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアクリル樹脂、ポリウレタン、エポキシ樹脂もしくはシロキサン結合を有する樹脂を含む材料を用いることができる。 As the adhesive layer 2510c and the adhesive layer 2570c, for example, a material containing polyester, polyolefin, polyamide (nylon, aramid, or the like), polyimide, polycarbonate, an acrylic resin, polyurethane, an epoxy resin, or a resin having a siloxane bond can be used.
液晶層２５２９としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。また、液晶表示装置として、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相を示す液晶を用いる場合、配向膜を設けなくてもよいのでラビング処理が不要となる。ラビング処理が不要となることで、ラビング処理時に引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。 As the liquid crystal layer 2529, a thermotropic liquid crystal, a low molecular liquid crystal, a high molecular liquid crystal, a high molecular dispersion liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions. In the case where a horizontal electric field method is employed as the liquid crystal display device, a liquid crystal exhibiting a blue phase for which an alignment film is not used may be used. In the case of using a liquid crystal exhibiting a blue phase, a rubbing treatment is not necessary because an alignment film need not be provided. By eliminating the rubbing treatment, electrostatic breakdown caused during the rubbing treatment can be prevented, and defects and breakage of the liquid crystal display device during the manufacturing process can be reduced.
また、基板２５７０には、着色膜２５６７と、遮光膜２５６８が設けられる。また、着色膜２５６７、遮光膜２５６８の下方には、絶縁膜２５３１が設けられる。絶縁膜２５３１は、着色膜２５６７及び遮光膜２５６８に起因する凹凸を平坦化する機能を有する。絶縁膜２５３１としては、例えば、有機樹脂膜を用いればよい。また、図２５（Ａ）に示す表示装置２５０１は、図中に示す矢印の方に光源からの光を透過することができる。また、基板２４１０と、基板２５７０とは、シール材２５６０によって、封止されている。 Further, the substrate 2570 is provided with a coloring film 2567 and a light-shielding film 2568. Further, an insulating film 2531 is provided below the coloring film 2567 and the light-shielding film 2568. The insulating film 2531 has a function of planarizing unevenness caused by the coloring film 2567 and the light-shielding film 2568. As the insulating film 2531, for example, an organic resin film may be used. In addition, the display device 2501 illustrated in FIG. 25A can transmit light from a light source in the direction of the arrow illustrated in the drawing. Further, the substrate 2410 and the substrate 2570 are sealed with a sealant 2560.
なお、遮光膜２５６８は、着色膜２５６７を囲むように設けられている。着色膜２５６７としては、特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。 Note that the light-shielding film 2568 is provided so as to surround the coloring film 2567. The coloring film 2567 may have a function of transmitting light in a specific wavelength band, for example, a color filter that transmits light in a red wavelength band, a color filter that transmits light in a green wavelength band, A color filter that transmits light in the blue wavelength band, a color filter that transmits light in the yellow wavelength band, and the like can be used. Each color filter can be formed using a variety of materials by a printing method, an inkjet method, an etching method using a photolithography technique, or the like.
また、走査線駆動回路２５０４は、トランジスタ２５０３ｔと、容量素子２５０３ｃとを有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる。 In addition, the scan line driver circuit 2504 includes a transistor 2503t and a capacitor 2503c. Note that the driver circuit can be formed over the same substrate in the same process as the pixel circuit.
また、基板２５１０上には、信号を供給することができる配線２５１１が設けられる。また、配線２５１１上には、配線２５１９が設けられる。また、配線２５１９には、ＦＰＣ２５０９（１）が電気的に接続される。また、ＦＰＣ２５０９（１）は、ビデオ信号、クロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ２５０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。 A wiring 2511 capable of supplying a signal is provided over the substrate 2510. A wiring 2519 is provided over the wiring 2511. In addition, the FPC 2509 (1) is electrically connected to the wiring 2519. The FPC 2509 (1) has a function of supplying a video signal, a clock signal, a start signal, a reset signal, and the like. Note that a printed wiring board (PWB) may be attached to the FPC 2509 (1).
なお、トランジスタ２５０２ｔ及びトランジスタ２５０３ｔのいずれか一方または双方に先の実施の形態に示すトランジスタを適用すればよい。本実施の形態で用いるトランジスタは、高純度化し結晶性が高い酸化物半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。なお、リフレッシュ動作の詳細については、後述する。 Note that the transistor described in any of the above embodiments may be applied to one or both of the transistor 2502t and the transistor 2503t. The transistor used in this embodiment includes an oxide semiconductor film which is highly purified and has high crystallinity. The transistor can reduce a current value in an off state (off-state current value). Therefore, the holding time of an electric signal such as an image signal can be increased, and the writing interval can be set longer in the power-on state. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of suppressing power consumption. Details of the refresh operation will be described later.
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置２５０１に用いることで、画素回路のスイッチングトランジスタと、駆動回路に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素回路においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。 In addition, the transistor used in this embodiment can have a relatively high field-effect mobility, and thus can be driven at high speed. For example, by using such a transistor capable of high-speed driving for the display device 2501, the switching transistor of the pixel circuit and the driver transistor used for the driver circuit can be formed over the same substrate. That is, since it is not necessary to use a semiconductor device formed of a silicon wafer or the like as a separate drive circuit, the number of parts of the semiconductor device can be reduced. In the pixel circuit, a high-quality image can be provided by using a transistor that can be driven at high speed.
＜３−３．タッチセンサに関する説明＞
次に、図２５（Ｂ）を用いて、タッチセンサ２５９５の詳細について説明する。図２５（Ｂ）は、図２４（Ｂ）に示す一点鎖線Ｘ３−Ｘ４間の断面図に相当する。
<3-3. Explanation about touch sensor>
Next, details of the touch sensor 2595 will be described with reference to FIG. FIG. 25B corresponds to a cross-sectional view taken along dashed-dotted line X3-X4 in FIG.
タッチセンサ２５９５は、基板２５９０上に千鳥状に配置された電極２５９１及び電極２５９２と、電極２５９１及び電極２５９２を覆う絶縁層２５９３と、隣り合う電極２５９１を電気的に接続する配線２５９４とを有する。 The touch sensor 2595 includes electrodes 2591 and electrodes 2592 that are arranged in a staggered pattern on the substrate 2590, an insulating layer 2593 that covers the electrodes 2591 and 2592, and wiring 2594 that electrically connects adjacent electrodes 2591.
電極２５９１及び電極２５９２は、透光性を有する導電材料を用いて形成する。透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法等を挙げることができる。 The electrodes 2591 and 2592 are formed using a light-transmitting conductive material. As the light-transmitting conductive material, a conductive oxide such as indium oxide, indium tin oxide, indium zinc oxide, zinc oxide, or zinc oxide to which gallium is added can be used. Note that a film containing graphene can also be used. The film containing graphene can be formed, for example, by reducing a film containing graphene oxide formed in a film shape. Examples of the reduction method include a method of applying heat.
例えば、透光性を有する導電性材料を基板２５９０上にスパッタリング法により成膜した後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して、電極２５９１及び電極２５９２を形成することができる。 For example, after forming a light-transmitting conductive material over the substrate 2590 by a sputtering method, unnecessary portions are removed by various patterning techniques such as a photolithography method, so that the electrode 2591 and the electrode 2592 are formed. be able to.
また、絶縁層２５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。 As a material used for the insulating layer 2593, for example, an inorganic insulating material such as silicon oxide, silicon oxynitride, or aluminum oxide can be used in addition to a resin such as acrylic or epoxy, or a resin having a siloxane bond.
また、電極２５９１に達する開口が絶縁層２５９３に設けられ、配線２５９４が隣接する電極２５９１と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高めることができるため、配線２５９４に好適に用いることができる。また、電極２５９１及び電極２５９２より導電性の高い材料は、電気抵抗を低減できるため配線２５９４に好適に用いることができる。 An opening reaching the electrode 2591 is provided in the insulating layer 2593 so that the wiring 2594 is electrically connected to the adjacent electrode 2591. Since the light-transmitting conductive material can increase the aperture ratio of the touch panel, it can be preferably used for the wiring 2594. A material having higher conductivity than the electrodes 2591 and 2592 can be preferably used for the wiring 2594 because electric resistance can be reduced.
電極２５９２は、一方向に延在し、複数の電極２５９２がストライプ状に設けられている。また、配線２５９４は電極２５９２と交差して設けられている。 The electrode 2592 extends in one direction, and a plurality of electrodes 2592 are provided in a stripe shape. The wiring 2594 is provided so as to intersect with the electrode 2592.
一対の電極２５９１が１つの電極２５９２を挟んで設けられる。また、配線２５９４は一対の電極２５９１を電気的に接続している。 A pair of electrodes 2591 is provided with one electrode 2592 interposed therebetween. The wiring 2594 electrically connects the pair of electrodes 2591.
なお、複数の電極２５９１は、１つの電極２５９２と必ずしも直交する方向に配置される必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。 Note that the plurality of electrodes 2591 are not necessarily arranged in a direction orthogonal to the one electrode 2592, and may be arranged to form an angle of more than 0 degree and less than 90 degrees.
また、配線２５９８は、電極２５９１または電極２５９２と電気的に接続される。また、配線２５９８の一部は、端子として機能する。配線２５９８としては、例えば、アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いることができる。 The wiring 2598 is electrically connected to the electrode 2591 or the electrode 2592. In addition, part of the wiring 2598 functions as a terminal. As the wiring 2598, for example, a metal material such as aluminum, gold, platinum, silver, nickel, titanium, tungsten, chromium, molybdenum, iron, cobalt, copper, or palladium, or an alloy material containing the metal material is used. it can.
なお、絶縁層２５９３及び配線２５９４を覆う絶縁層を設けて、タッチセンサ２５９５を保護してもよい。 Note that an insulating layer that covers the insulating layer 2593 and the wiring 2594 may be provided to protect the touch sensor 2595.
また、接続層２５９９は、配線２５９８とＦＰＣ２５０９（２）を電気的に接続させる。 The connection layer 2599 electrically connects the wiring 2598 and the FPC 2509 (2).
接続層２５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。 As the connection layer 2599, an anisotropic conductive film (ACF: Anisotropic Conductive Film), an anisotropic conductive paste (ACP: Anisotropic Conductive Paste), or the like can be used.
＜３−４．タッチパネルに関する説明＞
次に、図２６を用いて、タッチパネル２０００の詳細について説明する。図２６は、図２４（Ａ）に示す一点鎖線Ｘ５−Ｘ６間の断面図に相当する。
<3-4. Explanation about touch panel>
Next, details of the touch panel 2000 will be described with reference to FIG. FIG. 26 corresponds to a cross-sectional view taken along alternate long and short dash line X5-X6 in FIG.
図２６に示すタッチパネル２０００は、図２５（Ａ）で説明した表示装置２５０１と、図２５（Ｂ）で説明したタッチセンサ２５９５と、を貼り合わせた構成である。 A touch panel 2000 illustrated in FIG. 26 has a structure in which the display device 2501 illustrated in FIG. 25A and the touch sensor 2595 described in FIG.
また、図２６に示すタッチパネル２０００は、図２５（Ａ）（Ｂ）で説明した構成の他、接着膜２５９７と、反射防止膜２５６９と、を有する。 A touch panel 2000 illustrated in FIG. 26 includes an adhesive film 2597 and an antireflection film 2569 in addition to the structure described with reference to FIGS.
接着膜２５９７は、配線２５９４と接して設けられる。なお、接着膜２５９７は、タッチセンサ２５９５が表示装置２５０１に重なるように、基板２５９０を基板２５７０に貼り合わせている。また、接着膜２５９７は、透光性を有すると好ましい。また、接着膜２５９７としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、アクリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いることができる。 The adhesive film 2597 is provided in contact with the wiring 2594. Note that the adhesive film 2597 attaches the substrate 2590 to the substrate 2570 so that the touch sensor 2595 overlaps the display device 2501. The adhesive film 2597 preferably has a light-transmitting property. As the adhesive film 2597, a thermosetting resin or an ultraviolet curable resin can be used. For example, an acrylic resin, a urethane resin, an epoxy resin, or a siloxane resin can be used.
反射防止膜２５６９は、画素に重なる位置に設けられる。反射防止膜２５６９として、例えば円偏光板を用いることができる。 The antireflection film 2569 is provided at a position overlapping the pixel. As the antireflection film 2569, for example, a circularly polarizing plate can be used.
＜３−５．タッチパネルの駆動方法に関する説明＞
次に、タッチパネルの駆動方法の一例について、図２７を用いて説明を行う。
<3-5. Explanation of touch panel drive method>
Next, an example of a touch panel driving method will be described with reference to FIG.
図２７（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図２７（Ａ）では、パルス電圧出力回路２６０１、電流検出回路２６０２を示している。なお、図２７（Ａ）では、パルス電圧が与えられる電極２６２１をＸ１−Ｘ６として、電流の変化を検知する電極２６２２をＹ１−Ｙ６として、それぞれ６本の配線で例示している。また、図２７（Ａ）は、電極２６２１と、電極２６２２とが重畳することで形成される容量２６０３を示している。なお、電極２６２１と電極２６２２とはその機能を互いに置き換えてもよい。 FIG. 27A is a block diagram illustrating a structure of a mutual capacitive touch sensor. FIG. 27A shows a pulse voltage output circuit 2601 and a current detection circuit 2602. In FIG. 27A, an electrode 2621 to which a pulse voltage is applied is represented by X1-X6, and an electrode 2622 for detecting a change in current is represented by Y1-Y6. FIG. 27A illustrates a capacitor 2603 formed by overlapping an electrode 2621 and an electrode 2622. Note that the functions of the electrode 2621 and the electrode 2622 may be interchanged.
パルス電圧出力回路２６０１は、Ｘ１−Ｘ６の配線に順にパルスを印加するための回路である。Ｘ１−Ｘ６の配線にパルス電圧が印加されることで、容量２６０３を形成する電極２６２１と電極２６２２との間に電界が生じる。この電極間に生じる電界が遮蔽等により容量２６０３の相互容量に変化を生じさせることを利用して、被検知体の近接、または接触を検出することができる。 The pulse voltage output circuit 2601 is a circuit for sequentially applying pulses to the wiring lines X1 to X6. When a pulse voltage is applied to the wiring of X1-X6, an electric field is generated between the electrode 2621 and the electrode 2622 forming the capacitor 2603. By utilizing the fact that the electric field generated between the electrodes causes a change in the mutual capacitance of the capacitor 2603 due to shielding or the like, it is possible to detect the proximity or contact of the detection object.
電流検出回路２６０２は、容量２６０３での相互容量の変化による、Ｙ１−Ｙ６の配線での電流の変化を検出するための回路である。Ｙ１−Ｙ６の配線では、被検知体の近接、または接触がないと検出される電流値に変化はないが、検出する被検知体の近接、または接触により相互容量が減少する場合には電流値が減少する変化を検出する。なお電流の検出は、積分回路等を用いて行えばよい。 The current detection circuit 2602 is a circuit for detecting a change in current in the wiring of Y1-Y6 due to a change in mutual capacitance in the capacitor 2603. In the wiring of Y1-Y6, there is no change in the current value detected when there is no proximity or contact with the detected object, but the current value when the mutual capacitance decreases due to the proximity or contact with the detected object. Detect changes that decrease. Note that current detection may be performed using an integration circuit or the like.
次に、図２７（Ｂ）には、図２７（Ａ）で示す相互容量方式のタッチセンサにおける入出力波形のタイミングチャートを示す。図２７（Ｂ）では、１フレーム期間で各行列での被検知体の検出を行うものとする。また図２７（Ｂ）では、被検知体を検出しない場合（非タッチ）と被検知体を検出する場合（タッチ）との２つの場合について示している。なおＹ１−Ｙ６の配線については、検出される電流値に対応する電圧値とした波形を示している。 Next, FIG. 27B shows a timing chart of input / output waveforms in the mutual capacitance type touch sensor shown in FIG. In FIG. 27B, it is assumed that the detection target is detected in each matrix in one frame period. FIG. 27B shows two cases, that is, a case where the detected object is not detected (non-touch) and a case where the detected object is detected (touch). In addition, about the wiring of Y1-Y6, the waveform made into the voltage value corresponding to the detected electric current value is shown.
Ｘ１−Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧にしたがってＹ１−Ｙ６の配線での波形が変化する。被検知体の近接または接触がない場合には、Ｘ１−Ｘ６の配線の電圧の変化に応じてＹ１−Ｙ６の波形が一様に変化する。一方、被検知体が近接または接触する箇所では、電流値が減少するため、これに対応する電圧値の波形も変化する。 A pulse voltage is sequentially applied to the X1-X6 wiring, and the waveform of the Y1-Y6 wiring changes according to the pulse voltage. When there is no proximity or contact of the detection object, the waveform of Y1-Y6 changes uniformly according to the change of the voltage of the wiring of X1-X6. On the other hand, since the current value decreases at the location where the detection object is close or in contact, the waveform of the voltage value corresponding to this also changes.
このように、相互容量の変化を検出することにより、被検知体の近接または接触を検知することができる。 In this way, by detecting the change in mutual capacitance, the proximity or contact of the detection target can be detected.
＜３−６．センサ回路に関する説明＞
また、図２７（Ａ）ではタッチセンサとして配線の交差部に容量２６０３のみを設けるパッシブ型のタッチセンサの構成を示したが、トランジスタと容量とを有するアクティブ型のタッチセンサとしてもよい。アクティブ型のタッチセンサに含まれるセンサ回路の一例を図２８に示す。
<3-6. Explanation about sensor circuit>
FIG. 27A illustrates a structure of a passive touch sensor in which only a capacitor 2603 is provided at a wiring intersection as a touch sensor; however, an active touch sensor including a transistor and a capacitor may be used. An example of a sensor circuit included in the active touch sensor is shown in FIG.
図２８に示すセンサ回路は、容量２６０３と、トランジスタ２６１１と、トランジスタ２６１２と、トランジスタ２６１３とを有する。 The sensor circuit illustrated in FIG. 28 includes a capacitor 2603, a transistor 2611, a transistor 2612, and a transistor 2613.
トランジスタ２６１３はゲートに信号Ｇ２が与えられ、ソースまたはドレインの一方に電圧ＶＲＥＳが与えられ、他方が容量２６０３の一方の電極およびトランジスタ２６１１のゲートと電気的に接続する。トランジスタ２６１１は、ソースまたはドレインの一方がトランジスタ２６１２のソースまたはドレインの一方と電気的に接続し、他方に電圧ＶＳＳが与えられる。トランジスタ２６１２は、ゲートに信号Ｇ１が与えられ、ソースまたはドレインの他方が配線ＭＬと電気的に接続する。容量２６０３の他方の電極には電圧ＶＳＳが与えられる。 The gate of the transistor 2613 is supplied with the signal G2, the voltage VRES is supplied to one of a source and a drain, and the other is electrically connected to one electrode of the capacitor 2603 and the gate of the transistor 2611. In the transistor 2611, one of a source and a drain is electrically connected to one of a source and a drain of the transistor 2612, and the voltage VSS is supplied to the other. In the transistor 2612, the gate is supplied with the signal G1, and the other of the source and the drain is electrically connected to the wiring ML. The voltage VSS is applied to the other electrode of the capacitor 2603.
次に、図２８に示すセンサ回路の動作について説明する。まず、信号Ｇ２としてトランジスタ２６１３をオン状態とする電位が与えられることで、トランジスタ２６１１のゲートが接続されるノードｎに電圧ＶＲＥＳに対応した電位が与えられる。次に、信号Ｇ２としてトランジスタ２６１３をオフ状態とする電位が与えられることで、ノードｎの電位が保持される。 Next, the operation of the sensor circuit shown in FIG. 28 will be described. First, a potential for turning on the transistor 2613 is supplied as the signal G2, so that a potential corresponding to the voltage VRES is applied to the node n to which the gate of the transistor 2611 is connected. Next, a potential for turning off the transistor 2613 is supplied as the signal G2, so that the potential of the node n is held.
続いて、指等の被検知体の近接または接触により、容量２６０３の相互容量が変化することに伴い、ノードｎの電位がＶＲＥＳから変化する。 Subsequently, the potential of the node n changes from VRES as the mutual capacitance of the capacitor 2603 changes due to the proximity or contact of a detection object such as a finger.
読み出し動作は、信号Ｇ１にトランジスタ２６１２をオン状態とする電位を与える。ノードｎの電位に応じてトランジスタ２６１１に流れる電流、すなわち配線ＭＬに流れる電流が変化する。この電流を検出することにより、被検知体の近接または接触を検出することができる。 In the reading operation, a potential for turning on the transistor 2612 is supplied to the signal G1. The current flowing through the transistor 2611, that is, the current flowing through the wiring ML is changed in accordance with the potential of the node n. By detecting this current, the proximity or contact of the detection object can be detected.
トランジスタ２６１１、トランジスタ２６１２、及びトランジスタ２６１３に先の実施の形態に示すトランジスタを適用することができる。とくにトランジスタ２６１３に先の実施の形態に示すトランジスタを適用することにより、ノードｎの電位を長期間に亘って保持することが可能となり、ノードｎにＶＲＥＳを供給しなおす動作（リフレッシュ動作）の頻度を減らすことができる。 The transistor described in any of the above embodiments can be applied to the transistor 2611, the transistor 2612, and the transistor 2613. In particular, when the transistor described in any of the above embodiments is applied to the transistor 2613, the potential of the node n can be held for a long time, and the frequency of the operation (refresh operation) of supplying VRES to the node n again is achieved. Can be reduced.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態４）
本実施の形態においては、本発明の一態様の半導体装置を有する表示装置、及び当該表示装置の駆動方法について、図３１乃至図３４を用いて説明を行う。
(Embodiment 4)
In this embodiment, a display device including the semiconductor device of one embodiment of the present invention and a method for driving the display device will be described with reference to FIGS.
なお、本発明の一態様の表示装置は、情報処理部、演算部、記憶部、表示部、及び入力部等を有していてもよい。 Note that the display device of one embodiment of the present invention may include an information processing portion, a calculation portion, a storage portion, a display portion, an input portion, and the like.
また、本発明の一態様の表示装置において、同一画像（静止画像）を連続して表示する場合、同一画像の信号を書き込む回数（リフレッシュするともいう）を低減することで、消費電力の低減を図ることができる。なお、リフレッシュを行う頻度をリフレッシュレート（走査周波数、垂直同期周波数ともいう）という。以下では、リフレッシュレートを低減し、目の疲労が少ない表示装置について説明する。 In the display device of one embodiment of the present invention, in the case where the same image (still image) is continuously displayed, power consumption can be reduced by reducing the number of times the signal of the same image is written (also referred to as refresh). Can be planned. Note that the frequency of refreshing is referred to as a refresh rate (also referred to as a scanning frequency or a vertical synchronization frequency). In the following, a display device with reduced refresh rate and less eye fatigue will be described.
目の疲労には、神経系の疲労と、筋肉系の疲労の２種類がある。神経系の疲労は、表示装置の発光、点滅画面を、長時間見続けることで、その明るさが眼の網膜や神経、脳を刺激して疲れさせるものである。筋肉系の疲労は、ピント調節のときに使用する毛様体の筋肉を酷使することにより疲れさせるものである。 There are two types of eye fatigue: nervous system fatigue and muscular fatigue. The fatigue of the nervous system is that the brightness of the display device keeps on watching the light emission and blinking screen for a long time, and the brightness stimulates the eye's retina, nerves, and brain to cause fatigue. The fatigue of the muscular system is caused by overworking the ciliary muscle used for focus adjustment.
図３１（Ａ）に、従来の表示装置の表示を表す模式図を示す。図３１（Ａ）に示すように、従来の表示装置では、１秒間に６０回の画像の書き換えが行われている。このような画面を長時間見続けることにより、使用者の眼の網膜や神経、脳を刺激して眼の疲労が引き起こされるおそれがあった。 FIG. 31A is a schematic diagram showing the display of a conventional display device. As shown in FIG. 31A, the conventional display device rewrites an image 60 times per second. Continuing to watch such a screen for a long time may cause eye fatigue by stimulating the retina, nerves, and brain of the user's eyes.
本発明の一態様の表示装置においては、表示装置の画素部に、酸化物半導体を用いたトランジスタ、例えば、ＣＡＡＣ−ＯＳを用いたトランジスタを適用する。当該トランジスタのオフ電流は、極めて小さい。従って、表示装置のリフレッシュレートを下げても、表示装置の輝度の維持が可能となる。 In the display device of one embodiment of the present invention, a transistor including an oxide semiconductor, for example, a transistor using CAAC-OS is applied to a pixel portion of the display device. The off-state current of the transistor is extremely small. Therefore, the luminance of the display device can be maintained even when the refresh rate of the display device is lowered.
つまり、図３１（Ｂ）に示すように、例えば、５秒間に１回の画像の書き換えが可能となるため、極力長い時間同じ映像を見ることが可能となり、使用者に視認される画面のちらつきが低減される。これにより、使用者の眼の網膜や神経、脳の刺激が低減され、神経系の疲労が軽減される。 That is, as shown in FIG. 31B, for example, the image can be rewritten once every 5 seconds, so that the same image can be viewed for as long as possible, and the screen flickers visible to the user. Is reduced. This reduces irritation of the retina, nerves, and brain of the user's eyes and reduces nervous system fatigue.
また、図３２（Ａ）に示すように、１画素のサイズが大きい場合（例えば精細度が１５０ｐｐｉ未満の場合）、表示装置に表示された文字はぼやけてしまう。表示装置に表示されたぼやけた文字を長時間見続けると、毛様体の筋肉が、絶えずピントを合わせようと動いているにもかかわらず、ピントが合わせづらい状態が続くことになり、目に負担をかけてしまうおそれがある。 Further, as shown in FIG. 32A, when the size of one pixel is large (for example, when the definition is less than 150 ppi), the characters displayed on the display device are blurred. If you keep looking at the blurred characters displayed on the display device for a long time, the ciliary muscles will continue to focus, but it will be difficult to focus. There is a risk of burden.
これに対し、図３２（Ｂ）に示すように、本発明の一態様に係る表示装置では、１画素のサイズが小さく高精細な表示が可能となるため、緻密で滑らかな表示とすることができる。これにより、毛様体の筋肉が、ピントを合わせやすくなるため、使用者の筋肉系の疲労が軽減される。表示装置の解像度を１５０ｐｐｉ以上、好ましくは２００ｐｐｉ以上、さらに好ましくは３００ｐｐｉ以上とすることにより、使用者の筋肉系の疲労を効果的に低減することができる。 In contrast, as illustrated in FIG. 32B, in the display device according to one embodiment of the present invention, the size of one pixel is small and high-definition display is possible; it can. This makes it easier for the ciliary muscles to focus, thus reducing fatigue of the user's muscular system. By setting the resolution of the display device to 150 ppi or more, preferably 200 ppi or more, and more preferably 300 ppi or more, fatigue of the user's muscular system can be effectively reduced.
なお、目の疲労を定量的に測定する方法が検討されている。例えば、神経系の疲労の評価指標としては、臨界融合周波数（ＣＦＦ：Ｃｒｉｔｉｃａｌ Ｆｌｉｃｋｅｒ（Ｆｕｓｉｏｎ） Ｆｒｅｑｕｅｎｃｙ）などが知られている。また、筋肉系の疲労の評価指標としては、調節時間や調節近点距離などが知られている。 A method for quantitatively measuring eye fatigue has been studied. For example, critical fusion frequency (CFF: Critical Flicker (Fusion) Frequency) is known as an evaluation index of fatigue of the nervous system. Further, as an evaluation index of muscular fatigue, adjustment time, adjustment near point distance, and the like are known.
そのほか、目の疲労を評価する方法として、脳波測定、サーモグラフィ法、瞬きの回数の測定、涙液量の評価、瞳孔の収縮反応速度の評価や、自覚症状を調査するためのアンケート等がある。 Other methods for evaluating eye fatigue include electroencephalography, thermography, measurement of the number of blinks, evaluation of tear volume, evaluation of the contraction response rate of the pupil, and a questionnaire for investigating subjective symptoms.
例えば、上記の様々な方法により、本発明の一態様の表示装置の駆動方法を評価することができる。 For example, the driving method of the display device of one embodiment of the present invention can be evaluated by the above various methods.
＜４．表示装置の駆動方法＞
ここで、本発明の一態様の表示装置の駆動方法について、図３３を用いて説明する。
<4. Driving method of display device>
Here, a method for driving the display device of one embodiment of the present invention is described with reference to FIGS.
［イメージ情報の表示例］
以下では、２つの異なるイメージ情報を含む画像を移動させて表示する例について示す。
[Display example of image information]
Hereinafter, an example in which an image including two different image information is moved and displayed will be described.
図３３（Ａ）には、表示部４５０にウィンドウ４５１と、ウィンドウ４５１に表示された静止画像である第１の画像４５２ａが表示されている例を示している。 FIG. 33A illustrates an example in which a window 451 and a first image 452a that is a still image displayed in the window 451 are displayed on the display portion 450.
このとき、第１のリフレッシュレートで表示を行っていることが好ましい。なお、第１のリフレッシュレートとしては、１．１６×１０−５Ｈｚ（１日に約１回の頻度）以上１Ｈｚ以下、または２．７８×１０−４Ｈｚ（１時間に約１回の頻度）以上０．５Ｈｚ以下、または１．６７×１０−２Ｈｚ（１分間に約１回の頻度）以上０．１Ｈｚ以下とすることができる。 At this time, it is preferable to display at the first refresh rate. The first refresh rate is 1.16 × 10 −5 Hz (frequency about once a day) or more and 1 Hz or less, or 2.78 × 10 −4 Hz (frequency about once per hour). ) 0.5 Hz or less, or 1.67 × 10 −2 Hz (frequency about once per minute) or more and 0.1 Hz or less.
このように、第１のリフレッシュレートを極めて小さい値に設定し、画面の書き換えの頻度を低減することで、実質的にちらつきを生じない表示を実現でき、より効果的に使用者の目の疲労を低減することができる。 In this way, by setting the first refresh rate to an extremely small value and reducing the frequency of screen rewriting, it is possible to realize a display that does not substantially cause flickering, and more effectively, the user's eye fatigue. Can be reduced.
なお、ウィンドウ４５１は、例えば画像表示アプリケーションソフトを実行することにより表示され、画像を表示する表示領域を含む。 The window 451 is displayed by executing image display application software, for example, and includes a display area for displaying an image.
また、ウィンドウ４５１の下部には、異なるイメージ情報に表示を切り替えるためのボタン４５３を有する。使用者がボタン４５３を選択する操作を行うことにより、画像を移動させる命令を表示装置の情報処理部に与えることができる。 In addition, a button 453 for switching the display to different image information is provided at the bottom of the window 451. When the user performs an operation of selecting the button 453, a command for moving the image can be given to the information processing unit of the display device.
なお、使用者の操作方法は入力手段に応じて設定すればよい。例えば入力手段として表示部４５０に重ねて設けられたタッチパネルを用いる場合には、指やスタイラス等によりボタン４５３をタッチする操作や、画像をスライドさせるようなジェスチャ入力を行うことにより操作することができる。ジェスチャ入力や音声入力を用いる場合には、必ずしもボタン４５３を表示しなくてもよい。 In addition, what is necessary is just to set a user's operation method according to an input means. For example, when a touch panel provided over the display unit 450 is used as an input unit, the touch panel 453 can be operated by touching the button 453 with a finger, a stylus, or the like, or by performing gesture input such as sliding an image. . When gesture input or voice input is used, the button 453 is not necessarily displayed.
画像を移動させる命令を表示装置の情報処理部が受け取ると、ウィンドウ４５１内に表示された画像の移動が開始される（図３３（Ｂ））。 When the information processing unit of the display device receives a command to move the image, the movement of the image displayed in the window 451 is started (FIG. 33B).
なお、図３３（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、画像の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更すると好ましい。第２のリフレッシュレートは、動画像の表示を行うために必要な値である。例えば、第２のリフレッシュレートは、３０Ｈｚ以上９６０Ｈｚ以下、好ましくは６０Ｈｚ以上９６０Ｈｚ以下、より好ましくは７５Ｈｚ以上９６０Ｈｚ以下、より好ましくは１２０Ｈｚ以上９６０Ｈｚ以下、より好ましくは２４０Ｈｚ以上９６０Ｈｚ以下とすることができる。 Note that when the display is performed at the first refresh rate at the time of FIG. 33A, it is preferable to change the refresh rate to the second refresh rate before moving the image. The second refresh rate is a value necessary for displaying a moving image. For example, the second refresh rate can be 30 Hz to 960 Hz, preferably 60 Hz to 960 Hz, more preferably 75 Hz to 960 Hz, more preferably 120 Hz to 960 Hz, more preferably 240 Hz to 960 Hz.
第２のリフレッシュレートを、第１のリフレッシュレートよりも高い値に設定することにより、動画像をより滑らかに自然に表示することができる。また書き換えに伴うちらつき（フリッカともいう）が使用者に視認されることが抑制されるため、使用者の目の疲労を低減できる。 By setting the second refresh rate to a value higher than the first refresh rate, the moving image can be displayed more smoothly and naturally. Further, since flickering (also referred to as flicker) associated with rewriting is suppressed from being visually recognized by the user, it is possible to reduce eyestrain of the user.
このとき、ウィンドウ４５１内に表示される画像は、第１の画像４５２ａと、次に表示すべき第２の画像４５２ｂとが結合された画像である。ウィンドウ４５１内には、この結合された画像が一方向（ここでは左方向）に移動するように、一部の領域が表示される。 At this time, the image displayed in the window 451 is an image obtained by combining the first image 452a and the second image 452b to be displayed next. A part of the region is displayed in the window 451 so that the combined image moves in one direction (here, the left direction).
また、結合された画像の移動と共に、ウィンドウ４５１内に表示された画像の輝度が初期（図３３（Ａ）の時点）の輝度に比べて段階的に低下する。 Further, with the movement of the combined images, the luminance of the image displayed in the window 451 gradually decreases compared to the initial luminance (at the time of FIG. 33A).
図３３（Ｃ）は、ウィンドウ４５１内に表示された画像が、所定座標に到達した時点を示している。したがって、この時点でウィンドウ４５１内に表示された画像の輝度が最も低い。 FIG. 33C shows a point in time when the image displayed in the window 451 reaches a predetermined coordinate. Therefore, the brightness of the image displayed in the window 451 at this time is the lowest.
なお、図３３（Ｃ）では、所定座標として、第１の画像４５２ａと第２の画像４５２ｂのそれぞれが、半分ずつ表示されている座標としたが、これに限られず、使用者が自由に設定可能とすることが好ましい。 In FIG. 33C, as the predetermined coordinates, each of the first image 452a and the second image 452b is half of the displayed coordinates. However, the present invention is not limited to this, and the user can freely set the coordinates. Preferably it is possible.
例えば、画像の初期座標から最終座標までの距離に対する、初期座標からの距離の比が０より大きく、１未満である座標を所定座標に設定すればよい。 For example, a coordinate having a ratio of the distance from the initial coordinate to the distance from the initial coordinate to the final coordinate of the image that is greater than 0 and less than 1 may be set as the predetermined coordinate.
また、画像が所定座標に達した時の輝度についても、使用者が自由に設定可能とすることが好ましい。例えば、画像が所定座標に達した時の輝度の、初期の輝度に対する比が０以上１未満、好ましくは０以上０．８以下、より好ましくは０以上０．５以下などに設定すればよい。 Also, it is preferable that the user can freely set the luminance when the image reaches a predetermined coordinate. For example, the ratio of the luminance when the image reaches a predetermined coordinate to the initial luminance may be set to 0 or more and less than 1, preferably 0 or more and 0.8 or less, more preferably 0 or more and 0.5 or less.
続いて、ウィンドウ４５１内には、結合された画像が移動しながら輝度が段階的に上昇するように表示される（図３３（Ｄ））。 Subsequently, the combined image is displayed in the window 451 so that the luminance increases step by step while moving (FIG. 33D).
図３３（Ｅ）は、結合された画像の座標が最終座標に達した時点を示している。ウィンドウ４５１内には、第２の画像４５２ｂのみが、初期の輝度と等しい輝度で表示されている。 FIG. 33E shows a point in time when the coordinates of the combined images reach the final coordinates. In the window 451, only the second image 452b is displayed with a luminance equal to the initial luminance.
なお、画像の移動が完了した後に、リフレッシュレートを第２のリフレッシュレートから、第１のリフレッシュレートに変更することが好ましい。 Note that it is preferable to change the refresh rate from the second refresh rate to the first refresh rate after the movement of the image is completed.
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、このような駆動方法を用いることにより、目にやさしい表示を実現できる。 By performing such a display, even when the user follows the movement of the image with his / her eyes, the luminance of the image is reduced, so that the eyestrain of the user can be reduced. Therefore, by using such a driving method, an eye-friendly display can be realized.
［文書情報の表示例］
次に、表示ウィンドウの大きさよりも大きな文書情報をスクロールさせて表示する例について説明する。
[Example of document information display]
Next, an example of scrolling and displaying document information larger than the size of the display window will be described.
図３４（Ａ）には、表示部４５０にウィンドウ４５５と、ウィンドウ４５５に表示された静止画像である文書情報４５６の一部が表示されている例を示している。 FIG. 34A shows an example in which a window 455 and a part of document information 456 that is a still image displayed in the window 455 are displayed on the display portion 450.
このとき、上記の第１のリフレッシュレートで表示を行っていることが好ましい。 At this time, it is preferable to perform display at the first refresh rate.
ウィンドウ４５５は、例えば文書表示アプリケーションソフト、文書作成アプリケーションソフトなどを実行することにより表示され、文書情報を表示する表示領域を含む。 The window 455 is displayed by executing, for example, document display application software, document creation application software, and the like, and includes a display area for displaying document information.
文書情報４５６は、その画像の大きさがウィンドウ４５５の表示領域よりも縦方向に大きい。したがってウィンドウ４５５には、その一部の領域のみが表示されている。また、図３４（Ａ）に示すように、ウィンドウ４５５は、文書情報４５６のどの領域が表示されているかを示すスクロールバー４５７を備えていてもよい。 The document information 456 is larger in image size in the vertical direction than the display area of the window 455. Accordingly, only a part of the area is displayed in the window 455. As shown in FIG. 34A, the window 455 may include a scroll bar 457 indicating which area of the document information 456 is displayed.
入力部により画像を移動させる命令（ここでは、スクロール命令ともいう）が表示装置に与えられると、文書情報４５６の移動が開始される（図３４（Ｂ））。また、表示される画像の輝度が段階的に低下する。 When a command for moving an image (also referred to as a scroll command here) is given to the display device by the input unit, the movement of the document information 456 is started (FIG. 34B). In addition, the brightness of the displayed image decreases stepwise.
なお、図３４（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、文書情報４５６の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更すると好ましい。 If the display is performed at the first refresh rate at the time of FIG. 34A, it is preferable to change the refresh rate to the second refresh rate before the document information 456 is moved.
ここでは、ウィンドウ４５５内に表示される画像の輝度だけでなく、表示部４５０に表示される画像全体の輝度が低下する様子を示している。 Here, not only the brightness of the image displayed in the window 455 but also the brightness of the entire image displayed on the display unit 450 is shown.
図３４（Ｃ）は、文書情報４５６の座標が所定座標に達した時点を示している。このとき、表示部４５０に表示される画像全体の輝度は最も低くなる。 FIG. 34C shows a point in time when the coordinates of the document information 456 reach predetermined coordinates. At this time, the luminance of the entire image displayed on the display unit 450 is the lowest.
続いて、ウィンドウ４５５内には、文書情報４５６が移動しながら表示される（図３４（Ｄ））。このとき、表示部４５０に表示される画像全体の輝度は段階的に上昇する。 Subsequently, the document information 456 is displayed while moving in the window 455 (FIG. 34D). At this time, the luminance of the entire image displayed on the display unit 450 increases stepwise.
図３４（Ｅ）は、文書情報４５６の座標が最終座標に達した時点を示している。ウィンドウ４５５内には、文書情報４５６の初期に表示された領域とは異なる領域が、初期の輝度と等しい輝度で表示される。 FIG. 34E shows a point in time when the coordinates of the document information 456 reach the final coordinates. In the window 455, an area different from the initially displayed area of the document information 456 is displayed with a luminance equal to the initial luminance.
なお、文書情報４５６の移動が完了した後に、リフレッシュレートを第１のリフレッシュレートに変更することが好ましい。 Note that the refresh rate is preferably changed to the first refresh rate after the movement of the document information 456 is completed.
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、このような駆動方法を用いることにより、目にやさしい表示を実現できる。 By performing such a display, even when the user follows the movement of the image with his / her eyes, the luminance of the image is reduced, so that the eyestrain of the user can be reduced. Therefore, by using such a driving method, an eye-friendly display can be realized.
特に、文書情報などのコントラストの高い表示は、使用者の目の疲労がより顕著になるため、文書情報の表示にこのような駆動方法を適用することはより好ましい。 In particular, display with high contrast such as document information causes more noticeable fatigue on the eyes of the user, so it is more preferable to apply such a driving method to display of document information.
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with any of the other embodiments described in this specification.
（実施の形態５）
本実施の形態においては、表示素子として横電界モード（水平電界モードともいう）の液晶素子を用いる表示装置について、図３５を用いて説明する。
(Embodiment 5)
In this embodiment, a display device using a liquid crystal element in a horizontal electric field mode (also referred to as a horizontal electric field mode) as a display element is described with reference to FIGS.
図３５は、横電界モードの液晶素子を用いる表示装置の製造工程を説明するフロー図である。なお、図３３において、酸化物半導体（特に、ＣＡＡＣ−ＯＳ）、低温ポリシリコン（ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ））、または水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を、トランジスタの活性層に用いる場合の製造工程の一例を、それぞれ表している。 FIG. 35 is a flowchart for explaining a manufacturing process of a display device using a liquid crystal element in a horizontal electric field mode. Note that in FIG. 33, an oxide semiconductor (in particular, CAAC-OS), low-temperature polysilicon (LTPS (Low Temperature Poly-Silicone)), or hydrogenated amorphous silicon (a-Si: H) is used as an active layer of a transistor. An example of a manufacturing process when used is shown.
＜５−１．ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳをトランジスタに用いる場合について説明する。まず、スパッタリング装置（ＳＰ）にてゲート電極（ＧＥ：Ｇａｔｅ Ｅｌｅｃｔｏｒｏａｄ）を形成する。なお、ゲート電極を加工する際に、マスクを１枚使用する。
<5-1. CAAC-OS>
The case where a CAAC-OS is used for a transistor is described. First, a gate electrode (GE: Gate Electroload) is formed by a sputtering apparatus (SP). Note that one mask is used when the gate electrode is processed.
次に、ゲート電極上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ：Ｇａｔｅ Ｉｎｓｕｒａｔｏｒ）を形成する。その後、ゲート絶縁膜上にスパッタリング装置を用いて、活性層となる酸化物半導体（ＯＳ）膜を形成する。なお、酸化物半導体膜を島状に加工する際に、マスクを１枚使用する。 Next, a gate insulating film (GI: Gate Insulator) is formed on the gate electrode using a PECVD apparatus. After that, an oxide semiconductor (OS) film to be an active layer is formed over the gate insulating film using a sputtering apparatus. Note that one mask is used when the oxide semiconductor film is processed into an island shape.
次に、ゲート絶縁膜の一部を加工し、ゲート電極に達する開口部を形成する。なお、当該開口部を形成する際に、マスクを１枚使用する。 Next, part of the gate insulating film is processed to form an opening reaching the gate electrode. Note that one mask is used when the opening is formed.
次に、ゲート絶縁膜、及び酸化物半導体膜上にスパッタリング装置を用いて導電膜を形成し、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成する。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the gate insulating film and the oxide semiconductor film using a sputtering apparatus, and the conductive film is processed, whereby a source electrode and a drain electrode (S / D electrode) are formed. Note that one mask is used when forming the source electrode and the drain electrode.
次に、酸化物半導体膜、ソース電極及びドレイン電極上に、ＰＥＣＶＤ装置を用いてパッシベーション膜を形成する。 Next, a passivation film is formed over the oxide semiconductor film, the source electrode, and the drain electrode using a PECVD apparatus.
次に、パッシベーション膜の一部を加工し、ソース電極及びドレイン電極に達する開口部を形成する。なお、当該開口部を形成する際に、マスクを１枚使用する。 Next, part of the passivation film is processed to form openings reaching the source electrode and the drain electrode. Note that one mask is used when the opening is formed.
次に、パッシベーション膜に形成された開口部を覆うように、パッシベーション膜上にスパッタリング装置を用いて導電膜を形成し、当該導電膜を加工することでコモン電極を形成する。なお、コモン電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the passivation film using a sputtering apparatus so as to cover the opening formed in the passivation film, and the common electrode is formed by processing the conductive film. Note that one mask is used when forming the common electrode.
次に、パッシベーション膜、及びコモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形成する。その後、該絶縁膜の一部を開口しソース電極及びドレイン電極に達する開口部を形成する。なお、絶縁膜を形成する際（絶縁膜の一部に開口部を形成する際）に、マスクを１枚使用する。 Next, an insulating film is formed on the passivation film and the common electrode using a PECVD apparatus. Thereafter, a part of the insulating film is opened, and an opening reaching the source electrode and the drain electrode is formed. Note that one mask is used when an insulating film is formed (when an opening is formed in part of the insulating film).
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工することで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the insulating film using a sputtering apparatus, and the pixel electrode is formed by processing the conductive film. Note that one mask is used when the pixel electrode is formed.
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ＣＡＡＣ−ＯＳを用いる場合、横電界モードの液晶表示装置としては、マスク枚数が８枚となる。 Through the above steps, a horizontal electric field mode liquid crystal display device can be manufactured. Note that in the case of using a CAAC-OS, the number of masks is eight for a horizontal electric field mode liquid crystal display device.
＜５−２．ＬＴＰＳ＞
ＬＴＰＳをトランジスタに用いる場合について説明する。まず、スパッタリング装置を用いて遮光膜を形成する。なお、遮光膜を加工する際に、マスクを１枚使用する。
<5-2. LTPS>
A case where LTPS is used for a transistor will be described. First, a light shielding film is formed using a sputtering apparatus. Note that one mask is used when the light shielding film is processed.
次に、遮光膜上にＰＥＣＶＤ装置を用いて、下地絶縁膜を形成する。その後、下地絶縁膜上にＰＥＣＶＤ装置を用いて、活性層となるＳｉを形成する。その後、当該Ｓｉを結晶化させるために、エキシマレーザーアニール（ＥＬＡ：Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）を行う。また、ＥＬＡ工程の後、活性層のＳｉは、結晶化シリコン（ｐ−Ｓｉ：ｐｏｌｙ−Ｓｉｌｉｃｏｎとなる）となる。なお、ＥＬＡを大面積で行うには、大型の設備が必要である。また、ＥＬＡ特有の線状のムラ等が発生する場合がある。 Next, a base insulating film is formed on the light shielding film using a PECVD apparatus. Thereafter, Si serving as an active layer is formed on the base insulating film using a PECVD apparatus. Thereafter, in order to crystallize the Si, excimer laser annealing (ELA: Excimer Laser Annealing) is performed. In addition, after the ELA step, Si in the active layer becomes crystallized silicon (p-Si: poly-silicon). In order to perform ELA in a large area, a large facility is required. In addition, linear unevenness peculiar to ELA may occur.
次に、ｐ−Ｓｉを加工し島状にする。なお、ｐ−Ｓｉを島状に加工する際に、マスクを１枚使用する。 Next, p-Si is processed into islands. Note that one mask is used when p-Si is processed into an island shape.
次に、ｐ−Ｓｉ上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ）を形成する。その後、ゲート絶縁膜上にスパッタリング装置を用いて、ゲート電極（ＧＥ）を形成する。なお、ゲート電極を形成する際に、マスクを１枚使用する。また、ゲート電極を形成する際に、ゲート絶縁膜の一部も除去される。 Next, a gate insulating film (GI) is formed on the p-Si using a PECVD apparatus. Thereafter, a gate electrode (GE) is formed on the gate insulating film by using a sputtering apparatus. Note that one mask is used when forming the gate electrode. Further, when forming the gate electrode, a part of the gate insulating film is also removed.
次に、ｐ−Ｓｉ中にｎ＋領域を形成するために、イオンドーピング（ＩＤ：Ｉｏｎ Ｄｏｐｉｎｇ）装置を用いて、不純物注入を行う。なお、ｎ＋領域を形成する際に、マスクを１枚使用する。次に、ｐ−Ｓｉ中にｎ−領域を形成するために、イオンドーピング装置を用いて、不純物注入を行う。なお、ｎ−領域を形成する際には、マスクを用いず全面にドーピングを行う。次に、ｐ−Ｓｉ中にｐ＋領域を形成するために、イオンドーピング装置を用いて、不純物注入を行う。なお、ｐ＋領域を形成するために、マスクを１枚使用する。 Next, in order to form an n + region in p-Si, impurity implantation is performed using an ion doping (ID: Ion Doping) apparatus. Note that one mask is used when forming the n + region. Next, in order to form an n-region in p-Si, impurity implantation is performed using an ion doping apparatus. When forming the n− region, the entire surface is doped without using a mask. Next, in order to form a p + region in p-Si, impurity implantation is performed using an ion doping apparatus. Note that one mask is used to form the p + region.
次に、熱活性化を行う。該熱活性化としては、アニール炉、ＲＴＡ装置等を用いればよい。 Next, thermal activation is performed. As the thermal activation, an annealing furnace, an RTA apparatus, or the like may be used.
次に、ｐ−Ｓｉ、及びゲート電極上にＰＥＣＶＤ装置を用いて、層間絶縁膜を形成する。その後、当該層間絶縁膜、及びゲート絶縁膜の一部を加工し、ｎ＋領域及びｐ＋領域に達する開口部を形成する。なお、当該開口部を形成する際に、マスクを１枚使用する。 Next, an interlayer insulating film is formed on the p-Si and the gate electrode using a PECVD apparatus. Thereafter, part of the interlayer insulating film and the gate insulating film is processed, and openings reaching the n + region and the p + region are formed. Note that one mask is used when the opening is formed.
次に、開口部が形成された層間絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成する。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the interlayer insulating film in which the opening is formed using a sputtering apparatus, and the conductive film is processed to form a source electrode and a drain electrode (S / D electrode). Note that one mask is used when forming the source electrode and the drain electrode.
次に、ソース電極及びドレイン電極上に、コーター装置を用いて平坦化絶縁膜を形成する。平坦化絶縁膜としては、例えば有機樹脂膜等を用いればよい。なお、平坦化絶縁膜を形成する際に、マスクを１枚使用する。 Next, a planarization insulating film is formed over the source electrode and the drain electrode using a coater device. For example, an organic resin film may be used as the planarization insulating film. Note that one mask is used when the planarization insulating film is formed.
次に、平坦化絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜上にコモン電極を形成する。なお、コモン電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the planarization insulating film with a sputtering apparatus, and a common electrode is formed over the conductive film. Note that one mask is used when forming the common electrode.
次に、コモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形成する。その後、該絶縁膜の一部を開口し、ソース電極及びドレイン電極に達する開口部を形成する。なお、絶縁膜を形成する際（絶縁膜の一部に開口部を形成する際）に、マスクを１枚使用する。 Next, an insulating film is formed on the common electrode using a PECVD apparatus. Thereafter, a part of the insulating film is opened, and an opening reaching the source electrode and the drain electrode is formed. Note that one mask is used when an insulating film is formed (when an opening is formed in part of the insulating film).
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工することで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the insulating film using a sputtering apparatus, and the pixel electrode is formed by processing the conductive film. Note that one mask is used when the pixel electrode is formed.
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ＬＴＰＳを用いる場合、横電界モードの液晶表示装置としては、マスク枚数が１１枚となる。 Through the above steps, a horizontal electric field mode liquid crystal display device can be manufactured. Note that when LTPS is used, the number of masks is 11 for a horizontal electric field mode liquid crystal display device.
＜５−３．ａ−Ｓｉ：Ｈ＞
ａ−Ｓｉ：Ｈをトランジスタに用いる場合について説明する。まず、スパッタリング装置を用いて、ゲート電極（ＧＥ）を形成する。なお、ゲート電極を加工する際に、マスクを１枚使用する。
<5-3. a-Si: H>
A case where a-Si: H is used for a transistor will be described. First, a gate electrode (GE) is formed using a sputtering apparatus. Note that one mask is used when the gate electrode is processed.
次に、ゲート電極上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ）を形成する。その後、ゲート絶縁膜上にＰＥＣＶＤ装置を用いて、活性層となるシリコン膜を形成する。なお、当該シリコン膜を島状に加工する際に、マスクを１枚使用する。 Next, a gate insulating film (GI) is formed on the gate electrode using a PECVD apparatus. Thereafter, a silicon film to be an active layer is formed on the gate insulating film using a PECVD apparatus. Note that one mask is used when the silicon film is processed into an island shape.
次に、ゲート絶縁膜の一部を加工し、ゲート電極に達する開口部を形成する。なお、当該開口部を形成する際に、マスクを１枚使用する。 Next, part of the gate insulating film is processed to form an opening reaching the gate electrode. Note that one mask is used when the opening is formed.
次に、ゲート絶縁膜上に、スパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工することで容量用電極を形成する。なお、容量用電極を加工する際に、マスクを１枚使用する。 Next, a conductive film is formed over the gate insulating film with a sputtering apparatus, and the capacitor electrode is formed by processing the conductive film. Note that one mask is used when processing the capacitive electrode.
次に、ゲート絶縁膜、及びシリコン膜上にスパッタリング装置を用いて導電膜を形成し、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成する。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the gate insulating film and the silicon film using a sputtering apparatus, and the conductive film is processed to form a source electrode and a drain electrode (S / D electrode). Note that one mask is used when forming the source electrode and the drain electrode.
次に、ソース電極及びドレイン電極上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工することでコモン電極を形成する。なお、コモン電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the source electrode and the drain electrode using a sputtering apparatus, and the common electrode is formed by processing the conductive film. Note that one mask is used when forming the common electrode.
次に、コモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形成する。その後、該絶縁膜の一部を開口しソース電極及びドレイン電極に達する開口部を形成する。なお、絶縁膜を形成する際（絶縁膜の一部に開口部を形成する際）に、マスクを１枚使用する。 Next, an insulating film is formed on the common electrode using a PECVD apparatus. Thereafter, a part of the insulating film is opened, and an opening reaching the source electrode and the drain electrode is formed. Note that one mask is used when an insulating film is formed (when an opening is formed in part of the insulating film).
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工することで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。 Next, a conductive film is formed over the insulating film using a sputtering apparatus, and the pixel electrode is formed by processing the conductive film. Note that one mask is used when the pixel electrode is formed.
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ａ−Ｓｉ：Ｈを用いる場合、横電界モードの液晶表示装置としては、マスク枚数が８枚となる。 Through the above steps, a horizontal electric field mode liquid crystal display device can be manufactured. Note that when a-Si: H is used, the number of masks is eight for a horizontal electric field mode liquid crystal display device.
なお、ＣＡＡＣ−ＯＳ、ＬＴＰＳ、及びａ−Ｓｉ：Ｈに示す各フローにおいて、コモン電極形成、コモン電極上の絶縁膜形成、及び画素電極形成としては、横電界モードの液晶表示装置に起因する工程のため、液晶素子として垂直電界モード（例えばＶＡモードなど）の液晶表示装置とする場合、または表示素子として有機ＥＬ素子を用いる場合においては、異なる工程とすればよい。 Note that in each flow shown in CAAC-OS, LTPS, and a-Si: H, a common electrode formation, an insulating film formation on the common electrode, and a pixel electrode formation are processes caused by a liquid crystal display device in a horizontal electric field mode. Therefore, when the liquid crystal element is a vertical electric field mode (for example, VA mode) liquid crystal display device or when an organic EL element is used as the display element, different steps may be used.
図３５に示すように、横電界モードの液晶素子に用いるトランジスタとして、ＣＡＡＣ−ＯＳを用いることで、ＬＴＰＳよりも製造プロセスを簡略化することができる。また、ＣＡＡＣ−ＯＳを用いたトランジスタは、ａ−Ｓｉ：Ｈを用いたトランジスタと、同等のマスク枚数で移動度が高い。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、表示装置に駆動回路（ゲートドライバ、またはソースドライバ）の一部あるいは全部を実装することが可能となる。 As shown in FIG. 35, a CAAC-OS is used as a transistor used in a horizontal electric field mode liquid crystal element, whereby the manufacturing process can be simplified as compared with LTPS. In addition, a transistor using a CAAC-OS has high mobility with the same number of masks as a transistor using a-Si: H. Accordingly, part or all of a driver circuit (a gate driver or a source driver) can be mounted on a display device of a transistor using a CAAC-OS.
ここで、各プロセスの特性を表３に示す。 Here, the characteristics of each process are shown in Table 3.
表３に示すように、ＣＡＡＣ−ＯＳを用いることで、ａ−Ｓｉ：Ｈと同等のマスク数で作製でき、且つａ−Ｓｉ：Ｈに比べ電気特性（電界効果移動度（単に移動度ともいう）、またはｏｎ／ｏｆｆ比など）の性能が高い。よって、ＣＡＡＣ−ＯＳを用いることで、表示品位の高い表示装置にすることが可能となる。また、表３に示すように、ＣＡＡＣ−ＯＳは、ＬＴＰＳと比較し、プロセス最高温度が低く、且つ、デバイスコスト、及びプラントコストが低い。したがって、製造コストが抑制された表示装置を実現することが可能となる。 As shown in Table 3, by using CAAC-OS, it can be manufactured with the same number of masks as a-Si: H, and electric characteristics (field-effect mobility (also simply referred to as mobility) compared to a-Si: H. ) Or on / off ratio). Therefore, by using the CAAC-OS, a display device with high display quality can be obtained. Further, as shown in Table 3, the CAAC-OS has a lower process maximum temperature and a lower device cost and plant cost than LTPS. Therefore, a display device with reduced manufacturing costs can be realized.
なお、ＣＡＡＣ−ＯＳに代表される酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較し、１．オフ電流が低い、２．ショートチャネル効果が無いまたは極めて少ない、３．耐圧が高い、あるいは４．温度特性の変化が少ない、といった優れた効果を奏する。また、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと同等のスイッチング速度、または同等の周波数特性（ｆ特ともいう）を有するため、高速動作をさせることが可能である。したがって、酸化物半導体を用いたトランジスタを有する表示装置は、表示品位が高く、信頼性の高い表示装置を実現することができる。 Note that a transistor including an oxide semiconductor typified by CAAC-OS is 1. 1. Low off current 2. No or very little short channel effect 3. Withstand pressure is high, or Excellent effects such as little change in temperature characteristics. In addition, a transistor including an oxide semiconductor has a switching speed equivalent to that of a transistor using silicon or an equivalent frequency characteristic (also referred to as f characteristic), and thus can operate at high speed. Therefore, a display device including a transistor including an oxide semiconductor can achieve a display device with high display quality and high reliability.
＜ＣＡＡＣ−ＯＳを有するトランジスタとＬＴＰＳを有するトランジスタとの比較＞
次に、ＣＡＡＣ−ＯＳを有するトランジスタと、ＬＴＰＳを有するトランジスタとの比較について説明する。
<Comparison between a transistor having CAAC-OS and a transistor having LTPS>
Next, comparison between a transistor including a CAAC-OS and a transistor including LTPS is described.
本実施の形態においては、図３６に示すトランジスタ１１００と、図３７に示すトランジスタ１３００と、図３８に示すトランジスタ１３５０とを作製し、各トランジスタのＩｄ−Ｖｄ特性の比較と、定電流ストレス試験の比較とを行った。 In this embodiment, the transistor 1100 illustrated in FIG. 36, the transistor 1300 illustrated in FIG. 37, and the transistor 1350 illustrated in FIG. 38 are manufactured, and comparison of Id-Vd characteristics of each transistor and constant current stress test are performed. Comparison was made.
なお、本実施の形態においては、試料Ａ１乃至Ａ９を作製し、試料Ａ１乃至Ａ３をトランジスタ１１００の構造とし、試料Ａ４乃至Ａ６をトランジスタ１３００の構造とし、試料Ａ７乃至Ａ９をトランジスタ１３５０の構造とした。 Note that in this embodiment, Samples A1 to A9 are manufactured, Samples A1 to A3 have the structure of the transistor 1100, Samples A4 to A6 have the structure of the transistor 1300, and Samples A7 to A9 have the structure of the transistor 1350. .
また、試料Ａ１は、チャネル長Ｌを３μｍ、チャネル幅Ｗを３μｍとした。また、試料Ａ２は、チャネル長Ｌを１０μｍ、チャネル幅Ｗを３μｍとした。また、試料Ａ３は、チャネル長Ｌを３μｍ、チャネル幅Ｗを５μｍとした。また、試料Ａ４は、チャネル長Ｌを６μｍ、チャネル幅Ｗを３μｍとした。また、試料Ａ５は、チャネル長Ｌを１０μｍ、チャネル幅Ｗを３μｍとした。また、試料Ａ６は、チャネル長Ｌを５０μｍ、チャネル幅Ｗを３μｍとした。また、試料Ａ７は、チャネル長Ｌを６μｍ、チャネル幅Ｗを３μｍとした。また、試料Ａ８は、チャネル長Ｌを１０μｍ、チャネル幅Ｗを３μｍとした。また、試料Ａ９は、チャネル長Ｌを５０μｍ、チャネル幅Ｗを３μｍとした。 Sample A1 has a channel length L of 3 μm and a channel width W of 3 μm. Sample A2 had a channel length L of 10 μm and a channel width W of 3 μm. Sample A3 had a channel length L of 3 μm and a channel width W of 5 μm. Sample A4 had a channel length L of 6 μm and a channel width W of 3 μm. Sample A5 had a channel length L of 10 μm and a channel width W of 3 μm. Sample A6 had a channel length L of 50 μm and a channel width W of 3 μm. Sample A7 had a channel length L of 6 μm and a channel width W of 3 μm. Sample A8 had a channel length L of 10 μm and a channel width W of 3 μm. Sample A9 had a channel length L of 50 μm and a channel width W of 3 μm.
まず、図３６に示すトランジスタ１１００について説明する。トランジスタ１１００は、所謂逆スタガ型の構造である。 First, the transistor 1100 illustrated in FIG. 36 is described. The transistor 1100 has a so-called inverted staggered structure.
トランジスタ１１００は、基板１１０２と、基板１１０２上の導電膜１１０４と、基板１１０２、及び導電膜１１０４上の絶縁膜１１０６と、絶縁膜１１０６上の酸化物半導体膜１１０８と、酸化物半導体膜１１０８に電気的に接続される導電膜１１１２ａと、酸化物半導体膜１１０８に電気的に接続される導電膜１１１２ｂと、酸化物半導体膜１１０８、及び導電膜１１１２ａ、１１１２ｂ上の絶縁膜１１１４と、絶縁膜１１１４上の酸化物半導体膜１１２０と、絶縁膜１１１４及び酸化物半導体膜１１２０上の絶縁膜１１１８と、を有する。 The transistor 1100 is electrically connected to the substrate 1102, the conductive film 1104 over the substrate 1102, the insulating film 1106 over the substrate 1102, the conductive film 1104, the oxide semiconductor film 1108 over the insulating film 1106, and the oxide semiconductor film 1108. Conductive film 1112a, conductive film 1112b electrically connected to oxide semiconductor film 1108, oxide semiconductor film 1108, and insulating film 1114 over conductive films 1112a and 1112b, and over insulating film 1114 An oxide semiconductor film 1120, an insulating film 1114, and an insulating film 1118 over the oxide semiconductor film 1120.
なお、酸化物半導体膜１１０８は、酸化物半導体膜１１０８ａと、酸化物半導体膜１１０８ａ上の酸化物半導体膜１１０８ｂと、を有する。 Note that the oxide semiconductor film 1108 includes an oxide semiconductor film 1108a and an oxide semiconductor film 1108b over the oxide semiconductor film 1108a.
なお、導電膜１１０４は、第１のゲート電極としての機能を有し、絶縁膜１１０６は、第１のゲート絶縁膜としての機能を有する。また、導電膜１１１２ａは、ソース電極としての機能を有し、導電膜１１１２ｂは、ドレイン電極としての機能を有する。また、絶縁膜１１１４は、酸化物半導体膜１１０８の保護絶縁膜としての機能と、第２のゲート絶縁膜としての機能を有する。また、酸化物半導体膜１１２０は、第２のゲート電極（バックゲート電極ともいう）としての機能を有する。 Note that the conductive film 1104 functions as a first gate electrode, and the insulating film 1106 functions as a first gate insulating film. In addition, the conductive film 1112a functions as a source electrode, and the conductive film 1112b functions as a drain electrode. The insulating film 1114 has a function as a protective insulating film of the oxide semiconductor film 1108 and a function as a second gate insulating film. The oxide semiconductor film 1120 functions as a second gate electrode (also referred to as a back gate electrode).
本実施の形態においては、導電膜１１０４として、厚さ１００ｎｍのタングステン膜を形成した。また、絶縁膜１１０６として、厚さ４００ｎｍの窒化酸化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜と、を形成した。また、酸化物半導体膜１１０８ａとして、厚さ１０ｎｍのＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］）と、厚さ１５ｎｍのＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）と、を形成した。また、導電膜１１１２ａ、１１１２ｂとして、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜と、を形成した。また、絶縁膜１１１４として、厚さ４５０ｎｍの酸化窒化シリコン膜を形成した。また、酸化物半導体膜１１２０として、厚さ５０ｎｍのＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］）を形成した。また、絶縁膜１１１８として、厚さ１００ｎｍの窒化酸化シリコン膜を形成した。 In this embodiment, a tungsten film with a thickness of 100 nm is formed as the conductive film 1104. As the insulating film 1106, a 400-nm-thick silicon nitride oxide film and a 50-nm-thick silicon oxynitride film were formed. As the oxide semiconductor film 1108a, an IGZO film with a thickness of 10 nm (In: Ga: Zn = 4: 2: 3 [atomic ratio]) and an IGZO film with a thickness of 15 nm (In: Ga: Zn = 1: 1). 1: 1 [atomic ratio]). As the conductive films 1112a and 1112b, a 50-nm-thick tungsten film, a 400-nm-thick aluminum film, and a 100-nm-thick titanium film were formed. As the insulating film 1114, a silicon oxynitride film with a thickness of 450 nm was formed. An IGZO film (In: Ga: Zn = 4: 2: 3 [atomic ratio]) with a thickness of 50 nm was formed as the oxide semiconductor film 1120. As the insulating film 1118, a 100-nm-thick silicon nitride oxide film was formed.
なお、トランジスタ１１００は、先に説明したｓ−ｃｈａｎｎｅｌ構造である。なお、図３６（Ａ）（Ｂ）（Ｃ）においては、図示しないが、導電膜１１０４と、酸化物半導体膜１１２０とを、電気的に接続させた。 Note that the transistor 1100 has the s-channel structure described above. Note that in FIGS. 36A, 36B, and 36C, although not illustrated, the conductive film 1104 and the oxide semiconductor film 1120 are electrically connected to each other.
次に、図３７に示すトランジスタ１３００について説明する。トランジスタ１３００は、所謂スタガ型構造である。 Next, the transistor 1300 illustrated in FIG. 37 is described. The transistor 1300 has a so-called staggered structure.
トランジスタ１３００は、基板１１０２上の絶縁膜１３０６と、絶縁膜１３０６上の半導体膜１３０８と、絶縁膜１３０６及び半導体膜１３０８上の絶縁膜１３１０と、絶縁膜１３１０上の導電膜１３１２と、絶縁膜１３１０及び導電膜１３１２上の絶縁膜１３１４と、絶縁膜１３１４上の絶縁膜１３１６と、絶縁膜１３１６上の導電膜１３１８ａ、１３１８ｂと、を有する。 The transistor 1300 includes an insulating film 1306 over the substrate 1102, a semiconductor film 1308 over the insulating film 1306, an insulating film 1310 over the insulating film 1306 and the semiconductor film 1308, a conductive film 1312 over the insulating film 1310, and an insulating film 1310. And an insulating film 1314 over the conductive film 1312, an insulating film 1316 over the insulating film 1314, and conductive films 1318 a and 1318 b over the insulating film 1316.
なお、導電膜１３１８ａは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ａを介して、半導体膜１３０８と電気的に接続される。また、導電膜１３１８ｂは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ｂを介して、半導体膜１３０８と電気的に接続される。 Note that the conductive film 1318 a is electrically connected to the semiconductor film 1308 through an opening 1320 a provided in the insulating films 1310, 1314, and 1316. In addition, the conductive film 1318b is electrically connected to the semiconductor film 1308 through the opening 1320b provided in the insulating films 1310, 1314, and 1316.
なお、絶縁膜１３０６は、下地絶縁膜としての機能を有する。また、絶縁膜１３１０は、ゲート絶縁膜としての機能を有し、導電膜１３１２は、ゲート電極としての機能を有する。また、絶縁膜１３１４、及び絶縁膜１３１６は、層間絶縁膜としての機能を有する。また、導電膜１３１８ａは、ソース電極としての機能を有し、導電膜１３１８ｂは、ドレイン電極としての機能を有する。なお、図３７において図示しないが、半導体膜１３０８の導電膜１３１２が重ならない領域には、ソース領域及びドレイン領域が形成される。すなわち、トランジスタ１３００は、セルフアライン型の構造である。 Note that the insulating film 1306 functions as a base insulating film. The insulating film 1310 has a function as a gate insulating film, and the conductive film 1312 has a function as a gate electrode. The insulating film 1314 and the insulating film 1316 function as interlayer insulating films. The conductive film 1318a functions as a source electrode, and the conductive film 1318b functions as a drain electrode. Note that although not illustrated in FIG. 37, a source region and a drain region are formed in a region where the conductive film 1312 of the semiconductor film 1308 does not overlap. That is, the transistor 1300 has a self-aligned structure.
本実施の形態においては、絶縁膜１３０６として、厚さ１４０ｎｍの窒化酸化シリコン膜と、厚さ１００ｎｍの酸化窒化シリコン膜と、を形成した。また、半導体膜１３０８として、厚さ５０ｎｍのポリシリコン膜を形成した。また、絶縁膜１３１０として、厚さ１１０ｎｍの酸化窒化シリコン膜を形成した。また、導電膜１３１２として、厚さ３０ｎｍの窒化タンタル膜と、厚さ３７０ｎｍのタングステン膜と、を形成した。また、絶縁膜１３１４として、厚さ５０ｎｍの酸化窒化シリコン膜と、厚さ１４０ｎｍの窒化酸化シリコン膜と、を形成した。また、絶縁膜１３１６として、厚さ５２０ｎｍの酸化窒化シリコン膜を形成した。また、導電膜１３１８ａ、１３１８ｂとして厚さ１００ｎｍのチタン膜と、厚さ７００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜と、を形成した。 In this embodiment, as the insulating film 1306, a silicon nitride oxide film with a thickness of 140 nm and a silicon oxynitride film with a thickness of 100 nm are formed. Further, as the semiconductor film 1308, a polysilicon film having a thickness of 50 nm was formed. As the insulating film 1310, a silicon oxynitride film with a thickness of 110 nm was formed. As the conductive film 1312, a tantalum nitride film with a thickness of 30 nm and a tungsten film with a thickness of 370 nm were formed. As the insulating film 1314, a silicon oxynitride film with a thickness of 50 nm and a silicon nitride oxide film with a thickness of 140 nm were formed. As the insulating film 1316, a silicon oxynitride film with a thickness of 520 nm was formed. Further, as the conductive films 1318a and 1318b, a titanium film with a thickness of 100 nm, an aluminum film with a thickness of 700 nm, and a titanium film with a thickness of 100 nm were formed.
なお、トランジスタ１３００は、Ｓｉｎｇｌｅ Ｇａｔｅ構造のトランジスタである。 Note that the transistor 1300 is a single-gate transistor.
次に、図３８に示すトランジスタ１３５０について説明する。トランジスタ１３５０は、所謂スタガ型構造であり、先に説明したトランジスタ１３００にバックゲート電極を設けた構造である。 Next, the transistor 1350 illustrated in FIG. 38 is described. The transistor 1350 has a so-called staggered structure, in which the transistor 1300 described above is provided with a back gate electrode.
トランジスタ１３５０は、基板１１０２上の導電膜１３０４と、基板１１０２及び導電膜１３０４上の絶縁膜１３０６と、絶縁膜１３０６上の半導体膜１３０８と、絶縁膜１３０６及び半導体膜１３０８上の絶縁膜１３１０と、絶縁膜１３１０上の導電膜１３１２と、絶縁膜１３１０及び導電膜１３１２上の絶縁膜１３１４と、絶縁膜１３１４上の絶縁膜１３１６と、絶縁膜１３１６上の導電膜１３１８ａ、１３１８ｂと、を有する。 The transistor 1350 includes a conductive film 1304 over the substrate 1102, an insulating film 1306 over the substrate 1102 and the conductive film 1304, a semiconductor film 1308 over the insulating film 1306, an insulating film 1310 over the insulating film 1306 and the semiconductor film 1308, The conductive film 1312 over the insulating film 1310, the insulating film 1310 and the insulating film 1314 over the conductive film 1312, the insulating film 1316 over the insulating film 1314, and the conductive films 1318a and 1318b over the insulating film 1316 are included.
なお、導電膜１３１８ａは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ａを介して、半導体膜１３０８と電気的に接続される。また、導電膜１３１８ｂは、絶縁膜１３１０、１３１４、１３１６に設けられた開口部１３２０ｂを介して、半導体膜１３０８と電気的に接続される。 Note that the conductive film 1318 a is electrically connected to the semiconductor film 1308 through an opening 1320 a provided in the insulating films 1310, 1314, and 1316. In addition, the conductive film 1318b is electrically connected to the semiconductor film 1308 through the opening 1320b provided in the insulating films 1310, 1314, and 1316.
なお、導電膜１３０４は、第１のゲート電極としての機能を有する。また、絶縁膜１３０６は、第１のゲート絶縁膜としての機能と、下地絶縁膜としての機能を有する。また、絶縁膜１３１０は、第２のゲート絶縁膜としての機能を有し、導電膜１３１２は、第２のゲート電極としての機能を有する。また、絶縁膜１３１４、及び絶縁膜１３１６は、層間絶縁膜としての機能を有する。また、導電膜１３１８ａは、ソース電極としての機能を有し、導電膜１３１８ｂは、ドレイン電極としての機能を有する。なお、図３８において図示しないが、半導体膜１３０８の導電膜１３１２が重ならない領域には、ソース領域及びドレイン領域が形成される。すなわち、トランジスタ１３００は、セルフアライン型の構造である。 Note that the conductive film 1304 functions as a first gate electrode. The insulating film 1306 has a function as a first gate insulating film and a function as a base insulating film. The insulating film 1310 functions as a second gate insulating film, and the conductive film 1312 functions as a second gate electrode. The insulating film 1314 and the insulating film 1316 function as interlayer insulating films. The conductive film 1318a functions as a source electrode, and the conductive film 1318b functions as a drain electrode. Note that although not illustrated in FIG. 38, a source region and a drain region are formed in a region where the conductive film 1312 of the semiconductor film 1308 does not overlap. That is, the transistor 1300 has a self-aligned structure.
本実施の形態においては、導電膜１３０４として、厚さ３０ｎｍのタングステン膜を形成した。また、導電膜１３０４以外の構成については、先に説明したトランジスタ１３００と同様の構成とした。 In this embodiment, a 30-nm-thick tungsten film is formed as the conductive film 1304. The structure other than the conductive film 1304 is similar to that of the transistor 1300 described above.
なお、トランジスタ１３５０は、先に説明したｓ−ｃｈａｎｎｅｌ構造である。なお、図３８（Ａ）（Ｂ）（Ｃ）においては、図示しないが、導電膜１３０４と、導電膜１３１２とを、電気的に接続させた。 Note that the transistor 1350 has the s-channel structure described above. Note that in FIGS. 38A, 38B, and 38C, although not illustrated, the conductive film 1304 and the conductive film 1312 were electrically connected.
＜５−４．定電流ストレス試験＞
次に、上記の試料Ａ１乃至試料Ａ９に対し、定電流ストレス試験を行った。なお、定電流ストレス試験としては、大気雰囲気下、暗状態（ｄａｒｋ）とした。
<5-4. Constant current stress test>
Next, a constant current stress test was performed on the samples A1 to A9. In addition, as a constant current stress test, it was set as the dark state (dark) under the air atmosphere.
なお、Ｉｄ−Ｖｄ特性の測定は、ゲート電圧をドレイン電流が１００ｎＡ／μｍとなる電圧とし、ドレイン電圧を０Ｖから１５Ｖの範囲で、０．２５Ｖ間隔で掃引することで測定を行った。 The Id-Vd characteristics were measured by setting the gate voltage to a voltage at which the drain current becomes 100 nA / μm and sweeping the drain voltage at intervals of 0.25 V in the range of 0 V to 15 V.
図３９（Ａ）に試料Ａ１のＩｄ−Ｖｄ特性を、図３９（Ｂ）に試料Ａ２のＩｄ−Ｖｄ特性を、図４０（Ａ）に試料Ａ４のＩｄ−Ｖｄ特性を、図４０（Ｂ）に試料Ａ５のＩｄ−Ｖｄ特性を、図４０（Ｃ）に試料Ａ６のＩｄ−Ｖｄ特性を、図４１（Ａ）に試料Ａ７のＩｄ−Ｖｄ特性を、図４１（Ｂ）に試料Ａ８のＩｄ−Ｖｄ特性を、図４１（Ｃ）に試料Ａ９のＩｄ−Ｖｄ特性を、それぞれ示す。 39A shows the Id-Vd characteristic of the sample A1, FIG. 39B shows the Id-Vd characteristic of the sample A2, FIG. 40A shows the Id-Vd characteristic of the sample A4, and FIG. FIG. 40C shows the Id-Vd characteristic of sample A6, FIG. 41A shows the Id-Vd characteristic of sample A7, and FIG. 41B shows the Id-Vd characteristic of sample A8. The -Vd characteristic is shown in FIG. 41C, and the Id-Vd characteristic of sample A9 is shown.
図３９乃至図４１に示すように、ｓ−ｃｈａｎｎｅｌ構造とすることで、定電流性の向上が確認できる。ただし、図４０及び図４１に示すＬＴＰＳを有するトランジスタにおいては、チャネル長Ｌが１０μｍを超えないと、十分な定電流性を得られないことが示唆される。一方で、図３９に示すようにＣＡＡＣ−ＯＳを有するトランジスタにおいては、チャネル長Ｌが短くても非常に良好な定電流性が得られていることが分かる。 As shown in FIGS. 39 to 41, the s-channel structure can be confirmed to improve the constant current. However, in the transistor having LTPS shown in FIGS. 40 and 41, it is suggested that sufficient constant current cannot be obtained unless the channel length L exceeds 10 μm. On the other hand, as shown in FIG. 39, it can be seen that a transistor having a CAAC-OS has very good constant current characteristics even when the channel length L is short.
次に、図４２に試料Ａ３、試料Ａ６、及び試料Ａ９の定電流ストレス試験の結果を示す。図４２において、縦軸がドレイン電流（Ｉｄ）の劣化率を、横軸がストレス経過時間を、それぞれ表す。 Next, FIG. 42 shows the results of constant current stress tests of Sample A3, Sample A6, and Sample A9. In FIG. 42, the vertical axis represents the drain current (Id) deterioration rate, and the horizontal axis represents the stress elapsed time.
図４２に示す結果から、ＬＴＰＳを有するトランジスタ（試料Ａ６及び試料Ａ９）においては、初期でのＩｄ変化率が大きく、１０時間経過後で概ね１３％のドレイン電流が低下（ドレイン電流がマイナスシフト）していることが分かる。一方で、ＣＡＡＣ−ＯＳを有するトランジスタ（試料Ａ３）においては、Ｉｄ変化率が非常に小さく、５０時間経過後で概ね数％のドレイン電流の低下であることが分かる。 From the results shown in FIG. 42, in the transistors having LTPS (sample A6 and sample A9), the initial Id change rate is large, and the drain current decreases by approximately 13% after 10 hours (the drain current is negatively shifted). You can see that On the other hand, in the transistor including the CAAC-OS (sample A3), the Id change rate is extremely small, and it can be seen that the drain current decreases by several percent after 50 hours.
図３９乃至図４２に示す結果から、ＣＡＡＣ−ＯＳを有するトランジスタは、信頼性が高いことが示された。 The results shown in FIGS. 39 to 42 show that the transistor including the CAAC-OS has high reliability.
以上、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜組み合わせることができる。 As described above, the structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments or examples.
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール、電子機器、及び表示装置について、図４３乃至図４５を用いて説明を行う。
(Embodiment 6)
In this embodiment, a display module, an electronic device, and a display device each including the semiconductor device of one embodiment of the present invention will be described with reference to FIGS.
＜６−１．表示モジュールに関する説明＞
図４３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１０、バッテリ８０１１を有する。
<6-1. Explanation about display module>
A display module 8000 shown in FIG. 43 includes a touch panel 8004 connected to the FPC 8003, a display panel 8006 connected to the FPC 8005, a backlight 8007, a frame 8009, a printed circuit board 8010, and a battery between the upper cover 8001 and the lower cover 8002. 8011.
本発明の一態様の酸化物半導体膜または半導体装置は、例えば、表示パネル８００６に用いることができる。 The oxide semiconductor film or the semiconductor device of one embodiment of the present invention can be used for the display panel 8006, for example.
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。 The shapes and dimensions of the upper cover 8001 and the lower cover 8002 can be changed as appropriate in accordance with the sizes of the touch panel 8004 and the display panel 8006.
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。 As the touch panel 8004, a resistive touch panel or a capacitive touch panel can be used by being superimposed on the display panel 8006. In addition, the counter substrate (sealing substrate) of the display panel 8006 can have a touch panel function. In addition, an optical sensor can be provided in each pixel of the display panel 8006 to provide an optical touch panel.
バックライト８００７は、光源８００８を有する。なお、図４３において、バックライト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型の表示装置の場合においては、バックライト８００７を設けない構成としてもよい。 The backlight 8007 has a light source 8008. Note that although FIG. 43 illustrates the configuration in which the light source 8008 is provided over the backlight 8007, the present invention is not limited to this. For example, a light source 8008 may be provided at the end of the backlight 8007 and a light diffusing plate may be used. Note that in the case of using a self-luminous light-emitting element such as an organic EL element or a reflective display device, the backlight 8007 may not be provided.
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。 The frame 8009 has a function as an electromagnetic shield for blocking electromagnetic waves generated by the operation of the printed board 8010 in addition to a protective function of the display panel 8006. The frame 8009 may have a function as a heat sink.
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は、商用電源を用いる場合には、省略可能である。 The printed board 8010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal. As a power supply for supplying power to the power supply circuit, an external commercial power supply may be used, or a power supply using a battery 8011 provided separately may be used. The battery 8011 can be omitted when a commercial power source is used.
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。 The display module 8000 may be additionally provided with a member such as a polarizing plate, a retardation plate, or a prism sheet.
＜６−２．電子機器に関する説明＞
図４４（Ａ）乃至図４４（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有することができる。
<6-2. Explanation about electronic devices>
44A to 44G are diagrams each illustrating an electronic device. These electronic devices include a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed, acceleration, angular velocity, Includes functions to measure rotation speed, distance, light, liquid, magnetism, temperature, chemical, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared ), A microphone 9008, and the like.
図４４（Ａ）乃至図４４（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図４４（Ａ）乃至図４４（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図４４（Ａ）乃至図４４（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。 The electronic devices illustrated in FIGS. 44A to 44G can have a variety of functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for controlling processing by various software (programs), Wireless communication function, function for connecting to various computer networks using the wireless communication function, function for transmitting or receiving various data using the wireless communication function, and reading and displaying the program or data recorded on the recording medium It can have a function of displaying on the section. Note that the functions of the electronic devices illustrated in FIGS. 44A to 44G are not limited to these, and can have various functions. Although not illustrated in FIGS. 44A to 44G, the electronic device may have a plurality of display portions. In addition, the electronic device is equipped with a camera, etc., to capture still images, to capture moving images, to store captured images on a recording medium (externally or built into the camera), and to display captured images on the display unit And the like.
図４４（Ａ）乃至図４４（Ｇ）に示す電子機器の詳細について、以下説明を行う。 Details of the electronic devices illustrated in FIGS. 44A to 44G are described below.
図４４（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が有する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に沿って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部９００１に表示されたアイコンに触れることで、アプリケーションを起動することができる。 FIG. 44A is a perspective view showing a portable information terminal 9100. FIG. A display portion 9001 included in the portable information terminal 9100 has flexibility. Therefore, the display portion 9001 can be incorporated along the curved surface of the curved housing 9000. Further, the display portion 9001 includes a touch sensor and can be operated by touching the screen with a finger, a stylus, or the like. For example, an application can be activated by touching an icon displayed on the display unit 9001.
図４４（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図４４（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。 FIG. 44B is a perspective view showing the portable information terminal 9101. The portable information terminal 9101 has one or a plurality of functions selected from, for example, a telephone, a notebook, an information browsing device, or the like. Specifically, it can be used as a smartphone. Note that the portable information terminal 9101 is illustrated with the speaker 9003, the connection terminal 9006, the sensor 9007, and the like omitted, but can be provided at the same position as the portable information terminal 9100 illustrated in FIG. Further, the portable information terminal 9101 can display characters and image information on the plurality of surfaces. For example, three operation buttons 9050 (also referred to as operation icons or simply icons) can be displayed on one surface of the display portion 9001. Further, information 9051 indicated by a broken-line rectangle can be displayed on another surface of the display portion 9001. As an example of the information 9051, a display for notifying an incoming call such as an e-mail, SNS (social networking service), a telephone call, a title such as an e-mail or SNS, a sender name such as an e-mail or SNS, a date and time, and a time , Battery level, antenna reception strength and so on. Alternatively, an operation button 9050 or the like may be displayed instead of the information 9051 at a position where the information 9051 is displayed.
図４４（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。 FIG. 44C is a perspective view showing the portable information terminal 9102. The portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001. Here, an example is shown in which information 9052, information 9053, and information 9054 are displayed on different planes. For example, the user of the portable information terminal 9102 can check the display (information 9053 here) in a state where the portable information terminal 9102 is stored in the chest pocket of clothes. Specifically, the telephone number or name of the caller of the incoming call is displayed at a position where it can be observed from above portable information terminal 9102. The user can check the display and determine whether to receive a call without taking out the portable information terminal 9102 from the pocket.
図４４（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。 FIG. 44D is a perspective view showing a wristwatch-type portable information terminal 9200. The portable information terminal 9200 can execute various applications such as a mobile phone, electronic mail, text browsing and creation, music playback, Internet communication, and computer games. Further, the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface. In addition, the portable information terminal 9200 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication. In addition, the portable information terminal 9200 includes a connection terminal 9006 and can directly exchange data with other information terminals via a connector. Charging can also be performed through the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding without using the connection terminal 9006.
図４４（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３５（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図４４（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図４４（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。 44E, 44F, and 44G are perspective views showing a foldable portable information terminal 9201. FIG. FIG. 35E is a perspective view of a state in which the portable information terminal 9201 is expanded, and FIG. 44F is a state in the middle of changing from one of the expanded state or the folded state of the portable information terminal 9201 to the other. FIG. 44G is a perspective view of the portable information terminal 9201 folded. The portable information terminal 9201 is excellent in portability in the folded state, and in the expanded state, the portable information terminal 9201 is excellent in display listability due to a seamless wide display area. A display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by a hinge 9055. By bending between the two housings 9000 via the hinge 9055, the portable information terminal 9201 can be reversibly deformed from the expanded state to the folded state. For example, the portable information terminal 9201 can be bent with a curvature radius of 1 mm to 150 mm.
また、図４５（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図４５（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図４５（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。 45A and 45B are perspective views of a display device having a plurality of display panels. 45A is a perspective view of a form in which a plurality of display panels are wound, and FIG. 45B is a perspective view of a state in which the plurality of display panels are developed.
図４５（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。 A display device 9500 illustrated in FIGS. 45A and 45B includes a plurality of display panels 9501, a shaft portion 9511, and a bearing portion 9512. The plurality of display panels 9501 each include a display region 9502 and a region 9503 having a light-transmitting property.
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。 In addition, the plurality of display panels 9501 have flexibility. Further, two adjacent display panels 9501 are provided so that a part of them overlap each other. For example, a light-transmitting region 9503 of two adjacent display panels 9501 can be overlapped. By using a plurality of display panels 9501, a large-screen display device can be obtained. In addition, since the display panel 9501 can be taken up depending on the use state, a display device with excellent versatility can be obtained.
また、図４５（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。 FIGS. 45A and 45B illustrate a state in which the display area 9502 is separated by the adjacent display panel 9501. However, the present invention is not limited to this. For example, the display area 9502 of the adjacent display panel 9501 is displayed. The display area 9502 may be a continuous display area by overlapping them with no gap.
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。また、本実施の形態において述べた電子機器の表示部においては、可撓性を有し、湾曲した表示面に沿って表示を行うことができる構成、または折り畳み可能な表示部の構成について例示したが、これに限定されず、可撓性を有さず、平面部に表示を行う構成としてもよい。 The electronic device described in this embodiment includes a display portion for displaying some information. Note that the semiconductor device of one embodiment of the present invention can also be applied to an electronic device that does not include a display portion. In addition, in the display portion of the electronic device described in this embodiment, an example of a configuration that has flexibility and can display along a curved display surface, or a configuration of a foldable display portion is given. However, the present invention is not limited to this, and may have a configuration in which display is performed on a flat portion without having flexibility.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
（実施の形態７）
本実施の形態では、本発明の一態様の表示モジュールの作製に用いることができる成膜装置について、図４６を用いて説明する。
(Embodiment 7)
In this embodiment, a deposition apparatus that can be used for manufacturing the display module of one embodiment of the present invention will be described with reference to FIGS.
図４６は本発明の一態様の表示モジュールの作製に用いることができる成膜装置３０００を説明する図である。なお、成膜装置３０００は、バッチ式のＡＬＤ装置の一例である。 FIG. 46 illustrates a film formation apparatus 3000 that can be used for manufacturing the display module of one embodiment of the present invention. Note that the film formation apparatus 3000 is an example of a batch-type ALD apparatus.
＜７−１．成膜装置の構成例＞
本実施の形態で説明する成膜装置３０００は、成膜室３１８０と、成膜室３１８０に接続される制御部３１８２と、を有する（図４６参照）。
<7-1. Configuration example of film forming apparatus>
A film formation apparatus 3000 described in this embodiment includes a film formation chamber 3180 and a control unit 3182 connected to the film formation chamber 3180 (see FIG. 46).
制御部３１８２は、制御信号を供給する制御装置（図示せず）ならびに制御信号を供給される流量制御器３１８２ａ、流量制御器３１８２ｂ、及び流量制御器３１８２ｃを有する。例えば、高速バルブを流量制御器に用いることができる。具体的にはＡＬＤ用バルブ等を用いることにより、精密に流量を制御することができる。また、流量制御器、及び配管の温度を制御する加熱機構３１８２ｈを有する。 The control unit 3182 includes a control device (not shown) that supplies a control signal, a flow rate controller 3182a, a flow rate controller 3182b, and a flow rate controller 3182c that are supplied with the control signal. For example, a high speed valve can be used for the flow controller. Specifically, the flow rate can be precisely controlled by using an ALD valve or the like. Moreover, it has the heating mechanism 3182h which controls the temperature of a flow controller and piping.
流量制御器３１８２ａは、制御信号ならびに第１の原料、及び不活性ガスを供給され、制御信号に基づいて第１の原料または不活性ガスを供給する機能を有する。 The flow rate controller 3182a is supplied with the control signal, the first raw material, and the inert gas, and has a function of supplying the first raw material or the inert gas based on the control signal.
流量制御器３１８２ｂは、制御信号ならびに第２の原料、及び不活性ガスを供給され、制御信号に基づいて第２の原料または不活性ガスを供給する機能を有する。 The flow rate controller 3182b is supplied with the control signal, the second raw material, and the inert gas, and has a function of supplying the second raw material or the inert gas based on the control signal.
流量制御器３１８２ｃは、制御信号を供給され、制御信号に基づいて排気装置３１８５に接続する機能を有する。 The flow rate controller 3182c is supplied with a control signal and has a function of connecting to the exhaust device 3185 based on the control signal.
［原料供給部］
なお、原料供給部３１８１ａは、第１の原料を供給する機能を有し、第１の流量制御器３１８２ａに接続されている。
[Raw material supply section]
The raw material supply unit 3181a has a function of supplying the first raw material, and is connected to the first flow rate controller 3182a.
原料供給部３１８１ｂは、第２の原料を供給する機能を有し、第２の流量制御器３１８２ｂに接続されている。 The raw material supply unit 3181b has a function of supplying the second raw material, and is connected to the second flow rate controller 3182b.
気化器または加熱手段等を原料供給部に用いることができる。これにより、固体の原料や液体の原料から気体の原料を生成することができる。 A vaporizer, a heating means, etc. can be used for a raw material supply part. Thereby, a gaseous raw material can be produced | generated from a solid raw material or a liquid raw material.
なお、原料供給部は２つに限定されず、３つ以上の原料供給部を有することができる。 Note that the number of raw material supply units is not limited to two, and can include three or more raw material supply units.
［原料］
さまざまな物質を第１の原料に用いることができる。例えば、揮発性の有機金属化合物、金属アルコキシド等を第１の原料に用いることができる。第１の原料と反応をするさまざまな物質を第２の原料に用いることができる。例えば、酸化反応に寄与する物質、還元反応に寄与する物質、付加反応に寄与する物質、分解反応に寄与する物質または加水分解反応に寄与する物質などを第２の原料に用いることができる。
[material]
Various substances can be used as the first raw material. For example, a volatile organometallic compound, metal alkoxide, or the like can be used as the first raw material. Various substances that react with the first raw material can be used as the second raw material. For example, a substance that contributes to an oxidation reaction, a substance that contributes to a reduction reaction, a substance that contributes to an addition reaction, a substance that contributes to a decomposition reaction, or a substance that contributes to a hydrolysis reaction can be used as the second raw material.
また、ラジカル等を用いることができる。例えば、原料をプラズマ源に供給し、プラズマ等を用いることができる。具体的には酸素ラジカル、窒素ラジカル等を用いることができる。 Further, radicals and the like can be used. For example, the raw material can be supplied to a plasma source and plasma or the like can be used. Specifically, an oxygen radical, a nitrogen radical, or the like can be used.
ところで、第１の原料と組み合わせて用いる第２の原料は、室温に近い温度で反応する原料が好ましい。例えば、反応温度が室温以上２００℃以下好ましくは５０℃以上１５０℃以下である原料が好ましい。 By the way, the second raw material used in combination with the first raw material is preferably a raw material that reacts at a temperature close to room temperature. For example, a raw material having a reaction temperature of room temperature to 200 ° C., preferably 50 ° C. to 150 ° C. is preferable.
［排気装置］
排気装置３１８５は、排気する機能を有し、第３の流量制御器３１８２ｃに接続されている。なお、排出される原料を捕捉するトラップを排出口３１８４と第３の流量制御器３１８２ｃの間に有してもよい。ところで、除害設備を用いて排気を除害する。
[Exhaust device]
The exhaust device 3185 has a function of exhausting and is connected to the third flow rate controller 3182c. Note that a trap for capturing the discharged raw material may be provided between the discharge port 3184 and the third flow rate controller 3182c. By the way, the exhaust gas is removed by using the abatement equipment.
［制御部］
制御部３１８２は、流量制御器を制御する制御信号または加熱機構を制御する制御信号等を供給する。例えば、第１のステップにおいて、第１の原料を加工基材の表面に供給する。そして、第２のステップにおいて、第１の原料と反応する第２の原料を供給する。これにより第１の原料は第２の原料と反応し、反応生成物が加工部材３０１０の表面に堆積することができる。
[Control unit]
The control unit 3182 supplies a control signal for controlling the flow rate controller or a control signal for controlling the heating mechanism. For example, in the first step, the first raw material is supplied to the surface of the processed substrate. In the second step, a second raw material that reacts with the first raw material is supplied. Thereby, the first raw material reacts with the second raw material, and the reaction product can be deposited on the surface of the processed member 3010.
なお、加工部材３０１０の表面に堆積させる反応生成物の量は、第１のステップと第２のステップを繰り返すことにより、制御することができる。 Note that the amount of the reaction product deposited on the surface of the processed member 3010 can be controlled by repeating the first step and the second step.
なお、加工部材３０１０に供給される第１の原料の量は、加工部材３０１０の表面が吸着することができる量により制限される。例えば、第１の原料の単分子層が加工部材３０１０の表面に形成される条件を選択し、形成された第１の原料の単分子層に第２の原料を反応させることにより、極めて均一な第１の原料と第２の原料の反応生成物を含む層を形成することができる。 Note that the amount of the first raw material supplied to the processing member 3010 is limited by the amount that the surface of the processing member 3010 can adsorb. For example, by selecting the conditions under which the first raw material monomolecular layer is formed on the surface of the processed member 3010 and reacting the second raw material with the formed first raw material monomolecular layer, it is extremely uniform. A layer including a reaction product of the first raw material and the second raw material can be formed.
その結果、入り組んだ構造を表面に有する加工部材３０１０の表面に、さまざまな材料を成膜することができる。例えば３ｎｍ以上２００ｎｍ以下の厚さを有する膜を、加工部材３０１０に形成することができる。 As a result, various materials can be deposited on the surface of the processing member 3010 having an intricate structure on the surface. For example, a film having a thickness of 3 nm to 200 nm can be formed on the processed member 3010.
例えば、加工部材３０１０の表面にピンホールと呼ばれる小さい穴等が形成されている場合、ピンホールの内部に回り込んで成膜材料を成膜し、ピンホールを埋めることができる。 For example, in the case where a small hole called a pinhole or the like is formed on the surface of the processed member 3010, the film can be filled into the pinhole to form a film forming material, thereby filling the pinhole.
また、余剰の第１の原料または第２の原料を、排気装置３１８５を用いて成膜室３１８０から排出する。例えば、アルゴンまたは窒素などの不活性ガスを導入しながら排気してもよい。 In addition, surplus first raw material or second raw material is discharged from the film formation chamber 3180 using the exhaust device 3185. For example, exhaust may be performed while introducing an inert gas such as argon or nitrogen.
［成膜室］
成膜室３１８０は、第１の原料、第２の原料および不活性ガスを供給される導入口３１８３と、第１の原料、第２の原料および不活性ガスを排出する排出口３１８４とを有する。
[Deposition chamber]
The film formation chamber 3180 includes an introduction port 3183 to which a first raw material, a second raw material, and an inert gas are supplied, and an exhaust port 3184 for discharging the first raw material, the second raw material, and the inert gas. .
成膜室３１８０は、単数または複数の加工部材３０１０を支持する機能を有する支持部３１８６と、加工部材を加熱する機能を有する加熱機構３１８７と、加工部材３０１０の搬入および搬出をする領域を開閉する機能を有する扉３１８８と、を有する。 The film formation chamber 3180 opens and closes a support portion 3186 having a function of supporting one or a plurality of processing members 3010, a heating mechanism 3187 having a function of heating the processing members, and a region where the processing members 3010 are carried in and out. And a door 3188 having a function.
例えば、抵抗加熱器または赤外線ランプ等を加熱機構３１８７に用いることができる。また、加熱機構３１８７は、例えば８０℃以上、１００℃以上または１５０℃以上に加熱する機能を有する。ところで、加熱機構３１８７は、例えば室温以上２００℃以下好ましくは５０℃以上１５０℃以下の温度になるように加工部材３０１０を加熱する。 For example, a resistance heater or an infrared lamp can be used for the heating mechanism 3187. The heating mechanism 3187 has a function of heating to 80 ° C. or higher, 100 ° C. or higher, or 150 ° C. or higher, for example. By the way, the heating mechanism 3187 heats the processed member 3010 so that the temperature becomes, for example, room temperature or higher and 200 ° C. or lower, preferably 50 ° C. or higher and 150 ° C. or lower.
また、成膜室３１８０は、圧力調整器および圧力検知器を有していてもよい。 The film formation chamber 3180 may include a pressure regulator and a pressure detector.
［支持部］
支持部３１８６は、単数または複数の加工部材３０１０を支持する。これにより、一回の処理ごとに単数または複数の加工部材３０１０に例えば絶縁膜を形成できる。
[Supporting part]
The support 3186 supports one or a plurality of processed members 3010. Thereby, for example, an insulating film can be formed on one or a plurality of processed members 3010 for each process.
＜７−２．膜の一例＞
本実施の形態で説明する成膜装置３０００を用いて、作製することができる膜の一例について説明する。
<7-2. Example of membrane>
An example of a film that can be manufactured using the film formation apparatus 3000 described in this embodiment will be described.
例えば、酸化物、窒化物、フッ化物、硫化物、三元化合物、金属またはポリマーを含む膜を形成することができる。 For example, a film containing an oxide, nitride, fluoride, sulfide, ternary compound, metal, or polymer can be formed.
例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムシリケート、ハフニウムシリケート、酸化ランタン、酸化珪素、チタン酸ストロンチウム、酸化タンタル、酸化チタン、酸化亜鉛、酸化ニオブ、酸化ジルコニウム、酸化スズ、酸化イットリウム、酸化セリウム、酸化スカンジウム、酸化エルビウム、酸化バナジウムまたは酸化インジウム等を含む材料を成膜することができる。 For example, aluminum oxide, hafnium oxide, aluminum silicate, hafnium silicate, lanthanum oxide, silicon oxide, strontium titanate, tantalum oxide, titanium oxide, zinc oxide, niobium oxide, zirconium oxide, tin oxide, yttrium oxide, cerium oxide, scandium oxide A material containing erbium oxide, vanadium oxide, indium oxide, or the like can be formed.
例えば、窒化アルミニウム、窒化ハフニウム、窒化珪素、窒化タンタル、窒化チタン、窒化ニオブ、窒化モリブデン、窒化ジルコニウムまたは窒化ガリウム等を含む材料を成膜することができる。 For example, a material containing aluminum nitride, hafnium nitride, silicon nitride, tantalum nitride, titanium nitride, niobium nitride, molybdenum nitride, zirconium nitride, gallium nitride, or the like can be formed.
例えば、銅、白金、ルテニウム、タングステン、イリジウム、パラジウム、鉄、コバルトまたはニッケル等を含む材料を成膜することができる。 For example, a material containing copper, platinum, ruthenium, tungsten, iridium, palladium, iron, cobalt, nickel, or the like can be formed.
例えば、硫化亜鉛、硫化ストロンチウム、硫化カルシウム、硫化鉛、フッ化カルシウム、フッ化ストロンチウムまたはフッ化亜鉛等を含む材料を成膜することができる。 For example, a material containing zinc sulfide, strontium sulfide, calcium sulfide, lead sulfide, calcium fluoride, strontium fluoride, zinc fluoride, or the like can be formed.
例えば、チタンおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む酸化物、アルミニウムおよび亜鉛を含む酸化物、マンガンおよび亜鉛を含む硫化物、セリウムおよびストロンチウムを含む硫化物、エルビウムおよびアルミニウムを含む酸化物、イットリウムおよびジルコニウムを含む酸化物等を含む材料を成膜することができる。 For example, nitrides including titanium and aluminum, oxides including titanium and aluminum, oxides including aluminum and zinc, sulfides including manganese and zinc, sulfides including cerium and strontium, oxides including erbium and aluminum, A material containing an oxide containing yttrium and zirconium can be formed.
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments described in this specification as appropriate.
本実施例においては、図２（Ｂ）に示す構造の半導体装置に対し、絶縁膜の膜厚を変えることで、透過光強度のずれ量（階調）が変化するか、計算を行った。 In this example, calculation was performed to determine whether the amount of shift (gradation) in transmitted light intensity changed by changing the thickness of the insulating film in the semiconductor device having the structure shown in FIG.
＜１−１．サンプル構造＞
ここでは、図２（Ｂ）に示す構造の半導体装置が有する絶縁膜１１４、１１６の合計膜厚が、４５０ｎｍ（０．４５μｍ）、６５０ｎｍ（０．６５μｍ）、及び８５０μｍ（０．８５μｍ）の３つの構造について、計算を行った。
<1-1. Sample structure>
Here, the total thickness of the insulating films 114 and 116 included in the semiconductor device having the structure illustrated in FIG. 2B is 450 nm (0.45 μm), 650 nm (0.65 μm), and 850 μm (0.85 μm). Calculations were made for one structure.
また、計算装置としては、シンテック社製のＬＣＤ Ｍａｓｔｅｒを用い、計算条件としては、画素面積を１７４μｍ×５８μｍとし、液晶のセルギャップとしては、３．５μｍとし、液晶のΔｎを０．０９９８とし、液晶のΔεを−３．０とした。 In addition, as a calculation device, an LCD Master manufactured by Shintech Co., Ltd. is used. As calculation conditions, a pixel area is 174 μm × 58 μm, a cell gap of liquid crystal is 3.5 μm, and Δn of liquid crystal is 0.0998. The Δε of the liquid crystal was set to −3.0.
また、画素電極として機能する酸化物半導体膜１２０と、共通電極として機能する導電膜１２２と、のライン＆スペース（Ｌｉｎｅ ＆ Ｓｐａｃｅ）としては、それぞれ３μｍと、５μｍとした。 Further, the line & space between the oxide semiconductor film 120 functioning as a pixel electrode and the conductive film 122 functioning as a common electrode was set to 3 μm and 5 μm, respectively.
また、ゲート電極として機能する導電膜１０４には−５Ｖを、データ線として機能する導電膜１１２ａには０Ｖまたは６Ｖを、画素電極として機能する酸化物半導体膜１２０には０Ｖ乃至５Ｖを、共通電極として機能する導電膜１２２には０Ｖを、それぞれ印加されるような電位とした。また、表示装置の輝度としては、全白表示時において、２５６階調を基準とした。 Further, -5V is applied to the conductive film 104 functioning as a gate electrode, 0V or 6V is applied to the conductive film 112a functioning as a data line, and 0V to 5V is applied to the oxide semiconductor film 120 functioning as a pixel electrode. 0V was applied to the conductive film 122 functioning as a potential to be applied. The luminance of the display device is based on 256 gradations when displaying all white.
＜１−２．計算結果＞
データ線電位０Ｖ時の透過光強度と、データ線電位６Ｖ時の透過光強度とのずれ量を計算した結果を図４７に示す。なお、図４７において、縦軸がデータ線電位０Ｖ時と、データ線電位６Ｖ時の透過光強度のずれ量［階調］を表しており、横軸が画素電極として機能する酸化物半導体膜１２０に印加される電圧［Ｖ］を、それぞれ表す。
<1-2. Calculation results>
FIG. 47 shows the result of calculating the amount of deviation between the transmitted light intensity when the data line potential is 0V and the transmitted light intensity when the data line potential is 6V. Note that in FIG. 47, the vertical axis represents the shift amount [gradation] of the transmitted light intensity between the data line potential 0 V and the data line potential 6 V, and the horizontal axis represents the oxide semiconductor film 120 functioning as a pixel electrode. Each represents a voltage [V] applied to.
図４７に示すように、絶縁膜１１４、１１６の合計の膜厚を厚くした方が、透過光強度のずれ量が小さいことが確認された。なお、図４７において、１階調の輝度とは、（全白の輝度−全黒の輝度）／２５６である。 As shown in FIG. 47, it was confirmed that the amount of deviation in transmitted light intensity was smaller when the total thickness of the insulating films 114 and 116 was increased. In FIG. 47, the luminance of one gradation is (total white luminance−total black luminance) / 256.
以上、本実施例に示す構成は、他の実施の形態と適宜組み合わせることができる。 As described above, the structure described in this example can be combined as appropriate with any of the other embodiments.
１００ 半導体装置
１００Ａ 半導体装置
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０８ｃ 酸化物半導体膜
１１２ 導電膜
１１２ａ 導電膜
１１２ａ＿１ 導電膜
１１２ａ＿２ 導電膜
１１２ｂ 導電膜
１１２ｂ＿１ 導電膜
１１２ｂ＿２ 導電膜
１１２ｃ 導電膜
１１２ｃ＿ｃ 導電膜
１１２ｃ＿１ 導電膜
１１２ｃ＿２ 導電膜
１１２ｄ 導電膜
１１２ｄ＿１ 導電膜
１１２ｄ＿２ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１１９ 酸化物半導体膜
１２０ 酸化物半導体膜
１２０ａ 酸化物半導体膜
１２１ 導電膜
１２２ 導電膜
１３１ 開口部
１３２ 開口部
１３３ 開口部
１４０ 基板
１４２ 遮光膜
１４４ 着色膜
１４５ スペーサ
１４６ 絶縁膜
１４８ 導電膜
１４９ 液晶層
１５０ トランジスタ
１５０Ａ トランジスタ
１５１ 液晶素子
１５５ 容量素子
１７０ 画素
１７１ 画素部
１７４ ゲートドライバ
１７５ コモン線
１７６ ソースドライバ
１７７ 走査線
１７９ データ線
１８０ 液晶表示装置
１９３ ターゲット
１９４ プラズマ
４５０ 表示部
４５１ ウィンドウ
４５２ａ 画像
４５２ｂ 画像
４５３ ボタン
４５５ ウィンドウ
４５６ 文書情報
４５７ スクロールバー
９０４ 導電膜
９０６ 絶縁膜
９０７ 絶縁膜
９１２ 導電膜
９１４ 絶縁膜
９１６ 絶縁膜
９１８ 絶縁膜
９２０ 酸化物半導体膜
９３０ａ 開口部
９３０ｂ 開口部
９４０ 絶縁膜
９４２ シール材
９４４ 異方性導電膜
１１００ トランジスタ
１１０２ 基板
１１０４ 導電膜
１１０６ 絶縁膜
１１０８ 酸化物半導体膜
１１０８ａ 酸化物半導体膜
１１０８ｂ 酸化物半導体膜
１１１２ａ 導電膜
１１１２ｂ 導電膜
１１１４ 絶縁膜
１１１８ 絶縁膜
１１２０ 酸化物半導体膜
１３００ トランジスタ
１３０４ 導電膜
１３０６ 絶縁膜
１３０８ 半導体膜
１３１０ 絶縁膜
１３１２ 導電膜
１３１４ 絶縁膜
１３１６ 絶縁膜
１３１８ａ 導電膜
１３１８ｂ 導電膜
１３２０ａ 開口部
１３２０ｂ 開口部
１３５０ トランジスタ
２０００ タッチパネル
２４１０ 基板
２５０１ 表示装置
２５０２ｔ トランジスタ
２５０３ｃ 容量素子
２５０３ｔ トランジスタ
２５０４ 走査線駆動回路
２５０５ 画素
２５０９ ＦＰＣ
２５１０ 基板
２５１０ａ 絶縁層
２５１０ｂ 可撓性基板
２５１０ｃ 接着層
２５１１ 配線
２５１９ 配線
２５２９ 液晶層
２５３１ 絶縁膜
２５５１ 液晶素子
２５６０ シール材
２５６７ 着色膜
２５６８ 遮光膜
２５６９ 反射防止膜
２５７０ 基板
２５７０ａ 絶縁層
２５７０ｂ 可撓性基板
２５７０ｃ 接着層
２５９０ 基板
２５９１ 電極
２５９２ 電極
２５９３ 絶縁層
２５９４ 配線
２５９５ タッチセンサ
２５９７ 接着膜
２５９８ 配線
２５９９ 接続層
２６０１ パルス電圧出力回路
２６０２ 電流検出回路
２６０３ 容量
２６１１ トランジスタ
２６１２ トランジスタ
２６１３ トランジスタ
２６２１ 電極
２６２２ 電極
３０００ 成膜装置
３０１０ 加工部材
３１８０ 成膜室
３１８１ａ 原料供給部
３１８１ｂ 原料供給部
３１８２ 制御部
３１８２ａ 流量制御器
３１８２ｂ 流量制御器
３１８２ｃ 流量制御器
３１８２ｈ 加熱機構
３１８３ 導入口
３１８４ 排出口
３１８５ 排気装置
３１８６ 支持部
３１８７ 加熱機構
３１８８ 扉
５１００ ペレット
５１２０ 基板
５１６１ 領域
５２００ ペレット
５２０１ イオン
５２０２ 横成長部
５２０３ 粒子
５２２０ 基板
５２３０ ターゲット
５２４０ プラズマ
５２６０ 加熱機構
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ 携帯情報端末
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末
９５００ 表示装置
９５０１ 表示パネル
９５０２ 表示領域
９５０３ 領域
９５１１ 軸部
９５１２ 軸受部
100 semiconductor device 100A semiconductor device 102 substrate 104 conductive film 106 insulating film 107 insulating film 108 oxide semiconductor film 108a oxide semiconductor film 108b oxide semiconductor film 108c oxide semiconductor film 112 conductive film 112a conductive film 112a_1 conductive film 112a_2 conductive film 112b Conductive film 112b_1 conductive film 112b_2 conductive film 112c conductive film 112c_c conductive film 112c_1 conductive film 112c_2 conductive film 112d conductive film 112d_1 conductive film 112d_2 conductive film 114 insulating film 116 insulating film 118 insulating film 119 oxide semiconductor film 120 oxide semiconductor film 120a oxide Physical semiconductor film 121 conductive film 122 conductive film 131 opening 132 opening 133 opening 140 substrate 142 light shielding film 144 colored film 145 spacer 146 insulating film 148 conductive film 149 liquid crystal layer 50 transistor 150A transistor 151 liquid crystal element 155 capacitor element 170 pixel 171 pixel unit 174 gate driver 175 common line 176 source driver 177 scanning line 179 data line 180 liquid crystal display device 193 target 194 plasma 450 display unit 451 window 452a image 452b image 453 button 455 Window 456 Document information 457 Scroll bar 904 Conductive film 906 Insulating film 907 Insulating film 912 Conductive film 914 Insulating film 916 Insulating film 918 Insulating film 920 Oxide semiconductor film 930 a Opening 930 b Opening 940 Insulating film 942 Sealing material 944 Anisotropic conductive Film 1100 Transistor 1102 Substrate 1104 Conductive film 1106 Insulating film 1108 Oxide semiconductor film 1108a Oxide semiconductor film 1108b Oxide semiconductor film 1 12a conductive film 1112b conductive film 1114 insulating film 1118 insulating film 1120 oxide semiconductor film 1300 transistor 1304 conductive film 1306 insulating film 1308 semiconductor film 1310 insulating film 1312 conductive film 1314 insulating film 1316 insulating film 1318a conductive film 1318b conductive film 1320a opening 1320b Opening 1350 Transistor 2000 Touch panel 2410 Substrate 2501 Display device 2502t Transistor 2503c Capacitance element 2503t Transistor 2504 Scan line driver circuit 2505 Pixel 2509 FPC
2510 substrate 2510a insulating layer 2510b flexible substrate 2510c adhesive layer 2511 wiring 2519 wiring 2529 liquid crystal layer 2531 insulating film 2551 liquid crystal element 2560 sealing material 2567 colored film 2568 light shielding film 2569 antireflection film 2570 substrate 2570a insulating layer 2570b flexible substrate 2570c Adhesive layer 2590 Substrate 2591 Electrode 2592 Electrode 2593 Insulating layer 2594 Wiring 2595 Touch sensor 2597 Adhesive film 2598 Wiring 2599 Connection layer 2601 Pulse voltage output circuit 2602 Current detection circuit 2603 Capacitance 2611 Transistor 2612 Transistor 2613 Transistor 2621 Electrode 2622 Electrode 3000 Film deposition apparatus 3010 Processing member 3180 Deposition chamber 3181a Raw material supply unit 3181b Raw material supply unit 3182 Control unit 3182a Flow rate control 3182b Flow controller 3182c Flow controller 3182h Heating mechanism 3183 Inlet port 3184 Discharge port 3185 Exhaust device 3186 Supporting unit 3187 Heating mechanism 3188 Door 5100 Pellet 5120 Substrate 5161 Region 5200 Pellet 5201 Ion 5202 Horizontal growth unit 5203 Particle 5220 Substrate 5230 Target 5240 Plasma 5260 Heating mechanism 8000 Display module 8001 Upper cover 8002 Lower cover 8003 FPC
8004 Touch panel 8005 FPC
8006 Display panel 8007 Backlight 8008 Light source 8009 Frame 8010 Printed circuit board 8011 Battery 9000 Case 9001 Display unit 9003 Speaker 9005 Operation key 9006 Connection terminal 9007 Sensor 9008 Microphone 9050 Operation button 9051 Information 9052 Information 9053 Information 9054 Information 9055 Hinge 9100 Portable information terminal 9101 portable information terminal 9102 portable information terminal 9200 portable information terminal 9201 portable information terminal 9500 display device 9501 display panel 9502 display region 9503 region 9511 shaft portion 9512 bearing portion
Claims (13)
前記トランジスタに電気的に接続される画素電極と、
前記画素電極と離間して設けられる共通電極と、を有する半導体装置であって、
前記トランジスタは、
ゲート電極と、
前記ゲート電極上の第１の絶縁膜と、
前記第１の絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜に電気的に接続されるソース電極と、
前記酸化物半導体膜に電気的に接続されるドレイン電極と、
前記酸化物半導体膜、前記ソース電極、及び、前記ドレイン電極上の第２の絶縁膜と、
前記第２の絶縁膜上の第３の絶縁膜と、を有し、
前記画素電極は、
前記第２の絶縁膜上に設けられ、
前記酸化物半導体膜に含まれる金属元素を少なくとも一つ有し、
前記共通電極は、
前記第３の絶縁膜上に設けられ、
前記第２の絶縁膜は、前記第３の絶縁膜よりも厚い、
ことを特徴とする半導体装置。 A transistor,
A pixel electrode electrically connected to the transistor;
A semiconductor device having a common electrode provided apart from the pixel electrode,
The transistor is
A gate electrode;
A first insulating film on the gate electrode;
An oxide semiconductor film on the first insulating film;
A source electrode electrically connected to the oxide semiconductor film;
A drain electrode electrically connected to the oxide semiconductor film;
A second insulating film on the oxide semiconductor film, the source electrode, and the drain electrode;
A third insulating film on the second insulating film,
The pixel electrode is
Provided on the second insulating film;
Having at least one metal element contained in the oxide semiconductor film,
The common electrode is
Provided on the third insulating film;
The second insulating film is thicker than the third insulating film;
A semiconductor device.
前記ゲート電極、前記ソース電極、及び前記ドレイン電極の少なくともいずれか一つは、銅元素を含む、
ことを特徴とする半導体装置。 In claim 1,
At least one of the gate electrode, the source electrode, and the drain electrode contains a copper element,
A semiconductor device.
前記トランジスタに電気的に接続される画素電極と、
前記画素電極と離間して設けられる共通電極と、を有する半導体装置であって、
前記トランジスタは、
第１のゲート電極と、
前記第１のゲート電極上の第１の絶縁膜と、
前記第１の絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜に電気的に接続されるソース電極と、
前記酸化物半導体膜に電気的に接続されるドレイン電極と、
前記酸化物半導体膜、前記ソース電極、及び前記ドレイン電極上の第２の絶縁膜と、
前記第２の絶縁膜上の第２のゲート電極と、
前記第２のゲート電極上の第３の絶縁膜と、を有し、
前記画素電極は、
前記第２の絶縁膜上に設けられ、
前記酸化物半導体膜に含まれる金属元素を少なくとも一つ有し、
前記共通電極は、
前記第３の絶縁膜上に設けられ、
前記第２の絶縁膜は、前記第３の絶縁膜よりも厚い、
ことを特徴とする半導体装置。 A transistor,
A pixel electrode electrically connected to the transistor;
A semiconductor device having a common electrode provided apart from the pixel electrode,
The transistor is
A first gate electrode;
A first insulating film on the first gate electrode;
An oxide semiconductor film on the first insulating film;
A source electrode electrically connected to the oxide semiconductor film;
A drain electrode electrically connected to the oxide semiconductor film;
A second insulating film on the oxide semiconductor film, the source electrode, and the drain electrode;
A second gate electrode on the second insulating film;
A third insulating film on the second gate electrode,
The pixel electrode is
Provided on the second insulating film;
Having at least one metal element contained in the oxide semiconductor film,
The common electrode is
Provided on the third insulating film;
The second insulating film is thicker than the third insulating film;
A semiconductor device.
前記第１のゲート電極、前記ソース電極、及び前記ドレイン電極の少なくともいずれか一つは、銅元素を含む、
ことを特徴とする半導体装置。 In claim 2,
At least one of the first gate electrode, the source electrode, and the drain electrode includes a copper element.
A semiconductor device.
前記ソース電極の下端部は、前記ソース電極の上端部よりも外側に位置し、
前記ドレイン電極の下端部は、前記ドレイン電極の上端部よりも外側に位置する、
ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 4,
The lower end portion of the source electrode is located outside the upper end portion of the source electrode,
The lower end portion of the drain electrode is located outside the upper end portion of the drain electrode.
A semiconductor device.
前記酸化物半導体膜は、
Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 5,
The oxide semiconductor film is
In, M (M is Al, Ga, Y, or Sn), and Zn,
A semiconductor device.
前記酸化物半導体膜は、
結晶部を有し、
前記結晶部は、ｃ軸配向性を有する、
ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 6,
The oxide semiconductor film is
Having a crystal part,
The crystal part has c-axis orientation;
A semiconductor device.
前記酸化物半導体膜は、
前記Ｍよりも前記Ｉｎの含有量が多い第１の層と、
前記Ｉｎよりも前記Ｍの含有量が多い第２の層と、を有する、
ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 7,
The oxide semiconductor film is
A first layer having a higher In content than M;
A second layer having a higher M content than In.
A semiconductor device.
前記第２の層は、前記第１の層よりも厚い領域を有する、
ことを特徴とする半導体装置。 In claim 8,
The second layer has a thicker region than the first layer;
A semiconductor device.
前記第２のゲート電極は、
前記酸化物半導体膜に含まれる金属元素を少なくとも一つ有する、
ことを特徴とする半導体装置。 In claim 3,
The second gate electrode is
Having at least one metal element contained in the oxide semiconductor film,
A semiconductor device.
表示素子と、を有する、
ことを特徴とする表示装置。 A semiconductor device according to claim 1;
A display element,
A display device characterized by that.
タッチセンサと、を有する、
ことを特徴とする表示モジュール。 A display device according to claim 11;
A touch sensor;
A display module characterized by that.
操作キーまたはバッテリと、を有する、
ことを特徴とする電子機器。 A semiconductor device according to any one of claims 1 to 10, a display device according to claim 11, or a display module according to claim 12.
An operation key or a battery,
An electronic device characterized by that.
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