JP2016197951A

JP2016197951A - Inverter device

Info

Publication number: JP2016197951A
Application number: JP2015076505A
Authority: JP
Inventors: 貴仁太田; Takahito Ota; 成久西貝; Narihisa Nishigai
Original assignee: Johnson Controls Hitachi Air Conditioning Technology Hong Kong Ltd
Current assignee: Johnson Controls Hitachi Air Conditioning Technology Hong Kong Ltd
Priority date: 2015-04-03
Filing date: 2015-04-03
Publication date: 2016-11-24
Anticipated expiration: 2035-04-03
Also published as: JP6564601B2

Abstract

PROBLEM TO BE SOLVED: To provide an inverter device capable of achieving high reliability by more accurately estimating the service life of a semiconductor element.SOLUTION: The inverter device is configured so that both ends of each of a plurality of legs formed by connecting semiconductor elements in series are connected with a DC power supply and each phase of an AC load is connected between the semiconductor elements of each of the legs, thereby inverting a DC power supply into an AC power supply for power supply to an AC load, and determines it that the semiconductor element has a failure when a voltage generated during conduction of the semiconductor element increases in such proportions as to become higher than that generated at previous conduction by a predetermined value.SELECTED DRAWING: Figure 1

Description

本発明は、インバータ装置に係り、特にインバータ装置を構成する個々のパワー半導体素子接合部の寿命接近を予測し、寿命到達間近と判断された場合にその旨を報知するとともに、インバータ保護運転制御を行いパワー半導体素子の寿命を延長する手段を備えたインバータ装置に関する。 The present invention relates to an inverter device, and in particular predicts approaching life of individual power semiconductor element joints constituting the inverter device, and notifies that when it is determined that the life is approaching, and performs inverter protection operation control. The present invention relates to an inverter device provided with means for extending the life of a power semiconductor element.

電力変換装置であるインバータ装置では、インバータ装置運転時の運転電流によって、インバータ装置の構成部品の一つであるパワー半導体素子の温度が上昇し、インバータ装置停止時にはパワー半導体素の温度が下降する。この時に生じる温度差が、パワー半導体素子接合部（はんだ付け部）に熱ストレスを与え、劣化を進める要因となる。熱ストレスの積み重ねによってパワー半導体素子接合部が破壊するまでの期間をパワーサイクル寿命と呼ぶ。パワー半導体素子接合部がパワーサイクル寿命に到達するとパワー半導体素子が機能停止となり、インバータ装置の動作も停止する。 In the inverter device that is a power conversion device, the temperature of the power semiconductor element that is one of the components of the inverter device increases due to the operating current during operation of the inverter device, and the temperature of the power semiconductor element decreases when the inverter device stops. The temperature difference generated at this time gives thermal stress to the power semiconductor element joint (soldering part) and causes deterioration. The period until the power semiconductor element junction is destroyed due to the accumulation of thermal stress is called the power cycle life. When the power semiconductor element junction reaches the power cycle life, the power semiconductor element stops functioning and the operation of the inverter device also stops.

パワーサイクル寿命によるインバータ装置動作の突然の停止は、熱ストレスによるパワー半導体素子接合部の劣化を予測・報知し、あるいは保護運転制御を行うことによる延命処置を講ずるなどしない限り避けられない問題である。 Sudden stoppage of inverter device operation due to power cycle life is an unavoidable problem unless prediction and notification of deterioration of the power semiconductor element junction due to thermal stress is taken, or if life extension measures are taken by carrying out protective operation control. .

顧客先においては、例えば、常時運転を行う必要のあるデータセンター向けの空気調和機に関して、空気調和機に搭載されるインバータ装置がパワー半導体素子接合部寿命によって停止する以前にその予兆を予測・報知し延命処置を講じ、突然の停止を回避することが望まれる。 At customers, for example, for air conditioners for data centers that need to be operated constantly, predict and report the signs before the inverter device installed in the air conditioner stops due to the power semiconductor element junction life It is desirable to take life-saving measures and avoid sudden stops.

特許文献１は、パワー半導体素子直下のフィンに取り付けた温度センサで測定した温度から間接的にパワー半導体素子接合部の温度を推定し、パワーサイクル寿命を予測する手法を開示している。 Patent Document 1 discloses a technique for estimating the power cycle life by indirectly estimating the temperature of the power semiconductor element junction from the temperature measured by the temperature sensor attached to the fin immediately below the power semiconductor element.

特開２０１２−１９１８４９号公報JP 2012-191849 A

特許文献１の装置例では、温度センサを用いていることによる装置の大型化や、温度センサがパワー半導体素子接合部に取り付けられていないことによる測定温度誤差の発生が懸念される。 In the device example of Patent Document 1, there is a concern about the increase in size of the device due to the use of the temperature sensor and the occurrence of a measurement temperature error due to the temperature sensor not being attached to the power semiconductor element junction.

さらには、インバータ装置運転・停止が繰り返し行われた際の温度差が一定ではなく、一定温度差により規定されるパワーサイクル寿命を正確に予測することは困難であると考えられる。 Furthermore, the temperature difference when the inverter device is repeatedly operated and stopped is not constant, and it is considered difficult to accurately predict the power cycle life defined by the constant temperature difference.

以上のことから本発明の目的は、より正確に半導体素子の寿命予測を行い、信頼性を向上させたインバータ装置を提供することである。 In view of the above, an object of the present invention is to provide an inverter device that more accurately predicts the lifetime of a semiconductor element and improves reliability.

以上のことから本発明においては、半導体素子が直列接続されて構成される複数のレグの両端は直流電源に接続され、各レグの半導体素子間と交流負荷の各相とが接続されることで交流負荷に直流電源を交流電源に変換して電力供給するインバータ装置であって、半導体素子の導通時の電圧が以前の導通時の電圧よりも所定以上の割合で増加した場合、半導体素子の異常と判定することを特徴とする。 From the above, in the present invention, both ends of a plurality of legs formed by connecting semiconductor elements in series are connected to a DC power source, and the semiconductor elements of each leg are connected to each phase of an AC load. An inverter device that supplies power by converting a DC power source into an AC power source for an AC load, and when the voltage at the time of conduction of the semiconductor element increases at a predetermined rate or more than the voltage at the time of previous conduction, an abnormality of the semiconductor element It is characterized by determining.

本発明によれば、より正確に半導体素子の寿命予測を行い、信頼性を向上させたインバータ装置を提供することが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to estimate the lifetime of a semiconductor element more correctly, and to provide the inverter apparatus which improved reliability.

本発明が適用されるインバータ装置の構成例を示す図。The figure which shows the structural example of the inverter apparatus with which this invention is applied. ＩＧＢＴ１、ＩＧＢＴ２で構成されるレグの構成（Ｕ相出力部）を抜粋した回路の模式図。The schematic diagram of the circuit which extracted the structure (U-phase output part) of the leg comprised by IGBT1 and IGBT2. インバータ起動回数の増加とともにＩＧＢＴのコレクタ・エミッタ間電圧が増加することを示した概念図。The conceptual diagram which showed that the collector-emitter voltage of IGBT increased with the increase in the frequency | count of inverter starting. 図３の特性線Ｌａ、Ｌｂを模擬した図。The figure which simulated the characteristic lines La and Lb of FIG. ＦＩＦＯ形式のｎ桁のメモリにより移動平均を求める考え方を示した図。The figure which showed the view which calculates | requires a moving average with the memory of n digits of FIFO form.

以下、本発明の実施形態におけるインバータ装置について、図面に基づいて説明する。 Hereinafter, an inverter device according to an embodiment of the present invention will be described with reference to the drawings.

図１は、本発明が適用されるインバータ装置の構成例を示す図である。 FIG. 1 is a diagram showing a configuration example of an inverter device to which the present invention is applied.

図１に示すように、交流電源２から、交流を直流に変換するコンバータ部３、平滑コンデンサ４を介して直流電源に接続され、原動機などの負荷７に給電すべく使用されるインバータ装置１は、直流を交流に変換するインバータ部５と、インバータ部５を制御するインバータ制御部１３により構成されている。なお図１では交流電源２は三相交流であるが、これは単相交流でもよい。 As shown in FIG. 1, an inverter device 1 connected to a DC power source from an AC power source 2 through a converter unit 3 for converting AC to DC and a smoothing capacitor 4 and used to feed a load 7 such as a prime mover is The inverter unit 5 that converts direct current to alternating current and the inverter control unit 13 that controls the inverter unit 5 are configured. In FIG. 1, the AC power source 2 is a three-phase AC, but this may be a single-phase AC.

インバータ装置１の主要部であるインバータ部５は、パワー半導体素子として６個のＩＧＢＴ１〜ＩＧＢＴ６により構成されている。インバータ装置１は、２組のＩＧＢＴが直列接続されてレグを構成し、３組のレグの両端をコンバータ部３のプラス電位端子８とマイナス電位端子９に共通に接続し、かつ３組のレグの上下ＩＧＢＴ接続点から原動機などの負荷７側の３相交流の各相端子１０、１１、１２に導くように構成されている。 The inverter part 5 which is a main part of the inverter device 1 is composed of six IGBT1 to IGBT6 as power semiconductor elements. The inverter device 1 includes two sets of IGBTs connected in series to form a leg, and both ends of the three sets of legs are commonly connected to the positive potential terminal 8 and the negative potential terminal 9 of the converter unit 3, and three sets of legs It is comprised so that it may guide | lead to each phase terminal 10, 11, 12 of three-phase alternating current by the load 7 side, such as a motor | power_engine, from the upper and lower IGBT connection point.

各々のＩＧＢＴは、インバータ制御部１３内のインバータ駆動信号出力部６からの駆動信号を受けてスイッチング動作を行い、原動機７を動作させるために必要な電圧・周波数の３相交流出力を生み出している。 Each IGBT receives a drive signal from the inverter drive signal output unit 6 in the inverter control unit 13 and performs a switching operation to generate a three-phase AC output having a voltage and frequency necessary for operating the prime mover 7. .

このように、図１のインバータ装置は、半導体素子が直列接続されて構成される複数のレグの両端は直流電源に接続され、各レグの半導体素子間と交流負荷の各相とが接続されることで交流負荷に直流電源を交流電源に変換して電力供給するように構成されている。 As described above, in the inverter device of FIG. 1, both ends of a plurality of legs formed by connecting semiconductor elements in series are connected to a DC power source, and the semiconductor elements of each leg are connected to each phase of an AC load. Thus, the AC load is configured to convert the DC power source into an AC power source and to supply power.

図２は、インバータ部５のレグのうちから、代表としてＩＧＢＴ１、ＩＧＢＴ２で構成されるレグの構成（Ｕ相出力部）を抜粋した回路の模式図である。ＩＧＢＴ１、ＩＧＢＴ２はインバータ制御部１３内のインバータ駆動信号出力部６からの駆動信号を受けて駆動される。 FIG. 2 is a schematic diagram of a circuit excerpted from the leg of the inverter unit 5 from the leg configuration (U-phase output unit) composed of IGBT1 and IGBT2 as representatives. The IGBTs 1 and 2 are driven in response to a drive signal from the inverter drive signal output unit 6 in the inverter control unit 13.

レグ両端の端子２６、２７はそれぞれコンバータ３出力後のプラス電位端子８、マイナス電位端子９に接続され、ＩＧＢＴ１とＩＧＢＴ２の中間の接続点２８は交流負荷側Ｕ相端子１０に接続される。 Terminals 26 and 27 at both ends of the leg are respectively connected to a positive potential terminal 8 and a negative potential terminal 9 after the output of the converter 3, and an intermediate connection point 28 between IGBT 1 and IGBT 2 is connected to the AC load side U-phase terminal 10.

図２において、レグ両端の端子２６、２７間の電圧をＶ_Ｐと定義する。また、接続点２８と端子２７の間の電圧をＶ_Ｕと定義する。このとき、ＩＧＢＴ１、ＩＧＢＴ２のコレクタ・エミッタ間電圧はそれぞれ、（１）式、（２）式で定義され、ここではそれぞれＶ_ＣＥＵ１、Ｖ_ＣＥＵ２と表記する。
［数１］
Ｖ_ＣＥＵ１＝Ｖ_Ｐ−Ｖ_Ｕ（１）
［数２］
Ｖ_ＣＥＵ２＝Ｖ_Ｕ（２）
なお、図２ではＵ相の電圧のみを定義しているが、このほかにＶ相の電圧としてＶ_ＣＥＶ１、Ｖ_ＣＥＶ２、Ｗ相の電圧としてＶ_ＣＥＷ１、Ｖ_ＣＥＷ２がある。 2, defines the voltage between legs ends of the terminals 26 and 27 and _{V P.} Further, the voltage between the connecting point 28 and the terminal 27 is defined as _{V U.} At this time, the collector-emitter voltages of the _IGBT1 and _IGBT2 are defined by the equations (1) and (2), respectively, and are _expressed as V _CEU1 and V _CEU2 respectively.
[Equation 1]
V _CEU1 = V _P −V _U (1)
[Equation 2]
V _CEU2 = V _U (2)
Although defines only the voltage of FIG. 2, U-phase, there is a _{_V CEW1,} _V _CEW2 as the voltage _{_V CEV1,} _V _CEV2, W-phase as the voltage of the V phase in this addition.

図１にもどり、次にインバータ制御部１３の構成について説明する。 Returning to FIG. 1, the configuration of the inverter control unit 13 will be described next.

インバータ制御部１３には、インバータ部５の両端から電圧が取り込まれている。まず直流側の電圧が、接続点８、９から取り込まれている。この電圧は、図２のレグ両端の端子２６、２７間の電圧Ｖ_Ｐに相当している。また交流側の電圧が、接続点１０、１１、１２から取り込まれている。これらの電圧は、図２の接続点２８と端子２７の間の電圧Ｖ_Ｕ、Ｖ_Ｖ、Ｖ_Ｗに相当している。これらの電圧は、インバータ制御部１３のパワー半導体素子コレクタ・エミッタ間検出回路１４に取り込まれている。 A voltage is taken into the inverter control unit 13 from both ends of the inverter unit 5. First, the voltage on the DC side is taken in from the connection points 8 and 9. This voltage corresponds to the voltage _{V P} between the terminals 26 and 27 of the leg ends in FIG. The AC side voltage is taken in from the connection points 10, 11, and 12. These voltages correspond to the voltages V _U , V _V , and V _W between the connection point 28 and the terminal 27 in FIG. These voltages are taken into the power semiconductor element collector-emitter detection circuit 14 of the inverter control unit 13.

パワー半導体素子コレクタ・エミッタ間検出回路１４においては、接続点８、９の両端に抵抗Ｒ_Ｐ１とＲ_Ｐ２の直列回路が接続され、接続点１０の先には抵抗Ｒ_Ｕ１とＲ_Ｕ２の直列回路が接続され、接続点１１の先には抵抗Ｒ_Ｖ１とＲ_Ｖ２の直列回路が接続され、接続点１２の先には抵抗Ｒ_Ｗ１とＲ_Ｗ２の直列回路がそれぞれ接続されている。 In the power semiconductor element collector-emitter detection circuit 14, a series circuit of resistors R _P1 and R _P2 is connected to both ends of the connection points 8 and 9, and a series circuit of resistors R _U1 and R _U2 is connected to the end of the connection point 10. _Are connected, a series circuit of resistors R _V1 and R _V2 is connected to the end of the connection point 11, and a series circuit of resistors R _W1 and R _W2 is connected to the end of the connection point 12, respectively.

これら抵抗の直列回路は分圧回路を構成したものであり、これにより、パワー半導体素子コレクタ・エミッタ間電圧検出部２０には、（１）、（２）式で求めたコレクタ・エミッタ電圧が、パワー半導体素子コレクタ・エミッタ間検出部２０で読み取り可能な電圧に分圧されたうえで取り込まれている。なお、２１、２２はパワー半導体素子コレクタ・エミッタ間検出部２０を動作させるための給電部である。 The series circuit of these resistors constitutes a voltage dividing circuit, whereby the collector-emitter voltage obtained by the equations (1) and (2) is applied to the power semiconductor element collector-emitter voltage detection unit 20. The power semiconductor element collector-emitter detection unit 20 divides the voltage into a readable voltage and takes it in. Reference numerals 21 and 22 denote power supply units for operating the power semiconductor element collector-emitter detection unit 20.

パワー半導体素子コレクタ・エミッタ間検出回路１４における（１）、（２）式の処理は、要するにレグのレグ両端間電圧を第１の電圧、レグの一方端と当該レグの半導体素子接続点間の電圧を第２の電圧とし、レグの他方端と当該レグの半導体素子接続点間に接続された第１の半導体素子が導通状態において第１の電圧と第２の電圧の差電圧を求め、当該差電圧を半導体素子の導通時電圧としたものである。 The processing of the equations (1) and (2) in the power semiconductor element collector-emitter detection circuit 14 is basically the same as the voltage across the leg of the leg, the voltage between the one end of the leg and the semiconductor element connection point of the leg. The voltage is a second voltage, and the first semiconductor element connected between the other end of the leg and the semiconductor element connection point of the leg is in a conductive state to obtain a difference voltage between the first voltage and the second voltage, The difference voltage is the voltage at the time of conduction of the semiconductor element.

判定部１５は、パワー半導体素子コレクタ・エミッタ間検出部２０で読み取った電圧値Ｖ_Ｐ、Ｖ_Ｕ、Ｖ_Ｖ、Ｖ_Ｗが正常であるか異常であるかの判定を行う部分である。判定手法の考え方について、図３〜図５に基づいて以下に説明する。 The determination unit 15 is a part that determines whether the voltage values V _P , V _U , V _V , and V _W read by the power semiconductor element collector-emitter detection unit 20 are normal or abnormal. The concept of the determination method will be described below with reference to FIGS.

図３は、インバータ起動回数の増加とともにＩＧＢＴのコレクタ・エミッタ間電圧が増加することを示した概念図である。この図では縦軸にＩＧＢＴのコレクタ・エミッタ間電圧値、横軸にインバータ起動回数を示している。なおこの場合のＩＧＢＴのコレクタ・エミッタ間電圧とは、当該ＩＧＢＴがオン状態にあるときのコレクタ・エミッタ間のサチュレーション電圧を意味している。またインバータ起動回数とは、インバータに外部電源から電圧印可して起動する回数のことではなく、インバータ内のＩＧＢＴが導通制御開始される回数を意味している。つまりインバータ装置は、レグ構成された半導体素子に点弧信号を継続して与える点弧期間と、半導体素子に点弧信号を継続して与えない無点弧期間を有し、インバータ起動とは無点弧期間から点弧期間に移動した状態をいう。 FIG. 3 is a conceptual diagram showing that the collector-emitter voltage of the IGBT increases as the number of inverter activations increases. In this figure, the vertical axis represents the IGBT collector-emitter voltage value, and the horizontal axis represents the number of inverter activations. In this case, the collector-emitter voltage of the IGBT means a saturation voltage between the collector and the emitter when the IGBT is in an on state. The number of times the inverter is activated does not mean the number of times that the inverter is activated by applying a voltage from an external power supply, but the number of times that the IGBT in the inverter starts to conduct control. In other words, the inverter device has an ignition period in which an ignition signal is continuously applied to a semiconductor element having a leg configuration, and a non-ignition period in which an ignition signal is not continuously applied to the semiconductor element. It means the state that moved from the starting period to the starting period.

図３によれば、コレクタ・エミッタ間電圧（サチュレーション電圧）の増加割合は、パワー（ＩＧＢＴ）素子接合部が正常であるときと、パワー（ＩＧＢＴ）素子接合部が異常で素子寿命が間近であるパワー素子寿命接近状態であるときとで異なる推移を示す特徴を持つ。正常状態ではインバータ起動回数の増加に伴い特性Ｌａのように緩やかな電圧増加を示し、パワー素子寿命接近状態ではインバータ起動回数の増加に伴い特性Ｌｂのように急激な電圧増加を示す。つまり、ＩＧＢＴのコレクタ・エミッタ間電圧（サチュレーション電圧）は正常であれば緩やかな電圧増加を示すが、パワー素子の寿命が近くなると急激な電圧増加を示すという傾向がある。 According to FIG. 3, the increase rate of the collector-emitter voltage (saturation voltage) is almost the same as when the power (IGBT) element junction is normal and the power (IGBT) element junction is abnormal. It has a characteristic that shows a different transition from that in the power element life approaching state. In the normal state, a gradual voltage increase is exhibited as the characteristic La increases as the number of inverter activations increases, and in the power element life approach state, a rapid voltage increase occurs as the characteristic Lb increases as the number of inverter activations increases. That is, if the IGBT collector-emitter voltage (saturation voltage) is normal, it shows a gradual voltage increase, but tends to show a rapid voltage increase when the life of the power element approaches.

従って、電圧増加の仕方の違いを読み取ることで、パワー半導体素子の正常・異常を判別することができる。緩やかな電圧増加を示すのであれば正常、急激な電圧増加を示すようになったら劣化が進展して寿命が近いということを区別することができる。 Therefore, the normality / abnormality of the power semiconductor element can be determined by reading the difference in the method of increasing the voltage. It can be distinguished from normal if it shows a gradual increase in voltage, and if the voltage increases abruptly, the deterioration will progress and the lifetime will be near.

図４は、図３の特性線Ｌａ、Ｌｂを模擬した図である。ＩＧＢＴにおける実測特性から、計算により、あるいはメモリなどの表形式により正常遷移の特性線Ｌａと異常遷移の特性線Ｌｂを模擬したものである。具体的な起動回数ごとに境界となる電圧値を計算し、あるいは記憶したものである。 FIG. 4 is a diagram simulating the characteristic lines La and Lb of FIG. This is a simulation of the normal transition characteristic line La and the abnormal transition characteristic line Lb by calculation or in a tabular form such as a memory from the measured characteristics in the IGBT. A voltage value serving as a boundary is calculated or stored for each specific number of activations.

なお図４においてＶ_ｎは、ｎ回目のインバータ起動時に読み取ったＩＧＢＴのコレクタ・エミッタ電圧である。なお、Ｖ_ｎに入る値は、（１）式で求めたＶ_ＣＥＵ１、Ｖ_ＣＥＵ２、Ｖ_ＣＥＶ１、Ｖ_ＣＥＶ２、Ｖ_ＣＥＷ１、Ｖ_ＣＥＷ２のいずれかである。 In FIG. 4, V _n is the collector-emitter voltage of the IGBT read when the inverter is started for the n-th time. Note that value falling _{V n} is either _{_{_{_{V CEU1, V CEU2, V CEV1}}}} , V CEV2, V CEW1, V CEW2 obtained in (1).

図４に示すように、ｎ回目までのインバータ起動の後ｎ＋１回目のインバータ起動を行った際、コレクタ・エミッタ間電圧に大きな上昇が見られない場合を正常遷移Ｌａ、コレクタ・エミッタ間電圧に急激な上昇が見られた場合を異常遷移Ｌｂとする。ここで、正常遷移Ｌａと異常遷移Ｌｂとを判別する方法を、図５を用いて説明する。 As shown in FIG. 4, when the n + 1-th inverter activation is performed after the n-th inverter activation, when the collector-emitter voltage does not increase significantly, the normal transition La and the collector-emitter voltage are rapidly increased. A case where a slight increase is observed is defined as an abnormal transition Lb. Here, a method for discriminating between the normal transition La and the abnormal transition Lb will be described with reference to FIG.

図５は、インバータ起動回数を重ねる度に遷移するコレクタ・エミッタ間電圧の電圧データ格納テーブル３６Ｕ１〜３６Ｕ３内の状態１〜３を示している。ここでは要するに、連続するｎ回の起動時ごとにコレクタ・エミッタ間電圧を測定し、連続するｎ個の電圧の平均（移動平均）を求めている。そして次回計測電圧が移動平均から大きく相違しているなら異常、移動平均値に類似の値なら正常としている。なお、この判定は移動平均を基準として次回値を評価判定しているが、移動平均値自体の大きさが所定値を超えたことで異常と判定するものであってもよい。 FIG. 5 shows states 1 to 3 in the voltage data storage tables 36U1 to 36U3 of the collector-emitter voltage that change each time the number of inverter activations is increased. In short, in short, the collector-emitter voltage is measured every n consecutive startups, and the average (moving average) of n consecutive voltages is obtained. If the next measurement voltage is greatly different from the moving average, it is abnormal, and if it is a value similar to the moving average, it is normal. In this determination, the next value is evaluated and determined based on the moving average. However, it may be determined that the moving average value itself exceeds the predetermined value as abnormal.

図５は、ＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）形式のｎ桁のメモリにより移動平均を求める考え方を示している。３６Ｕは、Ｕ相のコレクタ・エミッタ間電圧データを格納する移動平均産出用メモリであって、状態１では当該ＩＧＢＴの起動時刻がＤ１からＤｎのｎ回の時刻において観測されたＵ相のコレクタ・エミッタ間電圧データ（Ｖ１からＶｎ）を記憶したことを表している。そしてＶ１からＶｎの移動平均と次回の計測電圧Ｖｎ＋１とを比較することを表している。 FIG. 5 shows a concept of obtaining a moving average using an n-digit memory in a FIFO (First In First Out) format. Reference numeral 36U denotes a moving average output memory for storing U-phase collector-emitter voltage data. In state 1, the activation time of the IGBT is observed at n times from D1 to Dn. This shows that the emitter voltage data (V1 to Vn) is stored. Then, the moving average from V1 to Vn is compared with the next measured voltage Vn + 1.

状態２では当該ＩＧＢＴの起動時刻がＤ２からＤｎ＋１のｎ回の時刻において観測されたＵ相のコレクタ・エミッタ間電圧データ（Ｖ２からＶｎ＋１）を記憶したことを表している。つまり、最も古い計測値Ｖ１を破棄して最新の計測値Ｖｎ＋１を加味して移動平均を求め、そしてＶ２からＶｎ＋１の移動平均と次回の計測電圧Ｖｎ＋２とを比較することを表している。 State 2 indicates that the U-phase collector-emitter voltage data (V2 to Vn + 1) observed at n times from D2 to Dn + 1 is stored as the IGBT activation time. That is, the oldest measured value V1 is discarded, the latest measured value Vn + 1 is taken into consideration, the moving average is obtained, and the moving average from V2 to Vn + 1 is compared with the next measured voltage Vn + 2.

状態３では当該ＩＧＢＴの起動時刻がＤ３からＤｎ＋２のｎ回の時刻において観測されたＵ相のコレクタ・エミッタ間電圧データ（Ｖ３からＶｎ＋２）を記憶したことを表している。つまり、最も古い計測値Ｖ２を破棄して最新の計測値Ｖｎ＋２を加味して移動平均を求め、そしてＶ３からＶｎ＋２の移動平均と次回の計測電圧Ｖｎ＋３とを比較することを表している。 State 3 indicates that U-phase collector-emitter voltage data (V3 to Vn + 2) observed at n times from D3 to Dn + 2 is stored as the IGBT activation time. That is, it represents that the oldest measurement value V2 is discarded, the moving average is obtained by taking the latest measurement value Vn + 2 into consideration, and the moving average of V3 to Vn + 2 is compared with the next measurement voltage Vn + 3.

ここでは、Ｕ相を例として想定しているため、格納テーブル３６の数字の直後にアルファベット「Ｕ」を付しているが、これは対象とする相によって「Ｖ」「Ｗ」と考えることが可能である。１つのデータテーブルには、インバータ起動回数次の少ないものがＤ１から順にＤｎまで合計ｎ個セットされ状態１を作る。次にｎ＋１個目のデータがＤｎにセットされるとともに、Ｄ１のデータが吐き出され、状態２を作る。さらに同様にしてｎ＋２個目のデータがＤｎにセットされるとともに、Ｄ２データが吐き出され、状態３を作る。 Here, since the U phase is assumed as an example, the alphabet “U” is added immediately after the number in the storage table 36, but this may be considered as “V” “W” depending on the target phase. Is possible. In one data table, a total of n items having the smallest number of inverter activations are sequentially set from D1 to Dn to create state 1. Next, the (n + 1) th data is set in Dn, and the data in D1 is discharged, creating state 2. Further, in the same manner, the (n + 2) th data is set to Dn, and the D2 data is discharged to create the state 3.

状態１〜３のそれぞれにおいて、（１）（２）式により時刻Ｄ１〜Ｄｎの平均値Ｖ_ａｖｇを求め、各状態に対応するＤ_ｎ＋１の値と比較を行う。前記比較の結果、平均値Ｖ_ａｖｇとＤ_ｎ＋１の値の差が急激に開いた時、異常の判定を下す。 In each of the states 1 to 3, the average value V _avg of the times D1 to Dn is obtained by the equations (1) and (2), and compared with the value of D _{n + 1} corresponding to each state. As a result of the comparison, when the difference between the average value V _avg and the value of D _{n + 1} is suddenly opened, an abnormality is determined.

図１の判定部１５において異常の判定が下った際は、判定結果報知信号生成部１８を介して報知手段１９によりインバータ寿命が間近に迫っていることを報知するとともに、インバータ保護運転制御指令信号生成部１６を介して、インバータ保護運転制御指令信号をインバータ駆動信号生成部１７に伝える。インバータは運転電流を減らす保護運転モードに入り、パワー半導体素子接合部温度の変動幅を抑え寿命を延長する運転へと切り替わる。 When the determination of the abnormality is made in the determination unit 15 of FIG. 1, the notification means 19 notifies the inverter that the life of the inverter is approaching via the determination result notification signal generation unit 18, and the inverter protection operation control command signal The inverter protection operation control command signal is transmitted to the inverter drive signal generation unit 17 via the generation unit 16. The inverter enters a protection operation mode in which the operating current is reduced, and switches to an operation in which the fluctuation range of the power semiconductor element junction temperature is suppressed and the life is extended.

なおパワー半導体素子コレクタ・エミッタ間検出回路１４においては、ＩＧＢＴがオンしているときのコレクタ・エミッタ間電圧（サチュレーション電圧）を測定している。このために、パワー半導体素子コレクタ・エミッタ間検出回路１４には、インバータ駆動信号出力部６から当該ＩＧＢＴのオン制御信号が伝達され、同期タイミングを計ったうえでコレクタ・エミッタ間電圧（サチュレーション電圧）を計測していることは言うまでもない。 The power semiconductor element collector-emitter detection circuit 14 measures the collector-emitter voltage (saturation voltage) when the IGBT is on. For this purpose, the power semiconductor element collector-emitter detection circuit 14 receives the IGBT on-control signal from the inverter drive signal output unit 6 and measures the synchronization timing, and then the collector-emitter voltage (saturation voltage). Needless to say, we are measuring.

このように本発明では、半導体素子の導通時の電圧が以前の導通時の電圧よりも所定以上の割合で増加した場合、半導体素子の異常と判定している。本発明の実施例によれば、より誤差が小さく、装置の小型化が可能な手法によりパワー半導体素子の寿命予測を行い、インバータ保護運転制御を行うことでインバータの動作寿命を延長し、寿命によるインバータ停止の前に部品交換のサービスを確実に実施できる。 As described above, in the present invention, when the voltage at the time of conduction of the semiconductor element increases at a predetermined rate or more than the voltage at the time of previous conduction, it is determined that the semiconductor element is abnormal. According to the embodiment of the present invention, the life prediction of the power semiconductor element is performed by a technique that can reduce the error and reduce the size of the device, and the inverter protection operation control is performed to extend the operation life of the inverter. Parts replacement service can be reliably implemented before the inverter stops.

１：インバータ装置
２：交流電源
３：コンバータ部
４：平滑コンデンサ
５：インバータ部
６：インバータ駆動信号出力部
７：原動機（負荷）
８：接続点
９：続接点
１０：接続点
１１：接続点
１２：接続点
１３：インバータ制御部
１４：パワー半導体素子コレクタ・エミッタ間電圧検出回路
１５：判定部
１６：インバータ保護運転制御指令信号生成部
１７：インバータ駆動信号生成部
１８：判定結果報知信号生成部
１９：報知手段
２０：パワー半導体素子コレクタ・エミッタ間電圧検出部
２１：給電部
２２：給電部
２３：ＩＧＢＴ駆動部
２４：ＩＧＢＴ_１
２５：ＩＧＢＴ_２
２６：接続点
２７：接続点
２８：接続点
Ｌａ：正常遷移
Ｌｂ：異常遷移
３６Ｕ１：状態１のＵ相コレクタ・エミッタ間電圧データ格納テーブル
３６Ｕ２：状態２のＵ相コレクタ・エミッタ間電圧データ格納テーブル
３６Ｕ３：状態３のＵ相コレクタ・エミッタ間電圧データ格納テーブル 1: inverter device 2: AC power supply 3: converter unit 4: smoothing capacitor 5: inverter unit 6: inverter drive signal output unit 7: prime mover (load)
8: Connection point 9: Connection point 10: Connection point 11: Connection point 12: Connection point 13: Inverter control unit 14: Power semiconductor element collector-emitter voltage detection circuit 15: Determination unit 16: Inverter protection operation control command signal generation Unit 17: Inverter drive signal generation unit 18: Determination result notification signal generation unit 19: Notification means 20: Power semiconductor element collector-emitter voltage detection unit 21: Power supply unit 22: Power supply unit 23: IGBT drive unit 24: IGBT ₁
25: IGBT ₂
26: Connection point 27: Connection point 28: Connection point La: Normal transition Lb: Abnormal transition 36U1: State 1 U-phase collector-emitter voltage data storage table 36U2: State 2 U-phase collector-emitter voltage data storage table 36U3: U-phase collector-emitter voltage data storage table in state 3

Claims

半導体素子が直列接続されて構成される複数のレグの両端は直流電源に接続され、各レグの半導体素子間と交流負荷の各相とが接続されることで前記交流負荷に前記直流電源を交流電源に変換して電力供給するインバータ装置であって、
前記半導体素子の導通時の電圧が以前の導通時の電圧よりも所定以上の割合で増加した場合、前記半導体素子の異常と判定することを特徴とするインバータ装置。 Both ends of a plurality of legs formed by connecting semiconductor elements in series are connected to a DC power source, and the DC power source is connected to the AC load by connecting between the semiconductor elements of each leg and each phase of the AC load. An inverter device that converts to a power source and supplies power,
An inverter device characterized by determining that the semiconductor element is abnormal when the voltage at the time of conduction of the semiconductor element increases at a predetermined rate or more than the voltage at the time of previous conduction.

請求項１に記載のインバータ装置であって、
前記レグのレグ両端間電圧を第１の電圧、前記レグの一方端と当該レグの半導体素子間の電圧を第２の電圧とし、前記レグの他方端と当該レグの半導体素子間に接続された第１の半導体素子が導通状態において前記第１の電圧と第２の電圧の差電圧を求め、当該差電圧を前記半導体素子の導通時電圧として前記半導体素子の異常を判別することを特徴とするインバータ装置。 The inverter device according to claim 1,
The voltage across the legs of the leg is the first voltage, the voltage between one end of the leg and the semiconductor element of the leg is the second voltage, and the other end of the leg is connected between the semiconductor element of the leg A difference voltage between the first voltage and the second voltage is obtained when the first semiconductor element is in a conductive state, and abnormality of the semiconductor element is determined using the difference voltage as a conduction voltage of the semiconductor element. Inverter device.

請求項１に記載のインバータ装置であって、
前記レグ構成された半導体素子に点弧信号を継続して与える点弧期間と、半導体素子に点弧信号を継続して与えない無点弧期間を有し、前記インバータ起動とは無点弧期間から点弧期間に移動した状態をいうことを特徴とするインバータ装置。 The inverter device according to claim 1,
There is an ignition period in which an ignition signal is continuously applied to the semiconductor device having the leg structure, and an ignition period in which an ignition signal is not continuously applied to the semiconductor element. An inverter device, characterized in that it is in a state where it has moved from the starting point to the starting period.

請求項１に記載のインバータ装置であって、
パワー半導体素子として６個のＩＧＢＴで構成されていることを特徴とするインバータ装置。 The inverter device according to claim 1,
An inverter device comprising six IGBTs as power semiconductor elements.

請求項２に記載のインバータ装置であって、
第１の電圧及び第２の電圧を分圧して得ることを特徴とするインバータ装置。 The inverter device according to claim 2,
An inverter device obtained by dividing the first voltage and the second voltage.

請求項１に記載のインバータ装置であって、
インバータ起動の都度求めた前記半導体素子の導通時電圧を、ＦＩＦＯ形式のメモリに順次記憶して記憶したｎ個の導通時電圧から、通電時電圧の移動平均を求め、次回検知の導通時電圧と移動平均の比較により前記半導体素子の異常を判別することを特徴とするインバータ装置。 The inverter device according to claim 1,
The n-conducting voltage stored in the FIFO memory sequentially stores the conduction-time voltage of the semiconductor element obtained each time the inverter is started up, and obtains a moving average of the energization voltage. An inverter device, wherein abnormality of the semiconductor element is determined by comparison of moving averages.

請求項１に記載のインバータ装置であって、
インバータ起動の都度求めた前記半導体素子の導通時電圧を、ＦＩＦＯ形式のメモリに順次記憶して記憶したｎ個の導通時電圧から、通電時電圧の移動平均を求め、移動平均と基準値の比較により前記半導体素子の異常を判別することを特徴とするインバータ装置。 The inverter device according to claim 1,
The moving average of the energized voltage is obtained from the n conducting voltages stored in the FIFO-type memory sequentially stored in the FIFO memory, and the moving average is compared with the reference value. An inverter device, wherein an abnormality of the semiconductor element is discriminated by

請求項１に記載のインバータ装置であって、
前記半導体素子の異常を判別したときに、異常発生を外部報知し、または前記半導体素子に流れる電流を制限して運転継続することを特徴とするインバータ装置。 The inverter device according to claim 1,
An inverter device characterized in that when an abnormality of the semiconductor element is determined, the occurrence of the abnormality is notified externally or the current flowing through the semiconductor element is limited to continue the operation.