JP2016192476A - Semiconductor chip, semiconductor device, print head, image formation device, and manufacturing method of semiconductor chip - Google Patents

Semiconductor chip, semiconductor device, print head, image formation device, and manufacturing method of semiconductor chip Download PDF

Info

Publication number
JP2016192476A
JP2016192476A JP2015071366A JP2015071366A JP2016192476A JP 2016192476 A JP2016192476 A JP 2016192476A JP 2015071366 A JP2015071366 A JP 2015071366A JP 2015071366 A JP2015071366 A JP 2015071366A JP 2016192476 A JP2016192476 A JP 2016192476A
Authority
JP
Japan
Prior art keywords
semiconductor chip
wafer
groove
semiconductor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015071366A
Other languages
Japanese (ja)
Inventor
元一郎 松尾
Genichiro Matsuo
元一郎 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Oki Digital Imaging Corp
Original Assignee
Oki Data Corp
Oki Digital Imaging Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Data Corp, Oki Digital Imaging Corp filed Critical Oki Data Corp
Priority to JP2015071366A priority Critical patent/JP2016192476A/en
Publication of JP2016192476A publication Critical patent/JP2016192476A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface

Landscapes

  • Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
  • Die Bonding (AREA)
  • Dicing (AREA)
  • Led Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To prevent a die-bonding material from coming into contact with a semiconductor element of a semiconductor chip.SOLUTION: A semiconductor chip 10 includes a semiconductor element 2 on a surface. On a side surface of the semiconductor chip 10, a retreat part (taper part 73 or rough shape 14) retreated to the inside of the semiconductor chip 10 is provided. By providing the retreat part, it is suppressed that a die-bonding material 9 creeps up along the side surface of the semiconductor chip 10 when the semiconductor chip 10 is mounted on a circuit board 8 or the like.SELECTED DRAWING: Figure 3

Description

この発明は、半導体チップ、半導体装置、プリントヘッド、画像形成装置、および半導体チップの製造方法に関する。   The present invention relates to a semiconductor chip, a semiconductor device, a print head, an image forming apparatus, and a method for manufacturing a semiconductor chip.

半導体装置の製造工程では、ウエハの素子形成面に半導体素子を形成し、ウエハをダイシングブレードによって個々の半導体チップに分割する。また、ダイシングブレードを用いずに、ドライエッチングによってウエハを分割する技術も開発されている（特許文献１）。ウエハを分割して得られた半導体チップは回路基板に実装され、ワイヤにより接続される。   In the manufacturing process of a semiconductor device, semiconductor elements are formed on the element formation surface of the wafer, and the wafer is divided into individual semiconductor chips by a dicing blade. A technique for dividing a wafer by dry etching without using a dicing blade has also been developed (Patent Document 1). Semiconductor chips obtained by dividing the wafer are mounted on a circuit board and connected by wires.

特開２００６−３４４８１６号公報JP 2006-344816 A

ここで、半導体チップを回路基板に実装する際、ダイボンディング材が半導体チップの側面に沿って這い上がって半導体素子（機能部）に接触する可能性がある。このようにダイボンディング材が半導体素子に接触すると、半導体素子の機能低下、または半導体素子とワイヤとの接触不良を引き起こし、製造歩留りおよび信頼性の低下の原因となる。   Here, when the semiconductor chip is mounted on the circuit board, the die bonding material may creep up along the side surface of the semiconductor chip and come into contact with the semiconductor element (functional part). When the die bonding material comes into contact with the semiconductor element in this manner, the function of the semiconductor element is reduced, or the contact failure between the semiconductor element and the wire is caused, resulting in a decrease in manufacturing yield and reliability.

本発明は、上記の課題を解決するためになされたものであり、ダイボンディング材が半導体チップの半導体素子に接触することを防止することを目的とする。   The present invention has been made to solve the above-described problems, and an object thereof is to prevent a die bonding material from coming into contact with a semiconductor element of a semiconductor chip.

本発明の半導体チップは、表面に半導体素子を有する半導体チップにおいて、半導体チップの側面に、半導体チップの内側に退避した退避部を設けたことを特徴とする。   The semiconductor chip according to the present invention is characterized in that, in a semiconductor chip having a semiconductor element on the surface, a retracting portion that is retracted inside the semiconductor chip is provided on a side surface of the semiconductor chip.

本発明の半導体装置は、上記の半導体チップと、半導体チップが実装された回路基板とを有することを特徴とする。   A semiconductor device of the present invention includes the above-described semiconductor chip and a circuit board on which the semiconductor chip is mounted.

本発明のプリントヘッドは、上記の半導体装置を用いたことを特徴とする。   A print head according to the present invention uses the semiconductor device described above.

本発明の画像形成装置は、上記のプリントヘッドを用いたことを特徴とする。   An image forming apparatus according to the present invention uses the above-described print head.

本発明の半導体チップの製造方法は、素子形成面に半導体素子が形成されたウエハを用意する工程と、ウエハに、半導体素子を覆うようにエッチングマスクを形成する工程と、エッチングマスクをマスクとして用い、ドライエッチングによりウエハに溝を形成する工程とを有し、ウエハに溝を形成する工程は、異方性エッチングによって一定幅の溝部を形成する工程と、等方性エッチングによって幅が広がる溝部を形成する工程とを含むことを特徴とする。   The method of manufacturing a semiconductor chip according to the present invention includes a step of preparing a wafer having a semiconductor element formed on an element formation surface, a step of forming an etching mask on the wafer so as to cover the semiconductor element, and using the etching mask as a mask. Forming a groove on the wafer by dry etching, and forming the groove on the wafer by forming a groove having a constant width by anisotropic etching and a groove having a width widened by isotropic etching. And a step of forming.

本発明によれば、半導体チップを回路基板等に実装する際に、ダイボンディング材が半導体チップの側面の退避部に溜まるため、半導体チップの側面に沿ってダイボンディング材が這い上がることを抑制することができる。そのため、ダイボンディング材の半導体素子との接触を抑制することができる。   According to the present invention, when a semiconductor chip is mounted on a circuit board or the like, the die bonding material is accumulated in the retracting portion on the side surface of the semiconductor chip, so that the die bonding material is prevented from creeping along the side surface of the semiconductor chip. be able to. Therefore, the contact of the die bonding material with the semiconductor element can be suppressed.

本発明の第１の実施の形態における半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device in the 1st Embodiment of this invention. 第１の実施の形態における半導体装置の製造方法を説明するための工程毎の断面図である。It is sectional drawing for every process for demonstrating the manufacturing method of the semiconductor device in 1st Embodiment. 第１の実施の形態の半導体チップを回路基板に実装した状態を説明するための断面図である。It is sectional drawing for demonstrating the state which mounted the semiconductor chip of 1st Embodiment on the circuit board. テーパ部を有さない比較例の半導体チップを回路基板に実装した状態を説明するための断面図である。It is sectional drawing for demonstrating the state which mounted the semiconductor chip of the comparative example which does not have a taper part on the circuit board. 第１の実施の形態の変形例の半導体チップを示す断面図である。It is sectional drawing which shows the semiconductor chip of the modification of 1st Embodiment. 第２の実施の形態における半導体装置の製造方法を説明するための工程毎の断面図である。It is sectional drawing for every process for demonstrating the manufacturing method of the semiconductor device in 2nd Embodiment. 第１および第２の実施の形態の半導体装置が適用されるＬＥＤアレイの構成を示す平面図である。It is a top view which shows the structure of the LED array to which the semiconductor device of 1st and 2nd embodiment is applied. 図７のＬＥＤアレイを含むＬＥＤユニットの構成を示す断面図である。It is sectional drawing which shows the structure of the LED unit containing the LED array of FIG. 図８のＬＥＤユニットを含むＬＥＤヘッドの構成を示す断面図である。It is sectional drawing which shows the structure of the LED head containing the LED unit of FIG. 図９のＬＥＤヘッドをプリントヘッドとして用いた画像形成装置の構成を示す図である。It is a figure which shows the structure of the image forming apparatus which used the LED head of FIG. 9 as a print head.

第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置１００の構成を示す図である。半導体装置１００は半導体チップ１０と、半導体チップ１０が搭載された回路基板８と、半導体チップ１０を回路基板８に固定するダイボンディング材９とを備えている。半導体チップ１０は、例えばＬＥＤ（発光ダイオード）アレイチップである。 First embodiment.
FIG. 1 is a diagram showing a configuration of a semiconductor device 100 according to the first embodiment of the present invention. The semiconductor device 100 includes a semiconductor chip 10, a circuit board 8 on which the semiconductor chip 10 is mounted, and a die bonding material 9 that fixes the semiconductor chip 10 to the circuit board 8. The semiconductor chip 10 is, for example, an LED (light emitting diode) array chip.

半導体チップ１０は、その表面に半導体素子２を有している。半導体素子２は、例えばＬＥＤ等の発光素子（機能部）である。半導体チップ１０は、また、半導体素子２を支持する基材部７を有している。基材部７は、半導体チップ１０の製造工程において半導体素子２を形成したウエハ１（図２）の一部である。   The semiconductor chip 10 has a semiconductor element 2 on its surface. The semiconductor element 2 is a light emitting element (functional unit) such as an LED. The semiconductor chip 10 also has a base material portion 7 that supports the semiconductor element 2. The base material portion 7 is a part of the wafer 1 (FIG. 2) on which the semiconductor element 2 is formed in the manufacturing process of the semiconductor chip 10.

回路基板８は、例えばプリント配線基板である。回路基板８と半導体素子２とは、金属で構成されるワイヤ１１によって電気的に接続されている。ワイヤ１１の接続のため、半導体素子２の表面および回路基板８の表面には、それぞれパッド１２，１３が形成されている。   The circuit board 8 is, for example, a printed wiring board. The circuit board 8 and the semiconductor element 2 are electrically connected by a wire 11 made of metal. Pads 12 and 13 are formed on the surface of the semiconductor element 2 and the surface of the circuit board 8 for connection of the wires 11, respectively.

半導体チップ１０の基材部７の裏面７１（半導体素子２と反対側の面）と回路基板８との間には、半導体チップ１０を回路基板８に固定するためのダイボンディング材９が設けられている。ダイボンディング材９としては、例えば銀（Ａｇ）ペースト等を用いる。   A die bonding material 9 for fixing the semiconductor chip 10 to the circuit board 8 is provided between the back surface 71 (surface opposite to the semiconductor element 2) of the base material portion 7 of the semiconductor chip 10 and the circuit board 8. ing. As the die bonding material 9, for example, silver (Ag) paste or the like is used.

基材部７の裏面７１と側面７２との間に、テーパ部７３（傾斜面）が形成されている。テーパ部７３は、裏面７１に近づくほど基材部７の内側に退避する（引っ込む）ように傾斜している。そのため、テーパ部７３は、退避部とも称する。   A tapered portion 73 (inclined surface) is formed between the back surface 71 and the side surface 72 of the base material portion 7. The taper portion 73 is inclined so as to retract (retract) to the inside of the base material portion 7 as the back surface 71 is approached. Therefore, the taper part 73 is also called a retracting part.

基材部７のテーパ部７３は、半導体チップ１０を回路基板８に実装する工程（後述）において、基材部７と回路基板８との間からはみ出したダイボンディング材９を溜める部分を形成する。本実施の形態では、基材部７にテーパ部７３を設けることで、ダイボンディング材が半導体素子２（機能部）に到達することを防止している。図１に示した例では、テーパ部７３は直線状に延在しているが、湾曲していてもよい。   The taper portion 73 of the base material portion 7 forms a portion for accumulating the die bonding material 9 protruding from between the base material portion 7 and the circuit board 8 in the process of mounting the semiconductor chip 10 on the circuit board 8 (described later). . In the present embodiment, by providing the base portion 7 with the taper portion 73, the die bonding material is prevented from reaching the semiconductor element 2 (functional portion). In the example shown in FIG. 1, the tapered portion 73 extends linearly, but may be curved.

次に、本実施の形態の半導体装置１００の製造方法について説明する。図２（Ａ）〜（Ｇ）は、半導体装置１００の製造方法を説明するための工程毎の断面図である。このうち、図２（Ａ）〜（Ｆ）は、半導体チップ１０の製造方法に相当する。   Next, a method for manufacturing the semiconductor device 100 of the present embodiment will be described. 2A to 2G are cross-sectional views for each process for explaining a method for manufacturing the semiconductor device 100. 2A to 2F correspond to a method for manufacturing the semiconductor chip 10.

まず、図２（Ａ）に示すように、素子形成面１ａに半導体素子２が形成されたウエハ１（成長基板）を用意する。ウエハ１は、例えば、Ｓｉ基板、ＧａＡｓ基板、ＳｉＣ基板またはＧａＮ基板である。半導体素子２は、ウエハ１上にエピタキシャル成長させた層（エピタキシャル層）であり、発光部となるｐｎ接合層を含む。半導体素子２の厚さは、例えば、数μｍである。   First, as shown in FIG. 2A, a wafer 1 (growth substrate) having a semiconductor element 2 formed on an element formation surface 1a is prepared. The wafer 1 is, for example, a Si substrate, a GaAs substrate, a SiC substrate, or a GaN substrate. The semiconductor element 2 is a layer (epitaxial layer) epitaxially grown on the wafer 1 and includes a pn junction layer serving as a light emitting portion. The thickness of the semiconductor element 2 is, for example, several μm.

さらに、ウエハ１上の半導体素子２を覆うように、有機材料膜からなるエッチングマスク３を形成する。エッチングマスク３は、例えばリソグラフィ技術を用い、半導体素子２の素子形状（分割する形状）に沿って形成する。エッチングマスク３としては、感光性を有するフォトレジスト（例えば、ノボラック樹脂をベースとするポジ型フォトレジスト）を用いることができる。   Further, an etching mask 3 made of an organic material film is formed so as to cover the semiconductor element 2 on the wafer 1. The etching mask 3 is formed along the element shape (divided shape) of the semiconductor element 2 by using, for example, a lithography technique. As the etching mask 3, a photosensitive photoresist (for example, a positive photoresist based on a novolac resin) can be used.

エッチングマスク３の厚さは、例えば、数μｍ〜１０μｍ程度である。また、隣り合うエッチングマスク３の間隔Ｃ１は、例えば１０μｍ〜５０μｍ程度である。隣り合う半導体素子２の間隔Ｃ２は、上記の間隔Ｃ１よりも数μｍ広い程度である。   The thickness of the etching mask 3 is, for example, about several μm to 10 μm. Further, the interval C1 between the adjacent etching masks 3 is, for example, about 10 μm to 50 μm. An interval C2 between adjacent semiconductor elements 2 is about several μm wider than the interval C1.

次に、図２（Ｂ）で示すように、エッチングマスク３をマスクとしてドライエッチングを行い、個々の半導体素子２を分割するための溝４を形成する。   Next, as shown in FIG. 2B, dry etching is performed using the etching mask 3 as a mask to form grooves 4 for dividing the individual semiconductor elements 2.

具体的には、まず、半導体素子２を貫通する深さＤ１（すなわちウエハ１の表面に到達する深さ）まで、異方性エッチングを行う。深さＤ１は、数μｍ〜数十μｍ（例えば１０μｍ）である。ここでは、エッチングガスとして、例えばＸｅＦ２、ＣｌＦ３若しくはＳＦ６などのフッ素系ガス、または、例えばＣｌ２、ＢＣｌ３若しくはＳｉＣｌ４などの塩素系ガスを用いる。ドライエッチングに異方性を持たせる方法としては、例えば基板を冷却してエッチングを行う方法、あるいは、エッチングと保護膜形成とを交互に繰り返し行う方法などがある。エッチングレートは、例えば数μｍ／ｍｉｎ〜十数μｍ／ｍｉｎである。 Specifically, first, anisotropic etching is performed to a depth D1 penetrating the semiconductor element 2 (that is, a depth reaching the surface of the wafer 1). The depth D1 is several μm to several tens of μm (for example, 10 μm). Here, a fluorine-based gas such as XeF 2 , ClF 3 or SF 6 or a chlorine-based gas such as Cl 2 , BCl 3 or SiCl 4 is used as the etching gas. As a method for imparting anisotropy to dry etching, for example, there is a method of performing etching by cooling a substrate, or a method of alternately performing etching and protective film formation. The etching rate is, for example, several μm / min to tens of μm / min.

この異方性エッチングにより、幅が略一定の溝部４ａが、ウエハ１の表面に略垂直な方向に形成される。溝部４ａの幅は、上述したエッチングマスク３の間隔Ｃ１と同じ（例えば１０μｍ〜５０μｍ程度）である。   By this anisotropic etching, a groove portion 4 a having a substantially constant width is formed in a direction substantially perpendicular to the surface of the wafer 1. The width of the groove 4a is the same as the interval C1 of the etching mask 3 described above (for example, about 10 μm to 50 μm).

深さＤ１まで異方性エッチングしたのち、さらに深さＤ２まで等方性エッチングを行う。深さＤ２は、数十μｍ〜数百μｍ（例えば２００μｍ）である。ここでは、エッチングガスとして、例えばＸｅＦ２、ＣｌＦ３若しくはＳＦ６などのフッ素系ガス、または、例えばＣｌ２、ＢＣｌ３またはＳｉＣｌ４などの塩素系ガスを用いる。このとき、退避部（テーパ部７３）を形成するため、半導体チップの内側にエッチングが進行するように側壁方向のエッチング速度を調製する。エッチングレートは、例えば数μｍ／ｍｉｎ〜十数μｍ／ｍｉｎである。 After anisotropic etching to the depth D1, isotropic etching is further performed to the depth D2. The depth D2 is several tens of μm to several hundreds of μm (for example, 200 μm). Here, a fluorine-based gas such as XeF 2 , ClF 3, or SF 6 , or a chlorine-based gas such as Cl 2 , BCl 3, or SiCl 4 is used as the etching gas. At this time, in order to form the retracting portion (tapered portion 73), the etching rate in the side wall direction is adjusted so that the etching proceeds inside the semiconductor chip. The etching rate is, for example, several μm / min to tens of μm / min.

この等方性エッチングにより、上述した一定幅の溝部４ａに連続して、テーパ溝部４ｂが形成される。テーパ溝部４ｂは、溝幅が下方ほど（エッチング進行方向に）広がる形状を有している。テーパ溝部４ｂの底の幅Ｗは、数μｍ〜数十μ（例えば１０μｍ程度）である。   By this isotropic etching, the taper groove 4b is formed continuously with the groove 4a having the constant width described above. The tapered groove portion 4b has a shape in which the groove width increases toward the lower side (in the etching progress direction). The bottom width W of the tapered groove 4b is several μm to several tens of μ (for example, about 10 μm).

このようにして、一定幅の溝部４ａとテーパ溝部４ｂとが連続した溝４が形成される。なお、溝４は、ウエハ１の裏面（素子形成面と反対側の面）には到達していない。また、溝４の深さＤ、すなわち一定幅の溝部４ａの深さＤ１とテーパ溝部４ｂの深さＤ２との和は、半導体チップ１０の設計厚さに１μｍ〜１００μｍを加えた深さであることが望ましい。   In this way, the groove 4 in which the groove portion 4a having a constant width and the tapered groove portion 4b are continuous is formed. The groove 4 does not reach the back surface of the wafer 1 (surface opposite to the element formation surface). Further, the depth D of the groove 4, that is, the sum of the depth D 1 of the groove portion 4 a having a constant width and the depth D 2 of the tapered groove portion 4 b is a depth obtained by adding 1 μm to 100 μm to the design thickness of the semiconductor chip 10. It is desirable.

続いて、図２（Ｃ）に示すように、エッチングマスク３を、剥離液を用いたエッチング、またはアッシングによって除去する。これにより、半導体素子２の表面が露出する。   Subsequently, as shown in FIG. 2C, the etching mask 3 is removed by etching using a stripping solution or ashing. Thereby, the surface of the semiconductor element 2 is exposed.

さらに、図２（Ｄ）に示すように、表面保護用粘着シート５を半導体素子２の表面に貼り合わせ、この表面保護用粘着シート５により半導体素子２およびウエハ１を支持する。そして、ウエハ１の裏面１ｂを研磨する。研磨は、ウエハ１の裏面１ｂから開始し、溝４がウエハ１を貫通するまで行う。   Further, as shown in FIG. 2D, the surface protecting adhesive sheet 5 is bonded to the surface of the semiconductor element 2, and the semiconductor element 2 and the wafer 1 are supported by the surface protecting adhesive sheet 5. Then, the back surface 1b of the wafer 1 is polished. Polishing starts from the back surface 1 b of the wafer 1 and continues until the groove 4 penetrates the wafer 1.

図２（Ｅ）に、ウエハ１の研磨によって、溝４がウエハ１を貫通した状態を示す。溝４がウエハ１を貫通した状態で、ウエハ１は各半導体素子２の外形に沿って分割されている。すなわち、ウエハ１が、半導体素子２と基材部７（分割されたウエハ１）とからなる複数の半導体チップ１０に分割される。   FIG. 2E shows a state where the groove 4 penetrates the wafer 1 by polishing the wafer 1. With the groove 4 penetrating the wafer 1, the wafer 1 is divided along the outer shape of each semiconductor element 2. That is, the wafer 1 is divided into a plurality of semiconductor chips 10 including the semiconductor element 2 and the base material portion 7 (divided wafer 1).

次に、図２（Ｆ）に示すように、ウエハ１の研磨が完了した面に粘着シート６を貼り合わせ、この粘着シート６により各半導体チップ１０を支持する。そして、半導体素子２の表面から表面保護用粘着シート５を除去する。   Next, as shown in FIG. 2F, an adhesive sheet 6 is bonded to the surface of the wafer 1 that has been polished, and each semiconductor chip 10 is supported by the adhesive sheet 6. Then, the surface protecting adhesive sheet 5 is removed from the surface of the semiconductor element 2.

その後、治具により半導体チップ１０を粘着シート６からピックアップし、図２（Ｇ）に示すように、回路基板８の表面に実装する。なお、回路基板８の表面には、半導体チップ１０を実装する位置に、予めダイボンディング材９が塗布されている。   Thereafter, the semiconductor chip 10 is picked up from the adhesive sheet 6 by a jig and mounted on the surface of the circuit board 8 as shown in FIG. A die bonding material 9 is previously applied to the surface of the circuit board 8 at a position where the semiconductor chip 10 is mounted.

図３は、本実施の形態の半導体チップ１０を回路基板８に実装した状態を説明するための断面図である。図４は、本実施の形態に対する比較例として、テーパ部分を有さない半導体チップ９０（半導体素子２および基材部７）を回路基板８に実装した状態を説明するための断面図である。   FIG. 3 is a cross-sectional view for explaining a state in which the semiconductor chip 10 of the present embodiment is mounted on the circuit board 8. FIG. 4 is a cross-sectional view for explaining a state in which a semiconductor chip 90 (semiconductor element 2 and base material portion 7) having no taper portion is mounted on a circuit board 8 as a comparative example with respect to the present embodiment.

図４に示すように、テーパ形状を有さない半導体チップ９０を回路基板８上のダイボンディング材９に押し当てると、半導体チップ９０と回路基板８との間からはみ出したダイボンディング材９が半導体チップ９０の側面に沿って這い上がり、半導体素子２（機能部）に接触し、また、回路基板８と半導体素子２とを接続するワイヤ１１にも接触する可能性がある。その結果、半導体素子２の機能低下、または半導体素子２とワイヤ１１との接触不良を引き起こす可能性がある。   As shown in FIG. 4, when a semiconductor chip 90 having no taper shape is pressed against the die bonding material 9 on the circuit board 8, the die bonding material 9 protruding from between the semiconductor chip 90 and the circuit board 8 becomes a semiconductor. There is a possibility that the chip 90 rises along the side surface of the chip 90 and comes into contact with the semiconductor element 2 (functional part) and also comes into contact with the wire 11 connecting the circuit board 8 and the semiconductor element 2. As a result, there is a possibility that the function of the semiconductor element 2 is deteriorated or the contact failure between the semiconductor element 2 and the wire 11 is caused.

これに対し、本実施の形態では、図３に示したように、半導体チップ１０と回路基板８との間からはみ出したダイボンディング材９は、半導体チップ１０のテーパ部７３（退避部）によって形成される領域に溜まるため、半導体チップ１０の側面に沿って這い上がるダイボンディング材９の量を少なく抑えることができる。すなわち、ダイボンディング材９が、半導体チップ１０の半導体素子２（機能部）またはワイヤ１１に接触することを抑制することができる。   On the other hand, in the present embodiment, as shown in FIG. 3, the die bonding material 9 protruding from between the semiconductor chip 10 and the circuit board 8 is formed by the taper portion 73 (retraction portion) of the semiconductor chip 10. Therefore, the amount of the die bonding material 9 that crawls up along the side surface of the semiconductor chip 10 can be reduced. That is, the die bonding material 9 can be prevented from contacting the semiconductor element 2 (functional part) or the wire 11 of the semiconductor chip 10.

なお、ここでは、半導体チップ１０を構成する基材部７の側面７２と裏面７１（半導体素子２側と反対側の面）との間にテーパ部７３を設けたが、本実施の形態はこのような構成に限定されるものではない。半導体チップ１０の側面に退避部（すなわち、引っ込んだ部分）が形成されていれば、その退避部にダイボンディング材９を溜めることができるため、半導体チップ１０の側面に沿ったダイボンディング材９の這い上がりを抑えることができる。   Here, the taper portion 73 is provided between the side surface 72 and the back surface 71 (the surface opposite to the semiconductor element 2 side) of the base material portion 7 constituting the semiconductor chip 10. It is not limited to such a configuration. If the retracting portion (that is, the retracted portion) is formed on the side surface of the semiconductor chip 10, the die bonding material 9 can be stored in the retracting portion, so that the die bonding material 9 along the side surface of the semiconductor chip 10 can be stored. Crawling can be suppressed.

以上説明したように、本発明の第１の実施の形態によれば、半導体チップ１０の側面に退避部（テーパ部７３）を設けたため、半導体チップ１０を回路基板８に実装する際に、ダイボンディング材９を溜める領域を確保することができ、これにより、半導体チップ１０の側面に沿ったダイボンディング材９の這い上がりを抑えることができる。   As described above, according to the first embodiment of the present invention, since the retracting portion (tapered portion 73) is provided on the side surface of the semiconductor chip 10, the die is mounted when the semiconductor chip 10 is mounted on the circuit board 8. A region for accumulating the bonding material 9 can be ensured, and as a result, creeping of the die bonding material 9 along the side surface of the semiconductor chip 10 can be suppressed.

その結果、ダイボンディング材９が、半導体チップ１０の半導体素子２（機能部）またはワイヤ１１に接触することを抑制し、これにより、半導体素子２の機能低下または半導体素子２とワイヤ１１との接触不良を防止することができる。すなわち、半導体装置１００の製造歩留りおよび信頼性を向上することができる。   As a result, the die bonding material 9 is prevented from coming into contact with the semiconductor element 2 (functional part) or the wire 11 of the semiconductor chip 10, thereby reducing the function of the semiconductor element 2 or the contact between the semiconductor element 2 and the wire 11. Defects can be prevented. That is, the manufacturing yield and reliability of the semiconductor device 100 can be improved.

また、ドライエッチングによってウエハ１を分割するため、ダイシングブレード（ダイシングソー）を用いてウエハを分割する方法では形成できない上記形状の半導体チップ１０を得ることができる。   Further, since the wafer 1 is divided by dry etching, the semiconductor chip 10 having the above-described shape that cannot be formed by the method of dividing the wafer using a dicing blade (dicing saw) can be obtained.

特に、異方性エッチングによって一定幅の溝部４ａを形成し、次いで等方性エッチングによってテーパ溝部４ｂを形成するようにしたため、半導体チップ１０の側面の下側に、ダイボンディング材９が溜まりやすい領域を簡単な方法で形成することができる。   In particular, the groove 4a having a constant width is formed by anisotropic etching, and then the tapered groove 4b is formed by isotropic etching. Therefore, the region where the die bonding material 9 tends to accumulate below the side surface of the semiconductor chip 10 Can be formed by a simple method.

また、ウエハ１に形成する溝４（溝部４ａおよびテーパ溝部４ｂ）のうち、上側（すなわち素子形成面側）の溝部４ａの幅は一定であるため、溝４を形成する際に半導体素子２が削られることがない。すなわち、半導体素子２の機能低下を防止することができる。   Further, among the grooves 4 (groove portions 4a and tapered groove portions 4b) formed in the wafer 1, the width of the groove portion 4a on the upper side (that is, the element forming surface side) is constant, so that the semiconductor element 2 is formed when the grooves 4 are formed. There is no shaving. That is, the function deterioration of the semiconductor element 2 can be prevented.

また、ドライエッチングを用いてウエハ１を分割するため、ダイシングブレードを用いる場合よりも切りしろ（マージン）が狭くて済み、１枚のウエハからより多くの半導体チップ１０を得ることができる。また、ダイシングブレードを用いる場合のようなチッピングによる不良がなくなるため、製造歩留りを向上することができる。   Further, since the wafer 1 is divided by dry etching, the margin (margin) is narrower than that in the case of using a dicing blade, and more semiconductor chips 10 can be obtained from one wafer. Further, since there is no defect due to chipping as in the case of using a dicing blade, the manufacturing yield can be improved.

変形例．
図５は、第１の実施の形態の変形例の半導体チップ１０Ａの構成を示す図である。図５に示す変形例では、半導体チップ１０Ａの側面の下側の領域（すなわち基材部７の側面）に、図１に示したテーパ部７３の代わりに凹凸形状１４を有している。凹凸形状１４を構成する凹部１５は、ダイボンディング材９を溜める退避部を構成している。ここでは、凹凸形状１４は、角部が曲率を有する波形形状を有している。 Modified example.
FIG. 5 is a diagram showing a configuration of a semiconductor chip 10A according to a modification of the first embodiment. In the modification shown in FIG. 5, an uneven shape 14 is provided instead of the tapered portion 73 shown in FIG. The concave portion 15 constituting the concave / convex shape 14 constitutes a retracting portion for storing the die bonding material 9. Here, the concavo-convex shape 14 has a corrugated shape with corners having curvature.

図５に示した変形例の半導体チップ１０Ａは、等方性エッチングと異方性エッチングとを交互に繰り返し行うことによって製造することができる。   The semiconductor chip 10A of the modification shown in FIG. 5 can be manufactured by alternately and repeatedly performing isotropic etching and anisotropic etching.

図５に示した変形例においても、半導体チップ１０と回路基板８との間からはみ出したダイボンディング材９が、半導体チップ１０Ａの凹凸形状１４の凹部１５（退避部）に溜まるため、半導体チップ１０の側面に沿って這い上がるダイボンディング材９の量を少なく抑えることができる。すなわち、ダイボンディング材９と半導体素子２あるいはワイヤ１１との接触を抑制することができる。   Also in the modification shown in FIG. 5, the die bonding material 9 protruding from between the semiconductor chip 10 and the circuit board 8 is accumulated in the concave portion 15 (retracting portion) of the concave and convex shape 14 of the semiconductor chip 10A. The amount of the die bonding material 9 that crawls up along the side surface can be reduced. That is, contact between the die bonding material 9 and the semiconductor element 2 or the wire 11 can be suppressed.

なお、ここでは、半導体チップ１０Ａの側面全体に凹凸形状１４を設けたが、ウエハ１の素子形成面から所定の深さまでの領域における凹凸が、当該所定の深さ以上の領域における凹凸よりも小さければよい。当該所定の深さは、０μｍ〜２５０μｍの範囲内である。これは、当該所定の深さが２５０μｍを超えると、エッチング深さが２５０μｍよりも深くなり、エッチング速度が数μｍ／ｍｉｎ〜十数μｍ／ｍｉｎのドライエッチングでは所望の形状にエッチングすることが難しくなるためである。加えて、エッチングに要する工程数がダイシングブレードを用いる場合よりも多くなり、ドライエッチングによるウエハ分割のメリットが少なくなるためである。   Here, the uneven shape 14 is provided on the entire side surface of the semiconductor chip 10A. However, the unevenness in the region from the element formation surface of the wafer 1 to a predetermined depth may be smaller than the unevenness in the region having the predetermined depth or more. That's fine. The predetermined depth is in the range of 0 μm to 250 μm. This is because when the predetermined depth exceeds 250 μm, the etching depth becomes deeper than 250 μm, and it is difficult to etch into a desired shape by dry etching with an etching rate of several μm / min to several tens of μm / min. It is to become. In addition, the number of steps required for etching is greater than when a dicing blade is used, and the merit of wafer division by dry etching is reduced.

第２の実施の形態．
次に、本発明の第２の実施の形態について説明する。図６（Ａ）〜（Ｅ）は、第２の実施の形態における半導体装置の製造方法を説明するための工程毎の断面図である。このうち、図６（Ａ）〜（Ｄ）は、半導体チップ１０の製造方法に相当する。なお、第２の実施の形態における半導体チップ１０および半導体装置１００の構成は、第１の実施の形態と同様であるため、同一の符号を用いて説明する。 Second embodiment.
Next, a second embodiment of the present invention will be described. 6A to 6E are cross-sectional views for each step for explaining the method for manufacturing the semiconductor device according to the second embodiment. Among these, FIGS. 6A to 6D correspond to a method of manufacturing the semiconductor chip 10. Note that the configurations of the semiconductor chip 10 and the semiconductor device 100 in the second embodiment are the same as those in the first embodiment, and will be described using the same reference numerals.

図６（Ａ）に示すように、第１の実施の形態と同様に、素子形成面１ａに半導体素子２を形成したウエハ１を用意し、ウエハ１上の半導体素子２を覆うように有機材料膜（フォトレジスト）からなるエッチングマスク３を形成する。エッチングマスク３は、例えばリソグラフィ技術を用い、半導体素子２の素子形状に沿って形成する。   As shown in FIG. 6A, as in the first embodiment, a wafer 1 having a semiconductor element 2 formed on an element formation surface 1a is prepared, and an organic material is covered so as to cover the semiconductor element 2 on the wafer 1. An etching mask 3 made of a film (photoresist) is formed. The etching mask 3 is formed along the element shape of the semiconductor element 2 by using, for example, a lithography technique.

次に、図６（Ｂ）に示すように、ウエハ１の裏面１ｂに粘着シート１６を貼り付け、この粘着シート１６でウエハ１を支持する。これは、次の分割工程で、半導体チップ１０が飛び散らないようにするためである。   Next, as shown in FIG. 6B, an adhesive sheet 16 is attached to the back surface 1 b of the wafer 1, and the wafer 1 is supported by the adhesive sheet 16. This is to prevent the semiconductor chip 10 from scattering in the next division step.

次に、図６（Ｃ）に示すように、粘着シート１６で支持したウエハ１に素子形成面１ａ側からドライエッチングを行って溝４を形成する。ドライエッチングによる溝４の形成方法は、第１の実施の形態で説明した通りである。但し、ここでは粘着シート１６に到達する深さまでドライエッチングを行う。   Next, as shown in FIG. 6C, the groove 4 is formed by performing dry etching on the wafer 1 supported by the adhesive sheet 16 from the element forming surface 1a side. The method for forming the groove 4 by dry etching is as described in the first embodiment. However, dry etching is performed here to a depth reaching the pressure-sensitive adhesive sheet 16.

ドライエッチングにより、ウエハ１には、一定幅の溝部４ａと、溝幅が下方ほど（エッチング進行方向に）広がるテーパ溝部４ｂとを有する溝４が形成される。また、溝４は、ウエハ１を裏面まで貫通する。すなわち、溝４によって、半導体素子２と基材部７（ウエハ１）とからなる複数の半導体チップ１０に分割される。   By dry etching, a groove 4 having a groove portion 4a having a constant width and a taper groove portion 4b that expands downward (in the etching progress direction) is formed in the wafer 1. The groove 4 penetrates the wafer 1 to the back surface. That is, the grooves 4 are divided into a plurality of semiconductor chips 10 composed of the semiconductor element 2 and the base material portion 7 (wafer 1).

次に、図６（Ｄ）に示すように、エッチングマスク３を、剥離液を用いたエッチングまたはアッシングにより除去する。これにより、半導体素子２の表面が露出する。   Next, as shown in FIG. 6D, the etching mask 3 is removed by etching or ashing using a stripping solution. Thereby, the surface of the semiconductor element 2 is exposed.

その後、治具により半導体チップ１０を粘着シート６からピックアップし、図６（Ｅ）に示すように、回路基板８の表面に実装する。なお、回路基板８の表面には、半導体チップ１０を実装する位置に、予めダイボンディング材９が塗布されている。   Thereafter, the semiconductor chip 10 is picked up from the adhesive sheet 6 by a jig and mounted on the surface of the circuit board 8 as shown in FIG. A die bonding material 9 is previously applied to the surface of the circuit board 8 at a position where the semiconductor chip 10 is mounted.

上述したドライエッチング（図６（Ｃ））の結果、半導体チップ１０の基材部７には、第１の実施の形態で説明したテーパ部７３が形成されている。そのため、半導体チップ１０を回路基板８に実装する際には、半導体チップ１０の側面に沿ったダイボンディング材９の這い上がりを抑えることができる。すなわち、ダイボンディング材９が、半導体チップ１０の半導体素子２（機能部）またはワイヤ１１に接触することを抑制し、これにより、半導体素子２の機能の低下または半導体素子２とワイヤ１１との接触不良を防止することができる。すなわち、半導体装置１００の製造歩留りおよび信頼性を向上することができる。   As a result of the above-described dry etching (FIG. 6C), the base portion 7 of the semiconductor chip 10 is formed with the tapered portion 73 described in the first embodiment. Therefore, when the semiconductor chip 10 is mounted on the circuit board 8, it is possible to suppress the creeping of the die bonding material 9 along the side surface of the semiconductor chip 10. That is, the die bonding material 9 is prevented from coming into contact with the semiconductor element 2 (functional part) or the wire 11 of the semiconductor chip 10, thereby reducing the function of the semiconductor element 2 or the contact between the semiconductor element 2 and the wire 11. Defects can be prevented. That is, the manufacturing yield and reliability of the semiconductor device 100 can be improved.

加えて、第２の実施の形態では、ウエハ１に溝４を形成する工程でウエハ１が完全に分割されるため、ウエハ１を裏面１ｂから研磨する工程（図２（Ｅ））が不要である。そのため、ウエハ１を裏面から研磨する際に発生する局所的な応力またはマイクロクラックの発生を抑制することができる。   In addition, in the second embodiment, since the wafer 1 is completely divided in the step of forming the grooves 4 in the wafer 1, the step of polishing the wafer 1 from the back surface 1b (FIG. 2E) is not necessary. is there. Therefore, it is possible to suppress the occurrence of local stress or microcrack that occurs when the wafer 1 is polished from the back surface.

このようにウエハ１におけるマイクロクラックの発生を抑制することにより、機械的強度が向上した半導体チップ１０を製造することができる。また、ウエハ１の裏面の研磨工程が不要であるため、半導体装置１００の製造工程をより簡単にすることができる。   In this way, by suppressing the occurrence of microcracks in the wafer 1, the semiconductor chip 10 with improved mechanical strength can be manufactured. Further, since the polishing process of the back surface of the wafer 1 is not necessary, the manufacturing process of the semiconductor device 100 can be simplified.

第３の実施の形態．
次に、第１および第２の実施の形態の半導体装置を適用したＬＥＤアレイ２０、ＬＥＤユニット３０、ＬＥＤヘッド４０および画像形成装置５０についてそれぞれ説明する。まず、ＬＥＤアレイ２０について、図７を参照して説明する。 Third embodiment.
Next, the LED array 20, the LED unit 30, the LED head 40, and the image forming apparatus 50 to which the semiconductor devices of the first and second embodiments are applied will be described. First, the LED array 20 will be described with reference to FIG.

＜ＬＥＤアレイ＞
図７は、ＬＥＤアレイ２０の構成を示す平面図である。半導体装置としてのＬＥＤアレイ２０は、回路基板２５上に、複数のＬＥＤチップ２１を実装したものである。回路基板２５は、上述した回路基板８（図１〜６）で構成される。ＬＥＤチップ２１は、上述した半導体チップ１０（図１〜６）で構成される。回路基板２５は、一方向に長い長尺形状を有しており、ＬＥＤチップ２１は、回路基板２５の長手方向に一列に配列されている。ＬＥＤチップ２１は、ワイヤ２２により、ＬＥＤアレイ２０上に形成されているパッド２３と接続されている。 <LED array>
FIG. 7 is a plan view showing the configuration of the LED array 20. The LED array 20 as a semiconductor device is obtained by mounting a plurality of LED chips 21 on a circuit board 25. The circuit board 25 is configured by the circuit board 8 (FIGS. 1 to 6) described above. The LED chip 21 is composed of the semiconductor chip 10 (FIGS. 1 to 6) described above. The circuit board 25 has a long shape that is long in one direction, and the LED chips 21 are arranged in a line in the longitudinal direction of the circuit board 25. The LED chip 21 is connected to a pad 23 formed on the LED array 20 by a wire 22.

第１および第２の実施の形態で説明したように、ＬＥＤチップ２１（半導体チップ１０）を回路基板２５に実装する際に、ダイボンディング材９がＬＥＤチップ２１の側面に沿って這い上がることを抑制できるため、ＬＥＤチップ２１の機能低下またはＬＥＤチップ２１とワイヤ２２との接触不良を防止することができる。すなわち、ＬＥＤアレイ２０の製造歩留りおよび信頼性を向上することができる。   As described in the first and second embodiments, when the LED chip 21 (semiconductor chip 10) is mounted on the circuit board 25, the die bonding material 9 rises along the side surface of the LED chip 21. Since it can suppress, the function fall of the LED chip 21 or the contact failure of the LED chip 21 and the wire 22 can be prevented. That is, the manufacturing yield and reliability of the LED array 20 can be improved.

＜ＬＥＤユニットおよびＬＥＤヘッド＞
次に、上記のＬＥＤアレイ２０を用いたＬＥＤユニット３０およびＬＥＤヘッド４０について説明する。図８は、ＬＥＤアレイ２０を用いたＬＥＤユニット３０の構成を示す平面図である。図９は、ＬＥＤユニット３０を用いたＬＥＤヘッド４０の構成を示す断面図である。 <LED unit and LED head>
Next, the LED unit 30 and the LED head 40 using the LED array 20 will be described. FIG. 8 is a plan view showing the configuration of the LED unit 30 using the LED array 20. FIG. 9 is a cross-sectional view showing the configuration of the LED head 40 using the LED unit 30.

図８に示すように、ＬＥＤユニット３０は、長尺形状の実装基板３１と、この実装基板３１の長手方向に一列に配列された半導体装置としてのＬＥＤアレイ２０とを備えている。実装基板３１には、また、電子部品が搭載され配線が形成された電子部品実装エリア３２，３３と、外部から制御信号や電源などを供給するためのコネクタ３４等が設けられている。   As shown in FIG. 8, the LED unit 30 includes a long mounting board 31 and an LED array 20 as a semiconductor device arranged in a line in the longitudinal direction of the mounting board 31. The mounting board 31 is further provided with electronic component mounting areas 32 and 33 in which electronic components are mounted and wirings are formed, and a connector 34 for supplying a control signal, a power source, and the like from the outside.

図９に示すように、ＬＥＤヘッド４０は、ベース部材４１を有し、このベース部材４１の表面に、上述したＬＥＤユニット３０が取り付けられている。ＬＥＤユニット３０のＬＥＤアレイ２０の上方には、ロッドレンズアレイ４２が配設されている。ロッドレンズアレイ４２は、ＬＥＤユニット３０の各ＬＥＤチップ２１（図７）から発せられた光を集光する柱状のレンズ要素を一列に配列したものである。   As shown in FIG. 9, the LED head 40 includes a base member 41, and the LED unit 30 described above is attached to the surface of the base member 41. A rod lens array 42 is disposed above the LED array 20 of the LED unit 30. The rod lens array 42 is an array of columnar lens elements that collect light emitted from the LED chips 21 (FIG. 7) of the LED unit 30.

ロッドレンズアレイ４２は、レンズホルダ４３によって保持されている。レンズホルダ４３は、上述したベース部材４１およびＬＥＤユニット３０を外側から囲む形状を有している。ベース部材４１およびＬＥＤユニット３０は、クランパ４４によりレンズホルダ４３に固定されている。   The rod lens array 42 is held by a lens holder 43. The lens holder 43 has a shape surrounding the base member 41 and the LED unit 30 described above from the outside. The base member 41 and the LED unit 30 are fixed to the lens holder 43 by a clamper 44.

クランパ４４は、レンズホルダ４３の外側に設けられており、クランパ４４の一部は、ベース部材４１およびレンズホルダ４３に形成された開口部４１ａ，４３ａを介してレンズホルダ４３の内側に挿入されている。クランパ４４に設けられた当接部４４ａは、ベース部材４１の裏面（ＬＥＤユニット３０の取り付け面とは反対側の面）に当接し、ＬＥＤユニット３０の表面の所定箇所がレンズホルダ４３の当接面に押し当てられている。これにより、ＬＥＤユニット３０、ベース部材４１、およびレンズホルダ４３が一体に構成されている。   The clamper 44 is provided outside the lens holder 43, and a part of the clamper 44 is inserted inside the lens holder 43 via the base member 41 and the openings 41 a and 43 a formed in the lens holder 43. Yes. The contact portion 44 a provided in the clamper 44 contacts the back surface of the base member 41 (the surface opposite to the mounting surface of the LED unit 30), and a predetermined location on the surface of the LED unit 30 contacts the lens holder 43. It is pressed against the surface. Thereby, the LED unit 30, the base member 41, and the lens holder 43 are comprised integrally.

ＬＥＤユニット３０の各ＬＥＤチップ２１（図７）から発せられた光は、ロッドレンズアレイ４２の各レンズ要素を通過し、所定の外部部材（後述する感光体ドラム５２）に照射される。このように構成されたＬＥＤヘッド４０は、ＬＥＤプリントヘッドとして、例えば、プリンタ、複写機、ファクシミリ装置または複合機等の画像形成装置で使用される。   The light emitted from each LED chip 21 (FIG. 7) of the LED unit 30 passes through each lens element of the rod lens array 42 and is irradiated to a predetermined external member (photosensitive drum 52 described later). The LED head 40 configured as described above is used as an LED print head in, for example, an image forming apparatus such as a printer, a copying machine, a facsimile machine, or a multifunction machine.

＜画像形成装置＞
次に、ＬＥＤヘッド４０をプリントヘッドとして用いた画像形成装置５０について説明する。図１０は、画像形成装置５０の構成を示す図である。 <Image forming apparatus>
Next, an image forming apparatus 50 using the LED head 40 as a print head will be described. FIG. 10 is a diagram illustrating a configuration of the image forming apparatus 50.

図１０に示すように、画像形成装置５０は、例えば、ブラック、イエロー、マゼンタおよびシアンのトナー像（現像剤像）を形成する４つのプロセスユニット（画像形成ユニット）５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃを有している。これらプロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃは、記録媒体Ｐの搬送経路７０の上流側から下流側（図１０では右側から左側）にかけて順に配置されている。   As shown in FIG. 10, the image forming apparatus 50 includes, for example, four process units (image forming units) 51K, 51Y, 51M, and 51C that form black, yellow, magenta, and cyan toner images (developer images). Have. These process units 51K, 51Y, 51M, and 51C are sequentially arranged from the upstream side to the downstream side (the right side to the left side in FIG. 10) of the conveyance path 70 of the recording medium P.

プロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃの上側には、露光部としてのプリントヘッド５４Ｋ，５４Ｙ，５４Ｍ，５４Ｃが配置されている。プリントヘッド５４Ｋ，５４Ｙ，５４Ｍ，５４Ｃは、図９に示したＬＥＤヘッド４０で構成される。   Print heads 54K, 54Y, 54M, and 54C as exposure units are arranged above the process units 51K, 51Y, 51M, and 51C. The print heads 54K, 54Y, 54M, and 54C are configured by the LED head 40 shown in FIG.

これらプロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃは共通の構成を有しているため、以下では「プロセスユニット５１」と総称して説明する。同様に、プリントヘッド５４Ｋ，５４Ｙ，５４Ｍ，５４Ｃは、プリントヘッド５４と総称して説明する。   Since these process units 51K, 51Y, 51M, and 51C have a common configuration, they will be collectively referred to as “process unit 51” below. Similarly, the print heads 54K, 54Y, 54M, and 54C will be collectively referred to as the print head 54.

プロセスユニット５１には、像担持体としての感光体ドラム５２が矢印方向（図中時計回り）に回転可能に配置されている。この感光体ドラム５２の周囲には、感光体ドラム５２の回転方向に沿って、帯電部材５３、プリントヘッド５４、現像ユニット５５およびクリーニング部材５６が配置されている。   In the process unit 51, a photosensitive drum 52 as an image carrier is disposed so as to be rotatable in an arrow direction (clockwise in the figure). Around the photosensitive drum 52, a charging member 53, a print head 54, a developing unit 55, and a cleaning member 56 are arranged along the rotation direction of the photosensitive drum 52.

帯電部材５３は、感光体ドラム５２の表面を一様に帯電する。プリントヘッド５４は、一様に帯電した感光体ドラム５２の表面に選択的に光を照射することにより、静電潜像を形成する。現像ユニット５５は、感光体ドラム５２の表面の静電潜像をトナー（現像剤）によって現像する。クリーニング部材５６は、感光体ドラム５２の表面に残留したトナーを除去する。   The charging member 53 uniformly charges the surface of the photosensitive drum 52. The print head 54 forms an electrostatic latent image by selectively irradiating light onto the surface of the uniformly charged photoreceptor drum 52. The developing unit 55 develops the electrostatic latent image on the surface of the photosensitive drum 52 with toner (developer). The cleaning member 56 removes toner remaining on the surface of the photosensitive drum 52.

プロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃの各感光体ドラム５２に対向するように、転写部材５７（５７Ｋ，５７Ｙ，５７Ｍ，５７Ｃ）が配設されている。転写部材５７Ｋ，５７Ｙ，５７Ｍ，５７Ｃには、各感光体ドラム５２上のトナー像を記録媒体Ｐに転写するための転写電圧が印加されている。   Transfer members 57 (57K, 57Y, 57M, 57C) are arranged so as to face the respective photosensitive drums 52 of the process units 51K, 51Y, 51M, 51C. A transfer voltage for transferring the toner image on each photosensitive drum 52 to the recording medium P is applied to the transfer members 57K, 57Y, 57M, and 57C.

画像形成装置５０の下方には、印刷用紙等の記録媒体Ｐを積み重ねた状態で収容する給紙カセット６０が着脱可能に装着されている。給紙カセット６０の上方には、記録媒体Ｐを１枚ずつ送り出すホッピングローラ６１が配設されている。   Below the image forming apparatus 50, a paper feed cassette 60 that stores recording media P such as printing paper in a stacked state is detachably mounted. Above the paper feed cassette 60, a hopping roller 61 for feeding the recording media P one by one is disposed.

ホッピングローラ６１の下流側には、レジストローラ対６２および搬送ローラ対６３が配置されている。レジストローラ対６２は、レジストローラ６２ａとピンチローラ６２ｂとからなるローラ対である。レジストローラ対６２は、記録媒体Ｐが当接してから所定のタイミングで回転を開始することにより、記録媒体Ｐの斜行を矯正して搬送する。   A registration roller pair 62 and a conveyance roller pair 63 are disposed on the downstream side of the hopping roller 61. The registration roller pair 62 is a roller pair including a registration roller 62a and a pinch roller 62b. The registration roller pair 62 starts to rotate at a predetermined timing after the recording medium P abuts, thereby correcting and transporting the skew of the recording medium P.

搬送ローラ対６３は、搬送ローラ６３ａとピンチローラ６３ｂとからなるローラ対である。搬送ローラ対６３は、レジストローラ対６２から搬送された記録媒体Ｐを、プロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃに向けて搬送する。   The conveyance roller pair 63 is a roller pair including a conveyance roller 63a and a pinch roller 63b. The conveyance roller pair 63 conveys the recording medium P conveyed from the registration roller pair 62 toward the process units 51K, 51Y, 51M, and 51C.

記録媒体Ｐの搬送方向において、プロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃの下流側には、定着ユニット６４が配置されている。定着ユニット６４は、加熱ローラ６５とバックアップローラ６６とを有し、記録媒体Ｐに転写されたトナーを加圧および加熱することにより、記録媒体Ｐに定着させる。   A fixing unit 64 is disposed downstream of the process units 51K, 51Y, 51M, and 51C in the conveyance direction of the recording medium P. The fixing unit 64 includes a heating roller 65 and a backup roller 66 and presses and heats the toner transferred to the recording medium P to fix it on the recording medium P.

定着ユニット６４の更に下流側には、排出ローラ対６７，６８が配置されている。排出ローラ対６７は、排出ローラ６７ａとピンチローラ６７ｂとからなるローラ対であり、排出ローラ対６８は、排出ローラ６８ａとピンチローラ６８ｂとからなるローラ対である。排出ローラ対６７，６８は、定着ユニット６４から排出された記録媒体Ｐを装置外部に排出する。画像形成装置５０の上部には、排出された記録媒体Ｐを載置するスタッカ部６９が設けられている。   Discharge roller pairs 67 and 68 are arranged further downstream of the fixing unit 64. The discharge roller pair 67 is a roller pair including a discharge roller 67a and a pinch roller 67b, and the discharge roller pair 68 is a roller pair including a discharge roller 68a and a pinch roller 68b. The discharge roller pairs 67 and 68 discharge the recording medium P discharged from the fixing unit 64 to the outside of the apparatus. A stacker unit 69 for placing the discharged recording medium P is provided on the upper part of the image forming apparatus 50.

次に、画像形成装置５０の動作について説明する。画像形成装置５０の制御部は、例えばパーソナルコンピュータから印刷コマンドと印刷データを受信すると、画像形成処理を開始する。まず、ホッピングローラ６１を回転させて給紙カセット６０に収納されている記録媒体Ｐを一枚ずつ送り出す。給紙カセット６０から送り出された記録媒体Ｐは、レジストローラ対６２によって斜行を矯正され、搬送ローラ対６３によってプロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃに搬送される。   Next, the operation of the image forming apparatus 50 will be described. When the control unit of the image forming apparatus 50 receives a print command and print data from, for example, a personal computer, the control unit starts an image forming process. First, the hopping roller 61 is rotated to send out the recording media P stored in the paper feed cassette 60 one by one. The recording medium P sent out from the paper feed cassette 60 is corrected in skew by the registration roller pair 62 and conveyed to the process units 51K, 51Y, 51M, and 51C by the conveyance roller pair 63.

各プロセスユニット５１では、感光体ドラム５２の表面が帯電部材５３によって一様に帯電したのち、プリントヘッド５４によって各色の画像データに応じて露光され、静電潜像が形成される。感光体ドラム５２の表面の静電潜像は、現像ユニット５５によって現像されてトナー像となる。感光体ドラム５２の表面に形成されたトナー像は、転写部材５７によって記録媒体Ｐの表面に転写される。   In each process unit 51, the surface of the photosensitive drum 52 is uniformly charged by the charging member 53, and then exposed by the print head 54 in accordance with the image data of each color to form an electrostatic latent image. The electrostatic latent image on the surface of the photosensitive drum 52 is developed by the developing unit 55 to become a toner image. The toner image formed on the surface of the photosensitive drum 52 is transferred to the surface of the recording medium P by the transfer member 57.

記録媒体Ｐがプロセスユニット５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃを通過することにより、ブラック、イエロー、マゼンタおよびシアンのトナー像が記録媒体Ｐに順次転写される。トナー像が転写された記録媒体Ｐは、定着ユニット６４に搬送される。   As the recording medium P passes through the process units 51K, 51Y, 51M, and 51C, toner images of black, yellow, magenta, and cyan are sequentially transferred to the recording medium P. The recording medium P on which the toner image is transferred is conveyed to the fixing unit 64.

定着ユニット６４では、加熱ローラ６５とバックアップローラ６６とによりトナー像に熱および圧力が加えられ、トナー像が記録媒体Ｐに定着する。記録媒体Ｐは、排出ローラ対６７，６８によって排出され、スタッカ部６９に載置される。このようにして、カラー画像が記録媒体Ｐ上に形成される。   In the fixing unit 64, heat and pressure are applied to the toner image by the heating roller 65 and the backup roller 66, and the toner image is fixed on the recording medium P. The recording medium P is discharged by the discharge roller pair 67 and 68 and placed on the stacker unit 69. In this way, a color image is formed on the recording medium P.

上述したように、ＬＥＤアレイ２０（ＬＥＤチップ２１）の高い信頼性が確保されるため、ＬＥＤアレイ２０を用いたプリントヘッド５４の高い性能を実現することができる。その結果、高い印刷精度を実現することができる。   As described above, since high reliability of the LED array 20 (LED chip 21) is ensured, high performance of the print head 54 using the LED array 20 can be realized. As a result, high printing accuracy can be realized.

本発明に係る半導体チップは、ＬＥＤチップに限らず、半導体素子を有する半導体チップに適用することができる。   The semiconductor chip according to the present invention can be applied not only to an LED chip but also to a semiconductor chip having a semiconductor element.

また、本発明に係る画像形成装置は、プリンタに限らず、複写機、ファクシミリ装置および複合機等に適用することができる。   The image forming apparatus according to the present invention can be applied not only to a printer but also to a copying machine, a facsimile machine, a multifunction machine, and the like.

１ ウエハ、 ２ 半導体素子、 ３ エッチングマスク、 ４ 溝、 ４ａ 一定幅の溝部、 ４ｂ テーパ溝部、 ５ 表面保護用粘着シート、 ６ 粘着シート、 ７ 基材部、 ８ 回路基板、 ９ ダイボンディング材、 １０ 半導体チップ、 １１ ワイヤ、 １２，１３ パッド、 １４ 凹凸形状、 １５ 凹部、 １６ 粘着シート、 ２０ ＬＥＤアレイ、 ２１ ＬＥＤチップ、 ２５ 回路基板、 ３０ ＬＥＤユニット、 ４０ ＬＥＤヘッド、 ４１ ベース部材、 ４２ ロッドレンズアレイ、 ４３ レンズホルダ、 ５０ 画像形成装置、 ５１（５１Ｋ，５１Ｙ，５１Ｍ，５１Ｃ） プロセスユニット、 ５２ 感光体ドラム（像担持体）、 ５３ 帯電部材、 ５４ ５４（５４Ｋ，５４Ｙ，５４Ｍ，５４Ｃ） プリントヘッド、 ５５ 現像ユニット、 ５７（５７Ｋ，５７Ｙ，５７Ｍ，５７Ｃ） 転写部材、 ７１ 裏面、 ７２ 側面、 ７３ テーパ部（退避部）、 １００ 半導体素子。   DESCRIPTION OF SYMBOLS 1 Wafer, 2 Semiconductor element, 3 Etching mask, 4 Groove, 4a Groove part of fixed width, 4b Tapered groove part, 5 Surface protection adhesive sheet, 6 Adhesive sheet, 7 Base part, 8 Circuit board, 9 Die bonding material, 10 Semiconductor chip, 11 wire, 12, 13 pad, 14 uneven shape, 15 recessed portion, 16 adhesive sheet, 20 LED array, 21 LED chip, 25 circuit board, 30 LED unit, 40 LED head, 41 base member, 42 rod lens array , 43 Lens holder, 50 Image forming apparatus, 51 (51K, 51Y, 51M, 51C) Process unit, 52 Photosensitive drum (image carrier), 53 Charging member, 54 54 (54K, 54Y, 54M, 54C) Print head 55 Unit, 57 (57K, 57Y, 57M, 57C) transfer member, 71 back surface 72 side, 73 the tapered portion (retracted portion), 100 semiconductor devices.

Claims (15)

表面に半導体素子を有する半導体チップにおいて、
前記半導体チップの側面に、前記半導体チップの内側に退避した退避部を設けたこと
を特徴とする半導体チップ。 In a semiconductor chip having a semiconductor element on the surface,
A semiconductor chip characterized in that a retracting portion that is retracted inside the semiconductor chip is provided on a side surface of the semiconductor chip. 前記退避部は、前記半導体チップの裏面に近づくほど前記半導体チップの内側に退避するように傾斜したテーパ部であることを特徴とする請求項１に記載の半導体チップ。   2. The semiconductor chip according to claim 1, wherein the retracting portion is a tapered portion that is inclined so as to retract toward the inside of the semiconductor chip as it approaches the back surface of the semiconductor chip. 前記退避部は、前記側面に設けられた凹凸形状であることを特徴とする請求項１に記載の半導体チップ。   The semiconductor chip according to claim 1, wherein the retracting portion has an uneven shape provided on the side surface. 半導体チップは、素子形成面に前記半導体素子が形成されたウエハを分割して得られるものであり、
前記ウエハを分割する際の溝の形成によって、前記退避部が形成されることを特徴とする請求項１から３までのいずれか１項に記載の半導体チップ。 The semiconductor chip is obtained by dividing the wafer on which the semiconductor element is formed on the element formation surface,
4. The semiconductor chip according to claim 1, wherein the retracting portion is formed by forming a groove when the wafer is divided. 前記溝は、ドライエッチングにより形成されることを特徴とする請求項４に記載の半導体チップ。   The semiconductor chip according to claim 4, wherein the groove is formed by dry etching. 異方性エッチングによって一定幅の溝部を形成し、さらに等方性エッチングによって幅が広がる溝部を形成することにより、前記溝を形成したことを特徴とする請求項５に記載の半導体チップ。   6. The semiconductor chip according to claim 5, wherein the groove is formed by forming a groove portion having a constant width by anisotropic etching and further forming a groove portion having a wider width by isotropic etching. 前記ドライエッチングを行う際には、前記溝を、前記ウエハの前記素子形成面と反対側の裏面に到達しない深さに形成し、
前記ドライエッチングの後で、前記ウエハの前記裏面を研磨したこと
を特徴とする請求項５または６に記載の半導体チップ。 When performing the dry etching, the groove is formed to a depth that does not reach the back surface opposite to the element formation surface of the wafer,
The semiconductor chip according to claim 5, wherein the back surface of the wafer is polished after the dry etching. 前記ウエハは、Ｓｉ、ＧａＡｓ、ＳｉＣまたはＧａＮで構成されていることを特徴とする請求項４から７までのいずれか１項に記載の半導体チップ。   The semiconductor chip according to claim 4, wherein the wafer is made of Si, GaAs, SiC, or GaN. 前記半導体素子は発光素子であることを特徴とする請求項１から８までのいずれか１項に記載の半導体チップ。   The semiconductor chip according to claim 1, wherein the semiconductor element is a light emitting element. 請求項１から９までのいずれか１項に記載の半導体チップと、
前記半導体チップが実装された回路基板と
を有する半導体装置。 A semiconductor chip according to any one of claims 1 to 9,
And a circuit board on which the semiconductor chip is mounted. 請求項１０に記載の半導体装置を用いたことを特徴とするプリントヘッド。   A print head using the semiconductor device according to claim 10. 請求項１１に記載のプリントヘッドを用いたことを特徴とする画像形成装置。   An image forming apparatus using the print head according to claim 11. 素子形成面に半導体素子が形成されたウエハを用意する工程と、
前記ウエハに、前記半導体素子を覆うようにエッチングマスクを形成する工程と、
前記エッチングマスクをマスクとして用い、ドライエッチングにより前記ウエハに溝を形成する工程と
を有し、
前記ウエハに溝を形成する工程は、
異方性エッチングによって一定幅の溝部を形成する工程と、
等方性エッチングによって幅が広がる溝部を形成する工程と
を含むことを特徴とする半導体チップの製造方法。 Preparing a wafer having a semiconductor element formed on the element forming surface;
Forming an etching mask on the wafer so as to cover the semiconductor element;
Using the etching mask as a mask, and forming a groove in the wafer by dry etching,
Forming a groove in the wafer,
Forming a groove having a constant width by anisotropic etching;
And a step of forming a groove portion whose width is widened by isotropic etching. 前記ウエハに溝を形成する工程では、前記溝を、前記ウエハの前記素子形成面と反対側の裏面に到達しない深さに形成し、
前記ウエハを前記裏面の側から研磨することにより分割する工程をさらに有することを特徴とする請求項１３に記載の半導体チップの製造方法。 In the step of forming a groove in the wafer, the groove is formed to a depth that does not reach the back surface opposite to the element forming surface of the wafer,
14. The method of manufacturing a semiconductor chip according to claim 13, further comprising a step of dividing the wafer by polishing from the back side. 前記ウエハに溝を形成する工程では、前記ウエハを前記素子形成面と反対側の裏面で保持すると共に、前記溝を、前記ウエハの前記裏面に到達する深さまで形成し、これにより前記ウエハを分割することを特徴とする請求項１３に記載の半導体チップの製造方法。

In the step of forming a groove in the wafer, the wafer is held on the back surface opposite to the element forming surface, and the groove is formed to a depth reaching the back surface of the wafer, thereby dividing the wafer. The method of manufacturing a semiconductor chip according to claim 13.

JP2015071366A 2015-03-31 2015-03-31 Semiconductor chip, semiconductor device, print head, image formation device, and manufacturing method of semiconductor chip Pending JP2016192476A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015071366A JP2016192476A (en) 2015-03-31 2015-03-31 Semiconductor chip, semiconductor device, print head, image formation device, and manufacturing method of semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015071366A JP2016192476A (en) 2015-03-31 2015-03-31 Semiconductor chip, semiconductor device, print head, image formation device, and manufacturing method of semiconductor chip

Publications (1)

Publication Number Publication Date
JP2016192476A true JP2016192476A (en) 2016-11-10

Family

ID=57245837

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015071366A Pending JP2016192476A (en) 2015-03-31 2015-03-31 Semiconductor chip, semiconductor device, print head, image formation device, and manufacturing method of semiconductor chip

Country Status (1)

Country Link
JP (1) JP2016192476A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023181991A1 (en) * 2022-03-24 2023-09-28 ローム株式会社 Semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS614430U (en) * 1984-06-15 1986-01-11 富士通株式会社 semiconductor equipment
JPS63241937A (en) * 1987-03-30 1988-10-07 Olympus Optical Co Ltd Solid-state image sensing device
JPH09298339A (en) * 1996-04-30 1997-11-18 Rohm Co Ltd Manufacture of semiconductor laser
JP2006253402A (en) * 2005-03-10 2006-09-21 Nec Electronics Corp Manufacturing method of semiconductor device
JP2007294612A (en) * 2006-04-24 2007-11-08 Oki Data Corp Semiconductor device, manufacturing method thereof, semiconductor manufacturing apparatus, led head, and image forming apparatus
JP2010021251A (en) * 2008-07-09 2010-01-28 Panasonic Corp Semiconductor device and its manufacturing method
US20150069576A1 (en) * 2013-09-12 2015-03-12 Infineon Technologies Ag Semiconductor Device and Method for Manufacturing a Semiconductor Device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS614430U (en) * 1984-06-15 1986-01-11 富士通株式会社 semiconductor equipment
JPS63241937A (en) * 1987-03-30 1988-10-07 Olympus Optical Co Ltd Solid-state image sensing device
JPH09298339A (en) * 1996-04-30 1997-11-18 Rohm Co Ltd Manufacture of semiconductor laser
JP2006253402A (en) * 2005-03-10 2006-09-21 Nec Electronics Corp Manufacturing method of semiconductor device
JP2007294612A (en) * 2006-04-24 2007-11-08 Oki Data Corp Semiconductor device, manufacturing method thereof, semiconductor manufacturing apparatus, led head, and image forming apparatus
JP2010021251A (en) * 2008-07-09 2010-01-28 Panasonic Corp Semiconductor device and its manufacturing method
US20150069576A1 (en) * 2013-09-12 2015-03-12 Infineon Technologies Ag Semiconductor Device and Method for Manufacturing a Semiconductor Device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023181991A1 (en) * 2022-03-24 2023-09-28 ローム株式会社 Semiconductor device

Similar Documents

Publication Publication Date Title
TWI442450B (en) Method for transferring functional regions, led array, led printer head, and led printer
US7642134B2 (en) Semiconductor device, manufacturing method of semiconductor device, manufacturing equipment of semiconductor device, light emitting diode head, and image forming apparatus
JP2009296003A (en) Semiconductor composite device, optical print head and image forming apparatus
JP2010114106A (en) Transfer method of functional region, led array, led printer head, and led printer
EP2272677A2 (en) Semiconductor device, optical print head and image forming apparatus
JP2007294876A (en) Light emitting element array
JP2009212394A (en) Semiconductor device, led head, and image forming apparatus
JP2016192513A (en) Semiconductor device, semiconductor element array device, and image forming apparatus
JP2016192476A (en) Semiconductor chip, semiconductor device, print head, image formation device, and manufacturing method of semiconductor chip
JP2017152516A (en) Optical element chip, optical print head, image forming apparatus, and method for manufacturing optical element chip
JP6950484B2 (en) Semiconductor elements, light emitting substrates, optical print heads, image forming devices
US10424690B2 (en) Semiconductor device, print head and image forming apparatus
US8130253B2 (en) Composite semiconductor device, print head and image forming apparatus
JP6358826B2 (en) Semiconductor device, exposure head, and image forming apparatus
JP7013888B2 (en) Manufacturing method of driven element chip, driven element chip, exposure device and image forming device
JP2016051815A (en) Semiconductor device, manufacturing method of semiconductor device, print head, and image forming apparatus
JP6815129B2 (en) Semiconductor devices, optical printheads, and image forming devices
US11152532B2 (en) Method of manufacturing driven element chip, driven element chip, exposing device, and image forming apparatus
JP2008300870A (en) Manufacturing method for semiconductor device and semiconductor manufacturing device
JP6296902B2 (en) Semiconductor device, image forming apparatus using the semiconductor device, and image reading apparatus
TWI631737B (en) Light emitting element, light emitting element package, and method of manufacturing light emitting element
JP5622708B2 (en) Semiconductor light emitting device, image forming apparatus, and image display apparatus
JP5444141B2 (en) Semiconductor light emitting device, image exposure apparatus, image forming apparatus, and image display apparatus
JP2012091442A (en) Light emitting apparatus, method for producing the same, optical printer head, and image forming system
US9614125B2 (en) Composite element chip, a semiconductor device and manufacturing method thereof, a printing head, and an image forming apparatus

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170526

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180724

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190205