JP2016178329A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に温度変化によって伸縮する配線を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having wiring that expands and contracts due to a temperature change and a method for manufacturing the same.
近年、半導体装置の大規模高集積化に伴い、配線の多層化や微細化が進んでいる。半導体装置を高速化するため、配線の微細化によって増大する寄生容量を抑制する必要がある。このため、近年ではシリコン酸化膜等の酸化物誘電体よりも誘電率の低い低誘電率誘電体材料（Ｌｏｗ−ｋ材料）が、層間絶縁膜として利用されている。 In recent years, with the increase in the scale and integration of semiconductor devices, multilayering and miniaturization of wiring have been advanced. In order to increase the speed of the semiconductor device, it is necessary to suppress parasitic capacitance that increases due to miniaturization of wiring. For this reason, in recent years, a low dielectric constant dielectric material (Low-k material) having a dielectric constant lower than that of an oxide dielectric such as a silicon oxide film has been used as an interlayer insulating film.
層間膜（例えば層間絶縁膜や配線のカバー膜）は、半導体素子に対するダメージを低減させるため、パワーを抑えながら低温で成膜される。このため、層間膜には、密度が小さい「疎」の部分が生じる。一方、半導体装置の大電力化に伴い、最上層メタル配線の膜厚は厚くなってきているため、ＰＫＧリフローや温度サイクル（ＴＣ）試験などの温度変動により最上層メタルの伸縮率は増大化している。温度変動により、最上層メタル配線が大きく伸縮すると、図１に示すように層間膜の「疎」の部分から剥がれや層間クラックが発生する。 An interlayer film (for example, an interlayer insulating film or a wiring cover film) is formed at a low temperature while suppressing power in order to reduce damage to the semiconductor element. For this reason, in the interlayer film, a “sparse” portion having a small density is generated. On the other hand, with the increase in power of semiconductor devices, the film thickness of the uppermost layer metal wiring has increased, so the expansion ratio of the uppermost layer metal has increased due to temperature fluctuations such as PKG reflow and temperature cycle (TC) tests. Yes. When the uppermost metal wiring expands and contracts greatly due to temperature fluctuation, peeling or interlayer cracks occur from the “sparse” portion of the interlayer film as shown in FIG.
図１は、多層配線構造の半導体装置において発生するクラック異常の一例を示す図である。図１には、内部回路領域７００を囲むシールリング６００と、シールリング６００の外側のチップコーナー領域に設けられたクラック発生領域５００が示される。
FIG. 1 is a diagram illustrating an example of a crack abnormality that occurs in a semiconductor device having a multilayer wiring structure. FIG. 1 shows a
シールリング６００は、最上層配線層に形成された最上層配線８００Ｂと中間配線層に形成されたメタル配線９００を備える。コンタクトによって接続された最上層配線８００Ｂとメタル配線９００は、内部回路領域７００を壁状に囲うことで半導体装置のダイシング面から内部回路領域７００に対して水分等が侵入することを防止する。
The
温度サイクル試験のような温度変動が発生した場合、最上層配線８００Ｂの伸縮により層間膜の疎の部分にクラック９０１が生じる。例えば、最上層配線８００Ｂの近傍から、層間絶縁膜が疎となり易いメタル配線９００の近傍領域にクラック９０１が発生する。特に、チップコーナー領域には大きな応力が蓄積されているため、チップコーナー領域におけるシールリング６００内にクラックが発生し易い。シールリング６００に発生したクラック９０１は、内部回路領域７００に達する場合もあり、半導体装置の歩留まり低下を低下させる要因となる。
When temperature fluctuations such as a temperature cycle test occur,
そこで近年、シールリング６００に蓄積された応力を解放するため、チップコーナー領域におけるシールリング６００の外周部に、シールリング６００よりも先にクラックが発生するクラック発生領域５００が設けられた半導体装置が知られている。
Therefore, in recent years, in order to release the stress accumulated in the
図１に示すクラック発生領域５００には、最上層メタル配線８００Ａが設けられ、その表面は、カバー酸化膜や窒化膜（以下、カバー膜８０１と称す）に覆われている。クラック発生領域５００は、シールリング６００よりも外側に位置しているため、シールリング６００よりも大きな応力が加わっている。このため、温度変化に応じた最上層メタル８００Ａの伸縮により、クラック発生領域５００にクラックや剥離が発生し、チップコーナー領域に蓄えられた応力が解放される。これにより、シールリング６００近傍におけるクラックや剥離の発生が防がれる。
The
シールリング近傍のクラックや剥がれを防止する構造を有する半導体装置が、例えば特開２００６−４１２４４（特許文献１参照）及び特開２０１１−１３９１０３（特許文献２参照）に記載されている。 Semiconductor devices having a structure for preventing cracks and peeling near the seal ring are described in, for example, Japanese Patent Application Laid-Open No. 2006-41244 (see Patent Document 1) and Japanese Patent Application Laid-Open No. 2011-139103 (see Patent Document 2).
特許文献１に記載の半導体装置には、金属材料により構成されたダミービアを備える外周領域が、シールリング領域の外周に形成されている。ダミービアは、一般にダイシング時の余白として回路動作に寄与しない外周領域における層間絶縁膜間の密着性や強度を向上させている。これにより層間絶縁膜の剥がれが防止される。
In the semiconductor device described in
特許文献２に記載の半導体装置には、シールリングの近傍にチップ強度強化用構造体が設けられている。チップ強度強化用構造体は複数のダミー配線構造から構成されている。ダミー配線構造は、最下層及び最上層の配線層のいずれか一方のみを含むか又はいずれも含まない２層以上の配線層に亘ってビア部を介して連続的に形成されている。ダミー配線構造からなるチップ強度強化用構造体がシールリングとは別個に設けられているため、ダミー配線構造周辺の層間絶縁膜の機械的強度、特に厚さ方向の強度を増加させることができる。又、配線材料と層間絶縁膜材料との間の応力係数の違いに起因するダミー配線形成箇所での応力集中を緩和することができる。
In the semiconductor device described in
又、チップコーナー領域に発生するクラックによるシールリング破壊を防止する技術が、例えば、特開２００４−２５３７７３（特許文献３参照）及び特開２０１１−９７９５（特許文献４参照）に記載されている。 In addition, techniques for preventing seal ring destruction due to cracks generated in the chip corner region are described in, for example, Japanese Patent Application Laid-Open No. 2004-253773 (see Patent Document 3) and Japanese Patent Application Laid-Open No. 2011-9795 (see Patent Document 4).
特許文献３に記載の半導体装置は、チップコーナー部で内側にも突き出した小矩形形状の多重化されたシールリングを備える。シールリングをチップコーナーにおいて多重化することで、熱サイクル時の応力によるチップコーナー部におけるクラックが従来予想されていたより内側に入りこんでもシーリングが完全に破壊されない。
The semiconductor device described in
特許文献４に記載のシールリングは、チップコーナー近傍において閉ループ形の内側に凸形状のシールリング凸形部を含む。又、特許文献２に記載の半導体装置は、平面的に見て閉ループ形のシールリングを取り囲む外部シールリングをさらに備え、シールリングと外部シールリングとは平面的に見て分離されている。特許文献２に記載の半導体装置では、チップコーナーを起点として広がるように進行してくるクラックに対して、実際のクラック先端が描く形状により近い形でシールリングがぶつかることとなるので、クラックの進行を効率良く防ぐことができる。
The seal ring described in Patent Document 4 includes a convex seal ring convex portion inside the closed loop near the tip corner. In addition, the semiconductor device described in
更に、チップコーナー領域にクラックの発生し易い領域を設けることで、シールリングへのストレスを軽減する技術が、例えば、特開平２−４９４２９（特許文献５）に記載されている。 Furthermore, a technique for reducing stress on the seal ring by providing an area where cracks are likely to occur in the chip corner area is described in, for example, Japanese Patent Application Laid-Open No. 2-49429 (Patent Document 5).
特許文献５に記載の半導体装置は、チップコーナー部における金属配線の外周領域に配置されたダミー配線を備える。ダミー配線はモールド樹脂によるストレスを吸収し、温度サイクルによるダメージからチップの最外周に設けられた金属配線を保護する。 The semiconductor device described in Patent Document 5 includes dummy wirings arranged in the outer peripheral region of the metal wiring at the chip corner portion. The dummy wiring absorbs the stress caused by the mold resin and protects the metal wiring provided on the outermost periphery of the chip from damage caused by the temperature cycle.
特許文献１や特許文献２のように、シールリング近傍のクラックや剥がれを防止する構造を採用した場合、大きなストレスがチップコーナー領域に加わった場合、シールリングに加わるストレスが分散されないためシールリング自体からクラックが発生する恐れがある。又、特許文献３や特許文献４のようにシールリングを多重化した場合も同様に、チップコーナー領域における内側のシールリングからクラックが発生する恐れがある。
When a structure that prevents cracks and peeling near the seal ring is employed as in
一方、特許文献５のように、チップコーナー領域にクラックの発生し易い犠牲領域を設けることでシールリングへのストレスを軽減する技術を採用した場合、当該犠牲領域におけるクラックの発生によるストレス解放によりシールリング自体からクラックが発生する可能性は低減する。しかし、図１に示すように、犠牲領域（図１におけるクラック発生領域５００）はクラック９０２が発生し易い反面、クラック９０２や剥がれが半導体基板１０やシールリング６００、あるいは内部回路領域７００まで達するまで進行する場合がある。
On the other hand, when a technique for reducing the stress on the seal ring by providing a sacrificial region where cracks are likely to occur in the chip corner region as in Patent Document 5, sealing is performed by releasing stress due to the occurrence of cracks in the sacrificial region. The possibility of cracking from the ring itself is reduced. However, as shown in FIG. 1, the sacrificial region (the
本発明による半導体装置は、チップコーナー領域におけるシールリングの外周領域に設けられた最上層配線と、当該最上層配線の下側の中間配線層に設けられたクラック発生構造を具備する。 The semiconductor device according to the present invention includes a top layer wiring provided in the outer peripheral region of the seal ring in the chip corner region, and a crack generating structure provided in an intermediate wiring layer below the top layer wiring.
本発明によれば、半導体装置製造工程におけるチップ破壊を防止し、半導体装置の信頼性を向上することができる。 ADVANTAGE OF THE INVENTION According to this invention, chip destruction in a semiconductor device manufacturing process can be prevented and the reliability of a semiconductor device can be improved.
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the drawings, the same or similar reference numerals indicate the same, similar, or equivalent components.
（概要）
図２（ａ）又は図２（ｂ）を参照して、本実施の形態における半導体装置１は、シールリング２００の外側領域におけるチップコーナー領域に形成された犠牲領域１００を備える。ここでシールリング２００は内部回路領域３００の周囲に形成され、チップコーナー領域においては、矩形の犠牲領域１００の２辺に沿うように形成される。犠牲領域１００は、矩形の半導体装置１の４隅のいずれか、あるいは全てに形成されることが好ましい。図２（ａ）には、半導体装置１の４隅に形成された犠牲領域１００が示される。図２（ｂ）には、半導体装置１における対角線上の２隅に形成された犠牲領域１００が示される。又、ウエハ上にダイシング前の半導体装置１が複数配置されている場合、少なくとも複数の半導体装置１全体における４隅の半導体装置１のチップコーナー領域に犠牲領域１００が設けられていることが好ましい。
(Overview)
With reference to FIG. 2A or 2B, the
犠牲領域１００は、最上層メタル配線と中間層メタル配線を備える。最上層メタル配線は配線サイズ（幅、厚み）が大きいため、温度変換に応じた伸縮量が大きく、カバー膜の疎の部分からクラックが発生し易い。又、中間層メタル配線付近の層間絶縁膜は他の領域に比べて密度が小さくクラックが発生し易い領域となる。このため、犠牲領域１００に最上層メタル配線を含む２層以上形成することで、シールリング２００における最上層のみならず中間層のストレスも犠牲領域１００において解放することができる。これにより、シールリング２００の最上層付近のみならず中間層におけるクラックの発生を防止することができる。又、犠牲領域１００の最上層で発生したクラックは、層間絶縁膜の疎の領域に向かって進行する。本実施の形態における半導体装置１では、犠牲領域１００の中間配線層にメタル配線が形成されている。当該メタル配線周辺の層間絶縁膜は疎となっているため、最上層で発生したクラックは犠牲領域１００内の中間層メタル配線に誘導される。中間層メタル配線付近の層間絶縁膜の破壊によりストレスが大きく解放されるため、あるいは中間層メタル配線層自体に遮断されることにより、クラックの進行は当該中間層メタル配線付近で止まる。すなわち、犠牲領域１００に形成された中間層メタル配線は、シールリング２００や基板へのクラックの進行を止めるストッパの役割を果す。
The
犠牲領域１００に形成されるメタル配線のパタンは、容易にクラックが発生する形状であることが好ましく、その形状（配線幅、Ｐｉｔｃｈ寸法、配線数、又はレイアウト方法）は任意に設定し得る。又、犠牲領域１００において中間層メタル配線は、最上層メタル配線の直下の配線層に形成されることが好ましいが、他の配線層に形成されても構わない。更に、犠牲領域１００において中間層メタル配線は、複数層に形成されても構わない。尚、犠牲領域１００はクラックの発生を妨げないようにコンタクトやビアが形成されないことが好ましい。すなわち、最上層メタル配線と中間層メタル配線との間は、層間絶縁膜によって隔たれ電気的に分離されていることが好ましい。
The pattern of the metal wiring formed in the
以下、第１から第３の実施の形態を参照して、犠牲領域１００の配線パタンや構造の一例を説明する。
Hereinafter, an example of the wiring pattern and structure of the
（犠牲領域の構造）
１．第１の実施の形態
図３から図７を参照して第１の実施の形態における半導体装置１の構造の詳細を説明する。図３は、第１の実施の形態における半導体装置１のチップコーナー領域の平面構造を示す平面図である。図２及び図３を参照して、半導体装置１の第１辺１１０（又は第３辺１１０’）に沿って延設され、チップコーナー領域でＬ字に屈曲したシールリング２００と、当該第１辺１１０（又は第３辺１１０’）に接続する第２辺１２０（又は第４辺１２０’）に沿って延設され、チップコーナー領域でＬ字に屈曲したシールリング２００と、半導体装置１のチップコーナー領域における第１辺１１０（又は第３辺１１０’）と第２辺１２０（又は第４辺１２０’）に囲まれた矩形領域が、犠牲領域１００として利用される。
(Sacrificial region structure)
1. First Embodiment Details of the structure of the
図３を参照して、犠牲領域１００の最上層配線層１０４には、配線幅が“Ｌ１１”のＬ字型のアルミ配線１２４Ａ（以下、最上層アルミ配線１２４Ａと称す）が、ピッチ幅“Ｓ１２”で複数本配置される。最上層アルミ配線１２４Ａは、半導体装置１のチップコーナー領域において接続する２辺（図３では第１辺１１０と第２辺１２０）と同じ方向に屈曲したＬ字型の形状を示す。詳細には、最上層アルミ配線１２４Ａは、第１辺１１０に平行して配置される第１メタル配線と第２辺１２０に平行に配置される第２メタル配線を備え、第１メタル配線と第２メタル配線はチップコーナー側において接続され、内部回路領域３００側が開放されるようにＬ字形状を示す。又、犠牲領域１００の中間層には、配線幅が“Ｌ１”のＬ字型のメタル配線４０が、ピッチ幅“Ｓ２”で複数本配置される。図３に示すメタル配線４０は、最上層アルミ配線１２４Ａと同様に半導体装置１のチップコーナーにおいて接続する２辺（図３では第１辺１１０と第２辺１２０）と同じ方向に屈曲したＬ字型の形状を示す。詳細には、メタル配線４０は、第１辺１１０に平行して配置される第３メタル配線と第２辺１２０に平行に配置される第４メタル配線を備え、第３メタル配線と第４メタル配線はチップコーナー側において接続され、内部回路領域３００側が開放されるようにＬ字形状を示す。又、図３に示すメタル配線４０は、最上層アルミ配線１２４Ａの中心線の下層、及び最上層アルミ配線１２４Ａ間の無配線領域の下層の中間配線層に設けられる。更に、メタル配線４０の配線幅“Ｌ１”は、最上層アルミ配線１２４Ａの配線幅“Ｌ１１”よりも小さく、最上層アルミ配線１２４Ａのピッチ幅“Ｓ１２”と同じ幅である。
Referring to FIG. 3, an L-shaped
図４は、図３に示す半導体装置１のＡ−Ａ’断面構造の一例を示す断面図である。図４に示す半導体装置１は、アルミ配線プロセスにより製造される第１配線層１０１、第２配線層１０２、第３配線層１０３、最上層配線層１０４を備える。配線層は、基板１０（例示：Ｓｉ基板）側から第１配線層１０１、第２配線層１０２、第３配線層１０３、最上層配線層１０４の順に積層され、それぞれの間には、層間絶縁膜が設けられている。詳細には、第１配線層１０１は、層間絶縁膜５１を介して基板１０上に設けられた層間絶縁膜５２及びメタル配線を備える。第２配線層１０２は、層間絶縁膜５３を介して第１配線層１０１上に設けられた層間絶縁膜５４及びメタル配線を備える。第３配線層１０３は、層間絶縁膜５５を介して第２配線層１０２上に設けられた層間絶縁膜５６及びメタル配線を備える。最上層配線層１０４は、層間絶縁膜５７を介して第３配線層１０３上に設けられ、カバー膜及び窒化膜（以下、カバー膜７１と称す）に表面が覆われた最上層アルミ配線１２４Ａ、１２４Ｂを備える。最上層配線層１０４は、図示しないモールド樹脂によって覆われる。
FIG. 4 is a cross-sectional view showing an example of the A-A ′ cross-sectional structure of the
シールリング２００は、コンタクトを介して接続されたメタル配線１２１Ｂ〜１２３Ｂ、及び最上層アルミ配線１２４Ｂを備える。メタル配線１２１Ｂは、第１配線層１０１に形成され、ビア１１１を介して基板１０に接続される。メタル配線１２２Ｂは、第２配線層１０２に形成され、コンタクト１１２を介してメタル配線１２１Ｂに接続される。アルミ配線１２３Ｂは、第３配線層１０３に形成され、コンタクト１１３を介してメタル配線１２２Ｂに接続される。最上層アルミ配線１２４Ｂは、最上層配線層１０４に形成され、コンタクト１１４を介してアルミ配線１２３Ｂに接続される。図４に示される中間配線層のメタル配線１２１Ｂ〜１２３Ｂはアルミ配線であり、それぞれの上下層の層間絶縁膜との境界がチタンやタングステンに例示されるバリアメタルによって覆われている。例えば、アルミ配線１２３Ｂは、下層の層間絶縁膜５５との境界をバリアメタル１１Ｂによって覆われ、上層の層間絶縁膜５７との境界をバリアメタル１２Ｂによって覆われている。内部回路領域３００には、シールリング２００と同様にコンタクトを介して接続されたメタル配線や、基板上に設けられたトランジスタに例示される半導体素子が形成される（図示なし）。
The
図４に示す犠牲領域１００は、最上層配線層１０４に形成された最上層アルミ配線１２４Ａと、第３配線層１０３に形成されたメタル配線４０を備える。図４に示すメタル配線４０は、下層の層間絶縁膜５５との境界をバリアメタル１１Ａ（例示：ＴｉＮ）によって覆われ、上層の層間絶縁膜５７との境界をバリアメタル１２Ａ（例示：ＴｉＮ）によって覆われたアルミ配線１２３Ａを備える。バリアメタル１１Ａ、アルミ配線１２３Ａ、バリアメタル１２Ａは、同じ第３配線層１０３のシールリング２００（バリアメタル１１Ｂ、アルミ配線１２３Ｂ、バリアメタル１２Ｂ）や内部回路領域３００のメタル配線と同じ工程で形成される。
The
最上層アルミ配線１２４Ａの配線幅は、最上層アルミ配線１２４Ｂよりも大きいことが好ましい。これにより、熱変化による伸縮する大きさ、すなわち、犠牲領域１００における最上層アルミ配線１２４Ａの近傍のカバー膜７１や層間絶縁膜５７に対する応力が、シールリング２００や内部回路領域３００よりも大きくなる。又、最上層アルミ配線１２４Ａは、中間配線層におけるメタル配線よりも膜厚が厚いため、温度変動による応力が大きくなりクラックが発生し易い箇所となる。
The wiring width of the
第３配線層１０３において、メタル配線４０の周辺の層間絶縁膜５６の密度は周辺よりも小さい疎領域となる。メタル配線４０の配線幅“Ｌ１”と配線間のスペース幅（ピッチ幅）“Ｓ１”は任意に設定し得るが、疎領域を形成し易くするため、配線幅“Ｌ１”と配線間のスペース幅“Ｓ１”は、ともに１．０ｕｍ未満とすることが好ましい。特に、メタル配線４０間のスペース幅“Ｓ１”を小さくすることで（例えば最小スペース幅寸法）、メタル配線４０に対する層間絶縁膜５６のカバレッジが悪くなる。この場合、メタル配線４０間の層間絶縁膜５６は、層間膜の密度が低くボイド等が発生する脆弱な膜質となりクラックが発生し易くなる。
In the
図５は、第１の実施の形態における犠牲領域に発生するクラックの一例を示す断面図である。温度変化による最上層アルミ配線１２４Ａの伸縮により、最上層アルミ配線１２４Ａの底部近傍領域におけるカバー膜７１が疎の領域からクラック９０３が発生する。本実施の形態ではアルミ配線１２３Ａ同士の間には疎領域９０が存在するため、クラック９０３は、最上層アルミ配線１２４Ａ近傍から疎領域９０に向かって進行する。犠牲領域１００で発生したクラックは最上層アルミ配線１２４Ａに誘導されるため、クラックがシールリング２００に進行することは抑制される。又、アルミ配線１２３Ａの近傍まで進行したクラック９０３の先端は、周辺のアルミ配線１２３Ａによって遮断される。すなわち、クラック９０３が、アルミ配線１２３Ａよりも下層に進行することはなく、クラック９０３によって基板１０が破壊されることが防がれる。
FIG. 5 is a cross-sectional view showing an example of a crack generated in the sacrificial region in the first embodiment. Due to the expansion and contraction of the
更に、温度サイクル試験等による温度変化に応じて中間配線層におけるメタル配線４０も伸縮する。この伸縮によりメタル配線４０周辺の層間絶縁膜５６の疎領域からクラック９０４が発生するため、中間配線層における応力も解放される。すなわち、本実施の形態における犠牲領域１００は、最上層配線近傍の応力のみならず中間配線層近傍の応力も解放できるため、シールリング２００や内部回路領域３００における中間配線層付近のクラックの発生を抑制することができる。又、中間配線層近傍の応力解放により、配線層間に加わる応力も低減されるため、層間絶縁膜の剥がれも抑制される。このため、本実施の形態における犠牲領域１００には、層間補強のためのコンタクトを設けることなく、層間絶縁膜の剥がれを抑制することができる。
Further, the
図４に示すアルミ配線１２３Ａでは、バリアメタル１２Ａが庇状に突出する部分が発生することがある。この庇状のバリアメタル１２Ａの下側領域は、層間絶縁膜５６が入り込めずにボイドが出現し、クラックが発生又は誘導され易い疎領域９０となり易くなる。このため、バリアメタル１２Ａに覆われたアルミ配線１２３Ａを犠牲領域１００に設けることで、クラック９０３の誘導確率やクラック９０４の発生確率を高め、半導体装置の破壊を防止することができる。
In the
図６は、図３に示す半導体装置１のＡ−Ａ’断面構造の他の一例を示す断面図である。図６に示す半導体装置１は、Ｃｕ配線プロセスにより製造される第１配線層１０１、第２配線層１０２、第３配線層１０３とアルミ配線プロセスにより製造される最上層配線層１０４を備える。配線層は、基板１０側から第１配線層１０１、第２配線層１０２、第３配線層１０３、最上層配線層１０４の順に積層され、それぞれの間には、層間絶縁膜が設けられている。詳細には、第１配線層１０１は、層間絶縁膜５１を介して基板１０上に設けられた層間絶縁膜５２及びメタル配線を備える。第２配線層１０２は、層間絶縁膜５３を介して第１配線層１０１上に設けられた層間絶縁膜５４及びメタル配線を備える。第３配線層１０３は、層間絶縁膜５５を介して第２配線層１０２上に設けられた層間絶縁膜５６及びメタル配線を備える。層間絶縁膜５１、５２、５３、５４、５５、５６、５７のそれぞれの境界には、キャップ層６１、６２、６３、６４、６５、６６（例示：窒化膜（ＳｉＮ膜）やシリコン酸化膜）が設けられる。最上層配線層１０４は、層間絶縁膜５７を介して第３配線層１０３上に設けられ、カバー膜７１に表面が覆われた最上層アルミ配線１２４Ａ、２２４Ｂを備える。最上層配線層１０４は、図示しないモールド樹脂によって覆われる。
FIG. 6 is a cross-sectional view showing another example of the A-A ′ cross-sectional structure of the
シールリング２００は、コンタクトを介して接続されたメタル配線２２１Ｂ〜２２３Ｂ、及び最上層アルミ配線２２４Ｂを備える。メタル配線２２１Ｂは、第１配線層１０１に形成され、ビア２１１を介して基板１０に接続される。メタル配線２２２Ｂは、第２配線層１０２に形成され、コンタクト２１２を介してメタル配線２２１Ｂに接続される。メタル配線２２３Ｂは、第３配線層１０３に形成され、コンタクト２１３を介してメタル配線２２２Ｂに接続される。最上層アルミ配線２２４Ｂは、最上層配線層１０４に形成されるとともに層間絶縁膜５７に埋め込まれ、メタル配線２２３Ｂに接続される。図６に示される中間配線層のメタル配線２２１Ｂ〜２２３ＢはＣｕ配線であり、ダマシン法により形成される。メタル配線２２１Ｂ〜２２３Ｂと、それぞれが形成される層間絶縁膜５２、５４、５６との間には、シードＣｕやＴｉＮに例示されるバリアメタルによって覆われている。例えば、メタル配線２２３Ｂは、層間絶縁膜５６や下層の層間絶縁膜５５との境界をバリアメタル２１Ｂによって覆われている。内部回路領域３００には、シールリング２００と同様にコンタクトを介して接続されたメタル配線や、基板上に設けられたトランジスタに例示される半導体素子が形成される（図示なし）。
The
図６に示す犠牲領域１００は、最上層配線層１０４に形成された最上層アルミ配線１２４Ａと、第３配線層１０３に形成されたメタル配線４０を備える。図６に示すメタル配線４０は、層間絶縁膜５６や下層の層間絶縁膜５５との境界をバリアメタル２１Ａ（例示：Ｃｕ、ＴｉＮ）によって覆われたＣｕ配線２２３Ａを備える。バリアメタル２１Ａ、Ｃｕ配線２２３Ａは、同じ第３配線層１０３のシールリング２００（バリアメタル２１Ｂ、Ｃｕ配線２２３Ｂ）や内部回路領域３００のメタル配線と同じ工程で形成される。
The
図７は、図３に示す半導体装置１のＡ−Ａ’断面構造の更に他の一例を示す断面図である。図７に示す半導体装置１は、Ｃｕ配線プロセスにより製造される第１配線層１０１、第２配線層１０２、第３配線層１０３とアルミ配線プロセスにより製造される最上層配線層１０４を備える。配線層は、基板１０側から第１配線層１０１、第２配線層１０２、第３配線層１０３、最上層配線層１０４の順に積層され、それぞれの間には、層間絶縁膜が設けられている。詳細には、第１配線層１０１は、層間絶縁膜５１を介して基板１０上に設けられた層間絶縁膜５２及びメタル配線を備える。第２配線層１０２は、層間絶縁膜５３を介して第１配線層１０１上に設けられた層間絶縁膜５４及びメタル配線を備える。第３配線層１０３は、層間絶縁膜５５を介して第２配線層１０２上に設けられた層間絶縁膜５６及びメタル配線を備える。層間絶縁膜５１、５２、５３、５４、５５、５６、５７のそれぞれの境界には、キャップ層６１、６２、６３、６４、６５、６６（例示：窒化膜（ＳｉＮ膜）やシリコン酸化膜）が設けられる。最上層配線層１０４は、層間絶縁膜５７を介して第３配線層１０３上に設けられ、カバー膜７１に表面が覆われた最上層アルミ配線１２４Ａ、３２４Ｂを備える。最上層配線層１０４は、図示しないモールド樹脂によって覆われる。
FIG. 7 is a sectional view showing still another example of the A-A ′ sectional structure of the
シールリング２００は、コンタクトを介して接続されたメタル配線３２１Ｂ〜３２３Ｂ、及び最上層アルミ配線３２４Ｂを備える。メタル配線３２１Ｂは、第１配線層１０１に形成され、ビア３１１を介して基板１０に接続される。メタル配線３２２Ｂは、第２配線層１０２に形成されるとともに層間絶縁膜５３に埋め込まれ、バリアメタルを介してメタル配線３２１Ｂに接続される。メタル配線３２３Ｂは、第３配線層１０３に形成されるとともに層間絶縁膜５５に埋め込まれ、バリアメタルを介してメタル配線３２２Ｂに接続される。メタル配線３２４Ｂは、最上層配線層１０４に形成されるとともに層間絶縁膜５７に埋め込まれ、メタル配線３２３Ｂに接続される。図７に示される中間配線層のメタル配線３２１Ｂ〜３２３ＢはＣｕ配線であり、デュアルダマシン法により形成される。メタル配線３２１Ｂ〜３２３Ｂと、それぞれが形成される層間絶縁膜５２、５４、５６との間には、シードＣｕやＴｉＮに例示されるバリアメタルによって覆われている。例えば、メタル配線３２３Ｂは、層間絶縁膜５６や下層の層間絶縁膜５５との境界をバリアメタル３１Ｂによって覆われている。内部回路領域３００には、シールリング２００と同様にコンタクトを介して接続されたメタル配線や、基板上に設けられたトランジスタに例示される半導体素子が形成される（図示なし）。
The
図７に示す犠牲領域１００は、最上層配線層１０４に形成された最上層アルミ配線１２４Ａと、第３配線層１０３に形成されたメタル配線４０を備える。図７に示すメタル配線４０は、層間絶縁膜５６や下層の層間絶縁膜５５との境界をバリアメタル３１Ａ（例示：Ｃｕ、ＴｉＮ）によって覆われたＣｕ配線３２３Ａを備える。バリアメタル３１Ａ、Ｃｕ配線３２３Ａは、同じ第３配線層１０３のシールリング２００（バリアメタル３１Ｂ、Ｃｕ配線３２３Ｂ）や内部回路領域３００のメタル配線と同じ工程で形成される。
The
図４に示す一例と同様に、最上層アルミ配線１２４Ａの近傍の応力を増大させるため、図６及び図７に示す最上層アルミ配線１２４Ａの配線幅は、最上層アルミ配線２２４Ｂ、３２４Ｂよりも大きいことが好ましい。又、疎領域を形成し易くするため、メタル配線４０の配線幅“Ｌ１”と配線間のスペース幅“Ｓ１”は、ともに１．０ｕｍ未満とすることが好ましい。
Similar to the example shown in FIG. 4, in order to increase the stress in the vicinity of the
図６に示すように、Ｃｕプロセスによって製造された半導体装置１においても、メタル配線２２３Ａを覆うバリアメタル２１Ａ、３１Ａやメタル配線２２３Ａ同士の間の層間絶縁膜５６には疎領域が存在するため、最上層アルミ配線１２４Ａの底部近傍で発生したクラックは、この疎領域に向かって進行する。本一例においても犠牲領域１００で発生したクラックはメタル配線２２３Ａに誘導されるため、クラックがシールリング２００に進行することは抑制される。又、メタル配線２２３Ａの近傍まで進行したクラックの先端は、周辺のメタル配線２２３Ａによって遮断される。このため、当該クラックがメタル配線２２３Ａよりも下層に進行することはなく、クラック９０３によって基板１０が破壊されることが防がれる。このような効果は図７示す半導体装置１も同様である。
As shown in FIG. 6, also in the
更に、図６に示す構造においても図４に示す構造と同様に、温度サイクル試験等による温度変化に応じて中間配線層におけるメタル配線４０も伸縮する。この伸縮によりメタル配線４０周辺の層間絶縁膜５６の疎領域からクラックが発生するため、中間配線層における応力も解放される。すなわち、本実施の形態における犠牲領域１００は、最上層配線近傍の応力のみならず中間配線層近傍の応力も解放できるため、シールリング２００や内部回路領域３００における中間配線層付近のクラックの発生を抑制することができる。又、中間配線層近傍の応力解放により、配線層間に加わる応力も低減されるため、層間絶縁膜の剥がれも抑制される。このため、本実施の形態における犠牲領域１００には、層間補強のためのコンタクトを設けることなく、層間絶縁膜の剥がれを抑制することができる。このような効果は図７示す半導体装置１も同様である。
Further, in the structure shown in FIG. 6, as in the structure shown in FIG. 4, the
２．第２の実施の形態
図８から図１２を参照して第２の実施の形態における半導体装置１の構造の詳細を説明する。図８は、第２の実施の形態における半導体装置１のチップコーナー領域の平面構造を示す平面図である。第２の実施の形態における犠牲領域１００では、中間配線層のメタル配線とシールリング２００との距離を交互に変えてメタル密度の変化をつけている。図２及び図８を参照して、半導体装置１の第１辺１１０（又は第３辺１１０’）に沿って延設され、チップコーナー領域でＬ字に屈曲したシールリング２００と、当該第１辺１１０（又は第３辺１１０’）に接続する第２辺１２０（又は第４辺１２０’）に沿って延設され、チップコーナー領域でＬ字に屈曲したシールリング２００と、半導体装置１のチップコーナー領域における第１辺１１０（又は第３辺１１０’）と第２辺１２０（又は第４辺１２０’）に囲まれた矩形領域が、犠牲領域１００として利用される。
2. Second Embodiment Details of the structure of the
図８を参照して、犠牲領域１００の最上層には、配線幅が“Ｌ１１”のＬ字型の最上層アルミ配線１２４Ａが、ピッチ幅“Ｓ２２”で複数本配置される。最上層アルミ配線１２４Ａは、半導体装置１のチップコーナーにおいて接続する２辺（図８では第１辺１１０と第２辺１２０）と同じ方向に屈曲したＬ字型の形状を示す。詳細には、最上層アルミ配線１２４Ａは、第１辺１１０に平行して配置される第１メタル配線と第２辺１２０に平行に配置される第２メタル配線を備え、第１メタル配線と第２メタル配線はチップコーナー側において接続され、内部回路領域３００側が開放されるようにＬ字形状を示す。又、犠牲領域１００の中間層には、配線幅が“Ｌ１”のＬ字型のメタル配線４０及びメタル配線４１が、ピッチ幅“Ｓ２”で複数本交互に配置される。図８に示すメタル配線４０、４１は、最上層アルミ配線１２４Ａと同様に半導体装置１のチップコーナーにおいて接続する２辺（図８では第１辺１１０と第２辺１２０）と同じ方向に屈曲したＬ字型の形状を示す。詳細には、メタル配線４０、４１のそれぞれは、第１辺１１０に平行して配置されるメタル配線と第２辺１２０に平行に配置されるメタル配線を備え、当該メタル配線同士はチップコーナー側において接続され、内部回路領域３００側が開放されるようにＬ字形状を示す。図８に示す一例では、最上層アルミ配線１２４Ａの中心線の下層の中間配線層にメタル配線４０が設けられ、最上層アルミ配線１２４Ａ間の無配線領域の下層の中間配線層にメタル配線４１が設けられる。又、図８に示す一例では、メタル配線４０、４１の配線幅“Ｌ１”は、最上層アルミ配線１２４Ａの配線幅“Ｌ１１”や最上層アルミ配線１２４Ａのピッチ幅“Ｓ２２”より小さい。更に、中間配線層に形成されるメタル配線４０の先端とシールリング２００との距離“Ｓ３０”は、メタル配線４１の先端とシールリング２００との距離“Ｓ３１”よりも短い。すなわち、図８に示す犠牲領域１００には、中間配線層のメタル配線の配線密度が、シールリング２００近傍よりも半導体装置１のチップコーナー側の方が高くなるように、メタル配線４０、４１が設けられる。
Referring to FIG. 8, in the uppermost layer of
図９は、図８に示す半導体装置のＢ−Ｂ’断面構造の一例を示す断面図である。図９に示す半導体装置１は、アルミ配線プロセスにより製造される第１配線層１０１、第２配線層１０２、第３配線層１０３、最上層配線層１０４を備える。配線層は、基板１０側から第１配線層１０１、第２配線層１０２、第３配線層１０３、最上層配線層１０４の順に積層され、それぞれの間には、層間絶縁膜が設けられている。詳細には、第１配線層１０１は、層間絶縁膜５１を介して基板１０上に設けられた層間絶縁膜５２及びメタル配線を備える。第２配線層１０２は、層間絶縁膜５３を介して第１配線層１０１上に設けられた層間絶縁膜５４及びメタル配線を備える。第３配線層１０３は、層間絶縁膜５５を介して第２配線層１０２上に設けられた層間絶縁膜５６及びメタル配線を備える。最上層配線層１０４は、層間絶縁膜５７を介して第３配線層１０３上に設けられ、カバー膜７１に表面が覆われた最上層アルミ配線１２４Ａ、１２４Ｂを備える。最上層配線層１０４は、図示しないモールド樹脂によって覆われる。
FIG. 9 is a cross-sectional view showing an example of a B-B ′ cross-sectional structure of the semiconductor device shown in FIG. 8. The
シールリング２００の構造は図４に示す構造と同様であるため、その説明は省略する。内部回路領域３００には、シールリング２００と同様にコンタクトを介して接続されたメタル配線や、基板上に設けられたトランジスタに例示される半導体素子が形成される（図示なし）。
The structure of the
図８に示す犠牲領域１００は、最上層配線層１０４に形成された最上層アルミ配線１２４Ａと、第３配線層１０３に形成されたメタル配線４０、４１を備える。図８に示すメタル配線４０は、下層の層間絶縁膜５５との境界をバリアメタル１１Ａ（例示：Ｔｉ、Ｗ）によって覆われ、上層の層間絶縁膜５７との境界をバリアメタル１２Ａによって覆われたアルミ配線１２３Ａを備える。メタル配線４１は、下層の層間絶縁膜５５との境界をバリアメタル１１Ｃ（例示：Ｔｉ、Ｗ）によって覆われ、上層の層間絶縁膜５７との境界をバリアメタル１２Ｃによって覆われたアルミ配線１２３Ｃを備える。バリアメタル１１Ａ、１１Ｃ、アルミ配線１２３Ａ、１２３Ｃ、バリアメタル１２Ａ、１２Ｃは、同じ第３配線層１０３のシールリング２００（バリアメタル１１Ｂ、アルミ配線１２３Ｂ、バリアメタル１２Ｂ）や内部回路領域３００のメタル配線と同じ工程で形成される。
The
最上層アルミ配線１２４Ａの配線幅は、最上層アルミ配線１２４Ｂよりも大きいことが好ましい。これにより、熱変化による伸縮する大きさ、すなわち、犠牲領域１００における最上層アルミ配線１２４Ａの近傍のカバー膜７１や層間絶縁膜５７に対する応力が、シールリング２００や内部回路領域３００よりも大きくなる。
The wiring width of the
図９を参照して、犠牲領域１００において、中間配線層に最も近いシールリング２００と当該中間層メタル配線との距離が“Ｓ３０”よりも遠い“Ｓ３１”の領域では、スペース幅“Ｓ２”にてメタル配線４０、４１が交互に配置されている。このため、第３配線層１０３において、メタル配線４０、４１の周辺の層間絶縁膜５６の密度は周辺よりも小さい疎領域となる。メタル配線４０の配線幅“Ｌ１”と配線間のスペース幅“Ｓ２”は任意に設定し得るが、疎領域を形成し易くするため、配線幅“Ｌ１”と配線間のスペース幅“Ｓ２”は、ともに１．０ｕｍ未満とすることが好ましい。特に、メタル配線４０、４１間のスペース幅“Ｓ２”を小さくすることで（例えば最小スペース幅寸法）、メタル配線４０に対する層間絶縁膜５６のカバレッジが悪くなる。この場合、メタル配線４０、４１間の層間絶縁膜５６は、層間膜の密度が低くボイド等が発生する脆弱な膜質となりクラックが発生し易くなる。
Referring to FIG. 9, in the
図１０は、図８に示す半導体装置のＣ−Ｃ’断面構造の一例を示す断面図である。図８を参照して、犠牲領域１００において、中間配線層に最も近いシールリング２００と当該中間層メタル配線との距離が“Ｓ３０”よりも近い領域では、メタル配線４０は存在せず、メタル配線４１のみが設けられている。すなわち、この領域ではメタル配線４０間のスペース幅は“Ｓ２”よりも長い“Ｓ３”となる。このため、シールリング２００に近い領域のメタル配線４１に対する層間絶縁膜５６のカバレッジは、当該領域よりもシールリング２００から離れた領域よりも良好となる。従って、シールリング２００の近傍領域におけるクラックの発生や、当該近傍領域に対する最上層配線層１０４からの層間クラックの進行が抑制され得る。
FIG. 10 is a cross-sectional view showing an example of a cross-sectional structure of the semiconductor device shown in FIG. Referring to FIG. 8, in the
図１１は、図８に示す半導体装置のＢ−Ｂ’断面構造の他の一例を示す断面図である。図１１に示す半導体装置１は、Ｃｕ配線プロセスにより製造される第１配線層１０１、第２配線層１０２、第３配線層１０３とアルミ配線プロセスにより製造される最上層配線層１０４を備える。配線層は、基板１０側から第１配線層１０１、第２配線層１０２、第３配線層１０３、最上層配線層１０４の順に積層され、それぞれの間には、層間絶縁膜が設けられている。詳細には、第１配線層１０１は、層間絶縁膜５１を介して基板１０上に設けられた層間絶縁膜５２及びメタル配線を備える。第２配線層１０２は、層間絶縁膜５３を介して第１配線層１０１上に設けられた層間絶縁膜５４及びメタル配線を備える。第３配線層１０３は、層間絶縁膜５５を介して第２配線層１０２上に設けられた層間絶縁膜５６及びメタル配線を備える。層間絶縁膜５１、５２、５３、５４、５５、５６、５７のそれぞれの境界には、キャップ層６１、６２、６３、６４、６５、６６（例示：窒化膜（ＳｉＮ膜）やシリコン酸化膜）が設けられる。最上層配線層１０４は、層間絶縁膜５７を介して第３配線層１０３上に設けられ、カバー膜７１に表面が覆われた最上層アルミ配線１２４Ａ、３２４Ｂを備える。最上層配線層１０４は、図示しないモールド樹脂によって覆われる。
FIG. 11 is a cross-sectional view showing another example of the B-B ′ cross-sectional structure of the semiconductor device shown in FIG. 8. A
シールリング２００の構造は図７に示す構造と同様であるため、その説明は省略する。内部回路領域３００には、シールリング２００と同様にコンタクトを介して接続されたメタル配線や、基板上に設けられたトランジスタに例示される半導体素子が形成される（図示なし）。
The structure of the
図１１に示す犠牲領域１００は、最上層配線層１０４に形成された最上層アルミ配線１２４Ａと、第３配線層１０３に形成されたメタル配線４０、４１を備える。図１１に示すメタル配線４０は、層間絶縁膜５６や下層の層間絶縁膜５５との境界をバリアメタル３１Ａ（例示：Ｃｕ、ＴｉＮ）によって覆われたＣｕ配線３２３Ａを備える。メタル配線４１は、層間絶縁膜５６や下層の層間絶縁膜５５との境界をバリアメタル３１Ｃ（例示：Ｃｕ、ＴｉＮ）によって覆われたＣｕ配線３２３Ｃを備える。バリアメタル３１Ａ、３１Ｃ、Ｃｕ配線３２３Ａ、３２３Ｃは、同じ第３配線層１０３のシールリング２００（バリアメタル３１Ｂ、Ｃｕ配線３２３Ｂ）や内部回路領域３００のメタル配線と同じ工程で形成される。
The
図１１を参照して、犠牲領域１００において、中間配線層に最も近いシールリング２００と当該中間層メタル配線との距離が“Ｓ３０”よりも遠い“Ｓ３１”の領域では、スペース幅“Ｓ２”にてメタル配線４０、４１が交互に配置されている。このため、第３配線層１０３において、メタル配線４０、４１の周辺の層間絶縁膜５６の密度は周辺よりも小さい疎領域となる。メタル配線４０の配線幅“Ｌ１”と配線間のスペース幅“Ｓ２”は任意に設定し得るが、疎領域を形成し易くするため、配線幅“Ｌ１”と配線間のスペース幅“Ｓ２”は、ともに１．０ｕｍ未満とすることが好ましい。特に、メタル配線４０、４１間のスペース幅“Ｓ２”を小さくすることで（例えば最小スペース幅寸法）、メタル配線４０に対する層間絶縁膜５６のカバレッジが悪くなる。この場合、メタル配線４０、４１間の層間絶縁膜５６は、層間膜の密度が低くボイド等が発生する脆弱な膜質となりクラックが発生し易くなる。
Referring to FIG. 11, in the
図１２は、図８に示す半導体装置のＣ−Ｃ’断面構造の他の一例を示す断面図である。図１２を参照して、犠牲領域１００において、中間配線層に最も近いシールリング２００と当該中間層メタル配線との距離が“Ｓ３０”よりも近い領域では、メタル配線４０は存在せず、メタル配線４１のみが設けられている。すなわち、この領域ではメタル配線４０間のスペース幅は“Ｓ２”よりも長い“Ｓ３”となる。このため、シールリング２００に近い領域のメタル配線４１に対する層間絶縁膜５６のカバレッジは、当該領域よりもシールリング２００から離れた領域よりも良好となる。従って、シールリング２００の近傍領域におけるクラックの発生や、当該近傍領域に対する最上層配線層１０４からの層間クラックの進行が抑制され得る。
12 is a cross-sectional view showing another example of the C-C ′ cross-sectional structure of the semiconductor device shown in FIG. 8. Referring to FIG. 12, in the
図８から図１２によって例示された第２の実施の形態における半導体装置１は、第１の実施の形態と同様に、熱応力によるストレスを犠牲領域１００内で吸収し、シールリング２００や内部回路領域３００におけるカバークラックや層間クラックの両方の発生を防止できる。又、中間配線層のメタル密度の低い領域をシールリング２００の近傍に配置することで、クラックによるシールリング２００への影響を無くし、内部回路領域３００への水分の侵入を防ぐことが可能となる。
Similar to the first embodiment, the
３．第３の実施の形態
図１３から図１５を参照して第３の実施の形態における半導体装置１の構造の詳細を説明する。図１３は、第１の実施の形態における半導体装置１のチップコーナー領域の平面構造を示す平面図である。図２及び図１３を参照して、半導体装置１の第１辺１１０（又は第３辺１１０’）に沿って延設され、チップコーナー領域でＬ字に屈曲したシールリング２００と、当該第１辺１１０（又は第３辺１１０’）に接続する第２辺１２０（又は第４辺１２０’）に沿って延設され、チップコーナー領域でＬ字に屈曲したシールリング２００と、半導体装置１のチップコーナー領域における第１辺１１０（又は第３辺１１０’）と第２辺１２０（又は第４辺１２０’）に囲まれた矩形領域が、犠牲領域１００として利用される。
3. Third Embodiment Details of the structure of the
図１３を参照して、犠牲領域１００の最上層には、配線幅が“Ｌ１１”のＬ字型の最上層アルミ配線１２４Ａが、ピッチ幅“Ｓ２２”で複数本配置される。又、犠牲領域１００の中間層には、配線幅が“Ｌ１”のＬ字型のメタル配線４０が、ピッチ幅“Ｓ２”で複数本配置される。最上層アルミ配線１２４Ａは、第１及び第２の実施の形態と同様に半導体装置１のチップコーナーにおける２つの辺と同じ方向に屈曲したＬ字型の形状を示す。第１及び第２の実施の形態における犠牲領域１００に設けられた中間層メタルの形状は、最上層配線と同じ向きに屈折したＬ字配線であるが、図１３に示すメタル配線４０は、最上層の最上層アルミ配線１２４Ａとは逆向きに屈折したＬ字配線パタンを示す。詳細には、メタル配線４０は、第１辺１１０に平行して配置される第３メタル配線と第２辺１２０に平行に配置される第４メタル配線を備え、第３メタル配線と第４メタル配線は内部回路領域３００側において接続され、チップコーナー側が開放されるようにＬ字形状を示す。すなわち、メタル配線４０は、チップコーナー領域におけるシールリング２００と同じ向きに屈曲したＬ字形状を示す。図１３に示す一例では、メタル配線４０の配線幅“Ｌ１”は、最上層アルミ配線１２４Ａの配線幅“Ｌ１１”や最上層アルミ配線１２４Ａのピッチ幅“Ｓ２２”より小さい。
Referring to FIG. 13, a plurality of L-shaped
図１４は、図１３に示す半導体装置１のＤ−Ｄ’断面構造の一例を示す断面図である。図１４に示す構造は、図４と同様にアルミプロセスによって製造された半導体装置１の一例である。図３及び図４に示す半導体装置１では、平面構造において最上層アルミ配線１２４Ａの長手部分とメタル配線４０の長手部分が平行に配置されるのに対し、図１３及び図１４に示す半導体装置１では垂直に配置される点が相違する。このため、図１４に示すように、第３の実施の形態による犠牲領域１００では、１本の最上層アルミ配線１２４Ａ直下の第３配線層１０３に複数のメタル配線４０（アルミ配線）が形成されることとなる。
FIG. 14 is a cross-sectional view showing an example of a D-D ′ cross-sectional structure of the
図１５は、図１３に示す半導体装置１のＤ−Ｄ’断面構造の他の一例を示す断面図である。図１５に示す構造は、図５と同様にＣｕプロセスによって製造された半導体装置１の一例である。図３及び図４に示す半導体装置１では、平面構造において最上層アルミ配線１２４Ａの長手部分とメタル配線４０の長手部分が平行に配置されるのに対し、図１３及び図１５に示す半導体装置１では垂直に配置される点が相違する。このため、図１５に示すように、第３の実施の形態による犠牲領域１００では、１本の最上層アルミ配線１２４Ａ直下の第３配線層１０３に複数のメタル配線４０（Ｃｕ配線）が形成されることとなる。
FIG. 15 is a cross-sectional view showing another example of the D-D ′ cross-sectional structure of the
図１３から図１５によって例示された第３の実施の形態における半導体装置１は、第１の実施の形態と同様に、熱応力によるストレスを犠牲領域１００内で吸収し、シールリング２００や内部回路領域３００におけるカバークラックや層間クラックの両方の発生を防止できる。又、犠牲領域１００が図１３から図１５に示す構造の場合、最上層アルミ配線１２４Ｂ近傍から発生したクラックの進行先となるメタル配線４０の数が第１及び第２の実施の形態の犠牲領域１００よりも増加し得る。このため、犠牲領域１００において最上層配線層１０４から第３配線層１０３に伸びる層間クラックの発生率が高まり、シールリング２００に加わる応力をより多く解放することができる。
Similar to the first embodiment, the
４．第４の実施の形態
犠牲領域１００に設けられるメタル配線４０の配線幅やスペース幅寸法（ピッチ幅寸法）は、上記のものに限らず任意に設定し得る。又、最上層アルミ配線１２４Ａとメタル配線４０との位置関係も、上記のものに限らず任意に設定し得る。例えば、図１６及び図１７に示すように、メタル配線４０の配線幅“Ｌ２”及びスペース幅“Ｓ３”は、最上層アルミ配線１２４Ａの配線幅Ｌ１１と同一でも構わない。又、図１６及び図１７に示すように、メタル配線４０の中心線は、最上層アルミ配線１２４Ａの中心線の直下領域、又は最上層アルミ配線１２４Ａ同士のスペース領域の直下領域から外れていても構わない。図１６及び図１７に示す犠牲領域１００は、配線幅“Ｌ２”及びスペース幅“Ｓ４が最上層アルミ配線１２４Ａの配線幅“Ｌ１１”及びスペース幅“Ｓ３２”と等しいメタル配線４０を備える。図１６に示す最上層アルミ配線１２４Ａとメタル配線４０は、その寸法は相違するが図３及び図１７と同様なＬ字形状を示す。
4). Fourth Embodiment The wiring width and space width dimension (pitch width dimension) of the
図１６及び図１７に示す犠牲領域１００では、最上層アルミ配線１２４Ａとメタル配線４０のエッジ位置が一致していないが、これに限らず、それぞれのエッジがそろっていても構わない。又、図１７には、アルミ配線プロセスによる構造の一例を示しているが、上述のようにＣｕ配線プロセスによっても形成できることは言うまでもない。
In the
（犠牲領域の製造方法）
図１８Ａから図２０Ｉを参照して、実施の形態における半導体装置１、特に犠牲領域１００の製造方法の一例を説明する。以下では、図８におけるＢ−Ｂ’断面構造を一例として、アルミ配線プロセスによる半導体装置１の製造方法（図１８Ａから図１８Ｇ）、Ｃｕ配線プロセスにおけるダマシン法による半導体装置１の製造方法（図１９Ａから図１９Ｈ）、Ｃｕ配線プロセスにおけるデュアルダマシン法による半導体装置１の製造方法（図２０Ａから図１９Ｉ）について説明する。
(Sacrificial region manufacturing method)
With reference to FIG. 18A to FIG. 20I, an example of a method for manufacturing the
図１８Ａから図１８Ｇを参照して、アルミ配線プロセスによる半導体装置１の製造方法について説明する。
With reference to FIG. 18A to FIG. 18G, a method of manufacturing the
図１８Ａを参照して、基板１０上に層間絶縁膜５１、５２、５３、５４、５５が積層されるとともに、各層間絶縁膜中に、シールリング２００としてのビア１１１、メタル配線１２１Ｂ、コンタクト１１２、メタル配線１２２Ｂ、コンタクト１１３が形成される。この際、内部回路領域３００においても半導体素子や中間層メタル配線等が形成される（図示なし）。
Referring to FIG. 18A,
図１８Ｂを参照して、スパッタリングにより、窒化チタン等のバリアメタル層１１、アルミ層１２３、バリアメタル層１２が層間絶縁膜５５及びコンタクト１１３上に形成される。続いて図１８Ｃに示すように、バリアメタル層１２上がレジストパタンによりマスクされ、エッチングされることで、メタル配線４０、及び上部をバリアメタル１２Ｂで覆われたアルミ配線１２３Ｂが形成される。この際、内部回路領域３００におけるメタル配線も形成される。
Referring to FIG. 18B,
図１８Ｄを参照して、第３配線層１０３において、メタル配線上のレジストパタンが除去された後、当該メタル配線間に層間絶縁膜５６が形成され、その上層に層間絶縁膜５７が積層される。層間絶縁膜５７上がレジストパタンによりマスクされ、エッチングされることでバリアメタル１２Ｂに至るコンタクトホールが形成される。当該コンタクトホールに導電体（例示：ポリシリコン）が埋め込まれることでコンタクト１１４が形成される。
Referring to FIG. 18D, after the resist pattern on the metal wiring is removed in
図１８Ｅを参照して、スパッタリングによりアルミ層１２４が成膜される。図１８Ｆを参照して、アルミ層１２４がレジストパタンによりマスクされてエッチングされることで、最上層アルミ配線１２４Ａ、１２４Ｂが形成される。この際、内部回路領域３００における最上層配線も形成される。図１８Ｇを参照して、最上層アルミ配線１２４Ａ、１２４Ｂ及び層間絶縁膜５７上にカバー膜７１が成膜される。以降、図示しないが最上層配線層１０４はモールド樹脂により封止される。
Referring to FIG. 18E, an
次に図１９Ａから図１９Ｈを参照して、Ｃｕ配線プロセスにおけるダマシン法による半導体装置１の製造方法について説明する。
Next, with reference to FIGS. 19A to 19H, a method of manufacturing the
図１９Ａを参照して、基板１０上に層間絶縁膜５１、キャップ層６１、層間絶縁膜５２、キャップ層６２、層間絶縁膜５３、キャップ層６３、層間絶縁膜５４、キャップ層６４、層間絶縁膜５５、キャップ層６５が順に積層されるとともに、各層間絶縁膜中に、シールリング２００としてのビア２１１、メタル配線２２１Ｂ、コンタクト２１２、メタル配線２２２Ｂ、コンタクト２１３が形成される。この際、内部回路領域３００においても半導体素子や中間層メタル配線等が形成される（図示なし）。
Referring to FIG. 19A,
図１９Ｂを参照して、キャップ層６５上に層間絶縁膜５６及びキャップ層６６が順に形成され、キャップ層６６がレジストパタンによりマスクされ、エッチングされることで、トレンチ構造が形成される。図１９Ｃを参照して、層間絶縁膜５６に形成されたトレンチ構造にスパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又は電解めっきによってバリアメタルが成膜される。ここでは、犠牲領域１００におけるトレンチ構造にバリアメタル２１Ａが形成され、シールリング２００におけるトレンチ構造にバリアメタル２１Ｂが形成される。
Referring to FIG. 19B, an
図１９Ｄを参照して、第３配線層１０３に形成されたトレンチ内及びその上層にＣｕの電解メッキによってＣｕ層２２３が形成される。図１９Ｅを参照して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）技術により第３配線層１０３の上層のＣｕ層２２３が除去され平坦化される。続いて平坦化された第３配線層１０３の上層に層間絶縁膜５７が積層される。層間絶縁膜５７がレジストパタンによりマスクされ、エッチングされることでメタル配線２２３Ｂ上にトレンチ構造が形成される。
Referring to FIG. 19D, a
図１９Ｆを参照して、メタル配線２２３Ｂ上のトレンチ構造及びその上層の最上層配線層１０４に対し、スパッタリングによりアルミ層２２４が成膜される。図１９Ｇを参照して、アルミ層２２４がレジストパタンによりマスクされてエッチングされることで、最上層アルミ配線１２４Ａ、２２４Ｂが形成される。この際、内部回路領域３００における最上層配線も形成される。図１９Ｈを参照して、最上層アルミ配線１２４Ａ、２２４Ｂ及び層間絶縁膜５７上にカバー膜７１が成膜される。以降、図示しないが最上層配線層１０４はモールド樹脂により封止される。
Referring to FIG. 19F, an
次に図２０Ａから図２０Ｉを参照して、Ｃｕ配線プロセスにおけるデュアルダマシン法による半導体装置１の製造方法について説明する。
Next, with reference to FIG. 20A to FIG. 20I, a method for manufacturing the
図２０Ａを参照して、基板１０上に層間絶縁膜５１、キャップ層６１、層間絶縁膜５２、キャップ層６２、層間絶縁膜５３、キャップ層６３、層間絶縁膜５４、キャップ層６４が順に積層されるとともに、各層間絶縁膜中に、シールリング２００としてのビア３１１、メタル配線３２１Ｂ、メタル配線３２２Ｂが形成される。又、キャップ層６４及びメタル配線３２２Ｂ上に層間絶縁膜５５、キャップ層６５、層間絶縁膜５６、キャップ層６６が順に積層される。この際、内部回路領域３００においても半導体素子や中間層メタル配線等が形成される（図示なし）。
Referring to FIG. 20A, an
図２０Ｂを参照して、キャップ層６６上にレジストパタンによりマスクされてエッチングされることで、トレンチ構造が形成される。この際、犠牲領域１００には、第３配線層１０３のみにトレンチ構造が形成され、シールリング２００が形成される領域にはメタル配線３２２Ｂに至るトレンチ構造が形成される。図２０Ｃを参照して、層間絶縁膜５６や層間絶縁膜５５に形成されたトレンチ構造にスパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又は電解めっきによってバリアメタルが成膜される。ここでは、犠牲領域１００におけるトレンチ構造にバリアメタル３１Ａが形成され、シールリング２００におけるトレンチ構造にバリアメタル３１Ｂが形成される。
Referring to FIG. 20B, a trench structure is formed on
図２０Ｄを参照して、第３配線層１０３及び層間絶縁膜５５に形成されたトレンチ内及びその上層にＣｕの電解めっきによってＣｕ層３２３が形成される。図２０Ｅを参照して、ＣＭＰ技術により第３配線層１０３の上層のＣｕ層３２３が除去され平坦化される。続いて平坦化された第３配線層１０３の上層に層間絶縁膜５７が積層される。図２０Ｆを参照して、層間絶縁膜５７がレジストパタンによりマスクされ、エッチングされることでメタル配線２２３Ｂ上にトレンチ構造が形成される。
Referring to FIG. 20D, a
図２０Ｇを参照して、メタル配線３２３Ｂ上のトレンチ構造及びその上層の最上層配線層１０４に対し、スパッタリングによりアルミ層３２４が成膜される。図２０Ｈを参照して、アルミ層３２４がレジストパタンによりマスクされてエッチングされることで、最上層アルミ配線１２４Ａ、３２４Ｂが形成される。この際、内部回路領域３００における最上層配線も形成される。図２０Ｉを参照して、最上層アルミ配線１２４Ａ、３２４Ｂ及び層間絶縁膜５７上にカバー膜７１が成膜される。以降、図示しないが最上層配線層１０４はモールド樹脂により封止される。
Referring to FIG. 20G, an
以上のように、実施の形態における犠牲領域１００内のメタル配線は、シールリング２００や内部回路領域３００内のメタル配線と同じ工程において形成される。
As described above, the metal wiring in the
上述の実施の形態における半導体装置１によれば、熱ストレスが与えられた場合、犠牲領域１００において積極的にクラックが発生するため、カバークラックや層間クラックの原因となる応力が犠牲領域１００で吸収される。これにより、シールリング２００や内部回路領域３００におけるクラックの発生が抑制され、半導体素子の信頼性を向上することができる。
According to the
又、上述の実施の形態における犠牲領域１００は、最上層メタル配線と、その下層の中間層メタル配線を有しているため、シールリングや内部回路領域における最上層配線層付近の応力のみならず中間配線層の応力も吸収することができる。尚、犠牲領域１００に形成される中間層メタル配線の層数は、シールリングとして形成された配線層の数より少ないことが好ましい。例えば、最上層配線層とその下層（次層）の中間配線層に犠牲領域として機能するメタル配線が形成されることが好ましい。
Further, since the
更に、上述の実施の形態における犠牲領域１００は、半導体装置１におけるチップコーナー領域に矩形形状で配置され、シールリング２００は、犠牲領域１００に沿って設けられる。チップコーナー全体（例えば三角形状）を内部回路とは関係ない領域として用いた場合、内部回路領域の面積を小さくしてしまうが、上述の実施の形態における犠牲領域１００は矩形であるため、チップコーナーの一部を内部回路領域３００として利用できる。このため、本実施の形態による半導体装置１によればチップ面積を有効に利用することが可能となる。
Further, the
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。 The embodiment of the present invention has been described in detail above, but the specific configuration is not limited to the above-described embodiment, and changes within a scope not departing from the gist of the present invention are included in the present invention. .
例えば、図２１に示すように、犠牲領域１００は、配線幅の異なる中間層メタル配線を備えても良い。図２１に示す一例では、配線幅が“Ｌ１”のメタル配線４０と配線幅が“Ｌ１”より長い“Ｌ３”のメタル配線４２を備える。メタル配線４０、４２は、バリアメタル１１Ａ、１２Ａを境界としたアルミ配線１２３Ａを一例として示しているが、これに限らず、Ｃｕ配線プロセスによるＣｕ配線によって形成されても構わない。
For example, as shown in FIG. 21, the
又、図２２に示すように、犠牲領域１００は２層以上の中間配線層に形成されたメタル配線４０、４３を備えても良い。図２２に示す犠牲領域１００は、最上層配線層１０４に最上層アルミ配線１２４Ａが形成され、その下の第３配線層にメタル配線４０が形成され、その下の第２配線層１０２にメタル配線４３を備える。メタル配線４０とメタル配線４３との間は層間絶縁膜によって電気的に分離されている。メタル配線４３は、バリアメタル１３Ａ、１４Ａを境界としたアルミ配線１２２Ａを一例として示しているが、これに限らず、Ｃｕ配線プロセスによるＣｕ配線によって形成されても構わない。又、本一例の犠牲領域１００は、隣り合う２つの中間配線層（第２配線層１０２と第３配線層１０３）にメタル配線が形成されているが、隣り合うことや、その数に限定されない。犠牲領域１００における複数の中間配線層にメタル配線を形成し、これが破壊されることで、シールリング２００や内部回路領域３００における複数の中間配線層に対する応力が開放される。これにより、更にシールリング２００や内部回路領域３００における破壊を防止できる。又、犠牲領域１００の上層で発生したクラックを下層の中間層メタル配線によって遮断することが可能となるため、層間クラックの増大化による基板破壊等を防止することができる。
Further, as shown in FIG. 22, the
更に、図２３に示すように、犠牲領域１００は、最上層アルミ配線１２４Ａ及びメタル配線４０の下の配線層（ここでは第１配線層１０１）にメタル配線によるストッパ層４４を備えても良い。ストッパ層４４の形状は、幅方向に比べて長手方向が十分長い配線形状でも、縦横の長さが長い矩形の面構造でもどちらでも良い。ストッパ層４４は、犠牲領域１００内で発生した層間クラックの基板１０への進行を遮断する。このため、ストッパ層４４は、メタル配線４０の下層、特に基板１０の近傍に設けられることが好ましい。尚、ストッパ層４４は、Ｃｕ配線プロセスによるＣｕ配線によって形成されても構わない。
Further, as shown in FIG. 23, the
上述の実施の形態において、中間配線としてアルミ配線のみ例示した構成も他の実施の形態と同様に、Ｃｕ配線プロセスによるＣｕ配線が利用できることはいうまでもない。又、上述の実施の形態は、技術的矛盾が生じることのない範囲内で組み合わせて構成され得る。又、犠牲領域１００における最上層メタル配線や中間層メタル配線の平面構造は、クラックが発生し易い屈曲部を有していることが好ましく、上述の実施の形態ではＬ字形状と示したがこれに限らない。例えば、最上層メタル配線や中間層メタル配線の屈曲角は９０度以外でもよく、屈曲箇所は複数でも構わない。又、犠牲領域１００における最上層メタルの屈曲部は、そこに加わる応力が他の領域よりも増大することから、実施の形態のようにチップコーナー側に設けられることが好ましい。しかし、レイアウト上、当該屈曲部が内部回路領域３００側に配置されることとなっても問題ない。
In the above-described embodiment, it is needless to say that the configuration in which only the aluminum wiring is exemplified as the intermediate wiring can use the Cu wiring by the Cu wiring process as in the other embodiments. Further, the above-described embodiments can be configured in combination within a range where no technical contradiction occurs. Further, it is preferable that the planar structure of the uppermost layer metal wiring and the intermediate layer metal wiring in the
１：半導体装置
１０：基板
１１Ａ、１１Ｂ、１１Ｃ、１２Ａ、１２Ｂ、１２Ｃ、１３Ａ、２１Ａ、２１Ｂ、３１Ａ、３１Ｂ、３１Ｃ：バリアメタル
４０、４１、４２、４３：中間層メタル配線
４４：ストッパ層
５１、５２、５３、５４、５５、５６、５７：層間絶縁膜
６１、６２、６３、６４、６５、６６：キャップ層
７１：カバー膜
９０：疎領域
１００：犠牲領域
１０１：第１配線層
１０２：第２配線層
１０３：第３配線層
１０４：最上層配線層
１２４Ａ、１２４Ｂ：最上層アルミ配線
２００：シールリング
３００：内部回路領域
1: Semiconductor device 10:
Claims (7)
前記基板上に形成された多層配線層と、
前記基板上に形成された内部回路を有する内部回路領域と、
前記内部回路領域を平面視で囲むように形成されたシールリングと、
前記基板の角部に形成されたチップコーナー領域と、
を有する半導体装置であって、
前記シールリングは、前記第１辺に沿って延在する第１領域と、前記第２辺に沿って延在する第２領域と、前記第１領域及び前記第２領域と接続し、且つ、前記チップコーナー領域を囲むように屈曲した第３領域とを有しており、
前記チップコーナー領域は、前記第１辺、前記第２辺及び前記第３領域に囲まれた領域であり、
前記多層配線層は、前記多層配線層のうち最上層に形成された複数の最上層メタル配線、及び、前記最上層メタル配線よりも下層の配線層に形成された複数の中間メタル配線を含み、
前記複数の最上層メタル配線及び前記複数の中間メタル配線のうち、前記チップコーナー領域に形成されている前記最上層メタル配線及び前記中間メタル配線は、層間絶縁膜によって電気的に分離されている半導体装置。 A rectangular substrate having a first side and a second side extending in a direction perpendicular to the first side;
A multilayer wiring layer formed on the substrate;
An internal circuit region having an internal circuit formed on the substrate;
A seal ring formed so as to surround the internal circuit region in plan view;
A chip corner region formed at a corner of the substrate;
A semiconductor device comprising:
The seal ring is connected to the first region extending along the first side, the second region extending along the second side, the first region and the second region, and And a third region bent so as to surround the chip corner region,
The chip corner region is a region surrounded by the first side, the second side, and the third region,
The multilayer wiring layer includes a plurality of uppermost metal wirings formed in an uppermost layer among the multilayer wiring layers, and a plurality of intermediate metal wirings formed in a wiring layer lower than the uppermost metal wiring,
Among the plurality of uppermost layer metal wires and the plurality of intermediate metal wires, the uppermost layer metal wire and the intermediate metal wire formed in the chip corner region are electrically separated by an interlayer insulating film apparatus.
前記チップコーナー領域は、少なくとも２つ以上の前記基板の角部に各々設けられ、且つ、前記シールリングまたは前記内部回路領域によって互いに離間されている半導体装置。 The semiconductor device according to claim 1,
The chip corner region is provided in each corner of at least two or more of the substrates, and is separated from each other by the seal ring or the internal circuit region.
前記複数の最上層メタル配線及び前記複数の中間メタル配線のうち、前記シールリングを構成する前記最上層メタル配線及び前記中間メタル配線は互いに電気的に接続されており、且つ、前記基板と電気的に接続している半導体装置。 The semiconductor device according to claim 1, wherein:
Of the plurality of uppermost layer metal wires and the plurality of intermediate metal wires, the uppermost layer metal wires and the intermediate metal wires constituting the seal ring are electrically connected to each other and electrically connected to the substrate. Semiconductor device connected to.
前記チップコーナー領域に形成された前記最上層メタル配線の幅は、前記シールリングを構成する前記最上層メタル配線の幅よりも大きい半導体装置。 The semiconductor device according to claim 3.
A semiconductor device in which a width of the uppermost metal wiring formed in the chip corner region is larger than a width of the uppermost metal wiring constituting the seal ring.
前記複数の最上層メタル配線の厚さは、前記複数の中間メタル配線の厚さよりもそれぞれ大きい半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The thickness of each of the plurality of uppermost metal wirings is a semiconductor device that is larger than the thickness of each of the plurality of intermediate metal wirings.
前記チップコーナー領域に形成された前記中間メタル配線は、前記多層配線層のうち２つ以上の配線層に形成されている半導体装置。 In the semiconductor device according to claim 1,
The semiconductor device, wherein the intermediate metal wiring formed in the chip corner region is formed in two or more wiring layers of the multilayer wiring layer.
前記最上層メタル配線はアルミニウム配線であり、
前記中間メタル配線はＣｕ配線である半導体装置。
The semiconductor device according to any one of claims 1 to 6,
The uppermost metal wiring is aluminum wiring,
The semiconductor device, wherein the intermediate metal wiring is a Cu wiring.
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