JP2016171172A - Heterojunction bipolar transistor and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、ＩｎＰからなるコレクタ層を備えるヘテロ接合バイポーラトランジスタおよびその製造方法に関するものである。 The present invention relates to a heterojunction bipolar transistor having a collector layer made of InP and a method for manufacturing the same.
インジウムリン（ＩｎＰ）系の半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ＩｎＰ系材料の高い電子移動度および高い電子飽和速度を活かした高速性に優れたトランジスタである。このような特徴を有するＩｎＰ系ＨＢＴのさらなる高速化が求められている。この要求を実現するためには、ＨＢＴの注入電流を増加させて素子内部容量の充放電時間を短縮することが有効である。 A heterojunction bipolar transistor (HBT) using an indium phosphide (InP) based semiconductor is a transistor excellent in high speed utilizing the high electron mobility and high electron saturation speed of an InP based material. There is a demand for further speedup of InP-based HBT having such characteristics. In order to realize this requirement, it is effective to increase the HBT injection current to shorten the charge / discharge time of the element internal capacitance.
一方で、注入電流を増加させることは、ＨＢＴの消費電力を増加させることを意味し、結果としてＨＢＴ内部の温度が上昇することになる。ＨＢＴ内部の温度が上昇すると電子速度が低下するため、注入電流を増加させたことによる高速化の効果が打ち消されてしまう。さらには、ＨＢＴ内部の温度上昇は、ＨＢＴの長期信頼性を低下させる要因ともなる。以上のことから、ＩｎＰ系ＨＢＴの高速化に向けては、注入電流量を増やすと同時に、ＨＢＴの放熱性を向上させることが重要となる。 On the other hand, increasing the injection current means increasing the power consumption of the HBT, and as a result, the temperature inside the HBT rises. When the temperature inside the HBT rises, the electron velocity decreases, so the effect of speeding up by increasing the injection current is negated. Furthermore, the temperature rise inside the HBT also causes a decrease in the long-term reliability of the HBT. From the above, for increasing the speed of InP-based HBT, it is important to increase the amount of injected current and at the same time improve the heat dissipation of the HBT.
上記の問題を解決するために、ＩｎＰよりも熱伝導率が高い放熱基板にＩｎＰ系ＨＢＴを作製する方法が提案されている（特許文献１参照）。以下、このＨＢＴについて説明する。 In order to solve the above problem, a method of manufacturing an InP-based HBT on a heat dissipation substrate having a higher thermal conductivity than InP has been proposed (see Patent Document 1). Hereinafter, this HBT will be described.
このＨＢＴは、図３に示すように、放熱基板３０１と、放熱基板３０１の上に形成された第１接着金属層３０２と、第１接着金属層３０２の上に形成された第２接着金属層３０３と、第２接着金属層３０３の上に接して形成された第３接着金属層３０４と、第３接着金属層３０４の上に形成された第４接着金属層３０５とを備える。第２接着金属層３０３および第３接着金属層３０４は、第１接着金属層３０２および第４接着金属層３０５に対して選択的にエッチングできる材料から構成されている。また、第２接着金属層３０３に第３接着金属層３０４が接合されて形成されている。
As shown in FIG. 3, the HBT includes a
また、上記ＨＢＴは、第４接着金属層３０５の上に形成された化合物半導体からなるコレクタ層３０７と、コレクタ層３０７の上に形成されたベース層３０８と、ベース層３０８の上に形成されたエミッタ層３０９とを備える。また、コレクタ層３０７は、サブコレクタ層３０６の上に形成され、エミッタ層３０９の上には、キャップ層３１０が形成されている。
The HBT is formed on the
また、キャップ層３１０の上には、エミッタ電極３１１が形成され、エミッタ層３０９の周囲のベース層３０８の上にベース電極３１２が形成され、コレクタ層３０７の周囲のサブコレクタ層３０６の上にコレクタ電極３１３が形成されている。
An
次に、上記ＨＢＴの製造方法について簡単に説明する。まず、成長基板となるＩｎＰ基板上に、化合物半導体からなる犠牲層、キャップ形成層、エミッタ形成層、ベース形成層、コレクタ形成層、サブコレクタ形成層をこれらの順にエピタキシャル成長させる。例えば、有機金属化学気相堆積法（ＭＯＣＶＤ）により成長させれば良い。次いで、サブコレクタ形成層の上に第３接着金属層および第４接着金属層を形成する。 Next, a method for manufacturing the HBT will be briefly described. First, a sacrificial layer made of a compound semiconductor, a cap formation layer, an emitter formation layer, a base formation layer, a collector formation layer, and a subcollector formation layer are epitaxially grown in this order on an InP substrate as a growth substrate. For example, it may be grown by metal organic chemical vapor deposition (MOCVD). Next, a third adhesive metal layer and a fourth adhesive metal layer are formed on the subcollector forming layer.
一方で、成長基板とは別に、ＩｎＰよりも熱伝導率が高い放熱基板を用意し、この放熱基板の上に第１接着金属層および第２接着金属層を形成しておく。この放熱基板と、前述した成長基板とを、第２接着金属層と第３接着金属層とを介して接合させる。この後、不要となった成長基板を、犠牲層を利用して除去し、次いで、キャップ形成層、エミッタ形成層、ベース形成層、コレクタ形成層、サブコレクタ形成層をパターニングして素子部を形成する。また、各電極を形成する。これらのことにより、図３に断面を示すＨＢＴが得られる。 On the other hand, apart from the growth substrate, a heat dissipation substrate having a higher thermal conductivity than InP is prepared, and a first adhesive metal layer and a second adhesive metal layer are formed on the heat dissipation substrate. The heat dissipation substrate and the above-described growth substrate are bonded via the second adhesive metal layer and the third adhesive metal layer. Thereafter, the unnecessary growth substrate is removed using a sacrificial layer, and then the cap formation layer, emitter formation layer, base formation layer, collector formation layer, and subcollector formation layer are patterned to form an element portion. To do. Each electrode is formed. By these things, HBT which shows a cross section in FIG. 3 is obtained.
上述したＨＢＴによれば、素子部の直下にＩｎＰよりも熱伝導率の高い第１〜第４接着金属層および放熱基板が配置されているので、ＩｎＰ基板上にＨＢＴ素子部が形成されている場合と比較して放熱性を高めることができる。さらには、化合物半導体からなる素子形成層は、格子整合するＩｎＰ成長基板上に形成されるので、ＨＢＴ素子部の結晶性は損なわれることがない。以上のことから特許文献１の技術によれば、ＩｎＰ系ＨＢＴの素子特性を劣化させることなく放熱性を向上させることができる。 According to the above-described HBT, the first to fourth adhesive metal layers having higher thermal conductivity than InP and the heat dissipation substrate are disposed immediately below the element portion, so that the HBT element portion is formed on the InP substrate. Compared with the case, heat dissipation can be improved. Furthermore, since the element formation layer made of a compound semiconductor is formed on the lattice-matched InP growth substrate, the crystallinity of the HBT element portion is not impaired. From the above, according to the technique of Patent Document 1, the heat dissipation can be improved without degrading the element characteristics of the InP-based HBT.
しかしながら、コレクタ層の材料としてＩｎＰを用いたＨＢＴを、上述したように放熱基板上に形成する場合、コレクタ層のエッチング工程で問題が生じ、ベース・コレクタ間容量が増大することが発明者らの実験により明らかとなった。この点について以下に説明する。 However, when the HBT using InP as the material for the collector layer is formed on the heat dissipation substrate as described above, problems occur in the etching process of the collector layer, and the base-collector capacitance increases. It became clear by experiment. This will be described below.
まず、図４Ａに示すように、まず、一般的なＩｎＰ基板４０１の（１００）面上にエピタキシャル成長されたＩｎＰ層４０２の上に、オリエンテーションフラット４５１の直線と垂直な方向に延在するストライプ状のレジストマスク４０３を形成する。オリエンテーションフラット４５１の直線は、［０１−１］あるいは［０−１１］の結晶方位に対して平行に形成されている。従って、形成したレジストマスク４０３は、［０１１］あるいは［０−１−１］の結晶方位に延在していることになり、平面視長方形となっている。
First, as shown in FIG. 4A, first, a stripe-like shape extending in a direction perpendicular to the straight line of the orientation flat 451 is formed on the
次いで、塩酸系のエッチャントを用い、レジストマスク４０３をマスクとしてＩｎＰ層４０２をエッチングする。この場合、図４Ｂに示すように、エッチングにより形成されたＩｎＰパターン４２１の、延在方向に垂直な面の断面は、ＩｎＰ基板４０１に近いほど幅が狭くなる、いわゆる逆メサ構造となる。
Next, the
一方、図４Ｃに示すように、まず、ＩｎＰ基板４０１の（１００）面上にエピタキシャル成長されたＩｎＰ層４０２の上に、オリエンテーションフラット４５１の直線に平行な方向に延在するストライプ状（平面視長方形）のレジストマスク４０３ａを形成する場合は次のようになる。オリエンテーションフラット４５１の直線は、［０１−１］あるいは［０−１１］結晶方位に対して平行に形成されている。従って、形成したレジストマスク４０３ａも、［０１−１］あるいは［０−１１］の結晶方位に延在していることになる。
On the other hand, as shown in FIG. 4C, first, on the
この場合、塩酸系のエッチャントを用い、レジストマスク４０３ａをマスクとしてＩｎＰ層４０２をエッチングすると、図４Ｄに示すように、エッチングにより形成されたＩｎＰパターン４２１ａの、延在方向に垂直な面の断面は、ＩｎＰ基板４０１に近いほど幅が広くなる、いわゆる順メサ構造となる。
In this case, when a hydrochloric acid-based etchant is used and the
ここで、（１００）面上にエピタキシャル成長されたＩｎＰ層を放熱基板に転写して上記と同様な実験を行うと、逆のエッチング面が形成されることを発明者は見出した。これは、図５に示すように、転写基板５０１に転写したＩｎＰ層をパターニングしてＩｎＰパターン５２１ａを形成する場合、パターニングに用いたレジストマスク５０３が、［０１１］あるいは［０−１−１］の結晶方位に延在していても、ＩｎＰパターン５２１ａの、延在方向に垂直な面の断面は、転写基板５０１に近いほど幅が広くなる、いわゆる順メサ構造となってしまう。
Here, the inventors have found that when an InP layer epitaxially grown on the (100) plane is transferred to a heat dissipation substrate and an experiment similar to the above is performed, an opposite etched surface is formed. As shown in FIG. 5, when the
このため、転写されたＩｎＰを含むエピタキシャル成長層をパターニングして形成する前述したＨＢＴでは、図６に示すように、放熱基板３０１に近いほど、言い換えると、ベース層３０８から離れるほど幅が広くなる順メサ構造のコレクタ層３０７ａが形成されることになる。この構造では、コレクタ容量の増大を招いてしまうという問題が発生する。
For this reason, in the above-described HBT formed by patterning the transferred epitaxial growth layer containing InP, as shown in FIG. 6, the closer to the
本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＰから構成されたコレクタ層を備えるヘテロ接合バイポーラトランジスタにおいて、放熱のための基板材料に制約を生じさせることなく高い放熱性が得られるとともに、良質な結晶品質が得られる状態で、コレクタ容量の増大が抑制できるようにすることを目的とする。 The present invention has been made to solve the above-described problems, and in a heterojunction bipolar transistor having a collector layer made of InP, the present invention is high without causing restrictions on the substrate material for heat dissipation. An object is to enable an increase in collector capacity to be suppressed in a state in which heat dissipation is obtained and high-quality crystal quality is obtained.
本発明に係るヘテロ接合バイポーラトランジスタは、ＩｎＰよりも熱伝導率が高い放熱基板と、放熱基板の上に形成された第１接着金属層と、第１接着金属層の上に形成された第２接着金属層と、第２接着金属層の上に形成された化合物半導体からなるサブコレクタ層と、サブコレクタ層の上に形成されたＩｎＰからなるコレクタ層と、コレクタ層の上に形成された化合物半導体からなるベース層と、ベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、エミッタ層上に形成された化合物半導体からなるキャップ層と、キャップ層の上に形成されたエミッタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極とを備え、コレクタ層の平面視の形状は、長辺が［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形とされ、第１接着金属層に第２接着金属層が接合されて形成されている。 The heterojunction bipolar transistor according to the present invention includes a heat dissipation substrate having a higher thermal conductivity than InP, a first adhesive metal layer formed on the heat dissipation substrate, and a second adhesive formed on the first adhesive metal layer. An adhesive metal layer, a subcollector layer made of a compound semiconductor formed on the second adhesive metal layer, a collector layer made of InP formed on the subcollector layer, and a compound formed on the collector layer A base layer made of a semiconductor, an emitter layer made of a compound semiconductor different from the base layer formed on the base layer, a cap layer made of a compound semiconductor formed on the emitter layer, and formed on the cap layer The collector electrode has a base electrode formed on the base layer around the emitter layer, and the collector layer has a [01-1] crystal orientation or [0− 1] is a rectangle parallel to the crystal orientation, the second adhesive metal layer is formed is bonded to the first bonding metal layer.
上記ヘテロ接合バイポーラトランジスタにおいて、放熱基板は、Ｓｉ、ＳｉＣ、ＡｌＮ、ダイヤモンドのいずれかより構成されていればよい。 In the heterojunction bipolar transistor, the heat dissipation substrate may be made of any one of Si, SiC, AlN, and diamond.
また、本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる成長基板の上にキャップ層となる化合物半導体からなるキャップ形成層を形成する工程と、キャップ形成層の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層をエミッタ形成層の上に形成する工程と、ベース形成層の上にコレクタ層となるＩｎＰからなるコレクタ形成層を形成する工程と、コレクタ形成層の上にサブコレクタ層となる化合物半導体からなるサブコレクタ形成層と形成する工程と、サブコレクタ形成層の上に第１金属層を形成する工程と、ＩｎＰよりも熱伝導率が高い放熱基板の上に第２金属層を形成する工程と、成長基板と放熱基板とを第１金属層と第２金属層とを接合することで貼り合わせる工程と、成長基板を除去する工程と、サブコレクタ形成層、コレクタ形成層，ベース形成層，エミッタ形成層，およびキャップ形成層をパターニングして、第１金属層の上にコレクタ層，ベース層，およびエミッタ層からなる素子部を形成する工程と、第２金属層および第１金属層をパターニングして、第１接着金属層および第２接着金属層がこの順に積層された金属積層パターンを形成する工程とを備え、コレクタ層は、平面視の形状を、長辺が［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形に形成する。 The method of manufacturing a heterojunction bipolar transistor according to the present invention includes a step of forming a cap forming layer made of a compound semiconductor to be a cap layer on a growth substrate made of a compound semiconductor, and an emitter layer on the cap forming layer. A step of forming an emitter formation layer made of a compound semiconductor, a step of forming a base formation layer made of a compound semiconductor different from the emitter formation layer on the emitter formation layer, and a collector on the base formation layer Forming a collector forming layer made of InP to be a layer, forming a subcollector forming layer made of a compound semiconductor to be a subcollector layer on the collector forming layer, and forming a first metal on the subcollector forming layer A step of forming a layer, a step of forming a second metal layer on a heat dissipation substrate having a higher thermal conductivity than InP, and a growth substrate A step of bonding a heat dissipation substrate by bonding the first metal layer and the second metal layer, a step of removing the growth substrate, a subcollector formation layer, a collector formation layer, a base formation layer, an emitter formation layer, and Patterning the cap forming layer to form an element portion comprising a collector layer, a base layer, and an emitter layer on the first metal layer; patterning the second metal layer and the first metal layer; Forming a metal laminate pattern in which the adhesive metal layer and the second adhesive metal layer are laminated in this order, and the collector layer has a shape in plan view, and the long side has a [01-1] crystal orientation or [0− 11] Form a rectangle parallel to the crystal orientation.
上記ヘテロ接合バイポーラトランジスタの製造方法において、放熱基板は、Ｓｉ、ＳｉＣ、ＡｌＮ、ダイヤモンドのいずれかより構成すればよい。なお、成長基板と放熱基板とを、第１金属層と第２金属層とは、表面活性化接合法あるいは原子拡散接合法により接合することで貼り合わせればよい。 In the method for manufacturing a heterojunction bipolar transistor, the heat dissipation substrate may be made of any one of Si, SiC, AlN, and diamond. Note that the growth substrate and the heat dissipation substrate may be bonded together by bonding the first metal layer and the second metal layer by a surface activated bonding method or an atomic diffusion bonding method.
以上説明したように、本発明によれば、コレクタ層の平面視の形状を、長辺が［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形としたので、ＩｎＰから構成されたコレクタ層を備えるヘテロ接合バイポーラトランジスタにおいて、放熱のための基板材料に制約を生じさせることなく高い放熱性が得られるとともに、良質な結晶品質が得られる状態で、コレクタ容量の増大が抑制できるという優れた効果が得られる。 As described above, according to the present invention, since the shape of the collector layer in plan view is a rectangle whose long side is [01-1] crystal orientation or [0-11] crystal orientation, it is composed of InP. In a heterojunction bipolar transistor having an improved collector layer, high heat dissipation can be obtained without restricting the substrate material for heat dissipation, and an increase in collector capacity can be suppressed while high quality crystal quality is obtained. An excellent effect is obtained.
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す構成図である。図１では、ＨＢＴの断面を模式的に示している。このＨＢＴは、まず、高抵抗なＳｉなどのＩｎＰよりも熱伝導率が高い放熱基板１０１と、放熱基板１０１の上に形成された第１接着金属層１０２と、第１接着金属層１０２の上に形成された第２接着金属層１０３とを備える。放熱基板１０１は、Ｓｉに限らず、ＳｉＣ、ＡｌＮ、ダイヤモンドから構成しても良い。また、第１接着金属層１０２に第２接着金属層１０３が接合されて形成されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram showing a configuration of a heterojunction bipolar transistor (HBT) in an embodiment of the present invention. FIG. 1 schematically shows a cross section of the HBT. The HBT first includes a
また、このＨＢＴは、サブコレクタ層１０４，コレクタ層１０５，ベース層１０６，エミッタ層１０７，キャップ層１０８を備える。サブコレクタ層１０４は、第２接着金属層１０３の上に形成され、例えば高濃度にｎ型不純物が導入されたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）などの化合物半導体から構成されている。コレクタ層１０５は、サブコレクタ層１０４の上に形成され、ＩｎＰから構成されている。
The HBT includes a
ベース層１０６は、コレクタ層１０５の上に形成され、高濃度にｐ型不純物が導入されたＧａＡｓＳｂ（ｐ+−ＧａＡｓＳｂ）などの化合物半導体から構成されている。エミッタ層１０７は、ベース層１０６の上に形成され、低濃度にｎ型不純物が導入されたＩｎＰ（ｎ-−ＩｎＰ）などのベース層１０６とは異なる化合物半導体から構成されている。キャップ層１０８は、エミッタ層１０７上に形成され、高濃度にｎ型不純物が導入されたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）などの化合物半導体から構成されている。
The
なお、キャップ層１０８の上には、エミッタ電極１１１が形成され、エミッタ層１０７の周囲のベース層１０６の上には、ベース電極１１２が形成されている。また、第１接着金属層１０２および第２接着金属層１０３からなる金属積層パターンが、コレクタ電極となる。
An
上述した構成に加え、実施の形態におけるＨＢＴは、コレクタ層１０５の平面視の形状は、長辺が、［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形とされている。なお、上記結晶方位は、コレクタ層１０５として結晶成長しているＩｎＰ結晶の結晶方位である。図１では、［０１−１］結晶方位に垂直な平面に平行な断面を示している。従って図１に示されているコレクタ層１０５の左右の側面は、平面視長方形のコレクタ層１０５の長辺における側面となる。
In addition to the above-described configuration, the shape of the
コレクタ層１０５は、エッチングにより形成されたＩｎＰパターンであり、前述したように、［０１−１］結晶方位あるいは［０−１１］結晶方位に垂直な面の断面は、サブコレクタ層１０４に近いほど幅が狭くなる、いわゆる逆メサ構造となる。なお、図１には示されていないが、［０１１］結晶方位あるいは［０−１−１］結晶方位に垂直な面の断面は、サブコレクタ層１０４に近いほど幅が広くなる、いわゆる順メサ構造となる。
The
ここで、次に示すように、ＨＢＴにおいては、コレクタメサなどの素子の平面視の形状を、長方形としている。素子の高周波特性向上のためには、まず、ベース抵抗の低減が重要となる。このためには、ベース層１０６のベース電極１１２とエミッタ層１０７との間隔を短くする必要があり、この方向のコレクタメサの長さを可能な範囲で短くしている。例えば、１．０μｍ程度としている。
Here, as shown below, in the HBT, the shape of an element such as a collector mesa in plan view is a rectangle. In order to improve the high-frequency characteristics of the element, it is first important to reduce the base resistance. For this purpose, it is necessary to shorten the distance between the
一方、素子の高周波特性向上のためには、エミッタ抵抗もより低くすることが重要となる。上述したように、平面視長方形のコレクタメサの一方の辺の長さを短くしている状態では、他方の辺の長さを長くすることで、エミッタ抵抗を低減している。例えば、４〜８μｍ程度としている。このように、一般に、コレクタメサ（コレクタ層１０５）などの素子の平面視の形状は、長辺が短辺より非常に長い長方形としている。 On the other hand, it is important to lower the emitter resistance in order to improve the high frequency characteristics of the device. As described above, in the state where the length of one side of the rectangular collector mesa is shortened, the emitter resistance is reduced by increasing the length of the other side. For example, it is about 4 to 8 μm. Thus, generally, the shape of the element such as the collector mesa (collector layer 105) in plan view is a rectangle whose long side is much longer than the short side.
このような形状とされているコレクタ層１０５においては、前述したように、エッチング加工により形成される側面が逆メサとなる［０１−１］結晶方位あるいは［０−１１］結晶方位に平行とすることで、長辺を逆メサ構造とし、短辺を順メサ構造とすることができる。この結果、コレクタ層１０５においては、サブコレクタ側の面積をベース側の面積より小さくすることができる。
In the
このように、実施の形態では、コレクタ層１０５において、サブコレクタ側の面積がベース側の面積より小さいので、コレクタ容量の増大を招くことがない。また、前述したように、ＩｎＰよりも熱伝導率が高い放熱基板１０１の上に、金属積層パターンを介して素子部分を形成しているので、高い放熱性が得られている。また、以下に説明するように、第１接着金属層１０２に第２接着金属層１０３を接合することで形成しているので、ＩｎＰ基板の上に形成した半導体層を用いて素子部を形成できるようになり、放熱のための基板材料に制約を生じさせることなく高い放熱性が得られるとともに、素子部においては良質な結晶品質が得られている。
As described above, in the embodiment, in the
以下、本発明の実施の形態におけるＨＢＴの製造方法について、図２Ａ〜図２Ｋを用いて説明する。図２Ａ〜図２Ｋは、本発明の実施の形態１におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。図２Ａ〜図２Ｄ，図２Ｆ，図２Ｈ，図２Ｊ〜図２Ｋでは、断面を模式的に示している。また、図２Ｅ，図２Ｇ，図２Ｉは、平面を示している。なお、断面は全て、［０１−１］結晶方位に垂直な平面に平行な断面を示している。 Hereinafter, the manufacturing method of HBT in embodiment of this invention is demonstrated using FIG. 2A-FIG. 2K. 2A to 2K are configuration diagrams showing states in respective steps for explaining the method of manufacturing the HBT in the first embodiment of the present invention. 2A to 2D, 2F, 2H, and 2J to 2K schematically show cross sections. 2E, 2G, and 2I show planes. All the cross sections are cross sections parallel to a plane perpendicular to the [01-1] crystal orientation.
まず、図２Ａに示すように、化合物半導体であるＩｎＰからなる成長基板２０１の上に、ＩｎＧａＡｓからなる第１犠牲層２０２，ＩｎＰからなる第２犠牲層２０３，ｎ+−ＩｎＧａＡｓ層からなるキャップ形成層２０４，ｎ-−ＩｎＰからなるエミッタ形成層２０５，ｐ+−ＧａＡｓＳｂからなるベース形成層２０６，ｎ-−ＩｎＰからなるコレクタ形成層２０７と、ｎ+−ＩｎＧａＡｓからなるサブコレクタ形成層２０８とを、順次に結晶成長して形成する。これらは、例えば、ＭＯＣＶＤ法や分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法を用いて堆積することで形成すればよい。各化合物半導体の層は、格子不整合度が小さいＩｎＰからなる成長基板２０１の上にエピタキシャル成長しているため、転位や欠陥などの発生が抑制された良質な状態で形成されている。
First, as shown in FIG. 2A, a first
次に、図２Ｂに示すように、サブコレクタ形成層２０８の上に、第１金属層２０９を形成する。例えば、第１金属層２０９は、Ａｕから構成されていればよく、スパッタ法により形成すればよい。Ａｕはヤング率が低くかつ熱伝導率が金属の中でも高いので、ＨＢＴの放熱性を損なわずに後述する放熱基板１０１と比較的容易に接合させることができる。
Next, as shown in FIG. 2B, a
一方、図２Ｃに示すように、シリコンからなる放熱基板１０１の上に第２金属層２２１を形成する。例えば、スパッタ法によりＡｕを堆積して第２金属層２２１を形成すればよい。
On the other hand, as shown in FIG. 2C, a
次に、図２Ｄに示すように、成長基板２０１と放熱基板１０１とを、第１金属層２０９と第２金属層２２１とを接合することで貼り合わせる。例えば、表面活性化接合法や原子拡散接合法などのウエハ貼り合わせ技術を用い、第１金属層２０９と第２金属層２２１とを接合すればよい。いずれの貼り合わせ技術も、ＩｎＰ系ＨＢＴの最大プロセス温度（４００℃）以下の接合温度で接合することが可能である。このため、接合工程で生じる温度負荷による素子形成層の結晶性劣化や、成長基板と放熱基板間の熱膨張係数差に起因する基板反りを抑制できる。第１金属層２０９および第２金属層２２１は、ともにＡｕから構成されており、容易に接合させることができる。
Next, as illustrated in FIG. 2D, the
また、貼り合わせる際の基板の向きは例えば、図２Ｅに示すように、成長基板２０１のオリエンテーションフラット２５１と、放熱基板１０１のオリエンテーションフラット１５１とが、互いに平行になるように向きを合わせて接合すればよい。オリエンテーションフラット同士の向きを揃えて接合することで、放熱基板２０１のオリエンテーションフラット２５１方向と、転写された素子形成層の［０１−１］結晶方位あるいは［０−１１］結晶方位との平行度誤差を最小限度に抑えることができる。
In addition, as shown in FIG. 2E, for example, the orientation flat 251 of the
次に、成長基板２０１を除去する。例えば、成長基板２０１をバックグラインダーを用いて機械的に研磨して薄くする。次いで、塩酸系のエッチング液を用いたウエットエッチングにより、残っている成長基板２０１を除去して第１犠牲層２０２を露出させる。このウエットエッチングでは、ＩｎＧａＡｓからなる第１犠牲層２０２は、ほとんどエッチングされないので、残っている成長基板２０１を選択的に除去できる。
Next, the
次いで、第１犠牲層２０２をクエン酸系のエッチング液を用いたウエットエッチングにより除去し、第２犠牲層２０３を露出させる。ＩｎＰからなる第２犠牲層２０３は、クエン酸系のエッチング液ではほとんどエッチングされないので、第１犠牲層２０２を選択的に除去できる。
Next, the first
この後、塩酸系のエッチング液を用いたウエットエッチングにより、第２犠牲層２０３を除去する。上述したように、塩酸系のエッチング液を用いたウエットエッチングでは、ＩｎＧａＡｓはほとんどエッチングされないので、キャップ形成層２０４に対して、第２犠牲層２０３を選択的にエッチング除去できる。このように、第１犠牲層２０２および第２犠牲層２０３を設けておくことで、成長基板２０１の除去工程におけるキャップ形成層２０４への影響を最小限に抑制でき、また、ＩｎＰからなる成長基板２０１を全域で均一に除去できるようになる。
Thereafter, the second
以上のことにより、図２Ｆに示すように、放熱基板１０１の上に、第２金属層２２１，第１金属層２０９が積層され、第１金属層２０９の上に、サブコレクタ形成層２０８，コレクタ形成層２０７，ベース形成層２０６，エミッタ形成層２０５，およびキャップ形成層２０４が積層された状態が得られる。
As described above, as shown in FIG. 2F, the
ここで、前述したように、成長基板２０１のオリエンテーションフラット２５１と放熱基板１０１のオリエンテーションフラット１５１とが平行となるように基板接合した場合においては、図２Ｇに示すように、放熱基板１０１のオリエンテーションフラット１５１に対して素子形成層の［０１−１］結晶方位あるいは［０−１１］結晶方位は平行となる。
Here, as described above, when the substrate is bonded so that the orientation flat 251 of the
次に、以下に示すように、コレクタ形成層２０７，ベース形成層２０６，およびエミッタ形成層２０５をパターニングする。まず、図２Ｈ，図２Ｉに示すように、キャップ形成層２０４の上にエミッタ電極材料層２１０を形成する。例えば、公知のスパッタ法，真空蒸着法により、ＭｏおよびＷを順次に堆積し、下層がＭｏ層、上層がＷ層から構成されたエミッタ電極材料層２１０を形成すれば良い。
Next, as shown below, the
次に、エミッタ電極材料層２１０の上に、レジストパターン２１１を形成する。レジストパターン２１１は、平面視の形状を、長辺が［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形とする。ここでは、平面視長方形のレジストパターン２１１の長辺が、オリエンテーションフラット１５１に対して平行となる状態に形成すればよい。例えば、エミッタ電極材料層２１０の上に、フォトレジストを塗布して塗布層を形成し、公知のフォトリソグラフィー技術によりパターニングすることで、レジストパターン２１１を形成すれば良い。
Next, a resist
次に、レジストパターン２１１をマスクとし、エミッタ電極材料層２１０，キャップ形成層２０４，エミッタ形成層２０５をエッチングし、図２Ｊに示すように、エミッタ電極１１１，キャップ層１０８，エミッタ層１０７を形成する。例えば、フッ素系のガスを用いた公知のドライエッチングにより、エミッタ電極材料層２１０をエッチングしてエミッタ電極１１１を形成する。次いで、クエン酸系エッチャントを用いたウエットエッチングによりキャップ形成層２０４をエッチングしてキャップ層１０８を形成する。次いで、塩酸系エッチャントを用いたウエットエッチングによりエミッタ形成層２０５をエッチングしてエミッタ層１０７を形成する。
Next, using the resist
以上のようにして、エミッタ電極１１１，キャップ層１０８，およびエミッタ層１０７を形成した後、エミッタ層１０７の周囲のベース形成層２０６の上に、ベース電極１１２を形成する。例えば、公知のリソグラフィー技術により、ベース電極形成部に開口部を有するレジストパターンを形成する。次いで、レジストパターンの上に、蒸着法などにより金属材料を堆積して金属層を形成する。この後、レジストパターンを除去（リフトオフ）すれば、ベース電極１１２が形成できる。
After the
次いで、公知のリソグラフィー技術により、ベース電極１１２の形成領域を含むベース・コレクタ形成領域を覆うレジストパターンを形成する。次いで、形成したレジストパターンをマスクとし、ベース形成層２０６、コレクタ形成層２０７，およびサブコレクタ形成層２０８を、ウエットエッチングにより選択的にエッチング除去してパターニングすることで、図２Ｋに示すように、ベース層１０６，コレクタ層１０５，およびサブコレクタ層１０４を形成すればよい。ＩｎＰからなるコレクタ層１０５は、平面視長方形の長辺が［０１−１］あるいは［０−１１］の結晶方位に平行とされている。このため、前述したように、ウエットエッチングによりパターニングされたコレクタ層１０５は、［０１−１］結晶方位あるいは［０−１１］結晶方位に垂直な面に平行な断面が、逆メサ構造となる。
Next, a resist pattern covering the base / collector formation region including the formation region of the
以上のように素子部を形成した後、第２金属層２２１，第１金属層２０９を、公知のフォトリソグラフィー技術およびエッチング技術によりパターニングすることで、図１に示すように、第１接着金属層１０２および第２接着金属層１０３を形成する。このパターニングにより、例えば、絶縁性の放熱基板１０１の上に同時に形成される複数の素子部が、各々電気的に分離されるようになる。
After the element portion is formed as described above, the
以上に説明したように、本発明では、コレクタ層の平面視の形状を、長辺が［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形としたので、ＩｎＰから構成されたコレクタ層を備えるヘテロ接合バイポーラトランジスタにおいて、放熱のための基板材料に制約を生じさせることなく高い放熱性が得られるとともに、良質な結晶品質が得られる状態で、コレクタ容量の増大が抑制できるようになる。 As described above, in the present invention, the shape of the collector layer in plan view is a rectangle whose long side is parallel to the [01-1] crystal orientation or [0-11] crystal orientation. In a heterojunction bipolar transistor having a collector layer, high heat dissipation can be obtained without restricting the substrate material for heat dissipation, and an increase in collector capacitance can be suppressed while high quality crystal quality is obtained. become.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious.
１０１…放熱基板、１０２…第１接着金属層、１０３…第２接着金属層、１０４…サブコレクタ層、１０５…コレクタ層、１０６…ベース層、１０７…エミッタ層、１０８…キャップ層、１１１…エミッタ電極、１１２…ベース電極。
DESCRIPTION OF
Claims (5)
前記放熱基板の上に形成された第１接着金属層と、
前記第１接着金属層の上に形成された第２接着金属層と、
前記第２接着金属層の上に形成された化合物半導体からなるサブコレクタ層と、
前記サブコレクタ層の上に形成されたＩｎＰからなるコレクタ層と、
前記コレクタ層の上に形成された化合物半導体からなるベース層と、
前記ベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
前記エミッタ層上に形成された化合物半導体からなるキャップ層と、
前記キャップ層の上に形成されたエミッタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と
を備え、
前記コレクタ層の平面視の形状は、長辺が［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形とされ、
前記第１接着金属層に前記第２接着金属層が接合されて形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。 A heat dissipation substrate having a higher thermal conductivity than InP;
A first adhesive metal layer formed on the heat dissipation substrate;
A second adhesive metal layer formed on the first adhesive metal layer;
A subcollector layer made of a compound semiconductor formed on the second adhesive metal layer;
A collector layer made of InP formed on the subcollector layer;
A base layer made of a compound semiconductor formed on the collector layer;
An emitter layer made of a compound semiconductor different from the base layer formed on the base layer;
A cap layer made of a compound semiconductor formed on the emitter layer;
An emitter electrode formed on the cap layer;
A base electrode formed on the base layer around the emitter layer, and
The shape of the collector layer in plan view is a rectangle whose long side is parallel to the [01-1] crystal orientation or [0-11] crystal orientation,
The heterojunction bipolar transistor, wherein the second adhesive metal layer is bonded to the first adhesive metal layer.
前記放熱基板は、Ｓｉ、ＳｉＣ、ＡｌＮ、ダイヤモンドのいずれかより構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。 The heterojunction bipolar transistor according to claim 1, wherein
A heterojunction bipolar transistor, wherein the heat dissipation substrate is made of any one of Si, SiC, AlN, and diamond.
前記キャップ形成層の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、
前記エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層を前記エミッタ形成層の上に形成する工程と、
前記ベース形成層の上にコレクタ層となるＩｎＰからなるコレクタ形成層を形成する工程と、
前記コレクタ形成層の上にサブコレクタ層となる化合物半導体からなるサブコレクタ形成層と形成する工程と、
前記サブコレクタ形成層の上に第１金属層を形成する工程と、
ＩｎＰよりも熱伝導率が高い放熱基板の上に第２金属層を形成する工程と、
前記成長基板と前記放熱基板とを前記第１金属層と前記第２金属層とを接合することで貼り合わせる工程と、
前記成長基板を除去する工程と、
前記サブコレクタ形成層、前記コレクタ形成層，前記ベース形成層，前記エミッタ形成層，および前記キャップ形成層をパターニングして、前記第１金属層の上にコレクタ層，ベース層，およびエミッタ層からなる素子部を形成する工程と、
前記第２金属層および前記第１金属層をパターニングして、第１接着金属層および第２接着金属層がこの順に積層された金属積層パターンを形成する工程と
を備え、
前記コレクタ層は、平面視の形状を、長辺が［０１−１］結晶方位あるいは［０−１１］結晶方位に平行な長方形に形成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 Forming a cap forming layer made of a compound semiconductor to be a cap layer on a growth substrate made of a compound semiconductor;
Forming an emitter forming layer made of a compound semiconductor to be an emitter layer on the cap forming layer;
Forming a base forming layer, which is a base layer made of a compound semiconductor different from the emitter forming layer, on the emitter forming layer;
Forming a collector forming layer made of InP serving as a collector layer on the base forming layer;
Forming a subcollector forming layer made of a compound semiconductor to be a subcollector layer on the collector forming layer;
Forming a first metal layer on the subcollector forming layer;
Forming a second metal layer on a heat dissipation substrate having a higher thermal conductivity than InP;
Bonding the growth substrate and the heat dissipation substrate by bonding the first metal layer and the second metal layer;
Removing the growth substrate;
The subcollector forming layer, the collector forming layer, the base forming layer, the emitter forming layer, and the cap forming layer are patterned to form a collector layer, a base layer, and an emitter layer on the first metal layer. Forming an element portion;
Patterning the second metal layer and the first metal layer to form a metal laminate pattern in which the first adhesive metal layer and the second adhesive metal layer are laminated in this order, and
The method of manufacturing a heterojunction bipolar transistor, wherein the collector layer is formed in a rectangular shape having a long side parallel to the [01-1] crystal orientation or the [0-11] crystal orientation.
前記放熱基板は、Ｓｉ、ＳｉＣ、ＡｌＮ、ダイヤモンドのいずれかより構成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 The method of manufacturing a heterojunction bipolar transistor according to claim 3,
The method of manufacturing a heterojunction bipolar transistor, wherein the heat dissipation substrate is made of any one of Si, SiC, AlN, and diamond.
前記成長基板と前記放熱基板とを、前記第１金属層と前記第２金属層とを表面活性化接合法あるいは原子拡散接合法により接合することで貼り合わせる
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。 The method of manufacturing a heterojunction bipolar transistor according to claim 3 or 4,
A heterojunction bipolar transistor characterized in that the growth substrate and the heat dissipation substrate are bonded together by bonding the first metal layer and the second metal layer by a surface activated bonding method or an atomic diffusion bonding method. Production method.
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|---|---|---|---|
| JP2015049248A JP2016171172A (en) | 2015-03-12 | 2015-03-12 | Heterojunction bipolar transistor and method of manufacturing the same |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019096716A (en) * | 2017-11-22 | 2019-06-20 | 日本電信電話株式会社 | Semiconductor wafer and method of manufacturing the same, and heterojunction bipolar transistor and method of manufacturing the same |
| US10971598B1 (en) | 2019-09-27 | 2021-04-06 | Keysight Technologies, Inc. | Method of forming heterojunction bipolar transistor (HBT) |
| WO2023210642A1 (en) * | 2022-04-27 | 2023-11-02 | 株式会社村田製作所 | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004363322A (en) * | 2003-06-04 | 2004-12-24 | Sumitomo Electric Ind Ltd | Hetero-junction bipolar transistor |
| JP2013191655A (en) * | 2012-03-13 | 2013-09-26 | Nippon Telegr & Teleph Corp <Ntt> | Heterojunction bipolar transistor and manufacturing method of the same |
-
2015
- 2015-03-12 JP JP2015049248A patent/JP2016171172A/en active Pending
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