JP2016168365A - Game machine - Google Patents
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Abstract
Description
本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。 The present invention relates to a gaming machine that performs a lottery process resulting from a gaming operation and executes an image effect corresponding to the lottery result, and more particularly to a gaming machine that can stably execute a powerful image effect.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、7・7・7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7, 7, 7, etc., a big hit state is established, and the big winning opening is repeatedly opened to generate a gaming state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を20秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a jackpot lottery executed on the condition that a game ball has won at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in a winning state, an effect operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned. On the other hand, a similar reach action may be executed even in the case of a lost state. In this case, the player pays close attention to the big hit state and pays close attention to the transition of the performance operation. When the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.
この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高い。また、回路構成を複雑化することなく、不自然な画像演出や音声演出の出現も回避したいところである。 In this type of gaming machine, it is desired to make various productions complicated and rich, especially for image production. Also, it is desired to avoid the appearance of unnatural image effects and sound effects without complicating the circuit configuration.
この発明は、上記の課題に鑑みてなされたものであって、複雑高度な演出動作を安定して実行できる遊技機を提供することを目的とする。 This invention is made in view of said subject, Comprising: It aims at providing the gaming machine which can perform complicated high performance production operation stably.
上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に対応する画像演出を実行する遊技機であって、前記抽選処理を実行して抽選結果を特定する制御コマンドを出力する主制御手段と、制御コマンドが特定する抽選結果に対応する一連の画像演出を、表示装置を使用して実行する画像制御手段と、を有して構成され、一連の画像演出は、任意の指定位置に配置される静止画を含んで実現され、前記画像制御手段は、静止画を構成する静止画圧縮データを記憶する不揮発性メモリと、前記静止画圧縮データをデコードした伸張データが一時記憶されるスプライトバッファと、スプライトバッファに記憶された伸張データに基づいて形成された画像データを一時記憶するフレームバッファと、自らの動作内容を規定するコマンドリストが一時記憶されるコマンドメモリと、前記各バッファ及び前記各メモリにアクセス可能で、前記コマンドリストに基づいて動作する描画制御手段と、を有し、フレームバッファに一時記憶された画像データが表示装置に出力されることで、静止画が表示装置に表示されるよう構成され、前記描画制御手段は、コマンドリストを読み出して、表示装置に描画すべき画像データを生成して、その画像データをフレームバッファに記憶させるよう構成されていることを特徴とする遊技機。 In order to achieve the above object, the present invention is a gaming machine that executes a lottery process caused by a predetermined switch signal and executes an image effect corresponding to the lottery result, Main control means for outputting a control command for specifying a lottery result, and image control means for executing a series of image effects corresponding to the lottery result specified by the control command using a display device. The series of image effects is realized including a still image arranged at an arbitrary designated position, and the image control means includes a non-volatile memory for storing still image compression data constituting the still image, and the still image compression. A sprite buffer that temporarily stores decompressed data obtained by decoding data, and a frame buffer that temporarily stores image data formed based on the decompressed data stored in the sprite buffer. A command memory that temporarily stores a command list that defines its own operation content; and a drawing control means that can access each of the buffers and each of the memories and operates based on the command list. The temporarily stored image data is output to the display device, so that a still image is displayed on the display device. The drawing control means reads the command list and outputs the image data to be drawn on the display device. A gaming machine configured to generate and store the image data in a frame buffer.
前記画像制御手段は、画像演出に同期した音声演出、ランプ演出、又は可動演出の全部又は一部を制御する単一のコンピュータ素子で構成されているのが効果的である。この場合、前記コンピュータ素子のデータバスとアドレスバスは、画像演出に同期した音声演出、ランプ演出、又は可動演出の全部又は一部を制御する制御プログラムを記憶するメモリ素子に接続されると共に、描画制御手段を構成するVDPと、音声演出を実現する音声合成回路にも接続されているのが好適である。 It is effective that the image control means is composed of a single computer element that controls all or part of an audio effect, a lamp effect, or a movable effect synchronized with the image effect. In this case, the data bus and the address bus of the computer element are connected to a memory element for storing a control program for controlling all or part of the audio effect, the lamp effect, or the movable effect synchronized with the image effect, and the drawing. It is preferable that the control unit is also connected to a VDP constituting the control means and a voice synthesis circuit for realizing a voice effect.
前記画像制御手段は、音声演出を実現する音声合成回路に対して、再生すべき音声信号を特定した音声コマンドをデータバスに出力することで、音声コマンドを伝送しているのが好ましい。ここで、前記音声コマンドは、伝送異常時には実効化されないよう構成されているのが好ましく、また、前記前記画像制御手段は、音声コマンドの伝送異常を把握可能に構成されているのが好ましい。 The image control means preferably transmits the voice command by outputting a voice command specifying a voice signal to be reproduced to a data bus to a voice synthesis circuit for realizing a voice effect. Here, the voice command is preferably configured not to be effective when a transmission error occurs, and the image control unit is preferably configured to be able to recognize a voice command transmission error.
前記コンピュータ素子のデータバスとアドレスバスは、画像演出に同期した音声演出、ランプ演出、又は可動演出の全部又は一部を制御する制御プログラムを記憶するメモリ素子に接続されると共に、現在時刻を計時可能なリアルタイムクロックと、必要な演出データを記憶可能なメモリ素子にも接続されているのも好ましい。 The data bus and address bus of the computer element are connected to a memory element for storing a control program for controlling all or part of an audio effect, a lamp effect, or a movable effect synchronized with an image effect, and measures the current time. It is also preferable to be connected to a memory element capable of storing a possible real-time clock and necessary presentation data.
ここで、前記リアルタイムクロックと、前記メモリ素子は、共通する二次電池で永続的に駆動されているのが好ましく、前記コンピュータ素子には、シリアルデータの送受信が可能なシリアルポートが内蔵されており、ランプ演出、又は可動演出の全部又は一部は、シリアルポートを経由して実行されるのが好ましい。また、前記コンピュータ素子は、描画制御手段を通して、第1の表示装置と、第2の表示装置を制御しているのも好適である。 Here, the real-time clock and the memory element are preferably driven permanently by a common secondary battery, and the computer element has a built-in serial port capable of transmitting and receiving serial data. It is preferable that all or part of the lamp effect or the movable effect is executed via the serial port. It is also preferable that the computer element controls the first display device and the second display device through a drawing control means.
上記した本発明の遊技機によれば、複雑高度な演出動作を安定して実行することができる。 According to the above-described gaming machine of the present invention, it is possible to stably execute a complex and advanced performance operation.
以下、実施例に基づいて本発明を詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。 Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden outer frame 1 that is detachably mounted on an island structure, and a front frame 3 that is pivotably mounted via a hinge 2 fixed to the outer frame 1. It is configured. A game board 5 is detachably attached to the front frame 3 from the front side, not from the back side, and a glass door 6 and a front plate 7 are pivotally attached to the front side so as to be openable and closable.
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。一方、ガラス扉6の上部左右位置と下側には、全3個のスピーカが配置されている。上部に配置された2個のスピーカは、各々、左右チャネルR,Lの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。 On the outer periphery of the glass door 6, an electric lamp such as an LED lamp is arranged in a substantially C shape. On the other hand, at the upper left and right positions and the lower side of the glass door 6, all three speakers are arranged. The two speakers arranged in the upper part are each configured to output sound of the left and right channels R and L, and the lower speaker is configured to output heavy bass.
前面板7には、発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。 The front plate 7 is provided with an upper plate 8 for storing game balls for launching, and a lower plate 9 for storing game balls overflowing or extracted from the upper plate 8 and a launch handle at the lower part of the front frame 3. 10 are provided. The launch handle 10 is interlocked with the launch motor, and a game ball is launched by a striking rod that operates according to the rotation angle of the launch handle 10.
上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。 A chance button 11 is provided on the outer peripheral surface of the upper plate 8. The chance button 11 is provided at a position where it can be operated with the left hand of the player, and the player can operate the chance button 11 without releasing the right hand from the firing handle 10. The chance button 11 does not function normally, but when the game state becomes the button chance state, the built-in lamp is turned on and can be operated. The button chance state is a game state provided as necessary.
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。 On the right side of the upper plate 8, an operation panel 12 for ball lending operation with respect to the card-type ball lending machine is provided, a frequency display unit for displaying the remaining amount of the card with a three-digit number, and a ball of game balls for a predetermined amount A ball lending switch for instructing lending and a return switch for instructing to return the card at the end of the game are provided.
図2に示すように、遊技盤5の表面には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その略中央には、中央開口HOが設けられている。そして、中央開口HOの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。 As shown in FIG. 2, a guide rail 13 made of a metal outer rail and an inner rail is provided on the surface of the game board 5 in an annular shape, and a central opening HO is provided at the approximate center thereof. A movable effect body (not shown) is housed in a concealed state below the central opening HO, and at the time of a movable notice effect, the movable effect body rises into an exposed state so that a predetermined reliability can be obtained. The notice effect is realized. Here, the notice effect is an effect that informs indefinitely that a big hit state advantageous to the player will occur, and the reliability of the notice effect means the probability that the big hit state will result.
中央開口HOには、大型の液晶カラーディスプレイ(LCD)で構成された表示装置DSが配置されている。表示装置DSは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置DSは、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19とを有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Da〜Dc及びその周りでは、適宜な予告演出などが実行される。 A display device DS composed of a large liquid crystal color display (LCD) is disposed in the central opening HO. The display device DS is a device that variably displays a specific symbol related to the big hit state and displays a background image and various characters in an animated manner. This display device DS has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. In the special symbol display portions Da to Dc, there is a case where a reach effect that expects a big hit state is invited, and in the special symbol display portions Da to Dc and the surroundings, an appropriate notice effect is executed.
遊技球が落下移動する遊技領域には、第1図柄始動口15a、第2図柄始動口15b、第1大入賞口16a、第2大入賞口16b、普通入賞口17、及び、ゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。 In the game area in which the game ball falls and moves, the first symbol start port 15a, the second symbol start port 15b, the first big winning port 16a, the second big winning port 16b, the normal winning port 17 and the gate 18 are arranged. It is installed. Each of these winning openings 15 to 18 has a detection switch inside, and can detect the passage of a game ball.
第1図柄始動口15aの上部には、導入口INから進入した遊技球がシーソー状又はルーレット状に移動した後に、第1図柄始動口15に入賞可能に構成された演出ステージ14が配置されている。そして、第1図柄始動口15に遊技球が入賞すると、特別図柄表示部Da〜Dcの変動動作が開始されるよう構成されている。 On the upper part of the first symbol starting port 15a, there is arranged an effect stage 14 configured to be able to win a prize in the first symbol starting port 15 after the game ball entering from the introduction port IN moves in a seesaw shape or a roulette shape. Yes. And when a game ball wins the 1st symbol starting port 15, it is comprised so that the fluctuation | variation operation | movement of the special symbol display parts Da-Dc will be started.
第2図柄始動口15bは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。 The second symbol start port 15b is configured to be opened and closed by an electric tulip having a pair of left and right opening and closing claws. When the stop symbol after fluctuation of the normal symbol display unit 19 displays a winning symbol, a predetermined symbol is displayed. The opening / closing claw is opened only for a time or until a predetermined number of game balls are detected.
なお、普通図柄表示部19は、普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。 The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the gate 18 is detected, the normal symbol fluctuates for a predetermined time and is extracted when the game ball passes through the gate 18. The stop symbol determined by the selected lottery random value is displayed and stopped.
第1大入賞口16aは、前後方向に進退するスライド盤を有して構成され、第2大入賞口16bは、下端が軸支されて前方に開放する開閉板を有して構成されている。第1大入賞口16aや第2大入賞口16bの動作は、特に限定されないが、この実施例では、第1大入賞口16aは、第1図柄始動口15aに対応し、第2大入賞口16bは、第1図柄始動口15bに対応するよう構成されている。 The first big prize opening 16a is configured with a slide board that advances and retreats in the front-rear direction, and the second big prize opening 16b is configured with an opening / closing plate that is pivotally supported at the lower end and opens forward. . The operation of the first grand prize opening 16a and the second big prize opening 16b is not particularly limited. In this embodiment, the first big prize opening 16a corresponds to the first symbol start opening 15a, and the second big prize opening 16b is comprised corresponding to the 1st symbol starting port 15b.
すなわち、第1図柄始動口15aに遊技球が入賞すると、特別図柄表示部Da〜Dcの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Da〜Dcに整列すると、第1大当りたる特別遊技が開始され、第1大入賞口16aのスライド盤が、前方に開放されて遊技球の入賞が容易化される。 That is, when a game ball is won at the first symbol start opening 15a, the changing operation of the special symbol display portions Da to Dc is started. After that, when the predetermined big hit symbol is aligned with the special symbol display portions Da to Dc, the first big hit A special game is started, and the slide board of the first big winning opening 16a is opened forward to facilitate the winning of a game ball.
一方、第2図柄始動口15bへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Da〜Dcに整列すると、第2大当りたる特別遊技が開始され、第2大入賞口16bの開閉板が開放されて遊技球の入賞が容易化される。特別遊技(大当り状態)の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。 On the other hand, when a predetermined big hit symbol is aligned with the special symbol display portions Da to Dc as a result of the fluctuating motion started by winning the game ball in the second symbol start opening 15b, a special game corresponding to the second big hit is started, The open / close plate of the two major winning openings 16b is opened to facilitate the winning of game balls. The game value of a special game (hit state) varies according to the jackpot symbols to be arranged, but which game value is given is based on the lottery result according to the winning timing of the game ball in advance. It is determined.
典型的な大当り状態では、大入賞口16の開閉板が開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば15回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態(確変状態)となるという特典が付与される。 In a typical big hit state, the opening / closing plate closes when a predetermined time elapses after the opening / closing plate of the big winning opening 16 is opened or when a predetermined number (for example, 10) of game balls wins. Such an operation is continued up to 15 times, for example, and is controlled in a state advantageous to the player. In addition, when the stop symbol after the change of the special symbol display parts Da to Dc is a specific symbol among the special symbols, there is a privilege that the game after the end of the special game becomes a high probability state (probability variation state). Is granted.
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図であり、図4はその一部を詳細に図示したものである。図3に示す通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1、ABN2やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて表示装置DSを駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。 FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations, and FIG. 4 shows a part of it in detail. As shown in FIG. 3, the pachinko machine GM receives 24V AC and outputs various DC voltages, power supply abnormality signals ABN1, ABN2, a system reset signal (power reset signal) SYS, and the like, and a game control operation. Main control board 21 that centrally handles the sound, an effect control board 22 that executes a lamp effect and a sound effect based on a control command CMD received from the main control board 21, and a control command CMD ′ received from the effect control board 22 Based on the image control board 23 for driving the display device DS, the payout control board 24 for controlling the payout motor M based on the control command CMD "received from the main control board 21, and paying out the game balls, A launch control board 25 that launches a game ball in response to an operation is mainly configured.
但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インタフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インタフェイス基板27と画像インタフェイス基板28を経由して、画像制御基板23に伝送され、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板32を経由して、払出制御基板24に伝送される。制御コマンドCMD,CMD’,CMD”は、何れも16ビット長であるが、主制御基板21や払出制御基板24が関係する制御コマンドは、8ビット長毎に2回に分けてパラレル送信されている。一方、演出制御基板22から画像制御基板23に伝送される制御コマンドCMD’は、16ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。 However, in this embodiment, the control command CMD output from the main control board 21 is transmitted to the effect control board 22 via the command relay board 26 and the effect interface board 27. The control command CMD ′ output from the effect control board 22 is transmitted to the image control board 23 via the effect interface board 27 and the image interface board 28, and is output from the main control board 21. Is transmitted to the payout control board 24 via the main board relay board 32. Although the control commands CMD, CMD ′, and CMD ″ are all 16 bits long, the main control board 21 and the payout control board 24 are used. The control commands related to are transmitted in parallel every two 8 bit lengths. On the other hand, the control command CMD 'transmitted from the effect control board 22 to the image control board 23 is 16 bits in length and transmitted in parallel. Therefore, even when the notification effects including the movable notification effect are diversified and a large number of control commands are continuously transmitted and received, the processing can be completed quickly, and other control operations are not hindered.
ところで、本実施例では、演出インタフェイス基板27と演出制御基板22とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板28と画像制御基板23についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。 By the way, in the present embodiment, the production interface board 27 and the production control board 22 are directly connected to each other by a male connector and a female connector without passing through a wiring cable, and two circuit boards are laminated. . Similarly, with respect to the image interface board 28 and the image control board 23, two circuit boards are laminated by directly connecting a male connector and a female connector without going through a wiring cable. Therefore, even if the circuit configuration of each electronic circuit is complicated and sophisticated, the storage space of the entire board can be minimized, and noise resistance can be improved by minimizing the connection lines.
これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコン(MC)を備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24とインタフェイス基板27〜28に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22’、画像制御部23’、及び払出制御部24と言うことがある。すなわち、この実施例では、演出制御基板22と演出インタフェイス基板27とで演出制御部22’を構成し、画像制御基板23と画像インタフェイス基板28とで画像制御部23’を構成している。なお、演出制御部22’、画像制御部23’、及び払出制御部24の全部又は一部がサブ制御部である。 A computer circuit including a one-chip microcomputer (MC) is mounted on each of the main control board 21, the effect control board 22, the image control board 23, and the payout control board 24. Therefore, in this specification, the control board 21 to 24, the circuits mounted on the interface boards 27 to 28, and the operations realized by the circuits are generically named. May be referred to as a section 22 ′, an image control section 23 ′, and a payout control section 24. That is, in this embodiment, the effect control board 22 and the effect interface board 27 constitute an effect control part 22 ′, and the image control board 23 and the image interface board 28 constitute an image control part 23 ′. . Note that all or part of the effect control unit 22 ′, the image control unit 23 ′, and the payout control unit 24 are sub-control units.
また、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。 The pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the game board 5. The frame side member GM1 includes a front frame 3 on which a glass door 6 and a front plate 7 are pivotally attached, and a wooden outer frame 1 on the outside thereof. Is fixedly installed. On the other hand, the board side member GM2 is replaced in response to the model change, and a new board side member GM2 is attached to the frame side member GM1 instead of the original board side member. All except the frame side member 1 is the panel side member GM2.
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板35とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DSやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。 As shown in the broken line frame in FIG. 3, the frame-side member GM1 includes a power supply board 20, a payout control board 24, a launch control board 25, and a frame relay board 35. Each is fixed in place on the front frame 3. On the other hand, a main control board 21, an effect control board 22, and an image control board 23 are fixed to the back of the game board 5 together with the display device DS and other circuit boards. And the frame side member GM1 and the board | substrate side member GM2 are electrically connected by the connection connectors C1-C4 concentratedly arranged in one place.
電源基板20は、接続コネクタC2を通して、主基板中継基板32に接続され、接続コネクタC3を通して、電源中継基板33に接続されている。電源基板20には、交流電源の投入と遮断とを監視する電源監視部MNTが設けられている。電源監視部MNTは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号SYSをLレベルに維持した後に、これをHレベルに遷移させる。 The power supply board 20 is connected to the main board relay board 32 through the connection connector C2, and is connected to the power supply relay board 33 through the connection connector C3. The power supply board 20 is provided with a power supply monitoring unit MNT that monitors whether AC power is turned on or off. When power supply monitoring unit MNT detects that AC power is turned on, it maintains system reset signal SYS at L level for a predetermined time, and then transitions it to H level.
また、電源監視部MNTは、交流電源の遮断を検知すると、電源異常信号ABN1,ABN2を、直ちにLレベルに遷移させる。電源異常信号ABN1,ABN2は、電源投入後に速やかにHレベルとなる。 Further, when power supply monitoring unit MNT detects the interruption of the AC power supply, power supply abnormality signals ABN1 and ABN2 are immediately shifted to the L level. The power supply abnormality signals ABN1 and ABN2 quickly become H level after the power is turned on.
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入(通常は電源スイッチのON)を検知してHレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Hレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号SYSがCPUをリセットすることはない。なお、電源異常信号ABN1,ABN2は、交流電源の瞬停状態でも出力される。 Incidentally, the system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. For this reason, after detecting the turning-on of the AC power supply (usually turning on the power switch) and increasing it to the H level, the H level is maintained unless the DC power supply voltage drops to an abnormal level. Therefore, even if the AC power supply is in an instantaneous power interruption state while the DC power supply voltage is maintained, the system reset signal SYS does not reset the CPU. The power supply abnormality signals ABN1 and ABN2 are also output even when the AC power supply is instantaneously stopped.
主基板中継基板32は、電源基板20から出力される電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板33は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板27に出力している。演出インタフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22’と画像制御部23’に出力している。 The main board relay board 32 outputs the power abnormality signal ABN1, the backup power supply BAK, and DC5V, DC12V, and DC32V output from the power board 20 to the main control unit 21 as they are. On the other hand, the power relay board 33 outputs the system reset signal SYS received from the power board 20 and the AC and DC power supply voltages to the effect interface board 27 as they are. The effect interface board 27 outputs the received system reset signal SYS to the effect control unit 22 'and the image control unit 23' as it is.
一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。 On the other hand, the payout control board 24 is directly connected to the power supply board 20 without going through the relay board, and directly receives the same power abnormality signal ABN2 and backup power supply BAK as the main control unit 21 receives together with other power supply voltages. Is receiving.
電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22’と画像制御部23’のワンチップマイコンは、その他のIC素子と共に電源リセットされるようになっている。 The system reset signal SYS output from the power supply board 20 is a power supply reset signal indicating that the AC power supply 24V has been applied to the power supply board 20, and one of the effect control unit 22 ′ and the image control unit 23 ′ is generated by the power supply reset signal. The chip microcomputer is reset together with other IC elements.
但し、このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号(CPUリセット信号)が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。演出制御部22’と画像制御部23’は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。 However, the system reset signal SYS is not supplied to the main control unit 21 and the payout control unit 24, and a power reset signal (CPU reset signal) is generated in the reset circuit RST of each of the circuit boards 21 and 24. ing. Therefore, for example, even if the connection connector C2 is rattled or noise is superimposed on the wiring cable, there is no possibility that the CPU of the main control unit 21 or the payout control unit 24 is abnormally reset. The production control unit 22 ′ and the image control unit 23 ′ perform production operations dependently on the basis of the control command from the main control unit 21, so that the power supply board 20 is avoided in order to avoid complication of the circuit configuration. The system reset signal SYS output from is used.
ところで、主制御部21や払出制御部24に設けられたリセット回路RSTは、各々ウォッチドッグタイマを内蔵しており、各制御部21,24のCPUから、定時的なクリアパルスを受けない限り、各CPUは強制的にリセットされる。 By the way, the reset circuits RST provided in the main control unit 21 and the payout control unit 24 each have a built-in watchdog timer, and unless a regular clear pulse is received from the CPUs of the control units 21 and 24, Each CPU is forcibly reset.
また、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CLRは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。 In this embodiment, the RAM clear signal CLR is generated by the main control unit 21 and transmitted to the one-chip microcomputer of the main control unit 21 and the payout control unit 24. Here, the RAM clear signal CLR is a signal for deciding whether or not to initialize all the areas of the built-in RAM of the one-chip microcomputer of each control unit 21 and 24. The initialization switch SW operated by the attendant is turned on. It has a value corresponding to the / OFF state.
主制御部21及び払出制御部24は、電源基板20から電源異常信号ABN1,ABN2を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部24は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。 The main control unit 21 and the payout control unit 24 receive the power supply abnormality signals ABN1 and ABN2 from the power supply board 20 to start necessary end processing prior to a power failure or business end. The backup power supply BAK is a DC5V DC power source that retains data in the RAM of the one-chip microcomputer of the main control unit 21 and the payout control unit 24 even after the AC power supply 24V is shut off due to business termination or power failure. Therefore, the main control unit 21 and the payout control unit 24 can resume the game operation before power-off after power-on (power backup function). This pachinko machine is designed to retain the stored contents of the RAM of each one-chip microcomputer for at least several days.
図3に示す通り、主制御部21は、主基板中継基板32を経由して、払出制御部24に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONや、動作開始信号BGNを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号BGNは、電源投入後、払出制御部24の初期動作が完了したことを主制御部21に通知する信号である。 As shown in FIG. 3, the main control unit 21 transmits a control command CMD ″ to the payout control unit 24 via the main board relay board 32, while the payout control unit 24 indicates a game ball payout operation. A prize ball counting signal, a status signal CON relating to an abnormality in the payout operation, and an operation start signal BGN are received, and the status signal CON includes, for example, a replenishment signal, a payout shortage error signal, and a lower plate full signal. The operation start signal BGN is a signal for notifying the main control unit 21 that the initial operation of the payout control unit 24 has been completed after the power is turned on.
また、主制御部21は、遊技盤中継基板31を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から配電された電源電圧VB(12V)で動作するよう構成されている。また、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェイスICで、TTLレベル又はCMOSレベルのスイッチ信号に変換された上で、主制御部21に伝送される。 The main control unit 21 is connected to each game component of the game board 5 via the game board relay board 31. And while receiving the switch signal of the detection switch built in each winning opening 16-18 on a game board, solenoids, such as an electric tulip, are driven. The solenoids and the detection switch are configured to operate with the power supply voltage VB (12 V) distributed from the main control unit 21. Each switch signal indicating a winning state to the symbol start opening 15 is converted to a TTL level or CMOS level switch signal by an interface IC that operates with the power supply voltage VB (12 V) and the power supply voltage Vcc (5 V). And then transmitted to the main control unit 21.
先に説明した通り、演出制御基板22と演出インタフェイス基板27とはコネクタ連結によって一体化されており、演出制御部22’は、電源中継基板33を経由して、電源基板20から各レベルの直流電圧(5V,12V,32V)と、システムリセット信号SYSを受けている(図3及び図4参照)。 As described above, the effect control board 22 and the effect interface board 27 are integrated by connector connection, and the effect control unit 22 ′ is connected to each level from the power supply board 20 via the power relay board 33. A DC voltage (5V, 12V, 32V) and a system reset signal SYS are received (see FIGS. 3 and 4).
また、演出制御部22’は、コマンド中継基板26を経由して、主制御部21から制御コマンドCMDとストローブ信号STBとを受けている(図3及び図4参照)。但し、製品の開発段階などで実行される動作試験においては、検査装置から演出制御部22’に対して各種のテスト用の制御コマンドがストローブ信号と共に供給される。 The effect control unit 22 'receives the control command CMD and the strobe signal STB from the main control unit 21 via the command relay board 26 (see FIGS. 3 and 4). However, in an operation test executed at the product development stage or the like, various test control commands are supplied from the inspection device to the effect control unit 22 'together with a strobe signal.
演出制御部22’は、ランプ駆動基板29にランプ駆動信号を出力することで多数のLEDランプや電飾ランプで構成されたランプ群を駆動している。また、モータ/ランプ駆動基板30に、ランプ駆動信号及びモータ駆動信号を出力することで、ランプ群を駆動すると共に、複数のステッピングモータで構成された演出モータ群M1〜Mnを駆動している。なお、ランプ駆動信号とモータ駆動信号は、何れもシリアル信号であり、演出内容を豊富化するべくランプ個数や演出モータ個数を如何に増やしても、配線ケーブルが増加することがなく、機器構成が簡素化される。 The effect control unit 22 ′ drives a lamp group composed of a large number of LED lamps and electric lamps by outputting a lamp driving signal to the lamp driving substrate 29. Further, by outputting a lamp drive signal and a motor drive signal to the motor / lamp drive board 30, the lamp group is driven and the effect motor groups M1 to Mn configured by a plurality of stepping motors are driven. Note that the lamp drive signal and the motor drive signal are both serial signals, and no matter how much the number of lamps or production motors is increased in order to enrich the production contents, the number of wiring cables will not increase, and the equipment configuration will be Simplified.
ランプ群は、ほぼ定常的にランプ演出を実現する一方、演出モータ群は、突然動作を開始して、可動演出体による可動予告演出を実現している。 The lamp group realizes the lamp effect almost constantly, while the effect motor group suddenly starts operation and realizes the movable notice effect by the movable effector.
また、演出制御部22’は、画像制御部23’に対して、制御コマンドCMD’及びストローブ信号STB’と、電源基板20から受けたシステムリセット信号SYSと、2種類の直流電圧(12V,5V)とを出力している(図3及び図4参照)。 In addition, the effect control unit 22 ′ sends a control command CMD ′ and a strobe signal STB ′ to the image control unit 23 ′, a system reset signal SYS received from the power supply board 20, and two types of DC voltages (12V, 5V). ) Is output (see FIGS. 3 and 4).
そして、画像制御部23’では、制御コマンドCMD’に基づいて表示装置DSを駆動して各種の画像演出を実行している。図4に示す通り、表示装置DSは、LEDバックライトによって発光しており、画像インタフェイス基板28から5対のLVDS(低電圧差動伝送Low voltage differential signaling)信号と、バックライト電源電圧(12V)とを受けて駆動されている。表示装置DSのバックライト光は、PWM制御による輝度が制御可能に構成されている。 Then, the image controller 23 'drives the display device DS based on the control command CMD' to execute various image effects. As shown in FIG. 4, the display device DS emits light by the LED backlight, and five pairs of LVDS (Low voltage differential signaling) signals from the image interface board 28 and the backlight power supply voltage (12 V). ) And driven. The backlight of the display device DS is configured such that the luminance by PWM control can be controlled.
続いて、図4に基づいて、上記した演出制御部22’と画像制御部23’の構成を更に詳細に説明する。図4に示す通り、演出インタフェイス基板27は、電源中継基板33を経由して、電源基板20から3種類の直流電圧(5V,12V,32V)を受けている。ここで、直流電圧5Vは、デジタル論理回路の電源電圧として、演出インタフェイス基板27、ランプ駆動基板29、モータ/ランプ駆動基板30、画像インタフェイス基板28、及び画像制御基板23に配電されて各デジタル回路を動作させている。 Next, the configurations of the effect control unit 22 'and the image control unit 23' described above will be described in more detail with reference to FIG. As shown in FIG. 4, the production interface board 27 receives three types of DC voltages (5V, 12V, and 32V) from the power supply board 20 via the power supply relay board 33. Here, the DC voltage 5V is distributed to the rendering interface board 27, the lamp driving board 29, the motor / lamp driving board 30, the image interface board 28, and the image control board 23 as the power supply voltage of the digital logic circuit. The digital circuit is operating.
但し、演出制御基板22には、直流電圧5Vが配電されておらず、12VからDC/DCコンバータで降圧された直流電圧3.3Vと、3.3VからDC/DCコンバータで更に降圧された直流電圧1.8Vだけが、演出インタフェイス基板27から演出制御基板22に配電されている。 However, the direct current voltage 5V is not distributed on the effect control board 22, and the direct current voltage 3.3V stepped down from 12V by the DC / DC converter and the direct current stepped down from 3.3V by the DC / DC converter. Only the voltage 1.8V is distributed from the production interface board 27 to the production control board 22.
このように、本実施例の演出制御基板22は、全ての回路が、電源電圧3.3V又はそれ以下の電源電圧で駆動されているので、電源電圧を5Vで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板22の直上に演出インタフェイス基板27を配置して積層しても放熱上の問題が生じない。 In this way, the production control board 22 of the present embodiment is driven by the power supply voltage of 3.3V or lower because all the circuits are driven. Therefore, even if the production interface board 27 is arranged and laminated immediately above the production control board 22, there is no problem in heat dissipation.
また、演出インタフェイス基板27が、電源基板20から受けた直流電圧12Vは、そのままデジタルアンプ46の電源電圧として使用されると共に、モータ/ランプ駆動基板30とランプ駆動基板29に配電されて各ランプ群の電源電圧となる。一方、電源基板20から受けた直流電圧32Vは、演出インタフェイス基板のDC/DCコンバータにおいて直流電圧13Vに降圧されて、モータ/ランプ駆動基板30に配電されている。 The direct current voltage 12V received from the power supply board 20 by the effect interface board 27 is used as the power supply voltage of the digital amplifier 46 as it is, and is distributed to the motor / lamp drive board 30 and the lamp drive board 29 for each lamp. Group power supply voltage. On the other hand, the direct current voltage 32V received from the power supply board 20 is stepped down to the direct current voltage 13V in the DC / DC converter of the production interface board and distributed to the motor / lamp drive board 30.
図4に示すように、演出制御部22’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン40と、ワンチップマイコン40の制御プログラムPGMeや各種の演出データENを記憶するフラッシュメモリ(flash memory)41と、ワンチップマイコン40からの指示に基づいて音声信号を再生して出力する音声合成回路42と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ43とを備えて構成されている。 As shown in FIG. 4, the effect control unit 22 ′ includes a one-chip microcomputer 40 that executes processing such as a sound effect, a lamp effect, a notice effect by an effect movable body, and data transfer, and a control program PGMe of the one-chip microcomputer 40. A flash memory 41 for storing various effect data EN, a voice synthesis circuit 42 for reproducing and outputting a voice signal based on an instruction from the one-chip microcomputer 40, and original data of the reproduced voice signal An audio memory 43 for storing certain compressed audio data is provided.
なお、音声合成回路42と、音声用メモリ43とは、26ビット長の音声アドレスバスと、16ビット長の音声データバスで接続されている。そのため、音声用メモリ43には、1Gビットの圧縮音声データが記憶可能となる。そして、音声アドレスバス(26ビット)で指定される圧縮音声データ(16ビット)が、音声データバスに出力され、音声合成回路42において伸張されて音声データが再生される。 The voice synthesis circuit 42 and the voice memory 43 are connected by a 26-bit voice address bus and a 16-bit voice data bus. Therefore, 1G-bit compressed audio data can be stored in the audio memory 43. Then, the compressed voice data (16 bits) designated by the voice address bus (26 bits) is output to the voice data bus, and is decompressed by the voice synthesis circuit 42 to reproduce the voice data.
ところで、本実施例の場合、フラッシュメモリ41に記憶されている演出データENには、ランプ演出や音声演出の演出進行を管理するシナリオデータと、LEDの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、1ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。 Incidentally, in the case of the present embodiment, the effect data EN stored in the flash memory 41 includes scenario data for managing the progress of the effect of the lamp effect and the sound effect, the lamp drive data for determining the blinking mode of the LED, the motor Motor driving data for determining the rotation mode of the motor. The lamp driving data and the motor driving data are sequentially output bit by bit to become a lamp driving serial signal and a motor driving serial signal.
図4や図8に示す通り、ワンチップマイコン40と、フラッシュメモリ41とは、23ビット長のCPUアドレスバスと、16ビット長のCPUデータバスとで接続されている。実施例のフラッシュメモリ41は、8M(=223)×16ビットのメモリ容量を有するが、フラッシュメモリ41に記憶されている制御プログラムには、演出データENを含んだ制御プログラムPGMeの全体について、チェックサム演算を実行するプログラムが内蔵されている。このチェックサム演算は、フラッシュメモリ41のデータを1バイト単位で加算し、その加算結果を2バイト長で保存する処理をしている。したがって、チェックサム値は、2バイト長となる。 As shown in FIGS. 4 and 8, the one-chip microcomputer 40 and the flash memory 41 are connected by a 23-bit CPU address bus and a 16-bit CPU data bus. The flash memory 41 of the embodiment has a memory capacity of 8M (= 223) × 16 bits. However, the control program stored in the flash memory 41 is checked for the entire control program PGMe including the effect data EN. Built-in program that performs sum calculation. In this checksum calculation, data in the flash memory 41 is added in units of 1 byte, and the result of the addition is stored in a 2-byte length. Therefore, the checksum value is 2 bytes long.
ところで、ワンチップマイコン40、フラッシュメモリ41、及び音声用メモリ43は、電源電圧3.3Vで動作しており、また、音声合成回路42は、電源電圧3.3V及び電源電圧1.8Vで動作しており大幅な省電力化が実現されている。ここで、1.8Vは、音声合成回路のコンピュータ・コア部の電源電圧であり、3.3Vは、I/O部の電源電圧である。 By the way, the one-chip microcomputer 40, the flash memory 41, and the voice memory 43 operate at the power supply voltage 3.3V, and the voice synthesis circuit 42 operates at the power supply voltage 3.3V and the power supply voltage 1.8V. Therefore, significant power saving is realized. Here, 1.8V is the power supply voltage of the computer core part of the speech synthesis circuit, and 3.3V is the power supply voltage of the I / O part.
ワンチップマイコン40には、複数のパラレル入出力ポートPIOが内蔵されている。そして、第1入力ポートPO1には、主制御部21からの制御コマンドCMD及びストローブ信号STBが入力され、第2入力ポートPO2からは、制御コマンドCMD’及びストローブ信号STB’が出力されるよう構成されている。 The one-chip microcomputer 40 includes a plurality of parallel input / output ports PIO. The control command CMD and the strobe signal STB from the main control unit 21 are input to the first input port PO1, and the control command CMD ′ and the strobe signal STB ′ are output from the second input port PO2. Has been.
具体的には、第1入力ポートPO1には、主制御基板21から出力された制御コマンドCMDとストローブ信号(割込み信号)STBとが、演出インタフェイス基板27のバッファ44において、電源電圧3.3Vに対応する論理レベルに変換されて8ビット単位で二回に分けて供給される。そして、割込み信号STBは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部22’は、制御コマンドCMDを取得するよう構成されている。 Specifically, the control command CMD and the strobe signal (interrupt signal) STB output from the main control board 21 are supplied to the first input port PO1 at the power supply voltage 3.3V in the buffer 44 of the effect interface board 27. Is converted into a logic level corresponding to, and supplied twice in units of 8 bits. The interrupt signal STB is supplied to the interrupt terminal of the one-chip microcomputer, and the effect control unit 22 'is configured to acquire the control command CMD by the reception interrupt process.
演出制御部22’が取得する制御コマンドCMDには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド(変動パターンコマンド)や、図柄種別を指定する制御コマンド(図柄指定コマンド)が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。 The control command CMD acquired by the effect control unit 22 ′ includes (1) an abnormality notification and other notification control commands, and (2) control for specifying an outline of various effect operations resulting from winning at the symbol start opening. A command (variation pattern command) and a control command (symbol designation command) for designating a symbol type are included. Here, the outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end and the result of winning or failing in the jackpot lottery.
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報(15R確変、2R確変、15R通常、2R通常など)を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。 In addition, the symbol designating command includes information for identifying information on the jackpot type (15R probability variation, 2R probability variation, 15R normal, 2R normal, etc.) in the case of a jackpot according to the result of the jackpot lottery. In some cases, information for identifying a loss is included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end, and the result of success or failure in the big hit lottery. In addition to these, the change pattern command including the presence or absence of the reach effect or the notice effect may be specified, but even in this case, the specific content of the effect content is not specified.
そのため、演出制御部22’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、LED群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部23’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドCMD’を出力する。 Therefore, when the change pattern command is acquired, the effect control unit 22 ′ performs an effect lottery subsequently to further specify the effect outline specified by the acquired change pattern command. For example, the specific contents of the reach effect and the notice effect are determined. Then, in accordance with the determined specific game content, a lamp effect by blinking LEDs and a sound effect preparation operation by a speaker are performed, and an effect operation by a lamp or speaker is performed on the image control unit 23 ′. A control command CMD ′ relating to the synchronized image effect is output.
このような演出動作に同期した画像演出を実現するため、演出制御部22’は、第2入力ポートPO2を通して、画像制御部23’に対するストローブ信号(割込み信号)STB’と共に、16ビット長の制御コマンドCMD’を演出インタフェイス基板27に向けて出力している。なお、演出制御部22’は、図柄指定コマンドや、表示装置DSに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その8ビット単位の制御コマンドを、16ビット長に纏めた状態で、割込み信号STB’と共に演出インタフェイス基板27に向けて出力している。 In order to realize such an image effect synchronized with the effect operation, the effect control unit 22 ′ controls the 16-bit length together with the strobe signal (interrupt signal) STB ′ for the image control unit 23 ′ through the second input port PO2. The command CMD ′ is output toward the effect interface board 27. In addition, when receiving the symbol designating command, the notification control command related to the display device DS, and other control commands, the effect control unit 22 ′ collects the control commands in units of 8 bits into a 16-bit length. In this state, it is output toward the effect interface board 27 together with the interrupt signal STB ′.
上記した演出制御基板22の構成に対応して、演出インタフェイス基板27には出力バッファ45が設けられており、16ビット長の制御コマンドCMD’と1ビット長の割込み信号STB’を画像インタフェイス基板28に出力している。そして、これらのデータCMD’,STB’は、画像インタフェイス基板28を経由して、画像制御基板23に伝送される。 Corresponding to the configuration of the production control board 22 described above, the production interface board 27 is provided with an output buffer 45, and a 16-bit control command CMD ′ and a 1-bit interrupt signal STB ′ are sent to the image interface. It is output to the substrate 28. These data CMD ′ and STB ′ are transmitted to the image control board 23 via the image interface board 28.
また、演出インタフェイス基板27には、音声合成回路42から出力される音声信号を受けるデジタルアンプ46が配置されている。先に説明した通り、音声合成回路42は、3.3Vと1.8Vの電源電圧で動作しており、また、デジタルアンプ46は、電源電圧12VでD級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。 The effect interface board 27 is provided with a digital amplifier 46 that receives the audio signal output from the audio synthesis circuit 42. As described above, the speech synthesis circuit 42 operates with power supply voltages of 3.3 V and 1.8 V, and the digital amplifier 46 performs class D amplification operation with a power supply voltage of 12 V, reducing power consumption. It is possible to produce a loud sound while suppressing it.
そして、デジタルアンプ46の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路42は、3チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路42とデジタルアンプ46との配線が複雑化する。 The left and right speakers at the upper part of the gaming machine and the speakers at the lower part of the gaming machine are driven by the output of the digital amplifier 46. Therefore, the voice synthesis circuit 42 needs to generate a three-channel voice signal, and if this is transmitted in parallel, the wiring between the voice synthesis circuit 42 and the digital amplifier 46 becomes complicated.
そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路42とデジタルアンプ46との間は、4本の信号線で接続されており、具体的には、転送クロック信号SCLKと、チャネル制御信号LRCLKと、2ビット長のシリアル信号SDATA1,SDATA2との合計4ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは3.3Vである。 Therefore, in this embodiment, the voice synthesis circuit 42 and the digital amplifier 46 are connected by four signal lines in order to prevent deterioration of sound quality and avoid complicated wiring. In this case, the transfer clock signal SCLK, the channel control signal LRCLK, and the 2-bit length serial signals SDATA1 and SDATA2 are suppressed to a total of 4 bit signal lines. Note that the amplitude level of any signal is 3.3V.
ここで、SDATA1は、遊技機上部に配置された左右スピーカのステレオ信号R,Lを特定するPCMデータについてのシリアル信号であり、SDATA2は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するPCMデータについてのシリアル信号である。そして、音声合成回路42は、チャネル制御信号LRCLKをLレベルに維持した状態で、左チャネルの音声信号Lを伝送し、チャネル制御信号LRCLKをHレベルに維持した状態で、右チャネルの音声信号Rを伝送する。重低音スピーカは、本実施例では1個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。 Here, SDATA1 is a serial signal for PCM data specifying the stereo signals R and L of the left and right speakers arranged at the upper part of the gaming machine, and SDATA2 is a monaural signal of the heavy bass speaker arranged at the lower part of the gaming machine. This is a serial signal for the PCM data to be specified. The voice synthesis circuit 42 transmits the left channel audio signal L while maintaining the channel control signal LRCLK at the L level, and maintains the channel control signal LRCLK at H level while maintaining the channel control signal LRCLK at the L level. Is transmitted. Since there is one heavy bass speaker in this embodiment, a monaural audio signal is transmitted, but it is of course possible to transmit it as a stereo audio signal.
何れにしても本実施例では、4種類の音声信号を4本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少ない。アナログ伝送を採る場合には、ケーブル本数は同数であるが、3.3V振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。 In any case, in this embodiment, four types of audio signals can be transmitted with four cables, and therefore, signal transmission without audio deterioration due to noise can be performed with the minimum number of cables. That is, since it is serial transmission, the number of cables is overwhelmingly smaller than parallel transmission. When analog transmission is employed, the number of cables is the same, but noise is superimposed on an analog signal having an amplitude of 3.3 V, and the sound quality is greatly deteriorated. On the other hand, when the amplitude level is increased, the power supply wiring becomes complicated and the power consumption increases.
このようなシリアル信号SDATA1,SDATA2は、クロック信号SCLKの立上りエッジに同期して、デジタルアンプ46に取得される。そして、デジタルアンプ46内部で、所定ビット長毎にパラレル変換され、DA変換後にD級増幅されて各スピーカに供給されている。 Such serial signals SDATA1 and SDATA2 are acquired by the digital amplifier 46 in synchronization with the rising edge of the clock signal SCLK. In the digital amplifier 46, parallel conversion is performed for each predetermined bit length, and after D / A conversion, D-class amplification is performed and supplied to each speaker.
デジタルアンプ46の内部構成は適宜であるが、図5は、デジタルアンプとしてYDA171(YAMAHA)を使用した場合の内部構成図を示している。このような内部構成に限定されないが、何れにしても、本実施例では、音声合成回路42とデジタルアンプ46とをシリアル回線で接続するので、PCMデータ(音声データ)のビット長を如何に増やして高音質化を実現しても配線ケーブルその他を変更する必要がなく、回路構成の簡素化を維持することができる。 Although the internal configuration of the digital amplifier 46 is appropriate, FIG. 5 shows an internal configuration diagram when YDA171 (YAMAHA) is used as the digital amplifier. Although it is not limited to such an internal configuration, in any case, in this embodiment, since the voice synthesis circuit 42 and the digital amplifier 46 are connected by a serial line, the bit length of the PCM data (voice data) is increased. Even if the sound quality is improved, it is not necessary to change the wiring cable and the like, and the circuit configuration can be simplified.
また、演出インタフェイス基板27には、ワンチップマイコン40から出力されるシリアルデータを出力するバッファ回路47,48が設けられている。ここで、出力バッファ47は、ワンチップマイコン40から伝送されたランプ駆動信号(シリアル信号)を、ランプ駆動基板29に配置されたシフトレジスタ回路に転送している。そして、ランプ駆動基板29のシフトレジスタ回路(不図示)では、ランプ駆動信号をパラレル信号に変換してLEDランプ群を駆動している。 In addition, the effect interface board 27 is provided with buffer circuits 47 and 48 for outputting serial data output from the one-chip microcomputer 40. Here, the output buffer 47 transfers the lamp driving signal (serial signal) transmitted from the one-chip microcomputer 40 to a shift register circuit disposed on the lamp driving substrate 29. A shift register circuit (not shown) on the lamp driving substrate 29 converts the lamp driving signal into a parallel signal and drives the LED lamp group.
もう一方のバッファ回路48は、入出力バッファとして機能しており、ワンチップマイコン40から伝送されたシリアル信号をモータ/ランプ駆動基板30に、そのまま転送する一方、一群の演出モータM1〜Mnの原点位置を示す原点センサ信号(シリアル信号)をワンチップマイコン40に転送している。 The other buffer circuit 48 functions as an input / output buffer and transfers the serial signal transmitted from the one-chip microcomputer 40 to the motor / lamp drive board 30 as it is, while the origin of the group of effect motors M1 to Mn. An origin sensor signal (serial signal) indicating the position is transferred to the one-chip microcomputer 40.
本実施例の場合、ワンチップマイコン40からバッファ回路48に伝送されたシリアル信号は、ランプ群を点灯させるためのランプ駆動信号(シリアル信号)と、演出モータを回転させるためのモータ駆動信号(シリアル信号)とが連続するよう構成されている。そして、モータ/ランプ駆動基板30では、これら一連のシリアル信号を16ビット長毎に分断すると共に、各16ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドCMDに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータM1〜Mnを回転させて適宜な可動予告演出を実行している。 In the case of the present embodiment, the serial signal transmitted from the one-chip microcomputer 40 to the buffer circuit 48 includes a lamp driving signal (serial signal) for lighting the lamp group and a motor driving signal (serial) for rotating the effect motor. Signal) is continuous. The motor / lamp drive board 30 divides the series of serial signals into 16-bit lengths and converts each 16-bit length into a parallel signal to execute a lamp effect and a movable notice effect. Specifically, a series of lamp effects is executed as the effect operation determined by lottery in response to the control command CMD, and when a motor drive signal is received, the effect motors M1 to Mn are rotated to appropriately A movable notice effect is being executed.
図6(a)は、モータ/ランプ駆動基板30の回路構成を、具体的に示すブロック図である。図示の通り、モータ/ランプ駆動基板30は、演出モータM1〜Mnの原点センサ信号をシリアル変換するPS変換部50と、PS変換部50への制御信号をワンチップマイコン40から受ける入力バッファ51と、直流電圧13Vを12Vに降圧する降圧部52と、ランプ駆動信号やモータ駆動信号をワンチップマイコン40から受ける入力バッファ53と、ランプ群や演出モータ群を駆動制御する駆動制御部54,55と、各演出モータの駆動電流を受けるシンクドライバ56とを有して構成されている。PS変換部50、入力バッファ51,53、駆動制御部54、及び、シンクドライバ56は、直流電圧5Vを電源電圧として動作している。 FIG. 6A is a block diagram specifically showing the circuit configuration of the motor / lamp drive board 30. As shown in the figure, the motor / lamp drive board 30 includes a PS converter 50 that serially converts the origin sensor signals of the effect motors M1 to Mn, and an input buffer 51 that receives a control signal for the PS converter 50 from the one-chip microcomputer 40. A step-down unit 52 that steps down the DC voltage 13V to 12V, an input buffer 53 that receives a lamp drive signal and a motor drive signal from the one-chip microcomputer 40, and drive control units 54 and 55 that drive and control a lamp group and a production motor group. The sink driver 56 receives the drive current of each effect motor. The PS conversion unit 50, the input buffers 51 and 53, the drive control unit 54, and the sink driver 56 operate using a DC voltage of 5V as a power supply voltage.
原点センサ信号は、演出モータM1〜Mnが原点に位置するか否かを検出する原点センサの出力であり、各原点センサは、直流電圧12V又は5Vを電源電圧としている。これら各1ビットで全nビットの原点センサ信号は、ワンチップマイコン40が出力する保持信号LOADに同期して、PS変換部51に取得され、PS変換部51は、ワンチップマイコン40から受ける転送クロックCKに同期して、原点センサ信号をシリアル信号に変換してワンチップマイコン40に伝送している。 The origin sensor signal is an output of an origin sensor that detects whether or not the production motors M1 to Mn are located at the origin, and each origin sensor uses a DC voltage of 12V or 5V as a power supply voltage. These 1-bit and n-bit origin sensor signals are acquired by the PS converter 51 in synchronization with the hold signal LOAD output from the one-chip microcomputer 40, and the PS converter 51 receives the transfer received from the one-chip microcomputer 40. In synchronization with the clock CK, the origin sensor signal is converted into a serial signal and transmitted to the one-chip microcomputer 40.
このように、本実施例では、各演出モータM1〜Mnが原点に位置しているか否かを、ワンチップマイコン40が適宜に把握できるよう構成されている。なお、各原点センサの電源電圧として、電磁ノイズが重畳する可能性のある電源ライン(13V)とは別系統の直流電圧(12V,5V)を使用することで誤判定の可能性を大幅に低減させている。 As described above, in this embodiment, the one-chip microcomputer 40 can appropriately grasp whether or not each effect motor M1 to Mn is located at the origin. In addition, the possibility of misjudgment is greatly reduced by using a DC voltage (12V, 5V) of a different system from the power supply line (13V) where electromagnetic noise may be superimposed as the power supply voltage of each origin sensor. I am letting.
次に、降圧部52は、その入力側13Vが各ランプの駆動電源として使用され、出力側12Vが演出モータM1〜Mnの駆動電源として使用され、電源ラインが互いに分離されている。また、先に説明した通り、入力バッファ53や、駆動制御部54,55は、直流電圧13Vとは全く別系統に生成された直流電圧5Vを電源電圧としている。 Next, in the step-down unit 52, the input side 13V is used as a driving power source for each lamp, the output side 12V is used as a driving power source for the effect motors M1 to Mn, and the power source lines are separated from each other. Further, as described above, the input buffer 53 and the drive control units 54 and 55 use the DC voltage 5V generated in a completely different system from the DC voltage 13V as the power supply voltage.
そのため、大型の演出モータ群M1〜Mnが突発的に動作を開始しても、各ランプのランプ駆動信号に電源ノイズなどの影響が及ぶ可能性が極めて低い。同様に、各ランプを高輝度で激しく点滅させても、各演出モータM1〜Mnのモータ駆動信号に電源ノイズなどの影響が及ぶ可能性の極めて低い。 Therefore, even if the large production motor groups M1 to Mn suddenly start operation, there is a very low possibility that the lamp drive signal of each lamp is affected by power supply noise or the like. Similarly, even if the lamps are flashed violently with high luminance, the possibility that the motor drive signals of the effect motors M1 to Mn are affected by power supply noise or the like is extremely low.
ところで、演出モータ用の駆動制御部54と、ランプ用の駆動制御部55は、何れも同一構成であり、ワンチップマイコン40から、動作制御信号ENと、シリアル信号DATAと、転送クロック信号CKとを共通に受けて動作している。なお、シリアル信号DATAには、ランプ駆動信号とモータ駆動信号とが含まれている。 By the way, the drive control unit 54 for the production motor and the drive control unit 55 for the lamp have the same configuration. From the one-chip microcomputer 40, the operation control signal EN, the serial signal DATA, and the transfer clock signal CK Are operating in common. The serial signal DATA includes a lamp driving signal and a motor driving signal.
この駆動制御部54,55は、例えば、5ビット長のアドレス端子(A0−A4)を有して、適宜にアドレスが付番可能に構成されている。この実施例では、5ビット長のアドレス端子(A0−A4)は、ハードウェア構成として、予めHレベル又はLレベルに固定的に付番されている。 The drive control units 54 and 55 have, for example, 5-bit length address terminals (A0 to A4), and are configured so that addresses can be appropriately assigned. In this embodiment, the address terminals (A0 to A4) having a 5-bit length are fixedly assigned in advance to the H level or the L level as a hardware configuration.
また駆動制御部54,55は、内部の多数の制御レジスタR1〜Rmを有して構成され、各制御レジスタR1〜Rmに制御データDi(8ビット長)を設定する(書込む)ことで、16ビット長の出力端子の各出力が適宜に制御されるようになっている。 The drive control units 54 and 55 are configured to have a large number of internal control registers R1 to Rm, and by setting (writing) control data Di (8-bit length) in each of the control registers R1 to Rm, Each output of the 16-bit output terminal is appropriately controlled.
制御レジスタR1〜Rmのレジスタ番号は8ビット長である。また、5ビット長のアドレス端子(A0−A4)は、この実施例では、予め、H/Lレベルに設定されており、各素子54,55のアドレスADRiは固定値となる。 The register numbers of the control registers R1 to Rm are 8 bits long. In this embodiment, the address terminals (A0 to A4) having a 5-bit length are set in advance to the H / L level, and the addresses ADRi of the elements 54 and 55 are fixed values.
各制御レジスタR1〜Rmに制御データDiを設定することで実現される動作内容としては、各出力端子のON/OFF状態だけでなく、ON/OFF状態に至るまでのフェード動作(fade in/out )の有無、ON状態の出力端子のPWM制御におけるduty比(0〜99.6%)などが可能である。そのため、輝度制御時やfade in/out 演出時に、ワンチップマイコン40は、ランプ駆動信号(シリアルデータ)を、わざわざPWM制御用に変更する必要がなく、単に、該当レジスタRiの制御データを設定変更するだけでよいので、制御負担が大幅に軽減される。 The operation contents realized by setting the control data Di in each control register R1 to Rm include not only the ON / OFF state of each output terminal but also the fade operation (fade in / out) until reaching the ON / OFF state. ) And the duty ratio (0 to 99.6%) in the PWM control of the output terminal in the ON state. Therefore, the one-chip microcomputer 40 does not need to bother to change the lamp drive signal (serial data) for PWM control at the time of brightness control or fade in / out presentation, and simply changes the control data of the corresponding register Ri. As a result, the control burden is greatly reduced.
もっとも、ランプ駆動信号をPWM制御することで、固定的なフェード動作とは異なるfade in/out 演出時を実施できるのは勿論であり、要するに、本実施例によれば、多様なランプ演出が可能となる。このような多様なランプ演出を実行すると、駆動制御部55の出力信号に、かなりの高周波ノイズが重畳することが懸念されるが、その影響が演出モータM1〜Mnに及びにくいことは前記した通りである。 Of course, by controlling the lamp drive signal with PWM, it is possible to perform fade-in / out effects different from fixed fade operations. In short, according to this embodiment, various lamp effects are possible. It becomes. When such various lamp effects are executed, there is a concern that considerable high-frequency noise is superimposed on the output signal of the drive control unit 55, but it is difficult to affect the effect motors M1 to Mn as described above. It is.
ところで、図6(b)は、ワンチップマイコン40と、複数の駆動制御部54,55・・・55との間の通信プロトコルを示すタイムチャートである。図示の通り、ワンチップマイコン40は、先ず、動作制御信号ENをON状態(Hレベル)に設定した状態で、(1)制御データDiを書込むべき駆動制御部54〜55のアドレス番号ADRi(8ビット長)、(2)その駆動制御部における制御データDiを書込むべき制御レジスタR1〜Rmの番号(8ビット長)、(3)その制御レジスタRiに書込むべき制御データDi(8ビット長の設定値)を、転送クロック信号CKに同期させてシリアル信号として出力する。 FIG. 6B is a time chart showing a communication protocol between the one-chip microcomputer 40 and the plurality of drive control units 54, 55... As shown in the figure, the one-chip microcomputer 40 first sets the operation control signal EN to the ON state (H level), and (1) the address number ADRi () of the drive control units 54 to 55 to which the control data Di is to be written. (8 bits long), (2) the number of control registers R1 to Rm to write control data Di in the drive control unit (8 bits long), (3) control data Di (8 bits) to be written to the control register Ri Is output as a serial signal in synchronization with the transfer clock signal CK.
なお、一連の制御レジスタR1〜Rmについて、その先頭レジスタ番号Riを指定すれば、その後に連続する制御データ(設定値)D1,D2,R3・・・は、Ri,Ri+1,Ri+2・・・の制御データであると駆動制御部54,55に認識されて自動的に取得される。したがって、必ずしも、全ての制御レジスタRiに設定値を設定する必要は無く、例えば、一連M個の制御レジスタRi〜Ri+M−1への書込み処理であれば、制御データM個と、アドレスデータ2個とで、合計8×(M+2)ビット長の出力処理で足りる。 If the first register number Ri is designated for a series of control registers R1 to Rm, the subsequent control data (set values) D1, D2, R3... Are represented by Ri, Ri + 1, Ri + 2. The control data is recognized by the drive control units 54 and 55 and automatically acquired. Therefore, it is not always necessary to set a set value in all the control registers Ri. For example, in the case of a write process to a series of M control registers Ri to Ri + M−1, M pieces of control data and two pieces of address data Therefore, a total output process of 8 × (M + 2) bits is sufficient.
そして、全てのデータの出力を終えると、ワンチップマイコン40は、動作制御信号ENをON状態からOFF状態に戻せばよく、この動作に対応して、アドレス番号ADRiで特定された駆動制御部では、一連の制御レジスタRi・・・Ri+M−1に取得した制御データD1・・・に対応する動作を開始する。 When the output of all data is completed, the one-chip microcomputer 40 may return the operation control signal EN from the ON state to the OFF state, and the drive control unit identified by the address number ADRi corresponds to this operation. The operation corresponding to the control data D1... Acquired in the series of control registers Ri.
演出モータM1〜Mnは、可動予告演出を実行するので、通常は隠蔽状態で原点位置に待機している。したがって、駆動制御部54は、OFF状態の制御データを保持したままであり、通常は、ワンチップマイコン40から、制御データの転送を受ける必要がない。しかし、この本実施例の制御駆動部は、アドレス番号ADRiを特定して制御データDiを受けるので、繰り返しシリアル信号が転送されても、アドレス番号で指定されない駆動制御部54には何の影響も与えない。 Since the production motors M1 to Mn execute the movable advance notice production, the production motors M1 to Mn normally stand by at the origin position in the concealed state. Accordingly, the drive control unit 54 retains the control data in the OFF state, and normally it is not necessary to receive control data transfer from the one-chip microcomputer 40. However, since the control drive unit of this embodiment specifies the address number ADRi and receives the control data Di, there is no influence on the drive control unit 54 that is not designated by the address number even if the serial signal is repeatedly transferred. Don't give.
したがって、本発明の構成によれば、動的なランプ演出を継続的に繰り返すランプ制御用の駆動制御部55・・55と、稀にしか予告動作を開始しない可動予告演出用の駆動制御部54とを同一構成とすることができる。しかも、ワンチップマイコン40は、モータ駆動信号をランプ駆動信号に付加するか否かを判定する以外は、モータ駆動信号とランプ駆動信号とを同列に扱うことができるので、ワンチップマイコン40の制御負担を軽減することができる。 Therefore, according to the configuration of the present invention, the drive control unit 55... 55 for controlling the lamp that continuously repeats the dynamic lamp effect and the drive control unit 54 for the movable notice effect that rarely starts the notice operation. Can have the same configuration. In addition, the one-chip microcomputer 40 can handle the motor drive signal and the lamp drive signal in the same row except for determining whether or not to add the motor drive signal to the lamp drive signal. The burden can be reduced.
また、ランプ制御用の駆動制御部55・・55の全部又は一部を、同一アドレス値に設定することで、多数のランプに関する点灯データ(制御データ)の転送処理を纏めることができ、演出制御部22の制御負担が軽減される。例えば、遊技機の右側と左側のランプ群を、常に、同一態様で発光させる場合には、右側のランプ群を駆動する駆動制御部55Rと、左側のランプ群を駆動する駆動制御部55Lとを、同一アドレス値に設定するだけで、点灯データの転送処理を一回で終えることができる。 Further, by setting all or a part of the drive control units 55, 55 for lamp control to the same address value, it is possible to collect the lighting data (control data) transfer processing related to a large number of lamps, and to produce the effect control. The control burden on the unit 22 is reduced. For example, when the right and left lamp groups of the gaming machine are always caused to emit light in the same manner, a drive control unit 55R for driving the right lamp group and a drive control unit 55L for driving the left lamp group are provided. Only by setting the same address value, the lighting data transfer process can be completed at once.
図7は、画像制御部23’(画像インタフェイス基板28と画像制御基板23)について、その周りの基板も含めて詳細に図示した回路ブロック図である。また、図8は、演出制御基板22と画像制御基板23について、特に、メモリ(ROM/RAM)と、マイクロプロセッサ(ワンチップマイコン)との接続関係を図示したブロック図である。先に説明した通り、画像制御部23’は、演出制御部22’から制御コマンドCMD’とストローブ信号STB’とシステムリセット信号SYSとを受けて動作している。また、演出制御部を経由して2種類の直流電圧5V,12Vを受けている。 FIG. 7 is a circuit block diagram illustrating in detail the image control unit 23 ′ (the image interface board 28 and the image control board 23) including the surrounding boards. FIG. 8 is a block diagram illustrating the connection relation between the memory (ROM / RAM) and the microprocessor (one-chip microcomputer), in particular, for the effect control board 22 and the image control board 23. As described above, the image control unit 23 'operates by receiving the control command CMD', the strobe signal STB ', and the system reset signal SYS from the effect control unit 22'. In addition, two types of DC voltages 5V and 12V are received via the production control unit.
図7に示す通り、画像制御部23’は、演出インタフェイス基板27を経由して制御コマンドを受信して画像制御動作を実行するワンチップマイコン60と、ワンチップマイコン60の制御プログラムなどを記憶するフラッシュメモリ61と、ワンチップマイコン60の指示に基づき表示装置DSを駆動するVDP(Video Display Processor )62と、画像演出用の画像圧縮データを記憶するグラフィックROM(CGROM)63と、VDP62の作業領域(Video RAM )として機能するSDRAM(Synchronous Dynamic Random Access Memory)64と、ワンチップマイコン60を強制リセットさせるウォッチドッグタイマWDTなどを有して構成されている。なお、VDP62には、作業領域として活用されるVRAM77も内蔵されている。 As shown in FIG. 7, the image control unit 23 ′ stores a one-chip microcomputer 60 that receives a control command via the effect interface board 27 and executes an image control operation, a control program for the one-chip microcomputer 60, and the like. Work of the flash memory 61, the VDP (Video Display Processor) 62 for driving the display device DS based on the instruction of the one-chip microcomputer 60, the graphic ROM (CGROM) 63 for storing image compression data for image production, and the VDP 62 An SDRAM (Synchronous Dynamic Random Access Memory) 64 functioning as an area (Video RAM) and a watchdog timer WDT for forcibly resetting the one-chip microcomputer 60 are configured. The VDP 62 also includes a VRAM 77 that is used as a work area.
CGROM63の画像圧縮データは、詳細には、動画圧縮データと静止画圧縮データに区分される。ここで、静止画とは、いわゆるスプライト画像であって、背景画や特別図柄やキャラクタなどを実現する単一の画像である。そして、表示装置DSの所定位置に、所定の姿勢で1フレーム毎に描画される。一方、動画とは、連続的に変化する複数枚(複数フレーム分)の静止画の集合を意味し、表示装置DSに、複数枚の静止画が連続して描画されることで、円滑な移動動作が再現される。 In detail, the compressed image data of the CGROM 63 is divided into moving image compressed data and still image compressed data. Here, the still image is a so-called sprite image, and is a single image that realizes a background image, a special symbol, a character, or the like. Then, each frame is drawn at a predetermined position on the display device DS in a predetermined posture. On the other hand, a moving image means a set of a plurality of still images (for a plurality of frames) that change continuously, and a plurality of still images are continuously drawn on the display device DS, thereby allowing smooth movement. The behavior is reproduced.
これらの圧縮データは、VDP62の内部回路でデコードされ、デコード後の画像データは、適宜な変換処理を経た上で、SDRAM64または内蔵VRAM77に確保されたフレームバッファに格納され、これが表示装置DSに出力されるようになっている。なお、これらの描画動作については図12に基づいて更に後述する。 These compressed data are decoded by the internal circuit of the VDP 62, and the decoded image data are stored in a frame buffer secured in the SDRAM 64 or the built-in VRAM 77 after being subjected to appropriate conversion processing, and output to the display device DS. It has come to be. These drawing operations will be further described later with reference to FIG.
VDP62には、SDRAM用のインタフェイス回路(SDRAM _I/F)と、CGROM用のインタフェイス回路(ROM _I/F)と、ワンチップマイコン用のインタフェイス回路(CPU _I/F)とが内蔵されている(図12参照)。そして、VDP62とSDRAM64とは、SDRAM用のインタフェイス回路(SDRAM _I/F)を経由して、3ビット+13ビット長のSDRAM用第一アドレスバスと、32ビット長のSDRAM用第一データバスと、3ビット+13ビット長のSDRAM用第二アドレスバスと、32ビット長のSDRAM用第二データバスと、で接続されている。 The VDP62 incorporates an SDRAM interface circuit (SDRAM_I / F), a CGROM interface circuit (ROM_I / F), and a one-chip microcomputer interface circuit (CPU_I / F). (See FIG. 12). Then, the VDP 62 and the SDRAM 64 are connected via a SDRAM interface circuit (SDRAM_I / F) to a 3-bit + 13-bit SDRAM first address bus, a 32-bit SDRAM first data bus, The second address bus for SDRAM of 3 bits + 13 bits and the second data bus for SDRAM of 32 bits are connected.
ここで、第一と第二の各16ビット長のアドレス情報のうち、その3ビットは、バンク切替信号であり、残り13ビットは、時間分割されて認識されるROWデータ(13ビット)とCOLUMNデータ(10ビット)である。このことに対応して、各メモリ(SDRAM)は、8個のバンクに区分されているが、VDP62からSDRAM64に供給される3ビットが、バンク切替信号として機能する。 Here, among the first and second 16-bit address information, the 3 bits are bank switching signals, and the remaining 13 bits are ROW data (13 bits) and COLUMN recognized by time division. Data (10 bits). Corresponding to this, each memory (SDRAM) is divided into 8 banks, but 3 bits supplied from the VDP 62 to the SDRAM 64 function as a bank switching signal.
また、ROWデータ(13ビット)とCOLUMNデータ(10ビット)とを組み合わせることで、選択アドレスが8192*1024=8Mとなり、これが8バンク存在するので、メモリ1個で合計64M×16ビット=1Gビット長となる。 Also, by combining ROW data (13 bits) and COLUMN data (10 bits), the selected address becomes 8192 * 1024 = 8M, and there are 8 banks, so a total of 64M × 16 bits = 1G bits in one memory Become long.
本実施例の場合、SDRAM64は、動画圧縮データなどを伸張する作業領域として機能するが、メモリ容量1GビットのDDR2(double data rate 2)タイプのSDRAMを、合計4個使用することで、合計4Gビットである十分量のメモリ容量としている。 In the case of the present embodiment, the SDRAM 64 functions as a work area for decompressing moving image compressed data. However, by using a total of 4 DDR2 (double data rate 2) type SDRAMs with a memory capacity of 1 Gbit, a total of 4G The memory capacity is a sufficient amount of bits.
各メモリのデータ入出力端子は、16ビット長であるが、一対のSDRAM64について、一方のメモリのデータ入出力端子を、SDRAM用データバスの上位16ビットに接続し、他方のメモリのデータ入出力端子を、SDRAM用データバスの下位16ビットに接続することで、32ビット単位での高速のデータアクセスを可能にしている。なお、このことは、第一データバス及び第二データバスに関して成立するので、第一と第二のデータバスを総合すると64ビット単位のデータアクセスが可能となる。また、本実施例では、特に、DDR2タイプのSDRAMを使用するので、高画質の動画データであっても支障なく円滑に再生することができ、高度な画像演出が可能となる。 The data input / output terminal of each memory is 16 bits long, but for a pair of SDRAM 64, the data input / output terminal of one memory is connected to the upper 16 bits of the SDRAM data bus, and the data input / output of the other memory is connected. By connecting the terminal to the lower 16 bits of the SDRAM data bus, high-speed data access in units of 32 bits is possible. Since this is true for the first data bus and the second data bus, when the first and second data buses are combined, data access in 64-bit units is possible. In the present embodiment, in particular, since a DDR2 type SDRAM is used, even high-quality moving image data can be smoothly reproduced without any trouble, and an advanced image effect can be achieved.
続いて、CGROM63について説明する。CGROM63は、高画質の静止画や、高速で変化する演出動画などを生成するための画像データを、必要に応じて、圧縮状態で記憶するメモリである。そのため、SDRAM64のように任意のアドレスが、ランダムにアクセルされる可能性が少なく、連続アドレスを順番にアクセスするシーケンシャルアクセスが多いと考えられる。 Next, the CGROM 63 will be described. The CGROM 63 is a memory that stores, in a compressed state, image data for generating a high-quality still image, an effect moving image that changes at high speed, and the like. Therefore, there is little possibility that an arbitrary address is randomly accessed like the SDRAM 64, and it is considered that there are many sequential accesses that sequentially access consecutive addresses.
そこで、本実施例では、この動作内容に着目して、CGROM用のインタフェイス回路(ROM _I/F)に用意されているROM用アドレスバスを使用することなく、全て、ROM用データバスによってデータリード動作を実現する構成を採っている。本実施例の構成によれば、基板上の配線を抑制して部品スペースを確保できるだけでなく、製造コストを抑制することができる。 Therefore, in this embodiment, paying attention to this operation content, all data is transmitted by the ROM data bus without using the ROM address bus prepared in the interface circuit (ROM_I / F) for CGROM. It adopts a configuration that realizes the read operation. According to the configuration of the present embodiment, not only the wiring on the substrate can be suppressed and the component space can be secured, but also the manufacturing cost can be suppressed.
図9(a)は、本実施例の構成に好適なメモリ(8GビットROM)の内部構成を図示したものである。図示の通り、このメモリは、32ビット長のデータ入出力端子IO0〜IO31と、チップイネーブル(Chip Enable )端子CEと、リードクロック(Read Clock)端子REと、動作状態出力端子R/Bと、リセット端子RESと、を有して構成されている。なお、素子一個の記憶容量は、256M×32ビット=8Gビット長である。 FIG. 9A illustrates an internal configuration of a memory (8 Gbit ROM) suitable for the configuration of the present embodiment. As shown in the figure, this memory has a 32-bit data input / output terminals IO0 to IO31, a chip enable terminal CE, a read clock terminal RE, an operation state output terminal R / B, And a reset terminal RES. Note that the storage capacity of one element is 256M × 32 bits = 8 Gbit length.
図7〜図8に示す通り、本実施例のCGROM63は、上記した8Gビット長のメモリ(CG1〜CG4)を4個配置して構成され、VDP62とCGROM63とは、CGROM用のインタフェイス回路(ROM _I/F)を経由して、64ビット長のROM用データバスで接続されている。先に説明した通り、この実施例では、ROM用アドレスバスは使用しない。 As shown in FIGS. 7 to 8, the CGROM 63 of the present embodiment is configured by arranging the above-mentioned 8 Gbit length memories (CG1 to CG4), and the VDP 62 and the CGROM 63 are interface circuits ( ROM_I / F) and a 64-bit ROM data bus. As described above, in this embodiment, the ROM address bus is not used.
4個のCGROMのうち、メモリCG1とメモリCG3には、64ビットのROM用データバスの下位32ビットが接続され、メモリCG2とメモリCG4には、64ビットのROM用データバスの上位32ビットが接続されている。そして、メモリCG1とメモリCG2には、共通するチップイネーブル信号CE0とリードクロック信号RE0が供給されている(図8参照)。 Of the four CGROMs, the lower 32 bits of the 64-bit ROM data bus are connected to the memory CG1 and the memory CG3, and the upper 32 bits of the 64-bit ROM data bus are connected to the memory CG2 and the memory CG4. It is connected. A common chip enable signal CE0 and read clock signal RE0 are supplied to the memory CG1 and the memory CG2 (see FIG. 8).
そのため、メモリCG1とメモリCG2は、同一タイミングでメモリリード(Memory Read )動作が実行されることになり、各メモリCG1,CG2から出力される各32ビットのデータが、ROM用データバスで連結されることで、64ビット単位のメモリリード動作が実現される。同様に、メモリCG3とメモリCG4にも、共通するチップイネーブル信号CE1と、リードクロック信号RE1が供給されることで、64ビット単位のメモリリード動作が実現される。 Therefore, the memory CG1 and the memory CG2 perform a memory read operation at the same timing, and the 32-bit data output from the memories CG1 and CG2 are connected via the ROM data bus. Thus, a memory read operation in units of 64 bits is realized. Similarly, a common chip enable signal CE1 and a read clock signal RE1 are supplied to the memory CG3 and the memory CG4, thereby realizing a memory read operation in units of 64 bits.
図10(a)は、メモリCG1とメモリCG2の内部構成を図示したものであり、便宜上、0X0000 _0000番地以降の状態を示している。なお、0Xは、16進数表記を意味しており、例えば、本メモリの使用可能な最終アドレス0X0FAF _FFFFは、10進数の263,192,575に該当する。 FIG. 10A illustrates the internal configuration of the memory CG1 and the memory CG2, and shows the state after address 0X0000 —0000 for convenience. Note that 0X means hexadecimal notation. For example, a usable final address 0X0FAF_FFFF of this memory corresponds to decimal numbers 263, 192, and 575.
本実施例のVDP62は、CGROM63のデータを1バイト単位で管理しており、1バイト単位でアドレスが付番されている。また、メモリCG1とメモリCG2には、同一のチップイネーブル信号CE0とリードクロック信号RE0が、共通して供給されると共に、メモリCG1とメモリCG2には、常に、同一のアドレス情報が供給されるよう構成されている。 The VDP 62 of this embodiment manages the data of the CGROM 63 in units of 1 byte, and addresses are assigned in units of 1 byte. Further, the same chip enable signal CE0 and the read clock signal RE0 are commonly supplied to the memory CG1 and the memory CG2, and the same address information is always supplied to the memory CG1 and the memory CG2. It is configured.
そのため、メモリCG1の32ビットと、メモリCG2の32ビットとを連続させてアドレス付番することができ、図10(a)に示す0、1、2、3、4、5、6、7・・・4095は、各々、1バイト単位で付番される0番地、1番地、2番地、・・・4095番地を意味している。 For this reason, the 32 bits of the memory CG1 and the 32 bits of the memory CG2 can be consecutively numbered, and 0, 1, 2, 3, 4, 5, 6, 7 · shown in FIG. ... 4095 means 0 address, 1 address, 2 addresses,... 4095, numbered in units of 1 byte.
図9(b)は、各メモリ(CG1,CG2)の動作内容を示すタイムチャートであり、VDP62が、メモリCG1及びメモリCG2から画像データを64ビット単位で読み出すメモリリード(Memory Read )動作を図示している。 FIG. 9B is a time chart showing the operation content of each memory (CG1, CG2), and illustrates a memory read operation in which the VDP 62 reads image data from the memory CG1 and the memory CG2 in units of 64 bits. Show.
VDP62は、先ず、チップイネーブル信号CE0をLレベルにアサート(assert)した後、リードクロック信号RE0を出力すると共に、ROM用データバスの下位32ビットと上位32ビットに、各々、適宜な同一のアドレス情報AD0〜AD2を出力する。ここで、アドレス情報AD0〜AD2は、一連のシーケンシャルアクセスの基点アドレス(開始アドレス)を特定する21ビットデータである。このメモリCG1〜CG4では、基点アドレスの下位9ビット(bit8〜bit0)が全て0である必要があるので、基点アドレスは、0X200飛びの値となる(図10(a)参照)。 The VDP 62 first asserts the chip enable signal CE0 to L level, and then outputs the read clock signal RE0. The VDP 62 also assigns the same address to the lower 32 bits and upper 32 bits of the ROM data bus. Information AD0 to AD2 is output. Here, the address information AD0 to AD2 is 21-bit data for specifying a base address (start address) of a series of sequential accesses. In these memories CG1 to CG4, since the lower 9 bits (bit8 to bit0) of the base address need to be all 0, the base address becomes a value of 0X200 skip (see FIG. 10A).
図9(b)に示す通り、アドレス情報AD0〜AD2は、開始用KEYデータS(=0XBFBF _BFBF)に続いて、三回に分けて、AD0→AD1→AD2の順番に出力される。出力された各アドレス情報AD0〜AD2は、リードクロック信号RE0の立上りエッジに同期してメモリCG1,CG2に取得される。 As shown in FIG. 9B, the address information AD0 to AD2 is output in the order of AD0.fwdarw.AD1.fwdarw.AD2 in three steps following the start key data S (= 0XBFBF_BFBF). The output address information AD0 to AD2 is acquired in the memories CG1 and CG2 in synchronization with the rising edge of the read clock signal RE0.
この実施例では、ROM用データバスの上位32ビットがメモリCG2に接続され、ROM用データバスの下位32ビットがメモリCG1に接続されているが(図7参照)、以下の説明において、同一のアドレス情報AD0〜AD2が、ROM用データバスの上位32ビットと下位32ビットに重複して出力される。したがって、例えば、基点アドレス0X0000 _0000がアクセスされた場合には、図10(a)に示すメモリCG1の0〜3番地と、メモリCG2の4〜7番地がまとめてアクセスされることになる。 In this embodiment, the upper 32 bits of the ROM data bus are connected to the memory CG2, and the lower 32 bits of the ROM data bus are connected to the memory CG1 (see FIG. 7). Address information AD0 to AD2 is output in duplicate on the upper 32 bits and lower 32 bits of the ROM data bus. Therefore, for example, when the base address 0X0000_0000 is accessed, the addresses 0 to 3 of the memory CG1 and the addresses 4 to 7 of the memory CG2 shown in FIG. 10A are accessed together.
何れにしても、アドレス情報AD0は、32ビット長のアドレスのうち、Bit24〜Bit28の5ビットであり、同じ5ビットデータが、Bit8〜Bit12と、Bit16〜Bit20にも重複して出力される。そのため、データ伝送時に、例え、ビット化けが生じても、メモリ内部では、多数決論理などによって正しいビットデータを取得することができる。 In any case, the address information AD0 is 5 bits of Bit24 to Bit28 out of the 32-bit length address, and the same 5-bit data is also output to Bit8 to Bit12 and Bit16 to Bit20 in duplicate. Therefore, even if bit corruption occurs during data transmission, correct bit data can be acquired in the memory by majority logic or the like.
一方、アドレス情報AD1は、32ビット長のアドレスのうち、Bit16〜Bit23の8ビットであり、同じ8ビットデータが、Bit8〜Bit15と、Bit24〜Bit31にも重複して出力される。また、アドレス情報AD2は、32ビット長のアドレスのうち、Bit8〜Bit15の8ビットであり、同じ5ビットデータが、Bit16〜Bit23と、Bit24〜Bit31にも重複して出力される。 On the other hand, the address information AD1 is 8 bits from Bit16 to Bit23 out of the 32-bit length address, and the same 8-bit data is also output to Bit8 to Bit15 and Bit24 to Bit31. Further, the address information AD2 is 8 bits from Bit 8 to Bit 15 in the 32-bit length address, and the same 5-bit data is also output to Bit 16 to Bit 23 and Bit 24 to Bit 31 in duplicate.
このようにして、三回に分けてアドレス情報AD0〜AD2を出力した後、VDP62が、終了用KEYデータE(=0X0000 _0000)を出力することで、アドレス情報AD0〜AD2の送信が完了する。その後、同一のアドレス情報を受けたメモリCG1,CG2においてデコード動作が完了すると、メモリCG1,CG2の動作状態出力端子R/BがLレベルのアサートされた後、メモリCG1,CG2のデータが、各々、32ビット単位で、ROM用データバスに出力される。なお、図9(b)において、HiZは、3状態出力におけるハイ・インピーダンス状態を意味し、−は、そのタイミングにおけるデータバスの値が、VDP62やメモリCG1,CG2に何の影響も与えないことを意味している。 Thus, after outputting the address information AD0 to AD2 in three steps, the VDP 62 outputs the end key data E (= 0X0000 _0000), thereby completing the transmission of the address information AD0 to AD2. Thereafter, when the decoding operation is completed in the memories CG1 and CG2 having received the same address information, the operation state output terminals R / B of the memories CG1 and CG2 are asserted at L level, and then the data in the memories CG1 and CG2 are respectively Are output to the ROM data bus in units of 32 bits. In FIG. 9B, HiZ means a high-impedance state in the three-state output, and-means that the value of the data bus at that timing has no influence on the VDP 62 and the memories CG1 and CG2. Means.
VDP62が出力するリードクロックRE0の立下りエッジは、各メモリCG1,CG2に対するデータ出力指示となるので、VDP62は、リードクロックRE0の立下りエッジから所定タイミング経過後のROM用データバスのデータを取得することで、メモリリード動作を実行する。このようなメモリリード動作は、リードクロックRE0が継続される限り、連続して実行可能であり、本実施例の構成によれば、連続アドレスをアドレス順にアクセスするシーケンシャルアクセスを迅速に実行することができる。 Since the falling edge of the read clock RE0 output from the VDP 62 is a data output instruction to the memories CG1 and CG2, the VDP 62 acquires data on the ROM data bus after a predetermined timing has elapsed from the falling edge of the read clock RE0. As a result, a memory read operation is executed. Such a memory read operation can be executed continuously as long as the read clock RE0 is continued. According to the configuration of this embodiment, sequential access that accesses consecutive addresses in the order of addresses can be executed quickly. it can.
そして、必要なシーケンシャルアクセスが終われば、VDP62は、チップイネーブル信号CE0をHレベルに戻せば良く、その結果、その後のROMデータバスは、HiZ状態となる。 When the necessary sequential access is completed, the VDP 62 may return the chip enable signal CE0 to the H level, and as a result, the subsequent ROM data bus is in the HiZ state.
なお、開始用KEYデータS(=0XBFBF _BFBF)に続けて、新規のアドレス情報(AD0〜AD2)を出力すれば、別のアドレスのメモリリードを開始できるが、その基点アドレスは、0X0000 _0000に対して、0X200の整数倍の飛び飛びの値となる。図10(a)に示す通り、基点アドレスと次の基点アドレスとの間隔は、0X200=512であるので、512個のリードクロック(read clock)RE0が出力されることに対応して512*64ビットのデータが取得される。 In addition, if new address information (AD0 to AD2) is output following the start key data S (= 0XBFBF_BFBF), a memory read of another address can be started, but the base address is 0X0000_0000 Thus, the value is a value that is a multiple of 0X200. As shown in FIG. 10A, since the interval between the base address and the next base address is 0X200 = 512, 512 * 64 corresponding to the output of 512 read clocks RE0. Bit data is obtained.
このように、本実施例の構成によれば、開始用KEYデータS→アドレス情報AD0→アドレス情報AD1→アドレス情報AD2→開始用KEYデータEのデータ伝送によって、メモリCG1とメモリCG2に、新規の同一の基点アドレスを指定した後は、リードクロック一個で、64ビット(CG1の32ビット+CG2の32ビット)のデータ(8番地分のデータ)をまとめて読み出すことができ、その後もリードクロックが出力される毎に、64ビットのデータが取得できるので、迅速なメモリリード動作が実現される。なお、この関係は、メモリCG3とメモリCG4についても同様である。 As described above, according to the configuration of the present embodiment, new data is transferred to the memory CG1 and the memory CG2 by data transmission of the start KEY data S → address information AD0 → address information AD1 → address information AD2 → start KEY data E. After designating the same base point address, 64 bits of data (32 bits of CG1 + 32 bits of CG2) (data for 8 addresses) can be read out together with one read clock, and the read clock is output after that Since 64-bit data can be acquired each time, a quick memory read operation is realized. This relationship is the same for the memory CG3 and the memory CG4.
ところで、このように構成されるCGROMには、図9(c)に示すデータ構造で、静止画や動画に関する多種類のスプライトを実現するCGデータが記憶されている。スプライトとは、例えば、キャラクタ図柄や背景画像など、一まとまりの画像を意味するが、このようなスプライトを実現するCGデータは、パターンアトリビュートとパターンデータとに区分されている。 By the way, the CGROM configured in this way stores CG data that realizes various types of sprites related to still images and moving images with the data structure shown in FIG. A sprite means a group of images such as a character design and a background image, for example. CG data that realizes such a sprite is divided into pattern attributes and pattern data.
ここで、パターンデータとは、スプライトの絵柄を決定するビットマップであり、例えば、画素数N×Mのスプライトについて、各画素を、例えば、24ビット階調のRGB三原色(RGB色空間)で表現する場合には、N×M×3×24ビット長となる。 Here, the pattern data is a bitmap that determines the pattern of the sprite. For example, for a sprite having N × M pixels, each pixel is expressed by, for example, RGB three primary colors (RGB color space) with a 24-bit gradation. In this case, the length is N × M × 3 × 24 bits.
一方、パターンアトリビュートとは、パターンデータ固有の属性値を示す可変長データであり、4バイト長の必須アトリビュート領域と、可変長の拡張アトリビュート領域とで構成されている(図9(c)参照)。そして、必須アトリビュート領域には、スプライトの垂直方向及び水平方向のサイズを特定する3バイトデータの他に、パターンデータの情報(一画素のビット数や、色空間の種別など)や、アルファデータの格納フォーマットを指定する数ビットや、拡張アトリビュート領域にチェックサム値を記憶しているか否か、或いは、パターンデータ領域にアルファテーブルやパレットテーブルが存在するか否か、などを特定する数ビットが含まれている。 On the other hand, the pattern attribute is variable length data indicating an attribute value unique to the pattern data, and is composed of a 4-byte length essential attribute area and a variable length extended attribute area (see FIG. 9C). . In addition to the 3-byte data that specifies the vertical and horizontal sizes of the sprite, the essential attribute area includes pattern data information (number of bits per pixel, color space type, etc.), alpha data Includes several bits that specify the storage format, whether or not a checksum value is stored in the extended attribute area, or whether or not an alpha table or palette table exists in the pattern data area It is.
本実施例では、必須アトリビュート領域に所定ビットデータを記憶することで、拡張アトリビュート領域に、チェックサム値を記憶する構成を採っており、これに対応して、拡張アトリビュート領域の1バイト領域には、当該スプライトデータの8ビット総和値に加算すると、加算結果がゼロになるチェックサム値が記憶されている。 In this embodiment, by storing predetermined bit data in the essential attribute area, the check attribute value is stored in the extended attribute area. Correspondingly, the 1-byte area of the extended attribute area is stored in the 1-byte area. In addition, a checksum value is stored that, when added to the 8-bit total value of the sprite data, results in an addition of zero.
そして、スプライトデータ(CGデータ)を読み込む際には、VDP62は、付随してチェックサム演算を実行しており、全データ読み込み時の総和値に、チェックサム値を加算した加算結果がゼロにならない場合には、ROMエラー割り込みを発生させている。そして、このROMエラー割り込みに対応してワンチップマイコン60では、所定のエラー処理を実行するが、この点については後述する。 When reading the sprite data (CG data), the VDP 62 accompanies the checksum operation, and the addition result obtained by adding the checksum value to the total value at the time of reading all the data does not become zero. In this case, a ROM error interrupt is generated. In response to the ROM error interrupt, the one-chip microcomputer 60 executes predetermined error processing, which will be described later.
図7に戻って説明を続けると、画像制御部23’のワンチップマイコン60とVDP62は、21ビット長のCPUアドレスバスと、32ビット長のCPUデータバスとで接続されている。ワンチップマイコン60から評価すると、VDP62は、ワンチップマイコン60から任意にアクセス可能なI/Oデバイスに他ならず、VDP62に内蔵された多数のレジスタR1〜RnがREAD/WRITEの対象となる。すなわち、CPUアドレスバスのアドレス情報で特定される所定のレジスタRiに、CPUデータバスに出力した情報を書き込むことで、VDP62に所定の動作の実行を指示することができ、また、所定のレジスタRjの情報を読み取ることで、VDP62の動作状態や動作結果を把握可能となっている。 Returning to FIG. 7 and continuing the description, the one-chip microcomputer 60 and the VDP 62 of the image control unit 23 'are connected by a 21-bit CPU address bus and a 32-bit CPU data bus. When evaluated from the one-chip microcomputer 60, the VDP 62 is an I / O device that can be arbitrarily accessed from the one-chip microcomputer 60, and a large number of registers R1 to Rn built in the VDP 62 are targets of READ / WRITE. That is, by writing the information output to the CPU data bus to the predetermined register Ri specified by the address information of the CPU address bus, the VDP 62 can be instructed to execute a predetermined operation, and the predetermined register Rj By reading this information, it is possible to grasp the operation state and operation result of the VDP 62.
VDPに内蔵されたレジスタRiには、例えば、チェックサム演算を実行する場合における(1)演算開始アドレスを規定するレジスタRx、(2)演算終了アドレスを規定するレジスタRy、(3)演算内容を規定するレジスタRz、及び、(4)2つの結果保存レジスタRsL,RsHが含まれている。そこで、本実施例では、これらのレジスタRx,Ry,Rz,RsL,RsHを活用することで、VDP62に、CGROM63の任意領域のチェックサム演算を実行させ、その演算結果をワンチップマイコン60がレジスタRsL,RsHから取得するようにしている。 The register Ri built in the VDP includes, for example, (1) a register Rx that defines an operation start address, (2) a register Ry that defines an operation end address, and (3) an operation content when executing a checksum operation. A register Rz to be defined and (4) two result storage registers RsL and RsH are included. Therefore, in this embodiment, by utilizing these registers Rx, Ry, Rz, RsL, and RsH, the VDP 62 is allowed to execute a checksum calculation in an arbitrary area of the CGROM 63, and the one-chip microcomputer 60 stores the calculation result in the register It is obtained from RsL and RsH.
このチェックサム演算は、ワンチップマイコン60が、上流側のワンチップマイコン40から検査用の制御コマンドを受けると開始され、レジスタRxに規定する演算開始アドレスから、レジスタRyに規定する演算終了アドレスまでのデータについてレジスタRzで規定された加算演算を実行する。 This checksum calculation is started when the one-chip microcomputer 60 receives an inspection control command from the upstream one-chip microcomputer 40, from the calculation start address specified in the register Rx to the calculation end address specified in the register Ry. The addition operation defined by the register Rz is executed for the data of.
具体的には、CGROM63の1バイト単位の番地データについて、4バイト毎、つまりメモリ素子毎に、8ビット単位の加算演算を実行して、その演算結果を2つのレジスタRsL,RsHに、各々、16ビット長で保存している。図10(b)や図10(c)の矢印は、このチェックサム演算の手順を示すものであって、所定のメモリ素子CGiについて、その実行開始アドレスから1バイト毎に、4バイト分の8ビット加算演算が完了すると、同じメモリ素子CGiの連続アドレスについて、8ビット加算演算が継続され、演算終了アドレスまでの加算演算が終わると、16ビット長の演算結果が、レジスタRsLとレジスタRsHに保存される。 More specifically, for the address data in 1-byte units of the CGROM 63, an addition operation in 8-bit units is executed for every 4 bytes, that is, for each memory element, and the calculation results are stored in the two registers RsL and RsH, respectively. Stored in 16-bit length. The arrows in FIG. 10 (b) and FIG. 10 (c) indicate the procedure of this checksum calculation. For a given memory element CGi, 8 bytes for 4 bytes for each byte from the execution start address. When the bit addition operation is completed, the 8-bit addition operation is continued for the continuous addresses of the same memory element CGi. When the addition operation up to the operation end address is completed, the 16-bit operation result is stored in the register RsL and the register RsH. Is done.
なお、図示例では、メモリCG1及びCG2について、まとめてチェックサム演算を実行し、レジスタRsLにメモリCG1の加算結果を保存し、レジスタRsHにメモリCG2の加算結果を保存している。この点は、メモリCG3及びCG4についても同様であり、メモリCG3及びCG4について、まとめてチェックサム演算を実行して、レジスタRsLにメモリCG3の加算結果を保存し、レジスタRsHにメモリCG4の加算結果を保存している。 In the illustrated example, the checksum operation is collectively performed on the memories CG1 and CG2, the addition result of the memory CG1 is stored in the register RsL, and the addition result of the memory CG2 is stored in the register RsH. This is the same for the memories CG3 and CG4. For the memories CG3 and CG4, the checksum operation is collectively performed, the addition result of the memory CG3 is stored in the register RsL, and the addition result of the memory CG4 is stored in the register RsH. Is saved.
本実施例では、CGROM63に対する一回のアクセスで、64ビット長のデータが取得できるにも拘らず、あえて、4バイト毎に、8ビット長の加算演算を実行し、その結果を2バイト長で保存するので、ビット化けしたデータをメモリ素子CGi毎に検出することができる。すなわち、本実施例と相違して、64ビット長のデータを連続して加算したのでは、ビット化けを検出できても、ビット化けの生じているメモリ素子を特定することができない。 In this embodiment, although 64-bit data can be acquired by one access to the CGROM 63, an 8-bit addition operation is executed every 4 bytes, and the result is obtained in 2-byte length. Since the data is stored, the garbled data can be detected for each memory element CGi. That is, unlike the present embodiment, if 64-bit data is continuously added, even if bit corruption can be detected, the memory element in which bit corruption has occurred cannot be specified.
以上、SDRAM64やCGROM63について説明したので、次に、画像制御部23’のフラッシュメモリ61について説明する。ワンチップマイコン60とフラッシュメモリ61は、23ビット長のCPUアドレスバスと、16ビット長のCPUデータバスとで接続されている。フラッシュメモリ61は、8M(=223)×16ビットのメモリ容量を有するが、制御プログラムには、定数データを含んだ制御プログラムの全体について、VDP62が実行すると同じチェックサム演算を実行するプログラムが内蔵されている。すなわち、フラッシュメモリ61全体についても、1バイト単位の加算演算を実行して、その演算結果を16ビット長で保存している。 The SDRAM 64 and the CGROM 63 have been described above. Next, the flash memory 61 of the image control unit 23 'will be described. The one-chip microcomputer 60 and the flash memory 61 are connected by a 23-bit CPU address bus and a 16-bit CPU data bus. The flash memory 61 has a memory capacity of 8M (= 223) × 16 bits, but the control program includes a program that executes the same checksum operation as the VDP 62 executes for the entire control program including constant data. Has been. That is, the entire flash memory 61 is also subjected to an addition operation in units of 1 byte, and the operation result is stored in a 16-bit length.
ところで、図7に示すウォッチドッグタイマWDTの出力は、システムリセット信号SYSと共にOR回路に供給されており、OR回路への入力信号の何れかがアクティブレベルになると、ワンチップマイコン60とVDP62とが同期してリセットされるようになっている。したがって、ワンチップマイコン60のプログラム暴走などに起因して制御動作が初期化されると、これに対応して、VDP62の動作を初期化されることになり、矛盾した不自然な画像演出が実行されることがない。 Incidentally, the output of the watchdog timer WDT shown in FIG. 7 is supplied to the OR circuit together with the system reset signal SYS, and when one of the input signals to the OR circuit becomes an active level, the one-chip microcomputer 60 and the VDP 62 It is reset synchronously. Therefore, when the control operation is initialized due to the program runaway of the one-chip microcomputer 60, the operation of the VDP 62 is initialized correspondingly, and the contradictory and unnatural image effect is executed. It will not be done.
また、本実施例では、消費電力を可能な限り抑制するべく、各素子の電源電圧を最小化しており、各素子の電源電圧は、(1)ワンチップマイコン60が3.3Vと1.25V、(2)フラッシュメモリ61が1.25V、(3)VDP62が3.3Vと1.8Vと1.1V、(4)CGROM63が3.3V、(5)SDRAM64が1.8Vとなっている。 In this embodiment, the power supply voltage of each element is minimized in order to suppress the power consumption as much as possible. The power supply voltage of each element is (1) the one-chip microcomputer 60 is 3.3V and 1.25V. (2) Flash memory 61 is 1.25V, (3) VDP62 is 3.3V, 1.8V and 1.1V, (4) CGROM 63 is 3.3V, and (5) SDRAM 64 is 1.8V. .
このように本実施例では、省電力化のために多数の直流電圧が必要となり、しかも、複数の電源電圧を有する回路素子については、その供給タイミングを最適化する必要がある。一方、演出制御部22’と画像制御部23’との間の配線ケーブル数を抑制する趣旨から2種類の直流電圧しか配電されていない。 As described above, in this embodiment, a large number of DC voltages are required to save power, and the supply timings of circuit elements having a plurality of power supply voltages need to be optimized. On the other hand, only two types of direct current voltages are distributed for the purpose of suppressing the number of wiring cables between the effect control unit 22 'and the image control unit 23'.
そこで、制御端子を有する複数のDC/DCコンバータを配置すると共に、電源シーケンサ65を設けることで、多数の直流電圧を最適なタイミングで各素子に供給している。図11は、電源シーケンサ65の一例としてLM3881(national semiconductor)の内部構成(a)と、電源シーケンサ65を使用した場合にも実行される動作タイムチャート(b)を図示したものである。 Therefore, by arranging a plurality of DC / DC converters having control terminals and providing a power sequencer 65, a large number of DC voltages are supplied to each element at an optimal timing. FIG. 11 shows an internal configuration (a) of LM3881 (national semiconductor) as an example of the power sequencer 65 and an operation time chart (b) executed even when the power sequencer 65 is used.
図11(a)の電源シーケンサ65の場合には、INV端子がLレベルであると、Hレベルの動作開始指令ENを受けて動作を開始し、TADJ端子に接続されるキャパシタンスで規定されるクロック信号Clockの9周期後に第一制御信号PCNT1が立上り、クロック信号の8周期後に第二制御信号PCNT2が立上り、クロック信号の更に8周期後に第三制御信号PCNT3が立上がる。 In the case of the power sequencer 65 in FIG. 11A, when the INV terminal is at the L level, the operation starts in response to the operation start command EN at the H level, and a clock defined by the capacitance connected to the TADJ terminal. The first control signal PCNT1 rises after nine cycles of the signal Clock, the second control signal PCNT2 rises after eight cycles of the clock signal, and the third control signal PCNT3 rises after another eight cycles of the clock signal.
一方、動作開始指令ENがLレベルに遷移すると、クロック信号の9周期後に第三制御信号PCNT3が立下り、クロック信号の8周期後に第二制御信号PCNT2が立下り、クロック信号の更に8周期後に第三制御信号PCNT3が立下がる。 On the other hand, when the operation start command EN transitions to the L level, the third control signal PCNT3 falls after 9 cycles of the clock signal, the second control signal PCNT2 falls after 8 cycles of the clock signal, and further 8 cycles after the clock signal. The third control signal PCNT3 falls.
本実施例では、図7に示す通り、動作開始指令ENは、演出制御部22’(演出インタフェイス基板27)から供給される2種類の直流電圧のAND論理出力となっている。そして、第一制御信号PCNT1は、1.1V生成用のDC/DCコンバータV1の動作イネーブル端子ENに供給され、第二制御信号PCNT2は、3.3V生成用のDC/DCコンバータV2の動作イネーブル端子ENに供給されている。 In the present embodiment, as shown in FIG. 7, the operation start command EN is an AND logic output of two types of DC voltages supplied from the effect control unit 22 '(effect interface board 27). The first control signal PCNT1 is supplied to the operation enable terminal EN of the DC / DC converter V1 for generating 1.1V, and the second control signal PCNT2 is an operation enable for the DC / DC converter V2 for generating 3.3V. It is supplied to the terminal EN.
また、第三制御信号PCNT3は、3.3VとのAND論理出力に変換されて、1.8V生成用のDC/DCコンバータV3の動作イネーブル端子ENに供給されている。上記した各DC/DCコンバータは、動作イネーブル端子ENがHレベルとなることを条件に電圧変換動作を開始する。 The third control signal PCNT3 is converted into an AND logic output with 3.3V and supplied to the operation enable terminal EN of the DC / DC converter V3 for generating 1.8V. Each DC / DC converter described above starts the voltage conversion operation on condition that the operation enable terminal EN becomes H level.
そのため、図11(b)に示す通り、演出制御部22’から配電される5Vに基づいてDC/DCコンバータV1が最初に機能して、直流電圧1.1Vが生成される。この直流電圧1.1Vは、VDP62に内蔵されたデジタル回路及び内蔵VRAM用の電源電圧であり、他の内蔵回路より先に動作を開始することで、電源投入後のVDP62の正常な動作開始シーケンスが担保される。 Therefore, as shown in FIG. 11 (b), the DC / DC converter V1 first functions based on 5V distributed from the effect control unit 22 'to generate the DC voltage 1.1V. This DC voltage 1.1V is a power supply voltage for the digital circuit and the built-in VRAM built in the VDP 62, and the normal operation start sequence of the VDP 62 after the power is turned on by starting the operation before other built-in circuits. Is secured.
上記の動作の後に、第二制御信号PCNT2がHレベルになるので、演出制御部22’から配電される12Vを受けるDC/DCコンバータV2が機能して直流電圧3.3Vが生成される。直流電圧3.3Vは、1.25V用のDC/DCコンバータV4に供給されているが、このコンバータV4には、動作イネーブル端子が存在しないので、直ちに、動作を開始して、直流電圧1.25Vが生成される。 After the above operation, since the second control signal PCNT2 becomes H level, the DC / DC converter V2 that receives 12V distributed from the effect control unit 22 'functions to generate the DC voltage 3.3V. The DC voltage 3.3V is supplied to the DC / DC converter V4 for 1.25V. Since this converter V4 does not have an operation enable terminal, the DC voltage 1.V is started immediately. 25V is generated.
これら第二制御信号PCNT2に制御されて生成される2種類の直流電圧3.3V,1.25Vは、ワンチップマイコン60、フラッシュメモリ61、及びCGROM63に、ほぼ同タイミングで供給されるので、前記の各回路素子は、電源投入後に遅滞なく動作開始の準備が完了することになる。なお、このタイミングでは、システムリセット信号SYSがLレベルであり、このレベルがしばらく維持された後に、Hレベルに変化するよう電源基板の電源回路が動作しているので、ワンチップマイコン60は、正しく電源リセットされることになる。 The two types of DC voltages 3.3V and 1.25V generated by being controlled by the second control signal PCNT2 are supplied to the one-chip microcomputer 60, the flash memory 61, and the CGROM 63 at almost the same timing. Each of the circuit elements is ready for operation start without delay after power-on. At this timing, the system reset signal SYS is at the L level, and after this level has been maintained for a while, the power supply circuit of the power supply board is operating so as to change to the H level. The power will be reset.
最後に第三制御信号PCNT3がHレベルに変化すると、第三制御信号PCNT3と3.3VのAND論理出力が、DC/DCコンバータV3に供給されて直流電圧1.8Vが生成される。この直流電圧1.8Vは、VDP62と、SDRAM64と、SDRAM用の電源回路68とに、ほぼ同タイミングで供給されるので、SDRAM64と、VDP62内部のSDRAMインタフェイス回路が同期して動作可能状態となる。したがって、システムリセット信号SYSがHレベルに変化すると、VDP62は、円滑に初期設定動作を開始することができる。 Finally, when the third control signal PCNT3 changes to H level, the AND logic output of the third control signal PCNT3 and 3.3V is supplied to the DC / DC converter V3 to generate a DC voltage of 1.8V. This DC voltage 1.8 V is supplied to the VDP 62, SDRAM 64, and SDRAM power supply circuit 68 at almost the same timing, so that the SDRAM 64 and the SDRAM interface circuit in the VDP 62 can be operated in synchronization. Become. Therefore, when the system reset signal SYS changes to the H level, the VDP 62 can smoothly start the initial setting operation.
図12(a)は、VDP62の内部構成を示すブロック図であり、VDP62と、CGROM63、DDR2タイプのSDRAM64、及びワンチップマイコン60(以下、ホストCPU60と言う)との接続関係も含めて図示している。また、図12(b)は、VDP62の動作を示す機能ブロック図であり、図12(c)は、VDP62の動作手順を示す図面である。 FIG. 12A is a block diagram showing the internal configuration of the VDP 62, including the connection relationship between the VDP 62, the CGROM 63, the DDR2-type SDRAM 64, and the one-chip microcomputer 60 (hereinafter referred to as the host CPU 60). ing. 12B is a functional block diagram showing the operation of the VDP 62, and FIG. 12C is a drawing showing the operation procedure of the VDP 62.
図12(b)に示す通り、VDP62からホストCPU60に、VBlank割込み信号が伝送されており、通常1/60秒毎に生じるVBlank割込み信号に基づいて、ホストCPU60は、表示装置DSの1フレーム分の表示動作が終わったことが把握できるよう構成されている。 As shown in FIG. 12 (b), a VBlank interrupt signal is transmitted from the VDP 62 to the host CPU 60. Based on the VBlank interrupt signal that normally occurs every 1/60 seconds, the host CPU 60 performs one frame of the display device DS. It is configured so that it can be understood that the display operation has been completed.
図12(a)や図12(b)に示す通り、VDP62は、ホストCPU60によってコマンドリストが書込まれるコマンドメモリ70と、ホストCPU60からアクセスされるシステム制御レジスタ71と、コマンドリストを解析するコマンドパーサ(構文解析器)72と、静止画圧縮データをデコードする静止画デコーダ73と、動画圧縮データをデコードする動画デコーダ74と、デコーダでデコード(伸張)された画像について、拡大・縮小・回転・移動などのアフィン変換や投影変換などを実行するジオメトリエンジン80と、表示装置DSに出力可能な画像データを生成するレンダリングエンジン81と、LCD(Liquid Crystal Display)の各種の信号を生成するディスプレイコントローラ82,83と、信号出力部(LVDS送信部75及びDRGB送信部76)と、を有して構成されている。 As shown in FIG. 12A and FIG. 12B, the VDP 62 includes a command memory 70 in which a command list is written by the host CPU 60, a system control register 71 accessed from the host CPU 60, and a command for analyzing the command list. A parser (syntax analyzer) 72, a still picture decoder 73 for decoding still picture compression data, a moving picture decoder 74 for decoding moving picture compression data, and an image decoded (expanded) by the decoder A geometry engine 80 that performs affine transformation such as movement and projection transformation, a rendering engine 81 that generates image data that can be output to the display device DS, and a display controller 82 that generates various signals of an LCD (Liquid Crystal Display). 83 and a signal output unit (LVDS transmission unit 7 5 and the DRGB transmission unit 76).
システム制御レジスタ71は、VDP62に対する指示データなどをホストCPU60が書込む入力レジスタ群と、VDP62の動作状態などを示す情報をホストCPU60が読み出す出力レジスタ群と、に大別される。そして、ホストCPU60は、適宜な入力レジスタに、必要な設定値を書き込むことで、VDP62を適宜に動作させ、必要な出力レジスタの値を参照することで、VDP62の動作状態を把握している。 The system control register 71 is roughly divided into an input register group in which instruction data for the VDP 62 is written, and an output register group in which the host CPU 60 reads out information indicating the operating state of the VDP 62. Then, the host CPU 60 knows the operating state of the VDP 62 by appropriately operating the VDP 62 by writing a necessary set value in an appropriate input register and referring to the value of the required output register.
VDP62の描画動作は、ホストCPU60がコマンドメモリ70に書き込んだコマンドリストを、コマンドパーサ72が解析することで毎フレーム実行される。この描画動作のため、本実施例では、静止画圧縮データをデコードして一時保存するスプライトバッファSPBが、内蔵RAM77に確保され、動画圧縮データをデコード(伸張)して一次保存するムービーバッファMVBが、SDRAM64に確保されている。すなわち、静止画デコーダ73は、コマンドパーサ72によるコマンドリストの解析結果に基づいて、所定の静止画圧縮データをデコードして、デコード結果をスプライトバッファSPB(内蔵RAM77)に格納する。また、動画デコーダ74は、コマンドパーサ72によるコマンドリストの解析結果に基づいて、所定の動画圧縮データをデコードして、デコード結果をムービーバッファMVB(SDRAM64)に格納する。 The drawing operation of the VDP 62 is executed for each frame as the command parser 72 analyzes the command list written in the command memory 70 by the host CPU 60. For this rendering operation, in the present embodiment, a sprite buffer SPB that decodes and temporarily stores still image compression data is secured in the built-in RAM 77, and a movie buffer MVB that decodes (decompresses) moving image compression data and primarily stores it. , Reserved in the SDRAM 64. That is, the still image decoder 73 decodes predetermined still image compressed data based on the analysis result of the command list by the command parser 72, and stores the decoded result in the sprite buffer SPB (built-in RAM 77). The moving picture decoder 74 decodes predetermined moving picture compression data based on the command list analysis result by the command parser 72 and stores the decoding result in the movie buffer MVB (SDRAM 64).
このようにして伸張された静止画や、動画一フレーム分の静止画は、スプライトバッファSPBやムービーバッファMVBにおいて、コマンドリストで指示された内容に基づき、ジオメトリエンジン80が、拡大・縮小・回転・移動などのアフィン変換や、投影変換などの処理を施す。そして、その後、レンダリングエンジン81が機能して、スプライトバッファSPBやムービーバッファMVBのデータが、SDRAM64か又は内蔵RAM77に確保されたフレームバッファFLBに纏められる。 The still image expanded in this way and the still image for one frame of the moving image are enlarged, reduced, rotated, or rotated by the geometry engine 80 based on the contents specified in the command list in the sprite buffer SPB or movie buffer MVB. Processing such as affine transformation such as movement and projection transformation is performed. Thereafter, the rendering engine 81 functions, and the data of the sprite buffer SPB and the movie buffer MVB is collected in the SDRAM 64 or the frame buffer FLB secured in the built-in RAM 77.
本実施例ではフレームバッファFLBを内蔵RAM77に確保するが、DDR2タイプのSDRAM64を使用しているので、フレームバッファFLBをSDRAM64に確保しても処理速度上の問題が生じない。 In this embodiment, the frame buffer FLB is secured in the built-in RAM 77. However, since the DDR2 type SDRAM 64 is used, there is no problem in processing speed even if the frame buffer FLB is secured in the SDRAM 64.
何れのメモリ64,77に確保された場合でも、フレームバッファFLBは、ダブルバッファ構造を有しており、一方が表示用バンクとして機能し、他方が描画用バンクとして機能し、その機能を毎フレーム毎に切り替えて動作している。なお、表示用バンクの画像データが表示装置DSに出力され、描画用バンクには、レンダリングエンジン81によって画像データが書き込まれる。 Whichever memory 64, 77 is secured, the frame buffer FLB has a double buffer structure, one functioning as a display bank and the other functioning as a drawing bank, and the function is applied to each frame. It works by switching every time. The image data of the display bank is output to the display device DS, and the image data is written into the drawing bank by the rendering engine 81.
次に、以上の説明を、図12(b)〜図12(c)に基づいて整理しておく。ホストCPU60は、例えば、VBlank割込み(t1)に起因して、コマンドメモリ70にコマンドリストを書き込む(t2)。次に、ホストCPU60は、コマンドリストの開始アドレスやその他の制御情報をシステム制御レジスタ71に設定することでVDP62の描画動作を開始させる(t3)。 Next, the above description is organized based on FIGS. 12 (b) to 12 (c). The host CPU 60 writes the command list in the command memory 70 due to, for example, the VBlank interrupt (t1) (t2). Next, the host CPU 60 starts the drawing operation of the VDP 62 by setting the start address of the command list and other control information in the system control register 71 (t3).
すると、この描画開始の指示に対応して静止画デコーダ73や動画デコーダ74が動作し、コマンドメモリ70のコマンドリストに基づいて、CGROM63の圧縮データが読み出され、デコード結果が、スプライトバッファSPBや、ムービーバッファMVBに展開される(t4,t4’)。 Then, the still picture decoder 73 and the moving picture decoder 74 operate in response to the drawing start instruction, the compressed data of the CGROM 63 is read based on the command list of the command memory 70, and the decoding result is converted into the sprite buffer SPB, Then, it is expanded in the movie buffer MVB (t4, t4 ′).
次に、コマンドリストに基づいて、スプライトバッファSPBやムービーバッファMVBのデータに対して、ジオメトリエンジン80が座標演算を実行し、その演算結果に基づいて、レンダリングエンジン81が描画動作を実行する。そして、描画結果は、フレームバッファFLBの描画バンクに書き込まれる(t5)。 Next, the geometry engine 80 performs a coordinate operation on the data of the sprite buffer SPB and the movie buffer MVB based on the command list, and the rendering engine 81 executes a drawing operation based on the calculation result. Then, the drawing result is written into the drawing bank of the frame buffer FLB (t5).
次に、フレームバッファFLBの描画バンクと表示バンクを切り換えると(t6)、その後、ディスプレイコントローラ82が機能して、フレームバッファFLB(表示バンク)の画像データに基づいて、出力信号が生成され表示装置DSに出力される(t7)。なお、本実施例では、LVDS _I/F部75を経由してLCDたる表示装置DSが駆動されている。 Next, when the drawing bank and the display bank of the frame buffer FLB are switched (t6), the display controller 82 functions thereafter, and an output signal is generated based on the image data of the frame buffer FLB (display bank). It is output to DS (t7). In the present embodiment, the display device DS as an LCD is driven via the LVDS_I / F unit 75.
以上、VDPの動作手順を説明したので、続いて、図13に基づいてコマンドリストについて説明する。コマンドリストは、VDP62(コマンドパーサ72)に対する指令を列記したコマンド列であるが、その記載内容や記載順序が、静止画の描画を指示する場合と、動画の描画を指示する動作とでやや相違する。 The operation procedure of VDP has been described above. Next, the command list will be described with reference to FIG. The command list is a command sequence that lists commands for the VDP 62 (command parser 72). However, the description content and description order are slightly different between the case of instructing drawing of a still image and the operation of instructing drawing of a moving image. To do.
静止画の描画をVDPに指示するコマンドリストの場合には、図13(a)に示す通り、先ず、フレームバッファFLBやスプライトバッファSPBのメモリ領域を具体的に設定する(S1)。なお、先に説明した通り、この実施例では、スプライトバッファSPBと、フレームバッファFLBが内蔵VRAM77に設定され、バッファサイズは、スクリーンサイズ(例えば、640×320)に対応して設定される。 In the case of a command list for instructing the VDP to draw a still image, as shown in FIG. 13A, first, the memory areas of the frame buffer FLB and the sprite buffer SPB are specifically set (S1). As described above, in this embodiment, the sprite buffer SPB and the frame buffer FLB are set in the built-in VRAM 77, and the buffer size is set corresponding to the screen size (for example, 640 × 320).
次に、静止画のデコードを指示する(S2)。デコード指示は、具体的には、どの静止画圧縮データをデコードするかの指示であり、対象スプライトを記憶するCGROM63の先頭アドレスやデータサイズなどを指示して実行される。なお、本実施例では、スプライトバッファSPBのメモリ領域を適宜に設定できるので、例えば、高頻度で使用する静止画を、予め、特別なスプライトバッファ領域にデコードしておくこともできる。 Next, the decoding of the still image is instructed (S2). Specifically, the decode instruction is an instruction of which still image compressed data is to be decoded, and is executed by instructing the head address of the CGROM 63 storing the target sprite, the data size, and the like. In this embodiment, the memory area of the sprite buffer SPB can be set as appropriate. For example, still images that are frequently used can be decoded in advance into a special sprite buffer area.
このようにして、所定の静止画(スプライト)についてのデコード指示がされた後、デコードされた伸張データを、表示装置DSのどの座標位置に、どのような態様(回転角度や縮小拡大など)で描画するかを描画指示する(S3)。そして、バンクフリップなどの終了処理用コマンドを記入すれば(S4)、特定のスプライトについてのコマンドリストが完了する。なお、バンクフリップとは、描画バンクと表示バンクを切り替えることを意味する(図12(c)t6参照)。 In this way, after a decoding instruction for a predetermined still image (sprite) is given, the decoded decompressed data is displayed at any coordinate position on the display device DS and in any manner (rotation angle, reduction / enlargement, etc.). Whether to draw is instructed (S3). Then, if an end processing command such as bank flip is entered (S4), the command list for the specific sprite is completed. Note that the bank flip means switching between the drawing bank and the display bank (see t6 in FIG. 12C).
ところで、描画すべきスプライトが複数個存在する場合には、複数個のスプライトについて、デコード指示(S2)と描画指示(S3)とが繰り返し実行される。なお、このような場合、描画位置が重複する場合があるが、最初に描画された画像の優先度が最低となり、最後に描画された画像が最高優先度となる。また、先に説明した通り、上書きされない特別なスプライトバッファ領域にデコードされた伸張データは、デコード済み静止画の描画指示に基づいて、繰り返し使用することもできる。 By the way, when there are a plurality of sprites to be drawn, the decoding instruction (S2) and the drawing instruction (S3) are repeatedly executed for the plurality of sprites. In such a case, although the drawing positions may overlap, the priority of the image drawn first is the lowest, and the image drawn last is the highest priority. Further, as described above, the decompressed data decoded into a special sprite buffer area that is not overwritten can be repeatedly used based on a drawing instruction for a decoded still image.
動画の描画をVDPに指示するコマンドリストの場合には、図13(b)の初期コマンドリストと、図13(c)の定常コマンドリストの構成となる。 In the case of a command list for instructing the VDP to draw a moving image, the initial command list in FIG. 13B and the steady command list in FIG.
図13(b)に示す通り、動画の場合も、最初に、フレームバッファFLBやムービーバッファMVBのメモリ領域を具体的に設定する(S11)。先に説明した通り、この実施例では、ムービーバッファMVBがSDRAM74に設定され、フレームバッファFLBは、内蔵VRAM77に設定される。なお、フレームバッファFLBのバッファサイズは、スクリーンサイズ(例えば、640×320)に対応して静止画の場合と同一に設定される。 As shown in FIG. 13B, even in the case of a moving image, first, the memory areas of the frame buffer FLB and the movie buffer MVB are specifically set (S11). As described above, in this embodiment, the movie buffer MVB is set in the SDRAM 74 and the frame buffer FLB is set in the built-in VRAM 77. Note that the buffer size of the frame buffer FLB is set to be the same as that of the still image corresponding to the screen size (for example, 640 × 320).
次に、動画のデコードを指示する(S12)。デコード指示は、具体的には、どの動画圧縮データをデコードするかの指示であり、該当する動画を記憶するCGROM63の先頭アドレスを、その動画を特定するムービーIDや、その動画の総フレーム数などと共に指示する。そして、終了処理用コマンドを記入して初期コマンドリストを終える(S13)。 Next, the decoding of the moving image is instructed (S12). The decoding instruction is specifically an instruction of which moving image compressed data is to be decoded. The start address of the CGROM 63 storing the corresponding moving image, the movie ID for specifying the moving image, the total number of frames of the moving image, and the like. With instructions. Then, an end processing command is entered to complete the initial command list (S13).
この初期コマンドリストが実行されると、一連の静止画の構成された動画圧縮データがデコードされて、伸張データがムービーバッファMVBに展開される。そこで、描画すべきフレーム番号についてのデコードが完了した後、ホストCPU60は、図13(c)の定常コマンドリストを、コマンドメモリ70に発行する。 When this initial command list is executed, the compressed moving image data including a series of still images is decoded, and the decompressed data is expanded in the movie buffer MVB. Therefore, after the decoding of the frame number to be drawn is completed, the host CPU 60 issues the steady command list of FIG.
定常コマンドリスト(図13(c))は、動画を構成する一連の静止画についての描画指示で構成されており、具体的には、ムービーIDで特定される動画について、どのフレーム番号の伸張データを、表示装置DSのどの座標位置に描画するかを描画指示する(S14)。そして、終了処理用コマンドを記入すれば(S14)、特定の動画についての定常コマンドリストが完了する。 The steady command list (FIG. 13C) is composed of drawing instructions for a series of still images that make up a moving image. Specifically, for each moving image identified by a movie ID, which frame number of decompressed data is stored. Is drawn at which coordinate position of the display device DS (S14). Then, if the end processing command is entered (S14), the steady command list for the specific moving image is completed.
その後、ホストCPU60は、同一のムービーIDについて、フレーム番号を更新した定常コマンドリストを繰り返しコマンドメモリ70に発行すればよく、動画の再生は、初回分のコマンドリスト(初期コマンドリスト)と、その後、フレーム数分の複数回のコマンドリスト(定常コマンドリスト)とで実現される。 Thereafter, the host CPU 60 may repeatedly issue a steady command list with the updated frame number to the command memory 70 for the same movie ID, and the reproduction of the moving image is performed with a command list (initial command list) for the first time, This is realized by a command list (stationary command list) that is executed a plurality of times for the number of frames.
図14は、上記した動作をして画像データを生成するVDP62と、表示装置DSとの接続関係について、LVDS送信部75をより詳細に図示したものである。図示の通り、本実施例の表示装置DSは、VDP62のLVDS送信部(LVDS _I/F)75に対応するLVDS受信部(LVDS _I/F)81を内蔵して構成されている。 FIG. 14 illustrates the LVDS transmission unit 75 in more detail with respect to the connection relationship between the display device DS and the VDP 62 that generates the image data by performing the above-described operation. As shown in the figure, the display device DS of the present embodiment is configured to include an LVDS reception unit (LVDS_I / F) 81 corresponding to the LVDS transmission unit (LVDS_I / F) 75 of the VDP 62.
図14(a)に示す通り、LVDS _I/F部(LVDS送信部)75は、RGBデータ24ビットを含んだパラレルデータを、LVDS(low voltage differential signaling)信号に変換する部分である。LVDSとは、RGBデータなどを低ノイズ、低電力で高速伝送するための低電圧差動伝送方式を意味し、本実施例では、一対の信号伝送ライン(1本のツイストペア線)に数mAの程度の低レベルの信号電流を送信側から供給する一方、この信号電流を受信側に設けた100Ω程度の終端抵抗で受ける構成を採っている。したがって、電圧振幅は、数100mV程度の低レベルであるが、論理レベル(H/L)に対応して電流方向を代えることで確実な信号伝送を実現している。 As shown in FIG. 14A, the LVDS_I / F unit (LVDS transmission unit) 75 is a part that converts parallel data including 24 bits of RGB data into a low voltage differential signaling (LVDS) signal. LVDS means a low-voltage differential transmission system for high-speed transmission of RGB data and the like with low noise and low power. In this embodiment, several mA is applied to a pair of signal transmission lines (one twisted pair line). While a low level signal current is supplied from the transmission side, this signal current is received by a terminating resistor of about 100Ω provided on the reception side. Therefore, although the voltage amplitude is a low level of about several hundred mV, reliable signal transmission is realized by changing the current direction corresponding to the logic level (H / L).
そして、この実施例では、図14(a)に示す通り、全24ビット長のRGB信号(各8ビット長)と、水平/垂直同期信号とを含んだ合計28ビット長のパラレルデータ(TA0〜TA6,TB0〜TB6,TC0〜TC6,TD0〜TD6)を、LVDS送信部75において、4対の差動信号に変換している。そして、これに、一対の転送クロックの差動信号を加えて、5本のツイストペア線で表示装置DSに伝送している。 In this embodiment, as shown in FIG. 14A, a total of 28-bit parallel data (TA0 to TA0) including all 24-bit RGB signals (each 8 bits long) and horizontal / vertical synchronization signals. TA6, TB0 to TB6, TC0 to TC6, TD0 to TD6) are converted into four pairs of differential signals in the LVDS transmission unit 75. Then, a differential signal of a pair of transfer clocks is added to this and transmitted to the display device DS through five twisted pair lines.
なお、図7や図14(a)では、これら4対の差動信号を、表示装置DSの立場から評価して、(RXIN0+,RXIN0−)、(RXIN1+,RXIN1−)、(RXIN2+,RXIN2−)、(RXIN3+,RXIN3+)、(RXCLK+,RXCLK−)と記載している。 7 and 14A, these four pairs of differential signals are evaluated from the standpoint of the display device DS, and (RXIN0 +, RXIN0−), (RXIN1 +, RXIN1-), (RXIN2 +, RXIN2−) are evaluated. ), (RXIN3 +, RXIN3 +), (RXCLK +, RXCLK−).
図14(b)に示すように、転送クロックRXCLKの一周期の間に、ツイストペア線(RXIN0+,RXIN0−)では、G0→R5→R4→R3→R2→R1→R0をシリアル転送し、ツイストペア線(RXIN1+,RXIN1−)では、B1→B0→G5→G4→G3→G2→G1をシリアル転送し、ツイストペア線(RXIN2+,RXIN2−)では、DE→(VS)→(HS)→B5→B4→B3→B2をシリアル転送し、ツイストペア線(RXIN3+,RXIN3−)では、NA→B7→B6→G7→G6→R7→R6をシリアル転送している。 As shown in FIG. 14 (b), G0 → R5 → R4 → R3 → R2 → R1 → R0 is serially transferred on the twisted pair lines (RXIN0 +, RXIN0−) during one cycle of the transfer clock RXCLK, and the twisted pair line is transmitted. In (RXIN1 +, RXIN1-), B1 → B0 → G5 → G4 → G3 → G2 → G1 are serially transferred, and in twisted pair lines (RXIN2 +, RXIN2-), DE → (VS) → (HS) → B5 → B4 → B3 → B2 is serially transferred, and NA → B7 → B6 → G7 → G6 → R7 → R6 is serially transferred on the twisted pair line (RXIN3 +, RXIN3-).
ここで、R0〜R7は、赤色画素の輝度を示す8ビット長データ、G0〜G7は、緑色画素の輝度を示す8ビット長データ、B0〜B7は、青色画素の輝度を示す8ビット長データである。また、(VS)や(HS)は、垂直同期タイミング、水平同期タイミングであることを示し、DEは、DATA ENABLE を意味している。なお、NAは未使用である。 Here, R0 to R7 are 8-bit length data indicating the luminance of the red pixel, G0 to G7 are 8-bit length data indicating the luminance of the green pixel, and B0 to B7 are 8-bit length data indicating the luminance of the blue pixel. It is. In addition, (VS) and (HS) indicate vertical synchronization timing and horizontal synchronization timing, and DE means DATA ENABLE. Note that NA is unused.
上記した4対の差動信号を受ける表示装置DSには、VDP62のLVDS送信部75に対応するLVDS受信部81が設けられている。そして、一連のシリアルデータがパラレル変換されて、4組のパラレルデータRA0〜RA6,RB0〜RB6,RC0〜RC6,RD0〜RD6となる。図14(b)に示すシリアルデータ列から明らか通り、パラレルデータRA0〜RA6は、具体的には、R0〜R5と、G0の7ビットであり、その他のパラレルデータも、図14(b)に示すシリアルデータに対応したものである。 The display device DS that receives the four pairs of differential signals is provided with an LVDS receiver 81 corresponding to the LVDS transmitter 75 of the VDP 62. A series of serial data is converted into parallel data, and four sets of parallel data RA0 to RA6, RB0 to RB6, RC0 to RC6, and RD0 to RD6 are obtained. As is apparent from the serial data string shown in FIG. 14B, the parallel data RA0 to RA6 are specifically 7 bits of R0 to R5 and G0, and other parallel data are also shown in FIG. 14B. This corresponds to the serial data shown.
そして、表示装置DSは、これらから抽出されるRGB階調データに基づいて画面表示を実現する。このように本実施例では、画素データが、RGB各8ビット(256階調)であってフルカラーの画像演出を実現することができる。 The display device DS realizes screen display based on the RGB gradation data extracted from these. In this way, in this embodiment, the pixel data is 8 bits for each RGB (256 gradations), and a full color image effect can be realized.
しかも、VDP62と表示装置DSとの信号伝送にLVDS信号を使用するので、電圧振幅が低レベルで足り(数100mV)、その分だけデジタル信号の立上り時間や立下り時間が短いので、高速通信を実現することができ、高速度に推移する画像演出を滑らかに実現することができる。しかも、コモンモードノイズの影響を受けないので、不自然な画素が生じることもない。 Moreover, since the LVDS signal is used for signal transmission between the VDP 62 and the display device DS, the voltage amplitude is low enough (several hundred mV), and the rise time and fall time of the digital signal are correspondingly short, so high-speed communication is possible. It can be realized, and an image effect transitioning to a high speed can be realized smoothly. Moreover, since it is not affected by common mode noise, an unnatural pixel does not occur.
また、ケーブル本数が少ないので、省スペース化や低コスト化が実現され、低レベルの電圧によって信号伝送ができるので省電力化を図ることができる。そのため、これらの利点を活用して、より多くの可動演出体を配置して遊技演出を豊富化することができる。 Further, since the number of cables is small, space saving and cost reduction are realized, and signal transmission can be performed with a low level voltage, so that power saving can be achieved. Therefore, by utilizing these advantages, it is possible to enrich game effects by arranging more movable effects bodies.
なお、ツイストペア線(RXIN3+,RXIN3−)では、NA→B7→B6→G7→G6→R7→R6をシリアル転送する構成を採っているので、ツイストペア線(RXIN3+,RXIN3−)を使用しないか、或いは、ツイストペア線(RXIN3+,RXIN3−)でNULLデータをシリアル転送することで、RGB各々6ビットの64階調に抑制することも容易である。 Since the twisted pair lines (RXIN3 +, RXIN3-) are configured to serially transfer NA → B7 → B6 → G7 → G6 → R7 → R6, the twisted pair lines (RXIN3 +, RXIN3-) are not used, or In addition, by serially transferring NULL data through the twisted pair lines (RXIN3 +, RXIN3-), it is easy to suppress 64 gradations of 6 bits for each of RGB.
ところで、図7に示す通り、表示装置DSには、上記したLVDS信号とは別に、画像インタフェイス基板28から、2種類の直流電圧(12V,3.3V)とPWM制御信号VBRとが伝送されている。 Incidentally, as shown in FIG. 7, in addition to the above-described LVDS signal, two types of DC voltages (12V, 3.3V) and a PWM control signal VBR are transmitted to the display device DS from the image interface board 28. ing.
ここで、直流電圧3.3Vは、LVDS受信部81を含む表示装置DSの電子回路の電源電圧であり、低い電源電圧によって低電力化を図っている。一方、直流電圧12Vは、LEDランプで構成された液晶バックライト部BLの電源電圧である。本実施例では、複数個が直列接続されたLEDランプによってバックライト部BLを構成し、冷陰極管を使用しないので、回路構成の簡素化と低電力化と高性能化を実現することができる。 Here, the direct-current voltage 3.3V is a power supply voltage of the electronic circuit of the display device DS including the LVDS receiver 81, and the power is reduced by the low power supply voltage. On the other hand, the DC voltage 12V is a power supply voltage of the liquid crystal backlight unit BL composed of LED lamps. In this embodiment, the backlight unit BL is configured by a plurality of LED lamps connected in series, and the cold cathode tube is not used. Therefore, the circuit configuration can be simplified, the power can be reduced, and the performance can be improved. .
逆に、冷陰極管を使用するには、直流32V程度の高電圧を、周波数30kHz〜45kHz程度で1000V程度の交流電圧に変換するインバータ回路が必要であり、設置スペースが大きく、消費電力が高い上に(数W程度)、ノイズ源となっていたが、本実施例では、これらの問題が全て解消される。 On the other hand, in order to use a cold cathode tube, an inverter circuit that converts a high voltage of about 32 V DC to an AC voltage of about 1000 V at a frequency of about 30 kHz to 45 kHz is necessary, a large installation space, and high power consumption. Although it has become a noise source on the top (about several watts), all of these problems are solved in this embodiment.
すなわち、本実施例のバックライト部BLは、12Vの直流駆動であるのでノイズ源とならず、また、インバータ回路も不要であり、消費電力も半分以下に低減される。 That is, since the backlight unit BL of this embodiment is a DC drive of 12V, it does not become a noise source, an inverter circuit is unnecessary, and power consumption is reduced to half or less.
また、本実施例の表示装置DSには、12Vの直流電圧を受けて複数のLEDランプに40〜65mA程度の駆動電流を供給する駆動回路が内蔵されている。この駆動回路は、PWM制御信号VBRによって、LEDランプの調光を制御可能に構成されており、例えば、遊技客が着席していない遊技機については、バックライトを消灯させることもでき、この意味でも省電力化が実現される。 Further, the display device DS of this embodiment has a built-in drive circuit that receives a DC voltage of 12 V and supplies a drive current of about 40 to 65 mA to a plurality of LED lamps. This drive circuit is configured so that the dimming of the LED lamp can be controlled by the PWM control signal VBR. For example, for a gaming machine in which a player is not seated, the backlight can be turned off. But power saving is realized.
なお、実施例のPWM制御信号VBRは、3.3Vレベルの電圧振幅を有し、デューティ比を0〜100%の範囲で任意に設定できるよう構成されている。そして、通電状態のLEDに、規定電流(40〜65mA)を流した状態で、デューティ比を適宜に変化させることで、バックライトの輝度を所望レベルに変更することができる。 Note that the PWM control signal VBR of the embodiment has a voltage amplitude of 3.3 V and is configured so that the duty ratio can be arbitrarily set in the range of 0 to 100%. And the brightness | luminance of a backlight can be changed to a desired level by changing a duty ratio suitably in the state which sent regulation current (40-65mA) to LED of an energized state.
以上、画像制御部23’のハードウェア構成を中心に説明したので、続いて、画像制御部23’で実行される画像制御動作について具体的に説明する。 As described above, the hardware configuration of the image control unit 23 ′ has been mainly described. Subsequently, the image control operation executed by the image control unit 23 ′ will be specifically described.
実施例の遊技機では、演出コマンドCMD”を受信した画像制御部23’によって実行される一連の画像演出は、画像演出用の演出コマンドCMD1”〜CMDn”に対応して設けられた演出進行テーブルPr _TBL1〜Pr _TBLnによって管理されている。 In the gaming machine of the embodiment, the series of image effects executed by the image control unit 23 ′ that has received the effect command CMD ″ is the effect progress table provided corresponding to the effect commands CMD1 ″ to CMDn ″ for image effects. It is managed by Pr_TBL1 to Pr_TBLn.
ここで、演出進行テーブルPr _TBLは、一連の画像演出を、時間軸上で適宜に区分した区分演出ENi(EN1〜ENn)について、各々の開始時間Tiを規定している。演出進行テーブルPr _TBLは、例えば、図15(a)に示す通りであり、各区分演出ENiについて、一連の演出動作の開始時からの開始タイミングTiと、具体的な演出内容を規定する演出テーブルDi _xyを特定するインデックス情報INXxyと、を記憶して構成されている。なお、一連の演出動作の開始時からの経過時間は、演出タイマTMRで計測される。 Here, the effect progress table Pr_TBL defines the start times Ti for the segment effects ENi (EN1 to ENn) obtained by appropriately dividing a series of image effects on the time axis. The effect progress table Pr_TBL is, for example, as shown in FIG. 15A, and for each segmented effect ENi, an effect table that defines the start timing Ti from the start of a series of effect operations and specific effect contents. Index information INXxy for specifying Di_xy is stored. The elapsed time from the start of a series of effect operations is measured by the effect timer TMR.
図15(b)及び図15(c)は、特定の演出コマンドCMD”を受信すると実行される画像演出を例示したものであり、図15(a)に示す演出進行テーブルPr _TBLに基づいて実現される。 FIGS. 15B and 15C exemplify an image effect that is executed when a specific effect command CMD ″ is received, and is realized based on the effect progress table Pr_TBL shown in FIG. Is done.
図15(b)に示す一連の画像演出は、3つの図柄の変動開始から、左右の図柄がリーチ状態で停止するまでの区分演出EN1(T0〜T4の開始変動演出)と、これに続く区分演出EN2(T4〜T5のノーマルリーチ演出)と、昇格状態で継続される区分演出EN3(T5〜T6のスーパリーチ演出)と、当選状態を示す区分演出EN4(T6〜T7の最終演出)と、3つの図柄が浮遊する区分演出EN5(T7以降の揺れ変動演出)と、に区分されている。なお、実施例では、区分演出1〜5の演出時間が、互いに重複しないよう構成されているが、特に、限定されるものではない。 The series of image effects shown in FIG. 15 (b) includes a segment effect EN1 (start variation effect of T0 to T4) from the start of the variation of the three symbols until the left and right symbols stop in the reach state, and the subsequent segment. The production EN2 (normal reach production from T4 to T5), the division production EN3 (T5 to T6 super reach production) continued in the promoted state, and the division production EN4 (final production from T6 to T7) indicating the winning state It is divided into a division effect EN5 (swing fluctuation effect after T7) in which the design floats. In addition, in the Example, although the production time of the division | segmentation productions 1-5 is comprised so that it may not mutually overlap, it is not specifically limited.
図15(c)に示す通り、所定の演出コマンドCMD”を受けた画像制御部23では、タイミングT0から、例えば、左図柄「7」→中図柄「8」→右図柄「4」の順番で、各図柄の回転を開始させ、その後、タイミングT1から3つの図柄を高速回転させた後、タイミングT1+βで予告演出を実行する。そして、タイミングT2で左図柄「2」で停止させ、その後、タイミングT3で右図柄「2」を停止させている。 As shown in FIG. 15 (c), the image control unit 23 that has received the predetermined effect command CMD "starts, for example, in the order of the left symbol“ 7 ”→ the middle symbol“ 8 ”→ the right symbol“ 4 ”from the timing T0. Then, the rotation of each symbol is started, and thereafter, after three symbols are rotated at high speed from timing T1, a notice effect is executed at timing T1 + β. Then, at the timing T2, the left symbol “2” is stopped, and at the timing T3, the right symbol “2” is stopped.
その後、一連の画像演出として、タイミングT4からノーマルリーチ演出を開始し、タイミングT5から、期待感の高まるスーパリーチ演出に昇格させている。そして、タイミングT6から当選状態を示す最終演出を開始し、その後、タイミングT7から当選状態の停止図柄「3」「3」「3」で揺れ変動演出を実行している。なお、揺れ変動演出は、停止コマンドCMD”を受けることで終了する。 Thereafter, as a series of image effects, a normal reach effect is started from timing T4, and the timing is promoted to a super reach effect with a high expectation. Then, the final effect indicating the winning state is started from the timing T6, and then the fluctuation variation effect is executed from the timing T7 with the stopped symbols “3”, “3”, and “3” in the winning state. Note that the fluctuation variation effect ends when the stop command CMD "is received.
図16(a)は、上記した区分演出ENiを実現するための演出テーブルDi _xyのデータ構造を例示したものである。図示の通り、演出テーブルDi _xyは、自らが規定する区分演出ENiを総合的に特定するテーブルヘッダ情報HDtと、区分演出ENiを実現する単数又は複数の単位演出(UT1〜UTn)について、個々の単位演出UTi毎に、その演出内容を特定するフレーム実データ1〜nとで構成されている。すなわち、この実施例では、区分演出ENiを特定する演出テーブルDi _xyは、Di _xy=HDt+n個のフレーム実データの関係となっている。 FIG. 16A illustrates the data structure of the effect table Di_xy for realizing the above-described segmented effect ENi. As shown in the figure, the effect table Di_xy is for each of the table header information HDt that comprehensively specifies the segment effect ENi defined by itself, and one or more unit effects (UT1 to UTn) that realize the segment effect ENi. Each unit effect UTi is composed of actual frame data 1 to n for specifying the contents of the effect. That is, in this embodiment, the effect table Di_xy specifying the segment effect ENi has a relationship of Di_xy = HDt + n frame actual data.
図16(a)に示す通り、テーブルヘッダ情報HDtには、その演出テーブルDi _TBLのインデックス情報INXiの他に、その区分演出ENiを実現する総フレーム数TLFや、トータルデータサイズTLDなどが含まれている。ここで、フレーム数TLFとは、表示装置に時間順次に描画される表示画面の個数であり、1/60秒毎に画像を表示する本実施例では、例えば、5分間の区分演出ENを実現する総フレーム数は、5×60×60個となる。したがって、総フレーム数TLFは、当該区分演出ENの演出継続時間を意味することになる。 As shown in FIG. 16A, the table header information HDt includes, in addition to the index information INXi of the effect table Di_TBL, the total number of frames TLF realizing the segmented effect ENi, the total data size TLD, and the like. ing. Here, the number of frames TLF is the number of display screens drawn in time sequence on the display device. In this embodiment in which an image is displayed every 1/60 seconds, for example, a section effect EN of 5 minutes is realized. The total number of frames to be performed is 5 × 60 × 60. Therefore, the total frame number TLF means the effect duration time of the segment effect EN.
フレーム実データ1〜nは、当該区分演出ENxを実現する単位演出UTi毎に、その演出内容を特定するデータであり、図16(b)に示す通り、演出ヘッダ情報HDeと、任意個数のシーン情報SNkとで構成されている。すなわち、この実施例では、単位演出UTiを特定するフレーム実データは、HDe+SN1+SN2+・・・SNkの関係となっている。 The actual frame data 1 to n are data for specifying the content of the effect for each unit effect UTi that realizes the segmented effect ENx. As shown in FIG. 16B, the effect header information HDe and an arbitrary number of scenes It consists of information SNk. That is, in this embodiment, the actual frame data specifying the unit effect UTi has a relationship of HDe + SN1 + SN2 +.
ここで、演出ヘッダ情報HDeには、その単位演出UTiの開始時間と、単位演出UTiのために使用されるフレームサイズと、単位演出UTiを実現するシーン数(k,l,m)とが含まれており、シーン情報の個数(k,l,m)は、演出ヘッダ情報HDeで特定される(図16(b)参照)。 Here, the effect header information HDe includes the start time of the unit effect UTi, the frame size used for the unit effect UTi, and the number of scenes (k, l, m) that realize the unit effect UTi. The number (k, l, m) of scene information is specified by the effect header information HDe (see FIG. 16B).
図16(c)に示す通り、各シーン情報SN1〜SNkは、各々、シーンヘッダ情報HDsと、継続時間及びスプライト情報の組合せで構成されるシーンデータDATAと、で構成されている。なお、シーンデータDATAは、可変長データであり、ENDデータによってデータ範囲が特定される。 As shown in FIG. 16C, each of the scene information SN1 to SNk is composed of scene header information HDs and scene data DATA composed of a combination of duration and sprite information. The scene data DATA is variable length data, and the data range is specified by the END data.
そして、シーンヘッダ情報HDsには、(1)シーン情報SNkを構成する画像の統括情報と、(2)画像の縦横サイズを示すサイズ情報と、(3)画像のCGROM63の記憶位置を示すメモリ位置情報やデータサイズなどが含まれている(図16(c)参照)。 The scene header information HDs includes (1) overall information of the image constituting the scene information SNk, (2) size information indicating the vertical and horizontal sizes of the image, and (3) a memory location indicating the storage location of the CGROM 63 of the image. Information, data size, and the like are included (see FIG. 16C).
そして、画像の統括情報には、当該シーン情報SNkを構成する画像が、一纏まりの動画か、単数又は複数の静止画(スプライト)かの情報や、描画する描画チャンネルCHiや、当該シーン情報を実行した後、演出動作を終えるか、最初から再実行するかのLOOP情報などを特定している。 The overall image information includes information on whether the image constituting the scene information SNk is a group of moving images or a single or a plurality of still images (sprites), a drawing channel CHi to be drawn, and the scene information. After the execution, LOOP information or the like indicating whether the rendering operation is finished or re-executed from the beginning is specified.
単位演出UTiが動画で実現される場合、シーンヘッダ情報HDsのデータサイズには、その動画を実現するフレーム数が含まれている。すなわち、動画は、一連複数枚の静止画が連続することで実現されるところ、動画に関するシーンヘッダ情報HDsには、当該動画を実現する静止画の連続枚数(フレーム数)が含まれている。 When the unit effect UTi is realized by a moving image, the data size of the scene header information HDs includes the number of frames for realizing the moving image. That is, a moving image is realized by a series of a plurality of still images being continuous, and the scene header information HDs relating to the moving image includes the continuous number of still images (the number of frames) that realize the moving image.
描画チャンネルCHiは、重複して描画された複数の画像の優先順位を規定するものである。この実施例では、最小チャンネル番号CH0の画像に関するコマンドリストを最初に書き、これに続いて、次チャンネルCH1の画像に関するコマンドリストを書き、その後も同様に、最大チャンネル番号CHmに向けてコマンドリストを書くよう構成されている。そして、VDPは、コマンドリストの順番に、フレームバッファFLBに画像データを重複して記載するので、重ね書きされた画像において、最後に書かれた最大チャンネルCHmの画像が最優先されることになる。 The drawing channel CHi defines the priority order of a plurality of images drawn in duplicate. In this embodiment, the command list for the image of the minimum channel number CH0 is written first, followed by the command list for the image of the next channel CH1, and thereafter the command list for the maximum channel number CHm is similarly written. It is structured to write. Since the VDP describes the image data in the frame buffer FLB in the order of the command list, the image of the largest channel CHm written last is given the highest priority in the overwritten image. .
図16(d)と図17(a)には、区分演出EN1(T0〜T4の開始変動演出)の構成を整理して図示している。図17(a)に示す通り、区分演出EN1は、8個の単位演出UT1〜UT8で構成されており、具体的には、区分演出EN1=単位演出UT1(フレーム実データ1)+単位演出UT2(フレーム実データ2)+・・・+単位演出UT8(フレーム実データ8)の関係が成立している。 FIG. 16D and FIG. 17A show the arrangement of the segment effect EN1 (start variation effect of T0 to T4) in an organized manner. As shown in FIG. 17A, the segment effect EN1 is composed of eight unit effects UT1 to UT8. Specifically, the segment effect EN1 = unit effect UT1 (frame actual data 1) + unit effect UT2 (Frame actual data 2) +... + Unit effect UT8 (frame actual data 8) is established.
ここで、単位演出UT1〜UT4、及び、単位演出UT6〜8は、各々、単一のシーン情報SN1・・・SN1で構成されており、単位演出UT1のシーン情報SN1は、背景画像を意味している。一方、他の6個のシーン情報SN1・・・SN1は、全て動画による演出動作を特定して、各々、始動回転A1、始動回転A2、始動回転A3、停止動作A5、停止動作A6、予告演出B1を特定している。 Here, the unit effects UT1 to UT4 and the unit effects UT6 to 8 are each composed of single scene information SN1... SN1, and the scene information SN1 of the unit effect UT1 means a background image. ing. On the other hand, the other six pieces of scene information SN1... SN1 all specify a motion effect by moving images, and start rotation A1, start rotation A2, start rotation A3, stop operation A5, stop operation A6, and notice effect, respectively. B1 is specified.
これに対して、単位演出UT5は、3つのシーン情報SN1〜SN3で構成されており、各シーン情報SN1〜SN3は、動画による演出動作を特定して、各々、左図柄と中図柄と右図柄の高速回転(A41,A42,A43)を特定している。 On the other hand, the unit effect UT5 is composed of three scene information SN1 to SN3, and each scene information SN1 to SN3 specifies the effect operation by the moving image, and the left symbol, the middle symbol, and the right symbol, respectively. The high-speed rotation (A41, A42, A43) is specified.
区分演出EN2〜区分演出EN5についても同様であり、各々、図16(e)〜図16(h)及び、図17(b)〜図17(e)に示す通りである。 The same applies to the segment effects EN2 to EN5, as shown in FIGS. 16 (e) to 16 (h) and FIGS. 17 (b) to 17 (e), respectively.
例えば、区分演出EN2(ノーマルリーチ演出)や、区分演出EN3(スーパリーチ演出)は、各々、1個の単位演出(UT1)で構成されている。そして、区分演出EN2(ノーマルリーチ演出)=単位演出UT1であって、リーチ演出C1を特定するシーン情報SN1と、リーチ図柄(図柄2)を特定するシーン情報SN2とで構成されている(UT1=SN1+SN2)。同様に、区分演出EN3(スーパリーチ演出)=単位演出UT1であって、スーパリーチ演出D1を特定するシーン情報SN1と、昇格したリーチ図柄(図柄3)を特定するシーン情報SN2とで構成されている(UT1=SN1+SN2)。 For example, the segment effect EN2 (normal reach effect) and the segment effect EN3 (super reach effect) are each composed of one unit effect (UT1). Then, the segment effect EN2 (normal reach effect) = unit effect UT1, which is composed of scene information SN1 for specifying the reach effect C1 and scene information SN2 for specifying the reach symbol (symbol 2) (UT1 = SN1 + SN2). ). Similarly, segment effect EN3 (super reach effect) = unit effect UT1, and is composed of scene information SN1 that specifies the super reach effect D1 and scene information SN2 that specifies the promoted reach symbol (symbol 3) ( UT1 = SN1 + SN2).
区分演出EN5(最終演出)や、区分演出EN6(揺れ変動演出)も、各々、1個の単位演出UT1で構成されるものの、区分演出EN5(最終演出)の単位演出UT1は、3つのシーン情報SN1〜SN3で構成されている、そして、シーン情報SN1〜SN3は、各々、動画による変則変動演出(E1〜E3)を特定している。 The segment effect EN5 (final effect) and the segment effect EN6 (swing fluctuation effect) are each composed of one unit effect UT1, but the unit effect UT1 of the segment effect EN5 (final effect) has three scene information. The scene information SN1 to SN3 is composed of SN1 to SN3, and specifies anomalous variation effects (E1 to E3) by moving images.
一方、区分演出EN5(最終演出)のシーン情報SN1〜SN3は、各々、静止画によるゆれ変動(F1〜F3)を特定している。 On the other hand, the scene information SN1 to SN3 of the segment effect EN5 (final effect) respectively specifies fluctuation fluctuations (F1 to F3) due to still images.
以上の構成から明らかなように、本実施例では、各区分演出ENiは、開始時刻が各々規定された(つまり、必ずしも共通しない)、単一又は複数の単位演出UT1〜UTnで構成されている。そして、区分演出の開始タイミングは、演出タイマTMRで管理される。 As is apparent from the above configuration, in this embodiment, each segmented effect ENi is composed of a single or a plurality of unit effects UT1 to UTn each having a start time defined (that is, not necessarily common). . Then, the start timing of the division effect is managed by the effect timer TMR.
一方、各単位演出UTiは、開始時刻が規定された(つまり、開始時刻が共通する)、単一又は複数のシーン情報SN1〜SNkで構成されている。そして、シーン情報の開始タイミングも、演出タイマTMRで管理されている。なお、シーン情報を構成する個々のスプライトの表示継続時間は、描画チャンネルCH0〜CHm毎に設けられた、継続タイマTM0〜TMmで管理される。 On the other hand, each unit effect UTi is composed of single or a plurality of scene information SN1 to SNk with a specified start time (that is, a common start time). The start timing of the scene information is also managed by the effect timer TMR. The display continuation time of individual sprites constituting the scene information is managed by continuation timers TM0 to TMm provided for the drawing channels CH0 to CHm.
図18は、画像制御部23のワンチップマイコン(ホストCPU)60のメイン処理の動作内容を示すフローチャートである。ホストCPU60がリセットされると、ワンチップマイコンの各部や、VDPの各種レジスタ71を含んで、適宜な初期設定処理(ST81)が実行された後、一連のメイン処理(ST82〜89)が無限ループ状に繰り返される。 FIG. 18 is a flowchart showing the operation contents of the main processing of the one-chip microcomputer (host CPU) 60 of the image control unit 23. When the host CPU 60 is reset, a series of main processing (ST82 to 89) is performed in an infinite loop after appropriate initial setting processing (ST81) is executed including each part of the one-chip microcomputer and various registers 71 of the VDP. Repeated.
メイン処理では、先ず、VDPからVBlank割込みが生じるのを待つ(ST82)。ここで、Vblank割込みは、VDP62が表示装置DSに1フレーム分の描画を終えたタイミングで発生し、例えば、1/60秒毎に発生する。 In the main process, first, it waits for a VBlank interrupt from VDP (ST82). Here, the Vblank interrupt occurs at the timing when the VDP 62 finishes drawing one frame on the display device DS, for example, every 1/60 seconds.
先に説明した通り、実施例のVDP62は、ダブルバッファ方式を採っており、表示バンクと描画バンクに、各々、表示装置DSの1フレーム分の画像データを記憶するよう構成されている。そして、2つのフレームバッファFLBの機能を交互に切り替えており、表示バンクの画像データを表示装置DSに出力する一方、描画バンクに次回の画像データを描画している。 As described above, the VDP 62 of the embodiment adopts the double buffer method, and is configured to store image data for one frame of the display device DS in the display bank and the drawing bank, respectively. The functions of the two frame buffers FLB are alternately switched, and the image data of the display bank is output to the display device DS, while the next image data is drawn in the drawing bank.
そこで、Vblank割込みがあれば(ST82)、新規の受信コマンドがあるか否かを判定し(ST83)、新規に制御コマンドを受信している場合には、これに対応する処理を実行する(ST84)。例えば、演出コマンドCMD”を受けている場合には、その演出コマンドに対応する演出進行テーブルPr _TBLを特定する。 Therefore, if there is a Vblank interrupt (ST82), it is determined whether there is a new received command (ST83). If a new control command is received, processing corresponding to this is executed (ST84). ). For example, when the production command CMD "is received, the production progress table Pr_TBL corresponding to the production command is specified.
また、ステップST84の処理では、画像演出動作を開始するべく、演出中フラグFLGをセットし、画像演出の進行を管理する演出タイマTMRを起動させる。なお、演出タイマTMRは、ステップST89の処理でインクリメントされて、計時動作を実行する。 In the process of step ST84, in order to start the image effect operation, the effect flag FLG is set, and an effect timer TMR for managing the progress of the image effect is started. The effect timer TMR is incremented in the process of step ST89 and executes a time measuring operation.
なお、図15(a)に関して説明した通り、演出進行テーブルPr _TBLには、一連の画像演出動作を実現する単数又は複数の演出テーブルDi _xyと、各演出テーブルDi _xyで規定される画像演出の演出開始タイミングとが、特定されるよう構成されており、演出テーブルDi _xyは、テーブルインデックスデータINXiで示される。 As described with reference to FIG. 15A, the effect progress table Pr_TBL includes one or a plurality of effect tables Di_xy for realizing a series of image effect operations and image effects defined by the effect tables Di_xy. The effect start timing is specified, and the effect table Di_xy is indicated by table index data INXi.
次に、演出中フラグFLGの値を判定し(ST85)、これがセット状態であれば、演出タイマTMRの値と、演出進行テーブルPr _TBLに規定されている演出開始タイミングとを対比し、演出開始タイミングに達している場合には、テーブルインデックスINXiで特定される演出テーブルDi _xyを、演出テーブルバッファBUF1に格納する(ST86)。 Next, the value of the production flag FLG is determined (ST85), and if this is in the set state, the value of the production timer TMR is compared with the production start timing defined in the production progress table Pr_TBL to start production. If the timing has been reached, the effect table Di_xy specified by the table index INXi is stored in the effect table buffer BUF1 (ST86).
なお、この実施例では、演出テーブルバッファBUF1に、新規の演出テーブルDi_ xyが格納されたことで、それまで格納されていた古い演出テーブルDi _xy’は事実上消滅する。すなわち、新規の演出テーブルDi _xyの最終位置には、ENDデータが存在するので、それ以降のデータは消滅したのと同じである。但し、必ずしも、このような構成に限定されるものではなく、演出テーブルバッファBUF1の先頭アドレスから格納すべき演出テーブルと、演出テーブルバッファBUF1の空き領域に、追加して格納すべき演出テーブルと、を区別するよう構成すれば、例えば、予告動作(B1)用の単位演出UT8を、開始変動演出用の演出テーブルDi _10から分離することができる。 In this embodiment, since the new effect table Di_xy is stored in the effect table buffer BUF1, the old effect table Di_xy ′ that has been stored until then is virtually lost. That is, since the END data exists at the final position of the new effect table Di_xy, it is the same as the data after that has disappeared. However, it is not necessarily limited to such a configuration, an effect table to be stored from the top address of the effect table buffer BUF1, an effect table to be additionally stored in the empty area of the effect table buffer BUF1, For example, the unit effect UT8 for the notice operation (B1) can be separated from the effect table Di_10 for the start variation effect.
以上の点はさておき、図19(a)は、この実施例について、演出タイマTMR=T0のタイミングで取得される演出テーブルDi _10を示している。先に説明した通り、演出テーブルDi _10は、区分演出EN1である開始変動動作を特定しており、開始変動動作EN1は、8個の単位演出UT1〜UT8によって構成されている(図16(a)参照)。そのため、演出テーブルバッファBUF1には、演出テーブルDi _10の記憶内容(図16(a)参照)に基づき、各単位演出UT1〜UT8の演出開始タイミングを含んだ情報が、各々、格納されることになる(図17(a)参照)。 Aside from the above points, FIG. 19A shows an effect table Di_10 acquired at the timing of the effect timer TMR = T0 for this embodiment. As described above, the effect table Di_10 specifies the start variation operation that is the segment effect EN1, and the start variation operation EN1 is configured by eight unit effects UT1 to UT8 (FIG. 16A). )reference). Therefore, information including the production start timing of each of the unit productions UT1 to UT8 is stored in the production table buffer BUF1 based on the storage contents of the production table Di_10 (see FIG. 16A). (See FIG. 17A).
以上のようなステップST86の処理が終われば、次に、演出テーブルバッファBUF1のデータを参照し、演出タイマTMRの値に基づいて、演出開始タイミングに達している単位演出UTxの有無を判定し、該当する単位演出UTxが存在する場合には、その実フレームデータを、シーン情報バッファBUF2に展開する(ST87)。 When the process of step ST86 as described above is completed, next, the presence table unit UTx that has reached the effect start timing is determined based on the value of the effect timer TMR with reference to the data of the effect table buffer BUF1, If the corresponding unit effect UTx exists, the actual frame data is developed in the scene information buffer BUF2 (ST87).
シーン情報バッファBUF2は、VDP62に出力すべきコマンドリストを生成するために参照される記憶領域であり、最小チャンネルCH0から最大チェンネルCHmまで、描画チャンネル毎に区分されている(図19(b))。 The scene information buffer BUF2 is a storage area referred to for generating a command list to be output to the VDP 62, and is divided for each drawing channel from the minimum channel CH0 to the maximum channel CHm (FIG. 19B). .
先に説明した通り、本実施例では、演出ヘッダ情報HDeとして、当該単位演出UTxの開始タイミングが規定され、シーンヘッダ情報HDsとして、当該単位演出を実現する動画や静止画の描画チャンネルCHが特定されている。したがって、ステップST87の処理では、開始タイミングに達している単位演出UTxについて、その単位演出UTxを実現する単数又は複数のシーン情報SN1〜SNiを、各々に規定されている描画チャンネルCHに対応するシーン情報バッファBUF2に格納することになる。 As described above, in this embodiment, the start timing of the unit effect UTx is defined as the effect header information HDe, and the moving image or still image drawing channel CH that realizes the unit effect is specified as the scene header information HDs. Has been. Therefore, in the process of step ST87, with respect to the unit effect UTx that has reached the start timing, the scene information SN1 to SNi that realizes the unit effect UTx is represented by a scene corresponding to the drawing channel CH defined for each. It is stored in the information buffer BUF2.
図19(b)に示す通り、タイミングT0では、描画チャンネルCH0に「背景画像A0に関するシーン情報」が格納され、描画チャンネルCH1に「左図柄の始動回転A1に関するシーン情報」が格納される。その後、タイミングT0+αで、描画チャンネルCH3に「中図柄の始動回転A3に関するシーン情報」が格納され、タイミングT0+2αで、描画チャンネルCH2に「右図柄の始動回転A3に関するシーン情報」が格納される。 As shown in FIG. 19B, at the timing T0, “scene information relating to the background image A0” is stored in the drawing channel CH0, and “scene information relating to the starting rotation A1 of the left symbol” is stored in the drawing channel CH1. After that, at the timing T0 + α, “scene information relating to the starting rotation A3 of the middle symbol” is stored in the drawing channel CH3, and “scene information relating to the starting rotation A3 of the right symbol” is stored in the drawing channel CH2 at the timing T0 + 2α.
なお、このときの左図柄、中図柄、右図柄は、前回の変動動作の終了時の停止図柄であり、ホストCPU60は、各図柄を記憶しているので、停止図柄を特定した始動回転についての動画を特定することができる。そして、その後、タイミングT1+βでは、描画チャンネルCH4に「予告演出B1に関するシーン情報」が格納される。 Note that the left symbol, middle symbol, and right symbol at this time are stop symbols at the end of the previous fluctuation operation, and the host CPU 60 stores each symbol. You can identify videos. Thereafter, at timing T1 + β, “scene information related to the notice effect B1” is stored in the drawing channel CH4.
本実施例では、描画チャンネルCH0〜CHmは、コマンドリストを生成する順番を示しており、VDP62は、コマンドリストの順番に描画動作を実行するので、実施例の開始変動では、背景画像→左図柄→右図柄→中図柄→予告画像の順番で優先度が上がることになる。 In the present embodiment, the drawing channels CH0 to CHm indicate the order in which the command list is generated, and the VDP 62 executes the drawing operation in the order of the command list. The priority increases in the order of right symbol → middle symbol → notice image.
その後の動作も同じであり、タイミングT1で、描画チャンネルCH1〜CH3に「高速回転A41〜A43に関するシーン情報」が格納され、タイミングT2とタイミングT3で、描画チャンネルCH1とCH3に「停止動作A5と停止動作A6に関するシーン情報」が格納される。以下同様に、描画チャンネルCH1〜CH4の内容が更新されるが、最後に、タイミングT7で、描画チャンネルCH1〜CH3に「揺れ変動F1〜F3に関するシーン情報」が格納される。 The subsequent operations are also the same. At timing T1, “scene information relating to the high-speed rotations A41 to A43” is stored in the drawing channels CH1 to CH3, and at the timings T2 and T3, “stop operation A5 and "Scene information relating to the stop operation A6" is stored. Similarly, the contents of the drawing channels CH1 to CH4 are updated. Finally, at the timing T7, “scene information regarding the fluctuations F1 to F3” is stored in the drawing channels CH1 to CH3.
なお、この実施例では、多くの演出が動画で実現されているが、一つの動画を構成する複数フレームの静止画について、どの静止画を描画するかは、演出カウンタCTで管理され、このような演出カウンタCTiが描画チャンネルCHi毎に設けられている。 In this embodiment, many effects are realized with moving images. However, which still image is drawn for a plurality of still images constituting one moving image is managed by the effect counter CT. An effect counter CTi is provided for each drawing channel CHi.
一方、描画チャンネルCH5の「停止図柄C2〜D2の描画」や、描画チャンネルCH1〜CH3の「揺れ変動F1〜F3の演出」は、静止画で実現されているが、静止画(スプライト)による演出動作は、描画チャンネルCH0〜CHm毎に設けられた継続タイマTM0〜TMmと、演出カウンタCT0〜CTmとによって管理されている。すなわち、図17に示す通り、シーンデータDATAは、継続時間とスプライト情報とで構成されており、継続タイマTMiで計測された所定のスプライト情報についての継続時間が終わると、演出カウンタCTiを更新して、次のスプライト情報による演出に移動し、その後、最後のスプライト情報の継続時間が終われば、演出を終えるか、最初の演出動作に戻る(LOOP)。 On the other hand, the “drawing of stop symbols C2 to D2” of the drawing channel CH5 and the “production of shaking fluctuations F1 to F3” of the drawing channels CH1 to CH3 are realized by still images, but are produced by still images (sprites). The operation is managed by continuation timers TM0 to TMm provided for the drawing channels CH0 to CHm and effect counters CT0 to CTm. That is, as shown in FIG. 17, the scene data DATA is composed of a duration and sprite information. When the duration for the predetermined sprite information measured by the duration timer TMi is over, the effect counter CTi is updated. Then, the next sprite information is moved to the effect, and thereafter, when the duration of the last sprite information ends, the effect is finished or the first effect operation is returned (LOOP).
なお、演出を終えたシーン情報SNiは、継続タイマTMjや演出カウンタCTjの値に基づいて削除されるが、必ずしも必須ではなく、シーン情報バッファBUF2に新たなシーン情報SNjが格納されれば、古いシーン情報SNiは自動的に消去されることになる。 Note that the scene information SNi that has been produced is deleted based on the values of the continuation timer TMj and the production counter CTj, but is not necessarily required. If new scene information SNj is stored in the scene information buffer BUF2, the scene information SNi is old. The scene information SNi is automatically deleted.
以上のような内容のステップST87の処理が終われば、次に、そのときのシーン情報バッファBUF2の内容に基づいて、コマンドリストが生成される(ST88)。 When the processing in step ST87 having the above contents is completed, a command list is generated based on the contents of the scene information buffer BUF2 at that time (ST88).
図13に関して説明したとおり、コマンドリストは、静止画について、どのスプライトの圧縮データをデコードして(S2)、その伸張データをどの座標位置に描画するか(S2)、或いは、どの動画の、どのフレーム番号の伸張データを、どの座標位置に描画するか(S14)の指示である。 As described with reference to FIG. 13, the command list decodes which sprite's compressed data for a still image (S2), draws the decompressed data at which coordinate position (S2), or which video of which This is an instruction for which coordinate position to draw the decompressed data of the frame number (S14).
そして、シーン情報バッファBUF2には、コマンドリストを生成するための情報が全て格納されているので、ホストCPU60は、シーン情報バッファBUF2を、最低位の描画チャンネルCH0から最高位の描画チャンネルCHmに向けて参照し、静止画の場合には、そのときの演出カウンタCTiと継続タイマTMiの値に基づいて、必要なコマンドリストを生成する。一方、動画の場合には、そのときの演出カウンタCTiの値が、動画のフレーム番号を意味するので、そのときの演出カウンタCTiの値に基づいて、必要なコマンドリストを生成する。 Since all information for generating a command list is stored in the scene information buffer BUF2, the host CPU 60 moves the scene information buffer BUF2 from the lowest drawing channel CH0 to the highest drawing channel CHm. In the case of a still image, a necessary command list is generated based on the values of the effect counter CTi and the continuation timer TMi at that time. On the other hand, in the case of a moving image, the value of the effect counter CTi at that time means the frame number of the moving image. Therefore, a necessary command list is generated based on the value of the effect counter CTi at that time.
このようにして生成されたコマンドリストは、VDP62のコマンドメモリ70に書き込まれる。前記の通り、コマンドメモリ70の先頭には、描画チャンネルCH0のコマンドリストが登録され、以下、描画チャンネルCH1→描画チャンネルCH2→・・・の順番で、各々のコマンドリストが登録されるので、描画チャンネルCH0のコマンドリストの優先後が最低レベルとなる。 The command list generated in this way is written into the command memory 70 of the VDP 62. As described above, the command list of the drawing channel CH0 is registered at the head of the command memory 70, and each command list is registered in the order of the drawing channel CH1 → the drawing channel CH2 →. The priority level of the command list of channel CH0 is the lowest level.
その後、ホストCPU60は、コマンドリストの開始アドレスやその他の制御情報をシステム制御レジスタ71に設定することでVDP62の描画動作を開始させる(ST88)。 Thereafter, the host CPU 60 starts the drawing operation of the VDP 62 by setting the start address of the command list and other control information in the system control register 71 (ST88).
以上の処理によってVDP62は、デコード処理を開始するので、ホストCPU60としては、演出タイマTMRや継続タイマTMなどを更新し、その他の必要な処理を実行した上で、VBlank割込みを待つことになる(ST89)。 Since the VDP 62 starts the decoding process by the above processing, the host CPU 60 updates the presentation timer TMR, the continuation timer TM, etc., executes other necessary processing, and then waits for a V Blank interrupt ( ST89).
以上の通り、本実施例では、ホストCPU60とVDP62とが協働して画像演出動作を実現しているので、複雑高度な画像演出を円滑に実行することができる。また、特殊なメモリ構成を有するので、高画質の画像を円滑に変化させることができ、万一、メモリに不備が生じても、そのメモリを特定することができ、メモリ素子単位で交換することも可能となる。 As described above, in this embodiment, the host CPU 60 and the VDP 62 cooperate to realize the image effect operation, so that complex and advanced image effects can be executed smoothly. In addition, since it has a special memory configuration, it is possible to smoothly change high-quality images, and even if there is a defect in the memory, the memory can be specified and replaced in units of memory elements. Is also possible.
以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定しない。すなわち、本発明の適用が弾球遊技機に限定されず、回胴遊技機(スロットマシン)にも好適に適用できるのは勿論である。 As mentioned above, although the Example of this invention was described in detail, the concrete description content does not specifically limit this invention. In other words, the application of the present invention is not limited to the ball game machine, and it is needless to say that the present invention can be suitably applied to a spinning machine (slot machine).
また、上記の実施例では、ホストCPU60は、コマンドリストの開始アドレスやその他の制御情報をシステム制御レジスタ71に設定することでVDP62の描画動作を開始させたが、このような指示動作を伴うことなく、VDP62が自動的に描画動作を開始する構成を採るもの好適である。 In the above-described embodiment, the host CPU 60 starts the drawing operation of the VDP 62 by setting the start address of the command list and other control information in the system control register 71. It is preferable that the VDP 62 automatically starts the drawing operation.
更にまた、上記の実施例では、演出制御部22’と画像制御部23’とを分離した回路基板で構成し、制御コマンドCMD’を、ストローブ信号STB’と共にパラレル送信しているが、演出制御部22’と画像制御部23’を一体化基板で構成することで、パラレル送信路(配線ケーブル)を省略するのも好適である。 Furthermore, in the above embodiment, the effect control unit 22 ′ and the image control unit 23 ′ are configured by a separate circuit board, and the control command CMD ′ is transmitted in parallel with the strobe signal STB ′. It is also preferable to omit the parallel transmission path (wiring cable) by configuring the unit 22 ′ and the image control unit 23 ′ with an integrated substrate.
また、ワンチップマイコン40と、ワンチップマイコン60の制御動作を、単一のCPUで実行すれば、各種の演出動作を正確に同期させるなど、演出動作を高度化することもできる。更に、画像演出をより豊富化するため、小型の液晶表示装置DS’を追加したり、遊技実績などを永続的に記憶して、必要に応じて遊技者に報知するのも好適である。なお、液晶表示装置DS’は、可動役物の一種として、予告演出時に移動可能に構成されている。 In addition, if the control operations of the one-chip microcomputer 40 and the one-chip microcomputer 60 are executed by a single CPU, it is possible to enhance the rendering operation such as accurately synchronizing various rendering operations. Furthermore, in order to further enrich the image effects, it is also preferable to add a small liquid crystal display device DS 'or to permanently store game results and notify the player as necessary. The liquid crystal display device DS 'is configured to be movable at the time of a notice effect as a kind of movable accessory.
図20は、このような高度な動作を実現する回路構成を示したものであり、演出一体化基板90と、演出インタフェイス基板91とが、雄型コネクタと雌型コネクタを通して、配線ケーブルを使用することなく積層されている。 FIG. 20 shows a circuit configuration that realizes such an advanced operation. The production integrated board 90 and the production interface board 91 use a wiring cable through a male connector and a female connector. It is laminated without doing.
図示の通り、演出一体化基板90には、音声合成回路42、音声用メモリ43、VDP62、CGROM63、及び、SDRAM64などが配置されており、図4に示す演出制御基板22と、図7に示す画像制御基板23の主要な回路素子が全て搭載されている。 As shown in the figure, a speech synthesis circuit 42, a sound memory 43, a VDP 62, a CGROM 63, an SDRAM 64, and the like are arranged on the effect integrated substrate 90. The effect control substrate 22 shown in FIG. 4 and the effect control substrate 22 shown in FIG. All the main circuit elements of the image control board 23 are mounted.
そして、この実施例では、ランプ演出、モータ演出、音声演出、及び画像演出を制御するのは、単一のワンチップマイコン92であり、制御コマンドCMD’の伝送路を不要にすると共に、上記した各演出動作を正確に同期させることができる。 In this embodiment, the lamp effect, the motor effect, the sound effect, and the image effect are controlled by a single one-chip microcomputer 92, which eliminates the need for the transmission path for the control command CMD 'and is described above. Each performance operation can be accurately synchronized.
これらの点を具体的に確認すると、ワンチップマイコン92は、そのパラレル入力ポートPiに、主制御基板21からの制御コマンドCMDを受け、パラレル出力ポートPoから動作イネーブル信号ENや保持信号LOADなど(図6参照)、各種の制御信号を出力している。 When these points are specifically confirmed, the one-chip microcomputer 92 receives a control command CMD from the main control board 21 at its parallel input port Pi, and receives an operation enable signal EN, a holding signal LOAD, etc. from the parallel output port Po ( Various control signals are output.
また、ワンチップマイコン92は、複数チャンネルの内蔵シリアル入出力ポートSiを通して、ランプ駆動基板29やモータランプ制御基板30に搭載されたLEDドライバやモータドライバの制御レジスタR1〜Rmに、制御データ(制御パラメータ)を書込むと共に、原点位置などを示すシリアル信号を受けている。 Further, the one-chip microcomputer 92 transmits control data (control data) to the LED driver and motor driver control registers R1 to Rm mounted on the lamp driving board 29 and the motor lamp control board 30 through the built-in serial input / output port Si of a plurality of channels. Parameter) and a serial signal indicating the origin position.
また、ワンチップマイコン92のデータバスD_BUSやアドレスバスA_BUSには、ランプ演出、モータ演出、音声演出、及び画像演出を統一的に実現する制御プログラムを記憶したプログラムROM93に接続されると共に、VDP62にも接続されている。したがって、本実施例では、図13や図18に示す画像制御は、ワンチップマイコン92によって実行されることになる。 The data bus D_BUS and address bus A_BUS of the one-chip microcomputer 92 are connected to a program ROM 93 that stores a control program for uniformly realizing a lamp effect, a motor effect, a sound effect, and an image effect, and is connected to the VDP 62. Is also connected. Therefore, in this embodiment, the image control shown in FIGS. 13 and 18 is executed by the one-chip microcomputer 92.
同様に、ワンチップマイコン92のデータバスD_BUSやアドレスバスA_BUSは、音声合成回路42にも接続されている。ここで、音声合成回路42は、ワンチップマイコン92から、内蔵レジスタである音声制御レジスタRG0〜RGnに受ける指示(音声コマンドSNDによる設定値)に基づいて、音声メモリ43をアクセスして、必要な音声信号を再生して出力する回路である。なお、音声メモリ43は、再生すべき音声信号の元データである圧縮音声データやSACデータを記憶している。 Similarly, the data bus D_BUS and address bus A_BUS of the one-chip microcomputer 92 are also connected to the speech synthesis circuit 42. Here, the voice synthesizing circuit 42 accesses the voice memory 43 based on an instruction (set value by the voice command SND) received from the one-chip microcomputer 92 to the voice control registers RG0 to RGn which are built-in registers. This circuit reproduces and outputs an audio signal. Note that the audio memory 43 stores compressed audio data and SAC data, which are original data of an audio signal to be reproduced.
本実施例の場合、音声メモリ43に記憶された圧縮音声データは、13ビット長のフレーズ番号(000H〜1FFFH)で特定されるフレーズ(phrase)圧縮データであり、一連の背景音楽の一曲分(BGM)や、ひと纏まりの演出音(予告音)などが、最高8192種類(=213)、各々、フレーズ番号に対応して記憶されている。そして、このフレーズ番号は、ワンチップマイコン92から音声合成回路42の音声制御レジスタRG0〜RGnに伝送される音声コマンドSNDの設定値によって特定される。 In the case of the present embodiment, the compressed audio data stored in the audio memory 43 is phrase compressed data specified by a phrase number (000H to 1FFFH) having a 13-bit length, and is a sequence of background music. (BGM), a group of effect sounds (notice sounds), and the like are stored in a maximum of 8192 types (= 213), each corresponding to a phrase number. The phrase number is specified by the set value of the voice command SND transmitted from the one-chip microcomputer 92 to the voice control registers RG0 to RGn of the voice synthesis circuit 42.
音声コマンドSNDは、複数(2又は3)バイト長であって、音声合成回路42に内蔵された多数の音声制御レジスタRG0〜RGnの何れかRGiに、所定の設定値を伝送するWrite 用途で使用される。但し、本実施例の音声コマンドSNDは、フレーズ番号などの設定値を書込むWrite 用途だけでなく、所定の音声制御レジスタRGiからステイタス情報(エラー情報)STSを読み出すRead用途でも使用される。なお、アクセス対象となる所定の音声制御レジスタRGiは、1バイト長のレジスタアドレスで特定される。 The voice command SND has a plurality of (2 or 3) bytes and is used for a write application in which a predetermined set value is transmitted to any one of the many voice control registers RG0 to RGn built in the voice synthesis circuit 42. Is done. However, the voice command SND of the present embodiment is used not only for a write application for writing a set value such as a phrase number, but also for a read application for reading status information (error information) STS from a predetermined voice control register RGi. The predetermined audio control register RGi to be accessed is specified by a 1-byte register address.
ところで、音声制御レジスタRGiへの設定値の設定(Write )は、必ずしも、音声制御レジスタ毎に個別的に実行する必要はなく、音声メモリ43に格納されているSACデータを指定して、一群の音声制御レジスタRGi〜RGjに対する一連の設定動作を完了させることもできる。 By the way, setting (Write) of the set value to the audio control register RGi is not necessarily performed individually for each audio control register, and a group of SAC data stored in the audio memory 43 is designated. A series of setting operations for the voice control registers RGi to RGj can be completed.
ここで、SACデータとは、音声制御レジスタRGiのレジスタアドレス(1バイト)と、その音声制御レジスタRGiへの設定値(複数バイト)とを対応させた最大512個(最大1024バイト)の集合体を意味する。本実施例では、このようなSACデータが、必要組だけ、予め音声メモリ43に記憶されており、一組のSACデータは、単一のID情報である13ビット程度のSAC番号で特定されるようになっている。 Here, the SAC data is an aggregate of a maximum of 512 pieces (up to 1024 bytes) in which the register address (1 byte) of the voice control register RGi is associated with the set value (multiple bytes) in the voice control register RGi. Means. In the present embodiment, only a necessary set of such SAC data is stored in the audio memory 43 in advance, and a set of SAC data is specified by a SAC number of about 13 bits that is a single ID information. It is like that.
したがって、本実施例の場合、Write 用途の音声コマンドSNDは、SAC番号を指定して一組のSACデータを特定するか、或いは、設定値とレジスタアドレスとを個別的に特定することになる。 Therefore, in the case of the present embodiment, the voice command SND for write use specifies a SAC number and specifies a set of SAC data, or specifies a set value and a register address individually.
次に、図20(b)は、上記した音声合成回路42と、ワンチップマイコン92との接続関係を図示したものである。図示の通り、ワンチップマイコン92と音声合成回路42は、1バイトデータを送受信可能なパラレル信号線(データバス)CD0〜CD7と、動作管理データを送信可能な2ビット長の動作管理データ線(アドレスバス)A0〜A1と、読み書き(read/write)動作を制御可能な2ビット長の制御信号線WR,RDと、音声合成回路42を選択するチップセレクト信号線CSとで接続されている。 Next, FIG. 20B illustrates the connection relationship between the above-described speech synthesis circuit 42 and the one-chip microcomputer 92. As shown in the figure, the one-chip microcomputer 92 and the speech synthesis circuit 42 include parallel signal lines (data buses) CD0 to CD7 that can transmit and receive 1-byte data, and a 2-bit-long operation management data line that can transmit operation management data ( Address buses A0 to A1, 2 bit control signal lines WR and RD capable of controlling read / write operations, and a chip select signal line CS for selecting the speech synthesis circuit 42 are connected.
パラレル信号線CD0〜CD7は、ワンチップマイコン92のデータバスD_BUSで実現され、また、動作管理データ線A0〜A1は、ワンチップマイコン92のアドレスバスA_BUSで実現されており、各々、CPUコアに接続されている。そして、CPUが、プログラム処理によって、例えば、IOREAD動作やIOWRITE動作を実行すると、制御信号WR,RDやチップセレクト信号CSが適宜に変化して、パラレル信号線CD0〜CD7で特定される音声制御レジスタRGiとの読み書き(R/W)動作が実現される。 The parallel signal lines CD0 to CD7 are realized by the data bus D_BUS of the one-chip microcomputer 92, and the operation management data lines A0 to A1 are realized by the address bus A_BUS of the one-chip microcomputer 92. It is connected. When the CPU executes, for example, an IOREAD operation or an IOWRITE operation by program processing, the control signals WR and RD and the chip select signal CS are appropriately changed, and the audio control register specified by the parallel signal lines CD0 to CD7. Read / write (R / W) operation with RGi is realized.
具体的には、図20(b)の通りであり、音声制御レジスタRGiのレジスタアドレスと、音声制御レジスタRGiへの書込みデータは、各々、パラレル信号線CD0〜CD7を通してパラレル伝送される。そして、パラレル伝送された1バイトが、レジスタアドレスであるか、それとも、書込みデータ(ライトデータ)であるかは、動作管理データA0〜A1によって特定される。 Specifically, as shown in FIG. 20B, the register address of the audio control register RGi and the write data to the audio control register RGi are transmitted in parallel through the parallel signal lines CD0 to CD7, respectively. Whether the 1 byte transmitted in parallel is a register address or write data (write data) is specified by the operation management data A0 to A1.
したがって、図20(b)に示す通り、動作管理データ(アドレスデータA0〜A1)を、[00]→[01]と推移させる一方で、データバスの1バイトデータを、[音声制御レジスタRGiのレジスタアドレス]→[音声制御レジスタRGiへの書込みデータ]と推移させることで、所定の音声コマンドSNDが送信される。なお、SAC番号(13ビット)を送信する場合のように、書込みデータが複数バイト長の場合には、[01]の動作管理データA0〜A1を、[00]→[01]→[01]→[01]と繰り返しつつ、複数バイトの書込みデータを送信する。 Therefore, as shown in FIG. 20B, the operation management data (address data A0 to A1) is changed from [00] to [01], while 1-byte data on the data bus is changed to [voice control register RGi. A predetermined voice command SND is transmitted by transiting from “register address” → [write data to voice control register RGi]. When the write data is a plurality of bytes long as in the case of transmitting the SAC number (13 bits), the operation management data A0 to A1 of [01] are changed from [00] → [01] → [01]. → Send the data of multiple bytes while repeating [01].
このようにして送信された音声コマンドは、通信異常がない限り、その後、実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドSNDが実効化させることはない。そして、音声制御レジスタRGnのエラーフラグがセットされるが、このエラーフラグ(ステイタス情報STS)は、アドレスバスの動作管理データA0〜A1を、[01]から[10]に推移させることで、ワンチップマイコン92がREAD動作によって受信することができる。 The voice command transmitted in this way is subsequently validated as long as there is no communication abnormality. However, if a communication error is recognized, such as data having a plurality of bytes inconsistent with each other, the voice command SND is not activated. Then, an error flag of the voice control register RGn is set. This error flag (status information STS) is set by moving the address bus operation management data A0 to A1 from [01] to [10]. The chip microcomputer 92 can receive data by the READ operation.
このように、この実施例では、動作管理データA0〜A1を、[00]→[01]→・・・[01]→[10]と推移させる最終サイクルにおいて、複数ビット長のエラー情報(異常時はFFH)を取得することができる。そして、正当にパラレル送信できなかった音声コマンドSNDを再送することで、音声演出を適切に進行させることができる。したがって、図20(b)の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。 As described above, in this embodiment, error information (abnormality of a plurality of bits) is obtained in the final cycle in which the operation management data A0 to A1 are changed from [00] → [01] →... [01] → [10]. FFH) can be obtained. Then, by retransmitting the voice command SND that could not be properly transmitted in parallel, the voice effect can be appropriately advanced. Therefore, according to the configuration of FIG. 20B, the unnaturalness that the sound effect suddenly stops can be surely eliminated.
なお、図20(b)の構成では、ワンチップマイコン92は、エラー情報を含んだステイタス情報STSを、音声合成回路42からパラレル受信しているが、何ら、この構成に限定されるものではない。すなわち、音声合成回路42が通信エラーを認識すると、ワンチップマイコン92に割込み信号を出力する構成を採るのも好適であり、この場合には、ワンチップマイコン92の割込み処理プログラムにおいて、通信エラーが生じた音声コマンドを再送すればよい。このような構成を採れば、殆どの場合に無駄な処理となる、エラーフラグ(ステイタス情報STS)の取得処理、すなわち、動作管理データA0〜A1を[10]に遷移させる処理を省略することができる。 In the configuration of FIG. 20B, the one-chip microcomputer 92 receives the status information STS including error information in parallel from the speech synthesis circuit 42. However, the configuration is not limited to this configuration. . That is, it is also preferable to adopt a configuration in which an interrupt signal is output to the one-chip microcomputer 92 when the voice synthesis circuit 42 recognizes a communication error. In this case, in the interrupt processing program of the one-chip microcomputer 92, a communication error is detected. The generated voice command may be retransmitted. If such a configuration is adopted, an error flag (status information STS) acquisition process that is a useless process in most cases, that is, a process of transitioning the operation management data A0 to A1 to [10] may be omitted. it can.
次に、図20(c)は、VDP62と、サブ表示装置DS2との接続関係について、図20(a)の該当部分(76,96,97)をより詳細に図示したものである。図示の通り、この実施例では、VDP62のDRGB_I/F部76に、演出インタフェイス基板91に配置された送信部96が接続され、送信部96に対応して受信部97が配置されている。ここで、送信部96と受信部97の間は、差動1ペアケーブルで接続されており、単一の差動ラインで、RGB信号、同期信号、及び、その他の信号をV−by−One(登録商標)方式で伝送している。 Next, FIG.20 (c) shows the applicable part (76,96,97) of FIG.20 (a) in detail about the connection relation between VDP62 and sub display apparatus DS2. As shown in the figure, in this embodiment, the transmission unit 96 disposed on the effect interface board 91 is connected to the DRGB_I / F unit 76 of the VDP 62, and the reception unit 97 is disposed corresponding to the transmission unit 96. Here, the transmission unit 96 and the reception unit 97 are connected by a differential one-pair cable, and the RGB signal, the synchronization signal, and other signals are transmitted to the V-by-One with a single differential line. (Registered trademark) system.
図20(a)に示す通り、VDP62のDRGB_I/F部76は、18ビット長のデジタルRGBデータ(6ビット×3)と、水平/垂直同期信号などの3ビット長の制御信号SYCと、イネーブル信号DEとを出力するよう構成されている。ここで、イネーブル信号DEは、これがHレベルであると、デジタルRGBデータが出力中であることを示し、イネーブル信号DEがLレベルであると、制御信号SYCが出力中であることを示している。 As shown in FIG. 20 (a), the DRGB_I / F unit 76 of the VDP 62 has an 18-bit digital RGB data (6 bits × 3), a 3-bit control signal SYC such as a horizontal / vertical synchronization signal, and an enable signal. The signal DE is output. Here, the enable signal DE indicates that the digital RGB data is being output when it is at the H level, and indicates that the control signal SYC is being output when the enable signal DE is at the L level. .
RGBデータは、各6ビット長(64階調)であり、伝送データ量を抑制して動作の安定化を図ると共に、VDP62と送信部96との配線などの機器構成の簡易化を図っている。なお、サブ表示装置DS’は、予告演出や役物演出を担当するので、階調レベルを落としても問題がなく、上記の構成を採ることで、他の遊技部材を豊富化することができる。 Each of the RGB data is 6 bits long (64 gradations), suppresses the amount of transmission data, stabilizes the operation, and simplifies the device configuration such as the wiring between the VDP 62 and the transmission unit 96. . Since the sub display device DS ′ is in charge of the notice effect and the effect effect, there is no problem even if the gradation level is lowered. By adopting the above configuration, it is possible to enrich other game members. .
図20(c)には、送信部96(例えばTHCV213)と、受信部97(例えばTHCV214)の内部構成と、両素子の接続関係が示されている。図示の通り、送信部96と受信部97とは、1対のツイストペア線(TXOUT+,TXOUT−)だけ画素データの伝送を実現しており、転送クロックを伝送していない。そのため、ケーブル配線数やコネクタ端子数を低減化することができ、コスト低減と省スペース化を実現できる。また、転送クロックの伝送に伴う高周波ノイズが発生しない利点もある。 FIG. 20C shows the internal configuration of the transmission unit 96 (for example, THCV 213) and the reception unit 97 (for example, THCV 214), and the connection relationship between the two elements. As shown in the figure, the transmission unit 96 and the reception unit 97 realize transmission of pixel data by only one pair of twisted pair lines (TXOUT +, TXOUT−), and do not transmit a transfer clock. Therefore, the number of cable wires and the number of connector terminals can be reduced, and cost reduction and space saving can be realized. In addition, there is an advantage that high-frequency noise accompanying transmission of the transfer clock does not occur.
また、この実施例では、受信部97のLOCKN出力を、送信部96のINIT端子に入力を採ることでハンドシェイク(handshake )機能を自動的に実現している。すなわち、データ伝送中で無い状態では、LOCKN出力がLレベルとなって、送信部96に所定個数のシリアルデータを送信すべきことを通知し、これに対応して、送信部96は伝送処理を実行する。 In this embodiment, the handshake function is automatically realized by taking the LOCKN output of the receiving unit 97 and the INIT terminal of the transmitting unit 96 as input. That is, in a state where data transmission is not in progress, the LOCKN output becomes L level to notify the transmission unit 96 that a predetermined number of serial data should be transmitted, and in response to this, the transmission unit 96 performs transmission processing. Run.
伝送処理は、VDP62から受けたRGBデータや制御信号SYCをシリアル変換し、これにイネーブル信号DEを付加してツイストペア線(TXOUT+,TXOUT−)にシリアル出力することで実現される。そして、このシリアル信号を受けた受信部97では、RGBデータや制御信号SYCをパラレル変換し、イネーブル信号DEと共に、サブ表示装置DS’に出力して適宜な画像演出を実行する。 The transmission process is realized by serially converting the RGB data and control signal SYC received from the VDP 62, adding an enable signal DE thereto, and serially outputting the twisted pair lines (TXOUT +, TXOUT-). Upon receiving this serial signal, the receiving unit 97 converts the RGB data and the control signal SYC into parallel signals and outputs them together with the enable signal DE to the sub display device DS 'to execute an appropriate image effect.
本実施例では、64階調のRGBデータ(各8ビット)を伝送すれば足りるので、それほどの高速伝送が必要でなく、上記したハンドシェイク動作によって安定したシリアル通信を実現することができる。したがって、予告演出において、キャラクタが不自然に変形したり、サブ表示装置DS2の表示画面にノイズが表示されるなどのおそれがない。また、受信部97は、クロック・データ・リカバリ(CDR)機能を有しており、具体的には、転送されるシリアルデータのエッジを検出することで、転送クロックを使用することなく、各シリアルデータを正確に取得しているので、この意味でも安定したシリアル通信が実現される。 In this embodiment, it is sufficient to transmit RGB data (8 bits each) of 64 gradations, so that high-speed transmission is not necessary, and stable serial communication can be realized by the above-described handshake operation. Therefore, there is no fear that the character is unnaturally deformed or noise is displayed on the display screen of the sub display device DS2 in the notice effect. In addition, the receiving unit 97 has a clock data recovery (CDR) function, and specifically, by detecting the edge of serial data to be transferred, each serial can be used without using a transfer clock. Since data is acquired accurately, stable serial communication is realized in this sense.
ところで、図20(a)や図21に示すように、この実施例では、ワンチップマイコン92のデータバスD_BUSやアドレスバスA_BUSは、リアルタイムクロックRTCと、必要な演出データを永続的に記憶可能なメモリ素子(Static Random Access Memory )94にも接続されている。ここで、リアルタイムクロックRTCは、現在年月日や現在時刻を計時する時計ICであり、メモリ素子94と共に、演出インタフェイス基板91の電源電圧で充電される二次電池BTで永続的に動作している。すなわち、遊技機に電源が投入されている状態で、二次電池BTが充電される一方、遊技機の電源が遮断された後は、充電状態の二次電池BTに基づいて、リアルタイムクロックRTCの計時動作が継続され、演出データも永続的に記憶保持される(バックアップ動作)。 Incidentally, as shown in FIGS. 20A and 21, in this embodiment, the data bus D_BUS and the address bus A_BUS of the one-chip microcomputer 92 can permanently store the real-time clock RTC and necessary presentation data. A memory element (Static Random Access Memory) 94 is also connected. Here, the real-time clock RTC is a clock IC that measures the current date and time, and operates permanently with the memory element 94 and the secondary battery BT charged with the power supply voltage of the effect interface board 91. ing. That is, the secondary battery BT is charged while the gaming machine is powered on, and after the gaming machine is powered off, the real-time clock RTC is based on the charged secondary battery BT. Timekeeping operation is continued, and production data is also permanently stored (backup operation).
図21に示す通り、実施例のリアルタイムクロックRTCは、4ビットのデータバスA_BUSと、4ビットのデータバスD_BUSと、Read/Write動作用のコントロールバスRD+WRとを通して、ワンチップマイコン92のCPUに接続されている。そして、CPUは、遊技動作に関する重要な遊技情報や異常情報を、リアルタイムクロックRTCから取得した年月日情報及び曜日情報や時刻情報を付加して、メモリ素子94に記憶するようにしている。 As shown in FIG. 21, the real-time clock RTC of the embodiment is connected to the CPU of the one-chip microcomputer 92 through the 4-bit data bus A_BUS, the 4-bit data bus D_BUS, and the control bus RD + WR for Read / Write operation. Has been. Then, the CPU stores important game information and abnormality information related to the game operation in the memory element 94 by adding date information, day information and time information acquired from the real-time clock RTC.
このリアルタイムクロックRTCは、CS1とCS0バーの2種類のチップセレクト端子を有しており、各端子への入力電圧が正常レベルであることを条件に、CPUからのアクセスを許可するようになっている。ここで、CS0バー端子は、アドレスデコーダの出力を受ける通常のチップセレクト端子である。一方、CS1端子は、電源異常検出部ERの出力(電圧降下信号)Voを受けており、CS1端子が異常レベルの出力Voを受けた場合には、リアルタイムクロックRTCの異常検出フラグFosが自動的にセットされるようになっている。 This real-time clock RTC has two types of chip select terminals, CS1 and CS0 bars, and permits access from the CPU on condition that the input voltage to each terminal is at a normal level. Yes. Here, the CS0 bar terminal is a normal chip select terminal that receives the output of the address decoder. On the other hand, the CS1 terminal receives the output (voltage drop signal) Vo of the power supply abnormality detecting unit ER, and when the CS1 terminal receives the abnormal level output Vo, the abnormality detection flag Fos of the real-time clock RTC is automatically set. To be set.
本実施例の場合、この異常検出フラグFosは、他の異常検出フラグTEMPと共に、電源投入時にワンチップマイコン92のCPUによって判定され、仮に、異常検出フラグFosがセット状態であれば、その時の年月日及び時刻が報知されるようになっている。そのため、もし、時計機能の異常が認められた場合には、これに素早く対処することができる。 In the case of the present embodiment, this abnormality detection flag Fos is determined by the CPU of the one-chip microcomputer 92 together with other abnormality detection flags TEMP when the power is turned on. If the abnormality detection flag Fos is set, the year at that time The date and time are notified. Therefore, if an abnormality in the clock function is recognized, it can be dealt with quickly.
なお、電源遮断時に二次電池BTの電圧が降下しても、二次電池BTの電圧レベルは、電源復帰によって素早く回復してCS1端子が正常レベルに戻るので、CPUからのアクセスが許可されることになる。したがって、異常検出フラグFosの判定処理を設ける本実施例の構成を採らない場合には、リアルタイムクロックRTCの異常を永続的に検出できないおそれがある。 Even if the voltage of the secondary battery BT drops when the power is shut down, the voltage level of the secondary battery BT is quickly recovered by power recovery and the CS1 terminal returns to the normal level, so that access from the CPU is permitted. It will be. Therefore, when the configuration of the present embodiment in which the determination processing of the abnormality detection flag Fos is not adopted, there is a possibility that the abnormality of the real time clock RTC cannot be detected permanently.
また、実施例のリアルタイムクロックRTCは、一週間に一回、例えば、毎金曜日の21時50分に、割込み信号IRQを出力するよう構成されおり、割込み信号IRQを受けたCPUでは、それまでにメモリ素子94に蓄積した遊技情報や異常情報について、適宜に集計するようにしている。 The real-time clock RTC of the embodiment is configured to output the interrupt signal IRQ once a week, for example, every Friday at 21:50. In the CPU that has received the interrupt signal IRQ, The game information and abnormality information stored in the memory element 94 are appropriately tabulated.
なお、集計する遊技情報は、大当り状態に関する履歴情報をまとめたものであり、例えば、(1)大当り状態となるまでに要した図柄始動口への入賞回数、(2)大当り状態の図柄や、確変か否かの大当り状態の集計値や統計値、(3)大当り状態に至った予告演出やリーチ演出の種類、(4)連チャン回数、(5)連チャンによる払出球数の時間的な増加推移、などが含まれる。そして、これらの集計情報や統計情報は、遊技者の求めに応じて適宜に報知される。遊技者の指示は、例えば、デモ演出中のチャンスボタン11の押圧で特定され、報知内容は表示装置DSに表示される。 The game information to be aggregated is a summary of history information related to the big hit state. For example, (1) the number of winnings to the symbol start opening required to become the big hit state, (2) the symbol of the big hit state, Total value and statistical value of jackpot state whether or not it is probable, (3) type of notice effect or reach effect that reached the big hit state, (4) number of consecutive chants, (5) number of balls thrown out by consecutive chans Increasing trends are included. And these total information and statistical information are alert | reported suitably according to a player's request | requirement. The player's instruction is specified by, for example, pressing the chance button 11 during the demonstration effect, and the notification content is displayed on the display device DS.
一方、集計する異常情報には、例えば、(1)ドア開放回数、(2)違法行為を検出する検知センサの検出種別や検出回数や検出時刻、(3)閉塞状態の図柄始動口15や大入賞口16を針金などで無理に開放しようとする行為の検出回数や検出頻度や検出時刻などが含まれる。そして、これらの集計情報は、係員による特別な操作に対応して、表示装置DSに表示される。 On the other hand, the abnormal information to be tabulated includes, for example, (1) the number of times the door is opened, (2) the detection type, the number of detection times and the detection time of the detection sensor for detecting illegal activities, This includes the number of detections, detection frequency, detection time, etc. of an act of forcibly opening the winning opening 16 with a wire or the like. The total information is displayed on the display device DS in response to a special operation by an attendant.
図21(b)〜図21(d)に示す通り、実施例のリアルタイムクロックRTCは、Bank0〜Bank2の3つの内部レジスタテーブルを有して構成されている。各レジスタテーブルは、4バイト×16個のレジスタで構成されおり、内部回路が計時した現在年月日と現在時刻は、Bank0のレジスタテーブル(図21(c))に書込まれるよう構成されている。なお、Bank2のレジスタテーブルは、時刻設定や年月日設定に関するものであるので、図21への記載を省略している。 As shown in FIGS. 21B to 21D, the real-time clock RTC of the embodiment has three internal register tables Bank0 to Bank2. Each register table is composed of 4 bytes × 16 registers, and the current date and time measured by the internal circuit are written in the register table of Bank 0 (FIG. 21C). Yes. Note that the Bank2 register table relates to time setting and date setting, and is not shown in FIG.
図21(c)に示すように、Bank0のレジスタテーブルにおいて、1番レジスタのビット3は、異常検出フラグFosであり、14番レジスタのビット2は、内蔵温度センサが異常温度を検出したことを示す温度異常フラグTEMPである。そして、本実施例では、演出制御部22のCPUリセット時に、異常検出フラグFosの値を判定することで、異常な計時動作の継続を防止している。また、リアルタイムクロックRTCをワンチップマイコン92に近接配置すると共に、適宜な時間間隔で、温度異常フラグTEMPの値を繰り返し判定することで、ワンチップマイコン92の温度異常を素早く検出している。 As shown in FIG. 21C, in the register table of Bank0, bit 3 of the first register is an abnormality detection flag Fos, and bit 2 of the 14th register indicates that the built-in temperature sensor has detected an abnormal temperature. This is a temperature abnormality flag TEMP shown. In this embodiment, when the CPU of the effect control unit 22 is reset, the value of the abnormality detection flag Fos is determined, thereby preventing the abnormal timekeeping operation from continuing. In addition, the real-time clock RTC is disposed close to the one-chip microcomputer 92, and the temperature abnormality flag TEMP is repeatedly determined at appropriate time intervals to quickly detect the temperature abnormality of the one-chip microcomputer 92.
また、Bank0のレジスタテーブルにおいて、15番レジスタのビット0は、レジスタテーブルが更新中であることを示すBusyフラグである。そして、本実施例では、Busyフラグが非Busy状態(更新完了)であることを条件に、Bank0のレジスタテーブルから、現在年月日と現在時刻を取得している。そのため、本実施例では、更新動作中の中途半端、又は不合理な時計情報を取得するおそれがなく、メモリ素子94に記憶される時計情報の正当性が担保される。例えば、1時59分59秒から2時0分0秒に更新中の時計情報を取得すると、1時0分0秒の時計情報を取得してしまうおそれがある。 In the register table of Bank0, bit 0 of the 15th register is a Busy flag indicating that the register table is being updated. In this embodiment, the current date and time are acquired from the register table of Bank 0 on the condition that the Busy flag is in a non-Busy state (update completion). Therefore, in this embodiment, there is no possibility of acquiring halfway during the update operation or irrational clock information, and the validity of the clock information stored in the memory element 94 is ensured. For example, if clock information that is being updated from 1:59:59 to 2: 00: 00: 00 is acquired, there is a possibility that the clock information of 1: 0: 0 is acquired.
また、Bank1のレジスタテーブルは、割込み信号IRQの発生時刻を設定可能に構成されている。そこで、本実施例では、Bank1の1番レジスタのビット0に1をセットすることで割込み発生を指示し(Interrupt Enable)、Bank1の0番レジスタ〜8番レジスタに、金曜の曜日指定と、21時30分00秒の時刻情報を設定している。 Further, the register table of Bank 1 is configured so that the generation time of the interrupt signal IRQ can be set. Therefore, in this embodiment, an interrupt generation is instructed by setting 1 to bit 0 of the register No. 1 of Bank 1 (Interrupt Enable), and the day of the week of Friday is designated in the registers 0 to 8 of Bank 1. Time information of 30:30 hours is set.
GM 遊技機
23’ 画像制御手段
DS 表示装置
63 不揮発性メモリ
SPB スプライトバッファ
FLB フレームバッファ
GM gaming machine 23 'image control means DS display device 63 nonvolatile memory SPB sprite buffer FLB frame buffer
上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に対応する画像演出を実行する遊技機であって、前記抽選処理を実行して抽選結果を特定する制御コマンドを出力する主制御手段と、前記制御コマンドが特定する抽選結果に対応する一連の画像演出を、表示装置を使用して実行する画像制御手段と、を有して構成され、一連の画像演出は、任意の指定位置に配置される静止画と、連続的に変化する複数フレームの画像からなる動画と、を含んで実現され、前記画像制御手段は、静止画を構成する静止画圧縮データ、及び、動画を構成する動画圧縮データを記憶するCGメモリと、前記静止画圧縮データをデコードした伸張データが一時記憶されるスプライトバッファと、前記動画圧縮データをデコードした伸張データが一時記憶されるムービーバッファと、前記スプライトバッファや前記ムービーバッファに記憶された伸張データに基づいて形成された画像データを一時記憶するフレームバッファと、表示装置の表示内容を規定するコマンドリストが一時記憶されるコマンドメモリと、前記CGメモリ、前記スプライトバッファ、前記ムービーバッファ、前記フレームバッファ、及び、前記コマンドメモリにアクセス可能で、前記コマンドリストに基づいて動作する描画制御手段と、前記制御コマンドを受けると共に、前記コマンドリストを生成して、前記コマンドメモリに一時記憶させる演出制御手段と、を有して構成され、前記描画制御手段が、前記コマンドリストを読み出して、表示装置に描画すべき画像データを生成して前記フレームバッファに記憶し、前記フレームバッファの画像データを表示装置に出力することで、静止画や動画が表示装置に表示されるよう構成され、動画の再生を指示する前記コマンドリストは、初期コマンドリストと、定常コマンドリストとに区分され、前記初期コマンドリストは、前記フレームバッファや前記ムービーバッファのメモリ領域を特定すると共に、再生すべき動画を特定するムービーIDと、ムービーIDに対応する動画の総フレーム数の指示と、を含んで構成され、前記定常コマンドリストは、ムービーIDで特定される動画について、その総フレーム中のどのフレームの伸張データを、表示装置のどの位置に描画するかの指示を含んで構成されている。 In order to achieve the above object, the present invention is a gaming machine that executes a lottery process caused by a predetermined switch signal and executes an image effect corresponding to the lottery result, and executes the lottery process. configured to include a main control means for outputting a control command for specifying a lottery result, a series of image effect corresponding to the lottery result of the control command is specified, the image control means for executing using the display device, the The series of image effects is realized including a still image arranged at an arbitrary designated position and a moving image composed of images of a plurality of frames that continuously change, and the image control means constitutes a still image. still image compressed data, and a sprite buffer and CG memory for storing moving picture compression data constituting the moving image, decompressed data obtained by decoding the still picture compressed data is temporarily stored, the moving picture compression And movies buffer decompressed data obtained by decoding the over data is temporarily stored, a frame buffer that temporarily stores the image data formed on the basis of the expanded data stored in the sprite buffer and the movie buffer, display contents of the display device A command memory for temporarily storing a command list for defining the image , and a drawing control capable of accessing the CG memory, the sprite buffer, the movie buffer, the frame buffer, and the command memory and operating based on the command list means, with receiving the control command, and generates the command list, the presentation control means for temporarily stored in the command memory, is configured to have, the drawing control means, reads the command list, Generate image data to be drawn on the display device And then stored in the frame buffer, said by outputting image data of the frame buffer to the display device, configured to still images and moving images are displayed on the display device, the command list to instruct playback of video, The initial command list is divided into an initial command list and a steady command list. The initial command list specifies a memory area of the frame buffer and the movie buffer, and corresponds to a movie ID for specifying a moving image to be reproduced, and a movie ID. The steady command list draws the decompressed data of which frame in the total frame in which position of the display device for the moving image specified by the movie ID. It is configured to include instructions.
シーン情報バッファBUF2は、VDP62に出力すべきコマンドリストを生成するために参照される記憶領域であり、最小チャンネルCH0から最大チャンネルCHmまで、描画チャンネル毎に区分されている(図19(b))。
Scene information buffer BUF2 is a storage area that is referenced to generate the command list to be output to VDP62, minimum Chi catcher tunnel CH0 up channel CHm, are classified for each drawing channel (FIG. 19 (b )).
Claims (1)
前記画像制御手段は、
静止画を構成する静止画圧縮データを記憶する不揮発性メモリと、前記静止画圧縮データをデコードした伸張データが一時記憶されるスプライトバッファと、スプライトバッファに記憶された伸張データに基づいて形成された画像データを一時記憶するフレームバッファと、自らの動作内容を規定するコマンドリストが一時記憶されるコマンドメモリと、前記各バッファ及び前記各メモリにアクセス可能で、前記コマンドリストに基づいて動作する描画制御手段と、を有し、フレームバッファに一時記憶された画像データが表示装置に出力されることで、静止画が表示装置に表示されるよう構成され、
前記描画制御手段は、コマンドリストを読み出して、表示装置に描画すべき画像データを生成して、その画像データをフレームバッファに記憶させるよう構成されていることを特徴とする遊技機。 A gaming machine that executes a lottery process caused by a predetermined switch signal and executes an image effect corresponding to the lottery result, and outputs a control command for executing the lottery process and specifying the lottery result Means and image control means for executing a series of image effects corresponding to the lottery result specified by the control command using a display device, and the series of image effects are at arbitrary designated positions. Realized including still images to be placed,
The image control means includes
A non-volatile memory that stores still image compression data constituting a still image, a sprite buffer that temporarily stores decompression data obtained by decoding the still image compression data, and a decompression data that is stored in the sprite buffer. A frame buffer that temporarily stores image data, a command memory that temporarily stores a command list that defines its operation content, a rendering control that can access each of the buffers and each memory, and operates based on the command list And the image data temporarily stored in the frame buffer is output to the display device, so that the still image is displayed on the display device.
The drawing control means is configured to read a command list, generate image data to be drawn on a display device, and store the image data in a frame buffer.
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