JP2016158422A - フォワード形ｄｃ−ｄｃコンバータ回路 - Google Patents

Abstract

【課題】アクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路のトランスの一次側に設けられるスイッチ素子のスイッチング損失を低減しつつ、整流回路に発生するリンギングを抑制する。【解決手段】アクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路であって、トランスＴ１の一次巻線Ｎ１との磁気結合よりも二次巻線Ｎ２との磁気結合の方が高くなるように追加巻線Ｎ３をトランスＴ１に配置し、追加巻線Ｎ３の一方は一次巻線Ｎ１の他方に接続され、追加巻線Ｎ３の他方は第一の整流素子Ｄ３の一方と第二の整流素子Ｄ４の一方に接続され、第一の整流素子Ｄ３の他方は、第二のスイッチング半導体素子Ｑ１の他方と、第二のコンデンサＣ３の一方と、に接続され、第二の整流素子Ｄ４の他方は、第一のコンデンサＣ２の他方と、第一のスイッチング半導体素子Ｑ２の他方と、に接続される。【選択図】図１

Description

本発明は、フォワード形ＤＣ−ＤＣコンバータ回路に関する。

アクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路において、高周波動作をしているトランスの一次側に設けられているスイッチ素子のスイッチング損失は、入力電圧と出力電流に依存する。例えば、トランスリセット回路に用いる補助スイッチ素子がオフ後に、主スイッチ素子に並列に接続されているコンデンサが放電して入力電圧に達すると、トランスの励磁インダクタンスが短絡状態になる。すると漏洩インダクタンスと当該コンデンサとが共振する。入力電圧が高い場合には主スイッチ素子の両端の電圧が０［Ｖ］まで下がらなくなりゼロボルトスイッチング（ＺＶＳ）動作ができなくなるため、スイッチング損失が大きくなる。そこで、スイッチング損失を低減させる方法として、トランスの一次側の漏洩インダクタンスを大きくする方法が考えられる。しかし、漏洩インダクタンスを大きくすると、トランスの二次側の寄生容量と漏洩インダクタンスとにより共振が発生し、整流回路にリンギングが発生することになる。

関連する技術として、特許文献１に示されているフォワード形ＤＣ−ＤＣコンバータ回路が知られている。

特許第２７４３８６９号公報

本発明の一側面に係る目的は、アクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路のトランスの一次側に設けられているスイッチ素子のスイッチング損失を低減しつつ、整流回路に発生するリンギングを抑制するフォワード形ＤＣ−ＤＣコンバータ回路を提供することである。

本発明に係る一つの形態であるアクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路は、例えば、次のように構成されている。
トランスの一次側の回路は次のように構成されている。トランスの一次巻線の一方と、第一のスイッチング半導体素子の一方（ドレイン）と、ゼロボルトスイッチングに用いられる第一のコンデンサの一方と、第二のスイッチング半導体素子の一方（ソース）と、が接続されている。また、第一のスイッチング半導体素子の他方（ソース）と、第一のコンデンサの他方と、が接続されている。また、トランスリセットに用いられる、第二のスイッチング半導体素子の他方（ドレイン）と、第二のコンデンサの一方と、が接続されている。また、第二のコンデンサの他方は、トランスの一次巻線の他方、又は、第一のスイッチング半導体素子の他方（ドレイン）と第一のコンデンサの他方、と接続されている。

また、トランスの二次側には整流回路が設けられる。
そして、一次巻線との磁気結合よりも二次巻線との磁気結合の方が高くなるように追加巻線をトランスに配置する。追加巻線の一方は一次巻線の他方に接続され、追加巻線の他方は第一の整流素子の一方（アノード）と第二の整流素子の一方（カソード）に接続されている。第一の整流素子の他方（カソード）は、第二のスイッチング半導体素子の他方（ドレイン）と、第二のコンデンサの一方と、に接続され、第二の整流素子の他方（アノード）は、第一のコンデンサの他方と、第一のスイッチング半導体素子の他方（ソース）と、に接続されている。

アクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路のトランスの一次側に設けられるスイッチ素子のスイッチング損失を低減しつつ、整流回路に発生するリンギングを抑制することができる。

アクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路の一実施例を示す図である。 トランスの構造の一実施例を示す図である。 リンギングの抑制を説明するための図である。

以下図面に基づいて実施形態について詳細を説明する。
図１は、アクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路の一実施例を示す図である。図１のフォワード形ＤＣ−ＤＣコンバータ回路は、トランスＴ１、スイッチ素子Ｑ１（第一のスイッチング半導体素子で、主スイッチ素子）、スイッチ素子Ｑ２（トランスリセットに用いる第二のスイッチング半導体素子で、補助スイッチ素子）、コンデンサＣ２（第一のコンデンサ）、コンデンサＣ３（トランスリセットに用いる第二のコンデンサ）、ダイオードＤ３（第一の半導体素子）、ダイオードＤ４（第二の半導体素子）、トランスＴ１の二次側に設けられる整流回路、を有する。

整流回路は、コイルＬ１、ダイオードＤ１、ダイオードＤ２、コンデンサＣ１を有する。また、図１においてフォワード形ＤＣ−ＤＣコンバータ回路は、電源Ｅ１から電圧Ｖｉｎの電力が入力されると、その電圧に応じた所望の電圧Ｖｏｕｔ（＝出力電流Ｉｏｕｔ×負荷Ｒ１）を負荷Ｒ１の両端に出力する。
（ａ）トランスＴ１の一次側の回路の接続について説明する。

トランスＴ１の一次巻線Ｎ１の一方（ｐｉｎ１）には、スイッチ素子Ｑ１の一方（ドレイン）と、ゼロボルトスイッチングに用いられるコンデンサＣ２の一方と、スイッチ素子Ｑ２の一方（ソース）と、が接続されている。また、電源Ｅ１の他方（負極）の端子には、スイッチ素子Ｑ１の他方（ソース）と、コンデンサＣ２の他方と、が接続されている。また、トランスリセット回路に用いられるスイッチ素子Ｑ２の他方（ドレイン）には、コンデンサＣ３の一方が接続されている。また、電源Ｅ１の一方（正極）の端子には、トランスＴ１の一次巻線Ｎ１の他方（ｐｉｎ２）と、コンデンサＣ３の他方と、が接続されている。

（ｂ）トランスＴ１（破線内）に内包される追加巻線Ｎ３の一方には、一次巻線Ｎ１の他方（ｐｉｎ２）が接続されている。また、追加巻線Ｎ３の他方には、ダイオードＤ３の一方（アノード）と、ダイオードＤ４の一方（カソード）と、が接続されている。なお、トランスＴ１の破線内には、一次巻線Ｎ１の漏洩インダクタンスＬ２、及び、トランスＴ１を構成するコア１（図１に不図示）に内包されているコア３（図１に不図示）により増加した漏洩インダクタンスＬ３、が示されている。また、追加巻線Ｎ３は、ダイオードＤ３、Ｄ４とともに用いられ、ダイオードＤ３の他方（カソード）には、スイッチ素子Ｑ２の他方（ドレイン）と、コンデンサＣ３の一方と、が接続されている。また、ダイオードＤ４の他方（アノード）には、コンデンサＣ２の他方と、スイッチ素子Ｑ１の他方（ソース）と、が接続されている。
（ｃ）トランスＴ１の二次側の回路の接続について説明する。

図１のトランスＴ１の二次側に設けられる整流回路のトランスＴ１の二次巻線Ｎ２の一方には、ダイオードＤ１の一方（アノード）が接続されている。ダイオードＤ１の他方（カソード）には、コイルＬ１の一方と、ダイオードＤ２の一方（カソード）と、が接続されている。コイルＬ１の他方には、コンデンサＣ１の一方と、負荷Ｒ１の一方と、が接続されている。トランスＴ１の二次巻線Ｎ２の他方には、ダイオードＤ２の他方（アノード）と、コンデンサＣ１の他方と、負荷Ｒ１の他方と、が接続されている。

各回路（ａ）（ｂ）（ｃ）について説明する。
（ａ）で説明したトランスリセット回路は、図１におけるスイッチ素子Ｑ２とコンデンサＣ３とを直列に接続した回路で、スイッチ素子Ｑ１がオフ状態で、スイッチ素子Ｑ２がオン状態のときに、トランスＴ１に蓄えられたエネルギーを放出させる回路である。なお、トランスリセット回路は、図１に示す回路に限定されるものでなく、直列に接続されたスイッチ素子Ｑ１、Ｑ２にコンデンサＣ３を並列に接続した構成としてもよい。つまり、コンデンサＣ３の他方を、トランスＴ１の一次巻線Ｎ１の他方（ｐｉｎ２）に接続せずに、スイッチ素子Ｑ１の他方（ソース）と、コンデンサＣ２の他方と、に接続した構成としてもよい。

（ａ）で説明したコンデンサＣ２はＺＶＳに用いるコンデンサである。なお、コンデンサＣ２は、スイッチ素子Ｑ１に並列に接続したコンデンサがない場合にはスイッチ素子Ｑ１の寄生容量を示し、又、スイッチ素子Ｑ１に並列に接続されたコンデンサがある場合にはスイッチ素子Ｑ１の寄生容量とそのコンデンサの容量との合成容量、を示す。

（ａ）で説明した図１におけるスイッチ素子Ｑ１、Ｑ２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いているが、ＭＯＳＦＥＴに限定されるものではなくスイッチング半導体素子などであればよい。更に、スイッチ素子Ｑ１、Ｑ２は、図示されていない制御回路によりＰＷＭ（Pulse Width Modulation）制御などのスイッチング制御がされる。スイッチ素子Ｑ１、Ｑ２の制御端子（ゲート）には制御回路から交互にオンオフ信号が入力され、そのオンオフ信号に応じてフォワード形ＤＣ−ＤＣコンバータ回路から所望の出力電圧Ｖｏｕｔが出力される。

（ｂ）で説明した図１のトランスＴ１は、図２に示すような構造が考えられる。図２は、トランスＴ１の構造の一実施例を示す図である。図１のトランスＴ１のコア１は、Ｅ字形状コアとＩ字形状コアとを組み合わせた形状、又は、二つのＥ字形状コアを組み合わせた形状、などが考えられる。なお、コア１の形状は図１に示す形状に限定されるものではない。コア１には断面が短形の二つの孔があり、一次巻線Ｎ１、二次巻線Ｎ２、コア３、追加巻線Ｎ３、とからなる巻線２が、コア１の二つの短形の孔の間にある中央脚に巻きつけられている。巻線２の構造は、図２では上から一次巻線Ｎ１、コア３、追加巻線Ｎ３、二次巻線Ｎ２の順に配置されている。なお、コア１の断面は短形でなくてもよい。

なお、コア１の材質は、例えば、フェライトなどの磁性体が考えられる。また、コア３は、一次巻線Ｎ１と二次巻線Ｎ２との間（一次巻線Ｎ１、コア３、二次巻線Ｎ２、追加巻線Ｎ３の順）、又は、一次巻線Ｎ１と追加巻線Ｎ３との間（一次巻線Ｎ１、コア３、追加巻線Ｎ３、二次巻線Ｎ２の順）に配置される。コア３の材質は、一次巻線Ｎ１と二次巻線Ｎ２との間の磁気結合を低くする磁性体（一次巻線Ｎ１と二次巻線Ｎ２との間に磁束が伝わり難くする磁性体）である。更に、コア３は透磁率が高く、熱伝達率もよく放熱に優れたものが望ましい、例えば、ゴムシート状の磁性体が考えられる。

上記で説明したようにコア３をコア１に内包させることで漏洩インダクタンスを大きくし、スイッチ素子Ｑ１のスイッチング損失を低減させることができる。
スイッチング損失の低減について説明する。

スイッチ素子Ｑ１、Ｑ２をスイッチング制御した場合、スイッチ素子Ｑ１、Ｑ２には次のような状態になる期間１から３がある。
・スイッチ素子Ｑ１がターンオフしてからスイッチ素子Ｑ２がターンオンし、続いてスイッチ素子Ｑ１がオフでスイッチ素子Ｑ２がオンの状態になり、スイッチ素子Ｑ２がターンオフした状態（期間ｔ１）
・期間ｔ１においてスイッチ素子Ｑ２をターンオフしてから、スイッチ素子Ｑ１、Ｑ２がともにオフした状態（期間ｔ２）

・期間ｔ２からスイッチ素子Ｑ１をターンオンし、スイッチ素子Ｑ１がオンでスイッチ素子Ｑ２がオフの状態（期間ｔ３）
従来の動作について説明する。従来の期間ｔ２においては、ダイオードＤ１、Ｄ２が両方オンになり、トランスＴ１の励磁インダクタンスが短絡され、漏洩インダクタンスＬ２とコンデンサＣ２の共振が発生する。しかし、励磁インダクタンスが短絡されているため、トランスＴ１のエネルギーが減少し電圧Ｖｃｄｓ（スイッチ素子Ｑ１の両端の電圧）が０[Ｖ]まで下がらない。そうするとスイッチ素子Ｑ１のスイッチング損失が大きくなってしまう。

そこで、本実施形態においては、コア３をコア１に内包することで、電圧Ｖｃｄｓを０[Ｖ]まで下げる。すなわち、コンデンサＣ２を放電させる。式１にコンデンサＣ２を放電させる条件を示す。

Ｖ（Ｌ２＋Ｌ３）＞Ｖｃｄｓ 式１
Ｖ（Ｌ２＋Ｌ３） ：Ｉ^２×（Ｌ２＋Ｌ３）／２
Ｖｃｄｓ ：Ｃ２×Ｖｉｎ^２／２
Ｉ ：トランスＴ１の二次側がショートしたときの一次巻線に流れる電流
上記の条件によれば、コンデンサＣ２が入力電圧まで低下した際のエネルギーが、漏洩インダクタンスＬ１、Ｌ２が蓄えられるエネルギー以下であり、電流Ｉが、スイッチ素子Ｑ２がオフしたときの一次巻線に流れる電流よりも多く流れていれば、電圧Ｖｃｄｓを０[Ｖ]まで下げることができるので、スイッチ素子Ｑ１のスイッチング損失を低減できる。

（ｂ）で説明した図１のトランスＴ１（破線内）に設けられる追加巻線Ｎ３は、トランスＴ１の一次巻線Ｎ１との磁気結合よりも、二次巻線Ｎ２との磁気結合の方が高くなるようにトランスＴ１に配置する。また、追加巻線Ｎ３と二次巻線Ｎ２とを密着させることにより、漏洩インダクタンスを小さくする。

追加巻線Ｎ３は、ダイオードＤ３、ダイオードＤ４とともに用いられ、整流回路にリンギングが発生した場合に、印加される高い電圧をクランプする。
リンギングが発生する原因は、コア１にコア３を内包することによるもので、コア３により漏洩インダクタンスはＬ２＋Ｌ３となり大きくなるが、整流回路には寄生容量があるため、寄生容量と漏洩インダクタンスＬ２＋Ｌ３とが共振をし、印加した電圧よりも高い電圧（サージ電圧）がダイオードＤ１、Ｄ２に印加されることになる。漏洩インダクタンスＬ３が大きくなればなるほどトランスＴ１にはエネルギーが多く蓄積されるため、整流回路には高い電圧のリンギングが発生するので、整流回路に印加される高い電圧をクランプしなければならない。リンギングが発生すると、例えば、ノイズが出力に乗ってしまうこと、リンギングを加味してダイオードＤ１、Ｄ２の耐圧を大きくしなくてはならないこと、などの問題が発生する。

そこで、次のようなリンギングを抑制する方法を提案した。クランプをするにはトランスＴ１の二次側で行うことが考えられるが、二次側にはリンギングをクランプするための電圧がないので、トランスＴ１の一次側の電圧を追加巻線Ｎ３で変換し、一次側に戻してクランプに利用する。そのためには追加巻線Ｎ３と二次巻線Ｎ２との漏洩インダクタンスを小さくし、トランスＴ１の二次側に所定電圧以上の電圧が印加された場合、すなわちリンギングが発生した場合に、追加巻線Ｎ３によりエネルギーをトランスＴ１の一次側に誘導し、一次側に設けられたダイオードＤ３、Ｄ４でクランプする。その結果、二次側にはクランプされた電圧が出力される。ダイオードＤ３はプラス側をコンデンサＣ３の電圧でクランプし、ダイオードＤ４はマイナス側を入力電圧Ｖｉｎでクランプする。

図３は、リンギングの抑制を説明するための図である。図３の縦軸にはダイオードＤ２に流れる電流、及び、ダイオードＤ２の電圧が示されている。横軸には時間が示され、上記の期間ｔ１からｔ３が示されている。図３の期間ｔ３において、リンギングが発生してもダイオードＤ４により入力電圧Ｖｉｎ（図３のクランプ電圧）でクランプすることができるので、リンギングを抑制できる。また、図３に示していないが、ダイオードＤ１についてはコンデンサＣ３の電圧（クランプ電圧）でダイオードＤ３によりクランプすることができる。その結果、ノイズを低減でき、リンギングを加味してダイオードＤ１、Ｄ２の耐圧を大きくしなくてよくなる。

（ｃ）で説明した図１の整流回路では、ダイオードＤ１をトランスＴ１の二次巻線Ｎ２の一方とコイルＬ１の一方とに接続したが、ダイオードＤ１の一方（カソード）とトランスＴ１の二次巻線Ｎ２の他方と、ダイオードＤ１の他方（アノード）とダイオードＤ２の他方（アノード）と、を接続してもよい。

（ｃ）で説明した図１ではダイオードＤ１、Ｄ２を用いたが、ＭＯＳＦＥＴなどのスイッチング半導体素子を用いて、同期整流をしてもよい。この場合、二次巻線Ｎ２から電力をとってスイッチング半導体素子の駆動電源としてもよい。例えば、ＭＯＳＦＥＴを用いた場合には、ＭＯＳＦＥＴのゲートとソース間にリンギングが発生するが、ダイオードＤ３、Ｄ４でクランプができるため、リンギングを抑制できるので、リンギングを加味してＭＯＳＦＥＴの耐圧を大きくする必要がない。

また、本発明は、以上の実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。

１ コア
２ 巻線
３ コア
Ｃ１、Ｃ２、Ｃ３ コンデンサ
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード
Ｅ１ 電源
Ｌ１ コイル
Ｌ２、Ｌ３ 漏洩インダクタンス
Ｎ１ 一次巻線
Ｎ２ 二次巻線
Ｎ３ 追加巻線
Ｑ１、Ｑ２ スイッチ素子
Ｒ１ 負荷
Ｔ１ トランス

Claims (3)

1. トランスの一次巻線の一方と、第一のスイッチング半導体素子の一方と、ゼロボルトスイッチングに用いられる第一のコンデンサの一方と、第二のスイッチング半導体素子の一方と、が接続され、
   前記第一のスイッチング半導体素子の他方と、前記第一のコンデンサの他方と、が接続され、
   トランスリセットに用いられる、第二のスイッチング半導体素子の他方と、第二のコンデンサの一方と、が接続され、
   前記第二のコンデンサの他方は、前記トランスの一次巻線の他方、又は、前記第一のスイッチング半導体素子の他方と前記第一のコンデンサの他方、と接続される、前記トランスの一次側の回路と、
   前記トランスの二次側に設けられる整流回路と、
   を備えるアクティブクランプ方式のフォワード形ＤＣ−ＤＣコンバータ回路であって、
   前記一次巻線との磁気結合よりも二次巻線との磁気結合の方が高くなるように追加巻線を前記トランスに配置し、
   前記追加巻線の一方は前記一次巻線の他方に接続され、前記追加巻線の他方は第一の整流素子の一方と第二の整流素子の一方に接続され、
   前記第一の整流素子の他方は、前記第二のスイッチング半導体素子の他方と、第二のコンデンサの一方と、に接続され、前記第二の整流素子の他方は、前記第一のコンデンサの他方と、前記第二のスイッチング半導体素子の他方と、に接続される、
   ことを特徴とするフォワード形ＤＣ−ＤＣコンバータ回路。
2. 請求項１に記載のフォワード形ＤＣ−ＤＣコンバータ回路であって、
   前記一次巻線と前記二次巻線との間、又は、前記一次巻線と前記追加巻線との間に磁気結合を低くする磁性体を配置する、
   ことを特徴とするフォワード形ＤＣ−ＤＣコンバータ回路。
3. 請求項２に記載のフォワード形ＤＣ−ＤＣコンバータ回路であって、
   前記磁性体はゴム磁性体シートである、ことを特徴とするフォワード形ＤＣ−ＤＣコンバータ回路。