JP2016151907A - コアi/oフェールオーバー制御システムおよびコアi/oフェールオーバー制御方法 - Google Patents
コアi/oフェールオーバー制御システムおよびコアi/oフェールオーバー制御方法 Download PDFInfo
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Abstract
Description
図1は、本発明の実施形態におけるコアI/Oフェールオーバー制御システムの構成を示すブロック図である。図1を用いて、本実施形態におけるコアI/Oフェールオーバー制御システムの構成について説明する。
Random Access Memory)等のメモリ、シリアルコントローラ、タイマ、USB(Universal Serial Bus)コントローラ、割り込みコントローラ等がある。
Specification Revision 3.0』にて規定されているMSI
and MSI−X Capability Structuresに準拠した構成が考えられる。
101 システム制御部
102 BMC
103 OS
104 コアI/O切替ドライバ
105 コアI/Oドライバ
150 BMI
151 BCI
152 BHI
200 CPUx
201 CPUy
202 CPUz
205 メモリ
206 ホストブリッジ
207 コアI/O部A
208 コアI/O部B
209 コアI/O切替回路
210 I/Oブリッジ
250 インターフェース
251 インターフェース
252 インターフェース
255 インターフェース
257〜260 インターフェース
300 コアI/O制御部
301 障害予兆検知部
400 割り込み制御部
401 ドライバ停止指示フラグレジスタ
402 ドライバ起動指示フラグレジスタ
403 ドライバ停止完了フラグレジスタ
404 ドライバ起動完了フラグレジスタ
Claims (6)
- 複数のコアI/O部を有するシステム制御部とBMCとを有するコンピュータのコアI/Oフェールオーバー制御システムにおいて、
前記システム制御部は、前記コアI/O部を切り替えるコアI/O切替回路と、
前記コアI/O部の内容を一時的に記憶するメモリと、
を有し、
前記BMCは、前記コアI/O部が障害を検出した場合に障害情報を収集する障害検知部と、
前記障害情報を基に前記コアI/O切替回路を制御するコアI/O制御部と、
を有することを特徴とするコアI/Oフェールオーバー制御システム。 - 前記システム制御部は、前記コアI/O制御部によって前記コアI/O切替回路を制御するコアI/O切替ドライバを有していることを特徴とする請求項1記載のコアI/Oフェールオーバー制御システム。
- 前記コアI/O切替ドライバは、前記コアI/O部を切り替える際に前記コアI/O部の内容を一時的に前記メモリに退避させることを特徴とする請求項1または2に記載のコアI/Oフェールオーバー制御システム。
- 前記コアI/O部は、自身の障害を検出することを特徴とする請求項1から3のうちいずれか1項に記載のコアI/Oフェールオーバー制御システム。
- 複数のコアI/O部を有するシステム制御部とBMCとを有するコンピュータのコアI/Oフェールオーバー制御方法において、
前記BMCは、前記コアI/O部が検出した障害情報を検知するステップと、
前記システム制御部は、前記コアI/O部を切り替えるステップと、
前記障害が発生したコアI/O部の内容を一時的に待避させるステップと、
前記BMCは、運用系コアI/O部を前記障害が発生したコアI/O部から正常なコアI/O部に切り替えるステップと、
前記システム制御部は、前記一時的に待避したコアI/O部の内容を前記切り替えた正常なコアI/O部に復元させるステップと、
を有することを特徴とするコアI/Oフェールオーバー制御方法。 - 前記システム制御部は、前記コアI/O制御部によって前記コアI/O切替回路を制御するステップを有していることを特徴とする請求項5記載のコアI/Oフェールオーバー制御方法。
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---|---|---|---|---|
JP2005266948A (ja) * | 2004-03-16 | 2005-09-29 | Nec Corp | コアi/oカードを実装したシステムボード |
JP2013149114A (ja) * | 2012-01-20 | 2013-08-01 | Mitsubishi Electric Corp | 入出力制御システム |
JP2013168064A (ja) * | 2012-02-16 | 2013-08-29 | Nec Corp | 計算機システム及び計算機システムの制御方法 |
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