JP2016143841A - Semiconductor device and method of manufacturing the same - Google Patents

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正幸 安部
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that can have a higher breakdown voltage, a larger current, higher efficiency, higher stability, and high reliability in device operation and be lower in price.SOLUTION: A semiconductor device has a VHBS structure formed by forming, on a substrate upper surface, an n-type semiconductor barrier layer of a heterogeneous semiconductor having a smaller energy gap than an operation layer (drift layer), formed by forming a wide-gap semiconductor or wide-gap mixed crystal semiconductor or a p-type semiconductor barrier layer on an upper surface of the operation layer, and providing a Schottky junction type anode electrode and an ohmic junction cathode electrode respectively.SELECTED DRAWING: Figure 1

Description

本発明は、基板上面に、ショットキ接合型アノード電極を、基板背面にオーミック接合型カソード電極を夫々設けてあるダイオードにおける半導体装置の高耐圧化・大電流化・安定動作化技術、もしくは、半導体装置の高出力化・高信頼化・低価格化技術に関する。   The present invention relates to a technology for increasing the breakdown voltage, increasing the current, and stabilizing the operation of a semiconductor device in a diode in which a Schottky junction type anode electrode is provided on the upper surface of the substrate and an ohmic junction type cathode electrode is provided on the rear surface of the substrate. Related to high output, high reliability and low price technology.

この種の半導体装置は、基板上面に、ショットキ接合型アノード電極を、基板背面にオーミック接合型カソード電極を夫々設けてある縦型ダイオードにおける半導体装置にあって、高耐圧・大電流回路制御を実施する構成となっている。   This type of semiconductor device is a semiconductor device in a vertical diode in which a Schottky junction type anode electrode is provided on the top surface of the substrate and an ohmic junction type cathode electrode is provided on the back surface of the substrate, and high voltage and high current circuit control is performed. It is the composition to do.

J. Suda, T. Okuda, H. Uchida, A. Minami, N. Hatta, T. Sakata, T. Kawahara, K. Yagi, K.Imaoka, Y. Kurashima, and H. Takagi: Proceeding of Int. Conf. on SiC and Related Materials, ICSCRM 2013, pp. 357-358, 2013.J. Suda, T. Okuda, H. Uchida, A. Minami, N. Hatta, T. Sakata, T. Kawahara, K. Yagi, K. Imaoka, Y. Kurashima, and H. Takagi: Proceeding of Int. Conf on SiC and Related Materials, ICSCRM 2013, pp. 357-358, 2013. S. Fujita, T. Oshima, K. Kaneko: OYO BUTURI, Vol.78, No.12, pp.11501154, 2009.S. Fujita, T. Oshima, K. Kaneko: OYO BUTURI, Vol.78, No.12, pp.11501154, 2009. A. O. Konstantinov, Q. Wahab, N. Nordell, and U. Lindefelt: Appl. Phys. Lett. 71(1), pp. 90-92, July 1997.A. O. Konstantinov, Q. Wahab, N. Nordell, and U. Lindefelt: Appl. Phys. Lett. 71 (1), pp. 90-92, July 1997. T. Hashizume: OYO BUTURI, Vol.81, No.6, pp.479-484, 2012.T. Hashizume: OYO BUTURI, Vol.81, No.6, pp.479-484, 2012. M. Higashiwaki, K. Sasaki, Man Hoi Wong, T. Kamimura, D. Krishnamurthy, A. Kumakura, T. Matsui, and S. Yamakoshi: Proceeding of Int. Electron Devices Meeting, IEDM2013, 28.7.1-28.7.2, 2013.M. Higashiwaki, K. Sasaki, Man Hoi Wong, T. Kamimura, D. Krishnamurthy, A. Kumakura, T. Matsui, and S. Yamakoshi: Proceeding of Int. Electron Devices Meeting, IEDM2013, 28.7.1-28.7.2 , 2013. Y. Morishima, Y. Yamashita, S. Sato, K. Tisuka, A. Kuramata, and S. Yamakoshi: 5th International Symposium on Growth of III-Nitrides , ISGN5, 12:25 PM N4 , p. 52, 2014.Y. Morishima, Y. Yamashita, S. Sato, K. Tisuka, A. Kuramata, and S. Yamakoshi: 5th International Symposium on Growth of III-Nitrides, ISGN5, 12:25 PM N4, p. 52, 2014.

上記した半導体装置において電気信号の入力及び出力信号を制御して利用する場合において、デバイス動作の高耐圧化・大電流化・安定動作化・高信頼化・低価格化の向上を図るために、結晶欠陥や不純物の少ない高品質な結晶を実現することが必要である。この目的のためには、欠陥や不純物の少ない高品質な結晶を実現して、高耐圧。大電流動作において、不必要なリーク電流等の寄生効果等を減少させて安定動作を実現出来る半導体装置を構成することが必要である。   In the case of controlling and using the input and output signals of electric signals in the semiconductor device described above, in order to improve the device withstand voltage, large current, stable operation, high reliability, and low price, It is necessary to realize a high-quality crystal with few crystal defects and impurities. For this purpose, a high-quality crystal with few defects and impurities and a high withstand voltage are achieved. In large current operation, it is necessary to configure a semiconductor device that can realize stable operation by reducing parasitic effects such as unnecessary leakage current.

本発明は、上記の問題に鑑みてなされたものであり、その目的は、基板上面に、ショットキ接合型アノード電極を、基板背面にオーミック接合型カソード電極を夫々設けてある縦型ダイオードにおける半導体装置にあって、デバイス動作の高耐圧化・大電流化・高効率化・安定動作化・高信頼化・低価格化が可能なものを提供する点にある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device in a vertical diode in which a Schottky junction type anode electrode is provided on the top surface of the substrate and an ohmic junction type cathode electrode is provided on the back surface of the substrate Therefore, it is to provide a device capable of increasing the breakdown voltage, increasing the current, increasing the efficiency, stabilizing the operation, increasing the reliability, and reducing the price of the device operation.

この目的を達成するための本発明に係る半導体装置の第１の特徴構成は、特許請求の範囲の欄の請求項1に記載した如く、基板上面に、ワイドギャップ半導体、もしくは、ワイドギャップ系混晶半導体を形成してなる動作層（ドリフト層）の上面に、ヘテロ接合障壁層として、前記動作層よりエネルギーギャップが小さい異種半導体のn型半導体障壁層、もしくは、p型半導体障壁層を形成し、ショットキ接合型アノード電極及びオーミック接合型カソード電極を夫々設けてある縦型ヘテロ接合ダイオードを形成してなるVHBS（Vertical Heterojunction Barrier Schottky）構造を有する点にある。   In order to achieve this object, the first characteristic configuration of the semiconductor device according to the present invention is that, as described in claim 1 of the claims, a wide gap semiconductor or a wide gap system mixture is formed on the upper surface of the substrate. An n-type semiconductor barrier layer or a p-type semiconductor barrier layer of a heterogeneous semiconductor having an energy gap smaller than that of the operating layer is formed as a heterojunction barrier layer on the upper surface of the operating layer (drift layer) formed of a crystal semiconductor. It has a VHBS (Vertical Heterojunction Barrier Schottky) structure formed by forming vertical heterojunction diodes each provided with a Schottky junction type anode electrode and an ohmic junction type cathode electrode.

同第２の特徴構成は、特許請求の範囲の欄の請求項２に記載した如く、前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga2O3、In2O3、もしくは、Al2O3からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAsの化合物半導体、もしくは、前記化合物半導体の混晶半導体、もしくは、Si、Geの単元素半導体、もしくは、前記単元素半導体の混晶半導体の単結晶材料、もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料を形成する縦型ヘテロ接合ダイオードを形成してなる構造を有する点にある。 In the second characteristic configuration, as described in claim 2 in the column of claims, gallium oxide or Ga 2 O 3 , In 2 O 3 among the gallium oxide semiconductors as the operation layer is used. Or a semiconductor device operating with a mixed crystal semiconductor made of Al 2 O 3 , wherein the heterojunction barrier layer is a compound semiconductor of SiC, GaN, AlN, InN, GaAs, InSb, InAs, or the compound A semiconductor mixed crystal semiconductor, a single element semiconductor of Si, Ge, a single crystal material of the mixed crystal semiconductor of the single element semiconductor, a polycrystalline material of the semiconductor, or an amorphous material of the semiconductor It has the structure formed by forming the vertical heterojunction diode to be formed.

同第３の特徴構成は、特許請求の範囲の欄の請求項３に記載した如く、前記動作層として、SiC、GaN、AlN、InNの化合物半導体、もしくは、前記化合物半導体の混晶半導体で動作する半導体装置にあって、前記ヘテロ接合障壁層として、GaAs、InSb、 InAsの化合物半導体単結晶材料、もしくは、前記化合物半導体の混晶半導体単結晶材料、もしくは、 Si、Ge単元素半導体単結晶材料、もしくは、前記単元素半導体の混晶半導体単結晶材料、もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料を形成する縦型ヘテロ接合ダイオードを形成してなる構造を有する点にある。   The third characteristic configuration is that, as described in claim 3 in the column of claims, the operation layer operates with a compound semiconductor of SiC, GaN, AlN, InN, or a mixed crystal semiconductor of the compound semiconductor. In the semiconductor device, a compound semiconductor single crystal material of GaAs, InSb, InAs, a mixed crystal semiconductor single crystal material of the compound semiconductor, or a Si, Ge single element semiconductor single crystal material, as the heterojunction barrier layer Or a structure obtained by forming a vertical heterojunction diode that forms the mixed crystal semiconductor single crystal material of the single element semiconductor, the polycrystalline material of the semiconductor, or the amorphous material of the semiconductor. It is in.

同第４の特徴構成は、特許請求の範囲の欄の請求項８に記載した如く、前記動作層として、n型酸化ガリウム、もしくは、前記n型酸化ガリウム系半導体の内、Ga2O3、In2O3、もしくは、Al2O3からなるn型混晶半導体にて動作する半導体装置にあって、前記動作層として、ホモエピタキシャル層のn型ドーピング濃度範囲及び膜厚範囲が、3.0x1015 /cm3−1.0x1018 /cm3及び0.15−30 μmに限定して使用する点にある。 In the fourth characteristic configuration, as described in claim 8 in the column of the claims, the operation layer includes n-type gallium oxide or Ga 2 O 3 in the n-type gallium oxide semiconductor. In a semiconductor device operating with an n-type mixed crystal semiconductor composed of In 2 O 3 or Al 2 O 3 , the n-type doping concentration range and the film thickness range of the homoepitaxial layer as the operation layer are 3.0 × 10 It is limited to 15 / cm 3 −1.0 × 10 18 / cm 3 and 0.15−30 μm.

同第５の特徴構成は、特許請求の範囲の欄の請求項９、１０、又は、１１ に記載した如く、前記ヘテロ接合障壁層としての前記n型半導体障壁層の前記ショットキ接合型アノード電極領域にイオン注入によりp型縦構造接合障壁を形成するダイオード、もしくは、前記ショットキ接合型アノード電極領域にイオン注入によりp型縦構造接合障壁を形成するダイオードにあって、前記縦構造接合平面パターンが櫛型、もしくは、格子型、もしくは、同心型を形成するダイオード、もしくは、前記ショットキ接合型アノード電極周辺の電界緩和領域として、前記n型半導体障壁層にイオン注入によりpガードリング、表面電界緩和領域、接合端拡張領域、もしくは、これらを組合せて形成するダイオードを形成してなる構造を有する点にある。   The fifth characteristic configuration is the Schottky junction type anode electrode region of the n-type semiconductor barrier layer as the heterojunction barrier layer as described in claim 9, 10, or 11. A diode for forming a p-type vertical structure junction barrier by ion implantation, or a diode for forming a p-type vertical structure junction barrier by ion implantation in the Schottky junction anode electrode region, wherein the vertical structure junction plane pattern is a comb Type, or lattice type, or concentric diode, or electric field relaxation region around the Schottky junction type anode electrode, p guard ring by ion implantation into the n-type semiconductor barrier layer, surface electric field relaxation region, It is in the point which has the structure formed by forming the junction end expansion region, or the diode formed combining these.

同第６の特徴構成は、特許請求の範囲の欄の請求項１２に記載した如く、前記ヘテロ接合障壁層としての前記p型半導体障壁層の前記ショットキ接合型アノード電極周辺の電界緩和領域として、前記ヘテロ接合障壁層をエッチングにより、pガードリング、表面電界緩和領域、接合端拡張領域、もしくは、これらを組合せて形成するダイオードを形成してなる構造を有する点にある。   In the sixth feature configuration, as described in claim 12 in the column of claims, as an electric field relaxation region around the Schottky junction type anode electrode of the p type semiconductor barrier layer as the heterojunction barrier layer, The heterojunction barrier layer has a structure in which a p guard ring, a surface electric field relaxation region, a junction end extension region, or a diode formed by a combination thereof is formed by etching.

同第７の特徴構成は、特許請求の範囲の欄の請求項１３に記載した如く、前記ダイオードにおける半導体装置にあって、ショットキ接合型アノード電極間の並列配線のための層間絶縁膜パターンを金属薄膜マスクを使用した等方性エッチング法で形成するダイオードを形成してなる構造を有する点にある。   The seventh feature of the present invention is that, in the semiconductor device of the diode, the interlayer insulating film pattern for parallel wiring between the Schottky junction type anode electrodes is made of metal as described in claim 13 of the claims. It has a structure in which a diode is formed by an isotropic etching method using a thin film mask.

同第８の特徴構成は、特許請求の範囲の欄の請求項１４に記載した如く、前記縦型ヘテロ接合ダイオードにおける半導体装置にあって、複数のアノード電極間、もしくは、複数のカソード電極間の並列配線をAl薄膜、もしくは、多結晶Si薄膜、もしくは、TiN/Al 薄膜、もしくは、前記薄膜を組合せて形成し、全体の薄膜厚さが0.5 μm以上を形成してなる構造を有する点にある。   The eighth characteristic configuration is the semiconductor device in the vertical heterojunction diode as defined in claim 14 in the section of the claims, and is between a plurality of anode electrodes or a plurality of cathode electrodes. The parallel wiring is formed of Al thin film, polycrystalline Si thin film, TiN / Al thin film, or a combination of the above thin films, and the total thin film thickness is 0.5 μm or more. .

同第９の特徴構成は、特許請求の範囲の欄の請求項１５、もしくは、１６に記載した如く、基板上面に酸化ガリウム半導体、もしくは、酸化ガリウム系混晶半導体を形成し、前記ショットキ接合型アノード電極及びオーミック接合型カソード電極を夫々設けてある前記縦型ヘテロ接合ダイオードにおける半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層(バッファ層)を形成してなる、もしくは、前記基板として、酸化ガリウム半導体の単結晶材料を使用する、もしくは、酸化ガリウム半導体の単結晶材料を、SiC、GaN、AlN、ZnO、Si半導体の単結晶材料、もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料の上に接合形成・一体化した材料を使用する構造を有する点にある。   In the ninth characteristic configuration, a gallium oxide semiconductor or a gallium oxide-based mixed crystal semiconductor is formed on the upper surface of a substrate as described in claim 15 or 16 in the claims, and the Schottky junction type is formed. In the semiconductor device in the vertical heterojunction diode provided with the anode electrode and the ohmic junction type cathode electrode, a buffer layer (buffer layer) for reducing crystal defects is formed between the operation active layer and the substrate. Or a gallium oxide semiconductor single crystal material, or a gallium oxide semiconductor single crystal material, SiC, GaN, AlN, ZnO, Si semiconductor single crystal material, or the semiconductor In other words, it has a structure in which a polycrystalline material or a material formed by bonding and integration on an amorphous material of the semiconductor is used.

本発明の係る半導体装置のエピタキシャル結晶構造とデバイス構造(イオン注入技術適用)の構成を表すものである。2 shows the structure of an epitaxial crystal structure and a device structure (application of ion implantation technology) of a semiconductor device according to the present invention. 本発明の係る半導体装置のエピタキシャル結晶構造とデバイス構造(エッチング技術適用)の構成を表すものである。1 illustrates the structure of an epitaxial crystal structure and a device structure (application of etching technology) of a semiconductor device according to the present invention. 本発明の係るデバイス構造の平面構成を表すものである。1 illustrates a planar configuration of a device structure according to the present invention. 本発明に係る絶縁破壊電圧と動作活性層であるドリフト層厚の不純物濃度の関係を表すものである。4 shows the relationship between the breakdown voltage and the impurity concentration of the drift layer thickness which is the operation active layer according to the present invention.

図１は本発明の係る半導体装置のエピタキシャル結晶構造とデバイス構造(イオン注入技術適用)の構成を表すものである。   FIG. 1 shows a structure of an epitaxial crystal structure and a device structure (application of an ion implantation technique) of a semiconductor device according to the present invention.

第１の実施の形態は、前記n型Ga2O3導電性基板上面に、前記動作活性層として、MBE法によりn型ホモエピタキシャル層（(010)面、Snドープ3x1016 /cm3、膜厚4 μm）を形成した。引続いて、前記ヘテロ接合障壁層として、n- Si障壁層（Asドープ、1x1018 /cm3、膜厚0.5 μm）を形成する。前記Ga2O3動作活性層とn- Si障壁層とのバンドオフセットは、伝導帯端では、ΔEc=1.1 eV、充満帯端では、ΔEv=2.8 eVであることが推定される。前記ショットキ接合型アノード電極領域にBイオン注入（700-25 keV、ドーズ4x1013−2x1012 /cm2）によりp型縦構造接合障壁、及び、前記アノード電極周辺の電界緩和領域に、p型ガードリング（GR）、p型表面電界緩和領域（RESURF）、接合端拡張領域（JTE）を形成した。又、前記ショットキ接合型アノード電極としてPt膜(膜厚30 nm)を形成する。 In the first embodiment, an n-type homoepitaxial layer ((010) plane, Sn-doped 3 × 10 16 / cm 3 , film) is formed on the upper surface of the n-type Ga 2 O 3 conductive substrate by MBE as the operation active layer. 4 μm thick) was formed. Subsequently, an n-Si barrier layer (As doped, 1 × 10 18 / cm 3 , film thickness 0.5 μm) is formed as the heterojunction barrier layer. The band offset between the Ga 2 O 3 operation active layer and the n-Si barrier layer is estimated to be ΔE c = 1.1 eV at the conduction band edge and ΔE v = 2.8 eV at the full band edge. B ion implantation (700-25 keV, dose 4 × 10 13 −2 × 10 12 / cm 2 ) into the Schottky junction type anode electrode region, p type vertical structure junction barrier, and p type guard in the electric field relaxation region around the anode electrode A ring (GR), a p-type surface electric field relaxation region (RESURF), and a junction end extension region (JTE) were formed. Further, a Pt film (thickness 30 nm) is formed as the Schottky junction type anode electrode.

第２の実施の形態は、前記n型Ga2O3導電性基板上面に、前記動作活性層として、MBE法によりn型ホモエピタキシャル層（(-201)面、Snドープ3x1016 /cm3、膜厚4 μm）を形成する。引続いて、MOCVD法により前記ヘテロ接合障壁層として、p- GaN障壁層（Mgドープ、1x1018/cm3、膜厚0.5 μm）を形成する。前記Ga2O3動作活性層とp- GaN障壁層とのバンドオフセットは、伝導帯端では、ΔEc=0.5 eV、充満帯端では、ΔEv=1.1 eVであることが推定される。前記ヘテロ接合障壁層としての前記p型半導体障壁層の前記ショットキ接合型アノード電極周辺の電界緩和領域として、前記ヘテロ接合障壁層をエッチングにより、pガードリング、表面電界緩和領域、接合端拡張領域、もしくは、これらを組合せて形成するダイオードを形成する。図２は本発明の係る半導体装置のエピタキシャル結晶構造とデバイス構造(エッチング技術適用)の構成を表すものである。又、図３は本発明の係るデバイス構造の平面構成を表すものである。図４は本発明に係る絶縁破壊電圧と動作活性層であるドリフト層厚の不純物濃度の関係を表すものである。 In the second embodiment, an n-type homoepitaxial layer ((−201) plane, Sn-doped 3 × 10 16 / cm 3 ) is formed on the upper surface of the n-type Ga 2 O 3 conductive substrate by MBE as the operation active layer. A film thickness of 4 μm) is formed. Subsequently, a p-GaN barrier layer (Mg doped, 1 × 10 18 / cm 3 , film thickness 0.5 μm) is formed as the heterojunction barrier layer by MOCVD. The band offset between the Ga 2 O 3 operation active layer and the p-GaN barrier layer is estimated to be ΔE c = 0.5 eV at the conduction band edge and ΔE v = 1.1 eV at the full band edge. Etching the heterojunction barrier layer as an electric field relaxation region around the Schottky junction type anode electrode of the p-type semiconductor barrier layer as the heterojunction barrier layer, p guard ring, surface electric field relaxation region, junction end extension region, Alternatively, a diode formed by combining these is formed. FIG. 2 shows the structure of the epitaxial crystal structure and the device structure (etching technique applied) of the semiconductor device according to the present invention. FIG. 3 shows a planar configuration of the device structure according to the present invention. FIG. 4 shows the relationship between the breakdown voltage according to the present invention and the impurity concentration of the drift layer thickness which is the operation active layer.

第３の実施の形態は、アノード電極、もしくは、複数のアノード電極間をAl薄膜（膜厚0.5 μm）で並列配線形成し、最後に、基板背面に、Ti/TiN/Ti膜のカソード電極を形成する。   In the third embodiment, an anode electrode or a plurality of anode electrodes are formed in parallel with an Al thin film (film thickness 0.5 μm), and finally a cathode electrode of Ti / TiN / Ti film is formed on the back surface of the substrate. Form.

第４の実施の形態は、前記基板として、n型導電性の単斜晶系β−Ga2O3単結晶材料（(010)面、Snドープ1019 /cm3）を使用した。又、前記β−Ga2O3単結晶材料（膜厚0.5 μm）を多結晶SiC材料の上に貼り合せ技術（SAB: Surface Activated Bonding）により接合形成・一体化した材料を使用する。 In the fourth embodiment, an n-type conductive monoclinic β-Ga 2 O 3 single crystal material ((010) plane, Sn-doped 10 19 / cm 3 ) is used as the substrate. Further, a material obtained by bonding and integrating the β-Ga 2 O 3 single crystal material (film thickness: 0.5 μm) on a polycrystalline SiC material by a bonding technique (SAB: Surface Activated Bonding) is used.

Claims (16)

基板上面に、ワイドギャップ半導体、もしくは、ワイドギャップ系混晶半導体を形成してなる動作層（ドリフト層）の上面に、ヘテロ接合障壁層として、前記動作層よりエネルギーギャップが小さい異種半導体のn型半導体障壁層、もしくは、p型半導体障壁層を形成し、ショットキ接合型アノード電極及びオーミック接合型カソード電極を夫々設けてある縦型ヘテロ接合ダイオード動作をする半導体装置。   An n-type of a heterogeneous semiconductor having an energy gap smaller than that of the operating layer as a heterojunction barrier layer on the upper surface of an operating layer (drift layer) formed by forming a wide gap semiconductor or a wide gap mixed crystal semiconductor on the upper surface of the substrate A semiconductor device that operates as a vertical heterojunction diode in which a semiconductor barrier layer or a p-type semiconductor barrier layer is formed, and a Schottky junction type anode electrode and an ohmic junction type cathode electrode are provided. 前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga2O3、In2O3、もしくは、Al2O3からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAs、Ga2O3、 In2O3、 Al2O3、 ZnOの化合物半導体単結晶材料、もしくは、前記化合物半導体の混晶半導体単結晶材料、もしくは、Si、Geの単元素半導体単結晶材料、もしくは、前記単元素半導体の混晶半導体単結晶材料を形成する縦型ヘテロ接合ダイオードにあって、請求項１記載の半導体装置。 In the semiconductor device operating as a mixed crystal semiconductor made of Ga 2 O 3 , In 2 O 3 , or Al 2 O 3 among the gallium oxide or the gallium oxide based semiconductor as the operation layer, as heterojunction barrier layer, SiC, GaN, AlN, InN , GaAs, InSb, InAs, Ga 2 O 3, in 2 O 3, Al 2 O 3, ZnO compound semiconductor single crystal material or the compound semiconductor mixed The semiconductor according to claim 1, wherein the semiconductor is a single crystal semiconductor single crystal material, a single element semiconductor single crystal material of Si or Ge, or a vertical heterojunction diode forming a mixed crystal semiconductor single crystal material of the single element semiconductor. apparatus. 前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga2O3、In2O3、もしくは、Al2O3からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAs、Ga2O3、 In2O3、 Al2O3、 ZnOの化合物半導体多結晶材料、もしくは、前記化合物半導体の混晶半導体多結晶材料、もしくは、Si、Geの単元素半導体多結晶材料、もしくは、前記単元素半導体の混晶半導体多結晶材料を形成する縦型ヘテロ接合ダイオードにあって、請求項１記載の半導体装置。 In the semiconductor device operating as a mixed crystal semiconductor made of Ga 2 O 3 , In 2 O 3 , or Al 2 O 3 among the gallium oxide or the gallium oxide based semiconductor as the operation layer, as heterojunction barrier layer, SiC, GaN, AlN, InN , GaAs, InSb, InAs, Ga 2 O 3, in 2 O 3, Al 2 O 3, ZnO compound semiconductor polycrystalline material, or, the compound semiconductor mixed The semiconductor according to claim 1, wherein the semiconductor is a vertical heterojunction diode forming a single crystal semiconductor polycrystalline material, a single element semiconductor polycrystalline material of Si or Ge, or a mixed crystal semiconductor polycrystalline material of the single element semiconductor. apparatus. 前記動作層として、酸化ガリウム、もしくは、前記酸化ガリウム系半導体の内、Ga2O3、In2O3、もしくは、Al2O3からなる混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、SiC、GaN、AlN、InN、GaAs、InSb、 InAs、Ga2O3、 In2O3、 Al2O3、 ZnOの化合物半導体非晶質材料、もしくは、前記化合物半導体の混晶半導体非晶質材料、もしくは、Si、Geの単元素半導体非晶質材料、もしくは、前記単元素半導体の混晶半導体非晶質材料を形成する縦型ヘテロ接合ダイオードにあって、請求項１記載の半導体装置。 In the semiconductor device operating as a mixed crystal semiconductor made of Ga 2 O 3 , In 2 O 3 , or Al 2 O 3 among the gallium oxide or the gallium oxide based semiconductor as the operation layer, As a heterojunction barrier layer, SiC, GaN, AlN, InN, GaAs, InSb, InAs, Ga 2 O 3 , In 2 O 3, Al 2 O 3, ZnO compound semiconductor amorphous material, or of the above compound semiconductor A vertical heterojunction diode forming a mixed crystal semiconductor amorphous material, or a single element semiconductor amorphous material of Si or Ge, or a mixed crystal semiconductor amorphous material of the single element semiconductor, 1. The semiconductor device according to 1. 前記動作層として、SiC、GaN、AlN、InNの化合物半導体、もしくは、前記化合物半導体の混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、GaAs、InSb, InAsの化合物半導体単結晶材料、もしくは、前記化合物半導体の混晶半導体単結晶材料、 もしくは、 Si、Geの単元素半導体単結晶材料、もしくは、前記単元素半導体の混晶半導体単結晶材料を形成する縦型ヘテロ接合ダイオードにあって、請求項１記載の半導体装置。   The operation layer is a compound semiconductor of SiC, GaN, AlN, InN or a mixed semiconductor of the compound semiconductor, and the heterojunction barrier layer is a compound semiconductor of GaAs, InSb, InAs A vertical heterojunction forming a single crystal material, a mixed crystal semiconductor single crystal material of the compound semiconductor, a single element semiconductor single crystal material of Si, Ge, or a mixed crystal semiconductor single crystal material of the single element semiconductor The semiconductor device according to claim 1, wherein the semiconductor device is a diode. 前記動作層として、SiC、GaN、AlN、InNの化合物半導体、もしくは、前記化合物半導体の混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、GaAs、InSb、 InAsの化合物半導体多結晶材料、もしくは、前記化合物半導体の混晶半導体多結晶材料、もしくは、 Si、Geの単元素半導体多結晶材料、もしくは、前記単元素半導体の混晶半導体多結晶材料を形成する縦型ヘテロ接合ダイオードにあって、請求項１記載の半導体装置。   The operation layer is a compound semiconductor of SiC, GaN, AlN, InN or a mixed semiconductor of the compound semiconductor, and the heterojunction barrier layer is a compound semiconductor of GaAs, InSb, InAs Vertical heterojunction forming a polycrystalline material, a mixed crystal semiconductor polycrystalline material of the compound semiconductor, a single element semiconductor polycrystalline material of Si, Ge, or a mixed crystal semiconductor polycrystalline material of the single element semiconductor The semiconductor device according to claim 1, wherein the semiconductor device is a diode. 前記動作層として、SiC、GaN、AlN、InNの化合物半導体、もしくは、前記化合物半導体の混晶半導体にて動作する半導体装置にあって、前記ヘテロ接合障壁層として、GaAs、InSb、 InAsの化合物半導体非晶質材料、もしくは、前記化合物半導体の混晶半導体非晶質材料、もしくは、 Si、Geの単元素半導体非晶質材料、もしくは、前記単元素半導体の混晶半導体非晶質材料を形成する縦型ヘテロ接合ダイオードにあって、請求項１記載の半導体装置。   The operation layer is a compound semiconductor of SiC, GaN, AlN, InN or a mixed semiconductor of the compound semiconductor, and the heterojunction barrier layer is a compound semiconductor of GaAs, InSb, InAs Form an amorphous material, a mixed crystal semiconductor amorphous material of the compound semiconductor, a single element semiconductor amorphous material of Si or Ge, or a mixed crystal semiconductor amorphous material of the single element semiconductor. The semiconductor device according to claim 1, wherein the semiconductor device is a vertical heterojunction diode. 前記動作層として、n型酸化ガリウム、もしくは、前記n型酸化ガリウム系半導体の内、Ga2O3、In2O3、もしくは、Al2O3からなるn型混晶半導体にて動作する半導体装置にあって、前記動作層として、ホモエピタキシャル層のn型ドーピング濃度範囲及び膜厚範囲が、3.0x1015 /cm3−1.0x1018 /cm3及び0.15−30 μmに限定して使用する請求項１、２、３、または４記載の半導体装置。 As the operation layer, n-type gallium oxide, or a semiconductor that operates with an n-type mixed crystal semiconductor made of Ga 2 O 3 , In 2 O 3 , or Al 2 O 3 among the n-type gallium oxide semiconductors. In the apparatus, the n-type doping concentration range and the film thickness range of the homoepitaxial layer are limited to 3.0 × 10 15 / cm 3 −1.0 × 10 18 / cm 3 and 0.15−30 μm as the operation layer. Item 5. The semiconductor device according to Item 1, 2, 3, or 4. 前記ヘテロ接合障壁層としての前記n型半導体障壁層の前記ショットキ接合型アノード電極領域にイオン注入によりp型縦構造接合障壁を形成するダイオードにあって、請求項１、２、３、４、５、６、７、または、８記載の半導体装置。   A diode for forming a p-type vertical structure junction barrier by ion implantation in the Schottky junction type anode electrode region of the n-type semiconductor barrier layer as the heterojunction barrier layer, comprising: 1, 2, 3, 4, 5 6. The semiconductor device according to 6, 7, or 8. 前記ショットキ接合型アノード電極領域にイオン注入によりp型縦構造接合障壁を形成するダイオードにあって、前記縦構造接合平面パターンが櫛型、もしくは、格子型、もしくは、同心型を形成するダイオードにあって、請求項１、２、３、４、５、６、７、８、または、９記載の半導体装置。   In a diode that forms a p-type vertical structure junction barrier by ion implantation in the Schottky junction type anode electrode region, the vertical structure junction plane pattern is suitable for a diode that forms a comb type, a lattice type, or a concentric type. 10. A semiconductor device according to claim 1, 2, 3, 4, 5, 6, 7, 8, or 9. 前記ショットキ接合型アノード電極周辺の電界緩和領域として、前記n型半導体障壁層にイオン注入により、pガードリング、表面電界緩和領域、接合端拡張領域、もしくは、これらを組合せて形成するダイオードにあって、請求項１、２、３、４、５、６、７、８、９、または、１０記載の半導体装置。   A field relaxation region around the Schottky junction type anode electrode is a diode formed by ion implantation into the n-type semiconductor barrier layer by p guard ring, surface field relaxation region, junction end extension region, or a combination thereof. 11. The semiconductor device according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9, or 10. 前記ヘテロ接合障壁層としての前記p型半導体障壁層の前記ショットキ接合型アノード電極周辺の電界緩和領域として、前記ヘテロ接合障壁層をエッチングにより、pガードリング、表面電界緩和領域、接合端拡張領域、もしくは、これらを組合せて形成するダイオードにあって、請求項１、２、３、４、５、６、７、または８記載の半導体装置。   Etching the heterojunction barrier layer as an electric field relaxation region around the Schottky junction type anode electrode of the p-type semiconductor barrier layer as the heterojunction barrier layer, p guard ring, surface electric field relaxation region, junction end extension region, Alternatively, the semiconductor device according to claim 1, wherein the semiconductor device is a diode formed by combining them. 前記ダイオードにおける半導体装置にあって、ショットキ接合型アノード電極間の並列配線のための層間絶縁膜パターンを金属薄膜マスクを使用した等方性エッチング法で形成するダイオードにあって、請求項１、２、３、４、５、６、７、８、９、１０、１１、または、１２記載の半導体装置。   A semiconductor device in the diode, wherein the diode forms an interlayer insulating film pattern for parallel wiring between Schottky junction type anode electrodes by an isotropic etching method using a metal thin film mask. The semiconductor device according to 3, 4, 5, 6, 7, 8, 9, 10, 11, or 12. 前記縦型ヘテロ接合ダイオードにおける半導体装置にあって、複数のアノード電極間、もしくは、複数のカソード電極間の並列配線をAl薄膜、もしくは、多結晶Si薄膜、もしくは、TiN/Al 薄膜、もしくは、前記薄膜を組合せて形成し、全体の薄膜厚さが0.5 μm以上を形成してなる前記半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、または、１３記載の半導体装置。   In the semiconductor device in the vertical heterojunction diode, parallel wiring between a plurality of anode electrodes or a plurality of cathode electrodes is an Al thin film, a polycrystalline Si thin film, or a TiN / Al thin film, or A semiconductor device comprising a combination of thin films and a total thin film thickness of 0.5 μm or more, comprising: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11. The semiconductor device according to 11, 12, or 13. 基板上面に酸化ガリウム半導体、もしくは、酸化ガリウム系混晶半導体を形成し、前記ショットキ接合型アノード電極及びオーミック接合型カソード電極を夫々設けてある前記縦型ヘテロ接合ダイオードにおける半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層(バッファ層)を形成してなる前記半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３または、１４記載の半導体装置。   A semiconductor device in the vertical heterojunction diode in which a gallium oxide semiconductor or a gallium oxide based mixed crystal semiconductor is formed on a substrate upper surface, and the Schottky junction type anode electrode and the ohmic junction type cathode electrode are provided, respectively. In the semiconductor device in which a buffer layer (buffer layer) for reducing crystal defects is formed between an active layer and a substrate, the semiconductor device according to claim 1, 2, 3, 4, 5, 6, 7, 8, The semiconductor device according to 9, 10, 11, 12, 13 or 14. 前記基板として、酸化ガリウム単結晶材料を使用する、もしくは、酸化ガリウム単結晶材料を、SiC、GaN、AlN、Ga2O3、ZnO、Si半導体の単結晶材料、もしくは、前記半導体の多結晶材料、もしくは、前記半導体の非晶質材料の上に接合形成・一体化した材料を使用する前記半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、または、１５記載の半導体装置。 As the substrate, a gallium oxide single crystal material is used, or the gallium oxide single crystal material is a single crystal material of SiC, GaN, AlN, Ga 2 O 3 , ZnO, Si semiconductor, or a polycrystalline material of the semiconductor Or in the semiconductor device using a material formed by bonding and integration on an amorphous material of the semiconductor, wherein the semiconductor device comprises: 1, 2, 3, 4, 5, 6, 7, 8, 9, The semiconductor device according to 10, 11, 12, 13, 14, or 15.
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