JP2016143810A - Wiring board and electronic component device and manufacturing methods of wiring board and electronic component device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a new structure which prevents solder from flowing out when an electronic component is connected in a wiring board.SOLUTION: A wiring board includes: terminals 24, each of which has roughened surfaces RS on an upper surface and a side surface; insulation layers 34, each of which is formed between the terminals 24 in a state where the upper surfaces of the terminals 24 are exposed and includes an upper surface formed into a recessed curved surface; and recesses CP, each of which is formed on the insulation layer 34 around the terminal 24 and exposes a part of the side surface of the terminal 24.SELECTED DRAWING: Figure 14

Description

本発明は、配線基板及び電子部品装置とそれらの製造方法に関する。   The present invention relates to a wiring board, an electronic component device, and a manufacturing method thereof.

従来、半導体チップなどの電子部品を実装するための配線基板がある。そのような配線基板の一例では、保護絶縁層から露出する接続端子に半導体チップのはんだバンプがフリップチップ接続される。   Conventionally, there is a wiring board for mounting an electronic component such as a semiconductor chip. In an example of such a wiring board, solder bumps of a semiconductor chip are flip-chip connected to connection terminals exposed from the protective insulating layer.

特開２００１−１１０８３６号公報Japanese Patent Laid-Open No. 2001-110836

後述する予備的事項に係る配線基板の製造方法では、柱状端子を被覆する感光性樹脂層の全面を厚みの途中まで除去することにより、柱状端子の上面を露出させた状態で複数の柱状端子の間に保護絶縁層を形成する。   In the method for manufacturing a wiring board according to a preliminary matter described later, the entire surface of the photosensitive resin layer covering the columnar terminals is removed to the middle of the thickness, so that the upper surfaces of the columnar terminals are exposed and the plurality of columnar terminals are exposed. A protective insulating layer is formed therebetween.

そのような配線基板において、半導体チップのはんだバンプを柱状端子に接続する際に、はんだが外側に流出してはんだバンプ同士が電気ショートする課題がある。   In such a wiring board, when connecting the solder bumps of the semiconductor chip to the columnar terminals, there is a problem that the solder flows out and the solder bumps are electrically short-circuited.

配線基板及び電子部品装置とそれらの製造方法において、電子部品を接続する際にはんだの流出を防止できる新規な構造を提供することを目的とする。   An object of the present invention is to provide a novel structure capable of preventing the outflow of solder when connecting electronic components in a wiring board, an electronic component device, and a manufacturing method thereof.

以下の開示の一観点によれば、上面及び側面が粗化面となった複数の端子と、前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部とを有する配線基板が提供される。   According to one aspect of the following disclosure, a plurality of terminals whose upper surfaces and side surfaces are roughened surfaces, and an insulation formed between the terminals with the upper surfaces of the terminals exposed, the upper surface being a concave curved surface A wiring board having a layer and a recess formed in the insulating layer around the terminal and exposing a part of the side surface of the terminal is provided.

また、その開示の他の観点によれば、上面及び側面が粗化面となった複数の端子と、前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部と
を備えた配線基板と、前記配線基板の端子の上面から前記凹部内に配置されたはんだを介して前記配線基板の端子に接続された電子部品とを有する電子部品装置が提供される。 According to another aspect of the disclosure, a plurality of terminals having a roughened upper surface and side surfaces are formed between the terminals with the upper surface of the terminal exposed, and the upper surface has a concave curved surface. A wiring board provided with an insulating layer, a recess formed in the insulating layer around the terminal and exposing a part of a side surface of the terminal, and disposed in the recess from an upper surface of the terminal of the wiring board. There is provided an electronic component device having an electronic component connected to a terminal of the wiring board via a solder.

また、その開示の他の観点によれば、配線部材の複数の端子の上面及び側面を粗化面にする工程と、前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程とを有する配線基板の製造方法が提供される。   According to another aspect of the disclosure, the step of roughening the upper surface and the side surface of the plurality of terminals of the wiring member, covering the terminal on the wiring member, and the step of the terminal Correspondingly, a step of forming an insulating layer whose upper surface undulates, and the upper surface of the terminal is exposed between the terminals in a state where the upper surface of the terminal is exposed by removing the insulating layer halfway from the upper surface. There is provided a method of manufacturing a wiring board, including the step of leaving the insulating layer and obtaining a recess that exposes a part of a side surface of the terminal in the insulating layer around the terminal.

さらに、その開示の他の観点によれば、配線部材の複数の端子の上面及び側面を粗化面にする工程と、前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程とを含む方法により配線基板を製造する工程と、電子部品をはんだを介して前記配線基板の端子に接続する工程とを有する電子部品装置の製造方法が提供される。   Further, according to another aspect of the disclosure, the step of roughening the upper surface and the side surface of the plurality of terminals of the wiring member, covering the terminal on the wiring member, and the step of the terminal Correspondingly, a step of forming an insulating layer whose upper surface undulates, and the upper surface of the terminal is exposed between the terminals in a state where the upper surface of the terminal is exposed by removing the insulating layer halfway from the upper surface. A step of manufacturing the wiring board by a method including the step of leaving the insulating layer thus formed and obtaining a recess exposing a part of the side surface of the terminal in the insulating layer around the terminal, and soldering the electronic component There is provided a method of manufacturing an electronic component device including a step of connecting to a terminal of the wiring board via a pin.

以下の開示によれば、配線基板を製造するには、配線部材の複数の端子の上面及び側面を粗化面とした後に、端子を被覆する絶縁層を形成する。さらに、絶縁層の全面を厚みの途中まで除去することにより、端子の上面を露出させた状態で端子の間に絶縁層が残される。このとき、端子の側面の粗化面の作用により、端子の周囲の絶縁層に凹部が形成される。   According to the following disclosure, in order to manufacture a wiring board, the upper surface and side surfaces of a plurality of terminals of the wiring member are roughened, and then an insulating layer covering the terminals is formed. Further, by removing the entire surface of the insulating layer to the middle of the thickness, the insulating layer is left between the terminals with the upper surface of the terminal exposed. At this time, a concave portion is formed in the insulating layer around the terminal by the action of the roughened surface on the side surface of the terminal.

これにより、配線基板の端子にはんだを介して電子部品を接続する際に、絶縁層の凹部がダムとして機能してはんだの流出が防止され、電気ショートの発生が防止される。   As a result, when the electronic component is connected to the terminal of the wiring board via the solder, the concave portion of the insulating layer functions as a dam, preventing the solder from flowing out and preventing an electrical short circuit.

また、はんだが絶縁層の凹部でせき止められるため、絶縁層にはんだの濡れ性が向上する処理を行うことができる。これにより、はんだは、端子上だけではなく絶縁層の凹部に密着性がよく形成されるため、はんだの接続強度を向上させることができる。   In addition, since the solder is dammed by the concave portion of the insulating layer, the insulating layer can be treated to improve the wettability of the solder. Thereby, since the adhesiveness is well formed not only on the terminals but also in the recesses of the insulating layer, the connection strength of the solder can be improved.

図１（ａ）及び（ｂ）は予備的事項に係る配線基板の課題を説明するための断面図（その１）である。FIGS. 1A and 1B are cross-sectional views (part 1) for explaining the problem of the wiring board according to the preliminary matter. 図２（ａ）及び（ｂ）は予備的事項に係る配線基板の製造方法の課題を説明するための断面図（その２）である。2A and 2B are cross-sectional views (part 2) for explaining the problem of the method of manufacturing the wiring board according to the preliminary matter. 図３は実施形態の配線基板の製造方法を示す断面図（その１）である。FIG. 3 is a cross-sectional view (part 1) illustrating the method for manufacturing the wiring board according to the embodiment. 図４は実施形態の配線基板の製造方法を示す断面図及び平面図（その２）である。4A and 4B are a cross-sectional view and a plan view (part 2) illustrating the method of manufacturing the wiring board according to the embodiment. 図５（ａ）〜（ｃ）は実施形態の配線基板の製造方法を示す断面図（その３）である。5A to 5C are cross-sectional views (part 3) illustrating the method of manufacturing the wiring board according to the embodiment. 図６（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その４）である。6A and 6B are cross-sectional views (part 4) illustrating the method for manufacturing the wiring board according to the embodiment. 図７（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その５）である。7A and 7B are sectional views (No. 5) showing the method for manufacturing the wiring board according to the embodiment. 図８（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その６）である。8A and 8B are cross-sectional views (No. 6) showing the method for manufacturing the wiring board according to the embodiment. 図９（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その７）である。9A and 9B are sectional views (No. 7) showing the method for manufacturing the wiring board according to the embodiment. 図１０（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その８）である。10A and 10B are cross-sectional views (No. 8) showing the method for manufacturing the wiring board of the embodiment. 図１１（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その９）である。11A and 11B are sectional views (No. 9) showing the method for manufacturing the wiring board according to the embodiment. 図１２（ａ）〜（ｃ）は実施形態の配線基板の製造方法を示す断面図（その１０）である。12A to 12C are cross-sectional views (No. 10) showing the method for manufacturing the wiring board according to the embodiment. 図１３（ａ）及び（ｂ）は実施形態の配線基板の製造方法を示す断面図（その１０）である。13A and 13B are cross-sectional views (No. 10) showing the method for manufacturing the wiring board of the embodiment. 図１４（ａ）及び（ｂ）は実施形態の配線基板を示す断面図である。14A and 14B are cross-sectional views showing the wiring board of the embodiment. 図１５は実施形態の電子部品装置を示す断面図である。FIG. 15 is a cross-sectional view showing the electronic component device of the embodiment. 図１６は図１５の配線基板の柱状端子を含む領域の部分拡大断面図である。16 is a partially enlarged cross-sectional view of a region including the columnar terminals of the wiring board of FIG. 図１７は図１５の電子部品装置に上側電子部品装置を積層する様子を示す断面図である。FIG. 17 is a cross-sectional view showing a state in which the upper electronic component device is stacked on the electronic component device of FIG. 図１８は実施形態の積層型の電子部品装置を示す断面図である。FIG. 18 is a cross-sectional view showing the multilayer electronic component device of the embodiment.

以下、実施の形態について、添付の図面を参照して説明する。   Hereinafter, embodiments will be described with reference to the accompanying drawings.

実施形態を説明する前に、基礎となる予備的事項について説明する。図１及び図２は、予備的事項に係る配線基板の課題を説明するための図である。予備的事項の記載は、発明者の個人的な実験結果であり、公知技術ではない。   Prior to describing the embodiment, preliminary items that serve as a basis will be described. 1 and 2 are diagrams for explaining the problem of the wiring board according to the preliminary matter. The description of the preliminary matter is a result of the inventor's personal experiment and is not a known technique.

図１（ａ）には、製造途中の配線基板の表面側の様子が部分的に示されている。図１（ａ）に示すように、配線基板の表面側では、配線層１００の上に絶縁層２００が形成されており、配線層１００の接続部上にビアホールＶＨが配置されている。   FIG. 1 (a) partially shows the state of the surface side of the wiring substrate being manufactured. As shown in FIG. 1A, on the surface side of the wiring board, an insulating layer 200 is formed on the wiring layer 100, and a via hole VH is disposed on a connection portion of the wiring layer 100.

また、絶縁層２００の上にはビアホールＶＨ内のビア導体を介して配線層１００に接続される柱状端子３００が形成されている。柱状端子３００は外部接続端子として形成される。   In addition, columnar terminals 300 connected to the wiring layer 100 through via conductors in the via holes VH are formed on the insulating layer 200. The columnar terminal 300 is formed as an external connection terminal.

次いで、図１（ｂ）に示すように、絶縁層２００及び柱状端子３００の上に液状の感光性樹脂層４００ａを塗布する。このとき、感光性樹脂層４００ａの上面は、柱状端子３００の段差に対応して、柱状端子３００上で高くなり、複数の柱状端子３００の間で低くなるように起伏して形成される。   Next, as shown in FIG. 1B, a liquid photosensitive resin layer 400 a is applied on the insulating layer 200 and the columnar terminals 300. At this time, the upper surface of the photosensitive resin layer 400 a is formed to undulate so as to be higher on the columnar terminals 300 and lower between the plurality of columnar terminals 300 corresponding to the steps of the columnar terminals 300.

さらに、図２（ａ）に示すように、現像液によって感光性樹脂層４００ａの上面側を溶解させて除去することにより、柱状端子３００の上面を露出させる。その後に、感光性樹脂４００ａを加熱処理することにより、保護絶縁層４００を得る。   Further, as shown in FIG. 2A, the upper surface of the columnar terminal 300 is exposed by dissolving and removing the upper surface side of the photosensitive resin layer 400a with a developer. After that, the protective insulating layer 400 is obtained by heat-treating the photosensitive resin 400a.

これにより、複数の柱状端子３００の間に保護絶縁層４００が形成される。このとき、保護絶縁層４００の上面は、複数の柱状端子３００の間の領域で凹状曲面ＣＳとなって形成される。   Thereby, the protective insulating layer 400 is formed between the plurality of columnar terminals 300. At this time, the upper surface of the protective insulating layer 400 is formed as a concave curved surface CS in a region between the plurality of columnar terminals 300.

このようにすることにより、柱状端子３００の上面全体を露出させることができるので半導体チップのはんだバンプとの接触面積を大きく確保することができる。また、セルフアラインで柱状端子３００の上面を露出させることができるため、狭ピッチの柱状端子３００を採用することができる。   By doing in this way, since the whole upper surface of the columnar terminal 300 can be exposed, a large contact area with the solder bump of the semiconductor chip can be ensured. Further, since the upper surface of the columnar terminal 300 can be exposed by self-alignment, the columnar terminal 300 with a narrow pitch can be employed.

続いて、図２（ｂ）に示すように、図２（ａ）の配線基板の柱状端子３００の上に、半導体チップ５００のはんだバンプ５２０を配置し、リフロー加熱によってはんだバンプ５２０を溶融させる。これにより、半導体チップ５００のはんだバンプ５２０が配線基板の柱状端子３００にフリップチップ接続される。   Subsequently, as shown in FIG. 2B, the solder bumps 520 of the semiconductor chip 500 are disposed on the columnar terminals 300 of the wiring board of FIG. 2A, and the solder bumps 520 are melted by reflow heating. As a result, the solder bumps 520 of the semiconductor chip 500 are flip-chip connected to the columnar terminals 300 of the wiring board.

このとき、保護絶縁層４００の上面が凹状曲面ＣＳとなっているため、複数の柱状端子３００の間の保護絶縁層４００の上面に沿った距離は、保護絶縁層４００の上面が平坦面である場合よりも長く設定される。   At this time, since the upper surface of the protective insulating layer 400 has a concave curved surface CS, the distance along the upper surface of the protective insulating layer 400 between the plurality of columnar terminals 300 is a flat surface on the upper surface of the protective insulating layer 400. It is set longer than the case.

これにより、はんだバンプ５２０をリフロー加熱する際に、はんだが外側に流出しても複数のはんだバンプ５２０の間で電気ショートが発生しにくい構造とすることができる。   As a result, when the solder bump 520 is reflow-heated, even if the solder flows out to the outside, a structure in which an electrical short circuit is unlikely to occur between the plurality of solder bumps 520 can be obtained.

しかし、図２（ｂ）に示すように、はんだ５２０ａの流出量が多くなったり、柱状端子３００のさらなる狭ピッチ化が進められると、複数のはんだバンプ５２０の間で電気ショートが発生しやすくなるため、はんだ５２０ａの流出を防止する構造が必要となる。   However, as shown in FIG. 2B, when the amount of outflow of the solder 520a increases or the pitch of the columnar terminals 300 is further reduced, an electrical short circuit easily occurs between the plurality of solder bumps 520. Therefore, a structure that prevents the solder 520a from flowing out is required.

以下に説明する実施形態の配線基板では、前述した課題を解消することができる。   In the wiring board of the embodiment described below, the above-described problems can be solved.

（実施形態）
図３〜図１３は実施形態の配線基板の製造方法を説明するための図、図１４は実施形態の配線基板を示す図、図１５〜図１８は実施形態の電子部品装置を説明するための図である。以下、配線基板及び電子部品装置の製造方法を説明しながら、配線基板及び電子部品装置の構造について説明する。 (Embodiment)
3 to 13 are diagrams for explaining a method of manufacturing the wiring board according to the embodiment, FIG. 14 is a diagram showing the wiring board of the embodiment, and FIGS. 15 to 18 are diagrams for explaining the electronic component device according to the embodiment. FIG. Hereinafter, the structure of the wiring board and the electronic component device will be described while explaining the manufacturing method of the wiring board and the electronic component device.

実施形態の配線基板の製造方法では、まず、図３に示すような製造途中の配線部材１ａを用意する。配線部材１ａは、厚み方向の中央部にガラスエポキシ樹脂などから形成されるコア基板１０を備えている。コア基板１０の厚みは、例えば、０．２ｍｍ〜０．８ｍｍである。   In the method for manufacturing a wiring board according to the embodiment, first, a wiring member 1a in the middle of manufacture as shown in FIG. 3 is prepared. The wiring member 1a includes a core substrate 10 formed of glass epoxy resin or the like at the center in the thickness direction. The thickness of the core substrate 10 is, for example, 0.2 mm to 0.8 mm.

コア基板１０には厚み方向に貫通するスルーホールＴＨが形成されている。スルーホールＴＨの側壁にスルーホールめっき層１２が形成され、スルーホールＴＨの残りの孔に樹脂体Ｒが充填されている。   A through hole TH is formed in the core substrate 10 so as to penetrate in the thickness direction. A through-hole plating layer 12 is formed on the side wall of the through-hole TH, and the resin body R is filled in the remaining holes of the through-hole TH.

また、コア基板１０の両面側には第１配線層２１がそれぞれ形成されている。第１配線層２１の厚みは、例えば１５μｍ〜２５μｍである。両面側の第１配線層２１はスルーホールめっき層１２を介して相互接続されている。   Further, first wiring layers 21 are formed on both sides of the core substrate 10 respectively. The thickness of the first wiring layer 21 is, for example, 15 μm to 25 μm. The first wiring layers 21 on both sides are interconnected through the through-hole plating layer 12.

あるいは、スルーホールＴＨ内の全体に貫通導体が充填され、両面側の第１配線層２１が貫通導体を介して相互接続されていてもよい。   Alternatively, the entire inside of the through hole TH may be filled with a through conductor, and the first wiring layers 21 on both sides may be interconnected via the through conductor.

コア基板１０の上面側には、第１配線層２１の接続部上に第１ビアホールＶＨ１が配置された第１絶縁層３１が形成されている。第１絶縁層３１は非感光性樹脂層から形成され、第１ビアホールＶＨ１はレーザ加工によって形成される。第１絶縁層３１は、エポキシ樹脂又はポリイミド樹脂などから形成される。第１絶縁層２１の厚みは、例えば２０μｍ〜４０μｍである。   On the upper surface side of the core substrate 10, the first insulating layer 31 in which the first via hole VH <b> 1 is disposed on the connection portion of the first wiring layer 21 is formed. The first insulating layer 31 is formed from a non-photosensitive resin layer, and the first via hole VH1 is formed by laser processing. The first insulating layer 31 is formed from an epoxy resin or a polyimide resin. The thickness of the first insulating layer 21 is, for example, 20 μm to 40 μm.

さらに、第１ビアホールＶＨ１内にはビア導体ＶＣが充填されている。ビア導体ＶＣは、第１ビアホールＶＨ１内から第１絶縁層３１の上面にブランケット状に形成された金属層（不図示）がＣＭＰによって研磨されて第１ビアホールＶＨ１内に充填される。このとき、第１絶縁層３１の表層部もＣＭＰによって研磨される。   Furthermore, the via conductor VC is filled in the first via hole VH1. In the via conductor VC, a metal layer (not shown) formed in a blanket shape on the upper surface of the first insulating layer 31 from the first via hole VH1 is polished by CMP to fill the first via hole VH1. At this time, the surface layer portion of the first insulating layer 31 is also polished by CMP.

これにより、第１絶縁層３１及びビア導体ＶＣの上面は平坦化されて形成されている。   Thereby, the upper surfaces of the first insulating layer 31 and the via conductor VC are flattened.

また、第１絶縁層３１の上にはビア導体ＶＣに接続される第２配線層２２が形成されている。第１絶縁層３１の上面は平坦化されているため、セミアディティブ法で配線層を形成する際に、フォトリソグラフィにおけるフォトレジスト層のパターニング精度を向上させることができる。セミアディティブ法については、後の柱状端子を形成する際に詳しく説明する。   A second wiring layer 22 connected to the via conductor VC is formed on the first insulating layer 31. Since the upper surface of the first insulating layer 31 is flattened, the patterning accuracy of the photoresist layer in photolithography can be improved when the wiring layer is formed by the semi-additive method. The semi-additive method will be described in detail when a later columnar terminal is formed.

このため、第２配線層２２は第１配線層２１よりも微細な設計ルールで形成される。例えば、第２配線層２の厚みは２μｍ程度であり、第２配線層２のライン（幅）：スペース（間隔）は例えば２μｍ：２μｍである。   Therefore, the second wiring layer 22 is formed with a finer design rule than the first wiring layer 21. For example, the thickness of the second wiring layer 2 is about 2 μm, and the line (width): space (interval) of the second wiring layer 2 is, for example, 2 μm: 2 μm.

さらに、コア基板１０の上面側の第１絶縁層３１の上には、第２配線層２２の接続部上に第２ビアホールＶＨ２が配置された第２絶縁層３２が形成されている。第２絶縁層３２は感光性樹脂層から形成され、第２ビアホールＶＨ２は感光性樹脂層がフォトリソグラフィに基づいてパターン化されて形成される。感光性樹脂としては、フェノール系樹脂、ポリイミド樹脂又はエポキシ樹脂などが使用される。   Further, on the first insulating layer 31 on the upper surface side of the core substrate 10, a second insulating layer 32 in which the second via hole VH <b> 2 is disposed on the connection portion of the second wiring layer 22 is formed. The second insulating layer 32 is formed of a photosensitive resin layer, and the second via hole VH2 is formed by patterning the photosensitive resin layer based on photolithography. As the photosensitive resin, phenol resin, polyimide resin, epoxy resin, or the like is used.

第２絶縁層３２は第１絶縁層３１より薄く形成され、第２ビアホールＶＨ２は第１ビアホールＶＨ１よりも微細な設計ルールで形成される。例えば、第２絶縁層３２の厚みは３μｍ〜７μｍ、好適には５μｍであり、第２ビアホールＶＨ２の直径は１０μｍ程度である。   The second insulating layer 32 is formed thinner than the first insulating layer 31, and the second via hole VH2 is formed with a finer design rule than the first via hole VH1. For example, the thickness of the second insulating layer 32 is 3 μm to 7 μm, preferably 5 μm, and the diameter of the second via hole VH2 is about 10 μm.

また、コア基板１０の上面側の第２絶縁層３２の上には、第２ビアホールＶＨ２内のビア導体を介して第２配線層２２に接続される第３配線層２３が形成されている。第３配線層２３においても、第２配線層２２と同様に微細な設計ルールで形成される。   A third wiring layer 23 connected to the second wiring layer 22 via the via conductor in the second via hole VH2 is formed on the second insulating layer 32 on the upper surface side of the core substrate 10. Similarly to the second wiring layer 22, the third wiring layer 23 is formed with a fine design rule.

一方、コア基板１０の下面側には、第１配線層２１の接続部上に第１ビアホールＶＨが配置された第１絶縁層３１が形成されている。そして、コア基板１０の下面側の第１絶縁層３１の上に、第１ビアホールＶＨ内のビア導体を介して第１配線層２１に接続される第２配線層２２が形成されている。   On the other hand, on the lower surface side of the core substrate 10, the first insulating layer 31 in which the first via hole VH is disposed on the connection portion of the first wiring layer 21 is formed. A second wiring layer 22 connected to the first wiring layer 21 via the via conductor in the first via hole VH is formed on the first insulating layer 31 on the lower surface side of the core substrate 10.

コア基板１０の下面側の第２配線層２２の設計ルールは、上記したコア基板１０の上面側の第１配線層２１と同程度であってもよい。   The design rule of the second wiring layer 22 on the lower surface side of the core substrate 10 may be the same as that of the first wiring layer 21 on the upper surface side of the core substrate 10 described above.

コア基板１０の下面側の第１絶縁層３１の上には、第２配線層２２の接続部上に開口部１４ａが設けられたソルダレジスト層１４が形成されている。   On the first insulating layer 31 on the lower surface side of the core substrate 10, a solder resist layer 14 having an opening 14 a provided on the connection portion of the second wiring layer 22 is formed.

次いで、図４に示すように、図３のコア基板１０の上面側の第２絶縁層３２の上に、第３配線層２３の接続部上に第３ビアホールＶＨ３が配置された第３絶縁層３３を形成する。   Next, as shown in FIG. 4, the third insulating layer in which the third via hole VH <b> 3 is disposed on the connection portion of the third wiring layer 23 on the second insulating layer 32 on the upper surface side of the core substrate 10 in FIG. 3. 33 is formed.

第３絶縁層３３及び第３ビアホールは、前述した第２絶縁層３２と同様に感光性樹脂層をパターニングすることにより形成される。また、第３絶縁層３３の厚み及び第３ビアホールＶＨ３の直径は、前述した第２絶縁層３２及び第２ビアホールＶＨ２と同様に微細な設計ルールで設定される。   The third insulating layer 33 and the third via hole are formed by patterning the photosensitive resin layer in the same manner as the second insulating layer 32 described above. In addition, the thickness of the third insulating layer 33 and the diameter of the third via hole VH3 are set by a fine design rule as in the case of the second insulating layer 32 and the second via hole VH2.

続いて、同じく図４に示すように、コア基板１０の上面側の第３絶縁層３３の上に、第３ビアホールＶＨ３内のビア導体を介して第３配線層２３に接続される柱状端子２４を形成する。   Subsequently, as shown in FIG. 4, the columnar terminal 24 connected to the third wiring layer 23 via the via conductor in the third via hole VH3 on the third insulating layer 33 on the upper surface side of the core substrate 10. Form.

柱状端子２４はセミアディティブ法によって形成される。図５及び図６を参照して詳しく説明する。図５及び図６では、図４のコア基板１０の上面側の第３配線層から上側の領域が部分的に示されている。   The columnar terminal 24 is formed by a semi-additive method. This will be described in detail with reference to FIGS. 5 and FIG. 6 partially show a region above the third wiring layer on the upper surface side of the core substrate 10 of FIG.

図５（ａ）に示すように、まず、図４の第３絶縁層３３上及び第３ビアホールＶＨ３の内面に、スパッタ法によりシード層２４ａを形成する。シード層２４ａの一例としては、下から順に、厚みが３０ｎｍのチタン（Ｔｉ）層／厚みが２００ｎｍの銅（Ｃｕ）層からなる積層膜が使用される。あるいは、下から順に、クロム（Ｃｒ）層／銅（Ｃｕ）層からなる積層膜を使用してもよい。   As shown in FIG. 5A, first, a seed layer 24a is formed on the third insulating layer 33 in FIG. 4 and on the inner surface of the third via hole VH3 by sputtering. As an example of the seed layer 24a, a stacked film including a titanium (Ti) layer with a thickness of 30 nm / a copper (Cu) layer with a thickness of 200 nm is used in order from the bottom. Or you may use the laminated film which consists of a chromium (Cr) layer / copper (Cu) layer in order from the bottom.

次いで、シード層２４ａの上に液状のポジ型レジスト（不図示）をスピンコータにより塗布し、フォトリソグラフィに基づいて露光、現像を行う。現像液としては、例えば、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）が使用される。   Next, a liquid positive resist (not shown) is applied onto the seed layer 24a by a spin coater, and exposure and development are performed based on photolithography. For example, TMAH (tetramethylammonium hydroxide) is used as the developer.

これにより、図５（ｂ）に示すように、柱状端子２４が配置される部分に開口部１６ａが設けられためっきレジスト層１６が形成される。ポジ型のレジストを使用することにより、微細な設計ルールの開口部１６ａを備えためっきレジスト層１６を高精度に形成することができる。   As a result, as shown in FIG. 5B, the plating resist layer 16 in which the opening 16a is provided in the portion where the columnar terminal 24 is disposed is formed. By using a positive resist, it is possible to form the plating resist layer 16 having the fine design rule opening 16a with high accuracy.

続いて、図５（ｃ）に示すように、シード層２４ａをめっき給電経路に利用する電解めっきにより、めっきレジスト層１６の開口部１６ａに銅などからなる金属めっき層２４ｂを形成する。その後に、図６（ａ）に示すように、めっきレジスト層１６を除去する。   Subsequently, as shown in FIG. 5C, a metal plating layer 24b made of copper or the like is formed in the opening 16a of the plating resist layer 16 by electrolytic plating using the seed layer 24a as a plating power feeding path. Thereafter, as shown in FIG. 6A, the plating resist layer 16 is removed.

さらに、図６（ｂ）に示すように、金属めっき層２４ｂをマスクにしてシード層２４ａをエッチングして除去する。   Further, as shown in FIG. 6B, the seed layer 24a is removed by etching using the metal plating layer 24b as a mask.

シード層２４ａがＴｉ層／Ｃｕ層からなる場合は、Ｃｕ層は過酸化水素と硫酸アンモニウムとの混合液によりウェットエッチングされ、Ｔｉ層はＣＦ４／Ｏ２系の混合ガスを使用するプラズマエッチングにより除去される。あるいは、Ｔｉ層をアンモニア系のエッチング液で除去してもよい。 When the seed layer 24a is composed of a Ti layer / Cu layer, the Cu layer is wet-etched with a mixed solution of hydrogen peroxide and ammonium sulfate, and the Ti layer is removed by plasma etching using a CF 4 / O 2 -based mixed gas. Is done. Alternatively, the Ti layer may be removed with an ammonia-based etchant.

これにより、シード層２４ａ及び金属めっき層２４ｂから柱状端子２４が形成される。セミアディティブ法を使用することにより、狭ピッチな設計ルールの柱状端子２４を形成することができる。   Thereby, the columnar terminal 24 is formed from the seed layer 24a and the metal plating layer 24b. By using the semi-additive method, the columnar terminals 24 having a narrow pitch design rule can be formed.

柱状端子２４の直径は２５μｍ程度であり、柱状端子２４の配置ピッチは４０μｍ程度である。また、柱状端子２４の高さは、５μｍ〜２０μｍ、例えば１０μｍに設定される。   The diameter of the columnar terminals 24 is about 25 μm, and the arrangement pitch of the columnar terminals 24 is about 40 μm. The height of the columnar terminal 24 is set to 5 μm to 20 μm, for example, 10 μm.

図４に戻って説明すると、図４の下側図は、図４の断面図を上側からみた縮小平面図である。図４の断面図は縮小平面図のＩ−Ｉに沿った断面に相当する。   Returning to FIG. 4, the lower side view of FIG. 4 is a reduced plan view of the cross-sectional view of FIG. 4 as viewed from the upper side. The cross-sectional view of FIG. 4 corresponds to a cross section taken along II in the reduced plan view.

図４に示すように、配線部材１ａには、電子部品搭載領域Ａ、外部接続領域Ｂ、及びアライメント領域Ｃが画定されている。   As shown in FIG. 4, an electronic component mounting area A, an external connection area B, and an alignment area C are defined in the wiring member 1a.

電子部品搭載領域Ａに柱状端子２４が配置される。また、外部接続領域Ｂには、柱状端子２４と同一層から形成される外部接続端子２４ｘが配置される。さらに、アライメント領域Ｃには、柱状端子２４と同一層から形成されるアライメントマークＡＭが配置される。アライメントマークＡＭの下にはビアホールは配置されておらず、アライメントマークＡＭは第３絶縁層３３の平坦な上面に形成される。   Columnar terminals 24 are arranged in the electronic component mounting area A. In the external connection region B, external connection terminals 24 x formed from the same layer as the columnar terminals 24 are arranged. Further, in the alignment region C, alignment marks AM formed from the same layer as the columnar terminals 24 are arranged. No via hole is disposed under the alignment mark AM, and the alignment mark AM is formed on the flat upper surface of the third insulating layer 33.

図４の縮小平面図に示すように、アライメントマークＡＭは中央に開口部が配置されたドーナッツ状の形状で形成される。あるいは、アライメントマークＡＭを十字状などの形状で形成してもよい。   As shown in the reduced plan view of FIG. 4, the alignment mark AM is formed in a donut shape having an opening at the center. Alternatively, the alignment mark AM may be formed in a cross shape or the like.

次に説明する図７以降では、図４の第３配線層２３から上側の領域を部分的に示して説明する。   In FIG. 7 and subsequent figures to be described next, a region above the third wiring layer 23 in FIG.

図７（ａ）に示すように、柱状端子２４の露出面をウェットエッチングすることにより、柱状端子２４の上面及び側面を粗化する。これにより、図７（ｂ）の部分拡大断面図に示すように、柱状端子２４の上面及び側面に粗化面ＲＳが形成される。柱状端子２４の粗化面ＲＳの表面粗さ：Ｒａは０．２μｍ〜１．０μｍに設定される。   As shown in FIG. 7A, the upper surface and side surfaces of the columnar terminal 24 are roughened by wet etching the exposed surface of the columnar terminal 24. Thereby, as shown in the partial enlarged sectional view of FIG. 7B, the roughened surface RS is formed on the upper surface and the side surface of the columnar terminal 24. Surface roughness Ra of the roughened surface RS of the columnar terminal 24 is set to 0.2 μm to 1.0 μm.

例えば、スプレー方式で柱状端子２４の露出面にエッチング液を吹きかけることにより、柱状端子２４の上面及び側面の全体を均一に粗化することができる。ウェットエッチングのエッチャントとしては、蟻酸系のエッチング液が使用される。柱状端子２４のエッチング量は１μｍ程度以下である。   For example, the entire upper surface and side surfaces of the columnar terminal 24 can be uniformly roughened by spraying an etching solution onto the exposed surface of the columnar terminal 24 by a spray method. A formic acid-based etchant is used as an etchant for wet etching. The etching amount of the columnar terminal 24 is about 1 μm or less.

このようにして、柱状端子２４の上面及び側面を粗化面ＲＳにする。このとき、外部接続端子２４ｘ及びアライメントマークＡＭの上面及び側面も同様に粗化面ＲＳとなる。   In this way, the upper surface and the side surface of the columnar terminal 24 are set to the roughened surface RS. At this time, the upper surfaces and side surfaces of the external connection terminals 24x and the alignment marks AM are also roughened surfaces RS.

続いて、図８（ａ）及び（ｂ）に示すように、第３絶縁層３３の上に、柱状端子２４、外部接続端子２４ｘ及びアライメントマークＡＭを被覆するようにスピンコータにより液状のポジ型の感光性樹脂層３４ａを塗布し、１００℃程度の温度で加熱する。   Subsequently, as shown in FIGS. 8A and 8B, a liquid positive type liquid crystal is formed by a spin coater so as to cover the columnar terminal 24, the external connection terminal 24x, and the alignment mark AM on the third insulating layer 33. The photosensitive resin layer 34a is applied and heated at a temperature of about 100 ° C.

感光性樹脂層３４ａの上面は、柱状端子２４などのパターンの段差に対応して、柱状端子２４などのパターン上で高くなりパターンの間で低くになるように起伏して形成される。   The upper surface of the photosensitive resin layer 34a is formed to undulate so as to be higher on the pattern such as the columnar terminal 24 and lower between the patterns corresponding to the step of the pattern such as the columnar terminal 24.

感光性樹脂層３４ａの厚みは、柱状端子２４などのパターンの全体を被覆するように設定され、柱状端子２４の高さが１０μｍの場合は、第３絶縁層３３上で１０μｍ程度になるように設定される。   The thickness of the photosensitive resin layer 34 a is set so as to cover the entire pattern of the columnar terminals 24 and the like, and when the height of the columnar terminals 24 is 10 μm, the thickness is about 10 μm on the third insulating layer 33. Is set.

続いて、図９（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）に示すように、図８（ａ）及び（ｂ）の感光性樹脂層２４ａの全面を現像液によって溶解させることにより、感光性樹脂層２４ａを厚みの途中まで除去して柱状端子２４の上面を露出させる。感光性樹脂層２４ａは未露光の状態で現像液によってエッチングされる。現像液としては、例えば、ＴＭＡＨが使用される。   Subsequently, as shown in FIGS. 9A and 9B and FIGS. 10A and 10B, the entire surface of the photosensitive resin layer 24a in FIGS. 8A and 8B is dissolved by the developer. As a result, the photosensitive resin layer 24a is removed to the middle of the thickness, and the upper surface of the columnar terminal 24 is exposed. The photosensitive resin layer 24a is etched with a developer in an unexposed state. As the developer, for example, TMAH is used.

通常、ポジ型の感光性樹脂層では、露光された部分が現像液による溶解速度が速くなることでパターンの形成が行われる。このとき、露光されていない部分の感光性樹脂層２４ａにおいても溶解速度はかなり遅いが現像液によって溶解される。   Usually, in a positive type photosensitive resin layer, a pattern is formed by increasing the dissolution rate of an exposed portion with a developer. At this time, the unexposed portion of the photosensitive resin layer 24a is also dissolved by the developer although the dissolution rate is considerably low.

本実施形態では、この特性を利用して感光性樹脂層２４ａの除去量を制御して、柱状端子２４の上面を露出させた状態で、複数の柱状端子２４の間に感光性樹脂層２４ａを残すことができる。   In the present embodiment, the photosensitive resin layer 24a is disposed between the plurality of columnar terminals 24 in a state where the upper surface of the columnar terminals 24 is exposed by controlling the removal amount of the photosensitive resin layer 24a using this characteristic. Can leave.

本実施形態と違って、ポジ型の感光性樹脂層２４ａに対して全面露光した後に現像液で除去すると、溶解速度が速すぎて除去量の制御が難しくなり、感光性樹脂層２４ａを十分に残すことは困難である。   Unlike the present embodiment, when the positive photosensitive resin layer 24a is exposed to the entire surface after being exposed to the developer, the dissolution rate is too fast and it becomes difficult to control the removal amount, and the photosensitive resin layer 24a is sufficiently formed. It is difficult to leave.

このとき、図１０（ａ）及び（ｂ）に示すように、図９（ａ）及び（ｂ）の感光性樹脂層２４ａの起伏の生じた上面が除去されて下がってくるため、柱状端子２４の間の領域に上面が凹状曲面ＣＳとなった感光性樹脂２４ａが残される。   At this time, as shown in FIGS. 10A and 10B, since the undulated upper surface of the photosensitive resin layer 24a in FIGS. 9A and 9B is removed and lowered, the columnar terminal 24 The photosensitive resin 24a whose upper surface is a concave curved surface CS is left in the region between the two.

またこのとき、図１０（ｂ）の部分拡大断面図に注目すると、感光性樹脂層２４ａを現像液で除去する際に、柱状端子２４の上面が露出した直後では、側面の粗化面ＲＳのへこみ部に形成された微小な部分の感光性樹脂層２４ａが他の部分よりも溶解しやすい。   At this time, paying attention to the partially enlarged cross-sectional view of FIG. 10B, when the photosensitive resin layer 24a is removed with the developer, immediately after the upper surface of the columnar terminal 24 is exposed, The minute portion of the photosensitive resin layer 24a formed in the dent portion is more easily dissolved than the other portions.

このため、結果的に柱状端子２４の側面の粗化面Ｒと感光性樹脂層２４ａとの界面から内部に多くの現像液が侵入する。   Therefore, as a result, a large amount of developer enters the inside from the interface between the roughened surface R on the side surface of the columnar terminal 24 and the photosensitive resin layer 24a.

これにより、柱状端子２４の周囲の部分の感光性樹脂層２４ａに凹部ＣＰが形成される。後述するように、感光性樹脂層３４ａの凹部ＣＰは、はんだの外側への流出をせき止めるダムとして機能する。   As a result, a recess CP is formed in the photosensitive resin layer 24a around the columnar terminal 24. As will be described later, the concave portion CP of the photosensitive resin layer 34a functions as a dam that prevents the solder from flowing out.

本願発明者は、柱状端子の上面及び側面が平滑面である場合は、柱状端子の周囲の感光性樹脂層の溶解速度は他の部分と同じであり、凹部は形成されないことを実際に確認した。   The inventor of the present application actually confirmed that when the upper surface and the side surface of the columnar terminal are smooth surfaces, the dissolution rate of the photosensitive resin layer around the columnar terminal is the same as that of other portions, and no recess is formed. .

その後に、図１１（ａ）及び（ｂ）に示すように、感光性樹脂層３４ａを温度：２００℃の窒素雰囲気で加熱処理して硬化させる。   Thereafter, as shown in FIGS. 11A and 11B, the photosensitive resin layer 34 a is cured by heat treatment in a nitrogen atmosphere at a temperature of 200 ° C.

これにより、柱状端子２４の上面が露出した状態で、柱状端子２４の周囲の部分に凹部ＣＰが配置された保護絶縁層３４が複数の柱状端子２４の間に形成される。保護絶縁層３４の凹部ＣＰは、柱状端子２４の側面の一部を露出して形成される。また、保護絶縁層３４の凹部ＣＰは、柱状端子２２の上部側面と保護絶縁層２４のへこみ面とによって形成される。   As a result, the protective insulating layer 34 in which the concave portions CP are disposed in the portion around the columnar terminal 24 is formed between the columnar terminals 24 with the upper surface of the columnar terminal 24 exposed. The concave portion CP of the protective insulating layer 34 is formed by exposing a part of the side surface of the columnar terminal 24. Further, the recess CP of the protective insulating layer 34 is formed by the upper side surface of the columnar terminal 22 and the recessed surface of the protective insulating layer 24.

保護絶縁層３４の凹部ＣＰの深さは、例えば、保護絶縁層３４の最上面から１μｍ〜３μｍ程度である。また、保護絶縁層３４の凹部ＣＰの幅は、例えば２μｍ〜５μｍ程度である。   The depth of the concave portion CP of the protective insulating layer 34 is, for example, about 1 μm to 3 μm from the uppermost surface of the protective insulating layer 34. Further, the width of the concave portion CP of the protective insulating layer 34 is, for example, about 2 μm to 5 μm.

柱状端子２４の上面及び側面は粗化面ＲＳとなっているため、保護絶縁層３４はアンカー効果によって柱状端子２４の側面と密着性よく形成される。   Since the upper surface and the side surface of the columnar terminal 24 are roughened surfaces RS, the protective insulating layer 34 is formed with good adhesion to the side surface of the columnar terminal 24 by the anchor effect.

また、図１２（ａ）を加えて参照すると、保護絶縁層３４の凹部ＣＰは、平面視すると柱状端子２４の外周に沿った周囲に環状に繋がって形成される。さらに、図１２（ｂ）の部分拡大平面図に示すように、図１２（ａ）の保護絶縁層３４の凹部ＣＰの内面には、幅方向に延びる複数の筋状突起部Ｍが波打つように並んで形成されている。筋状突起部Ｍは、最下の底面ＢＳよりも上側に突出しており、複数の筋状突起部Ｍの間の領域に底面ＢＳが分割されるように配置されている。   12A, the recess CP of the protective insulating layer 34 is formed in a ring shape around the outer periphery of the columnar terminal 24 in plan view. Further, as shown in the partially enlarged plan view of FIG. 12B, a plurality of streak-like protrusions M extending in the width direction are undulated on the inner surface of the recess CP of the protective insulating layer 34 of FIG. It is formed side by side. The streak protrusion M protrudes above the bottom surface BS, and is arranged so that the bottom surface BS is divided into regions between the plurality of streak protrusions M.

これにより、保護絶縁層３４の凹部ＣＰの底面側が凹凸となっている。このため、はんだが凹部ＣＰ内に流出してせき止められる際に、アンカー効果によってはんだが凹部ＣＰ内の保護絶縁層３４の上に密着性よく形成される。   Thereby, the bottom surface side of the concave portion CP of the protective insulating layer 34 is uneven. For this reason, when the solder flows out into the recess CP and is blocked, the solder is formed on the protective insulating layer 34 in the recess CP with good adhesion by the anchor effect.

本願発明者の実験結果によれば、前述した図７（ｂ）で説明した柱状端子２４の金属めっき層２４ｂの粗化面ＲＳの表層には、ひび割れしたような微細な筋状溝が多数形成されていることが確認された。   According to the experiment result of the inventor of the present application, many fine streak-like grooves that are cracked are formed on the surface layer of the roughened surface RS of the metal plating layer 24b of the columnar terminal 24 described with reference to FIG. It has been confirmed.

図１２（ｂ）の部分拡大平面図では、柱状端子２４の側面の筋状溝Ｇが描かれている。図１２（ｂ）の保護絶縁層３４の凹部ＣＰ内の筋状突起部Ｍは、金属めっき層２４ｂの表層の筋状溝Ｇの部分に現像液が多く供給されることに基づいて形成されると推測される。   In the partially enlarged plan view of FIG. 12B, a streak-like groove G on the side surface of the columnar terminal 24 is drawn. The streaky protrusion M in the recess CP of the protective insulating layer 34 in FIG. 12B is formed based on the fact that a large amount of developer is supplied to the streaky groove G portion on the surface layer of the metal plating layer 24b. It is guessed.

１２（ｃ）は、図１２（ａ）及び（ｂ）の保護絶縁層３４の凹部ＣＰの全体の様子を模式的に示した斜視図である。図１２（ｂ）に図１２（ｃ）の斜視図を加えて参照すると、凹部Ｃ内の保護絶縁層３４のへこみ面に多数の筋状突起部Ｍと筋状溝Ｇとが並んで配置されて、筋状の凹凸Ｃｘが形成されている。   12 (c) is a perspective view schematically showing the overall state of the concave portion CP of the protective insulating layer 34 of FIGS. 12 (a) and 12 (b). Referring to FIG. 12B in addition to the perspective view of FIG. 12C, a large number of streak protrusions M and streak grooves G are arranged side by side on the recessed surface of the protective insulating layer 34 in the recess C. As a result, streaky irregularities Cx are formed.

上記した例では、柱状端子２４を被覆する絶縁層としてポジ型の感光性樹脂層３４ａを使用したが、ネガ型の感光性樹脂層を使用してもよい。この場合は、ポジ型とは逆に、ネガ型の感光性樹脂層に対して全面露光することで現像液による溶解速度がかなり遅くなり、除去量を同様に制御することができる。   In the above-described example, the positive photosensitive resin layer 34a is used as the insulating layer covering the columnar terminals 24. However, a negative photosensitive resin layer may be used. In this case, contrary to the positive type, by exposing the entire surface of the negative photosensitive resin layer, the dissolution rate by the developer is considerably slowed, and the removal amount can be controlled similarly.

あるいは、柱状端子２４を被覆する絶縁層として非感光性樹脂層を使用し、最適なウェットエッチャントによって除去してもよい。   Alternatively, a non-photosensitive resin layer may be used as an insulating layer covering the columnar terminals 24 and removed with an optimal wet etchant.

各種の絶縁層を使用しても、柱状端子２４の粗化面ＲＳの作用によって柱状端子２４の周囲の絶縁層に凹部が同様に形成される。   Even if various insulating layers are used, a concave portion is similarly formed in the insulating layer around the columnar terminal 24 by the action of the roughened surface RS of the columnar terminal 24.

次いで、図１３（ａ）及び（ｂ）に示すように、柱状端子２４及び保護絶縁層３４の各上面を等方性の酸素（Ｏ２）プラズマによって処理する。 Next, as shown in FIGS. 13A and 13B, the upper surfaces of the columnar terminals 24 and the protective insulating layer 34 are treated with isotropic oxygen (O 2 ) plasma.

酸素プラズマ処理により、柱状端子２４の上面の粗化面ＲＳのへこみ部に残った保護絶縁層３４の有機物の残渣が除去される。さらに、酸素プラズマ処理により、保護絶縁層３４の凹部ＣＰ内の柱状端子２４の側面の粗化面ＲＳのへこみ部に残った保護絶縁層３４の有機物の残渣が除去される。   By the oxygen plasma treatment, the organic residue of the protective insulating layer 34 remaining in the recessed portion of the roughened surface RS on the upper surface of the columnar terminal 24 is removed. Furthermore, the organic plasma residue remaining in the recessed portion of the roughened surface RS on the side surface of the columnar terminal 24 in the recess CP of the protective insulating layer 34 is removed by the oxygen plasma treatment.

また、酸素プラズマ処理により、柱状端子２４の上面のはんだの濡れ性を向上させることができる。このとき同時に、保護絶縁層３４の上面のはんだの濡れ性も向上するが、はだは保護絶縁層３４の凹部ＣＰでせき止められるため、保護絶縁層３４の上面でのはんだの流出が防止される。   Moreover, the wettability of the solder on the upper surface of the columnar terminal 24 can be improved by the oxygen plasma treatment. At the same time, the wettability of the solder on the upper surface of the protective insulating layer 34 is also improved, but the solder is blocked by the concave portion CP of the protective insulating layer 34, so that the solder is prevented from flowing out on the upper surface of the protective insulating layer 34. .

酸素プラズマで処理することにより、保護絶縁層３４の上面の表面粗さ：Ｒａは、１０ｎｍ〜３０ｎｍとなる。酸素プラズマ処理を行う前の保護絶縁層３４の上面の表面粗さ：Ｒａは、２ｎｍ〜５ｎｍである。   By processing with oxygen plasma, the surface roughness Ra of the upper surface of the protective insulating layer 34 is 10 nm to 30 nm. The surface roughness Ra of the upper surface of the protective insulating layer 34 before the oxygen plasma treatment is 2 nm to 5 nm.

このように、酸素プラズマ処理を行うことにより、柱状端子２４の粗化面ＲＳをクリーンな状態で露出させることができる。これより、はんだが接触する柱状端子２４の面積を増加させることができるため、はんだの接続強度を向上させることができる。   Thus, by performing oxygen plasma treatment, the roughened surface RS of the columnar terminal 24 can be exposed in a clean state. Thereby, since the area of the columnar terminal 24 which a solder contacts can be increased, the connection strength of solder can be improved.

以上により、図１４（ａ）に示すように、実施形態の配線基板１が製造される。図１４（ａ）では配線基板１の全体が描かれている。   As described above, as shown in FIG. 14A, the wiring board 1 of the embodiment is manufactured. In FIG. 14A, the entire wiring board 1 is depicted.

図１４（ａ）に示すように、実施形態の配線基板１では、前述した図３で説明した配線部材１ａを備えている。配線部材１ａの第２絶縁層３２の上に、第２配線層２２の接続部上に第２ビアホールＶＨ２が配置された第３絶縁層３３が形成されている。   As shown in FIG. 14A, the wiring board 1 according to the embodiment includes the wiring member 1a described with reference to FIG. On the second insulating layer 32 of the wiring member 1a, the third insulating layer 33 in which the second via hole VH2 is disposed on the connection portion of the second wiring layer 22 is formed.

配線基板１には、電子部品搭載領域Ａ、外部接続領域Ｂ、及びアライメント領域Ｃが画定されている。電子部品搭載領域Ａの第３絶縁層３３の上には、第２ビアホールＶＨ２内のビア導体を介して第２配線層２２に接続される柱状端子２４が形成されている。   In the wiring board 1, an electronic component mounting area A, an external connection area B, and an alignment area C are defined. On the third insulating layer 33 in the electronic component mounting area A, columnar terminals 24 connected to the second wiring layer 22 through via conductors in the second via hole VH2 are formed.

また、外部接続領域Ｂの第３絶縁層３３の上には、第２ビアホールＶＨ２内のビア導体を介して第２配線層２２に接続される外部接続端子２４ｘが形成されている。   On the third insulating layer 33 in the external connection region B, external connection terminals 24x connected to the second wiring layer 22 through via conductors in the second via hole VH2 are formed.

さらに、アライメント領域Ｃの第３絶縁層３３の上には、ドーナッツ状のアライメントマークＡＭが形成されている。   Further, a donut-shaped alignment mark AM is formed on the third insulating layer 33 in the alignment region C.

また、複数の柱状端子２４の間の領域と、外部接続端子２４ｘ及びアライメントマークＡＭの横方向の領域とに保護絶縁層３４が形成されている。保護絶縁層３４の上面の高さは柱状端子２４の上面の高さよりも低く設定される。また、保護絶縁層３４の上面は複数の柱状端子２４などの間の領域で凹状曲面ＣＳとなって形成されている。   Further, a protective insulating layer 34 is formed in a region between the plurality of columnar terminals 24 and a region in the lateral direction of the external connection terminal 24x and the alignment mark AM. The height of the upper surface of the protective insulating layer 34 is set to be lower than the height of the upper surface of the columnar terminal 24. Further, the upper surface of the protective insulating layer 34 is formed as a concave curved surface CS in a region between the plurality of columnar terminals 24 and the like.

そして、柱状端子２４、外部接続端子２４ｘ及びアライメントマークＡＭの各上面が保護絶縁層３４から露出している。   The upper surfaces of the columnar terminal 24, the external connection terminal 24x, and the alignment mark AM are exposed from the protective insulating layer 34.

図１４（ｂ）の部分拡大断面図に示すように、柱状端子２４の上面及び側面は粗化面ＲＳとなっている。また同様に、外部接続端子２４ｘ及びアライメントマークＡＭの上面及び側面も粗化面ＲＳとなっている。   As shown in the partially enlarged sectional view of FIG. 14B, the upper surface and the side surface of the columnar terminal 24 are roughened surfaces RS. Similarly, the upper surfaces and side surfaces of the external connection terminals 24x and the alignment marks AM are also roughened surfaces RS.

さらに、柱状端子２４の周囲の部分の保護絶縁層３４に環状の凹部ＣＰが形成されている。保護絶縁層３４の凹部ＣＰは、柱状端子２４の側面の一部を露出して形成される。また同様に、外部接続端子２４ｘ及びアライメントマークＡＭの周囲の部分の保護絶縁層３４にも環状の凹部ＣＰが形成されている。   Further, an annular recess CP is formed in the protective insulating layer 34 around the columnar terminal 24. The concave portion CP of the protective insulating layer 34 is formed by exposing a part of the side surface of the columnar terminal 24. Similarly, an annular recess CP is also formed in the protective insulating layer 34 around the external connection terminal 24x and the alignment mark AM.

前述した製造方法で説明したように、本実施形態の配線基板１では、感光性樹脂層３４ａの起伏した上面から厚みの途中まで除去することにより、セルフアラインで柱状端子２４の上面の全体を露出させている。   As described in the manufacturing method described above, in the wiring substrate 1 of this embodiment, the entire upper surface of the columnar terminal 24 is exposed by self-alignment by removing the photosensitive resin layer 34a from the undulated upper surface to the middle of the thickness. I am letting.

これにより、位置合わせが不要になるため、配置ピッチが４０μｍ程度の微細な柱状端子２４を採用することができ、高性能な半導体チップの実装に対応することができる。   This eliminates the need for alignment, so that the fine columnar terminals 24 with an arrangement pitch of about 40 μm can be employed, and it is possible to accommodate high-performance semiconductor chip mounting.

また、上記した理由により、複数の柱状端子２４の間の領域において、断面でみると保護絶縁層３４の上面は左右対称の凹状曲面ＣＰとなって形成される。   For the reason described above, the upper surface of the protective insulating layer 34 is formed as a symmetrical concave curved surface CP when viewed in cross section in the region between the plurality of columnar terminals 24.

次に、図１４（ａ）の配線基板１に電子部品を搭載して電子部品装置を構築する方法について説明する。   Next, a method for constructing an electronic component device by mounting electronic components on the wiring board 1 of FIG.

まず、図１５に示すように、まず、電子部品として、下面側にはんだバンプ４２を備えた第１半導体チップ４０を用意する。第１半導体チップ４０としては、例えばＣＰＵチップが使用される。   First, as shown in FIG. 15, first, a first semiconductor chip 40 having solder bumps 42 on the lower surface side is prepared as an electronic component. For example, a CPU chip is used as the first semiconductor chip 40.

そして、部品マウンタによって、アライメントマークＡＭを画像認識することに基づいて、第１半導体チップ４０のはんだバンプ４２を配線基板１の柱状端子２４の上に位置合わせして配置する。配線基板１の柱状端子２４の配置ピッチは、半導体チップ４０のはんだバンプ４２の配置ピッチに対応している。はんだバンプ４２としては、例えば、錫（Ｓｎ）−銀（Ａｇ）系の鉛フリーはんだが使用される。   Then, based on the image recognition of the alignment mark AM by the component mounter, the solder bumps 42 of the first semiconductor chip 40 are aligned and arranged on the columnar terminals 24 of the wiring board 1. The arrangement pitch of the columnar terminals 24 of the wiring board 1 corresponds to the arrangement pitch of the solder bumps 42 of the semiconductor chip 40. As the solder bump 42, for example, tin (Sn) -silver (Ag) -based lead-free solder is used.

さらに、２６０℃程度の温度でリフロー加熱してはんだバンプ４２を溶融させることにより、第１半導体チップ４０のはんだバンプ４２を配線基板１の柱状端子２４にフリップチップ接続する。   Further, the solder bumps 42 are melted by reflow heating at a temperature of about 260 ° C., whereby the solder bumps 42 of the first semiconductor chip 40 are flip-chip connected to the columnar terminals 24 of the wiring board 1.

図１６は図１５の配線基板１の柱状端子２４を含む領域の部分拡大断面図である。図１６を加えて参照すると、第１半導体チップ４０のはんだバンプ４２が溶融する際に、柱状端子２４の周囲の保護絶縁層３４の凹部ＣＰがはんだの流出をせき止めるダムとして機能する。   16 is a partially enlarged sectional view of a region including the columnar terminals 24 of the wiring board 1 of FIG. Referring to FIG. 16 in addition, when the solder bumps 42 of the first semiconductor chip 40 are melted, the concave portions CP of the protective insulating layer 34 around the columnar terminals 24 function as dams that prevent the solder from flowing out.

これにより、はんだバンプ４２は保護絶縁層３４の凹部ＣＰでせき止められ、保護絶縁層３４の凹部ＣＰよりも外側領域にはんだが流出することが防止される。よって、第１半導体チップ４０のはんだバンプ４２が狭ピッチで配置される場合であっても、はんだバンプ４２の間で電気ショートが発生することが防止される。   As a result, the solder bump 42 is dammed by the concave portion CP of the protective insulating layer 34, and the solder is prevented from flowing out to the region outside the concave portion CP of the protective insulating layer 34. Therefore, even if the solder bumps 42 of the first semiconductor chip 40 are arranged at a narrow pitch, it is possible to prevent an electrical short from occurring between the solder bumps 42.

また、配線基板１の柱状端子２４の接続部となる上面を粗化面ＲＳとし、かつＯ２プラズマ処理を行ってはんだの濡れ性を向上させている。これにより、柱状端子２４の上に第１半導体チップ４０のはんだバンプ４２が密着性よく接続される。 Further, the upper surface to which the connection portion of the pole terminals 24 of the wiring substrate 1 is roughened surface RS, and performs O 2 plasma treatment is to improve the wettability of the solder. As a result, the solder bumps 42 of the first semiconductor chip 40 are connected to the columnar terminals 24 with good adhesion.

さらには、保護絶縁層３４の凹部ＣＰを含む上面にもＯ２プラズマ処理を行ってはんだの濡れ性を向上させている。これにより、保護絶縁層３４の凹部ＣＰにも第１半導体チップ４０のはんだバンプ４２が密着性よく形成される。 Furthermore, the wettability of the solder is improved by performing O 2 plasma treatment on the upper surface of the protective insulating layer 34 including the concave portion CP. As a result, the solder bumps 42 of the first semiconductor chip 40 are also formed with good adhesion in the recesses CP of the protective insulating layer 34.

このように、本実施形態では、柱状端子２４と第１半導体チップ４０のはんだバンプ４２との間のみで密着強度を確保する構造よりも密着性を強化することができ、さらなる信頼性の向上を図ることができる。   As described above, in the present embodiment, the adhesion can be strengthened more than the structure in which the adhesion strength is ensured only between the columnar terminal 24 and the solder bump 42 of the first semiconductor chip 40, thereby further improving the reliability. Can be planned.

しかも、保護絶縁層３４のはんだの濡れ性を向上させるとしても、はんだの流出を防止するダムとして凹部ＣＰが形成されているため、はんだの密着性向上とはんだの流出防止との機能を併せもつ構造となる。   In addition, even if the wettability of the solder of the protective insulating layer 34 is improved, the concave portion CP is formed as a dam for preventing the solder from flowing out, so that it has both functions of improving the adhesion of the solder and preventing the solder from flowing out. It becomes a structure.

以上により、配線基板１の上に半導体チップ４０がフリップチップ接続されて構築される実施形態の電子部品装置２が得られる。半導体チップ４０と配線基板１との間にアンダーフィル樹脂を充填してもよい。   As described above, the electronic component device 2 according to the embodiment constructed by flip-chip connecting the semiconductor chip 40 on the wiring board 1 is obtained. An underfill resin may be filled between the semiconductor chip 40 and the wiring substrate 1.

次いで、図１７に示すように、上側電子部品装置４を用意する。上側電子部品装置４は、上側配線基板３と第２半導体チップ５０とを備えている。上側配線基板３では、基板６０の両面側に配線層６２がそれぞれ形成されている。両面側の配線層６２は基板６０に形成されたスルーホールＴＨの側面のスルーホールめっき層６４を介して相互接続されている。スルーホールＴＨの残りの孔には樹脂体Ｒが充填されている。   Next, as shown in FIG. 17, the upper electronic component device 4 is prepared. The upper electronic component device 4 includes an upper wiring board 3 and a second semiconductor chip 50. In the upper wiring substrate 3, wiring layers 62 are respectively formed on both sides of the substrate 60. The wiring layers 62 on both sides are interconnected via a through-hole plating layer 64 on the side surface of the through-hole TH formed in the substrate 60. The remaining holes of the through holes TH are filled with the resin body R.

基板６０の両面側には、配線層６２の接続部上に開口部６６ａが設けられたソルダレジスト層６６がそれぞれ形成されている。   On both sides of the substrate 60, solder resist layers 66 each having an opening 66a provided on the connection portion of the wiring layer 62 are formed.

また、第２半導体チップ５０のバンプ電極５２が上側配線基板３の配線層６２にフリップチップ接続されている。第２半導体チップ５０は、例えば、メモリチップである。さらに、上側配線基板３の下面側の配線層６２にはんだバンプ６８が形成されている。第２半導体チップ５０と上側配線基板３との間にアンダーフィル樹脂を充填してもよい。   Further, the bump electrode 52 of the second semiconductor chip 50 is flip-chip connected to the wiring layer 62 of the upper wiring substrate 3. The second semiconductor chip 50 is, for example, a memory chip. Furthermore, solder bumps 68 are formed on the wiring layer 62 on the lower surface side of the upper wiring board 3. An underfill resin may be filled between the second semiconductor chip 50 and the upper wiring substrate 3.

そして、図１８を加えて参照すると、部品マウンタによって、アライメントマークＡＭを画像認識することに基づいて、上側電子部品装置４のはんだバンプ６８を配線基板１の外部接続端子２４ｘの上に位置合わせして配置する。   Then, referring to FIG. 18 in addition, the component mounter aligns the solder bump 68 of the upper electronic component device 4 on the external connection terminal 24x of the wiring board 1 based on the image recognition of the alignment mark AM. Arrange.

さらに、リフロー加熱することにより、上側電子部品装置４のはんだバンプ６８を配線基板１の外部接続端子２４ｘに接続する。これにより、上側電子部品装置４の下側領域に第１半導体チップが収容される。   Further, the solder bumps 68 of the upper electronic component device 4 are connected to the external connection terminals 24 x of the wiring board 1 by reflow heating. As a result, the first semiconductor chip is accommodated in the lower region of the upper electronic component device 4.

このとき、図１８に示すように、配線基板１の外部接続端子２４ｘ及びその周囲の構造は柱状端子２４と同じであるため、前述した図１５の工程と同様に、上側電子部品装置４のはんだバンプ６８を配線基板１の外部接続端子２４ｘに密着性よくかつ信頼性よく接続することができる。   At this time, as shown in FIG. 18, since the external connection terminals 24x of the wiring board 1 and the surrounding structure are the same as the columnar terminals 24, the solder of the upper electronic component device 4 is the same as the process of FIG. The bumps 68 can be connected to the external connection terminals 24x of the wiring board 1 with good adhesion and reliability.

以上により、図１８に示すように、電子部品装置２の上にはんだバンプ６８を介して上側電子部品装置４が積層されて構築される実施形態の積層型の電子部品装置５が得られる。   As described above, as shown in FIG. 18, the multilayer electronic component device 5 of the embodiment constructed by stacking the upper electronic component device 4 on the electronic component device 2 via the solder bumps 68 is obtained.

図１８の積層型の電子部品装置５は好適な一例であり、実施形態の図１４（ａ）の配線基板１を使用して各種の構造の電子部品装置を構築することができる。   The laminated electronic component device 5 of FIG. 18 is a suitable example, and electronic component devices having various structures can be constructed using the wiring board 1 of FIG. 14A of the embodiment.

例えば、配線基板１の上に複数のＣＰＵチップを横方向に並べてフリップチップ接続し、配線基板１の上にＣＰＵチップを収容するようにメモリモジュールやＣＳＰをはんだバンプを介して積層してもよい。あるいは、配線基板１上の半導体チップの横方向にチップキャパシタなどの受動素子を実装してもよい。   For example, a plurality of CPU chips may be arranged in a horizontal direction on the wiring board 1 and flip chip connected, and a memory module or CSP may be stacked on the wiring board 1 via solder bumps so as to accommodate the CPU chips. . Alternatively, a passive element such as a chip capacitor may be mounted in the lateral direction of the semiconductor chip on the wiring board 1.

１…配線基板、１ａ…配線部材、２…電子部品装置、３…上側配線基板、４…上側電子部品装置、５…積層型の電子部品装置、１０…コア基板、１２，６４…スルーホールめっき層、１４，６６…ソルダレジスト層、１６…めっきレジスト層、１４ａ，１６ａ，６６ａ…開口部、２１…第１配線層、２２…第２配線層，２３…第３配線層、２４…柱状端子、２４ｘ…外部接続端子、２４ａ…シード層、２４ｂ…金属めっき層、３１…第１絶縁層，３２…第２絶縁層，３３…第３絶縁層、３４…保護絶縁層、３４ａ…感光性樹脂層、４０…第１半導体チップ、４２…はんだバンプ、５０…第２半導体チップ、５２…バンプ電極、６０…基板、６２…配線層、Ａ…電子部品搭載領域、Ｂ…外部接続領域、ＢＳ…底面、Ｃ…アライメント領域、ＡＭ…アライメントマーク、ＣＰ…凹部、Ｃｘ…凹凸、Ｇ…筋状溝、Ｍ…筋状突起部、Ｒ…樹脂体、ＲＳ…粗化面、ＴＨ…スルーホール、ＶＨ１，ＶＨ２，ＶＨ３…ビアホール。 DESCRIPTION OF SYMBOLS 1 ... Wiring board, 1a ... Wiring member, 2 ... Electronic component apparatus, 3 ... Upper wiring board, 4 ... Upper electronic component apparatus, 5 ... Laminated type electronic component apparatus, 10 ... Core board | substrate, 12, 64 ... Through-hole plating Layer, 14, 66 ... solder resist layer, 16 ... plating resist layer, 14a, 16a, 66a ... opening, 21 ... first wiring layer, 22 ... second wiring layer, 23 ... third wiring layer, 24 ... columnar terminal 24x ... external connection terminals, 24a ... seed layer, 24b ... metal plating layer, 31 ... first insulating layer, 32 ... second insulating layer, 33 ... third insulating layer, 34 ... protective insulating layer, 34a ... photosensitive resin Layer: 40 ... first semiconductor chip, 42 ... solder bump, 50 ... second semiconductor chip, 52 ... bump electrode, 60 ... substrate, 62 ... wiring layer, A ... electronic component mounting area, B ... external connection area, BS ... Bottom, C ... Alignment area, AM Alignment marks, CP ... recess, Cx ... unevenness, G ... striations, M ... streaky projections, R ... resin body, RS ... roughened surface, TH ... through hole, VH1, VH2, VH3 ... via hole.

Claims (8)

上面及び側面が粗化面となった複数の端子と、
前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、
前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部と
を有することを特徴とする配線基板。 A plurality of terminals whose upper and side surfaces are roughened;
An insulating layer formed between the terminals in a state where the upper surface of the terminal is exposed;
A wiring board having a recess formed in the insulating layer around the terminal and exposing a part of a side surface of the terminal. 前記凹部の内面に、幅方向に延びる複数の筋状突起部が並んで形成されていることを特徴とする請求項１に記載の配線基板。   The wiring board according to claim 1, wherein a plurality of line-shaped protrusions extending in the width direction are formed side by side on the inner surface of the recess. 前記端子の粗化面の表面粗さは、０．２μｍ〜１．０μｍであることを特徴とする請求項１又は２に記載の配線基板。   The wiring board according to claim 1, wherein the roughened surface of the terminal has a surface roughness of 0.2 μm to 1.0 μm. 上面及び側面が粗化面となった複数の端子と、
前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、
前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部と
を備えた配線基板と、
前記配線基板の端子の上面から前記凹部内に配置されたはんだを介して前記配線基板の端子に接続された電子部品と
を有することを特徴とする電子部品装置。 A plurality of terminals whose upper and side surfaces are roughened;
An insulating layer formed between the terminals in a state where the upper surface of the terminal is exposed;
A wiring board comprising a recess formed in the insulating layer around the terminal and exposing a part of a side surface of the terminal;
An electronic component device comprising: an electronic component connected to a terminal of the wiring board via solder disposed in the recess from an upper surface of the terminal of the wiring board. 配線部材の複数の端子の上面及び側面を粗化面にする工程と、
前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、
前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程とを有することを特徴とする配線基板の製造方法。 A step of roughening the upper surface and side surfaces of the plurality of terminals of the wiring member;
On the wiring member, the step of covering the terminal and forming an insulating layer whose upper surface undulates corresponding to the step of the terminal;
By removing the insulating layer from the upper surface to the middle of the thickness, the upper surface of the terminal is exposed, leaving the insulating layer having a concave curved upper surface between the terminals, and surrounding the terminal. And a step of obtaining a recess exposing a part of the side surface of the terminal in the insulating layer. 前記絶縁層を形成する工程において、前記絶縁層はポジ型の感光性樹脂層であり、
前記絶縁層を上面から厚みの途中まで除去する工程において、前記ポジ型の感光性樹脂層を未露光の状態で現像液によって溶解させることを特徴とする請求項５に記載の配線基板の製造方法。 In the step of forming the insulating layer, the insulating layer is a positive photosensitive resin layer,
6. The method of manufacturing a wiring board according to claim 5, wherein, in the step of removing the insulating layer from the upper surface to the middle of the thickness, the positive photosensitive resin layer is dissolved in a developer in an unexposed state. . 前記凹部の内面に、幅方向に延びる複数の筋状突起部が並んで形成されることを特徴とする請求項５又は６に記載の配線基板の製造方法。   The method for manufacturing a wiring board according to claim 5, wherein a plurality of line-like protrusions extending in the width direction are formed side by side on the inner surface of the recess. 配線部材の複数の端子の上面及び側面を粗化面にする工程と、
前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、
前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程と
を含む方法により配線基板を製造する工程と、
電子部品をはんだを介して前記配線基板の端子に接続する工程と
を有する電子部品装置の製造方法。 A step of roughening the upper surface and side surfaces of the plurality of terminals of the wiring member;
On the wiring member, the step of covering the terminal and forming an insulating layer whose upper surface undulates corresponding to the step of the terminal;
By removing the insulating layer from the upper surface to the middle of the thickness, the upper surface of the terminal is exposed, leaving the insulating layer having a concave curved upper surface between the terminals, and surrounding the terminal. Producing a wiring board by a method comprising a step of obtaining a recess exposing a part of a side surface of the terminal in the insulating layer;
And a step of connecting the electronic component to the terminal of the wiring board via solder.
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