JP2016143810A - Wiring board and electronic component device and manufacturing methods of wiring board and electronic component device - Google Patents
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Abstract
Description
本発明は、配線基板及び電子部品装置とそれらの製造方法に関する。 The present invention relates to a wiring board, an electronic component device, and a manufacturing method thereof.
従来、半導体チップなどの電子部品を実装するための配線基板がある。そのような配線基板の一例では、保護絶縁層から露出する接続端子に半導体チップのはんだバンプがフリップチップ接続される。 Conventionally, there is a wiring board for mounting an electronic component such as a semiconductor chip. In an example of such a wiring board, solder bumps of a semiconductor chip are flip-chip connected to connection terminals exposed from the protective insulating layer.
後述する予備的事項に係る配線基板の製造方法では、柱状端子を被覆する感光性樹脂層の全面を厚みの途中まで除去することにより、柱状端子の上面を露出させた状態で複数の柱状端子の間に保護絶縁層を形成する。 In the method for manufacturing a wiring board according to a preliminary matter described later, the entire surface of the photosensitive resin layer covering the columnar terminals is removed to the middle of the thickness, so that the upper surfaces of the columnar terminals are exposed and the plurality of columnar terminals are exposed. A protective insulating layer is formed therebetween.
そのような配線基板において、半導体チップのはんだバンプを柱状端子に接続する際に、はんだが外側に流出してはんだバンプ同士が電気ショートする課題がある。 In such a wiring board, when connecting the solder bumps of the semiconductor chip to the columnar terminals, there is a problem that the solder flows out and the solder bumps are electrically short-circuited.
配線基板及び電子部品装置とそれらの製造方法において、電子部品を接続する際にはんだの流出を防止できる新規な構造を提供することを目的とする。 An object of the present invention is to provide a novel structure capable of preventing the outflow of solder when connecting electronic components in a wiring board, an electronic component device, and a manufacturing method thereof.
以下の開示の一観点によれば、上面及び側面が粗化面となった複数の端子と、前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部とを有する配線基板が提供される。 According to one aspect of the following disclosure, a plurality of terminals whose upper surfaces and side surfaces are roughened surfaces, and an insulation formed between the terminals with the upper surfaces of the terminals exposed, the upper surface being a concave curved surface A wiring board having a layer and a recess formed in the insulating layer around the terminal and exposing a part of the side surface of the terminal is provided.
また、その開示の他の観点によれば、上面及び側面が粗化面となった複数の端子と、前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部と
を備えた配線基板と、前記配線基板の端子の上面から前記凹部内に配置されたはんだを介して前記配線基板の端子に接続された電子部品とを有する電子部品装置が提供される。
According to another aspect of the disclosure, a plurality of terminals having a roughened upper surface and side surfaces are formed between the terminals with the upper surface of the terminal exposed, and the upper surface has a concave curved surface. A wiring board provided with an insulating layer, a recess formed in the insulating layer around the terminal and exposing a part of a side surface of the terminal, and disposed in the recess from an upper surface of the terminal of the wiring board. There is provided an electronic component device having an electronic component connected to a terminal of the wiring board via a solder.
また、その開示の他の観点によれば、配線部材の複数の端子の上面及び側面を粗化面にする工程と、前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程とを有する配線基板の製造方法が提供される。 According to another aspect of the disclosure, the step of roughening the upper surface and the side surface of the plurality of terminals of the wiring member, covering the terminal on the wiring member, and the step of the terminal Correspondingly, a step of forming an insulating layer whose upper surface undulates, and the upper surface of the terminal is exposed between the terminals in a state where the upper surface of the terminal is exposed by removing the insulating layer halfway from the upper surface. There is provided a method of manufacturing a wiring board, including the step of leaving the insulating layer and obtaining a recess that exposes a part of a side surface of the terminal in the insulating layer around the terminal.
さらに、その開示の他の観点によれば、配線部材の複数の端子の上面及び側面を粗化面にする工程と、前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程とを含む方法により配線基板を製造する工程と、電子部品をはんだを介して前記配線基板の端子に接続する工程とを有する電子部品装置の製造方法が提供される。 Further, according to another aspect of the disclosure, the step of roughening the upper surface and the side surface of the plurality of terminals of the wiring member, covering the terminal on the wiring member, and the step of the terminal Correspondingly, a step of forming an insulating layer whose upper surface undulates, and the upper surface of the terminal is exposed between the terminals in a state where the upper surface of the terminal is exposed by removing the insulating layer halfway from the upper surface. A step of manufacturing the wiring board by a method including the step of leaving the insulating layer thus formed and obtaining a recess exposing a part of the side surface of the terminal in the insulating layer around the terminal, and soldering the electronic component There is provided a method of manufacturing an electronic component device including a step of connecting to a terminal of the wiring board via a pin.
以下の開示によれば、配線基板を製造するには、配線部材の複数の端子の上面及び側面を粗化面とした後に、端子を被覆する絶縁層を形成する。さらに、絶縁層の全面を厚みの途中まで除去することにより、端子の上面を露出させた状態で端子の間に絶縁層が残される。このとき、端子の側面の粗化面の作用により、端子の周囲の絶縁層に凹部が形成される。 According to the following disclosure, in order to manufacture a wiring board, the upper surface and side surfaces of a plurality of terminals of the wiring member are roughened, and then an insulating layer covering the terminals is formed. Further, by removing the entire surface of the insulating layer to the middle of the thickness, the insulating layer is left between the terminals with the upper surface of the terminal exposed. At this time, a concave portion is formed in the insulating layer around the terminal by the action of the roughened surface on the side surface of the terminal.
これにより、配線基板の端子にはんだを介して電子部品を接続する際に、絶縁層の凹部がダムとして機能してはんだの流出が防止され、電気ショートの発生が防止される。 As a result, when the electronic component is connected to the terminal of the wiring board via the solder, the concave portion of the insulating layer functions as a dam, preventing the solder from flowing out and preventing an electrical short circuit.
また、はんだが絶縁層の凹部でせき止められるため、絶縁層にはんだの濡れ性が向上する処理を行うことができる。これにより、はんだは、端子上だけではなく絶縁層の凹部に密着性がよく形成されるため、はんだの接続強度を向上させることができる。 In addition, since the solder is dammed by the concave portion of the insulating layer, the insulating layer can be treated to improve the wettability of the solder. Thereby, since the adhesiveness is well formed not only on the terminals but also in the recesses of the insulating layer, the connection strength of the solder can be improved.
以下、実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments will be described with reference to the accompanying drawings.
実施形態を説明する前に、基礎となる予備的事項について説明する。図1及び図2は、予備的事項に係る配線基板の課題を説明するための図である。予備的事項の記載は、発明者の個人的な実験結果であり、公知技術ではない。 Prior to describing the embodiment, preliminary items that serve as a basis will be described. 1 and 2 are diagrams for explaining the problem of the wiring board according to the preliminary matter. The description of the preliminary matter is a result of the inventor's personal experiment and is not a known technique.
図1(a)には、製造途中の配線基板の表面側の様子が部分的に示されている。図1(a)に示すように、配線基板の表面側では、配線層100の上に絶縁層200が形成されており、配線層100の接続部上にビアホールVHが配置されている。
FIG. 1 (a) partially shows the state of the surface side of the wiring substrate being manufactured. As shown in FIG. 1A, on the surface side of the wiring board, an
また、絶縁層200の上にはビアホールVH内のビア導体を介して配線層100に接続される柱状端子300が形成されている。柱状端子300は外部接続端子として形成される。
In addition,
次いで、図1(b)に示すように、絶縁層200及び柱状端子300の上に液状の感光性樹脂層400aを塗布する。このとき、感光性樹脂層400aの上面は、柱状端子300の段差に対応して、柱状端子300上で高くなり、複数の柱状端子300の間で低くなるように起伏して形成される。
Next, as shown in FIG. 1B, a liquid
さらに、図2(a)に示すように、現像液によって感光性樹脂層400aの上面側を溶解させて除去することにより、柱状端子300の上面を露出させる。その後に、感光性樹脂400aを加熱処理することにより、保護絶縁層400を得る。
Further, as shown in FIG. 2A, the upper surface of the
これにより、複数の柱状端子300の間に保護絶縁層400が形成される。このとき、保護絶縁層400の上面は、複数の柱状端子300の間の領域で凹状曲面CSとなって形成される。
Thereby, the
このようにすることにより、柱状端子300の上面全体を露出させることができるので半導体チップのはんだバンプとの接触面積を大きく確保することができる。また、セルフアラインで柱状端子300の上面を露出させることができるため、狭ピッチの柱状端子300を採用することができる。
By doing in this way, since the whole upper surface of the
続いて、図2(b)に示すように、図2(a)の配線基板の柱状端子300の上に、半導体チップ500のはんだバンプ520を配置し、リフロー加熱によってはんだバンプ520を溶融させる。これにより、半導体チップ500のはんだバンプ520が配線基板の柱状端子300にフリップチップ接続される。
Subsequently, as shown in FIG. 2B, the
このとき、保護絶縁層400の上面が凹状曲面CSとなっているため、複数の柱状端子300の間の保護絶縁層400の上面に沿った距離は、保護絶縁層400の上面が平坦面である場合よりも長く設定される。
At this time, since the upper surface of the
これにより、はんだバンプ520をリフロー加熱する際に、はんだが外側に流出しても複数のはんだバンプ520の間で電気ショートが発生しにくい構造とすることができる。
As a result, when the
しかし、図2(b)に示すように、はんだ520aの流出量が多くなったり、柱状端子300のさらなる狭ピッチ化が進められると、複数のはんだバンプ520の間で電気ショートが発生しやすくなるため、はんだ520aの流出を防止する構造が必要となる。
However, as shown in FIG. 2B, when the amount of outflow of the
以下に説明する実施形態の配線基板では、前述した課題を解消することができる。 In the wiring board of the embodiment described below, the above-described problems can be solved.
(実施形態)
図3〜図13は実施形態の配線基板の製造方法を説明するための図、図14は実施形態の配線基板を示す図、図15〜図18は実施形態の電子部品装置を説明するための図である。以下、配線基板及び電子部品装置の製造方法を説明しながら、配線基板及び電子部品装置の構造について説明する。
(Embodiment)
3 to 13 are diagrams for explaining a method of manufacturing the wiring board according to the embodiment, FIG. 14 is a diagram showing the wiring board of the embodiment, and FIGS. 15 to 18 are diagrams for explaining the electronic component device according to the embodiment. FIG. Hereinafter, the structure of the wiring board and the electronic component device will be described while explaining the manufacturing method of the wiring board and the electronic component device.
実施形態の配線基板の製造方法では、まず、図3に示すような製造途中の配線部材1aを用意する。配線部材1aは、厚み方向の中央部にガラスエポキシ樹脂などから形成されるコア基板10を備えている。コア基板10の厚みは、例えば、0.2mm〜0.8mmである。
In the method for manufacturing a wiring board according to the embodiment, first, a
コア基板10には厚み方向に貫通するスルーホールTHが形成されている。スルーホールTHの側壁にスルーホールめっき層12が形成され、スルーホールTHの残りの孔に樹脂体Rが充填されている。
A through hole TH is formed in the
また、コア基板10の両面側には第1配線層21がそれぞれ形成されている。第1配線層21の厚みは、例えば15μm〜25μmである。両面側の第1配線層21はスルーホールめっき層12を介して相互接続されている。
Further, first wiring layers 21 are formed on both sides of the
あるいは、スルーホールTH内の全体に貫通導体が充填され、両面側の第1配線層21が貫通導体を介して相互接続されていてもよい。 Alternatively, the entire inside of the through hole TH may be filled with a through conductor, and the first wiring layers 21 on both sides may be interconnected via the through conductor.
コア基板10の上面側には、第1配線層21の接続部上に第1ビアホールVH1が配置された第1絶縁層31が形成されている。第1絶縁層31は非感光性樹脂層から形成され、第1ビアホールVH1はレーザ加工によって形成される。第1絶縁層31は、エポキシ樹脂又はポリイミド樹脂などから形成される。第1絶縁層21の厚みは、例えば20μm〜40μmである。
On the upper surface side of the
さらに、第1ビアホールVH1内にはビア導体VCが充填されている。ビア導体VCは、第1ビアホールVH1内から第1絶縁層31の上面にブランケット状に形成された金属層(不図示)がCMPによって研磨されて第1ビアホールVH1内に充填される。このとき、第1絶縁層31の表層部もCMPによって研磨される。
Furthermore, the via conductor VC is filled in the first via hole VH1. In the via conductor VC, a metal layer (not shown) formed in a blanket shape on the upper surface of the first insulating
これにより、第1絶縁層31及びビア導体VCの上面は平坦化されて形成されている。
Thereby, the upper surfaces of the first insulating
また、第1絶縁層31の上にはビア導体VCに接続される第2配線層22が形成されている。第1絶縁層31の上面は平坦化されているため、セミアディティブ法で配線層を形成する際に、フォトリソグラフィにおけるフォトレジスト層のパターニング精度を向上させることができる。セミアディティブ法については、後の柱状端子を形成する際に詳しく説明する。
A
このため、第2配線層22は第1配線層21よりも微細な設計ルールで形成される。例えば、第2配線層2の厚みは2μm程度であり、第2配線層2のライン(幅):スペース(間隔)は例えば2μm:2μmである。
Therefore, the
さらに、コア基板10の上面側の第1絶縁層31の上には、第2配線層22の接続部上に第2ビアホールVH2が配置された第2絶縁層32が形成されている。第2絶縁層32は感光性樹脂層から形成され、第2ビアホールVH2は感光性樹脂層がフォトリソグラフィに基づいてパターン化されて形成される。感光性樹脂としては、フェノール系樹脂、ポリイミド樹脂又はエポキシ樹脂などが使用される。
Further, on the first insulating
第2絶縁層32は第1絶縁層31より薄く形成され、第2ビアホールVH2は第1ビアホールVH1よりも微細な設計ルールで形成される。例えば、第2絶縁層32の厚みは3μm〜7μm、好適には5μmであり、第2ビアホールVH2の直径は10μm程度である。
The second insulating
また、コア基板10の上面側の第2絶縁層32の上には、第2ビアホールVH2内のビア導体を介して第2配線層22に接続される第3配線層23が形成されている。第3配線層23においても、第2配線層22と同様に微細な設計ルールで形成される。
A
一方、コア基板10の下面側には、第1配線層21の接続部上に第1ビアホールVHが配置された第1絶縁層31が形成されている。そして、コア基板10の下面側の第1絶縁層31の上に、第1ビアホールVH内のビア導体を介して第1配線層21に接続される第2配線層22が形成されている。
On the other hand, on the lower surface side of the
コア基板10の下面側の第2配線層22の設計ルールは、上記したコア基板10の上面側の第1配線層21と同程度であってもよい。
The design rule of the
コア基板10の下面側の第1絶縁層31の上には、第2配線層22の接続部上に開口部14aが設けられたソルダレジスト層14が形成されている。
On the first insulating
次いで、図4に示すように、図3のコア基板10の上面側の第2絶縁層32の上に、第3配線層23の接続部上に第3ビアホールVH3が配置された第3絶縁層33を形成する。
Next, as shown in FIG. 4, the third insulating layer in which the third via hole VH <b> 3 is disposed on the connection portion of the
第3絶縁層33及び第3ビアホールは、前述した第2絶縁層32と同様に感光性樹脂層をパターニングすることにより形成される。また、第3絶縁層33の厚み及び第3ビアホールVH3の直径は、前述した第2絶縁層32及び第2ビアホールVH2と同様に微細な設計ルールで設定される。
The third insulating
続いて、同じく図4に示すように、コア基板10の上面側の第3絶縁層33の上に、第3ビアホールVH3内のビア導体を介して第3配線層23に接続される柱状端子24を形成する。
Subsequently, as shown in FIG. 4, the
柱状端子24はセミアディティブ法によって形成される。図5及び図6を参照して詳しく説明する。図5及び図6では、図4のコア基板10の上面側の第3配線層から上側の領域が部分的に示されている。
The
図5(a)に示すように、まず、図4の第3絶縁層33上及び第3ビアホールVH3の内面に、スパッタ法によりシード層24aを形成する。シード層24aの一例としては、下から順に、厚みが30nmのチタン(Ti)層/厚みが200nmの銅(Cu)層からなる積層膜が使用される。あるいは、下から順に、クロム(Cr)層/銅(Cu)層からなる積層膜を使用してもよい。
As shown in FIG. 5A, first, a
次いで、シード層24aの上に液状のポジ型レジスト(不図示)をスピンコータにより塗布し、フォトリソグラフィに基づいて露光、現像を行う。現像液としては、例えば、TMAH(テトラメチルアンモニウムヒドロキシド)が使用される。
Next, a liquid positive resist (not shown) is applied onto the
これにより、図5(b)に示すように、柱状端子24が配置される部分に開口部16aが設けられためっきレジスト層16が形成される。ポジ型のレジストを使用することにより、微細な設計ルールの開口部16aを備えためっきレジスト層16を高精度に形成することができる。
As a result, as shown in FIG. 5B, the plating resist
続いて、図5(c)に示すように、シード層24aをめっき給電経路に利用する電解めっきにより、めっきレジスト層16の開口部16aに銅などからなる金属めっき層24bを形成する。その後に、図6(a)に示すように、めっきレジスト層16を除去する。
Subsequently, as shown in FIG. 5C, a
さらに、図6(b)に示すように、金属めっき層24bをマスクにしてシード層24aをエッチングして除去する。
Further, as shown in FIG. 6B, the
シード層24aがTi層/Cu層からなる場合は、Cu層は過酸化水素と硫酸アンモニウムとの混合液によりウェットエッチングされ、Ti層はCF4/O2系の混合ガスを使用するプラズマエッチングにより除去される。あるいは、Ti層をアンモニア系のエッチング液で除去してもよい。
When the
これにより、シード層24a及び金属めっき層24bから柱状端子24が形成される。セミアディティブ法を使用することにより、狭ピッチな設計ルールの柱状端子24を形成することができる。
Thereby, the
柱状端子24の直径は25μm程度であり、柱状端子24の配置ピッチは40μm程度である。また、柱状端子24の高さは、5μm〜20μm、例えば10μmに設定される。
The diameter of the
図4に戻って説明すると、図4の下側図は、図4の断面図を上側からみた縮小平面図である。図4の断面図は縮小平面図のI−Iに沿った断面に相当する。 Returning to FIG. 4, the lower side view of FIG. 4 is a reduced plan view of the cross-sectional view of FIG. 4 as viewed from the upper side. The cross-sectional view of FIG. 4 corresponds to a cross section taken along II in the reduced plan view.
図4に示すように、配線部材1aには、電子部品搭載領域A、外部接続領域B、及びアライメント領域Cが画定されている。
As shown in FIG. 4, an electronic component mounting area A, an external connection area B, and an alignment area C are defined in the
電子部品搭載領域Aに柱状端子24が配置される。また、外部接続領域Bには、柱状端子24と同一層から形成される外部接続端子24xが配置される。さらに、アライメント領域Cには、柱状端子24と同一層から形成されるアライメントマークAMが配置される。アライメントマークAMの下にはビアホールは配置されておらず、アライメントマークAMは第3絶縁層33の平坦な上面に形成される。
図4の縮小平面図に示すように、アライメントマークAMは中央に開口部が配置されたドーナッツ状の形状で形成される。あるいは、アライメントマークAMを十字状などの形状で形成してもよい。 As shown in the reduced plan view of FIG. 4, the alignment mark AM is formed in a donut shape having an opening at the center. Alternatively, the alignment mark AM may be formed in a cross shape or the like.
次に説明する図7以降では、図4の第3配線層23から上側の領域を部分的に示して説明する。
In FIG. 7 and subsequent figures to be described next, a region above the
図7(a)に示すように、柱状端子24の露出面をウェットエッチングすることにより、柱状端子24の上面及び側面を粗化する。これにより、図7(b)の部分拡大断面図に示すように、柱状端子24の上面及び側面に粗化面RSが形成される。柱状端子24の粗化面RSの表面粗さ:Raは0.2μm〜1.0μmに設定される。
As shown in FIG. 7A, the upper surface and side surfaces of the
例えば、スプレー方式で柱状端子24の露出面にエッチング液を吹きかけることにより、柱状端子24の上面及び側面の全体を均一に粗化することができる。ウェットエッチングのエッチャントとしては、蟻酸系のエッチング液が使用される。柱状端子24のエッチング量は1μm程度以下である。
For example, the entire upper surface and side surfaces of the
このようにして、柱状端子24の上面及び側面を粗化面RSにする。このとき、外部接続端子24x及びアライメントマークAMの上面及び側面も同様に粗化面RSとなる。
In this way, the upper surface and the side surface of the
続いて、図8(a)及び(b)に示すように、第3絶縁層33の上に、柱状端子24、外部接続端子24x及びアライメントマークAMを被覆するようにスピンコータにより液状のポジ型の感光性樹脂層34aを塗布し、100℃程度の温度で加熱する。
Subsequently, as shown in FIGS. 8A and 8B, a liquid positive type liquid crystal is formed by a spin coater so as to cover the
感光性樹脂層34aの上面は、柱状端子24などのパターンの段差に対応して、柱状端子24などのパターン上で高くなりパターンの間で低くになるように起伏して形成される。
The upper surface of the
感光性樹脂層34aの厚みは、柱状端子24などのパターンの全体を被覆するように設定され、柱状端子24の高さが10μmの場合は、第3絶縁層33上で10μm程度になるように設定される。
The thickness of the
続いて、図9(a)及び(b)、図10(a)及び(b)に示すように、図8(a)及び(b)の感光性樹脂層24aの全面を現像液によって溶解させることにより、感光性樹脂層24aを厚みの途中まで除去して柱状端子24の上面を露出させる。感光性樹脂層24aは未露光の状態で現像液によってエッチングされる。現像液としては、例えば、TMAHが使用される。
Subsequently, as shown in FIGS. 9A and 9B and FIGS. 10A and 10B, the entire surface of the
通常、ポジ型の感光性樹脂層では、露光された部分が現像液による溶解速度が速くなることでパターンの形成が行われる。このとき、露光されていない部分の感光性樹脂層24aにおいても溶解速度はかなり遅いが現像液によって溶解される。
Usually, in a positive type photosensitive resin layer, a pattern is formed by increasing the dissolution rate of an exposed portion with a developer. At this time, the unexposed portion of the
本実施形態では、この特性を利用して感光性樹脂層24aの除去量を制御して、柱状端子24の上面を露出させた状態で、複数の柱状端子24の間に感光性樹脂層24aを残すことができる。
In the present embodiment, the
本実施形態と違って、ポジ型の感光性樹脂層24aに対して全面露光した後に現像液で除去すると、溶解速度が速すぎて除去量の制御が難しくなり、感光性樹脂層24aを十分に残すことは困難である。
Unlike the present embodiment, when the positive
このとき、図10(a)及び(b)に示すように、図9(a)及び(b)の感光性樹脂層24aの起伏の生じた上面が除去されて下がってくるため、柱状端子24の間の領域に上面が凹状曲面CSとなった感光性樹脂24aが残される。
At this time, as shown in FIGS. 10A and 10B, since the undulated upper surface of the
またこのとき、図10(b)の部分拡大断面図に注目すると、感光性樹脂層24aを現像液で除去する際に、柱状端子24の上面が露出した直後では、側面の粗化面RSのへこみ部に形成された微小な部分の感光性樹脂層24aが他の部分よりも溶解しやすい。
At this time, paying attention to the partially enlarged cross-sectional view of FIG. 10B, when the
このため、結果的に柱状端子24の側面の粗化面Rと感光性樹脂層24aとの界面から内部に多くの現像液が侵入する。
Therefore, as a result, a large amount of developer enters the inside from the interface between the roughened surface R on the side surface of the
これにより、柱状端子24の周囲の部分の感光性樹脂層24aに凹部CPが形成される。後述するように、感光性樹脂層34aの凹部CPは、はんだの外側への流出をせき止めるダムとして機能する。
As a result, a recess CP is formed in the
本願発明者は、柱状端子の上面及び側面が平滑面である場合は、柱状端子の周囲の感光性樹脂層の溶解速度は他の部分と同じであり、凹部は形成されないことを実際に確認した。 The inventor of the present application actually confirmed that when the upper surface and the side surface of the columnar terminal are smooth surfaces, the dissolution rate of the photosensitive resin layer around the columnar terminal is the same as that of other portions, and no recess is formed. .
その後に、図11(a)及び(b)に示すように、感光性樹脂層34aを温度:200℃の窒素雰囲気で加熱処理して硬化させる。
Thereafter, as shown in FIGS. 11A and 11B, the
これにより、柱状端子24の上面が露出した状態で、柱状端子24の周囲の部分に凹部CPが配置された保護絶縁層34が複数の柱状端子24の間に形成される。保護絶縁層34の凹部CPは、柱状端子24の側面の一部を露出して形成される。また、保護絶縁層34の凹部CPは、柱状端子22の上部側面と保護絶縁層24のへこみ面とによって形成される。
As a result, the protective insulating
保護絶縁層34の凹部CPの深さは、例えば、保護絶縁層34の最上面から1μm〜3μm程度である。また、保護絶縁層34の凹部CPの幅は、例えば2μm〜5μm程度である。
The depth of the concave portion CP of the protective insulating
柱状端子24の上面及び側面は粗化面RSとなっているため、保護絶縁層34はアンカー効果によって柱状端子24の側面と密着性よく形成される。
Since the upper surface and the side surface of the
また、図12(a)を加えて参照すると、保護絶縁層34の凹部CPは、平面視すると柱状端子24の外周に沿った周囲に環状に繋がって形成される。さらに、図12(b)の部分拡大平面図に示すように、図12(a)の保護絶縁層34の凹部CPの内面には、幅方向に延びる複数の筋状突起部Mが波打つように並んで形成されている。筋状突起部Mは、最下の底面BSよりも上側に突出しており、複数の筋状突起部Mの間の領域に底面BSが分割されるように配置されている。
12A, the recess CP of the protective insulating
これにより、保護絶縁層34の凹部CPの底面側が凹凸となっている。このため、はんだが凹部CP内に流出してせき止められる際に、アンカー効果によってはんだが凹部CP内の保護絶縁層34の上に密着性よく形成される。
Thereby, the bottom surface side of the concave portion CP of the protective insulating
本願発明者の実験結果によれば、前述した図7(b)で説明した柱状端子24の金属めっき層24bの粗化面RSの表層には、ひび割れしたような微細な筋状溝が多数形成されていることが確認された。
According to the experiment result of the inventor of the present application, many fine streak-like grooves that are cracked are formed on the surface layer of the roughened surface RS of the
図12(b)の部分拡大平面図では、柱状端子24の側面の筋状溝Gが描かれている。図12(b)の保護絶縁層34の凹部CP内の筋状突起部Mは、金属めっき層24bの表層の筋状溝Gの部分に現像液が多く供給されることに基づいて形成されると推測される。
In the partially enlarged plan view of FIG. 12B, a streak-like groove G on the side surface of the
12(c)は、図12(a)及び(b)の保護絶縁層34の凹部CPの全体の様子を模式的に示した斜視図である。図12(b)に図12(c)の斜視図を加えて参照すると、凹部C内の保護絶縁層34のへこみ面に多数の筋状突起部Mと筋状溝Gとが並んで配置されて、筋状の凹凸Cxが形成されている。
12 (c) is a perspective view schematically showing the overall state of the concave portion CP of the protective insulating
上記した例では、柱状端子24を被覆する絶縁層としてポジ型の感光性樹脂層34aを使用したが、ネガ型の感光性樹脂層を使用してもよい。この場合は、ポジ型とは逆に、ネガ型の感光性樹脂層に対して全面露光することで現像液による溶解速度がかなり遅くなり、除去量を同様に制御することができる。
In the above-described example, the positive
あるいは、柱状端子24を被覆する絶縁層として非感光性樹脂層を使用し、最適なウェットエッチャントによって除去してもよい。
Alternatively, a non-photosensitive resin layer may be used as an insulating layer covering the
各種の絶縁層を使用しても、柱状端子24の粗化面RSの作用によって柱状端子24の周囲の絶縁層に凹部が同様に形成される。
Even if various insulating layers are used, a concave portion is similarly formed in the insulating layer around the
次いで、図13(a)及び(b)に示すように、柱状端子24及び保護絶縁層34の各上面を等方性の酸素(O2)プラズマによって処理する。
Next, as shown in FIGS. 13A and 13B, the upper surfaces of the
酸素プラズマ処理により、柱状端子24の上面の粗化面RSのへこみ部に残った保護絶縁層34の有機物の残渣が除去される。さらに、酸素プラズマ処理により、保護絶縁層34の凹部CP内の柱状端子24の側面の粗化面RSのへこみ部に残った保護絶縁層34の有機物の残渣が除去される。
By the oxygen plasma treatment, the organic residue of the protective insulating
また、酸素プラズマ処理により、柱状端子24の上面のはんだの濡れ性を向上させることができる。このとき同時に、保護絶縁層34の上面のはんだの濡れ性も向上するが、はだは保護絶縁層34の凹部CPでせき止められるため、保護絶縁層34の上面でのはんだの流出が防止される。
Moreover, the wettability of the solder on the upper surface of the
酸素プラズマで処理することにより、保護絶縁層34の上面の表面粗さ:Raは、10nm〜30nmとなる。酸素プラズマ処理を行う前の保護絶縁層34の上面の表面粗さ:Raは、2nm〜5nmである。
By processing with oxygen plasma, the surface roughness Ra of the upper surface of the protective insulating
このように、酸素プラズマ処理を行うことにより、柱状端子24の粗化面RSをクリーンな状態で露出させることができる。これより、はんだが接触する柱状端子24の面積を増加させることができるため、はんだの接続強度を向上させることができる。
Thus, by performing oxygen plasma treatment, the roughened surface RS of the
以上により、図14(a)に示すように、実施形態の配線基板1が製造される。図14(a)では配線基板1の全体が描かれている。
As described above, as shown in FIG. 14A, the
図14(a)に示すように、実施形態の配線基板1では、前述した図3で説明した配線部材1aを備えている。配線部材1aの第2絶縁層32の上に、第2配線層22の接続部上に第2ビアホールVH2が配置された第3絶縁層33が形成されている。
As shown in FIG. 14A, the
配線基板1には、電子部品搭載領域A、外部接続領域B、及びアライメント領域Cが画定されている。電子部品搭載領域Aの第3絶縁層33の上には、第2ビアホールVH2内のビア導体を介して第2配線層22に接続される柱状端子24が形成されている。
In the
また、外部接続領域Bの第3絶縁層33の上には、第2ビアホールVH2内のビア導体を介して第2配線層22に接続される外部接続端子24xが形成されている。
On the third insulating
さらに、アライメント領域Cの第3絶縁層33の上には、ドーナッツ状のアライメントマークAMが形成されている。
Further, a donut-shaped alignment mark AM is formed on the third insulating
また、複数の柱状端子24の間の領域と、外部接続端子24x及びアライメントマークAMの横方向の領域とに保護絶縁層34が形成されている。保護絶縁層34の上面の高さは柱状端子24の上面の高さよりも低く設定される。また、保護絶縁層34の上面は複数の柱状端子24などの間の領域で凹状曲面CSとなって形成されている。
Further, a protective insulating
そして、柱状端子24、外部接続端子24x及びアライメントマークAMの各上面が保護絶縁層34から露出している。
The upper surfaces of the
図14(b)の部分拡大断面図に示すように、柱状端子24の上面及び側面は粗化面RSとなっている。また同様に、外部接続端子24x及びアライメントマークAMの上面及び側面も粗化面RSとなっている。
As shown in the partially enlarged sectional view of FIG. 14B, the upper surface and the side surface of the
さらに、柱状端子24の周囲の部分の保護絶縁層34に環状の凹部CPが形成されている。保護絶縁層34の凹部CPは、柱状端子24の側面の一部を露出して形成される。また同様に、外部接続端子24x及びアライメントマークAMの周囲の部分の保護絶縁層34にも環状の凹部CPが形成されている。
Further, an annular recess CP is formed in the protective insulating
前述した製造方法で説明したように、本実施形態の配線基板1では、感光性樹脂層34aの起伏した上面から厚みの途中まで除去することにより、セルフアラインで柱状端子24の上面の全体を露出させている。
As described in the manufacturing method described above, in the
これにより、位置合わせが不要になるため、配置ピッチが40μm程度の微細な柱状端子24を採用することができ、高性能な半導体チップの実装に対応することができる。
This eliminates the need for alignment, so that the
また、上記した理由により、複数の柱状端子24の間の領域において、断面でみると保護絶縁層34の上面は左右対称の凹状曲面CPとなって形成される。
For the reason described above, the upper surface of the protective insulating
次に、図14(a)の配線基板1に電子部品を搭載して電子部品装置を構築する方法について説明する。
Next, a method for constructing an electronic component device by mounting electronic components on the
まず、図15に示すように、まず、電子部品として、下面側にはんだバンプ42を備えた第1半導体チップ40を用意する。第1半導体チップ40としては、例えばCPUチップが使用される。
First, as shown in FIG. 15, first, a
そして、部品マウンタによって、アライメントマークAMを画像認識することに基づいて、第1半導体チップ40のはんだバンプ42を配線基板1の柱状端子24の上に位置合わせして配置する。配線基板1の柱状端子24の配置ピッチは、半導体チップ40のはんだバンプ42の配置ピッチに対応している。はんだバンプ42としては、例えば、錫(Sn)−銀(Ag)系の鉛フリーはんだが使用される。
Then, based on the image recognition of the alignment mark AM by the component mounter, the solder bumps 42 of the
さらに、260℃程度の温度でリフロー加熱してはんだバンプ42を溶融させることにより、第1半導体チップ40のはんだバンプ42を配線基板1の柱状端子24にフリップチップ接続する。
Further, the solder bumps 42 are melted by reflow heating at a temperature of about 260 ° C., whereby the solder bumps 42 of the
図16は図15の配線基板1の柱状端子24を含む領域の部分拡大断面図である。図16を加えて参照すると、第1半導体チップ40のはんだバンプ42が溶融する際に、柱状端子24の周囲の保護絶縁層34の凹部CPがはんだの流出をせき止めるダムとして機能する。
16 is a partially enlarged sectional view of a region including the
これにより、はんだバンプ42は保護絶縁層34の凹部CPでせき止められ、保護絶縁層34の凹部CPよりも外側領域にはんだが流出することが防止される。よって、第1半導体チップ40のはんだバンプ42が狭ピッチで配置される場合であっても、はんだバンプ42の間で電気ショートが発生することが防止される。
As a result, the
また、配線基板1の柱状端子24の接続部となる上面を粗化面RSとし、かつO2プラズマ処理を行ってはんだの濡れ性を向上させている。これにより、柱状端子24の上に第1半導体チップ40のはんだバンプ42が密着性よく接続される。
Further, the upper surface to which the connection portion of the
さらには、保護絶縁層34の凹部CPを含む上面にもO2プラズマ処理を行ってはんだの濡れ性を向上させている。これにより、保護絶縁層34の凹部CPにも第1半導体チップ40のはんだバンプ42が密着性よく形成される。
Furthermore, the wettability of the solder is improved by performing O 2 plasma treatment on the upper surface of the protective insulating
このように、本実施形態では、柱状端子24と第1半導体チップ40のはんだバンプ42との間のみで密着強度を確保する構造よりも密着性を強化することができ、さらなる信頼性の向上を図ることができる。
As described above, in the present embodiment, the adhesion can be strengthened more than the structure in which the adhesion strength is ensured only between the
しかも、保護絶縁層34のはんだの濡れ性を向上させるとしても、はんだの流出を防止するダムとして凹部CPが形成されているため、はんだの密着性向上とはんだの流出防止との機能を併せもつ構造となる。
In addition, even if the wettability of the solder of the protective insulating
以上により、配線基板1の上に半導体チップ40がフリップチップ接続されて構築される実施形態の電子部品装置2が得られる。半導体チップ40と配線基板1との間にアンダーフィル樹脂を充填してもよい。
As described above, the
次いで、図17に示すように、上側電子部品装置4を用意する。上側電子部品装置4は、上側配線基板3と第2半導体チップ50とを備えている。上側配線基板3では、基板60の両面側に配線層62がそれぞれ形成されている。両面側の配線層62は基板60に形成されたスルーホールTHの側面のスルーホールめっき層64を介して相互接続されている。スルーホールTHの残りの孔には樹脂体Rが充填されている。
Next, as shown in FIG. 17, the upper electronic component device 4 is prepared. The upper electronic component device 4 includes an
基板60の両面側には、配線層62の接続部上に開口部66aが設けられたソルダレジスト層66がそれぞれ形成されている。
On both sides of the
また、第2半導体チップ50のバンプ電極52が上側配線基板3の配線層62にフリップチップ接続されている。第2半導体チップ50は、例えば、メモリチップである。さらに、上側配線基板3の下面側の配線層62にはんだバンプ68が形成されている。第2半導体チップ50と上側配線基板3との間にアンダーフィル樹脂を充填してもよい。
Further, the
そして、図18を加えて参照すると、部品マウンタによって、アライメントマークAMを画像認識することに基づいて、上側電子部品装置4のはんだバンプ68を配線基板1の外部接続端子24xの上に位置合わせして配置する。
Then, referring to FIG. 18 in addition, the component mounter aligns the
さらに、リフロー加熱することにより、上側電子部品装置4のはんだバンプ68を配線基板1の外部接続端子24xに接続する。これにより、上側電子部品装置4の下側領域に第1半導体チップが収容される。
Further, the solder bumps 68 of the upper electronic component device 4 are connected to the
このとき、図18に示すように、配線基板1の外部接続端子24x及びその周囲の構造は柱状端子24と同じであるため、前述した図15の工程と同様に、上側電子部品装置4のはんだバンプ68を配線基板1の外部接続端子24xに密着性よくかつ信頼性よく接続することができる。
At this time, as shown in FIG. 18, since the
以上により、図18に示すように、電子部品装置2の上にはんだバンプ68を介して上側電子部品装置4が積層されて構築される実施形態の積層型の電子部品装置5が得られる。
As described above, as shown in FIG. 18, the multilayer
図18の積層型の電子部品装置5は好適な一例であり、実施形態の図14(a)の配線基板1を使用して各種の構造の電子部品装置を構築することができる。
The laminated
例えば、配線基板1の上に複数のCPUチップを横方向に並べてフリップチップ接続し、配線基板1の上にCPUチップを収容するようにメモリモジュールやCSPをはんだバンプを介して積層してもよい。あるいは、配線基板1上の半導体チップの横方向にチップキャパシタなどの受動素子を実装してもよい。
For example, a plurality of CPU chips may be arranged in a horizontal direction on the
1…配線基板、1a…配線部材、2…電子部品装置、3…上側配線基板、4…上側電子部品装置、5…積層型の電子部品装置、10…コア基板、12,64…スルーホールめっき層、14,66…ソルダレジスト層、16…めっきレジスト層、14a,16a,66a…開口部、21…第1配線層、22…第2配線層,23…第3配線層、24…柱状端子、24x…外部接続端子、24a…シード層、24b…金属めっき層、31…第1絶縁層,32…第2絶縁層,33…第3絶縁層、34…保護絶縁層、34a…感光性樹脂層、40…第1半導体チップ、42…はんだバンプ、50…第2半導体チップ、52…バンプ電極、60…基板、62…配線層、A…電子部品搭載領域、B…外部接続領域、BS…底面、C…アライメント領域、AM…アライメントマーク、CP…凹部、Cx…凹凸、G…筋状溝、M…筋状突起部、R…樹脂体、RS…粗化面、TH…スルーホール、VH1,VH2,VH3…ビアホール。
DESCRIPTION OF
Claims (8)
前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、
前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部と
を有することを特徴とする配線基板。 A plurality of terminals whose upper and side surfaces are roughened;
An insulating layer formed between the terminals in a state where the upper surface of the terminal is exposed;
A wiring board having a recess formed in the insulating layer around the terminal and exposing a part of a side surface of the terminal.
前記端子の上面が露出した状態で前記端子の間に形成され、上面が凹状曲面となった絶縁層と、
前記端子の周囲の前記絶縁層に形成され、前記端子の側面の一部を露出する凹部と
を備えた配線基板と、
前記配線基板の端子の上面から前記凹部内に配置されたはんだを介して前記配線基板の端子に接続された電子部品と
を有することを特徴とする電子部品装置。 A plurality of terminals whose upper and side surfaces are roughened;
An insulating layer formed between the terminals in a state where the upper surface of the terminal is exposed;
A wiring board comprising a recess formed in the insulating layer around the terminal and exposing a part of a side surface of the terminal;
An electronic component device comprising: an electronic component connected to a terminal of the wiring board via solder disposed in the recess from an upper surface of the terminal of the wiring board.
前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、
前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程とを有することを特徴とする配線基板の製造方法。 A step of roughening the upper surface and side surfaces of the plurality of terminals of the wiring member;
On the wiring member, the step of covering the terminal and forming an insulating layer whose upper surface undulates corresponding to the step of the terminal;
By removing the insulating layer from the upper surface to the middle of the thickness, the upper surface of the terminal is exposed, leaving the insulating layer having a concave curved upper surface between the terminals, and surrounding the terminal. And a step of obtaining a recess exposing a part of the side surface of the terminal in the insulating layer.
前記絶縁層を上面から厚みの途中まで除去する工程において、前記ポジ型の感光性樹脂層を未露光の状態で現像液によって溶解させることを特徴とする請求項5に記載の配線基板の製造方法。 In the step of forming the insulating layer, the insulating layer is a positive photosensitive resin layer,
6. The method of manufacturing a wiring board according to claim 5, wherein, in the step of removing the insulating layer from the upper surface to the middle of the thickness, the positive photosensitive resin layer is dissolved in a developer in an unexposed state. .
前記配線部材の上に、前記端子を被覆すると共に、前記端子の段差に対応して上面が起伏する絶縁層を形成する工程と、
前記絶縁層を上面から厚みの途中まで除去することにより、前記端子の上面を露出させた状態で、前記端子の間に上面が凹状曲面となった前記絶縁層を残すと共に、前記端子の周囲の前記絶縁層に前記端子の側面の一部を露出する凹部を得る工程と
を含む方法により配線基板を製造する工程と、
電子部品をはんだを介して前記配線基板の端子に接続する工程と
を有する電子部品装置の製造方法。 A step of roughening the upper surface and side surfaces of the plurality of terminals of the wiring member;
On the wiring member, the step of covering the terminal and forming an insulating layer whose upper surface undulates corresponding to the step of the terminal;
By removing the insulating layer from the upper surface to the middle of the thickness, the upper surface of the terminal is exposed, leaving the insulating layer having a concave curved upper surface between the terminals, and surrounding the terminal. Producing a wiring board by a method comprising a step of obtaining a recess exposing a part of a side surface of the terminal in the insulating layer;
And a step of connecting the electronic component to the terminal of the wiring board via solder.
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