JP2016143206A

JP2016143206A - Semiconductor integrated circuit

Info

Publication number: JP2016143206A
Application number: JP2015017949A
Authority: JP
Inventors: 律草場; Ritsu Kusaba; 享邦西田; Takakuni Nishida; 充郎池田; Mitsuro Ikeda; 淳清水; Atsushi Shimizu
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2015-01-30
Filing date: 2015-01-30
Publication date: 2016-08-08

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit configured to reduce power consumption, while reducing the influence on a circuit scale.SOLUTION: A semiconductor integrated circuit includes: a block formed of a plurality of sub-blocks with power switches connected thereto for power gating; and a control circuit which turns off power switches connected to unused sub-blocks, for power gating, to shut off power supplied to the unused sub-blocks before the block is started.SELECTED DRAWING: Figure 1

Description

本発明は、消費電力を削減する回路機能を有する半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit having a circuit function for reducing power consumption.

近年では、微細化技術による半導体集積回路の消費電力の削減効果は限界に達しつつある。その一方で、半導体集積回路に搭載する回路規模の増大はとどまらず、半導体集積回路を動作させるためには、さらに消費電力を削減する必要がある。そのためには、微細化技術のみならず、消費電力を削減するための回路機能を内蔵する必要がある。この種の回路機能を実現する手法としては、いわゆるゲーティングによる方法とスケーリングによる方法とに大別される。 In recent years, the effect of reducing the power consumption of semiconductor integrated circuits by miniaturization technology has reached its limit. On the other hand, the increase in circuit scale mounted on a semiconductor integrated circuit is not limited, and it is necessary to further reduce power consumption in order to operate the semiconductor integrated circuit. For this purpose, it is necessary to incorporate not only a miniaturization technique but also a circuit function for reducing power consumption. Methods for realizing this type of circuit function are roughly classified into a so-called gating method and a scaling method.

また、ゲーティングによる方法には、既存技術として、消費電力の要因である供給電力を停止させることにより消費電力を削減するパワーゲーティング（PG; Power Gating）による方法（例えば、非特許文献１参照）と、供給クロックを停止させるクロックゲーティング（CG; Clock Gating）による方法とがある。また、スケーリングによる方法には、既存技術として、供給電源を適用的に変動させるＡＶＳ(Adaptive Voltage Scaling)（例えば、非特許文献３参照）と、供給電圧と供給クロック周波数を動的に変化させるＤＶＦＳ(Dynamic Voltage and Frequency Scaling)（例えば、非特許文献４参照）とがある。 In addition, as a method using gating, as an existing technique, a method using power gating (PG) that reduces power consumption by stopping supply power that is a factor of power consumption (see, for example, Non-Patent Document 1). And a method by clock gating (CG) that stops the supply clock. In addition, the scaling method includes, as existing technologies, AVS (Adaptive Voltage Scaling) (for example, refer to Non-Patent Document 3) for adaptively changing the power supply, and DVFS for dynamically changing the supply voltage and the supply clock frequency. (Dynamic Voltage and Frequency Scaling) (for example, see Non-Patent Document 4).

F. Ge, P. Jain, K. Choi “Ultra-low power and high speed design and implementation of AES and SHA1 hardware cores in 65 nanometer CMOS technology,” IEEE International Conference on Electro/Information Technology, 2009, pp. 405-410.F. Ge, P. Jain, K. Choi “Ultra-low power and high speed design and implementation of AES and SHA1 hardware cores in 65 nanometer CMOS technology,” IEEE International Conference on Electro / Information Technology, 2009, pp. 405- 410. M. Nikolic, M. Katona, M. “Improve the automatic clock gating insertion in ASIC synthesis process using optimal enable function selection,” 2010 5th European Conference on Circuits and Systems for Communications (ECCSC), 2010, pp. 131-134.M. Nikolic, M. Katona, M. “Improve the automatic clock gating insertion in ASIC synthesis process using optimal enable function selection,” 2010 5th European Conference on Circuits and Systems for Communications (ECCSC), 2010, pp. 131-134. Yuejian Wu, S. Thomson, Han Sun, D. Krause, Song Yu, G. Kurio, “Free Razor: A novel adaptive voltage scaling low power technique for data path SoC designs”, 2012 IEEE International SOC Conference (SOCC), 2012, pp. 33-38.Yuejian Wu, S. Thomson, Han Sun, D. Krause, Song Yu, G. Kurio, “Free Razor: A novel adaptive voltage scaling low power technique for data path SoC designs”, 2012 IEEE International SOC Conference (SOCC), 2012 , pp. 33-38. Tong Xu, Peng Li, “Design and optimization of power gating for DVFS applications,” 13th International Symposium on Quality Electronic Design (ISQED), 2012, pp. 391-397.Tong Xu, Peng Li, “Design and optimization of power gating for DVFS applications,” 13th International Symposium on Quality Electronic Design (ISQED), 2012, pp. 391-397.

上述のように消費電力削減のための既存技術による複数の回路機能が存在する中で、これらの回路機能を組み合わせて消費電力を削減する方法は殆ど検討されていない。微細化技術による消費電力の削減効果が限界に達しつつ状況において、上述の消費電力削減のための複数の回路機能を半導体集積回路に内蔵することにより、さらに消費電力を削減できる余地もある。ただし、この場合、半導体集積回路の消費電力を効果的に削減するために、上述の消費電力削減のための複数の回路機能を動的に選択する必要がある。 As described above, there are a plurality of circuit functions based on the existing technology for reducing power consumption, and methods for reducing power consumption by combining these circuit functions have not been studied. In a situation where the effect of reducing power consumption by miniaturization technology is reaching its limit, there is room for further reduction in power consumption by incorporating the above-described plurality of circuit functions for reducing power consumption in a semiconductor integrated circuit. However, in this case, in order to effectively reduce the power consumption of the semiconductor integrated circuit, it is necessary to dynamically select a plurality of circuit functions for reducing the power consumption described above.

しかしながら、上述の消費電力削減のための複数の回路機能を動的に選択するための判定回路等を半導体集積回路に搭載すれば、回路規模や設計の複雑度が増大する。この結果、上記判定回路等により回路規模が増えた分だけ、逆に消費電力が増大するおそれがある。しかも、回路規模の増大により、信頼性が低下するおそれもある。 However, if a determination circuit or the like for dynamically selecting a plurality of circuit functions for reducing power consumption is mounted on a semiconductor integrated circuit, the circuit scale and the design complexity increase. As a result, there is a risk that the power consumption increases conversely by the increase in circuit scale due to the determination circuit or the like. In addition, the reliability may decrease due to an increase in circuit scale.

本発明は、上記課題に鑑みてなされたものであり、回路規模に与える影響を抑制しつつ、消費電力を抑制することができる半導体集積回路を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor integrated circuit capable of suppressing power consumption while suppressing an influence on a circuit scale.

本発明の一態様による半導体集積回路は、パワーゲーティングを実施するためのパワースイッチが接続された複数のサブブロックからなるブロックと、前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、を備えたことを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to one embodiment of the present invention includes a block including a plurality of sub-blocks to which a power switch for performing power gating is connected and a non-block among the plurality of sub-blocks before the block operates. A control circuit that cuts off power supply to the unused sub-block by applying power gating by turning off a power switch connected to the used sub-block, Have

本発明の一態様による半導体集積回路は、パワーゲーティングを実施するためのパワースイッチが接続されると共にクロックゲーティングを実施するための機能を有する複数のサブブロックからなるブロックと、前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断すると共に、前記ブロックの作動中に、前記複数のサブブロックのうち、前記不使用のサブブロック以外のサブブロックにおいてクロックゲーティングを機能させる制御回路と、を備えたことを特徴とする半導体集積回路の構成を有する。 According to one embodiment of the present invention, a semiconductor integrated circuit is connected to a power switch for performing power gating and includes a block including a plurality of sub-blocks having a function for performing clock gating, and the block operates. Before turning off a power switch connected to an unused sub-block of the plurality of sub-blocks and applying power gating to cut off power supply to the unused sub-block, And a control circuit that allows clock gating to function in sub-blocks other than the unused sub-block among the plurality of sub-blocks during operation.

本発明の一態様による半導体集積回路は、クロックゲーティングを実施するための機能を有する複数の第１サブブロックとパワーゲーティングを実施するためのパワースイッチが接続された複数の第２サブブロックとからなるブロックと、前記ブロックが作動する前に、前記複数の第２サブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、を備えたことを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to an aspect of the present invention includes a plurality of first sub-blocks having a function for performing clock gating and a plurality of second sub-blocks to which a power switch for performing power gating is connected. And before the block is activated, the power switch connected to the unused sub-block among the plurality of second sub-blocks is turned off to apply power gating, and the unused sub-block And a control circuit for cutting off power supply to the semiconductor integrated circuit.

換言すれば、本発明は、次のように表現することもできる。
本発明の一態様による半導体集積回路は、複数（Ｎ個）のサブブロックからなるブロックを備えた半導体集積回路あって、前記（Ｎ個）サブブロックは、パワーゲーティング用回路を設けた構成となっており、一部（ｋ個（０＜ｋ））の多重化サブブロックについては、当該ブロックを動作させる前にパワーゲーティング用回路を動作させることによりパワーゲーティングを適用することを特徴とする半導体集積回路の構成を有する。 In other words, the present invention can also be expressed as follows.
A semiconductor integrated circuit according to an aspect of the present invention is a semiconductor integrated circuit including a block including a plurality (N) of sub-blocks, and the (N) sub-blocks are provided with a power gating circuit. In some cases (k (0 <k)) of multiplexed sub-blocks, power gating is applied by operating a power gating circuit before operating the block. It has a circuit configuration.

本発明の一態様による半導体集積回路は、複数（Ｎ個）のサブブロックからなるブロックを備えた半導体集積回路であって、前記（Ｎ個）サブブロックは、パワーゲーティング用回路及びクロックゲーティング用回路を設けた構成となっており、一部（ｋ個（０＜ｋ））の多重化サブブロックについては、当該ブロックを動作させる前にパワーゲーティング用回路を動作させることによりパワーゲーティングを適用し、その他（Ｎ−ｋ個）のサブブロックについては、動作中にクロックゲーティング用回路を動作させることによりクロックゲーティングを適用することを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to one embodiment of the present invention is a semiconductor integrated circuit including a block including a plurality (N) of sub-blocks, and the (N) sub-blocks are for power gating and clock gating. For some (k (0 <k)) multiplexed sub-blocks, power gating is applied by operating the power gating circuit before operating the block. The other (Nk) sub-blocks have a semiconductor integrated circuit configuration in which clock gating is applied by operating a clock gating circuit during operation.

本発明の一態様による半導体集積回路は、複数（Ｎ個）の多重化サブブロックからなるブロックを備えた半導体集積回路であって、前記一部（ｋ個（０＜ｋ））のサブブロックは、パワーゲーティング用回路を有さずクロックゲーティング用回路のみを設けた構成となっており、その他（Ｎ−ｋ個）のサブブロックはパワーゲーティング用回路を設けた構成となっており、その他（Ｎ−ｋ個）のサブブロックの一部については、当該ブロックを動作させる前にパワーゲーティング用回路を動作させることによりパワーゲーティングを適用することを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to an aspect of the present invention is a semiconductor integrated circuit including a block including a plurality (N) of multiplexed sub-blocks, and the partial (k (0 <k)) sub-blocks are The power gating circuit is not provided, and only the clock gating circuit is provided. The other (N−k) sub-blocks are provided with the power gating circuit. Some of the (N−k) sub-blocks have a semiconductor integrated circuit structure in which power gating is applied by operating a power gating circuit before operating the block.

本発明によれば、回路規模に与える影響を抑制しつつ、消費電力を抑制することができる。 According to the present invention, it is possible to suppress power consumption while suppressing the influence on the circuit scale.

本発明の第１実施形態による半導体集積回路の構成例を示すブロック図である。1 is a block diagram illustrating a configuration example of a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の第１実施形態による半導体集積回路の動作例を説明するための図である。It is a figure for demonstrating the operation example of the semiconductor integrated circuit by 1st Embodiment of this invention. 本発明の第１実施形態による半導体集積回路の他の動作例を説明するための図である。It is a figure for demonstrating the other operation example of the semiconductor integrated circuit by 1st Embodiment of this invention. 本発明の第２実施形態による半導体集積回路の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the semiconductor integrated circuit by 2nd Embodiment of this invention. 本発明の第２実施形態による半導体集積回路の消費電力推定フローの一例を示すフローチャートである。It is a flowchart which shows an example of the power consumption estimation flow of the semiconductor integrated circuit by 2nd Embodiment of this invention. 本発明の第３実施形態による半導体集積回路の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the semiconductor integrated circuit by 3rd Embodiment of this invention. 本発明の第３実施形態の他の例による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by the other example of 3rd Embodiment of this invention. 本発明の第３実施形態の更なる他の例による半導体集積回路の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor integrated circuit by the further another example of 3rd Embodiment of this invention. 本発明の第４実施形態による半導体集積回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the semiconductor integrated circuit by 4th Embodiment of this invention. 本発明の第５実施形態による半導体集積回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the semiconductor integrated circuit by 5th Embodiment of this invention. 本発明の第６実施形態による半導体集積回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the semiconductor integrated circuit by 6th Embodiment of this invention. 本発明の第７実施形態による半導体集積回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the semiconductor integrated circuit by 7th Embodiment of this invention. 本発明の第８実施形態による半導体集積回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the semiconductor integrated circuit by 8th Embodiment of this invention. 本発明の実施形態による半導体集積回路の効果の一例を示す図である。It is a figure which shows an example of the effect of the semiconductor integrated circuit by embodiment of this invention.

以下、図面を参照して、本発明の実施形態を説明する。
なお、以下の説明において、不使用のサブブロックとは、半導体集積回路に備えられたサブブロックのうち、所望の機能を実現するために使用されないサブブロックを指し、使用されるサブブロックとは、所望の機能を実現するために使用されるサブブロックを指す。また、パワーゲーティングなる用語は、半導体集積回路の任意の回路要素に対する電力供給を遮断することにより、半導体集積回路の消費電力の削減を図るための手法を指す。更に、クロックゲーティングなる用語は、任意の回路要素の動作クロックを一時的に遮断することにより、消費電力の削減を図るための手法を指す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the following description, an unused sub-block refers to a sub-block that is not used for realizing a desired function among sub-blocks provided in a semiconductor integrated circuit. It refers to a sub-block used to realize a desired function. The term power gating refers to a technique for reducing power consumption of a semiconductor integrated circuit by cutting off power supply to an arbitrary circuit element of the semiconductor integrated circuit. Furthermore, the term clock gating refers to a technique for reducing power consumption by temporarily interrupting an operation clock of an arbitrary circuit element.

（第１の実施形態）
通常、ＡＳＩＣ(Application Specific Integrated Circuit)等の半導体集積回路は、複数の回路ブロック（以下、ブロックと称す。）を備えている。ここで、ブロックとは、ＡＳＩＣ等の半導体集積回路の機能を実現するための要素回路であり、ブロックは階層的に複数のサブブロックから構成されている。ブロックに含まれる複数のサブブロックを選択的に組み合わせることにより、そのブロックの回路機能が実現される。 (First embodiment)
Usually, a semiconductor integrated circuit such as an ASIC (Application Specific Integrated Circuit) includes a plurality of circuit blocks (hereinafter referred to as blocks). Here, the block is an element circuit for realizing the function of a semiconductor integrated circuit such as an ASIC, and the block is hierarchically composed of a plurality of sub-blocks. By selectively combining a plurality of sub-blocks included in a block, the circuit function of that block is realized.

この種の半導体集積回路は、多様な回路機能を実現する必要上、ブロックおよびサブブロックの個数に余裕を持たせている。使用者（例えば、半導体集積回路を使用して所望の機能を有するシステムを設計するシステム設計者）は、所望の機能を実現するために必要とされる半導体集積回路のブロックおよびサブブロックの個数を把握しており、半導体集積回路に備えられた複数のブロックおよびサブブロックの一部または全部を用いて所望の回路機能を実現する。この場合、半導体集積回路のブロックに含まれる複数のサブブロックの全部を使用することは稀であり、不使用のサブブロックが存在する。このため、第１実施形態では、ブロックの動作前に不使用のサブブロックに対してパワーゲーティングを適用することにより、不使用のサブブロックにおける消費電力の発生を防止する。 This type of semiconductor integrated circuit has a sufficient number of blocks and sub-blocks in order to realize various circuit functions. A user (for example, a system designer who designs a system having a desired function using a semiconductor integrated circuit) determines the number of blocks and sub-blocks of the semiconductor integrated circuit required to realize the desired function. A desired circuit function is realized by using a part or all of a plurality of blocks and sub-blocks provided in the semiconductor integrated circuit. In this case, it is rare to use all of the plurality of sub-blocks included in the block of the semiconductor integrated circuit, and there are unused sub-blocks. For this reason, in the first embodiment, power gating is applied to unused sub-blocks before the operation of the block, thereby preventing power consumption in the unused sub-blocks.

以下、上記のブロックおよびサブブロックとして、多重化ブロックおよび多重化サブブロックを備える場合を例として、本発明の第１実施形態を説明する。
図１は、本発明の第１実施形態による半導体集積回路１００の構成例を示すブロック図である。半導体集積回路１００は、多重化ブロック１１０と制御回路１２０とを備えている。このうち、多重化ブロック１１０は、複数のストリームデータＰＥＳ０〜ＰＥＳ７を多重化してトランスポートストリームデータＴＳ（例えば、ＭＰＥＧ２−ＴＳまたはＭＭＴフォーマットのストリームデータ）を出力する回路ブロックである。ストリームデータＰＥＳ０〜ＰＥＳ７のぞれぞれは、パケット化されたエレメンタリストリーム（PES: Packetized Elementary Stream）であり、映像ＰＥＳ、音声ＰＥＳ、ユーザデータＰＥＳの何れかである。ただし、この例に限定されず、ストリームデータＰＥＳ０〜ＰＥＳ７は、任意のデータ列であり得る。また、入力されるストリームデータの数も任意に設定し得る。 Hereinafter, the first embodiment of the present invention will be described by taking, as an example, a case in which a multiplexed block and a multiplexed sub block are provided as the above blocks and sub blocks.
FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit 100 according to the first embodiment of the present invention. The semiconductor integrated circuit 100 includes a multiplexing block 110 and a control circuit 120. Among these, the multiplexing block 110 is a circuit block that multiplexes a plurality of stream data PES0 to PES7 and outputs transport stream data TS (for example, MPEG2-TS or MMT format stream data). Each of the stream data PES0 to PES7 is a packetized elementary stream (PES: Packetized Elementary Stream), and is any one of a video PES, an audio PES, and user data PES. However, the present invention is not limited to this example, and the stream data PES0 to PES7 may be arbitrary data strings. Also, the number of input stream data can be arbitrarily set.

多重化ブロック１１０は、パワーゲーティングを実施するための複数のパワースイッチ１１１０〜１１１７と、複数の多重化サブブロック１１２０〜１１２７とを備えている。多重化サブブロックの数は任意に設定し得る。複数の多重化サブブロック１１２０〜１１２７には、それぞれ、複数のパワースイッチ１１１０〜１１１７が接続されている。 The multiplexing block 110 includes a plurality of power switches 1110 to 1117 for implementing power gating, and a plurality of multiplexing sub blocks 1120 to 1127. The number of multiplexed sub-blocks can be set arbitrarily. A plurality of power switches 1110 to 1117 are connected to the plurality of multiplexing sub blocks 1120 to 1127, respectively.

具体的には、多重化サブブロック１１２０の電源端子（図示なし）には、電源電圧ＶＤＤを供給するための電源配線がパワースイッチ１１１０を介して接続されている。また、多重化サブブロック１１２１の電源端子（図示なし）には、電源電圧ＶＤＤを供給するための電源配線がパワースイッチ１１１１を介して接続されている。以下同様にして、多重化サブブロック１１２７の電源端子（図示なし）には、電源電圧ＶＤＤを供給するための電源配線がパワースイッチ１１１７を介して接続されている。 Specifically, a power supply wiring for supplying a power supply voltage VDD is connected to a power supply terminal (not shown) of the multiplexing sub block 1120 via a power switch 1110. In addition, a power supply wiring for supplying a power supply voltage VDD is connected to a power supply terminal (not shown) of the multiplexing sub block 1121 via a power switch 1111. Similarly, a power supply line for supplying a power supply voltage VDD is connected to a power supply terminal (not shown) of the multiplexed sub-block 1127 via a power switch 1117.

複数の多重化サブブロック１１２０〜１１２７の入力部には、それぞれ、外部からストリームデータＰＥＳ０〜ＰＥＳ７が供給される。ただし、不使用の多重化サブブロックにはストリームデータは入力されない。また、複数の多重化サブブロック１１２０〜１１２７の出力部は共通接続されて多重化ブロック１１０の出力端子（図示なし）に接続されている。 Stream data PES0 to PES7 are externally supplied to the input units of the plurality of multiplexed sub-blocks 1120 to 1127, respectively. However, stream data is not input to unused multiplexed sub-blocks. The output units of the plurality of multiplexing sub-blocks 1120 to 1127 are connected in common and connected to an output terminal (not shown) of the multiplexing block 110.

制御回路１２０は、多重化ブロック１１０が作動する前に、複数の多重化サブブロック１１２０〜１１２７のうち、不使用のサブブロックに接続されたパワースイッチをオフにして上記不使用のサブブロックにパワーゲーティングを適用することにより、上記不使用のサブブロックに対する電源供給を遮断するための回路要素である。制御回路１２０は、例えば、パワースイッチ１１１０〜１１１７の回路状態（オン・オフ）を設定するための設定情報が定義されたコンフィギュレーション回路である。制御回路１２０には、上記設定情報として、使用される多重化サブブロック（または、不使用の多重化サブブロック）に関する構成情報Ｃが外部から入力される。この構成情報Ｃは、不使用の多重化サブブロックに関する構成情報でもある。 Before the multiplexing block 110 operates, the control circuit 120 turns off the power switch connected to the unused sub-block among the plurality of multiplexing sub-blocks 1120 to 1127, and turns the power gate to the unused sub-block. This is a circuit element for cutting off the power supply to the unused sub-blocks by applying ting. The control circuit 120 is a configuration circuit in which setting information for setting circuit states (on / off) of the power switches 1110 to 1117 is defined, for example. The control circuit 120 receives configuration information C relating to the used multiplexing sub-block (or unused multiplexing sub-block) from the outside as the setting information. This configuration information C is also configuration information related to unused multiplexed sub-blocks.

次に、第１実施形態による半導体集積回路１００の動作を説明する。
使用者は、図１に示す多重化サブブロック１１２０〜１１２７を選択的に組み合わせることにより、半導体集積回路１００に必要とされる所望の回路機能を実現する。この場合、使用者は、半導体集積回路１００に入力されるストリームデータの数および種類（映像ＰＥＳ、音声ＰＥＳ、ユーザデータＰＥＳ）や、半導体集積回路１００から出力されるストリームデータの形式等、入出力に関する情報を事前に把握しており、この情報に基づいて、所望の回路機能を実現するために必要な多重化サブブロックの個数は使用前に決定される。使用者は、複数の多重化サブブロック１１２０〜１１２７の中から、所望の回路機能を実現するために使用される多重化サブブロックを選択し、その選択された多重化サブブロックに関する情報を構成情報Ｃとして制御回路１２０に与える。 Next, the operation of the semiconductor integrated circuit 100 according to the first embodiment will be described.
The user realizes a desired circuit function required for the semiconductor integrated circuit 100 by selectively combining the multiplexed sub blocks 1120 to 1127 shown in FIG. In this case, the user inputs / outputs the number and types of stream data input to the semiconductor integrated circuit 100 (video PES, audio PES, user data PES), the format of the stream data output from the semiconductor integrated circuit 100, and the like. The number of multiplexed sub blocks necessary for realizing a desired circuit function is determined before use based on this information. The user selects a multiplexing subblock used for realizing a desired circuit function from among a plurality of multiplexing subblocks 1120 to 1127, and sets information on the selected multiplexing subblock as configuration information. C is given to the control circuit 120.

制御回路１２０は、構成情報Ｃに基づいて、使用される多重化サブブロック以外の不使用の多重化サブブロックに接続されたパワースイッチ、即ち、使用者によって選択された多重化サブブロック以外の多重化サブブロックに接続されたパワースイッチの回路状態をオフ状態に設定する。この場合、使用者によって選択された多重化サブブロックに接続されたパワースイッチの回路状態はオン状態に設定される。これにより、多重化ブロック１１０の不使用の多重化サブブロックに対しパワーゲーティングが適用された状態になる。 Based on the configuration information C, the control circuit 120 is connected to an unused multiplexed sub-block other than the multiplexed sub-block to be used, that is, multiplexing other than the multiplexed sub-block selected by the user. The circuit state of the power switch connected to the generalization sub-block is set to the off state. In this case, the circuit state of the power switch connected to the multiplexed sub block selected by the user is set to the on state. As a result, power gating is applied to unused multiplexed sub-blocks of the multiplexed block 110.

図２は、本発明の第１実施形態による半導体集積回路１００の動作例を説明するための図であり、４つの多重化サブブロック１１２４〜１１２７に対してパワーゲーティングが適用された場合のパワースイッチ１１１０〜１１１７の回路状態の一例を示す。
図２の例では、４つの多重化サブブロック１１２０〜１１２３は、使用される多重化サブブロックであり、残りの４つの多重化サブブロック１１２４〜１１２７は、不使用の多重化サブブロックである。 FIG. 2 is a diagram for explaining an operation example of the semiconductor integrated circuit 100 according to the first embodiment of the present invention, and is a power switch when power gating is applied to four multiplexed sub-blocks 1124 to 1127. An example of circuit states 1110 to 1117 is shown.
In the example of FIG. 2, the four multiplexing sub-blocks 1120 to 1123 are used multiplexing sub-blocks, and the remaining four multiplexing sub-blocks 1124 to 1127 are unused multiplexing sub-blocks.

不使用の多重化サブブロック１１２４〜１１２７に対しては、動作前、即ち使用を開始する前の初期設定の段階でパワーゲーティングを常時適用する。具体的には、制御回路１２０により、不使用の多重化サブブロック１１２４〜１１２７に接続されたパワースイッチ１１１４〜１１１７の回路状態がオフ状態に設定される。これにより、不使用の多重化サブブロック１１２４〜１１２７に対する電力供給が遮断され、これらの多重化サブブロック１１２４〜１１２７には電源電圧ＶＤＤは供給されない。従って、原理上、不使用の多重化サブブロック１１２４〜１１２７において消費電力は発生しない。 For the unused multiplexed sub-blocks 1124 to 1127, power gating is always applied before the operation, that is, at the initial setting stage before the use is started. Specifically, the control circuit 120 sets the circuit state of the power switches 1114 to 1117 connected to the unused multiplexing sub-blocks 1124 to 1127 to the off state. As a result, power supply to unused multiplexing sub-blocks 1124 to 1127 is cut off, and the power supply voltage VDD is not supplied to these multiplexing sub-blocks 1124 to 1127. Therefore, in principle, power is not generated in unused multiplexing sub-blocks 1124 to 1127.

これに対し、使用される４つの多重化サブブロック１１２０〜１１２３に対しては、パワーゲーティングを常時適用しない。具体的には、制御回路１２０により、使用される多重化サブブロック１１２０〜１１２３に接続されたパワースイッチ１１１０〜１１１３の回路状態がオン状態に設定される。これにより、使用される多重化サブブロック１１２０〜１１２３に対する電力供給が確保され、これらの多重化サブブロック１１２０〜１１２３には電源電圧ＶＤＤが供給される。電源電圧ＶＤＤが供給された多重化サブブロック１１２０〜１１２３は、使用中（動作中）、ストリームデータＰＥＳ０〜ＰＥＳ３を多重化する。多重化ブロック１１０は、多重化サブブロック１１２０〜１１２３により多重化されたストリームをトランスポートストリームデータＴＳとして出力する。 On the other hand, power gating is not always applied to the four multiplexed sub-blocks 1120 to 1123 used. Specifically, the control circuit 120 sets the circuit states of the power switches 1110 to 1113 connected to the multiplexed sub-blocks 1120 to 1123 to be used. Thereby, power supply to the multiplexed sub-blocks 1120 to 1123 to be used is ensured, and the power supply voltage VDD is supplied to these multiplexed sub-blocks 1120 to 1123. The multiplexed sub-blocks 1120 to 1123 to which the power supply voltage VDD is supplied multiplex the stream data PES0 to PES3 during use (during operation). The multiplexing block 110 outputs the stream multiplexed by the multiplexing sub blocks 1120 to 1123 as transport stream data TS.

図３は、本発明の第１実施形態による半導体集積回路１００の他の動作例を説明するための図であり、多重化サブブロック１１２１〜１１２７に対してパワーゲーティングが適用された場合のパワースイッチ１１１０〜１１１７の回路状態の一例を示す。 FIG. 3 is a diagram for explaining another example of the operation of the semiconductor integrated circuit 100 according to the first embodiment of the present invention, and is a power switch when power gating is applied to the multiplexed sub-blocks 1121 to 1127. An example of circuit states 1110 to 1117 is shown.

図３の例では、１つの多重化サブブロック１１２０のみが使用される多重化サブブロックであり、他の７つの多重化サブブロック１１２１〜１１２７は不使用の多重化サブブロックである。この場合も同様に、不使用の７つの多重化サブブロック１１２１〜１１２７に対してパワーゲーティングが常時適用され、パワースイッチ１１１１〜１１１７の回路状態がオフ状態に設定される。これにより、不使用の多重化サブブロック１１２１〜１１２７に対する電力供給が遮断される。 In the example of FIG. 3, only one multiplexed sub-block 1120 is a multiplexed sub-block, and the other seven multiplexed sub-blocks 1121 to 1127 are unused multiplexed sub-blocks. In this case as well, power gating is always applied to the unused seven multiplexed sub-blocks 1121 to 1127, and the circuit states of the power switches 1111 to 1117 are set to the off state. As a result, power supply to unused multiplexing sub-blocks 1121 to 1127 is cut off.

これに対し、使用される１つの多重化サブブロック１１２０に対しては、パワーゲーティングが常時適用されず、パワースイッチ１１１０の回路状態がオン状態に設定される。これにより、使用される多重化サブブロック１１２０に対する電力供給が常時確保される。電源電圧ＶＤＤが供給された多重化サブブロック１１２０は、使用中（動作中）、ストリームデータＰＥＳ０を多重化する。多重化ブロック１１０は、多重化サブブロック１１２０により多重化されたストリームをトランスポートストリームデータＴＳとして出力する。 On the other hand, power gating is not always applied to one multiplexed sub-block 1120 to be used, and the circuit state of the power switch 1110 is set to the on state. As a result, power supply to the multiplexed sub-block 1120 to be used is always ensured. The multiplexing sub-block 1120 supplied with the power supply voltage VDD multiplexes the stream data PES0 in use (in operation). The multiplexing block 110 outputs the stream multiplexed by the multiplexing sub block 1120 as transport stream data TS.

従来技術によれば、通常、パワーゲーティングを適用する際にはＰＭＵ(Power Management Unit)回路等による制御を必要とするが、上述した第１実施形態によれば、使用者の指定に基づいて、パワーゲーティングを適用する多重化ブブロックが決定されるので、ＰＭＵ回路等の複雑な回路を必要としない。従って、上述した第１実施形態によれば、回路規模に与える影響を抑制しつつ、不使用の多重化サブブロックにおける消費電力の発生を防止し、これにより半導体集積回路１００の消費電力を抑制することができる。 According to the prior art, normally, when applying power gating, control by a PMU (Power Management Unit) circuit or the like is required. However, according to the first embodiment described above, based on the designation of the user, Since a multiplexing block to which power gating is applied is determined, a complicated circuit such as a PMU circuit is not required. Therefore, according to the first embodiment described above, while suppressing the influence on the circuit scale, the generation of power consumption in unused multiplexing sub-blocks is prevented, thereby suppressing the power consumption of the semiconductor integrated circuit 100. be able to.

また、第１実施形態によれば、制御回路１２０は、回路動作前にパワースイッチ１１１０〜１１１７の状態（オン状態またはオフ状態）の設定を１度だけ行う機能を有していればよい。このため、非常に単純な回路で制御回路１２０を構成することができる。また、制御回路１２０の機能を外部の制御用ＣＰＵ（半導体集積回路１００を備えたシステム等）に代替えさせることもできる。この場合、半導体集積回路１００から制御回路１２０自体を省くことが可能になり、半導体集積回路１００の回路規模を削減できる利点がある。
従って、第１実施形態によれば、回路規模や設計複雑性を増大させることなく消費電力を削減することが可能となる。 Further, according to the first embodiment, the control circuit 120 only needs to have a function of setting the state (on state or off state) of the power switches 1110 to 1117 only once before the circuit operation. Therefore, the control circuit 120 can be configured with a very simple circuit. In addition, the function of the control circuit 120 can be replaced with an external control CPU (such as a system including the semiconductor integrated circuit 100). In this case, the control circuit 120 itself can be omitted from the semiconductor integrated circuit 100, and there is an advantage that the circuit scale of the semiconductor integrated circuit 100 can be reduced.
Therefore, according to the first embodiment, it is possible to reduce power consumption without increasing the circuit scale or design complexity.

（第２実施形態）
次に、本発明の第２実施形態を説明する。
図４は、本発明の第２実施形態による半導体集積回路２００の構成の一例を示すブロック図である。半導体集積回路２００は、上述した第１実施形態による図１に示す半導体集積回路１００の構成において、多重化サブブロック１１２０〜１１２７に代えて、クロックゲーティングを実施するための機能を有する多重化サブブロック２１２０〜２１２７を備えている。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
FIG. 4 is a block diagram showing an example of the configuration of the semiconductor integrated circuit 200 according to the second embodiment of the present invention. In the configuration of the semiconductor integrated circuit 100 shown in FIG. 1 according to the first embodiment described above, the semiconductor integrated circuit 200 is a multiplexed sub having a function for performing clock gating instead of the multiplexed sub blocks 1120 to 1127. Blocks 2120 to 2127 are provided.

具体的には、半導体集積回路２００は、多重化ブロック２１０と制御回路１２０とを備えている。多重化ブロック２１０は、パワーゲーティングを実施するための複数のパワースイッチ１１１０〜１１１７と、クロックゲーティングを実施するための機能を有する複数の多重化サブブロック２１２０〜２１２７とを備えている。８個の多重化サブブロック２１２０〜２１２７の全てにクロックゲーティングが常時適用される。複数の多重化サブブロック２１２０〜２１２７には、それぞれ、複数のパワースイッチ１１１０〜１１１７が接続されている。 Specifically, the semiconductor integrated circuit 200 includes a multiplexing block 210 and a control circuit 120. The multiplexing block 210 includes a plurality of power switches 1110 to 1117 for performing power gating and a plurality of multiplexing sub blocks 2120 to 2127 having a function for performing clock gating. Clock gating is always applied to all eight multiplexed sub-blocks 2120 to 2127. A plurality of power switches 1110 to 1117 are connected to the plurality of multiplexing sub blocks 2120 to 2127, respectively.

第２実施形態では、複数の多重化サブブロック２１２０〜２１２７のうち、多重化サブブロック２１２０〜２１２３は、使用される多重化サブブロックであり、多重化サブブロック２１２４〜２１２７は、不使用の多重化サブブロックである。使用される多重化サブブロック２１２０〜２１２３の入力部には、それぞれ、外部からストリームデータＰＥＳ０〜ＰＥＳ３が供給される。複数の多重化サブブロック２１２０〜２１２７の出力部は共通接続されて多重化ブロック２１０の出力端子（図示なし）に接続されている。 In the second embodiment, among the plurality of multiplexing sub-blocks 2120 to 2127, the multiplexing sub-blocks 2120 to 2123 are multiplexing sub-blocks to be used, and the multiplexing sub-blocks 2124 to 2127 are unused multiplexing. Sub-block. Stream data PES0 to PES3 are externally supplied to the input units of the multiplexed sub-blocks 2120 to 2123 used, respectively. The output units of the plurality of multiplexing sub-blocks 2120 to 2127 are connected in common and connected to the output terminal (not shown) of the multiplexing block 210.

制御回路１２０は、多重化ブロック２１０が作動する前に、複数の多重化サブブロック２１２０〜２１２７のうち、不使用の多重化サブブロック２１２４〜２１２７に接続されたパワースイッチ１１１４〜１１１７をオフにしてパワーゲーティングを適用することにより、上記不使用の多重化サブブロックに対する電源供給を遮断するための回路要素である。加えて、第２実施形態では、制御回路１２０は、多重化ブロック２１０の作動中に、複数の多重化サブブロック２１２０〜２１２７のうち、上記不使用の多重化サブブロック以外の多重化サブブロック２１２０〜２１２３においてクロックゲーティングを機能させる。その他は、上述した第１実施形態と同様である。
なお、図４の構成においても、パワーゲーティングを適用する多重化サブブロックは任意に設定し得る。 The control circuit 120 turns off the power switches 1114 to 1117 connected to the unused multiplexing sub-blocks 2124 to 2127 among the plurality of multiplexing sub-blocks 2120 to 2127 before the multiplexing block 210 operates. This is a circuit element for cutting off power supply to the unused multiplexed sub-block by applying power gating. In addition, in the second embodiment, during the operation of the multiplexing block 210, the control circuit 120, among the plurality of multiplexing subblocks 2120 to 2127, the multiplexing subblock 2120 other than the unused multiplexing subblock. Enable clock gating at ~ 2123. Others are the same as in the first embodiment described above.
Also in the configuration of FIG. 4, the multiplexing sub-blocks to which power gating is applied can be set arbitrarily.

図５は、本発明の第２実施形態による半導体集積回路２００の消費電力推定フローの一例を示すフローチャートである。図５のフローに示すように、制御回路１２０は、構成情報Ｃに基づいて、各多重化サブブロックについてパワーゲーティングを適用するか否かを判定する（ステップＳ１）。パワーゲーティングを適用する場合（ステップＳ１：ＹＥＳ）、使用前（例えば、コンフィギュレーション時）に、不使用の多重化サブブロック２１２４〜２１２７にパワーゲーティングを適用する。具体的には、制御回路１２０は、不使用の多重化サブブロック２１２４〜２１２７に接続されたパワースイッチ１１１４〜１１１７の回路状態をオフ状態に設定し、使用される多重化サブブロック２１２０〜２１２３の回路状態をオン状態に設定する。そして、使用者は、例えば、ＥＤＡ（Electronic Design Automation）プログラムによりシミュレーション結果から使用前の半導体集積回路２００の消費電力を見積もる（ステップＳ２）。 FIG. 5 is a flowchart showing an example of a power consumption estimation flow of the semiconductor integrated circuit 200 according to the second embodiment of the present invention. As shown in the flow of FIG. 5, the control circuit 120 determines whether to apply power gating to each multiplexed sub-block based on the configuration information C (step S1). When power gating is applied (step S1: YES), power gating is applied to unused multiplexing sub-blocks 2124 to 2127 before use (for example, during configuration). Specifically, the control circuit 120 sets the circuit state of the power switches 1114 to 1117 connected to the unused multiplexing sub-blocks 2124 to 2127 to an off state, and sets the multiplexing sub-blocks 2120 to 2123 to be used. Set the circuit state to ON. Then, for example, the user estimates the power consumption of the semiconductor integrated circuit 200 before use from the simulation result using an EDA (Electronic Design Automation) program (step S2).

これに対し、制御回路１２０は、パワーゲーティングを適用しないと判定された多重化サブブロック２１２０〜２１２３に対しては、それらの多重化サブブロックにおけるクロックゲーティングを機能させることにより、動作時にクロックゲーティングを適用する（ステップＳ３）。そして、使用者は、例えば、ＥＤＡ（Electronic Design Automation）プログラムによりシミュレーション結果からクロックゲーティング動作中の半導体集積回路２００の消費電力を見積もる（ステップＳ４）。 On the other hand, the control circuit 120 causes the clock sub-gates 2120 to 2123 that are determined not to apply power gating to function clock gating in the multiplexed sub-blocks so that clock gating is performed during operation. Is applied (step S3). Then, the user estimates the power consumption of the semiconductor integrated circuit 200 during the clock gating operation from the simulation result by using an EDA (Electronic Design Automation) program, for example (step S4).

上述した第２実施形態によれば、パワーゲーティングに加えて、クロックゲーティングを導入したことにより、不使用の多重化サブブロックにおける消費電力の削減効果に加えて、使用される多重化サブブロック１１２０〜１１２３における消費電力を抑制することができる。従って、第２実施形態によれば、第１実施形態に比較して半導体集積回路２００の消費電力を更に改善することができる。
なお、第２実施形態では、多重化サブブロック２１２０〜２１２７にクロックゲーティングを導入したが、クロックゲーティングに代えて、ＡＶＳやＤＶＦＳを適用することも可能であり、また、クロックゲーティングとＡＶＳとＤＶＦＳとの任意の組み合わせを適用することも可能である。 According to the second embodiment described above, by introducing clock gating in addition to power gating, in addition to the effect of reducing power consumption in unused multiplexed sub-blocks, multiplexed sub-block 1120 to be used is used. The power consumption in ˜1123 can be suppressed. Therefore, according to the second embodiment, the power consumption of the semiconductor integrated circuit 200 can be further improved compared to the first embodiment.
In the second embodiment, clock gating is introduced into the multiplexed sub-blocks 2120 to 2127. However, AVS or DVFS can be applied instead of clock gating, and clock gating and AVS can be applied. It is also possible to apply any combination of and DVFS.

（第３実施形態）
次に、本発明の第３実施形態を説明する。
第３実施形態では、多重化サブブロックの使用状況（例えば、使用頻度）に合わせて、多重化サブブロックに対してパワーゲーティングとクロックゲーティングを適用する。例えば、使用する可能性の高い多重化サブブロックには、パワーゲーティング用のパワースイッチは接続されず、上記使用する可能性の高い多重化サブブロックは、クロックゲーティングを実施するための機能を有している。これに対し、例えば、使用する可能性の低い多重化サブブロックには、パワーゲーティング用のパワースイッチが接続され、上記使用する可能性の低い多重化サブブロックは、クロックゲーティングを実施するための機能は有していない。これにより、使用する可能性の低い多重化サブブロックにはパワーゲーティングが適用され、残りの使用の可能性が高い多重化サブブロックにはクロックゲーティングが適用される。 (Third embodiment)
Next, a third embodiment of the present invention will be described.
In the third embodiment, power gating and clock gating are applied to the multiplexed sub-blocks in accordance with the usage status (for example, usage frequency) of the multiplexed sub-blocks. For example, a power gating power switch is not connected to a multiplexing sub-block that is likely to be used, and the multiplexing sub-block that is likely to be used has a function for performing clock gating. doing. On the other hand, for example, a power switch for power gating is connected to a multiplexed sub-block that is unlikely to be used, and the multiplexed sub-block that is unlikely to be used is for performing clock gating. Has no function. As a result, power gating is applied to the multiplexed sub-blocks that are less likely to be used, and clock gating is applied to the remaining multiplexed sub-blocks that are likely to be used.

図６は、本発明の第３実施形態による半導体集積回路３００の構成の一例を示すブロック図である。半導体集積回路３００は、上述した第２実施形態による図４に示す半導体集積回路２００の構成において、多重化サブブロック２１２７に代えて、通常は使用されない予備の多重化サブブロック３１２７を備えている。この例では、使用する可能性の高い多重化サブブロック２１２０から２１２６は、クロックゲーティングを実施するための機能を有し、使用する可能性の低い予備の多重化サブブロック３１２７は、クロックゲーティングを実施するための機能を有していない。また、半導体集積回路３００は、第２実施形態による半導体集積回路２００の構成において、パワースイッチ１１１０〜１１１６が省略され、多重化サブブロック２１２０〜２１２６に電源電圧ＶＤＤが直接的に供給された構成を有している。 FIG. 6 is a block diagram showing an example of the configuration of the semiconductor integrated circuit 300 according to the third embodiment of the present invention. The semiconductor integrated circuit 300 includes, in the configuration of the semiconductor integrated circuit 200 shown in FIG. 4 according to the second embodiment described above, a spare multiplexed sub-block 3127 that is not normally used in place of the multiplexed sub-block 2127. In this example, the multiplexing sub-blocks 2120 to 2126 that are likely to be used have a function for performing clock gating, and the spare multiplexing sub-block 3127 that is unlikely to be used is the clock gating. It does not have a function to implement. Further, the semiconductor integrated circuit 300 has a configuration in which the power switches 1110 to 1116 are omitted and the power supply voltage VDD is directly supplied to the multiplexed sub blocks 2120 to 2126 in the configuration of the semiconductor integrated circuit 200 according to the second embodiment. Have.

具体的には、半導体集積回路３００は、多重化ブロック３１０と制御回路１２０とを備える。多重化ブロック３１０は、パワーゲーティングを実施するためのパワースイッチ１１１７と、通常は不使用の多重化サブブロックである予備の多重化サブブロック３１２７（第１サブブロック）と、使用される複数の多重化サブブロック２１２０〜２１２６（第２サブブロック）とを備えている。このうち、複数の多重化サブブロック２１２０〜２１２６には、パワーゲーティングを実施するためのパワースイッチは接続されておらず、予備の多重化サブブロック３１２７にのみ、パワーゲーティングを実施するためのパワースイッチ１１１７が接続されている。また、複数の多重化サブブロック２１２０〜２１２６は、クロックゲーティングを実施するための機能を有しており、予備の多重化サブブロック３１２７は、クロックゲーティングを実施するための機能を有していない。 Specifically, the semiconductor integrated circuit 300 includes a multiplexing block 310 and a control circuit 120. The multiplexing block 310 includes a power switch 1117 for performing power gating, a spare multiplexing sub-block 3127 (first sub-block) that is a multiplexing sub-block that is normally not used, and a plurality of multiplexing used. Sub-blocks 2120 to 2126 (second sub-blocks). Among these, a power switch for performing power gating is not connected to the plurality of multiplexing sub-blocks 2120 to 2126, and a power switch for performing power gating only to the spare multiplexing sub-block 3127. 1117 is connected. The plurality of multiplexing sub-blocks 2120 to 2126 have a function for performing clock gating, and the spare multiplexing sub-block 3127 has a function for performing clock gating. Absent.

また、第３実施形態では、制御回路１２０は、多重化ブロック３１０が作動する前に、予備の多重化サブブロック３１２７に接続されたパワースイッチ１１１７をオフにしてパワーゲーティングを適用することにより、この予備の多重化サブブロック３１２７に対する電源供給を遮断する。即ち、通常は不使用の多重化サブブロックである予備の多重化サブブロック３１２７に対してのみパワーゲーティングが常時適用される。従って、図６の制御回路１２０は、多重化ブロック３１０が作動する前に、不使用の多重化サブブロック３１２７に接続されたパワースイッチ１１１７をオフにしてパワーゲーティングを適用して、上記不使用の多重化サブブロック３１２７に対する電源供給を遮断する。なお、不使用の多重化サブブロックの個数は、１つに限定されず、２以上であってもよい。
図６の例によれば、通常は使用されることのない予備の多重化サブブロックにおける消費電力の発生を防止し、且つ、使用される複数の多重化サブブロック２１２０〜２１２６における消費電力を低減することができる。 In the third embodiment, the control circuit 120 applies the power gating by turning off the power switch 1117 connected to the backup multiplexing sub-block 3127 before the multiplexing block 310 operates. The power supply to the spare multiplexed sub-block 3127 is cut off. That is, power gating is always applied only to the spare multiplexed sub-block 3127, which is normally an unused multiplexed sub-block. Therefore, the control circuit 120 of FIG. 6 applies power gating by turning off the power switch 1117 connected to the unused multiplexing sub-block 3127 before the multiplexing block 310 is operated, and thereby The power supply to the multiplexing sub block 3127 is cut off. Note that the number of unused multiplexed sub-blocks is not limited to one and may be two or more.
According to the example of FIG. 6, generation of power consumption in a spare multiplexed sub-block that is not normally used is prevented, and power consumption in a plurality of multiplexed sub-blocks 2120 to 2126 used is reduced. can do.

図７は、本発明の第３実施形態の他の例による半導体集積回路３００Ａの構成を示すブロック図である。半導体集積回路３００Ａは、上述した第２実施形態による図４に示す半導体集積回路２００の構成において、多重化サブブロック２１２４〜２１２７に代えて、上述した第１実施形態による図１に示す多重化サブブロック１１２４〜１１２７を備えている。複数の多重化サブブロック２１２０〜２１２３には、パワーゲーティングを実施するためのパワースイッチは接続されておらず、複数の多重化サブブロック１１２４〜１１２７には、それぞれ、パワーゲーティングを実施するためのパワースイッチ１１１４〜１１１７が接続されている。 FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit 300A according to another example of the third embodiment of the present invention. In the configuration of the semiconductor integrated circuit 200 shown in FIG. 4 according to the second embodiment described above, the semiconductor integrated circuit 300A replaces the multiplexed sub blocks 2124 to 2127 with the multiplexed sub shown in FIG. 1 according to the first embodiment described above. Blocks 1124 to 1127 are provided. A power switch for performing power gating is not connected to the plurality of multiplexed sub blocks 2120 to 2123, and power for performing power gating is respectively connected to the plurality of multiplexed sub blocks 1124 to 1127. Switches 1114 to 1117 are connected.

また、制御回路１２０は、多重化ブロック３１０Ａが作動する前に、パワーゲーティングを実施するためのパワースイッチが接続された複数の多重化サブブロック１１２４〜１１２７（第２サブブロック）のうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用することにより、上記不使用のサブブロックに対する電源供給を遮断する。図７の例では、複数の多重化サブブロック１１２４〜１１２７（第２サブブロック）の全てが不使用の多重化サブブロックであるため、制御回路１２０は、複数の多重化サブブロック１１２４〜１１２７に接続されたパワースイッチ１１１４〜１１１７の回路状態をオフ状態に設定する。 In addition, the control circuit 120 does not use any of the plurality of multiplexed sub blocks 1124 to 1127 (second sub blocks) to which the power switch for performing power gating is connected before the multiplexing block 310A operates. The power switch connected to the sub-block is turned off and power gating is applied to cut off the power supply to the unused sub-block. In the example of FIG. 7, since all of the plurality of multiplexed sub blocks 1124 to 1127 (second sub block) are unused multiplexed sub blocks, the control circuit 120 includes the plurality of multiplexed sub blocks 1124 to 1127. The circuit state of the connected power switches 1114 to 1117 is set to an off state.

図７の例によれば、最初の４つの多重化サブブロック２１２０〜２１２３にはクロックゲーティングのみが適用され、残りの４つの多重化サブブロック１１２４〜１１２７にはパワーゲーティングのみが適用される。従って、図６の構成に比較して、使用の可能性が低い多重化サブブロックの数が増えた場合においても消費電力を効果的に低減させることができる。 According to the example of FIG. 7, only clock gating is applied to the first four multiplexed sub-blocks 2120 to 2123, and only power gating is applied to the remaining four multiplexed sub-blocks 1124 to 1127. Therefore, compared with the configuration of FIG. 6, even when the number of multiplexed sub-blocks that are less likely to be used increases, power consumption can be effectively reduced.

図８は、本発明の第３実施形態の更なる他の例による半導体集積回路３００Ｂの構成を示すブロック図である。半導体集積回路３００Ｂは、多重化ブロック３１０Ｂと制御回路３１０Ｂを備える。多重化ブロック３１０Ｂは、パワースイッチの状態の違いを除けば、上述の図７に示す多重化ブロック３１０Ａと同様の構成を有している。図８の例では、上述の図７の構成において、５つ目の多重化サブブロック１１２４は、使用される多重化サブブロックに変更され、多重化サブブロック１１２４に接続されたパワースイッチ１１１４の回路状態がオン状態に設定されている。他のパワースイッチ１１１５〜１１１７の回路状態はオフ状態に設定されている。図８の例でも、制御回路１２０は、多重化ブロック３１０Ｂが作動する前に、パワーゲーティングを実施するためのパワースイッチが接続された複数の多重化サブブロック１１２４〜１１２７（第２サブブロック）のうち、その一部の不使用の多重化サブブロック１１２５〜１１２７に接続されたパワースイッチ１１１５〜１１１７をオフにしてパワーゲーティングを適用することにより、上記不使用の多重化サブブロック１１２５〜１１２７に対する電源供給を遮断する。図８の例によれば、多重化サブブロック１１２４における消費電力が発生するため、電力削減効果は、図７の例よりも低下するが、図７の例に比較して使用されるサブブロック数が増加した事態に柔軟に対応することができる。 FIG. 8 is a block diagram showing a configuration of a semiconductor integrated circuit 300B according to still another example of the third embodiment of the present invention. The semiconductor integrated circuit 300B includes a multiplexing block 310B and a control circuit 310B. The multiplexing block 310B has the same configuration as the multiplexing block 310A shown in FIG. 7 described above except for the difference in the state of the power switch. In the example of FIG. 8, in the configuration of FIG. 7 described above, the fifth multiplexing sub-block 1124 is changed to a multiplexing sub-block to be used, and the circuit of the power switch 1114 connected to the multiplexing sub-block 1124 The state is set to the on state. The circuit states of the other power switches 1115 to 1117 are set to the off state. Also in the example of FIG. 8, the control circuit 120 includes a plurality of multiplexing sub-blocks 1124 to 1127 (second sub-blocks) to which a power switch for performing power gating is connected before the multiplexing block 310B operates. Among them, the power switches 1115 to 1117 connected to some of the unused multiplexing sub-blocks 1125 to 1127 are turned off and power gating is applied to thereby supply power to the unused multiplexing sub-blocks 1125 to 1127. Shut off the supply. According to the example of FIG. 8, power consumption is generated in the multiplexed sub-block 1124, so the power reduction effect is lower than in the example of FIG. 7, but the number of subblocks used compared to the example of FIG. 7. It is possible to flexibly cope with an increase in the number of people.

（第４実施形態）
次に、本発明の第４実施形態を説明する。
図９は、本発明の第４実施形態による半導体集積回路４００の構成例を示すブロック図である。半導体集積回路４００は、多重化ブロック４１０を備え、多重化ブロック４１０は、多重化サブブロック４１１，４１２を備えている。このうち、多重化サブブロック４１１には、ストリームデータＰＥＳ０〜ＰＥＳ７の８本のストリームが入力され、多重化サブブロック４１２には、１本のストリームデータＰＥＳ８のみが入力される。即ち、多重化サブブロック４１１には多数のストリームが入力され、多重化サブブロック４１２には少数のストリームが入力され、入力数が異なっている。 (Fourth embodiment)
Next, a fourth embodiment of the present invention will be described.
FIG. 9 is a block diagram showing a configuration example of a semiconductor integrated circuit 400 according to the fourth embodiment of the present invention. The semiconductor integrated circuit 400 includes a multiplexing block 410, and the multiplexing block 410 includes multiplexing sub-blocks 411 and 412. Of these, eight streams of stream data PES0 to PES7 are input to the multiplexed subblock 411, and only one stream data PES8 is input to the multiplexed subblock 412. That is, a large number of streams are input to the multiplexing sub block 411, a small number of streams are input to the multiplexing sub block 412, and the number of inputs is different.

第４実施形態では、入力数の少ない多重化サブブロック４１２に、ＤＶＦＳやＡＶＳ等の電力削減手法が適用される。これにより、第４実施形態によれば、各多重化サブブロックの入力数の違いに応じて、全体の多重化速度を損なうことなく、低電力化を実現することができる。
なお、第４実施形態は、上述した第１から第３実施形態における各多重化サブブロックの入力数が相互に異なる場合、第１から第３実施形態と組み合わせることも可能である。 In the fourth embodiment, a power reduction method such as DVFS or AVS is applied to the multiplexed sub-block 412 with a small number of inputs. Thereby, according to 4th Embodiment, according to the difference in the number of inputs of each multiplexing subblock, low power reduction is realizable, without impairing the whole multiplexing speed.
The fourth embodiment can be combined with the first to third embodiments when the number of inputs of each multiplexed sub-block in the first to third embodiments is different from each other.

（第５実施形態）
次に、本発明の第５実施形態を説明する。
図１０は、本発明の第５実施形態による半導体集積回路５００の構成例を示すブロック図である。半導体集積回路５００は、多重化ブロック５１０を備え、多重化ブロック５１０は、複数の多重化サブブロック５１１，５１２，５１３を備えている。このうち、多重化サブブロック５１１は、映像を多重化するモジュールであり、多重化サブブロック５１１には、映像ＰＥＳ(Video)が入力される。多重化サブブロック５１２は、音声を多重化するモジュールであり、多重化サブブロック５１２には、音声ＰＥＳ(Audio)が入力される。多重化サブブロック５１３は、ユーザデータを多重化するモジュールであり、多重化サブブロック５１３には、ユーザデータＰＥＤ(User)が入力される。即ち、多重化サブブロック５１１，５１２，５１３には、それぞれ、異なる種類のストリームが入力される。 (Fifth embodiment)
Next, a fifth embodiment of the present invention will be described.
FIG. 10 is a block diagram showing a configuration example of a semiconductor integrated circuit 500 according to the fifth embodiment of the present invention. The semiconductor integrated circuit 500 includes a multiplexing block 510, and the multiplexing block 510 includes a plurality of multiplexing sub blocks 511, 512, and 513. Among these, the multiplexing sub-block 511 is a module for multiplexing video, and the video PES (Video) is input to the multiplexing sub-block 511. The multiplexing sub-block 512 is a module that multiplexes audio, and audio PES (Audio) is input to the multiplexing sub-block 512. The multiplexing sub block 513 is a module that multiplexes user data, and user data PED (User) is input to the multiplexing sub block 513. That is, different types of streams are input to the multiplexed sub-blocks 511, 512, and 513, respectively.

通常、音声やユーザデータは、映像に比べてデータ量が少ないので、音声ＰＥＳやユーザデータＰＥＳの処理の負担は、映像ＰＥＳの処理より少ない。従って、音声やユーザデータのモジュールにＤＶＦＳやＡＶＳ等の電力削減手法を適用しても、音声ＰＥＳやユーザデータＰＥＳの処理に与える影響は少ない。そこで、第５実施形態では、音声を多重化するモジュールである多重化サブブロック５１２と、ユーザデータを多重化する多重化サブブロック５１３とに対して、ＤＶＦＳやＡＶＳ等の電力削減手法を適用する。これにより、第５実施形態によれば、各多重化サブブロックに入力されるストリームの種類の違いに応じて、多重化の全体的な処理速度に与える影響を抑制しつつ、低電力化を実現することができる。
なお、第５実施形態は、例えば、上述した第１から第３実施形態と組み合わせることも可能である。 Usually, audio and user data have a smaller amount of data than video, so the processing load of audio PES and user data PES is less than that of video PES. Therefore, even if a power reduction method such as DVFS or AVS is applied to the voice or user data module, the influence on the processing of the voice PES or the user data PES is small. Therefore, in the fifth embodiment, a power reduction technique such as DVFS or AVS is applied to a multiplexing sub-block 512 that is a module that multiplexes audio and a multiplexing sub-block 513 that multiplexes user data. . As a result, according to the fifth embodiment, low power consumption is achieved while suppressing the influence on the overall processing speed of multiplexing according to the type of stream input to each multiplexing sub-block. can do.
The fifth embodiment can be combined with, for example, the first to third embodiments described above.

（第６実施形態）
次に、本発明の第６実施形態を説明する。
図１１は、本発明の第６実施形態による半導体集積回路６００の構成例を示すブロック図である。半導体集積回路６００は、複数の多重化ブロック６１０と制御回路６２０とを備えている。多重化ブロック６１０は、複数の多重化サブブロック６１１，６１２，６１３を備えている。多重化サブブロックの数は任意に設定し得る。多重化サブブロック６１１，６１２，６１３には、それぞれ、ストリームデータＰＥＳ０，ＰＥＳ１，ＰＥＳ２が入力される。 (Sixth embodiment)
Next, a sixth embodiment of the present invention will be described.
FIG. 11 is a block diagram showing a configuration example of a semiconductor integrated circuit 600 according to the sixth embodiment of the present invention. The semiconductor integrated circuit 600 includes a plurality of multiplexing blocks 610 and a control circuit 620. The multiplexing block 610 includes a plurality of multiplexing sub blocks 611, 612, and 613. The number of multiplexed sub-blocks can be set arbitrarily. Stream data PES0, PES1, and PES2 are input to the multiplexed sub-blocks 611, 612, and 613, respectively.

第６実施形態では、入力されるストリームデータＰＥＳ０，ＰＥＳ１，ＰＥＳ２に対する処理負荷の指標の一つであるフレームレートに応じて、多重化サブブロック６１１，６１２，６１３のそれぞれにＤＶＦＳやＡＶＳ等の電力削減手法が適用される。即ち、制御回路６２０は、多重化サブブロック６１１，６１２，６１３にそれぞれ入力されるストリームデータＰＥＳ０，ＰＥＳ１，ＰＥＳ２のフレームレートに応じて、多重化サブブロック６１１，６１２，６１３のそれぞれに対してＤＶＦＳやＡＶＳ等の電力削減手法を適用する。 In the sixth embodiment, power such as DVFS and AVS is applied to each of the multiplexed sub-blocks 611, 612, and 613 according to the frame rate that is one of the processing load indicators for the input stream data PES0, PES1, and PES2. Reduction techniques are applied. That is, the control circuit 620 performs DVFS on each of the multiplexed subblocks 611, 612, and 613 according to the frame rate of the stream data PES0, PES1, and PES2 input to the multiplexed subblocks 611, 612, and 613, respectively. Apply power reduction methods such as AVS and AVS.

具体的には、制御回路６２０は、入力されるストリームデータのフレームレートが低い程（即ち、処理負荷が低い程）、多重化サブブロックの動作電圧や動作周波数を低下させる。一例として、ストリームデータＰＥＳ０〜ＰＥＳ２のうち、ストリームデータＰＥＳ２のフレームレートが他のストリームデータＰＥＳ０，ＰＥＳ１よりも低ければ、制御回路６２０は、多重化サブブロック６１１，６１２よりも多重化サブブロック６１３の動作電圧や動作周波数を低くすることにより、多重化サブブロック６１３における消費電力を抑制する。
従って、第６実施形態によれば、各多重化サブブロックに入力されるストリームデータのフレームレートの違いに応じて、全体の多重化速度を損なうことなく、低電力化を実現することができる。 Specifically, the control circuit 620 decreases the operating voltage and operating frequency of the multiplexed sub-block as the frame rate of the input stream data is lower (that is, the processing load is lower). As an example, if the frame rate of the stream data PES2 is lower than that of the other stream data PES0 and PES1 among the stream data PES0 to PES2, the control circuit 620 causes the multiplexed subblock 613 to be more than the multiplexed subblock 611 and 612 By reducing the operating voltage and operating frequency, power consumption in the multiplexing sub-block 613 is suppressed.
Therefore, according to the sixth embodiment, a reduction in power can be realized without impairing the overall multiplexing speed in accordance with the difference in the frame rate of stream data input to each multiplexing sub-block.

なお、多重化サブブロック６１１〜６１３のそれぞれに適用される電力削減手法は、ＤＶＦＳまたはＡＶＳの何れか一方であってもよく、ＤＶＦＳおよびＡＶＳの両方であってもよく、ＤＶＦＳやＡＶＳ等の複数種類の手法の任意の組み合わせであり得る。
また、第６実施形態は、例えば、上述した第１から第３実施形態と組み合わせることも可能である。 Note that the power reduction method applied to each of the multiplexing sub-blocks 611 to 613 may be either DVFS or AVS, may be both DVFS and AVS, and may be a plurality of DVFS, AVS, and the like. It can be any combination of types of techniques.
The sixth embodiment can also be combined with the first to third embodiments described above, for example.

（第７実施形態）
次に、本発明の第７実施形態を説明する。
図１２は、本発明の第７実施形態による半導体集積回路７００の構成例を示すブロック図である。半導体集積回路７００は、多重化ブロック７１０を備え、多重化ブロック７１０は、複数の多重化サブブロック７１１，７１２，７１３を備えている。多重化サブブロックの数は任意に設定し得る。 (Seventh embodiment)
Next, a seventh embodiment of the present invention will be described.
FIG. 12 is a block diagram showing a configuration example of a semiconductor integrated circuit 700 according to the seventh embodiment of the present invention. The semiconductor integrated circuit 700 includes a multiplexing block 710, and the multiplexing block 710 includes a plurality of multiplexing sub blocks 711, 712, and 713. The number of multiplexed sub-blocks can be set arbitrarily.

上述の第６実施形態では、図１１に示した制御回路６２０により、多重化サブブロック６１１〜６１３のそれぞれに対する電力削減手法の適用を制御するものとしたが、第７実施形態では、多重化サブブロック７１１〜７１３のそれぞれが、電力削減手法の適用を実施するための機能と、上記電力削減手法の適用を制御するための機能とを備えている。即ち、多重化サブブロック７１１〜７１３には、図１１に示した制御回路６２０の制御機能が組み込まれている。その他は、第６実施形態と同様である。 In the sixth embodiment described above, the control circuit 620 shown in FIG. 11 controls the application of the power reduction technique to each of the multiplexing sub blocks 611 to 613. In the seventh embodiment, however, the multiplexing sub block is controlled. Each of the blocks 711 to 713 has a function for implementing application of the power reduction technique and a function for controlling application of the power reduction technique. That is, the multiplexing sub-blocks 711 to 713 incorporate the control function of the control circuit 620 shown in FIG. Others are the same as in the sixth embodiment.

第７実施形態によれば、上述した第６実施形態と同様に、各多重化ブロックに入力されるストリームデータのフレームレートのうち、フレームレートが低いストリームデータが入力される多重化サブブロックに対しＤＶＦＳやＡＶＳ等の電力削減手法を適用して低電力化を図ることができる。 According to the seventh embodiment, as in the above-described sixth embodiment, among the frame rates of stream data input to each multiplexed block, the multiplexed sub-block to which stream data having a low frame rate is input. The power can be reduced by applying a power reduction method such as DVFS or AVS.

また、第７実施形態では、各多重化サブブロックは、入力されるストリームデータに対する処理負荷の指標の一つとして、処理の際に各多重化サブブロックがストリームデータを一時的に格納する自身のバッファのデータ蓄積量を把握することができる。このため、各多重化サブブロックは、入力されるストリームデータのフレームレートに代えて、多重化サブブロック自身のバッファのデータ蓄積量に応じてＤＶＦＳやＡＶＳ等の電力削減手法を適用することもできる。また、各多重化サブブロックは、入力されるストリームデータのフレームレートとバッファのデータ蓄積量との組み合わせに応じてＤＶＦＳやＡＶＳ等の電力削減手法を適用することもできる。 Further, in the seventh embodiment, each multiplexed sub-block is used as one of the processing load indicators for the input stream data, and each multiplexed sub-block temporarily stores the stream data during processing. The amount of data stored in the buffer can be grasped. For this reason, each multiplexed subblock can apply a power reduction method such as DVFS or AVS in accordance with the amount of data stored in the buffer of the multiplexed subblock itself, instead of the frame rate of the input stream data. . Further, each multiplexing sub-block can apply a power reduction technique such as DVFS or AVS according to the combination of the frame rate of the input stream data and the data accumulation amount of the buffer.

（第８実施形態）
次に、本発明の第８実施形態を説明する。
図１３は、本発明の第８実施形態による半導体集積回路８００の構成例を示すブロック図である。半導体集積回路８００は、第１集積回路８１０と第２集積回路８２０とを備えている。第１集積回路８１０と第２集積回路８２０は、それぞれ、例えばＬＳＩ(Large Scale Integration)である。このうち、第１集積回路８１０は、多重化サブブロック８１１を備え、第２集積回路８２０は、多重化サブブロック８２１を備えている。多重化サブブロック８２１は、ＤＶＦＳまたはＡＶＳの機能を備えている。第１集積回路８１０および第２集積回路８２０の各多重化サブブロックの数は任意に設定し得る。 (Eighth embodiment)
Next, an eighth embodiment of the present invention will be described.
FIG. 13 is a block diagram showing a configuration example of the semiconductor integrated circuit 800 according to the eighth embodiment of the present invention. The semiconductor integrated circuit 800 includes a first integrated circuit 810 and a second integrated circuit 820. Each of the first integrated circuit 810 and the second integrated circuit 820 is, for example, an LSI (Large Scale Integration). Among these, the first integrated circuit 810 includes a multiplexing sub block 811, and the second integrated circuit 820 includes a multiplexing sub block 821. The multiplexing sub block 821 has a DVFS or AVS function. The number of multiplexed sub blocks of the first integrated circuit 810 and the second integrated circuit 820 can be arbitrarily set.

第１集積回路８１０に備えられた多重化サブブロック８１１には、外部からストリームデータＰＥＳａが入力され、この多重化サブブロック８１１の出力は、第２集積回路８２０に備えられた多重化サブブロック８２１に供給される。第２集積回路８２０に備えられた多重化サブブロック８１１には、外部からストリームデータＰＥＳｂが入力される。多重化サブブロック８２１は、第１集積回路８１０に備えられた多重化サブブロック８１１の出力と外部から供給されるストリームデータＰＥＳｂとを多重化してトランスポートストリームデータＴＳを生成する。 Stream data PESa is input to the multiplexing sub-block 811 provided in the first integrated circuit 810 from the outside, and the output of the multiplexing sub-block 811 is the multiplexing sub-block 821 provided in the second integrated circuit 820. To be supplied. Stream data PESb is input to the multiplexing sub-block 811 provided in the second integrated circuit 820 from the outside. The multiplexing sub block 821 multiplexes the output of the multiplexing sub block 811 provided in the first integrated circuit 810 and the stream data PESb supplied from the outside to generate transport stream data TS.

一般に、大規模な多重化処理の場合は、図１３に示す例のように、複数の集積回路（ＬＳＩ）の多重化サブブロックを従属接続して多重化を行う構成をとることがある。この場合、半導体集積回路８００にストリームデータＰＥＳａが入力されてからトランスポートストリームデータＴＳが出力されるまでの信号経路上には、第１集積回路８１０と第２集積回路８２０との２つのデバイスが存在する。これに対し、半導体集積回路８００にストリームデータＰＥＳｂが入力されてからトランスポートストリームデータＴＳが出力されるまでの信号経路上には、第１集積回路８１０のみが存在する。このため、ストリームデータＰＥＳａとストリームデータＰＥＳｂとに対する処理による遅延時間は異なり、ストリームデータＰＥＳｂに対する処理の遅延時間の方がストリームデータＰＥＳｂに対する処理の遅延時間よりも短い。 In general, in the case of a large-scale multiplexing process, as shown in the example shown in FIG. 13, there may be a configuration in which multiplexing sub-blocks of a plurality of integrated circuits (LSIs) are cascade-connected to perform multiplexing. In this case, there are two devices, a first integrated circuit 810 and a second integrated circuit 820, on the signal path from when the stream data PESa is input to the semiconductor integrated circuit 800 until the transport stream data TS is output. Exists. On the other hand, only the first integrated circuit 810 exists on the signal path from when the stream data PESb is input to the semiconductor integrated circuit 800 to when the transport stream data TS is output. For this reason, the delay times due to the processing for the stream data PESa and the stream data PESb are different, and the processing delay time for the stream data PESb is shorter than the processing delay time for the stream data PESb.

そこで、第８実施形態では、２つ目の第２集積回路８２０に備えられた多重化サブブロック８２１に対してＤＶＦＳやＡＶＳ等の電力削減手法を適用する。これにより、多重化処理のための複数の集積回路を従属接続した場合であっても、多重化の全体的な処理速度に与える影響を抑制しつつ、低電力化を実現することができる。 Therefore, in the eighth embodiment, a power reduction method such as DVFS or AVS is applied to the multiplexed sub-block 821 provided in the second second integrated circuit 820. As a result, even when a plurality of integrated circuits for multiplexing processing are cascade-connected, it is possible to achieve low power while suppressing the influence on the overall processing speed of multiplexing.

次に、本発明の実施形態の効果の一例を説明する。
従来例の並列的（個別的）に複数の消費電力削減方法を適用する構成に比べて、上述した本発明の実施形態により、使用前に不使用の多重化サブブロックに対しパワーゲーティングを適用し、また、動作時にクロックゲーティングを適用することにより、顕著な消費電力削減効果を得ることができる。回路規模に関しては、多重化サブブロックの使用頻度に応じて、パワーゲーティングおよびクロックゲーティングの各適用対象のブロックを限定することにより、回路規模を有効に削減することができる。 Next, an example of the effect of the embodiment of the present invention will be described.
Compared with the conventional configuration in which a plurality of power consumption reduction methods are applied in parallel (individually), the above-described embodiment of the present invention allows power gating to be applied to unused multiplexed sub-blocks before use. Also, by applying clock gating during operation, a significant power consumption reduction effect can be obtained. Regarding the circuit scale, the circuit scale can be effectively reduced by limiting the blocks to which power gating and clock gating are applied in accordance with the frequency of use of the multiplexed sub-blocks.

図１４は、本発明の実施形態による半導体集積回路の効果の一例を示す図である。
図１４の例は、使用される多重化サブブロックが１つの場合と、使用される多重化サブブロックが４つの場合と、使用される多重化サブブロックが８つの場合の使用時の消費電力削減効率を示している。パワーゲーティングの後にクロックゲーティングを適用することにより、さらに消費電力削減を図ることができることが理解される。上述の実施形態によれば、パワーゲーティングを使用開始前から適用し、クロックゲーティングを使用時に適用し、これらを分けて段階的に適用するので、設計複雑度の増大および信頼性の低下を回避することができる。 FIG. 14 is a diagram illustrating an example of the effect of the semiconductor integrated circuit according to the embodiment of the present invention.
In the example of FIG. 14, power consumption reduction in use when one multiplexed subblock is used, when four multiplexed subblocks are used, and when eight multiplexed subblocks are used. Shows efficiency. It is understood that the power consumption can be further reduced by applying clock gating after power gating. According to the above-described embodiment, power gating is applied before the start of use, clock gating is applied at the time of use, and these are applied in stages, thereby avoiding an increase in design complexity and a decrease in reliability. can do.

以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲内で、種々の修正、変形、付加、置換等が可能である。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications, changes, additions, substitutions, and the like are possible without departing from the spirit of the present invention.

１００，２００，３００，３００Ａ，３００Ｂ，４００，５００，６００，７００，８００…半導体集積回路、１１０，２１０，３１０，３１０Ａ，３１０Ｂ，４１０，５１０，６１０，７１０…多重化ブロック、１２０…制御回路、４１１，４１２，５１１〜５１３，６１１〜６１３，７１１〜７１３，８１１，８２１，１１２０〜１１２７，２１２０〜２１２７，３１２７…多重化サブブロック、８１０…第１集積回路、８２０…第２集積回路、１１１０〜１１１７…パワースイッチ。 100, 200, 300, 300A, 300B, 400, 500, 600, 700, 800 ... semiconductor integrated circuit, 110, 210, 310, 310A, 310B, 410, 510, 610, 710 ... multiplexed block, 120 ... control circuit 411, 412, 511 to 513, 611 to 613, 711 to 713, 811, 821, 1120 to 1127, 2120 to 2127, 3127 ... multiplexed sub-block, 810 ... first integrated circuit, 820 ... second integrated circuit, 1110 to 1117: Power switch.

Claims

パワーゲーティングを実施するためのパワースイッチが接続された複数のサブブロックからなるブロックと、
前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、
を備えたことを特徴とする半導体集積回路。 A block composed of a plurality of sub-blocks connected to a power switch for performing power gating;
Before the block is activated, a power switch connected to an unused sub-block of the plurality of sub-blocks is turned off to apply power gating to cut off power supply to the unused sub-block. A control circuit;
A semiconductor integrated circuit comprising:

パワーゲーティングを実施するためのパワースイッチが接続されると共にクロックゲーティングを実施するための機能を有する複数のサブブロックからなるブロックと、
前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断すると共に、前記ブロックの作動中に、前記複数のサブブロックのうち、前記不使用のサブブロック以外のサブブロックにおいてクロックゲーティングを機能させる制御回路と、
を備えたことを特徴とする半導体集積回路。 A block composed of a plurality of sub-blocks connected to a power switch for performing power gating and having a function for performing clock gating;
Before the block is activated, a power switch connected to an unused sub-block of the plurality of sub-blocks is turned off to apply power gating to cut off power supply to the unused sub-block. And a control circuit that causes clock gating to function in sub-blocks other than the unused sub-block among the plurality of sub-blocks during operation of the block;
A semiconductor integrated circuit comprising:

クロックゲーティングを実施するための機能を有する複数の第１サブブロックとパワーゲーティングを実施するためのパワースイッチが接続された複数の第２サブブロックとからなるブロックと、
前記ブロックが作動する前に、前記複数の第２サブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、
を備えたことを特徴とする半導体集積回路。 A block comprising a plurality of first sub-blocks having a function for performing clock gating and a plurality of second sub-blocks connected to a power switch for performing power gating;
Before the block is activated, power gating is applied by turning off a power switch connected to an unused sub-block of the plurality of second sub-blocks to supply power to the unused sub-block. A control circuit to shut off;
A semiconductor integrated circuit comprising: