JP2016143206A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、消費電力を削減する回路機能を有する半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit having a circuit function for reducing power consumption.
近年では、微細化技術による半導体集積回路の消費電力の削減効果は限界に達しつつある。その一方で、半導体集積回路に搭載する回路規模の増大はとどまらず、半導体集積回路を動作させるためには、さらに消費電力を削減する必要がある。そのためには、微細化技術のみならず、消費電力を削減するための回路機能を内蔵する必要がある。この種の回路機能を実現する手法としては、いわゆるゲーティングによる方法とスケーリングによる方法とに大別される。 In recent years, the effect of reducing the power consumption of semiconductor integrated circuits by miniaturization technology has reached its limit. On the other hand, the increase in circuit scale mounted on a semiconductor integrated circuit is not limited, and it is necessary to further reduce power consumption in order to operate the semiconductor integrated circuit. For this purpose, it is necessary to incorporate not only a miniaturization technique but also a circuit function for reducing power consumption. Methods for realizing this type of circuit function are roughly classified into a so-called gating method and a scaling method.
また、ゲーティングによる方法には、既存技術として、消費電力の要因である供給電力を停止させることにより消費電力を削減するパワーゲーティング(PG; Power Gating)による方法(例えば、非特許文献1参照)と、供給クロックを停止させるクロックゲーティング(CG; Clock Gating)による方法とがある。また、スケーリングによる方法には、既存技術として、供給電源を適用的に変動させるAVS(Adaptive Voltage Scaling)(例えば、非特許文献3参照)と、供給電圧と供給クロック周波数を動的に変化させるDVFS(Dynamic Voltage and Frequency Scaling)(例えば、非特許文献4参照)とがある。 In addition, as a method using gating, as an existing technique, a method using power gating (PG) that reduces power consumption by stopping supply power that is a factor of power consumption (see, for example, Non-Patent Document 1). And a method by clock gating (CG) that stops the supply clock. In addition, the scaling method includes, as existing technologies, AVS (Adaptive Voltage Scaling) (for example, refer to Non-Patent Document 3) for adaptively changing the power supply, and DVFS for dynamically changing the supply voltage and the supply clock frequency. (Dynamic Voltage and Frequency Scaling) (for example, see Non-Patent Document 4).
上述のように消費電力削減のための既存技術による複数の回路機能が存在する中で、これらの回路機能を組み合わせて消費電力を削減する方法は殆ど検討されていない。微細化技術による消費電力の削減効果が限界に達しつつ状況において、上述の消費電力削減のための複数の回路機能を半導体集積回路に内蔵することにより、さらに消費電力を削減できる余地もある。ただし、この場合、半導体集積回路の消費電力を効果的に削減するために、上述の消費電力削減のための複数の回路機能を動的に選択する必要がある。 As described above, there are a plurality of circuit functions based on the existing technology for reducing power consumption, and methods for reducing power consumption by combining these circuit functions have not been studied. In a situation where the effect of reducing power consumption by miniaturization technology is reaching its limit, there is room for further reduction in power consumption by incorporating the above-described plurality of circuit functions for reducing power consumption in a semiconductor integrated circuit. However, in this case, in order to effectively reduce the power consumption of the semiconductor integrated circuit, it is necessary to dynamically select a plurality of circuit functions for reducing the power consumption described above.
しかしながら、上述の消費電力削減のための複数の回路機能を動的に選択するための判定回路等を半導体集積回路に搭載すれば、回路規模や設計の複雑度が増大する。この結果、上記判定回路等により回路規模が増えた分だけ、逆に消費電力が増大するおそれがある。しかも、回路規模の増大により、信頼性が低下するおそれもある。 However, if a determination circuit or the like for dynamically selecting a plurality of circuit functions for reducing power consumption is mounted on a semiconductor integrated circuit, the circuit scale and the design complexity increase. As a result, there is a risk that the power consumption increases conversely by the increase in circuit scale due to the determination circuit or the like. In addition, the reliability may decrease due to an increase in circuit scale.
本発明は、上記課題に鑑みてなされたものであり、回路規模に与える影響を抑制しつつ、消費電力を抑制することができる半導体集積回路を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor integrated circuit capable of suppressing power consumption while suppressing an influence on a circuit scale.
本発明の一態様による半導体集積回路は、パワーゲーティングを実施するためのパワースイッチが接続された複数のサブブロックからなるブロックと、前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、を備えたことを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to one embodiment of the present invention includes a block including a plurality of sub-blocks to which a power switch for performing power gating is connected and a non-block among the plurality of sub-blocks before the block operates. A control circuit that cuts off power supply to the unused sub-block by applying power gating by turning off a power switch connected to the used sub-block, Have
本発明の一態様による半導体集積回路は、パワーゲーティングを実施するためのパワースイッチが接続されると共にクロックゲーティングを実施するための機能を有する複数のサブブロックからなるブロックと、前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断すると共に、前記ブロックの作動中に、前記複数のサブブロックのうち、前記不使用のサブブロック以外のサブブロックにおいてクロックゲーティングを機能させる制御回路と、を備えたことを特徴とする半導体集積回路の構成を有する。 According to one embodiment of the present invention, a semiconductor integrated circuit is connected to a power switch for performing power gating and includes a block including a plurality of sub-blocks having a function for performing clock gating, and the block operates. Before turning off a power switch connected to an unused sub-block of the plurality of sub-blocks and applying power gating to cut off power supply to the unused sub-block, And a control circuit that allows clock gating to function in sub-blocks other than the unused sub-block among the plurality of sub-blocks during operation.
本発明の一態様による半導体集積回路は、クロックゲーティングを実施するための機能を有する複数の第1サブブロックとパワーゲーティングを実施するためのパワースイッチが接続された複数の第2サブブロックとからなるブロックと、前記ブロックが作動する前に、前記複数の第2サブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、を備えたことを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to an aspect of the present invention includes a plurality of first sub-blocks having a function for performing clock gating and a plurality of second sub-blocks to which a power switch for performing power gating is connected. And before the block is activated, the power switch connected to the unused sub-block among the plurality of second sub-blocks is turned off to apply power gating, and the unused sub-block And a control circuit for cutting off power supply to the semiconductor integrated circuit.
換言すれば、本発明は、次のように表現することもできる。
本発明の一態様による半導体集積回路は、複数(N個)のサブブロックからなるブロックを備えた半導体集積回路あって、前記(N個)サブブロックは、パワーゲーティング用回路を設けた構成となっており、一部(k個(0<k))の多重化サブブロックについては、当該ブロックを動作させる前にパワーゲーティング用回路を動作させることによりパワーゲーティングを適用することを特徴とする半導体集積回路の構成を有する。
In other words, the present invention can also be expressed as follows.
A semiconductor integrated circuit according to an aspect of the present invention is a semiconductor integrated circuit including a block including a plurality (N) of sub-blocks, and the (N) sub-blocks are provided with a power gating circuit. In some cases (k (0 <k)) of multiplexed sub-blocks, power gating is applied by operating a power gating circuit before operating the block. It has a circuit configuration.
本発明の一態様による半導体集積回路は、複数(N個)のサブブロックからなるブロックを備えた半導体集積回路であって、前記(N個)サブブロックは、パワーゲーティング用回路及びクロックゲーティング用回路を設けた構成となっており、一部(k個(0<k))の多重化サブブロックについては、当該ブロックを動作させる前にパワーゲーティング用回路を動作させることによりパワーゲーティングを適用し、その他(N−k個)のサブブロックについては、動作中にクロックゲーティング用回路を動作させることによりクロックゲーティングを適用することを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to one embodiment of the present invention is a semiconductor integrated circuit including a block including a plurality (N) of sub-blocks, and the (N) sub-blocks are for power gating and clock gating. For some (k (0 <k)) multiplexed sub-blocks, power gating is applied by operating the power gating circuit before operating the block. The other (Nk) sub-blocks have a semiconductor integrated circuit configuration in which clock gating is applied by operating a clock gating circuit during operation.
本発明の一態様による半導体集積回路は、複数(N個)の多重化サブブロックからなるブロックを備えた半導体集積回路であって、前記一部(k個(0<k))のサブブロックは、パワーゲーティング用回路を有さずクロックゲーティング用回路のみを設けた構成となっており、その他(N−k個)のサブブロックはパワーゲーティング用回路を設けた構成となっており、その他(N−k個)のサブブロックの一部については、当該ブロックを動作させる前にパワーゲーティング用回路を動作させることによりパワーゲーティングを適用することを特徴とする半導体集積回路の構成を有する。 A semiconductor integrated circuit according to an aspect of the present invention is a semiconductor integrated circuit including a block including a plurality (N) of multiplexed sub-blocks, and the partial (k (0 <k)) sub-blocks are The power gating circuit is not provided, and only the clock gating circuit is provided. The other (N−k) sub-blocks are provided with the power gating circuit. Some of the (N−k) sub-blocks have a semiconductor integrated circuit structure in which power gating is applied by operating a power gating circuit before operating the block.
本発明によれば、回路規模に与える影響を抑制しつつ、消費電力を抑制することができる。 According to the present invention, it is possible to suppress power consumption while suppressing the influence on the circuit scale.
以下、図面を参照して、本発明の実施形態を説明する。
なお、以下の説明において、不使用のサブブロックとは、半導体集積回路に備えられたサブブロックのうち、所望の機能を実現するために使用されないサブブロックを指し、使用されるサブブロックとは、所望の機能を実現するために使用されるサブブロックを指す。また、パワーゲーティングなる用語は、半導体集積回路の任意の回路要素に対する電力供給を遮断することにより、半導体集積回路の消費電力の削減を図るための手法を指す。更に、クロックゲーティングなる用語は、任意の回路要素の動作クロックを一時的に遮断することにより、消費電力の削減を図るための手法を指す。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the following description, an unused sub-block refers to a sub-block that is not used for realizing a desired function among sub-blocks provided in a semiconductor integrated circuit. It refers to a sub-block used to realize a desired function. The term power gating refers to a technique for reducing power consumption of a semiconductor integrated circuit by cutting off power supply to an arbitrary circuit element of the semiconductor integrated circuit. Furthermore, the term clock gating refers to a technique for reducing power consumption by temporarily interrupting an operation clock of an arbitrary circuit element.
(第1の実施形態)
通常、ASIC(Application Specific Integrated Circuit)等の半導体集積回路は、複数の回路ブロック(以下、ブロックと称す。)を備えている。ここで、ブロックとは、ASIC等の半導体集積回路の機能を実現するための要素回路であり、ブロックは階層的に複数のサブブロックから構成されている。ブロックに含まれる複数のサブブロックを選択的に組み合わせることにより、そのブロックの回路機能が実現される。
(First embodiment)
Usually, a semiconductor integrated circuit such as an ASIC (Application Specific Integrated Circuit) includes a plurality of circuit blocks (hereinafter referred to as blocks). Here, the block is an element circuit for realizing the function of a semiconductor integrated circuit such as an ASIC, and the block is hierarchically composed of a plurality of sub-blocks. By selectively combining a plurality of sub-blocks included in a block, the circuit function of that block is realized.
この種の半導体集積回路は、多様な回路機能を実現する必要上、ブロックおよびサブブロックの個数に余裕を持たせている。使用者(例えば、半導体集積回路を使用して所望の機能を有するシステムを設計するシステム設計者)は、所望の機能を実現するために必要とされる半導体集積回路のブロックおよびサブブロックの個数を把握しており、半導体集積回路に備えられた複数のブロックおよびサブブロックの一部または全部を用いて所望の回路機能を実現する。この場合、半導体集積回路のブロックに含まれる複数のサブブロックの全部を使用することは稀であり、不使用のサブブロックが存在する。このため、第1実施形態では、ブロックの動作前に不使用のサブブロックに対してパワーゲーティングを適用することにより、不使用のサブブロックにおける消費電力の発生を防止する。 This type of semiconductor integrated circuit has a sufficient number of blocks and sub-blocks in order to realize various circuit functions. A user (for example, a system designer who designs a system having a desired function using a semiconductor integrated circuit) determines the number of blocks and sub-blocks of the semiconductor integrated circuit required to realize the desired function. A desired circuit function is realized by using a part or all of a plurality of blocks and sub-blocks provided in the semiconductor integrated circuit. In this case, it is rare to use all of the plurality of sub-blocks included in the block of the semiconductor integrated circuit, and there are unused sub-blocks. For this reason, in the first embodiment, power gating is applied to unused sub-blocks before the operation of the block, thereby preventing power consumption in the unused sub-blocks.
以下、上記のブロックおよびサブブロックとして、多重化ブロックおよび多重化サブブロックを備える場合を例として、本発明の第1実施形態を説明する。
図1は、本発明の第1実施形態による半導体集積回路100の構成例を示すブロック図である。半導体集積回路100は、多重化ブロック110と制御回路120とを備えている。このうち、多重化ブロック110は、複数のストリームデータPES0〜PES7を多重化してトランスポートストリームデータTS(例えば、MPEG2−TSまたはMMTフォーマットのストリームデータ)を出力する回路ブロックである。ストリームデータPES0〜PES7のぞれぞれは、パケット化されたエレメンタリストリーム(PES: Packetized Elementary Stream)であり、映像PES、音声PES、ユーザデータPESの何れかである。ただし、この例に限定されず、ストリームデータPES0〜PES7は、任意のデータ列であり得る。また、入力されるストリームデータの数も任意に設定し得る。
Hereinafter, the first embodiment of the present invention will be described by taking, as an example, a case in which a multiplexed block and a multiplexed sub block are provided as the above blocks and sub blocks.
FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated
多重化ブロック110は、パワーゲーティングを実施するための複数のパワースイッチ1110〜1117と、複数の多重化サブブロック1120〜1127とを備えている。多重化サブブロックの数は任意に設定し得る。複数の多重化サブブロック1120〜1127には、それぞれ、複数のパワースイッチ1110〜1117が接続されている。
The
具体的には、多重化サブブロック1120の電源端子(図示なし)には、電源電圧VDDを供給するための電源配線がパワースイッチ1110を介して接続されている。また、多重化サブブロック1121の電源端子(図示なし)には、電源電圧VDDを供給するための電源配線がパワースイッチ1111を介して接続されている。以下同様にして、多重化サブブロック1127の電源端子(図示なし)には、電源電圧VDDを供給するための電源配線がパワースイッチ1117を介して接続されている。
Specifically, a power supply wiring for supplying a power supply voltage VDD is connected to a power supply terminal (not shown) of the multiplexing
複数の多重化サブブロック1120〜1127の入力部には、それぞれ、外部からストリームデータPES0〜PES7が供給される。ただし、不使用の多重化サブブロックにはストリームデータは入力されない。また、複数の多重化サブブロック1120〜1127の出力部は共通接続されて多重化ブロック110の出力端子(図示なし)に接続されている。
Stream data PES0 to PES7 are externally supplied to the input units of the plurality of multiplexed sub-blocks 1120 to 1127, respectively. However, stream data is not input to unused multiplexed sub-blocks. The output units of the plurality of multiplexing sub-blocks 1120 to 1127 are connected in common and connected to an output terminal (not shown) of the
制御回路120は、多重化ブロック110が作動する前に、複数の多重化サブブロック1120〜1127のうち、不使用のサブブロックに接続されたパワースイッチをオフにして上記不使用のサブブロックにパワーゲーティングを適用することにより、上記不使用のサブブロックに対する電源供給を遮断するための回路要素である。制御回路120は、例えば、パワースイッチ1110〜1117の回路状態(オン・オフ)を設定するための設定情報が定義されたコンフィギュレーション回路である。制御回路120には、上記設定情報として、使用される多重化サブブロック(または、不使用の多重化サブブロック)に関する構成情報Cが外部から入力される。この構成情報Cは、不使用の多重化サブブロックに関する構成情報でもある。
Before the
次に、第1実施形態による半導体集積回路100の動作を説明する。
使用者は、図1に示す多重化サブブロック1120〜1127を選択的に組み合わせることにより、半導体集積回路100に必要とされる所望の回路機能を実現する。この場合、使用者は、半導体集積回路100に入力されるストリームデータの数および種類(映像PES、音声PES、ユーザデータPES)や、半導体集積回路100から出力されるストリームデータの形式等、入出力に関する情報を事前に把握しており、この情報に基づいて、所望の回路機能を実現するために必要な多重化サブブロックの個数は使用前に決定される。使用者は、複数の多重化サブブロック1120〜1127の中から、所望の回路機能を実現するために使用される多重化サブブロックを選択し、その選択された多重化サブブロックに関する情報を構成情報Cとして制御回路120に与える。
Next, the operation of the semiconductor integrated
The user realizes a desired circuit function required for the semiconductor integrated
制御回路120は、構成情報Cに基づいて、使用される多重化サブブロック以外の不使用の多重化サブブロックに接続されたパワースイッチ、即ち、使用者によって選択された多重化サブブロック以外の多重化サブブロックに接続されたパワースイッチの回路状態をオフ状態に設定する。この場合、使用者によって選択された多重化サブブロックに接続されたパワースイッチの回路状態はオン状態に設定される。これにより、多重化ブロック110の不使用の多重化サブブロックに対しパワーゲーティングが適用された状態になる。
Based on the configuration information C, the
図2は、本発明の第1実施形態による半導体集積回路100の動作例を説明するための図であり、4つの多重化サブブロック1124〜1127に対してパワーゲーティングが適用された場合のパワースイッチ1110〜1117の回路状態の一例を示す。
図2の例では、4つの多重化サブブロック1120〜1123は、使用される多重化サブブロックであり、残りの4つの多重化サブブロック1124〜1127は、不使用の多重化サブブロックである。
FIG. 2 is a diagram for explaining an operation example of the semiconductor integrated
In the example of FIG. 2, the four
不使用の多重化サブブロック1124〜1127に対しては、動作前、即ち使用を開始する前の初期設定の段階でパワーゲーティングを常時適用する。具体的には、制御回路120により、不使用の多重化サブブロック1124〜1127に接続されたパワースイッチ1114〜1117の回路状態がオフ状態に設定される。これにより、不使用の多重化サブブロック1124〜1127に対する電力供給が遮断され、これらの多重化サブブロック1124〜1127には電源電圧VDDは供給されない。従って、原理上、不使用の多重化サブブロック1124〜1127において消費電力は発生しない。
For the unused multiplexed sub-blocks 1124 to 1127, power gating is always applied before the operation, that is, at the initial setting stage before the use is started. Specifically, the
これに対し、使用される4つの多重化サブブロック1120〜1123に対しては、パワーゲーティングを常時適用しない。具体的には、制御回路120により、使用される多重化サブブロック1120〜1123に接続されたパワースイッチ1110〜1113の回路状態がオン状態に設定される。これにより、使用される多重化サブブロック1120〜1123に対する電力供給が確保され、これらの多重化サブブロック1120〜1123には電源電圧VDDが供給される。電源電圧VDDが供給された多重化サブブロック1120〜1123は、使用中(動作中)、ストリームデータPES0〜PES3を多重化する。多重化ブロック110は、多重化サブブロック1120〜1123により多重化されたストリームをトランスポートストリームデータTSとして出力する。
On the other hand, power gating is not always applied to the four multiplexed
図3は、本発明の第1実施形態による半導体集積回路100の他の動作例を説明するための図であり、多重化サブブロック1121〜1127に対してパワーゲーティングが適用された場合のパワースイッチ1110〜1117の回路状態の一例を示す。
FIG. 3 is a diagram for explaining another example of the operation of the semiconductor integrated
図3の例では、1つの多重化サブブロック1120のみが使用される多重化サブブロックであり、他の7つの多重化サブブロック1121〜1127は不使用の多重化サブブロックである。この場合も同様に、不使用の7つの多重化サブブロック1121〜1127に対してパワーゲーティングが常時適用され、パワースイッチ1111〜1117の回路状態がオフ状態に設定される。これにより、不使用の多重化サブブロック1121〜1127に対する電力供給が遮断される。
In the example of FIG. 3, only one multiplexed
これに対し、使用される1つの多重化サブブロック1120に対しては、パワーゲーティングが常時適用されず、パワースイッチ1110の回路状態がオン状態に設定される。これにより、使用される多重化サブブロック1120に対する電力供給が常時確保される。電源電圧VDDが供給された多重化サブブロック1120は、使用中(動作中)、ストリームデータPES0を多重化する。多重化ブロック110は、多重化サブブロック1120により多重化されたストリームをトランスポートストリームデータTSとして出力する。
On the other hand, power gating is not always applied to one multiplexed sub-block 1120 to be used, and the circuit state of the
従来技術によれば、通常、パワーゲーティングを適用する際にはPMU(Power Management Unit)回路等による制御を必要とするが、上述した第1実施形態によれば、使用者の指定に基づいて、パワーゲーティングを適用する多重化ブブロックが決定されるので、PMU回路等の複雑な回路を必要としない。従って、上述した第1実施形態によれば、回路規模に与える影響を抑制しつつ、不使用の多重化サブブロックにおける消費電力の発生を防止し、これにより半導体集積回路100の消費電力を抑制することができる。
According to the prior art, normally, when applying power gating, control by a PMU (Power Management Unit) circuit or the like is required. However, according to the first embodiment described above, based on the designation of the user, Since a multiplexing block to which power gating is applied is determined, a complicated circuit such as a PMU circuit is not required. Therefore, according to the first embodiment described above, while suppressing the influence on the circuit scale, the generation of power consumption in unused multiplexing sub-blocks is prevented, thereby suppressing the power consumption of the semiconductor integrated
また、第1実施形態によれば、制御回路120は、回路動作前にパワースイッチ1110〜1117の状態(オン状態またはオフ状態)の設定を1度だけ行う機能を有していればよい。このため、非常に単純な回路で制御回路120を構成することができる。また、制御回路120の機能を外部の制御用CPU(半導体集積回路100を備えたシステム等)に代替えさせることもできる。この場合、半導体集積回路100から制御回路120自体を省くことが可能になり、半導体集積回路100の回路規模を削減できる利点がある。
従って、第1実施形態によれば、回路規模や設計複雑性を増大させることなく消費電力を削減することが可能となる。
Further, according to the first embodiment, the
Therefore, according to the first embodiment, it is possible to reduce power consumption without increasing the circuit scale or design complexity.
(第2実施形態)
次に、本発明の第2実施形態を説明する。
図4は、本発明の第2実施形態による半導体集積回路200の構成の一例を示すブロック図である。半導体集積回路200は、上述した第1実施形態による図1に示す半導体集積回路100の構成において、多重化サブブロック1120〜1127に代えて、クロックゲーティングを実施するための機能を有する多重化サブブロック2120〜2127を備えている。
(Second Embodiment)
Next, a second embodiment of the present invention will be described.
FIG. 4 is a block diagram showing an example of the configuration of the semiconductor integrated
具体的には、半導体集積回路200は、多重化ブロック210と制御回路120とを備えている。多重化ブロック210は、パワーゲーティングを実施するための複数のパワースイッチ1110〜1117と、クロックゲーティングを実施するための機能を有する複数の多重化サブブロック2120〜2127とを備えている。8個の多重化サブブロック2120〜2127の全てにクロックゲーティングが常時適用される。複数の多重化サブブロック2120〜2127には、それぞれ、複数のパワースイッチ1110〜1117が接続されている。
Specifically, the semiconductor integrated
第2実施形態では、複数の多重化サブブロック2120〜2127のうち、多重化サブブロック2120〜2123は、使用される多重化サブブロックであり、多重化サブブロック2124〜2127は、不使用の多重化サブブロックである。使用される多重化サブブロック2120〜2123の入力部には、それぞれ、外部からストリームデータPES0〜PES3が供給される。複数の多重化サブブロック2120〜2127の出力部は共通接続されて多重化ブロック210の出力端子(図示なし)に接続されている。
In the second embodiment, among the plurality of multiplexing sub-blocks 2120 to 2127, the multiplexing sub-blocks 2120 to 2123 are multiplexing sub-blocks to be used, and the
制御回路120は、多重化ブロック210が作動する前に、複数の多重化サブブロック2120〜2127のうち、不使用の多重化サブブロック2124〜2127に接続されたパワースイッチ1114〜1117をオフにしてパワーゲーティングを適用することにより、上記不使用の多重化サブブロックに対する電源供給を遮断するための回路要素である。加えて、第2実施形態では、制御回路120は、多重化ブロック210の作動中に、複数の多重化サブブロック2120〜2127のうち、上記不使用の多重化サブブロック以外の多重化サブブロック2120〜2123においてクロックゲーティングを機能させる。その他は、上述した第1実施形態と同様である。
なお、図4の構成においても、パワーゲーティングを適用する多重化サブブロックは任意に設定し得る。
The
Also in the configuration of FIG. 4, the multiplexing sub-blocks to which power gating is applied can be set arbitrarily.
図5は、本発明の第2実施形態による半導体集積回路200の消費電力推定フローの一例を示すフローチャートである。図5のフローに示すように、制御回路120は、構成情報Cに基づいて、各多重化サブブロックについてパワーゲーティングを適用するか否かを判定する(ステップS1)。パワーゲーティングを適用する場合(ステップS1:YES)、使用前(例えば、コンフィギュレーション時)に、不使用の多重化サブブロック2124〜2127にパワーゲーティングを適用する。具体的には、制御回路120は、不使用の多重化サブブロック2124〜2127に接続されたパワースイッチ1114〜1117の回路状態をオフ状態に設定し、使用される多重化サブブロック2120〜2123の回路状態をオン状態に設定する。そして、使用者は、例えば、EDA(Electronic Design Automation)プログラムによりシミュレーション結果から使用前の半導体集積回路200の消費電力を見積もる(ステップS2)。
FIG. 5 is a flowchart showing an example of a power consumption estimation flow of the semiconductor integrated
これに対し、制御回路120は、パワーゲーティングを適用しないと判定された多重化サブブロック2120〜2123に対しては、それらの多重化サブブロックにおけるクロックゲーティングを機能させることにより、動作時にクロックゲーティングを適用する(ステップS3)。そして、使用者は、例えば、EDA(Electronic Design Automation)プログラムによりシミュレーション結果からクロックゲーティング動作中の半導体集積回路200の消費電力を見積もる(ステップS4)。
On the other hand, the
上述した第2実施形態によれば、パワーゲーティングに加えて、クロックゲーティングを導入したことにより、不使用の多重化サブブロックにおける消費電力の削減効果に加えて、使用される多重化サブブロック1120〜1123における消費電力を抑制することができる。従って、第2実施形態によれば、第1実施形態に比較して半導体集積回路200の消費電力を更に改善することができる。
なお、第2実施形態では、多重化サブブロック2120〜2127にクロックゲーティングを導入したが、クロックゲーティングに代えて、AVSやDVFSを適用することも可能であり、また、クロックゲーティングとAVSとDVFSとの任意の組み合わせを適用することも可能である。
According to the second embodiment described above, by introducing clock gating in addition to power gating, in addition to the effect of reducing power consumption in unused multiplexed sub-blocks, multiplexed sub-block 1120 to be used is used. The power consumption in ˜1123 can be suppressed. Therefore, according to the second embodiment, the power consumption of the semiconductor integrated
In the second embodiment, clock gating is introduced into the multiplexed sub-blocks 2120 to 2127. However, AVS or DVFS can be applied instead of clock gating, and clock gating and AVS can be applied. It is also possible to apply any combination of and DVFS.
(第3実施形態)
次に、本発明の第3実施形態を説明する。
第3実施形態では、多重化サブブロックの使用状況(例えば、使用頻度)に合わせて、多重化サブブロックに対してパワーゲーティングとクロックゲーティングを適用する。例えば、使用する可能性の高い多重化サブブロックには、パワーゲーティング用のパワースイッチは接続されず、上記使用する可能性の高い多重化サブブロックは、クロックゲーティングを実施するための機能を有している。これに対し、例えば、使用する可能性の低い多重化サブブロックには、パワーゲーティング用のパワースイッチが接続され、上記使用する可能性の低い多重化サブブロックは、クロックゲーティングを実施するための機能は有していない。これにより、使用する可能性の低い多重化サブブロックにはパワーゲーティングが適用され、残りの使用の可能性が高い多重化サブブロックにはクロックゲーティングが適用される。
(Third embodiment)
Next, a third embodiment of the present invention will be described.
In the third embodiment, power gating and clock gating are applied to the multiplexed sub-blocks in accordance with the usage status (for example, usage frequency) of the multiplexed sub-blocks. For example, a power gating power switch is not connected to a multiplexing sub-block that is likely to be used, and the multiplexing sub-block that is likely to be used has a function for performing clock gating. doing. On the other hand, for example, a power switch for power gating is connected to a multiplexed sub-block that is unlikely to be used, and the multiplexed sub-block that is unlikely to be used is for performing clock gating. Has no function. As a result, power gating is applied to the multiplexed sub-blocks that are less likely to be used, and clock gating is applied to the remaining multiplexed sub-blocks that are likely to be used.
図6は、本発明の第3実施形態による半導体集積回路300の構成の一例を示すブロック図である。半導体集積回路300は、上述した第2実施形態による図4に示す半導体集積回路200の構成において、多重化サブブロック2127に代えて、通常は使用されない予備の多重化サブブロック3127を備えている。この例では、使用する可能性の高い多重化サブブロック2120から2126は、クロックゲーティングを実施するための機能を有し、使用する可能性の低い予備の多重化サブブロック3127は、クロックゲーティングを実施するための機能を有していない。また、半導体集積回路300は、第2実施形態による半導体集積回路200の構成において、パワースイッチ1110〜1116が省略され、多重化サブブロック2120〜2126に電源電圧VDDが直接的に供給された構成を有している。
FIG. 6 is a block diagram showing an example of the configuration of the semiconductor integrated
具体的には、半導体集積回路300は、多重化ブロック310と制御回路120とを備える。多重化ブロック310は、パワーゲーティングを実施するためのパワースイッチ1117と、通常は不使用の多重化サブブロックである予備の多重化サブブロック3127(第1サブブロック)と、使用される複数の多重化サブブロック2120〜2126(第2サブブロック)とを備えている。このうち、複数の多重化サブブロック2120〜2126には、パワーゲーティングを実施するためのパワースイッチは接続されておらず、予備の多重化サブブロック3127にのみ、パワーゲーティングを実施するためのパワースイッチ1117が接続されている。また、複数の多重化サブブロック2120〜2126は、クロックゲーティングを実施するための機能を有しており、予備の多重化サブブロック3127は、クロックゲーティングを実施するための機能を有していない。
Specifically, the semiconductor integrated
また、第3実施形態では、制御回路120は、多重化ブロック310が作動する前に、予備の多重化サブブロック3127に接続されたパワースイッチ1117をオフにしてパワーゲーティングを適用することにより、この予備の多重化サブブロック3127に対する電源供給を遮断する。即ち、通常は不使用の多重化サブブロックである予備の多重化サブブロック3127に対してのみパワーゲーティングが常時適用される。従って、図6の制御回路120は、多重化ブロック310が作動する前に、不使用の多重化サブブロック3127に接続されたパワースイッチ1117をオフにしてパワーゲーティングを適用して、上記不使用の多重化サブブロック3127に対する電源供給を遮断する。なお、不使用の多重化サブブロックの個数は、1つに限定されず、2以上であってもよい。
図6の例によれば、通常は使用されることのない予備の多重化サブブロックにおける消費電力の発生を防止し、且つ、使用される複数の多重化サブブロック2120〜2126における消費電力を低減することができる。
In the third embodiment, the
According to the example of FIG. 6, generation of power consumption in a spare multiplexed sub-block that is not normally used is prevented, and power consumption in a plurality of multiplexed sub-blocks 2120 to 2126 used is reduced. can do.
図7は、本発明の第3実施形態の他の例による半導体集積回路300Aの構成を示すブロック図である。半導体集積回路300Aは、上述した第2実施形態による図4に示す半導体集積回路200の構成において、多重化サブブロック2124〜2127に代えて、上述した第1実施形態による図1に示す多重化サブブロック1124〜1127を備えている。複数の多重化サブブロック2120〜2123には、パワーゲーティングを実施するためのパワースイッチは接続されておらず、複数の多重化サブブロック1124〜1127には、それぞれ、パワーゲーティングを実施するためのパワースイッチ1114〜1117が接続されている。
FIG. 7 is a block diagram showing a configuration of a semiconductor integrated
また、制御回路120は、多重化ブロック310Aが作動する前に、パワーゲーティングを実施するためのパワースイッチが接続された複数の多重化サブブロック1124〜1127(第2サブブロック)のうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用することにより、上記不使用のサブブロックに対する電源供給を遮断する。図7の例では、複数の多重化サブブロック1124〜1127(第2サブブロック)の全てが不使用の多重化サブブロックであるため、制御回路120は、複数の多重化サブブロック1124〜1127に接続されたパワースイッチ1114〜1117の回路状態をオフ状態に設定する。
In addition, the
図7の例によれば、最初の4つの多重化サブブロック2120〜2123にはクロックゲーティングのみが適用され、残りの4つの多重化サブブロック1124〜1127にはパワーゲーティングのみが適用される。従って、図6の構成に比較して、使用の可能性が低い多重化サブブロックの数が増えた場合においても消費電力を効果的に低減させることができる。
According to the example of FIG. 7, only clock gating is applied to the first four multiplexed
図8は、本発明の第3実施形態の更なる他の例による半導体集積回路300Bの構成を示すブロック図である。半導体集積回路300Bは、多重化ブロック310Bと制御回路310Bを備える。多重化ブロック310Bは、パワースイッチの状態の違いを除けば、上述の図7に示す多重化ブロック310Aと同様の構成を有している。図8の例では、上述の図7の構成において、5つ目の多重化サブブロック1124は、使用される多重化サブブロックに変更され、多重化サブブロック1124に接続されたパワースイッチ1114の回路状態がオン状態に設定されている。他のパワースイッチ1115〜1117の回路状態はオフ状態に設定されている。図8の例でも、制御回路120は、多重化ブロック310Bが作動する前に、パワーゲーティングを実施するためのパワースイッチが接続された複数の多重化サブブロック1124〜1127(第2サブブロック)のうち、その一部の不使用の多重化サブブロック1125〜1127に接続されたパワースイッチ1115〜1117をオフにしてパワーゲーティングを適用することにより、上記不使用の多重化サブブロック1125〜1127に対する電源供給を遮断する。図8の例によれば、多重化サブブロック1124における消費電力が発生するため、電力削減効果は、図7の例よりも低下するが、図7の例に比較して使用されるサブブロック数が増加した事態に柔軟に対応することができる。
FIG. 8 is a block diagram showing a configuration of a semiconductor integrated
(第4実施形態)
次に、本発明の第4実施形態を説明する。
図9は、本発明の第4実施形態による半導体集積回路400の構成例を示すブロック図である。半導体集積回路400は、多重化ブロック410を備え、多重化ブロック410は、多重化サブブロック411,412を備えている。このうち、多重化サブブロック411には、ストリームデータPES0〜PES7の8本のストリームが入力され、多重化サブブロック412には、1本のストリームデータPES8のみが入力される。即ち、多重化サブブロック411には多数のストリームが入力され、多重化サブブロック412には少数のストリームが入力され、入力数が異なっている。
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described.
FIG. 9 is a block diagram showing a configuration example of a semiconductor integrated
第4実施形態では、入力数の少ない多重化サブブロック412に、DVFSやAVS等の電力削減手法が適用される。これにより、第4実施形態によれば、各多重化サブブロックの入力数の違いに応じて、全体の多重化速度を損なうことなく、低電力化を実現することができる。
なお、第4実施形態は、上述した第1から第3実施形態における各多重化サブブロックの入力数が相互に異なる場合、第1から第3実施形態と組み合わせることも可能である。
In the fourth embodiment, a power reduction method such as DVFS or AVS is applied to the multiplexed sub-block 412 with a small number of inputs. Thereby, according to 4th Embodiment, according to the difference in the number of inputs of each multiplexing subblock, low power reduction is realizable, without impairing the whole multiplexing speed.
The fourth embodiment can be combined with the first to third embodiments when the number of inputs of each multiplexed sub-block in the first to third embodiments is different from each other.
(第5実施形態)
次に、本発明の第5実施形態を説明する。
図10は、本発明の第5実施形態による半導体集積回路500の構成例を示すブロック図である。半導体集積回路500は、多重化ブロック510を備え、多重化ブロック510は、複数の多重化サブブロック511,512,513を備えている。このうち、多重化サブブロック511は、映像を多重化するモジュールであり、多重化サブブロック511には、映像PES(Video)が入力される。多重化サブブロック512は、音声を多重化するモジュールであり、多重化サブブロック512には、音声PES(Audio)が入力される。多重化サブブロック513は、ユーザデータを多重化するモジュールであり、多重化サブブロック513には、ユーザデータPED(User)が入力される。即ち、多重化サブブロック511,512,513には、それぞれ、異なる種類のストリームが入力される。
(Fifth embodiment)
Next, a fifth embodiment of the present invention will be described.
FIG. 10 is a block diagram showing a configuration example of a semiconductor integrated
通常、音声やユーザデータは、映像に比べてデータ量が少ないので、音声PESやユーザデータPESの処理の負担は、映像PESの処理より少ない。従って、音声やユーザデータのモジュールにDVFSやAVS等の電力削減手法を適用しても、音声PESやユーザデータPESの処理に与える影響は少ない。そこで、第5実施形態では、音声を多重化するモジュールである多重化サブブロック512と、ユーザデータを多重化する多重化サブブロック513とに対して、DVFSやAVS等の電力削減手法を適用する。これにより、第5実施形態によれば、各多重化サブブロックに入力されるストリームの種類の違いに応じて、多重化の全体的な処理速度に与える影響を抑制しつつ、低電力化を実現することができる。
なお、第5実施形態は、例えば、上述した第1から第3実施形態と組み合わせることも可能である。
Usually, audio and user data have a smaller amount of data than video, so the processing load of audio PES and user data PES is less than that of video PES. Therefore, even if a power reduction method such as DVFS or AVS is applied to the voice or user data module, the influence on the processing of the voice PES or the user data PES is small. Therefore, in the fifth embodiment, a power reduction technique such as DVFS or AVS is applied to a
The fifth embodiment can be combined with, for example, the first to third embodiments described above.
(第6実施形態)
次に、本発明の第6実施形態を説明する。
図11は、本発明の第6実施形態による半導体集積回路600の構成例を示すブロック図である。半導体集積回路600は、複数の多重化ブロック610と制御回路620とを備えている。多重化ブロック610は、複数の多重化サブブロック611,612,613を備えている。多重化サブブロックの数は任意に設定し得る。多重化サブブロック611,612,613には、それぞれ、ストリームデータPES0,PES1,PES2が入力される。
(Sixth embodiment)
Next, a sixth embodiment of the present invention will be described.
FIG. 11 is a block diagram showing a configuration example of a semiconductor integrated
第6実施形態では、入力されるストリームデータPES0,PES1,PES2に対する処理負荷の指標の一つであるフレームレートに応じて、多重化サブブロック611,612,613のそれぞれにDVFSやAVS等の電力削減手法が適用される。即ち、制御回路620は、多重化サブブロック611,612,613にそれぞれ入力されるストリームデータPES0,PES1,PES2のフレームレートに応じて、多重化サブブロック611,612,613のそれぞれに対してDVFSやAVS等の電力削減手法を適用する。
In the sixth embodiment, power such as DVFS and AVS is applied to each of the multiplexed
具体的には、制御回路620は、入力されるストリームデータのフレームレートが低い程(即ち、処理負荷が低い程)、多重化サブブロックの動作電圧や動作周波数を低下させる。一例として、ストリームデータPES0〜PES2のうち、ストリームデータPES2のフレームレートが他のストリームデータPES0,PES1よりも低ければ、制御回路620は、多重化サブブロック611,612よりも多重化サブブロック613の動作電圧や動作周波数を低くすることにより、多重化サブブロック613における消費電力を抑制する。
従って、第6実施形態によれば、各多重化サブブロックに入力されるストリームデータのフレームレートの違いに応じて、全体の多重化速度を損なうことなく、低電力化を実現することができる。
Specifically, the
Therefore, according to the sixth embodiment, a reduction in power can be realized without impairing the overall multiplexing speed in accordance with the difference in the frame rate of stream data input to each multiplexing sub-block.
なお、多重化サブブロック611〜613のそれぞれに適用される電力削減手法は、DVFSまたはAVSの何れか一方であってもよく、DVFSおよびAVSの両方であってもよく、DVFSやAVS等の複数種類の手法の任意の組み合わせであり得る。
また、第6実施形態は、例えば、上述した第1から第3実施形態と組み合わせることも可能である。
Note that the power reduction method applied to each of the
The sixth embodiment can also be combined with the first to third embodiments described above, for example.
(第7実施形態)
次に、本発明の第7実施形態を説明する。
図12は、本発明の第7実施形態による半導体集積回路700の構成例を示すブロック図である。半導体集積回路700は、多重化ブロック710を備え、多重化ブロック710は、複数の多重化サブブロック711,712,713を備えている。多重化サブブロックの数は任意に設定し得る。
(Seventh embodiment)
Next, a seventh embodiment of the present invention will be described.
FIG. 12 is a block diagram showing a configuration example of a semiconductor integrated
上述の第6実施形態では、図11に示した制御回路620により、多重化サブブロック611〜613のそれぞれに対する電力削減手法の適用を制御するものとしたが、第7実施形態では、多重化サブブロック711〜713のそれぞれが、電力削減手法の適用を実施するための機能と、上記電力削減手法の適用を制御するための機能とを備えている。即ち、多重化サブブロック711〜713には、図11に示した制御回路620の制御機能が組み込まれている。その他は、第6実施形態と同様である。
In the sixth embodiment described above, the
第7実施形態によれば、上述した第6実施形態と同様に、各多重化ブロックに入力されるストリームデータのフレームレートのうち、フレームレートが低いストリームデータが入力される多重化サブブロックに対しDVFSやAVS等の電力削減手法を適用して低電力化を図ることができる。 According to the seventh embodiment, as in the above-described sixth embodiment, among the frame rates of stream data input to each multiplexed block, the multiplexed sub-block to which stream data having a low frame rate is input. The power can be reduced by applying a power reduction method such as DVFS or AVS.
また、第7実施形態では、各多重化サブブロックは、入力されるストリームデータに対する処理負荷の指標の一つとして、処理の際に各多重化サブブロックがストリームデータを一時的に格納する自身のバッファのデータ蓄積量を把握することができる。このため、各多重化サブブロックは、入力されるストリームデータのフレームレートに代えて、多重化サブブロック自身のバッファのデータ蓄積量に応じてDVFSやAVS等の電力削減手法を適用することもできる。また、各多重化サブブロックは、入力されるストリームデータのフレームレートとバッファのデータ蓄積量との組み合わせに応じてDVFSやAVS等の電力削減手法を適用することもできる。 Further, in the seventh embodiment, each multiplexed sub-block is used as one of the processing load indicators for the input stream data, and each multiplexed sub-block temporarily stores the stream data during processing. The amount of data stored in the buffer can be grasped. For this reason, each multiplexed subblock can apply a power reduction method such as DVFS or AVS in accordance with the amount of data stored in the buffer of the multiplexed subblock itself, instead of the frame rate of the input stream data. . Further, each multiplexing sub-block can apply a power reduction technique such as DVFS or AVS according to the combination of the frame rate of the input stream data and the data accumulation amount of the buffer.
(第8実施形態)
次に、本発明の第8実施形態を説明する。
図13は、本発明の第8実施形態による半導体集積回路800の構成例を示すブロック図である。半導体集積回路800は、第1集積回路810と第2集積回路820とを備えている。第1集積回路810と第2集積回路820は、それぞれ、例えばLSI(Large Scale Integration)である。このうち、第1集積回路810は、多重化サブブロック811を備え、第2集積回路820は、多重化サブブロック821を備えている。多重化サブブロック821は、DVFSまたはAVSの機能を備えている。第1集積回路810および第2集積回路820の各多重化サブブロックの数は任意に設定し得る。
(Eighth embodiment)
Next, an eighth embodiment of the present invention will be described.
FIG. 13 is a block diagram showing a configuration example of the semiconductor integrated
第1集積回路810に備えられた多重化サブブロック811には、外部からストリームデータPESaが入力され、この多重化サブブロック811の出力は、第2集積回路820に備えられた多重化サブブロック821に供給される。第2集積回路820に備えられた多重化サブブロック811には、外部からストリームデータPESbが入力される。多重化サブブロック821は、第1集積回路810に備えられた多重化サブブロック811の出力と外部から供給されるストリームデータPESbとを多重化してトランスポートストリームデータTSを生成する。
Stream data PESa is input to the multiplexing sub-block 811 provided in the first
一般に、大規模な多重化処理の場合は、図13に示す例のように、複数の集積回路(LSI)の多重化サブブロックを従属接続して多重化を行う構成をとることがある。この場合、半導体集積回路800にストリームデータPESaが入力されてからトランスポートストリームデータTSが出力されるまでの信号経路上には、第1集積回路810と第2集積回路820との2つのデバイスが存在する。これに対し、半導体集積回路800にストリームデータPESbが入力されてからトランスポートストリームデータTSが出力されるまでの信号経路上には、第1集積回路810のみが存在する。このため、ストリームデータPESaとストリームデータPESbとに対する処理による遅延時間は異なり、ストリームデータPESbに対する処理の遅延時間の方がストリームデータPESbに対する処理の遅延時間よりも短い。
In general, in the case of a large-scale multiplexing process, as shown in the example shown in FIG. 13, there may be a configuration in which multiplexing sub-blocks of a plurality of integrated circuits (LSIs) are cascade-connected to perform multiplexing. In this case, there are two devices, a first
そこで、第8実施形態では、2つ目の第2集積回路820に備えられた多重化サブブロック821に対してDVFSやAVS等の電力削減手法を適用する。これにより、多重化処理のための複数の集積回路を従属接続した場合であっても、多重化の全体的な処理速度に与える影響を抑制しつつ、低電力化を実現することができる。
Therefore, in the eighth embodiment, a power reduction method such as DVFS or AVS is applied to the multiplexed
次に、本発明の実施形態の効果の一例を説明する。
従来例の並列的(個別的)に複数の消費電力削減方法を適用する構成に比べて、上述した本発明の実施形態により、使用前に不使用の多重化サブブロックに対しパワーゲーティングを適用し、また、動作時にクロックゲーティングを適用することにより、顕著な消費電力削減効果を得ることができる。回路規模に関しては、多重化サブブロックの使用頻度に応じて、パワーゲーティングおよびクロックゲーティングの各適用対象のブロックを限定することにより、回路規模を有効に削減することができる。
Next, an example of the effect of the embodiment of the present invention will be described.
Compared with the conventional configuration in which a plurality of power consumption reduction methods are applied in parallel (individually), the above-described embodiment of the present invention allows power gating to be applied to unused multiplexed sub-blocks before use. Also, by applying clock gating during operation, a significant power consumption reduction effect can be obtained. Regarding the circuit scale, the circuit scale can be effectively reduced by limiting the blocks to which power gating and clock gating are applied in accordance with the frequency of use of the multiplexed sub-blocks.
図14は、本発明の実施形態による半導体集積回路の効果の一例を示す図である。
図14の例は、使用される多重化サブブロックが1つの場合と、使用される多重化サブブロックが4つの場合と、使用される多重化サブブロックが8つの場合の使用時の消費電力削減効率を示している。パワーゲーティングの後にクロックゲーティングを適用することにより、さらに消費電力削減を図ることができることが理解される。上述の実施形態によれば、パワーゲーティングを使用開始前から適用し、クロックゲーティングを使用時に適用し、これらを分けて段階的に適用するので、設計複雑度の増大および信頼性の低下を回避することができる。
FIG. 14 is a diagram illustrating an example of the effect of the semiconductor integrated circuit according to the embodiment of the present invention.
In the example of FIG. 14, power consumption reduction in use when one multiplexed subblock is used, when four multiplexed subblocks are used, and when eight multiplexed subblocks are used. Shows efficiency. It is understood that the power consumption can be further reduced by applying clock gating after power gating. According to the above-described embodiment, power gating is applied before the start of use, clock gating is applied at the time of use, and these are applied in stages, thereby avoiding an increase in design complexity and a decrease in reliability. can do.
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲内で、種々の修正、変形、付加、置換等が可能である。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications, changes, additions, substitutions, and the like are possible without departing from the spirit of the present invention.
100,200,300,300A,300B,400,500,600,700,800…半導体集積回路、110,210,310,310A,310B,410,510,610,710…多重化ブロック、120…制御回路、411,412,511〜513,611〜613,711〜713,811,821,1120〜1127,2120〜2127,3127…多重化サブブロック、810…第1集積回路、820…第2集積回路、1110〜1117…パワースイッチ。
100, 200, 300, 300A, 300B, 400, 500, 600, 700, 800 ... semiconductor integrated circuit, 110, 210, 310, 310A, 310B, 410, 510, 610, 710 ... multiplexed block, 120 ...
Claims (3)
前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、
を備えたことを特徴とする半導体集積回路。 A block composed of a plurality of sub-blocks connected to a power switch for performing power gating;
Before the block is activated, a power switch connected to an unused sub-block of the plurality of sub-blocks is turned off to apply power gating to cut off power supply to the unused sub-block. A control circuit;
A semiconductor integrated circuit comprising:
前記ブロックが作動する前に、前記複数のサブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断すると共に、前記ブロックの作動中に、前記複数のサブブロックのうち、前記不使用のサブブロック以外のサブブロックにおいてクロックゲーティングを機能させる制御回路と、
を備えたことを特徴とする半導体集積回路。 A block composed of a plurality of sub-blocks connected to a power switch for performing power gating and having a function for performing clock gating;
Before the block is activated, a power switch connected to an unused sub-block of the plurality of sub-blocks is turned off to apply power gating to cut off power supply to the unused sub-block. And a control circuit that causes clock gating to function in sub-blocks other than the unused sub-block among the plurality of sub-blocks during operation of the block;
A semiconductor integrated circuit comprising:
前記ブロックが作動する前に、前記複数の第2サブブロックのうち、不使用のサブブロックに接続されたパワースイッチをオフにしてパワーゲーティングを適用して、前記不使用のサブブロックに対する電源供給を遮断する制御回路と、
を備えたことを特徴とする半導体集積回路。 A block comprising a plurality of first sub-blocks having a function for performing clock gating and a plurality of second sub-blocks connected to a power switch for performing power gating;
Before the block is activated, power gating is applied by turning off a power switch connected to an unused sub-block of the plurality of second sub-blocks to supply power to the unused sub-block. A control circuit to shut off;
A semiconductor integrated circuit comprising:
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