JP2016122898A - Ｄｍｌドライバおよび送信フロントエンド - Google Patents

Abstract

【課題】簡素な回路構成により高速かつ低消費電力でＰＡＭ用の多値のＬＤ駆動信号を生成する。
【解決手段】ディジタル入力信号Ｄ_INのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ_kを備え、電流引き抜き回路ＤＲ_kにより、当該ビットｋのビット値Ｄ_kに応じて、ＬＤに供給されている一定電流Ｉ_CCからの、当該ビットｋに対して予め設定されている設定電流値Ｉ_k分の引き抜きを制御する。
【選択図】 図２

Description

本発明は、ＬＤ（Laser Diode：レーザダイオード）を駆動するＬＤドライバに関し、特に直接変調半導体レーザ（ＤＭＬ：Directly Modulated Laser）を駆動するＤＭＬドライバに関する。

近年、通信トラヒックの増大に伴い、光ファイバを利用した光通信ネットワークの大容量化が求められている。特に、光通信ネットワークの主要要素であるイーサネット（Ｅｔｈｅｒｎｅｔ、登録商標、以下同じ）の大容量化が進みつつある。２０１４年現在、イーサネットの規格として、１０ＧｂＥおよび４０ＧｂＥの標準化が完了しており、より大容量な１００ＧｂＥの標準化も完了しつつある。また、今後予想される更なるトラヒックの増大に対応するため、更なる大容量化を目指した４００ＧｂＥの標準化の議論も行われている。

従来の１００ＧｂＥまでの規格に対応した光通信ネットワークでは、１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムのように、伝送方式としてＮＲＺ（Non-Return-to-Zero）を用いていた。しかし、現在議論されている４００ＧｂＥの規格に対応した光通信ネットワークでは、伝送方式として、ＮＲＺ以外にＤＭＴ（Discrete MultiTone modulation）やＰＡＭ（Pulse Amplitude Modulation）などの多値変調方式が検討されている。特に、検討されている多値変調方式の中で、伝送システム構成の簡易性および低消費電力化の観点からＰＡＭが注目されている。

図２７は、従来の１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムの概略構成を示す図である。この例では、送信側において、光送信部としてチャネルごとに設けられた送信フロントエンドで２５ＧｂｐｓのＮＲＺからなる入力データ（ベースバンド）が光伝送信号に変換された後、波長合波器で合波されて送信される。一方、受信側では、光ファイバを介して送信側からの光伝送信号を受信し、波長分波器でチャネルごとに分波した後、チャネルごとに設けられた受信フロントエンドで２５ＧｂｐｓのＮＲＺからなる受信データに変換されて出力される。

これら送信フロントエンドでは、低消費電力で高速動作可能なＬＤドライバとして、シャント型回路構成を用いたＬＤドライバが報告されている（例えば、非特許文献１など参照）。図２８は、従来の送信フロントエンドの構成例である。この送信フロントエンドは、ＬＤ部に対してシャント型のＬＤドライバが並列接続された構成と等価であり、ＬＤドライバは、入力されたディジタル入力信号Ｄ_INでオン・オフ動作するスイッチＳＷと、このＳＷに直列接続された電流源Ｉ_Sとで表現され、ＬＤ部は、ＬＤ（素子）と、このＬＤに並列接続されてＬＤに電流を供給する定電流源Ｉ_SCとで表現される。

図２９は、従来の送信フロントエンドのＯＦＦ動作を示す説明図であり、図２９（ａ）は等価回路、図２９（ｂ）は動作特性を示す説明図である。図２９に示すように、Ｄ_INによりＳＷがＯＦＦした場合、ＬＤドライバのＩ_Sから供給される電流Ｉがゼロとなり、ＬＤ素子に流れるＬＤ駆動電流Ｉ_LDは、ＬＤ部のＩ_SCからの一定電流Ｉ_CCと等しくなり、これに応じた光出力ＰでＬＤから光伝送信号が出力される。

図３０は、従来の送信フロントエンドのＯＮ動作を示す説明図であり、図３０（ａ）は等価回路、図３０（ｂ）は動作特性を示す説明図である。図３０に示すように、Ｄ_INによりＳＷがＯＮした場合、ＬＤドライバのＩ_Sから電流Ｉが供給されて、ＬＤ素子に流れるＬＤ駆動電流Ｉ_LDはＩ_CC−Ｉとなり、これに応じた光出力ＰでＬＤから光伝送信号が出力される。

このように、ＬＤ部に対して並列にシャント型ＬＤドライバ部を付加することでＬＤドライバ部のスイッチをオン／オフ動作させて、図２９、図３０のように情報を載せることが可能である。また、シャント型ＬＤドライバは出力抵抗が高いため、ＬＤとモノリシックに集積されるか、もしくはＬＤと同一のパッケージ内に実装される。そのため、インピーダンス整合を取る必要がなく、低消費電力で高速動作可能である。

A. Moto, T. Ikagawa, S. Sato, Y. Yamasaki, Y. Onishi, and K. Tanaka, "A low power quad 25.78-Gbit/s 2.5 V laser diode driver using shunt-driving in 0.18 μm SiGe-BiCMOS", CompounＤＳemiconductor Integrated Circuit Symposium, 2013

標準化議論されている４００ＧｂＥのように光伝送信号フォーマットがＮＲＺだけではなく、多値変調であるＰＡＭも検討されている場合、シャント型ＬＤドライバにおいて高線形入出力特性が必要となるが、多値変調対応のシャント型ＬＤドライバはまだ報告されていない。
図３１は、従来のＰＡＭ伝送における送信システムの構成例である。ＰＡＭ伝送における送信システム構成では、高度な変調波形を生成するために、送信フロントエンドの前段にＤＳＰ（Digital Signal Processor）が設けられている。すなわち、入力されたディジタルの入力データＤＳ（ベースバンド）がＤＳＰにより多値変調された後、ディジタル入力信号Ｄ_INとして送信フロントエンドに入力される。このため、図２７と比較して送信フロントエンドにＤＡＣ（Digital-to-Analog Converter）が必要になり、ＤＡＣが付加された分、実装面積及び消費電力が増加する。

このように、光伝送信号フォーマットにＮＲＺを用いた場合、送信フロントエンドにおけるＬＤドライバとしてシャント型ＬＤドライバを用いることで、低消費電力な送信フロントエンド構成が可能である。しかし、図３１のように光伝送信号にＰＡＭを用いた場合、送信フロントエンドのＬＤドライバには高線形性が求められており、低消費電力構成でＰＡＭ伝送に対応した高線形シャント型ＬＤドライバは報告されていない。さらに、ＤＡＣが付加される分、送信フロントエンドの消費電力が増加してしまうという問題があった。

本発明はこのような課題を解決するためのものであり、簡素な回路構成により高速かつ低消費電力でＰＡＭ用の多値のＬＤ駆動信号を生成できるＬＤドライバを提供することを目的としている。

このような目的を達成するために、本発明にかかるＤＭＬドライバは、ｎ（ｎは２以上の整数）ビットのディジタル入力信号に基づいてＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力する送信フロントエンドで用いられるＤＭＬドライバであって、前記ディジタル入力信号のビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ_kを備え、前記電流引き抜き回路ＤＲ_kは、当該ビットｋのビット値Ｄ_kに応じて、前記ＬＤに供給されている一定電流Ｉ_CCからの、当該ビットｋに対して予め設定されている設定電流値Ｉ_k分の引き抜きを制御するようにしたものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ₀とした場合、前記設定電流値Ｉ_kは、Ｉ_k＝２^k×Ｉ₀に設定されているものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲ_kが、前記基準電流値Ｉ₀分の電流が流れる抵抗素子と、前記ビット値Ｄ_kに応じてオン／オフ動作するトランジスタとの直列回路が、２^k個だけ互いに並列接続されてなるものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲ_kが、前記設定電流値Ｉ_k分の電流が流れる抵抗素子と、当該抵抗素子に直列接続されて、前記ビット値Ｄ_kに応じてオン／オフ動作する、互いに並列接続された２^k個のトランジスタとからなるものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲ_kが、前記設定電流値Ｉ_k分の引き抜きを行う電流源と、前記ビット値Ｄ_kに応じてオン／オフ動作するスイッチとの直列回路と等価であるものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電流引き抜き回路ＤＲ_kが、前記一定電流Ｉ_CCから前記設定電流値Ｉ_k分の引き抜きを行う電流源として、設定電流値Ｉ₀，Ｉ₁，…，Ｉ_n-1を可変設定できる可変電流源を有するものである。

また、本発明にかかる送信フロントエンドは、ｎ（ｎは２以上の整数）ビットのディジタル入力信号Ｄ_INに基づいて、前述したいずれかのＤＭＬドライバによりＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力するようにしたものである。

本発明によれば、ＤＡＣを介すことなく、多値変調されたディジタル入力信号をそのままＤＭＬドライバに入力するだけで、ディジタル入力信号に応じた多値のＬＤ駆動信号をＬＤに供給することができる。このため、簡素な回路構成により高速かつ低消費電力でＰＡＭ用のＬＤ駆動信号を生成することが可能となる。
したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなるため、従来の送信フロントエンド構成において必要であったＤＡＣを省くことができ、結果としてＰＡＭ伝送用送信フロントエンドにおける回路規模および消費電力を大幅に削減できるとともに、高速応答性を改善することが可能となる。

第１の実施の形態にかかるＤＭＬドライバを用いた送信フロントエンドの構成を示すブロック図である。 第１の実施の形態にかかる送信フロントエンド１０（２ビット入力）の構成を示す回路図である。 第１の実施の形態にかかる送信フロントエンド（２ビット入力）の入出力特性を示す説明図である。 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（０，０）における動作例を示す説明図である。 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（０，１）における動作例を示す説明図である。 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（１，０）における動作例を示す説明図である。 第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（１，１）における動作例を示す説明図である。 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。 第１の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の構成を示す回路図である。 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の入出力特性を示す説明図である。 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。 第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。 第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の構成を示す回路図である。 第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の他の構成を示す回路図である。 第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の構成を示す回路図である。 第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の他の構成を示す回路図である。 第２の実施の形態にかかる送信フロントエンド（２ビット入力）の構成例である。 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。 第３の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。 第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。 第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。 従来の１００ＧＢａｓｅ−ＬＲ４／ＥＲ４の伝送システムの概略構成を示す図である。 従来の送信フロントエンドの構成例である。 従来の送信フロントエンドのＯＦＦ動作を示す説明図である。 従来の送信フロントエンドのＯＮ動作を示す説明図である。 従来のＰＡＭ伝送における送信システムの構成例である。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる送信フロントエンド１０と、この送信フロントエンド１０で用いられるＰＡＭ（Pulse Amplitude Modulation）用ＤＡ変換機能付きのＤＭＬ（Directly Modulated Laser）ドライバ１１とについて説明する。図１は、第１の実施の形態にかかるＤＭＬドライバを用いた送信フロントエンドの構成を示すブロック図である。

送信フロントエンド１０は、入力されたディジタルの入力データＤ_S（ベースバンド）を多値変調するＤＳＰ（Digital Signal Processor）２０から出力されたｎ（ｎは２以上の整数）ビット幅を持つディジタル入力信号Ｄ_INから、ＰＡＭ光伝送信号フォーマットの光伝送信号Ｐ_OUTを出力する機能を有している。本実施の形態にかかる送信フロントエンド１０は、ＬＤ部１２のＬＤ（Laser Diode：レーザダイオード）を駆動するＬＤドライバとして、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１を用いていることを特徴とする。

一般に、ＰＡＭ伝送における送信システムでは、入力されたディジタルの入力データＤ_S（ベースバンド）がＤＳＰ２０により多値変調された後、ディジタル入力信号Ｄ_INとして送信フロントエンドに入力される。前述の図３１に示した従来の送信フロントエンドでは、ＬＤドライバの前段にＤＡＣ（Digital-to-Analog Converter）を設けて、多値変調されたディジタル入力信号Ｄ_INを多値のアナログ信号に変換した後、ＬＤドライバに入力する構成となっていた。

本実施の形態では、送信フロントエンド１０のＬＤドライバとして、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１を用いている。このため、ＤＳＰ２０で多値変調されたディジタル入力信号Ｄ_INをそのままＤＭＬドライバ１１に入力し、このＤＭＬドライバ１１からディジタル入力信号Ｄ_INに応じた多値のＬＤ駆動信号をＬＤ部１２に供給することができる。したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなり、従来の送信フロントエンド構成において必要であったＤＡＣを省くことが可能となる。

次に、図２および図３を参照して、本実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０の構成について詳細に説明する。図２は、第１の実施の形態にかかる送信フロントエンド１０（２ビット入力）の構成を示す回路図である。図３は、第１の実施の形態にかかる送信フロントエンド（２ビット入力）の入出力特性を示す説明図である。

本実施の形態にかかる送信フロントエンド１０は、ＰＡＭ用ＤＡ変換機能付きのＤＭＬドライバ１１と、ＬＤ部１２とから構成されている。本実施の形態では、送信フロントエンド１０に入力されるディジタル入力信号Ｄ_INが、ビット値Ｄ₁，Ｄ₀からなる２（ｎ＝２）ビット幅の並列ディジタル信号である場合を例として説明する。

ＬＤ部１２は、ＬＤに対して一定電流Ｉ_CCを常時供給する定電流源ＩＳ_Cと、この一定電流Ｉ_CCとＤＭＬドライバ１１による引き抜き電流ＩＰとの差分からなる駆動電流Ｉ_LDに応じた強度の光出力Ｐで光伝送信号Ｐ_OUTを出力するＬＤ（素子）とが並列接続された構成を有している。

ＤＭＬドライバ１１は、ディジタル入力信号Ｄ_INのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ_Kが、ＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、ディジタル入力信号Ｄ_INのビット値Ｄ₀，Ｄ₁…，Ｄ_kに応じた引き抜き電流ＩＰを一定電流Ｉ_CCから引き抜く機能を有するＬＤドライバである。図２では、ＤＭＬドライバ１１において、２ビット分の電流引き抜き回路ＤＲ₀，ＤＲ₁が並列接続されており、これらＤＲ₀，ＤＲ₁に流れる電流の合計値が引き抜き電流ＩＰとなる。

電流引き抜き回路ＤＲ₀は、ビット０（ｋ＝０）に対して予め設定されている設定電流値Ｉ₀の電流を一定電流Ｉ_CCから引き抜く電流源ＩＳ₀と、ビット値Ｄ₀に応じてオン／オフ動作することにより、電流源ＩＳ₀による設定電流値Ｉ₀分の電流の引き抜きの実施有無を制御するスイッチＳＷ₀との直列回路から構成されている。
電流引き抜き回路ＤＲ₁は、ビット１（ｋ＝１）に対して予め設定されている設定電流値Ｉ₁の電流を一定電流Ｉ_CCから引き抜く電流源ＩＳ₁と、ビット値Ｄ₁に応じてオン／オフ動作することにより、電流源ＩＳ₁による設定電流値Ｉ₁分の電流の引き抜きの実施有無を制御するスイッチＳＷ₁との直列回路から構成されている。

本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ₀とした場合、電流引き抜き回路ＤＲ₀，ＤＲ₁で引き抜かれる設定電流値Ｉ_kは、基準電流Ｉ₀を２のｋ乗倍した電流値、すなわちＩ_k＝２^k×Ｉ₀に設定されている。具体的には、ビット値Ｄ₀に対応するｋ＝０のビットの出力電流Ｉ₀＝２⁰×Ｉ₀＝Ｉ₀であり、ビット値Ｄ₁に対応するｋ＝１のビットの出力電流Ｉ₁＝２¹×Ｉ₀＝２×Ｉ₀である。

また、Ｉ_CCはＩ_LDに対して順方向に印加されているが、ＤＭＬドライバ１１による引き抜き電流ＩＰは、Ｉ_LDに対して逆方向に印加されている。このため、ＤＭＬドライバ１１からの出力電流、すなわち引き抜き電流ＩＰが大きいほど、ＬＤへ供給されるＩ_LDが低減し、ＬＤからの光出力Ｐは小さくなる。
したがって、２ビットのビット値Ｄ₁，Ｄ₀に従ってスイッチＳＷ₁，ＳＷ₀をオン／オフ動作させることにより、Ｄ₁，Ｄ₀の組み合わせ（０，０），（０，１），（１，０），（１，１）ごとに、図３に示すようにＩ_LDが変化し、等間隔の４値の光出力Ｐ₁，Ｐ₂，Ｐ₃，Ｐ₄を持つ光伝送信号Ｐ_OUTが生成可能となる。

図４は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（０，０）における動作例を示す説明図であり、図４（ａ）は等価回路図、図４（ｂ）は駆動電流特性図、図４（ｃ）は光出力特性図である。
ディジタル入力信号Ｄ_INのビット値が（Ｄ₁，Ｄ₀）＝（０，０）の場合、ＤＭＬドライバ１１のスイッチＳＷ₀，ＳＷ₁はともにＯＦＦとなるため、ＬＤの駆動電流Ｉ_LDはＩ_CCに等しくなる。これによりＬＤから最大の光出力Ｐ₄を持つ光伝送信号Ｐ_OUTが出力される。

図５は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（０，１）における動作例を示す説明図であり、図５（ａ）は等価回路図、図５（ｂ）は駆動電流特性図、図５（ｃ）は光出力特性図である。
ディジタル入力信号Ｄ_INのビット値が（Ｄ₁，Ｄ₀）＝（０，１）の場合、ＤＭＬドライバ１１のスイッチＳＷ₀がＯＮとなりＳＷ₁がＯＦＦとなるため、ＬＤの駆動電流Ｉ_LDはＩ_CC−Ｉ₀となる。これによりＬＤから光出力Ｐ₃を持つ光伝送信号Ｐ_OUTが出力される。

図６は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（１，０）における動作例を示す説明図であり、図６（ａ）は等価回路図、図６（ｂ）は駆動電流特性図、図６（ｃ）は光出力特性図である。
ディジタル入力信号Ｄ_INのビット値が（Ｄ₁，Ｄ₀）＝（１，０）の場合、ＤＭＬドライバ１１のスイッチＳＷ₀がＯＦＦとなりＳＷ₁がＯＮとなるため、ＬＤの駆動電流Ｉ_LDはＩ_CC−Ｉ₁＝Ｉ_CC−２×Ｉ₀となる。これによりＬＤから光出力Ｐ₂を持つ光伝送信号Ｐ_OUTが出力される。

図７は、第１の実施の形態にかかる送信フロントエンドの入力信号（Ｄ₁，Ｄ₀）＝（１，１）における動作例を示す説明図であり、図７（ａ）は等価回路図、図７（ｂ）は駆動電流特性図、図７（ｃ）は光出力特性図である。
ディジタル入力信号Ｄ_INのビット値が（Ｄ₁，Ｄ₀）＝（１，１）の場合、ＤＭＬドライバ１１のスイッチＳＷ₀がともにＯＮとなるため、ＬＤの駆動電流Ｉ_LDはＩ_CC−Ｉ₁−Ｉ₀＝Ｉ_CC−３×Ｉ₀となる。これによりＬＤから最小の光出力Ｐ₁を持つ光伝送信号Ｐ_OUTが出力される。

次に、図８〜図１１を参照して、ディジタル入力信号Ｄ_INが、ビット値Ｄ₂，Ｄ₁，Ｄ₀からなる３（ｎ＝３）ビット幅の並列ディジタル信号である場合を例として説明する。図８は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。図９は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。図１０は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。図１１は、第１の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。

本実施の形態にかかるＤＭＬドライバ１１は、ディジタル入力信号Ｄ_INのビットｋ（ｋ＝０，１，２）ごとに設けられた電流引き抜き回路ＤＲ₀，ＤＲ₁，ＤＲ₂がＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、これらＤＲ₀，ＤＲ₁，ＤＲ₂に流れる電流の合計値が引き抜き電流ＩＰとなる。

電流引き抜き回路ＤＲ₀，ＤＲ₁は、図２と同様の構成を有している。電流引き抜き回路ＤＲ₂は、ビット２（ｋ＝２）に対して予め設定されている設定電流値Ｉ₂の電流を一定電流Ｉ_CCから引き抜く電流源ＩＳ₂と、ビット値Ｄ₂に応じてオン／オフ動作することにより、電流源ＩＳ₂による設定電流値Ｉ₁分の電流の引き抜きの実施有無を制御するスイッチＳＷ₂との直列回路から構成されている。

本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ₀とした場合、電流引き抜き回路ＤＲ₀，ＤＲ₁で引き抜かれる設定電流値Ｉ_kは、基準電流Ｉ₀を２のｋ乗倍した電流値、すなわちＩ_k＝２^k×Ｉ₀に設定されている。具体的には、ビット値Ｄ₀に対応するｋ＝０のビットの出力電流Ｉ₀＝２⁰×Ｉ₀＝Ｉ₀であり、ビット値Ｄ₁に対応するｋ＝１のビットの出力電流Ｉ₁＝２¹×Ｉ₀＝２×Ｉ₀であり、ビット値Ｄ₂に対応するｋ＝２のビットの出力電流Ｉ₂＝２²×Ｉ₀＝４×Ｉ₀である。

したがって、３ビットのビット値Ｄ₂，Ｄ₁，Ｄ₀に従ってスイッチＳＷ₂，ＳＷ₁，ＳＷ₀をオン／オフ動作させることにより、Ｄ₂，Ｄ₁，Ｄ₀の組み合わせ（０，０，０），（０，０，１），（０，１，０），（０，１，１），（１，０，０），（１，０，１），（１，１，０），（１，１，１）ごとに、図１０に示すようにＩ_LDが変化し、図１１に示すように等間隔の８値の光出力Ｐ₁，Ｐ₂，Ｐ₃，Ｐ₄，Ｐ₅，Ｐ₆，Ｐ₇，Ｐ₈を持つ光伝送信号Ｐ_OUTが生成可能となる。

次に、図１２〜図１５を参照して、ディジタル入力信号Ｄ_INが、ビット値Ｄ₀，Ｄ₁，…，Ｄ_n-1からなるｎビット幅の並列ディジタル信号である場合を例として説明する。図１２は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の構成を示す回路図である。図１３は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の入出力特性を示す説明図である。図１４は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。図１５は、第１の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。

本実施の形態にかかるＤＭＬドライバ１１は、ディジタル入力信号Ｄ_INのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ₀，ＤＲ₁，…，ＤＲ_n-1がＬＤ部１２のＬＤに対してそれぞれ並列接続された構成を有しており、これらＤＲ₀，ＤＲ₁，…，ＤＲ_n-1に流れる電流の合計値が引き抜き電流ＩＰとなる。

電流引き抜き回路ＤＲ_kは、図２と同様に、ビットｋに対して予め設定されている設定電流値Ｉ_kの電流を一定電流Ｉ_CCから引き抜く電流源ＩＳ_kと、ビット値Ｄ_kに応じてオン／オフ動作することにより、電流源ＩＳ_kによる設定電流値Ｉ_k分の電流の引き抜きの実施有無を制御するスイッチＳＷ_kとの直列回路から構成されている。

本実施の形態では、ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流Ｉ₀とした場合、電流引き抜き回路ＤＲ₀，ＤＲ₁で引き抜かれる設定電流値Ｉ_kは、基準電流Ｉ₀を２のｋ乗倍した電流値、すなわちＩ_k＝２^k×Ｉ₀に設定されている。具体的には、ビット値Ｄ₀に対応するｋ＝０のビットの出力電流Ｉ₀＝２⁰×Ｉ₀＝Ｉ₀であり、ビット値Ｄ₁に対応するｋ＝１のビットの出力電流Ｉ₁＝２¹×Ｉ₀＝２×Ｉ₀であり、ビット値Ｄ_n-1に対応するｋ＝ｎ−１のビットの出力電流Ｉ_n-1＝２^n-1×Ｉ₀である。

したがって、ｎビットのビット値Ｄ_n-1，…，Ｄ₁，Ｄ₀に従ってスイッチＳＷ₂，…，ＳＷ₁，ＳＷ₀をオン／オフ動作させることにより、Ｄ_n-1，…，Ｄ₁，Ｄ₀の組み合わせ（０，０，…，０），（０，０，…，１），…，（１，１，…，１）ごとに、図１４に示すようにＩ_LDが変化し、図１５に示すように２ⁿ＝ｍ値の光出力Ｐ₁，Ｐ₂，…，Ｐ_mを持つ光伝送信号Ｐ_OUTが生成可能となる。

［第１の実施の形態の効果］
このように、本実施の形態は、ディジタル入力信号Ｄ_INのビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ_kを備え、電流引き抜き回路ＤＲ_kにより、当該ビットｋのビット値Ｄ_kに応じて、ＬＤに供給されている一定電流Ｉ_CCからの、当該ビットｋに対して予め設定されている設定電流値Ｉ_k分の引き抜きを制御するようにしたものである。

これにより、ＤＡＣを介すことなく、ＤＳＰ２０で多値変調されたディジタル入力信号Ｄ_INをそのままＤＭＬドライバ１１に入力するだけで、ディジタル入力信号Ｄ_INに応じた多値のＬＤ駆動信号をＬＤに供給することができる。このため、簡素な回路構成により高速かつ低消費電力でＰＡＭ用のＬＤ駆動信号を生成することが可能となる。
したがって、ＬＤドライバの前段にＤＡＣを設ける必要がなくなるため、従来の送信フロントエンド構成において必要であったＤＡＣを省くことができ、結果としてＰＡＭ伝送用送信フロントエンドにおける回路規模および消費電力を大幅に削減できるとともに、高速応答性を改善することが可能となる。

また、本実施の形態では、ディジタル入力信号Ｄ_INのビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ₀とし、各ビットｋの設定電流値Ｉ_kを、Ｉ_k＝２^k×Ｉ₀に設定するようにしたので、ディジタル入力信号Ｄ_INのビット値に応じて等間隔で線形に変化する光出力Ｐを得ることが可能となる。

［第２の実施の形態］
次に、図１６および図１７を参照して、本発明の第２の実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０の構成について詳細に説明する。図１６は、第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の構成を示す回路図である。図１７は、第２の実施の形態にかかるＤＭＬドライバ（２ビット入力）の他の構成を示す回路図である。

本実施の形態では、ＤＭＬドライバ１１で用いる電流引き抜き回路ＤＲ_kの具体的な回路構成について説明する。なお、第１の実施の形態で説明したように、ＤＭＬドライバ１１の電流引き抜き回路ＤＲ_kは、設定電流値Ｉ_kを一定電流Ｉ_CCから引き抜く電流源と、ビット値Ｄ_kに応じてオン／オフ動作するスイッチＳＷ_kとの直列回路と等価な回路であればよく、本実施の形態にかかる回路構成に限定されるものではない。

図１６の構成例では、ビット０に対応する電流引き抜き回路ＤＲ₀は、基準電流値Ｉ₀分の電流が流れる抵抗素子Ｒ₀と、ビット値Ｄ₀に応じてオン／オフ動作するトランジスタＱとの直列回路から構成されている。また、ビット１に対応する電流引き抜き回路ＤＲ₁は、基準電流値Ｉ₀分の電流が流れる抵抗素子Ｒ₀と、ビット値Ｄ₁に応じてオン／オフ動作するトランジスタＱとの直列回路が、２個だけ互いに並列接続された構成を有している。なお、本実施の形態ではトランジスタＱとしてバイポーラトランジスタを用いた場合を例として説明するが、ＭＯＳトランジスタなど他の一般的なスイッチング素子やスイッチング回路を用いてもよい。

ここで、抵抗素子Ｒ₀に流れる基準電流値Ｉ₀は、トランジスタＱとのオン抵抗を無視すると、Ｖ_LDを抵抗素子Ｒ₀の抵抗値で除算した電流値で一定となる。これにより、１つの直列回路では、基準電流値Ｉ₀分の電流の引き抜き有無が制御されるため、電流引き抜き回路ＤＲ₁では、２×Ｉ₀分の電流の引き抜き有無が制御される。

一方、図１７の構成例では、ビット０に対応する電流引き抜き回路ＤＲ₀は、基準電流値Ｉ₀分の電流が流れる抵抗素子Ｒ₀と、ビット値Ｄ₀に応じてオン／オフ動作するトランジスタＱとの直列回路から構成されている。また、ビット１に対応する電流引き抜き回路ＤＲ₁は、ビット１に対応する設定電流値Ｉ₁分の電流が流れる抵抗素子Ｒ₁と、ビット値Ｄ₁に応じてオン／オフ動作する、互いに並列接続された２個のトランジスタＱとが直列接続された構成を有している。

ここで、抵抗素子Ｒ₀，Ｒ₁に流れる設定電流値Ｉ₀，Ｉ₁は、それぞれＶ_LDを抵抗素子Ｒ₀，Ｒ₁の抵抗値で除算した電流値で一定となる。この際、抵抗素子Ｒ₁の抵抗値が抵抗素子Ｒ₀の基準抵抗値の１／２に設定されており、電流引き抜き回路ＤＲ₁では、２×Ｉ₀分の電流の引き抜き有無が制御される。したがって、図１６の回路構成と比較して、ＤＭＬドライバ１１内の抵抗素子数を２個に削減することができる。

また、図１８は、第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の構成を示す回路図であり、図１６の回路構成をｎビットに一般化したものである。すなわち、ビットｋに対応する電流引き抜き回路ＤＲ_kは、基準電流値Ｉ₀分の電流が流れる抵抗素子Ｒ₀と、ビット値Ｄ₁に応じてオン／オフ動作するトランジスタＱとの直列回路が、２^k個だけ互いに並列接続された構成を有している。これにより、１つの直列回路では、基準電流値Ｉ₀分の電流の引き抜き有無が制御されるため、電流引き抜き回路ＤＲ_kでは、２×Ｉ₀分の電流の引き抜き有無が制御される。

一方、図１９は、第２の実施の形態にかかるＤＭＬドライバ（ｎビット入力）の他の構成を示す回路図であり、図１７の回路構成をｎビットに一般化したものである。すなわち、ビットｋに対応する電流引き抜き回路ＤＲ_kは、ビットｋに対応する設定電流値Ｉ_k分の電流が流れる抵抗素子Ｒ_kと、ビット値Ｄ_kに応じてオン／オフ動作する、互いに並列接続された２^k個のトランジスタＱとが直列接続された構成を有している。この際、抵抗素子Ｒ_kの抵抗値が抵抗素子Ｒ₀の基準抵抗値の１／２^kに設定されており、電流引き抜き回路ＤＲ_kでは、２^k×Ｉ₀分の電流の引き抜き有無が制御される。したがって、図１８の回路構成と比較して、ＤＭＬドライバ１１内の抵抗素子数をｎ個に削減することができる。

［第２の実施の形態の効果］
このように、本実施の形態は、電流引き抜き回路ＤＲ_kを、基準電流値Ｉ₀分の電流が流れる抵抗素子Ｒ₀と、ビット値Ｄ_kに応じてオン／オフ動作するトランジスタＱとの直列回路が、２^k個だけ互いに並列接続された構成とするようにしたので、ＤＭＬドライバ１１の回路構成を簡素化することができ、ＤＭＬドライバ１１による回路占有面積を削減できる。

また、本実施の形態は、電流引き抜き回路ＤＲ_kを、設定電流値Ｉ_k分の電流が流れる抵抗素子Ｒ_kと、当該抵抗素子Ｒ_kに直列接続されて、ビット値Ｄ_kに応じてオン／オフ動作する、互いに並列接続された２^k個のトランジスタＱとから構成したので、ＤＭＬドライバ１１の回路構成をさらに簡素化することができ、ＤＭＬドライバ１１による回路占有面積を大幅に削減できる。

［第３の実施の形態］
次に、図２０を参照して、本発明の第３の実施の形態にかかるＤＭＬドライバ１１およびこれを用いた送信フロントエンド１０について説明する。図２０は、第２の実施の形態にかかる送信フロントエンド（２ビット入力）の構成例であり、図２０（ａ）は等価回路図、図２０（ｂ）は駆動電流特性図、図２０（ｃ）は光出力特性図である。

第１および第２の実施の形態では、ディジタル入力信号Ｄ_INのビット値に応じて等間隔で線形に変化する光出力Ｐを得る場合を例として説明した。本実施の形態では、光出力Ｐを不等間隔で得る場合について説明する。

本実施の形態において、各ビット０，１の設定電流値Ｉ₀，Ｉ₁は不等間隔で設定されている。例えば、図２０の例では、ビット０に対応する設定電流値Ｉ₀、ビット１に対応する設定電流値Ｉ₁、およびＬＤに供給されている一定電流Ｉ_CCの関係式は、０＜Ｉ₀＜Ｉ₁≦Ｉ_CC−Ｉ₀で表される。したがって、電流引き抜き回路ＤＲ₀，ＤＲ₁の電流源ＩＳ₀，ＩＳ₁として、設定電流値Ｉ₀，Ｉ₁を可変設定できる可変電流源を用いて、上記関係式を満たす範囲で設定電流値Ｉ₀，Ｉ₁を可変にすることで、ディジタル入力信号Ｄ_INのビット値に対する光出力Ｐを不等間隔とすることができる。

これにより、２ビットのビット値Ｄ₁，Ｄ₀に従ってスイッチＳＷ₁，ＳＷ₀をオン／オフ動作させることにより、Ｄ₁，Ｄ₀の組み合わせ（０，０），（０，１），（１，０），（１，１）ごとに、図３に示すようにＩ_LDが変化し、不等間隔の４値の光出力Ｐ₁，Ｐ₂，Ｐ₃，Ｐ₄を持つ光伝送信号Ｐ_OUTが生成可能となる。

次に、図２１〜図２４を参照して、ディジタル入力信号Ｄ_INが、ビット値Ｄ₂，Ｄ₁，Ｄ₀からなる３（ｎ＝３）ビット幅の並列ディジタル信号である場合を例として説明する。図２１は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の構成を示す回路図である。図２２は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の入出力特性を示す説明図である。図２３は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の駆動電流特性図である。図２４は、第３の実施の形態にかかる送信フロントエンド（３ビット入力）の光出力特性図である。

この例では、各ビット０，１，２の設定電流値Ｉ₀，Ｉ₁，Ｉ₂は不等間隔で設定されている。例えば、図２１の例では、ビット０に対応する設定電流値Ｉ₀、ビット１に対応する設定電流値Ｉ₁、ビット２に対応する設定電流値Ｉ₂、およびＬＤに供給されている一定電流Ｉ_CCの関係式は、０＜Ｉ₀＜Ｉ₁、Ｉ₁＋Ｉ₀＜Ｉ₂≦Ｉ_CC−Ｉ₁−Ｉ₀で表される。したがって、電流引き抜き回路ＤＲ₀，ＤＲ₁，ＤＲ₂の電流源ＩＳ₀，ＩＳ₁，ＩＳ₂として、設定電流値Ｉ₀，Ｉ₁，Ｉ₂を可変設定できる可変電流源を用いて、上記関係式を満たす範囲で設定電流値Ｉ₀，Ｉ₁，Ｉ₂を可変にすることで、ディジタル入力信号Ｄ_INのビット値に対する光出力Ｐを不等間隔とすることができる。

これにより、３ビットのビット値Ｄ₂，Ｄ₁，Ｄ₀に従ってスイッチＳＷ₂，ＳＷ₁，ＳＷ₀をオン／オフ動作させることにより、Ｄ₂，Ｄ₁，Ｄ₀の組み合わせ（０，０，０），（０，０，１），（０，１，０），（０，１，１），（１，０，０），（１，０，１），（１，１，０），（１，１，１）ごとに、図２３に示すようにＩ_LDが不等間隔で変化し、図２４に示すように不等間隔の８値の光出力Ｐ₁，Ｐ₂，Ｐ₃，Ｐ₄，Ｐ₅，Ｐ₆，Ｐ₇，Ｐ₈を持つ光伝送信号Ｐ_OUTが生成可能となる。

なお、以上では、ディジタル入力信号Ｄ_INが２ビット幅または３ビット幅である場合を例として、各設定電流値に関する関係式を説明したが、これに限定されるものではない。これらをｎビット幅に一般化した場合、ディジタル入力信号Ｄ_INのビット組み合わせのビット合計値が増加するにしたがって、隣接するビット組み合わせで得られる引き込み電流値が単調増加すること、引き込み電流値の最大値が一定電流Ｉ_CC以下であること、および、Ｉ₀が０より大きいことが条件となる。

図２５は、第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の駆動電流特性図である。図２６は、第３の実施の形態にかかる送信フロントエンド（ｎビット入力）の光出力特性図である。この場合、ｋ＝１，２，…，ｎ−１とすると、ビット０に対応する設定電流値Ｉ₀、ビット１に対応する設定電流値Ｉ₁、ビット１に対応する設定電流値Ｉ₂、ビットｋ−１に対応する設定電流値Ｉ_k-1、ビットｋに対応する設定電流値Ｉ_k、ビットｎ−２に対応する設定電流値Ｉ_n-2、ビットｎ−１に対応する設定電流値Ｉ_n-1、およびＬＤに供給されている一定電流Ｉ_CCの関係式は、０＜Ｉ₀＜Ｉ₁＜Ｉ₂＜…＜Ｉ_k-1＜Ｉ_k＜…＜Ｉ_n-2＜Ｉ_n-1、Ｉ₀＋Ｉ₁＋Ｉ₂＋…＋Ｉ_k-1＋Ｉ_k＋…＋Ｉ_n-2＜Ｉ_n-1、Ｉ₀＋Ｉ₁＋Ｉ₂＋…＋Ｉ_k-1＋Ｉ_k＋…＋Ｉ_n-2＋Ｉ_n-1≦Ｉ_CCで表すことができる。

したがって、これらを整理すると、Ｉ_k-1＜Ｉ_k、Σ_i=0 ^n-2Ｉ_i＜Ｉ_n-1、Σ_i=0 ^n-1Ｉ_i≦Ｉ_CC、かつ、０＜Ｉ₀という関係式で表すことができ、この関係式を満たす範囲で設定電流値Ｉ₀，Ｉ₁，…，Ｉ_n-1を可変設定すればよい。

［第３の実施の形態の効果］
このように、電流引き抜き回路ＤＲ_kは電流源ＩＳ_kとして、設定電流値Ｉ_kを可変設定できる可変電流源を用いるようにしたので、ディジタル入力信号Ｄ_INのビット値に対して不等間隔な光出力Ｐを出力することが可能となる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

１０…送信フロントエンド、１１…ＤＭＬドライバ、Ｄ_S…入力データ、Ｄ_IN…ディジタル入力信号、ＤＲ₀，ＤＲ₁，ＤＲ₂，〜，ＤＲ_n-1，ＤＲ_k…電流引き抜き回路、ＳＷ₀，ＳＷ₁，ＳＷ₂，〜，ＳＷ_n-1，ＳＷ_k…スイッチ、ＩＳ₀，ＩＳ₁，ＩＳ₂，〜，ＩＳ_n-1，ＩＳ_k…電流源、Ｉ₀，Ｉ₁，Ｉ₂，〜，Ｉ_n-1，Ｉ_k…設定電流値、ＩＰ…引き抜き電流、１２…ＬＤ部、ＬＤ…レーザダイオード、Ｉ_LD…駆動電流、ＩＳ_C…定電流源、Ｉ_CC…定電流、Ｐ，Ｐ₁，Ｐ₂，〜，Ｐ₈，Ｐ_m…光出力、Ｐ_OUT…光伝送信号、２０…ＤＳＰ。

Claims (7)

1. ｎ（ｎは２以上の整数）ビットのディジタル入力信号に基づいてＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力する送信フロントエンドで用いられるＤＭＬドライバであって、
   前記ディジタル入力信号のビットｋ（ｋ＝０，１，…，ｎ−１）ごとに設けられた電流引き抜き回路ＤＲ_kを備え、
   前記電流引き抜き回路ＤＲ_kは、当該ビットｋのビット値Ｄ_kに応じて、前記ＬＤに供給されている一定電流Ｉ_CCからの、当該ビットｋに対して予め設定されている設定電流値Ｉ_k分の引き抜きを制御する
   ことを特徴とするＤＭＬドライバ。
2. 請求項１に記載のＤＭＬドライバにおいて、
   前記ビット０（ｋ＝０）に対して予め設定されている設定電流値を基準電流値Ｉ₀とした場合、前記設定電流値Ｉ_kは、Ｉ_k＝２^k×Ｉ₀に設定されていることを特徴とするＤＭＬドライバ。
3. 請求項２に記載のＤＭＬドライバにおいて、
   前記電流引き抜き回路ＤＲ_kは、前記基準電流値Ｉ₀分の電流が流れる抵抗素子と、前記ビット値Ｄ_kに応じてオン／オフ動作するトランジスタとの直列回路が、２^k個だけ互いに並列接続されてなることを特徴とするＤＭＬドライバ。
4. 請求項２に記載のＤＭＬドライバにおいて、
   前記電流引き抜き回路ＤＲ_kは、前記設定電流値Ｉ_k分の電流が流れる抵抗素子と、当該抵抗素子に直列接続されて、前記ビット値Ｄ_kに応じてオン／オフ動作する、互いに並列接続された２^k個のトランジスタとからなることを特徴とするＤＭＬドライバ。
5. 請求項１に記載のＤＭＬドライバにおいて、
   前記電流引き抜き回路ＤＲ_kは、前記設定電流値Ｉ_k分の引き抜きを行う電流源と、前記ビット値Ｄ_kに応じてオン／オフ動作するスイッチとの直列回路と等価であることを特徴とするＤＭＬドライバ。
6. 請求項１〜請求項５のいずれかに記載のＤＭＬドライバにおいて、
   前記電流引き抜き回路ＤＲ_kは、前記一定電流Ｉ_CCから前記設定電流値Ｉ_k分の引き抜きを行う電流源として、設定電流値Ｉ₀，Ｉ₁，…，Ｉ_n-1を可変設定できる可変電流源を有することを特徴とするＤＭＬドライバ。
7. ｎ（ｎは２以上の整数）ビットのディジタル入力信号ＤＩＮに基づいて、請求項１〜請求項５のいずれかに記載のＤＭＬドライバによりＬＤを駆動することにより、ＰＡＭ伝送用の光伝送信号を出力することを特徴とする送信フロントエンド。

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