JP2016122706A - Semiconductor device, manufacturing method of the same, and identification method of the same - Google Patents
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Abstract
Description
本発明は、半導体装置、半導体装置の製造方法、及び半導体装置の識別方法に関する。 The present invention relates to a semiconductor device, a method for manufacturing a semiconductor device, and a method for identifying a semiconductor device.
ＬＳＩ（Large Scale Integration）等の半導体装置を電気性能などにより、グレード選別する場合がある。例えば、ウェハ試験（ＰＴ）やパッケージ試験（ＦＴ）を行ってグレードを選別し、試験後においてはパッケージ印字を変えて識別したり梱包を分けるなどして対応している。 A semiconductor device such as an LSI (Large Scale Integration) may be graded according to electrical performance. For example, a grade is selected by performing a wafer test (PT) or a package test (FT), and after the test, the package printing is changed for identification or packaging.
図１４に示す従来の半導体装置の製造フローの例では、前工程が完了した後に試験工程に入り、ウェハ試験を実施する（Ｓ５０１）。ウェハ試験の結果を基にグレードが選別され（Ｓ５０２）、例えばグレードＡと判定された半導体装置は、パッケージ組立が行われ（Ｓ５０３）、グレードＡを示す情報がパッケージに印字される（Ｓ５０４）。そして、パッケージ試験が行われ（Ｓ５０５）、グレードＡの半導体装置として梱包出荷される（Ｓ５０６）。 In the example of the manufacturing flow of the conventional semiconductor device shown in FIG. 14, after the previous process is completed, the test process is started and a wafer test is performed (S501). Grades are selected based on the results of the wafer test (S502). For example, a semiconductor device determined to be grade A is package assembled (S503), and information indicating grade A is printed on the package (S504). Then, a package test is performed (S505), and packaged and shipped as a grade A semiconductor device (S506).
また、例えばウェハ試験によりグレードＢと判定された半導体装置は、パッケージ組立が行われ（Ｓ５０７）、パッケージ試験が行われる（Ｓ５０８）。パッケージ試験の結果を基にグレードが選別され（Ｓ５０９）、例えばグレードＢと判定された半導体装置は、グレードＢを示す情報がパッケージに印字され（Ｓ５１０）、グレードＢの半導体装置として梱包出荷される（Ｓ５１１）。また、パッケージ試験によりグレードＣと判定された半導体装置は、グレードＣを示す情報がパッケージに印字され（Ｓ５１２）、グレードＣの半導体装置として梱包出荷される（Ｓ５１３）。 Further, for example, a semiconductor device determined to be grade B by the wafer test is package assembled (S507), and a package test is performed (S508). A grade is selected based on the result of the package test (S509). For example, for a semiconductor device determined to be grade B, information indicating the grade B is printed on the package (S510), and packaged and shipped as a grade B semiconductor device. (S511). The semiconductor device determined as grade C by the package test is printed with information indicating the grade C on the package (S512) and packaged and shipped as a grade C semiconductor device (S513).
また、例えばウェハ試験によりグレードＤと判定された半導体装置は、パッケージ組立が行われ（Ｓ５１４）、グレードＤを示す情報がパッケージに印字される（Ｓ５１５）。そして、パッケージ試験が行われ（Ｓ５１６）、パッケージ試験の結果を基にグレードが選別されて（Ｓ５１７）、グレードＤ−１の半導体装置として梱包出荷される（Ｓ５１８）、又はグレードＤ−２の半導体装置として梱包出荷される（Ｓ５１９）。 Further, for example, a semiconductor device determined to be grade D by the wafer test is package assembled (S514), and information indicating grade D is printed on the package (S515). Then, a package test is performed (S516), a grade is selected based on the result of the package test (S517), and packaged and shipped as a grade D-1 semiconductor device (S518), or a grade D-2 semiconductor. The product is packaged and shipped (S519).
無線通信タグを利用し、物理的又は化学的なイベントが発生したかどうかを記録する記録装置において、イベントの発生を記録することにより回路内のヒューズによって記録機構の状態を変化させ回路の共振周波数を変化させる技術が提案されている（例えば、特許文献１参照）。 In a recording device that records whether a physical or chemical event has occurred using a wireless communication tag, the state of the recording mechanism is changed by a fuse in the circuit by recording the occurrence of the event, and the resonance frequency of the circuit Has been proposed (see, for example, Patent Document 1).
図１４に一例を示したように、個体個別のグレードの選別（識別）には、複雑な工程を通す必要があり、また、工程の途中や出荷後に異なるグレードのものが混入してしまうと試験工程に戻してやり直さなければグレードの確認（識別、選別）ができないなどの課題がある。例えば、図１４中の２０１に示す工程、すなわちウェハ試験により選別してパッケージに印字する前にグレードＡの半導体装置とグレードＢの半導体装置とが混ざってしまうと、再びウェハ試験（Ｓ５０１）を行ってグレードの選別をやり直す必要がある。
As shown in an example in FIG. 14, it is necessary to go through a complicated process to select (identify) individual grades, and if different grades are mixed in the middle of the process or after shipment, the test is performed. There is a problem that the grade cannot be confirmed (identified or selected) unless it is returned to the process and started again. For example, if a grade A semiconductor device and a grade B semiconductor device are mixed before the
同様に、図１４中の２０２に示す工程、すなわちパッケージ試験により選別してパッケージに印字する前にグレードＢの半導体装置とグレードＣの半導体装置とが混ざってしまった場合には、再びパッケージ試験（Ｓ５０８）を行ってグレードの選別をやり直す必要がある。また、例えば図１４中の２０３に示す工程、すなわちグレードＤ−１とグレードＤ−２とに分けて梱包出荷された半導体装置が梱包開封後に混ざってしまうと、パッケージの印字では識別することができず、再びパッケージ試験（Ｓ５１６）を行ってグレードの選別をやり直す必要がある。 Similarly, when the grade B semiconductor device and the grade C semiconductor device are mixed before being selected by the process shown at 202 in FIG. It is necessary to redo the grade selection by performing S508). Further, for example, if semiconductor devices packed and shipped in the process indicated by 203 in FIG. 14, that is, grade D-1 and grade D-2 are mixed after opening the package, they can be identified by printing on the package. First, it is necessary to perform the package test (S516) again to re-select the grade.
このように、異なるグレードの半導体装置が混入してしまいグレードが識別困難である場合には、試験工程に戻す必要があり、コストが増加してしまう。本発明の目的は、製造途中や出荷後に異なるグレードの半導体装置が混入した場合でも、安価かつ容易に、半導体装置のグレードの識別を行うことができる半導体装置、半導体装置の製造方法、及び半導体装置の識別方法を提供することにある。 In this way, when semiconductor devices of different grades are mixed and the grade is difficult to identify, it is necessary to return to the test process, which increases the cost. An object of the present invention is to provide a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device capable of easily and easily identifying the grade of a semiconductor device even when semiconductor devices of different grades are mixed in the middle of manufacture or after shipment. It is to provide an identification method.
半導体装置の一態様は、内部処理回路部と、内部処理回路部に信号を入出力する入出力回路部と、共振回路とを備える。共振回路は、内部処理回路部及び入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する。 One embodiment of a semiconductor device includes an internal processing circuit unit, an input / output circuit unit that inputs and outputs signals to and from the internal processing circuit unit, and a resonance circuit. The resonance circuit includes a conductor, an inductance, a capacitance, and a fuse element for changing resonance characteristics provided so as to cover the outer periphery of the internal processing circuit unit and the input / output circuit unit.
開示の半導体装置は、半導体装置のグレードに応じて共振回路の共振特性を設定することが可能となり、異なるグレードの半導体装置が混入した場合でも、共振回路の共振特性を測定することでグレードを特定でき、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの識別を行うことができる。 The disclosed semiconductor device can set the resonance characteristics of the resonance circuit according to the grade of the semiconductor device, and even when semiconductor devices of different grades are mixed, the grade can be specified by measuring the resonance characteristics of the resonance circuit Therefore, it is not necessary to repeat the test process, and the grade of the semiconductor device can be identified easily and inexpensively.
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における半導体装置の構成例を示す図である。本実施形態における半導体装置は、シリコンチップ１１上に形成した内部処理回路部１２、入出力回路部１３、共振回路部１４、及びリング状の導体１５を有する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating a configuration example of a semiconductor device according to an embodiment of the present invention. The semiconductor device according to the present embodiment includes an internal
内部処理回路部１２は、本実施形態における半導体装置にて所定の機能を実現する機能回路である。入出力回路部１３は、内部処理回路部１２の外側（周囲）に配置され、内部処理回路部１２と外部とを接続し、内部処理回路部１２に対して信号等を入力したり出力したりする。入出力回路部１３は、パッド１７を有する。
The internal
共振回路部１４は、端子１６ａ、１６ｂを介して導体１５と接続され、共振回路を形成する。共振回路部１４は、インダクタ及びキャパシタンスと、共振特性を変更するためのヒューズ素子とを有する。本実施形態では、共振特性を変更するための素子の一例としてヒューズ素子を用いるが、回路の導通／非導通が制御可能であればよくヒューズ素子に限定されるものではない。
The
共振回路部１４は、インダクタ及びキャパシタンスにより直列共振回路及び並列共振回路が形成され、ヒューズ素子の切断／非切断を制御して共振回路の容量成分等を制御することにより、共振回路の共振特性（共振周波数やＱ値等）が制御可能となっている。共振回路部１４は、例えばシリコンチップ１１上において内部処理回路部１２及び入出力回路部１３が配置されていないチップコーナー領域等に配置される。
The
リング状の導体１５は、内部処理回路部１２及び入出力回路部１３の外周を覆うように設けられている。導体１５は、例えば湿気によって内部処理回路部１２及び入出力回路部１３の回路が破壊されることを防ぐために設けられた耐湿リング（ガードリング）であり、本実施形態における半導体装置の通常動作時の回路機能には寄与しないものである。導体１５は、電磁波による外部からエネルギーを受電するためにも用いられ、電磁誘導によりエネルギーを得て共振回路部１４及び導体１５により構成される共振回路が動作する。
The ring-
図２は、本実施形態における半導体装置が有する共振回路の等価回路を示す図である。図２においては、共振回路部１４及び導体１５により構成される共振回路のうちの共振回路部１４を示している（以下に示す共振回路についても同様）。
FIG. 2 is a diagram illustrating an equivalent circuit of a resonance circuit included in the semiconductor device according to the present embodiment. FIG. 2 shows the
図２に示す共振回路は、導体１５の一端に接続される端子１６ａと導体１５の他端に接続される端子１６ｂとの間に直列に接続される直列キャパシタンス（容量）Ｃ１、直列抵抗Ｒ１、及び直列インダクタンスＬ１を有する。また、直列接続されたキャパシタンスＣ１、抵抗Ｒ１、及びインダクタンスＬ１に対して並列に、端子１６ａと端子１６ｂとの間に接続された並列キャパシタンス（容量）Ｃ０を有する。本実施形態では、半導体装置のグレードに応じて、共振回路部１４が有するヒューズ素子を用いて、共振回路におけるＬＣＲのパラメータを調整し、共振回路の共振特性（共振周波数等）を制御する。すなわち、本実施形態では、共振回路の共振特性（共振周波数等）を半導体装置のグレードに応じて設定する。
The resonant circuit shown in FIG. 2 includes a series capacitance (capacitance) C1 connected in series between a terminal 16a connected to one end of the
図３は、本実施形態における共振回路の構成例を示す図である。図３には、共振回路のインピーダンスが小さくなる共振周波数とインピーダンスが大きくなる***振周波数との差を、半導体装置のグレードに応じて制御（設定）する共振回路を示している。図３に示す共振回路は、キャパシタンス（容量）Ｃ０、Ｃ１ａ、Ｃ１ｂ、インダクタンスＬ１、及びヒューズＦＵＳＥａ、ＦＵＳＥｂを有する。 FIG. 3 is a diagram illustrating a configuration example of the resonance circuit in the present embodiment. FIG. 3 shows a resonance circuit that controls (sets) the difference between the resonance frequency at which the impedance of the resonance circuit decreases and the anti-resonance frequency at which the impedance increases according to the grade of the semiconductor device. The resonance circuit shown in FIG. 3 has capacitances C0, C1a, C1b, an inductance L1, and fuses FUSEa, FUSEb.
ヒューズＦＵＳＥａとキャパシタンスＣ１ａとが直列に接続された直列回路の一端が、導体１５の一端に接続される端子１６ａに接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。また、ヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとが直列に接続された直列回路の一端が、端子１６ａに接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。すなわち、端子１６ａとインダクタンスＬ１の一端との間に、ヒューズＦＵＳＥａとキャパシタンスＣ１ａとの直列回路、及びヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとの直列回路が並列に接続される。インダクタンスＬ１の他端は、導体１５の他端に接続される端子１６ｂに接続される。
One end of the series circuit in which the fuse FUSEa and the capacitance C1a are connected in series is connected to a terminal 16a connected to one end of the
また、端子１６ａと端子１６ｂとの間にキャパシタンスＣ０が接続される。すなわち、キャパシタンスＣ０は、キャパシタンスＣ１ａ、Ｃ１ｂ、インダクタンスＬ１、及びヒューズＦＵＳＥａ、ＦＵＳＥｂから構成される回路に対して並列に、端子１６ａと端子１６ｂとの間に接続される。 A capacitance C0 is connected between the terminal 16a and the terminal 16b. That is, the capacitance C0 is connected between the terminal 16a and the terminal 16b in parallel with the circuit configured by the capacitances C1a and C1b, the inductance L1, and the fuses FUSEa and FUSEb.
このように構成し、ヒューズＦＵＳＥａ、ＦＵＳＥｂの切断／非切断を制御することにより、図２に示したキャパシタンスＣ１に対応する、キャパシタンスＣ１ａ、Ｃ１ｂの合成容量（Ｃ１＝Ｃ１ａ＋Ｃ１ｂ）を設定する。したがって、半導体装置のグレードに応じてヒューズＦＵＳＥａ、ＦＵＳＥｂを切断又は非切断とすることで、共振回路の共振周波数と***振周波数との差を半導体装置のグレードに応じた異なる値に設定することができる。 By configuring in this way and controlling cutting / non-cutting of the fuses FUSEa and FUSEb, a combined capacitance (C1 = C1a + C1b) of the capacitances C1a and C1b corresponding to the capacitance C1 shown in FIG. 2 is set. Therefore, by cutting the fuses FUSEa and FUSEb according to the grade of the semiconductor device, the difference between the resonance frequency and the anti-resonance frequency of the resonance circuit can be set to a different value according to the grade of the semiconductor device. it can.
例えば、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とすることで、図４（Ａ）に示すように共振回路の共振周波数ｆｒと***振周波数ｆａとの差を大きく設定することができる。また、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とすることで、キャパシタンスＣ１ａ、Ｃ１ｂの合成容量を小さくし、図４（ｂ）に示すように共振回路の共振周波数ｆｒと***振周波数ｆａとの差を、図４（Ａ）に示したものよりも小さく設定することができる。 For example, by making both the fuses FUSEa and FUSEb short, the difference between the resonance frequency fr and the anti-resonance frequency fa of the resonance circuit can be set large as shown in FIG. Further, the combined capacity of the capacitors C1a and C1b is reduced by cutting the fuse FUSEa and opening the fuse FUSEb, so that the resonance frequency fr of the resonance circuit as shown in FIG. And the antiresonance frequency fa can be set smaller than those shown in FIG.
そこで、例えば図４（Ｃ）に一例を示すように、半導体装置がグレードＡと判別された場合には、共振回路の共振周波数ｆｒと***振周波数ｆａとの差が値ｆ１以上となるように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）にする。一方、半導体装置がグレードＢと判別された場合には、共振回路の共振周波数ｆｒと***振周波数ｆａとの差が値ｆ１より小さくなるように、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とする。 Therefore, for example, as shown in FIG. 4C, when the semiconductor device is determined as grade A, the difference between the resonance frequency fr and the anti-resonance frequency fa of the resonance circuit is equal to or greater than the value f1. The fuses FUSEa and FUSEb are both uncut. On the other hand, when the semiconductor device is determined to be grade B, the fuse FUSEa is opened so that the difference between the resonance frequency fr and the anti-resonance frequency fa of the resonance circuit is smaller than the value f1, and the fuse FUSEb is set. It shall be non-cut (short).
これにより、グレードＡの半導体装置とグレードＢの半導体装置とが混入した場合でも、ディップメータのような共振測定器を用いて、半導体装置が有する共振回路の共振周波数ｆｒと***振周波数ｆａとを測定することで、その差を基に半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの再識別を実行することが可能となる。 Thereby, even when a grade A semiconductor device and a grade B semiconductor device are mixed, the resonance frequency fr and anti-resonance frequency fa of the resonance circuit of the semiconductor device are obtained using a resonance measuring instrument such as a dip meter. By measuring, the grade of the semiconductor device can be identified based on the difference. Therefore, even when semiconductor devices of different grades are mixed, it is not necessary to repeat the test process, and it becomes possible to re-identify the grade of the semiconductor device easily and inexpensively.
図５は、本実施形態における共振回路の他の構成例を示す図である。図５には、共振回路のＱ値を、半導体装置のグレードに応じて制御（設定）する共振回路を示している。図５に示す共振回路は、キャパシタンス（容量）Ｃ０、Ｃ１、インダクタンスＬ１、抵抗Ｒ１ａ、Ｒ１ｂ、及びヒューズＦＵＳＥａ、ＦＵＳＥｂを有する。 FIG. 5 is a diagram illustrating another configuration example of the resonance circuit according to the present embodiment. FIG. 5 shows a resonance circuit that controls (sets) the Q value of the resonance circuit according to the grade of the semiconductor device. The resonance circuit shown in FIG. 5 includes capacitances (capacitances) C0 and C1, an inductance L1, resistors R1a and R1b, and fuses FUSEa and FUSEb.
キャパシタンスＣ１の一方の電極が、導体１５の一端に接続される端子１６ａに接続される。ヒューズＦＵＳＥａと抵抗Ｒ１ａとが直列に接続された直列回路の一端が、キャパシタンスＣ１の他方の電極に接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。また、ヒューズＦＵＳＥｂと抵抗Ｒ１ｂとが直列に接続された直列回路の一端が、キャパシタンスＣ１の他方の電極に接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。すなわち、キャパシタンスＣ１の他方の電極とインダクタンスＬ１の一端との間に、ヒューズＦＵＳＥａと抵抗Ｒ１ａとの直列回路、及びヒューズＦＵＳＥｂと抵抗Ｒ１ｂとの直列回路が並列に接続される。インダクタンスＬ１の他端は、導体１５の他端に接続される端子１６ｂに接続される。
One electrode of the capacitance C1 is connected to a terminal 16a connected to one end of the
また、端子１６ａと端子１６ｂとの間にキャパシタンスＣ０が接続される。すなわち、キャパシタンスＣ０は、キャパシタンスＣ１、インダクタンスＬ１、抵抗Ｒ１ａ、Ｒ１ｂ、及びヒューズＦＵＳＥａ、ＦＵＳＥｂから構成される回路に対して並列に、端子１６ａと端子１６ｂとの間に接続される。 A capacitance C0 is connected between the terminal 16a and the terminal 16b. That is, the capacitance C0 is connected between the terminal 16a and the terminal 16b in parallel with a circuit including the capacitance C1, the inductance L1, the resistors R1a and R1b, and the fuses FUSEa and FUSEb.
このように構成し、ヒューズＦＵＳＥａ、ＦＵＳＥｂの切断／非切断を制御することにより、図２に示した抵抗Ｒ１に対応する、抵抗Ｒ１ａ、Ｒ１ｂの合成抵抗（Ｒ１＝Ｒ１ａ・Ｒ１ｂ／（Ｒ１ａ＋Ｒ１ｂ））を設定する。したがって、半導体装置のグレードに応じてヒューズＦＵＳＥａ、ＦＵＳＥｂを切断又は非切断とすることで、共振回路のＱ値を半導体装置のグレードに応じた異なる値に設定することができる。 By configuring in this way and controlling cutting / non-cutting of the fuses FUSEa and FUSEb, the combined resistance of the resistors R1a and R1b (R1 = R1a · R1b / (R1a + R1b)) corresponding to the resistor R1 shown in FIG. Set. Therefore, by cutting or disconnecting the fuses FUSEa and FUSEb according to the grade of the semiconductor device, the Q value of the resonance circuit can be set to a different value according to the grade of the semiconductor device.
例えば、図６（Ａ）に示すようにヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とすることで、共振回路のＱ値を大きく設定することができる。また、図６（ｂ）に示すようにヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とすることで、抵抗Ｒ１ａ、Ｒ１ｂの合成抵抗を大きくし、共振回路のＱ値を、図６（Ａ）に示したものよりも小さく設定することができる。 For example, as shown in FIG. 6A, by setting both the fuses FUSEa and FUSEb to be short, the Q value of the resonance circuit can be set large. In addition, as shown in FIG. 6B, the fuse FUSEa is cut (open), and the fuse FUSEb is not cut (short), thereby increasing the combined resistance of the resistors R1a and R1b and increasing the Q value of the resonance circuit. It can be set smaller than that shown in FIG.
そこで、例えば図６（Ｃ）に一例を示すように、半導体装置がグレードＡと判別された場合には、共振回路のＱ値が値ｑ１以上となるように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）にする。一方、半導体装置がグレードＢと判別された場合には、共振回路のＱ値が値ｑ１より小さくなるように、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とする。 Therefore, for example, as shown in FIG. 6C, when the semiconductor device is determined as grade A, both the fuses FUSEa and FUSEb are not cut so that the Q value of the resonance circuit is equal to or greater than the value q1. (Short). On the other hand, when the semiconductor device is determined as grade B, the fuse FUSEa is opened and the fuse FUSEb is not cut so that the Q value of the resonance circuit is smaller than the value q1.
これにより、グレードＡの半導体装置とグレードＢの半導体装置とが混入した場合でも、ディップメータのような共振測定器を用いて、半導体装置が有する共振回路のＱ値を測定することで、半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの再識別を実行することが可能となる。 Thereby, even when a grade A semiconductor device and a grade B semiconductor device are mixed, the semiconductor device is measured by measuring the Q value of the resonance circuit of the semiconductor device using a resonance measuring instrument such as a dip meter. It becomes possible to identify the grade. Therefore, even when semiconductor devices of different grades are mixed, it is not necessary to repeat the test process, and it becomes possible to re-identify the grade of the semiconductor device easily and inexpensively.
図７は、本実施形態における共振回路のその他の構成例を示す図である。図７には、共振回路の共振周波数（又は***振周波数）のパターンを、半導体装置のグレードに応じて制御（設定）する共振回路を示している。図７に示す共振回路は、キャパシタンス（容量）Ｃ０、Ｃ１ａ、Ｃ１ｂ、インダクタンスＬ１ａ、Ｌ１ｂ、及びヒューズＦＵＳＥａ、ＦＵＳＥｂを有する。 FIG. 7 is a diagram illustrating another configuration example of the resonance circuit in the present embodiment. FIG. 7 shows a resonance circuit that controls (sets) the pattern of the resonance frequency (or anti-resonance frequency) of the resonance circuit according to the grade of the semiconductor device. The resonance circuit shown in FIG. 7 includes capacitances (capacitances) C0, C1a, C1b, inductances L1a, L1b, and fuses FUSEa, FUSEb.
ヒューズＦＵＳＥａとキャパシタンスＣ１ａとインダクタンスＬ１ａとが直列に接続された直列回路の一端が、導体１５の一端に接続される端子１６ａに接続され、その直列回路の他端が導体１５の他端に接続される端子１６ｂに接続される。また、ヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとインダクタンスＬ１ｂとが直列に接続された直列回路の一端が、端子１６ａに接続され、その直列回路の他端が端子１６ｂに接続される。すなわち、端子１６ａと端子１６ｂとの間に、ヒューズＦＵＳＥａとキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列回路、及びヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列回路が並列に接続される。
One end of the series circuit in which the fuse FUSEa, the capacitance C1a, and the inductance L1a are connected in series is connected to a terminal 16a connected to one end of the
また、端子１６ａと端子１６ｂとの間にキャパシタンスＣ０が接続される。すなわち、キャパシタンスＣ０は、ヒューズＦＵＳＥａとキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列回路、及びヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列回路に対して並列に、端子１６ａと端子１６ｂとの間に接続される。 A capacitance C0 is connected between the terminal 16a and the terminal 16b. That is, the capacitance C0 is connected between the terminal 16a and the terminal 16b in parallel with the series circuit of the fuse FUSEa, the capacitance C1a, and the inductance L1a, and the series circuit of the fuse FUSEb, the capacitance C1b, and the inductance L1b. .
このように構成し、ヒューズＦＵＳＥａ、ＦＵＳＥｂの切断／非切断を制御することにより、共振回路の共振周波数の組み合わせ（パターン）を設定する。したがって、半導体装置のグレードに応じてヒューズＦＵＳＥａ、ＦＵＳＥｂを切断又は非切断とすることで、共振回路の共振周波数のパターンを半導体装置のグレードに応じた異なるパターンに設定することができる。 By configuring in this way and controlling cutting / non-cutting of the fuses FUSEa and FUSEb, a combination (pattern) of resonance frequencies of the resonance circuit is set. Therefore, by cutting or disconnecting the fuses FUSEa and FUSEb according to the grade of the semiconductor device, the resonance frequency pattern of the resonance circuit can be set to a different pattern according to the grade of the semiconductor device.
例えば、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とすることで、図８（Ａ）に示すようにキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列共振回路に基づく共振周波数、及びキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列共振回路に基づく共振周波数でインピーダンスが小さくなるように共振回路の共振周波数のパターンを設定することができる。また、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とすることで、図８（Ｂ）に示すようにキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列共振回路に基づく共振周波数でインピーダンスが小さくなるように共振回路の共振周波数のパターンを設定することができる。 For example, by making both the fuses FUSEa and FUSEb short, as shown in FIG. 8A, the resonance frequency based on the series resonance circuit of the capacitance C1a and the inductance L1a, and the capacitance C1b and the inductance L1b The resonance frequency pattern of the resonance circuit can be set so that the impedance is reduced at the resonance frequency based on the series resonance circuit. In addition, by setting the fuse FUSEa to open and the fuse FUSEb to non-cut, as shown in FIG. 8 (B), the impedance is at a resonance frequency based on a series resonance circuit of a capacitance C1b and an inductance L1b. The pattern of the resonance frequency of the resonance circuit can be set so as to decrease.
同様に、ヒューズＦＵＳＥａを非切断（ｓｈｏｒｔ）とし、ヒューズＦＵＳＥｂを切断（ｏｐｅｎ）とすることで、図８（Ｃ）に示すようにキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列共振回路に基づく共振周波数でインピーダンスが小さくなるように共振回路の共振周波数のパターンを設定することができる。また、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに切断（ｏｐｅｎ）とすることで、図８（Ｄ）に示すように共振回路の共振周波数のパターンを設定することができる。 Similarly, the fuse FUSEa is not cut and the fuse FUSEb is opened, so that the impedance at the resonance frequency based on the series resonance circuit of the capacitance C1a and the inductance L1a as shown in FIG. 8C. The pattern of the resonance frequency of the resonance circuit can be set so that becomes smaller. Also, by cutting both the fuses FUSEa and FUSEb, the resonance frequency pattern of the resonance circuit can be set as shown in FIG. 8D.
そこで、例えば図８（Ｅ）に一例を示すように、半導体装置がグレードＡと判別された場合には、キャパシタンスＣ１ａとインダクタンスＬ１ａとの直列共振回路に基づく共振周波数に対応する周波数ｆ２の領域、及びキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列共振回路に基づく共振周波数に対応する周波数ｆ１の領域で共振回路のインピーダンスが小さくなるように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とする。また、半導体装置がグレードＢと判別された場合には、周波数ｆ１の領域で共振回路のインピーダンスが小さくなるように、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とする。 Therefore, for example, as shown in FIG. 8E, when the semiconductor device is determined as grade A, the region of the frequency f2 corresponding to the resonance frequency based on the series resonance circuit of the capacitance C1a and the inductance L1a, In addition, the fuses FUSEa and FUSEb are both shorted so that the impedance of the resonance circuit becomes small in the region of the frequency f1 corresponding to the resonance frequency based on the series resonance circuit of the capacitance C1b and the inductance L1b. When the semiconductor device is determined to be grade B, the fuse FUSEa is cut (open) and the fuse FUSEb is not cut (short) so that the impedance of the resonance circuit becomes small in the frequency f1 region.
半導体装置がグレードＣと判別された場合には、周波数ｆ２の領域で共振回路のインピーダンスが小さくなるように、ヒューズＦＵＳＥａを非切断（ｓｈｏｒｔ）とし、ヒューズＦＵＳＥｂを切断（ｏｐｅｎ）とする。また、半導体装置がグレードＤと判別された場合には、周波数ｆ１の領域及び周波数ｆ２の領域では共振回路のインピーダンスが小さくならないように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに切断（ｏｐｅｎ）とする。 When the semiconductor device is determined as grade C, the fuse FUSEa is not cut (short) and the fuse FUSEb is cut (open) so that the impedance of the resonance circuit becomes small in the frequency f2 region. When the semiconductor device is determined to be grade D, the fuses FUSEa and FUSEb are both cut (open) so that the impedance of the resonant circuit does not decrease in the frequency f1 region and the frequency f2 region.
これにより、異なるグレードの半導体装置が相互に混入した場合でも、ディップメータのような共振測定器を用いて、半導体装置が有する共振回路の共振周波数を測定することで、その組み合わせ（パターン）を基に半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの再識別を実行することが可能となる。 As a result, even when semiconductor devices of different grades are mixed with each other, a resonance measuring instrument such as a dip meter is used to measure the resonance frequency of the resonance circuit included in the semiconductor device, thereby determining the combination (pattern). In addition, the grade of the semiconductor device can be identified. Therefore, even when semiconductor devices of different grades are mixed, it is not necessary to repeat the test process, and it becomes possible to re-identify the grade of the semiconductor device easily and inexpensively.
図９は、本実施形態における半導体装置の製造方法の例を示すフローチャートである。前工程が完了した後に試験工程に入り、ウェハ試験を実施する（Ｓ１０１）。ウェハ試験の結果を基にグレードが選別され、選別されたグレードに応じて共振回路のヒューズ素子に対する切断処理が行われ、ヒューズ素子の切断又は非切断が設定される（Ｓ１０２）。例えば、グレードＡと判定された半導体装置では、共振回路のヒューズＦＵＳＥａ、ＦＵＳＥｂはとともに非切断（ｓｈｏｒｔ）とし、グレードＢと判定された半導体装置では、共振回路のヒューズＦＵＳＥａは切断（ｓｈｏｒｔ）とし、ヒューズＦＵＳＥｂは非切断（ｓｈｏｒｔ）とする。 FIG. 9 is a flowchart showing an example of a method for manufacturing a semiconductor device according to the present embodiment. After the pre-process is completed, the test process is started and a wafer test is performed (S101). A grade is selected based on the result of the wafer test, a cutting process is performed on the fuse element of the resonance circuit according to the selected grade, and the cutting or non-cutting of the fuse element is set (S102). For example, in a semiconductor device determined as grade A, the fuses FUSEa and FUSEb of the resonance circuit are uncut (short), and in a semiconductor device determined as grade B, the fuse FUSEa of the resonance circuit is cut (short). The fuse FUSEb is not cut.
共振回路のヒューズ素子に対する切断処理が行われた後、パッケージ組立（Ｓ１０３）、パッケージ印字（Ｓ１０４）、及びパッケージ試験（Ｓ１０５）がそれぞれ行われる。そして、例えば図１０に示すような構成により共振周波数の測定等を行うことで半導体装置のグレードの判定（読み出し）が行われ（Ｓ１０６）、グレードＡ、Ｂ、Ｃ、Ｄ等に分けられ、それぞれ梱包出荷される（Ｓ１０７〜Ｓ１０９）。 After the cutting process for the fuse element of the resonance circuit is performed, package assembly (S103), package printing (S104), and package test (S105) are performed. Then, for example, by measuring the resonance frequency by the configuration as shown in FIG. 10 and the like, the determination (reading) of the grade of the semiconductor device is performed (S106), and it is divided into grades A, B, C, D, etc. Packaged and shipped (S107 to S109).
図１０は、本実施形態における半導体装置の識別方法を説明するための図である。図１０において、１０１は半導体装置（シリコンチップ）であり、１０２は共振回路部、１０３はリング状の導体である。共振回路部１０２及び導体１０３は、図１に示した共振回路部１４及び導体１５にそれぞれ相当し、共振回路を形成する。１０４は、半導体装置（シリコンチップ）１０１の周波数特性を計測する共振測定器であり、例えばディップメータである。共振測定器１０４を用いて、半導体装置（シリコンチップ）１０１が有する共振回路１０２、１０３の共振特性を測定することで、測定結果に基づき例えば図示しない処理装置等により判定処理を行い半導体装置（シリコンチップ）１０１のグレードの判定を行うことができる。
FIG. 10 is a diagram for explaining a method for identifying a semiconductor device according to the present embodiment. In FIG. 10, 101 is a semiconductor device (silicon chip), 102 is a resonance circuit unit, and 103 is a ring-shaped conductor. The
以下、前述した共振回路を有する半導体装置の識別方法について説明する。
図１１は、図３に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。すなわち、半導体装置のグレードに応じて、半導体装置が有する共振回路の共振周波数と***振周波数との差が異なる値に設定される半導体装置の識別方法の例を示している。
Hereinafter, a method for identifying a semiconductor device having the above-described resonance circuit will be described.
FIG. 11 is a flowchart illustrating an example of a method of identifying a semiconductor device having the resonance circuit illustrated in FIG. That is, an example of a semiconductor device identification method in which the difference between the resonance frequency and the anti-resonance frequency of the resonance circuit of the semiconductor device is set to a different value depending on the grade of the semiconductor device.
半導体装置の識別処理を開始すると、共振測定器１０４において周波数をスイープさせ、半導体装置が有する共振回路のインピーダンスの周波数特性を計測する（Ｓ２０１）。計測の結果、最もインピーダンスが低い周波数を共振回路の共振周波数ｆｒとし（Ｓ２０２）、最もインピーダンスが高い周波数を共振回路の***振周波数ｆａとする（Ｓ２０３）。続いて、得られた共振回路の共振周波数ｆｒと***振周波数ｆａとの差を算出し（Ｓ２０４）、算出された共振周波数ｆｒと***振周波数ｆａとの差から、図４（Ｃ）に示したようなグレード対応表を参照して半導体装置のグレードを特定する（Ｓ２０５）。
When the identification processing of the semiconductor device is started, the
図１２は、図５に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。すなわち、半導体装置のグレードに応じて、半導体装置が有する共振回路のＱ値が異なる値に設定される半導体装置の識別方法の例を示している。半導体装置の識別処理を開始すると、共振測定器１０４により半導体装置が有する共振回路のＱ値を計測する（Ｓ３０１）。計測された共振回路のＱ値から、図６（Ｃ）に示したようなグレード対応表を参照して半導体装置のグレードを特定する（Ｓ３０２）。
FIG. 12 is a flowchart illustrating an example of a method of identifying a semiconductor device having the resonance circuit illustrated in FIG. In other words, an example of a semiconductor device identification method in which the Q value of the resonance circuit included in the semiconductor device is set to a different value according to the grade of the semiconductor device is shown. When the identification processing of the semiconductor device is started, the
図１３は、図７に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。すなわち、半導体装置のグレードに応じて、半導体装置が有する共振回路の共振周波数のパターンが設定される半導体装置の識別方法の例を示している。 FIG. 13 is a flowchart showing an example of a method for identifying a semiconductor device having the resonance circuit shown in FIG. That is, an example of a semiconductor device identification method in which a resonance frequency pattern of a resonance circuit included in the semiconductor device is set according to the grade of the semiconductor device.
半導体装置の識別処理を開始すると、共振測定器１０４において周波数をスイープさせ、半導体装置が有する共振回路のインピーダンスの周波数特性を計測する（Ｓ４０１）。計測の結果、インピーダンスが低くなっている周波数を共振回路の共振周波数としリストアップする（Ｓ４０２）。続いて、得られた共振回路の共振周波数のパターンから、図８（Ｅ）に示したようなグレード対応表を参照して半導体装置のグレードを特定する（Ｓ４０３）。
When the identification processing of the semiconductor device is started, the
以上説明したように、本実施形態によれば、試験工程により選別されたグレードに応じて、半導体装置が有する共振回路の共振特性を設定する。これにより、製造途中や出荷後に異なるグレードの半導体装置が相互に混入した場合でも、ディップメータのような共振測定器を用いて共振回路の共振特性を計測することで、共振回路の共振特性を基に半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの識別を実行することが可能となる。 As described above, according to the present embodiment, the resonance characteristics of the resonance circuit included in the semiconductor device are set according to the grade selected in the test process. As a result, even when semiconductor devices of different grades are mixed with each other during manufacture or after shipment, the resonance characteristics of the resonance circuit are measured based on the resonance characteristics of the resonance circuit using a resonance measuring instrument such as a dip meter. In addition, the grade of the semiconductor device can be identified. Therefore, even when semiconductor devices of different grades are mixed, it is not necessary to redo the test process, and it is possible to easily and easily identify the grade of the semiconductor device.
また、半導体装置が有する共振回路の共振特性を基に半導体装置のグレードを識別するので、非接触でグレードの識別情報を取得することができ、電極が外部端子にないチップ個辺の状態や製造途中や出荷後を含むどのような状態であっても半導体装置のグレードを特定することが可能となる。例えば、製造途中で異なるグレードの半導体装置が混ざってしまっても、最終の工程で半導体装置のグレードを容易に特定することが可能になる。また、ディップメータのような簡便な共振測定器を用いて半導体装置のグレードを特定することができ、特別な装置等を用意する必要もない。 In addition, since the grade of the semiconductor device is identified based on the resonance characteristics of the resonance circuit of the semiconductor device, the grade identification information can be obtained in a non-contact manner, and the state of the chip piece where the electrode is not on the external terminal or the manufacturing The grade of the semiconductor device can be specified in any state including midway and after shipment. For example, even if semiconductor devices of different grades are mixed during manufacture, the grade of the semiconductor device can be easily specified in the final process. Further, the grade of the semiconductor device can be specified using a simple resonance measuring instrument such as a dip meter, and it is not necessary to prepare a special device or the like.
また、本実施形態では、半導体装置が有する共振回路の共振特性のうち、定量的な共振周波数の周波数値そのものではなく、共振周波数と***振周波数との差や共振周波数のパターンなどの定性的なものをグレードの識別情報として使用する。これにより、測定誤差や設定誤差による影響を受けにくくなり、簡単な構成で精度良くグレードの識別を行うことが可能となる。 In the present embodiment, among the resonance characteristics of the resonance circuit of the semiconductor device, not the quantitative resonance frequency frequency value itself, but the qualitative characteristics such as the difference between the resonance frequency and the anti-resonance frequency, the resonance frequency pattern, etc. Is used as grade identification information. Thereby, it becomes difficult to be influenced by the measurement error and the setting error, and it becomes possible to accurately identify the grade with a simple configuration.
なお、前述した実施形態では、２つのヒューズＦＵＳＥａ、ＦＵＳＥｂを有する共振回路を一例として示しているが、これに限定されるものではない。共振回路に３つ以上のヒューズを設けるようにしても良く、この場合にはヒューズを有する回路部の並列数をヒューズの数に応じて増加させれば良い。 In the above-described embodiment, a resonance circuit having two fuses FUSEa and FUSEb is shown as an example, but the present invention is not limited to this. Three or more fuses may be provided in the resonance circuit. In this case, the number of parallel circuit portions having fuses may be increased in accordance with the number of fuses.
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
In addition, each of the above-described embodiments is merely an example of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
Various aspects of the present invention will be described below as supplementary notes.
（付記１）
所定の機能を有する内部処理回路部と、
前記内部処理回路部に信号を入出力する入出力回路部と、
前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置。
（付記２）
前記ヒューズ素子により前記共振回路が有するキャパシタンスの容量値を制御し、前記共振回路における共振周波数と***振周波数との差を変更することを特徴とする付記１記載の半導体装置。
（付記３）
前記共振回路は、
それぞれが前記ヒューズ素子及び前記キャパシタンスを有し、直列に接続された前記ヒューズ素子及び前記キャパシタンスの一端が前記導体の一端に接続された複数の直列回路と、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする付記１記載の半導体装置。
（付記４）
前記ヒューズ素子により前記共振回路における共振周波数と***振周波数との差を変更することを特徴とする付記１記載の半導体装置。
（付記５）
前記共振回路は抵抗を有し、
前記ヒューズ素子により前記共振回路が有する抵抗の抵抗値を制御し、前記共振回路におけるＱ値を変更することを特徴とする付記１記載の半導体装置。
（付記６）
前記共振回路は、
それぞれが前記ヒューズ素子及び抵抗を有し、前記ヒューズ素子及び前記抵抗が直列に接続された複数の直列回路と、
前記複数の直列回路の一端と前記導体の一端との間に接続された前記キャパシタンスと、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする付記１記載の半導体装置。
（付記７）
前記ヒューズ素子により前記共振回路におけるＱ値を変更することを特徴とする付記１記載の半導体装置。
（付記８）
前記共振回路は、前記導体の一端と前記導体の他端との間に並列に接続された複数の直列共振回路を有し、
前記ヒューズ素子により前記導体に接続される前記直列共振回路を切り替え、前記共振回路における共振周波数のパターンを変更することを特徴とする付記１記載の半導体装置。
（付記９）
前記共振回路は、
それぞれが前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスを有し、直列に接続された前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスが前記導体の一端と前記導体の他端との間に並列接続された複数の直列共振回路と、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする付記１記載の半導体装置。
（付記１０）
前記ヒューズ素子により前記共振回路における共振周波数のパターンを変更することを特徴とする付記１記載の半導体装置。
（付記１１）
所定の機能を有する内部処理回路部と、前記内部処理回路部に信号を入出力する入出力回路部と、前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置を製造する工程と、
製造された前記半導体装置の試験を行い、試験結果に基づいて半導体装置のグレードを決定する工程と、
決定された半導体装置のグレードに応じて、前記ヒューズ素子の切断処理を行い、前記共振回路の共振特性を設定する工程とを有することを特徴とする半導体装置の製造方法。
（付記１２）
所定の機能を有する内部処理回路部と、前記内部処理回路部に信号を入出力する入出力回路部と、前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置の前記共振回路の共振特性を、共振測定器を用いて測定する工程と、
測定された前記共振回路の共振特性に基づいて前記半導体装置のグレードを特定する工程とを有することを特徴とする半導体装置の識別方法。
（付記１３）
前記共振測定器を用いて、前記半導体装置の共振回路における共振周波数及び***振周波数を測定し、
測定された前記共振周波数と前記***振周波数との差に基づいて前記半導体装置のグレードを特定することを特徴とする付記１２記載の半導体装置の識別方法。
（付記１４）
前記共振測定器を用いて、前記半導体装置の共振回路におけるＱ値を測定し、
測定された前記共振回路におけるＱ値に基づいて前記半導体装置のグレードを特定することを特徴とする付記１２記載の半導体装置の識別方法。
（付記１５）
前記共振測定器を用いて、前記半導体装置の共振回路における共振周波数を測定し、
測定された前記共振回路における共振周波数のパターンに基づいて前記半導体装置のグレードを特定することを特徴とする付記１２記載の半導体装置の識別方法。
(Appendix 1)
An internal processing circuit unit having a predetermined function;
An input / output circuit unit for inputting / outputting signals to / from the internal processing circuit unit;
A semiconductor device comprising: a conductor provided so as to cover outer peripheries of the internal processing circuit part and the input / output circuit part, an inductance, a capacitance, and a resonance circuit having a fuse element for changing resonance characteristics.
(Appendix 2)
The semiconductor device according to claim 1, wherein a capacitance value of the capacitance of the resonance circuit is controlled by the fuse element to change a difference between a resonance frequency and an anti-resonance frequency in the resonance circuit.
(Appendix 3)
The resonant circuit is:
A plurality of series circuits each having the fuse element and the capacitance, the fuse element connected in series and one end of the capacitance connected to one end of the conductor;
The inductance connected between the other end of the plurality of series circuits and the other end of the conductor;
The semiconductor device according to claim 1, further comprising: the capacitance connected between one end of the conductor and the other end of the conductor.
(Appendix 4)
The semiconductor device according to claim 1, wherein a difference between a resonance frequency and an anti-resonance frequency in the resonance circuit is changed by the fuse element.
(Appendix 5)
The resonant circuit has a resistance;
The semiconductor device according to claim 1, wherein a resistance value of a resistor included in the resonance circuit is controlled by the fuse element, and a Q value in the resonance circuit is changed.
(Appendix 6)
The resonant circuit is:
A plurality of series circuits each having the fuse element and a resistor, wherein the fuse element and the resistor are connected in series;
The capacitance connected between one end of the plurality of series circuits and one end of the conductor;
The inductance connected between the other end of the plurality of series circuits and the other end of the conductor;
The semiconductor device according to claim 1, further comprising: the capacitance connected between one end of the conductor and the other end of the conductor.
(Appendix 7)
The semiconductor device according to claim 1, wherein a Q value in the resonance circuit is changed by the fuse element.
(Appendix 8)
The resonant circuit has a plurality of series resonant circuits connected in parallel between one end of the conductor and the other end of the conductor;
The semiconductor device according to claim 1, wherein the series resonant circuit connected to the conductor is switched by the fuse element, and a pattern of a resonant frequency in the resonant circuit is changed.
(Appendix 9)
The resonant circuit is:
Each has the fuse element, the capacitance, and the inductance, and the fuse element, the capacitance, and the inductance connected in series are connected in parallel between one end of the conductor and the other end of the conductor. A plurality of series resonant circuits;
The semiconductor device according to claim 1, further comprising: the capacitance connected between one end of the conductor and the other end of the conductor.
(Appendix 10)
The semiconductor device according to claim 1, wherein a pattern of a resonance frequency in the resonance circuit is changed by the fuse element.
(Appendix 11)
An internal processing circuit unit having a predetermined function, an input / output circuit unit for inputting / outputting signals to / from the internal processing circuit unit, a conductor provided so as to cover the outer periphery of the internal processing circuit unit and the input / output circuit unit, Producing a semiconductor device comprising a resonance circuit having a fuse element for changing inductance, capacitance, and resonance characteristics;
Performing a test of the manufactured semiconductor device and determining a grade of the semiconductor device based on a test result;
And a step of cutting the fuse element in accordance with the determined grade of the semiconductor device to set a resonance characteristic of the resonance circuit.
(Appendix 12)
An internal processing circuit unit having a predetermined function, an input / output circuit unit for inputting / outputting signals to / from the internal processing circuit unit, a conductor provided so as to cover the outer periphery of the internal processing circuit unit and the input / output circuit unit, Measuring the resonance characteristics of the resonance circuit of a semiconductor device comprising a resonance circuit having a fuse element for changing inductance, capacitance, and resonance characteristics using a resonance measuring instrument;
And a step of identifying a grade of the semiconductor device based on the measured resonance characteristic of the resonance circuit.
(Appendix 13)
Using the resonance measuring instrument, the resonance frequency and the anti-resonance frequency in the resonance circuit of the semiconductor device are measured,
13. The semiconductor device identification method according to
(Appendix 14)
Using the resonance measuring instrument, measure the Q value in the resonance circuit of the semiconductor device,
13. The semiconductor device identification method according to
(Appendix 15)
Using the resonance measuring instrument, measure the resonance frequency in the resonance circuit of the semiconductor device,
13. The semiconductor device identification method according to
１１、１０１ シリコンチップ
１２ 内部処理回路部
１３ 入出力回路部
１４、１０２ 共振回路部
１５、１０３ リング状導体
１６ａ、１６ｂ 端子
１７ パッド
１０４ 共振測定器
Ｃ０ 並列キャパシタンス
Ｃ１ 直列キャパシタンス
Ｌ１ 直列インダクタンス
Ｒ１ 直列抵抗
ＦＵＳＥ ヒューズ素子
DESCRIPTION OF SYMBOLS 11,101
Claims (9)
前記内部処理回路部に信号を入出力する入出力回路部と、
前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置。 An internal processing circuit unit having a predetermined function;
An input / output circuit unit for inputting / outputting signals to / from the internal processing circuit unit;
A semiconductor device comprising: a conductor provided so as to cover outer peripheries of the internal processing circuit part and the input / output circuit part, an inductance, a capacitance, and a resonance circuit having a fuse element for changing resonance characteristics.
それぞれが前記ヒューズ素子及び前記キャパシタンスを有し、直列に接続された前記ヒューズ素子及び前記キャパシタンスの一端が前記導体の一端に接続された複数の直列回路と、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする請求項１記載の半導体装置。 The resonant circuit is:
A plurality of series circuits each having the fuse element and the capacitance, the fuse element connected in series and one end of the capacitance connected to one end of the conductor;
The inductance connected between the other end of the plurality of series circuits and the other end of the conductor;
The semiconductor device according to claim 1, further comprising: the capacitance connected between one end of the conductor and the other end of the conductor.
前記ヒューズ素子により前記共振回路が有する抵抗の抵抗値を制御し、前記共振回路におけるＱ値を変更することを特徴とする請求項１記載の半導体装置。 The resonant circuit has a resistance;
2. The semiconductor device according to claim 1, wherein a resistance value of a resistor included in the resonance circuit is controlled by the fuse element to change a Q value in the resonance circuit.
それぞれが前記ヒューズ素子及び抵抗を有し、前記ヒューズ素子及び前記抵抗が直列に接続された複数の直列回路と、
前記複数の直列回路の一端と前記導体の一端との間に接続された前記キャパシタンスと、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする請求項１記載の半導体装置。 The resonant circuit is:
A plurality of series circuits each having the fuse element and a resistor, wherein the fuse element and the resistor are connected in series;
The capacitance connected between one end of the plurality of series circuits and one end of the conductor;
The inductance connected between the other end of the plurality of series circuits and the other end of the conductor;
The semiconductor device according to claim 1, further comprising: the capacitance connected between one end of the conductor and the other end of the conductor.
前記ヒューズ素子により前記導体に接続される前記直列共振回路を切り替え、前記共振回路における共振周波数のパターンを変更することを特徴とする請求項１記載の半導体装置。 The resonant circuit has a plurality of series resonant circuits connected in parallel between one end of the conductor and the other end of the conductor;
The semiconductor device according to claim 1, wherein the series resonance circuit connected to the conductor is switched by the fuse element to change a resonance frequency pattern in the resonance circuit.
それぞれが前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスを有し、直列に接続された前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスが前記導体の一端と前記導体の他端との間に並列接続された複数の直列共振回路と、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする請求項１記載の半導体装置。 The resonant circuit is:
Each has the fuse element, the capacitance, and the inductance, and the fuse element, the capacitance, and the inductance connected in series are connected in parallel between one end of the conductor and the other end of the conductor. A plurality of series resonant circuits;
The semiconductor device according to claim 1, further comprising: the capacitance connected between one end of the conductor and the other end of the conductor.
製造された前記半導体装置の試験を行い、試験結果に基づいて半導体装置のグレードを決定する工程と、
決定された半導体装置のグレードに応じて、前記ヒューズ素子の切断処理を行い、前記共振回路の共振特性を設定する工程とを有することを特徴とする半導体装置の製造方法。 An internal processing circuit unit having a predetermined function, an input / output circuit unit for inputting / outputting signals to / from the internal processing circuit unit, a conductor provided so as to cover the outer periphery of the internal processing circuit unit and the input / output circuit unit, Producing a semiconductor device comprising a resonance circuit having a fuse element for changing inductance, capacitance, and resonance characteristics;
Performing a test of the manufactured semiconductor device and determining a grade of the semiconductor device based on a test result;
And a step of cutting the fuse element in accordance with the determined grade of the semiconductor device to set a resonance characteristic of the resonance circuit.
測定された前記共振回路の共振特性に基づいて前記半導体装置のグレードを特定する工程とを有することを特徴とする半導体装置の識別方法。 An internal processing circuit unit having a predetermined function, an input / output circuit unit for inputting / outputting signals to / from the internal processing circuit unit, a conductor provided so as to cover the outer periphery of the internal processing circuit unit and the input / output circuit unit, Measuring the resonance characteristics of the resonance circuit of a semiconductor device comprising a resonance circuit having a fuse element for changing inductance, capacitance, and resonance characteristics using a resonance measuring instrument;
And a step of identifying a grade of the semiconductor device based on the measured resonance characteristic of the resonance circuit.
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