JP2016115907A - Thin film transistor and manufacturing method thereof, array substrate and liquid crystal display device - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタ及びその製造方法、当該薄膜トランジスタを備えるアレイ基板並びに液晶表示装置に関する。 The present invention relates to a thin film transistor and a manufacturing method thereof, an array substrate including the thin film transistor, and a liquid crystal display device.
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と記す）をスイッチング素子がアレイ状に配列形成されたＴＦＴアクティブマトリックス基板（以下「ＴＦＴアレイ基板」と記す）は、例えば液晶を利用した液晶表示装置（Liquid Crystal Display：以下「ＬＣＤ」と記す）等の電気光学装置に利用されている。 A TFT active matrix substrate (hereinafter referred to as “TFT array substrate”) in which switching elements are arranged in an array in the form of a thin film transistor (Thin Film Transistor: hereinafter referred to as “TFT”) is, for example, a liquid crystal display device (Liquid Crystal Display (hereinafter referred to as “LCD”) and the like.
ＴＦＴ等の半導体装置は、低消費電力及び薄型であるという特徴がある。このような半導体装置の特徴を活かして、ＣＲＴ（Cathode Ray Tube）に代わって、フラットパネルディスプレイへの半導体装置の応用がなされるようになった。 A semiconductor device such as a TFT is characterized by low power consumption and thinness. Taking advantage of the characteristics of such a semiconductor device, the semiconductor device has been applied to a flat panel display in place of a CRT (Cathode Ray Tube).
さて、フラットディスプレイに用いられるＬＣＤでは、一般にＴＦＴアレイ基板と対向基板との間に液晶層が挟持されている。このようなＴＦＴアレイ基板及び対向基板の外側にはそれぞれ偏光板が設けられ、それら基板の一方のさらに外側にはバックライトユニットが設けられている。このような構造によってＬＣＤでは良好なカラー表示が得られる。 Now, in an LCD used for a flat display, a liquid crystal layer is generally sandwiched between a TFT array substrate and a counter substrate. Polarizing plates are provided outside the TFT array substrate and the counter substrate, respectively, and a backlight unit is provided outside one of the substrates. With such a structure, an excellent color display can be obtained in the LCD.
ＬＣＤ用ＴＦＴアレイ基板の体表的な構造として、例えば特許文献１には、ボトムゲートのバックチャネル型ＴＦＴと、当該ＴＦＴと電気的に接続された最上層である画素電極とを備える構造が開示されている。なお、特許文献１には、当該構造を、５回のフォトリソグラフィープロセス（写真製版工程）を用いて製造することが開示されている。
As a surface structure of a TFT array substrate for LCD, for example,
従来、液晶表示装置用のＴＦＴアレイ基板のスイッチング素子においては、一般的にアモルファスシリコン（Ｓｉ）が半導体の活性層（チャネル層）として用いられていた。しかし近年では、酸化物半導体が活性層に用いられたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化すず（ＳｎＯ２）などを添加した材料が主に用いられている。この技術は、例えば特許文献１及び２等に開示されている。
Conventionally, amorphous silicon (Si) is generally used as an active layer (channel layer) of a semiconductor in a switching element of a TFT array substrate for a liquid crystal display device. However, in recent years, TFTs in which an oxide semiconductor is used for an active layer have been actively developed. Since an oxide semiconductor has higher mobility than conventional amorphous silicon, there is an advantage that a small and high-performance TFT can be realized. As an oxide semiconductor, a zinc oxide (ZnO) -based material or a material in which gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), or the like is added to zinc oxide is mainly used. It is used. This technique is disclosed in
しかしながら、酸化物半導体を用いて作成した薄膜トランジスタなどの半導体素子には、電気特性及び信頼性（例えば動作速度及び閾値電圧など）の向上、並びに、製造時間の短縮がさらに求められている。 However, a semiconductor element such as a thin film transistor manufactured using an oxide semiconductor is further required to have improved electrical characteristics and reliability (for example, operation speed and threshold voltage) and shorten manufacturing time.
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、薄膜トランジスタの電気特性及び信頼性を高めるとともに、その製造時間を短縮可能な技術を提供することを目的とする。 Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide a technique capable of improving the electrical characteristics and reliability of a thin film transistor and reducing the manufacturing time thereof.
本発明に係る薄膜トランジスタの製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）前記ゲート電極を覆うゲート絶縁膜を形成する工程と、（ｃ）前記ゲート電極上に前記ゲート絶縁膜を介して酸化物半導体層を形成する工程と、（ｄ）前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極を形成する工程と、（ｅ）前記酸化物半導体層上、前記ソース電極上及び前記ドレイン電極上に保護絶縁膜を形成する工程とを備える。前記工程（ｃ）は、（ｃ−１）反応室内に前記基板を配置してから前記基板を加熱して当該基板の温度を１００℃未満にしつつ前記反応室内を減圧することにより、前記反応室内の水分圧量を１×１０−３Ｐａ以下とする工程と、（ｃ−２）前記工程（ｃ−１）の後に、前記反応室内にて金属酸化物をターゲットに用いた物理蒸着法によって前記酸化物半導体層を形成する工程とを含む。 The method of manufacturing a thin film transistor according to the present invention includes (a) a step of forming a gate electrode on a substrate, (b) a step of forming a gate insulating film covering the gate electrode, and (c) the step of forming the gate electrode on the gate electrode. Forming an oxide semiconductor layer through a gate insulating film; (d) forming a source electrode and a drain electrode electrically connected to the oxide semiconductor layer; and (e) the oxide semiconductor layer. And forming a protective insulating film on the source electrode and the drain electrode. The step (c) includes (c-1) placing the substrate in the reaction chamber and then heating the substrate to reduce the pressure in the reaction chamber while lowering the temperature of the substrate to less than 100 ° C. a step of water pressure amount of the 1 × 10 -3 Pa or less of, (c-2) after the step (c-1), wherein the physical vapor deposition method using a metal oxide target in the reaction chamber Forming an oxide semiconductor layer.
本発明に係る薄膜トランジスタは、基板上に配設されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート電極上に前記ゲート絶縁膜を介して配設された酸化物半導体層と、前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、前記酸化物半導体層上、前記ソース電極上及び前記ドレイン電極上に配設された保護絶縁膜とを備える。前記酸化物半導体層は、反応室内に前記基板を配置してから前記基板を加熱して当該基板の温度を１００℃未満にしつつ前記反応室内を減圧することにより、前記反応室内の水分圧量を１×１０−３Ｐａ以下とした後に、前記反応室内にて金属酸化物をターゲットに用いた物理蒸着法によって形成される。 A thin film transistor according to the present invention includes a gate electrode disposed on a substrate, a gate insulating film covering the gate electrode, an oxide semiconductor layer disposed on the gate electrode via the gate insulating film, A source electrode and a drain electrode electrically connected to the oxide semiconductor layer; and a protective insulating film disposed on the oxide semiconductor layer, the source electrode, and the drain electrode. The oxide semiconductor layer is configured to reduce the moisture pressure in the reaction chamber by placing the substrate in a reaction chamber and then heating the substrate to reduce the pressure in the reaction chamber while keeping the temperature of the substrate below 100 ° C. After the pressure is set to 1 × 10 −3 Pa or less, it is formed by physical vapor deposition using a metal oxide as a target in the reaction chamber.
本発明によれば、薄膜トランジスタの電気特性及び信頼性を高めるとともに、その製造時間を短縮することができる。 According to the present invention, the electrical characteristics and reliability of a thin film transistor can be improved and the manufacturing time thereof can be shortened.
＜実施の形態１＞
本発明の実施の形態１に係るＴＦＴアレイ基板（アレイ基板）は、スイッチング素子としてＴＦＴ（薄膜トランジスタ）がアレイ状に配列形成されたアクティブマトリックス基板であるものとして説明する。なお、本実施の形態１に係るＴＦＴアレイ基板は、ＬＣＤ（液晶表示装置）等の平面型表示装置（フラットパネルディスプレイ）などに用いられる。
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The TFT array substrate (array substrate) according to the first embodiment of the present invention will be described as an active matrix substrate in which TFTs (thin film transistors) are arranged in an array as switching elements. The TFT array substrate according to the first embodiment is used for a flat display device (flat panel display) such as an LCD (liquid crystal display device).
＜液晶表示装置の全体構成＞
図１は、本実施の形態１に係るＴＦＴアレイ基板を備える液晶表示装置の構成を模式的に示す分解斜視図である。以下、図１を用いて当該液晶表装置の構成について説明する。
<Overall configuration of liquid crystal display device>
FIG. 1 is an exploded perspective view schematically showing a configuration of a liquid crystal display device including the TFT array substrate according to the first embodiment. Hereinafter, the configuration of the liquid crystal display device will be described with reference to FIG.
図１の液晶表示装置は、光源１００１と、導光板１００２と、偏光板１００３と、ＴＦＴアレイ基板１００４と、液晶層１００５と、対向基板１００６と、偏光板１００７とを備えている。
The liquid crystal display device in FIG. 1 includes a
光源１００１は、液晶表示装置全体の光源であり、例えば発光ダイオードなどが用いられる。面状の導光板１００２は、その一端の横側に設けられた光源１００１から入射された光を、導光板１００２の主面全体から出射するように変換する。光源１００１及び導光板１００２を合わせてバックライトユニットと呼ぶこともある。
The
導光板１００２上には、偏光板１００３、ＴＦＴアレイ基板１００４、液晶層１００５、対向基板１００６及び偏光板１００７が、この順に配設される。これにより、対向基板１００６は、ＴＦＴアレイ基板１００４との間に液晶層１００５を挟持している。詳細は後述するとして、ここで液晶表示装置の動作について簡単に説明すると、ＴＦＴアレイ基板１００４に形成されたＴＦＴは、外部からの信号に応じて液晶層１００５に印加する電界を制御することにより、液晶層１００５の液晶の偏光方向を制御する。このようなＴＦＴアレイ基板１００４は、偏光板１００３、液晶層１００５、対向基板１００６及び偏光板１００７と組み合わさることで、導光板１００２から出射された光を画素ごとに透光または遮光する機能を有する。
On the
＜ＴＦＴアレイ基板の全体構成＞
図２は、ＴＦＴアレイ基板１００４の構成を模式的に示す平面図である。一例として図２には、ＬＣＤ用のＴＦＴアレイ基板が図示されている。以下、図２を用いてＴＦＴアレイ基板１００４の構成について説明する。
<Overall configuration of TFT array substrate>
FIG. 2 is a plan view schematically showing the configuration of the
図２のＴＦＴアレイ基板１００４は、ＴＦＴ（薄膜トランジスタ）２０１と、ＴＦＴ２０１が形成される基板としての絶縁基板１（基板）とを備えている。
The
絶縁基板１には、表示領域２０２と、当該表示領域２０２を囲むように設けられた額縁領域２０３とが規定されている。
In the
表示領域２０２には、ＴＦＴ２０１がマトリックス上に配列形成されている。また、表示領域２０２には、複数のＴＦＴ２０１に接続された複数のゲート配線（走査信号線）３、複数の補助容量電極５、及び、複数のソース配線（表示信号線）９とが配設されている。複数のゲート配線３は、横方向（ｘ方向）に延在して互いに平行に配設され、複数のソース配線９は、縦方向（ｙ方向）に延在して互いに平行に配設される。また、複数のゲート配線３と、複数のソース配線９とは、互いに絶縁された状態で、直交して交差するように配設されている。
In the
そして、本実施の形態１に係るＴＦＴアレイ基板１００４では、隣接するゲート配線３と、隣接するソース配線９とに囲まれた領域が画素２０４に適用されるので、画素２０４が表示領域２０２においてマトリックス状に配列されることになる。
In the
図２の二点鎖線で囲まれる領域に、一部の画素２０４の回路構成が拡大して図示されている。１つの画素２０４内には、少なくとも１つのＴＦＴ２０１（以下「画素ＴＦＴ２０１」と記すこともある）が配設されている。画素ＴＦＴ２０１は、ソース配線９とゲート配線３との交差点近傍に配置されている。画素ＴＦＴ２０１のゲート電極は、ゲート配線３に接続され、画素ＴＦＴ２０１のソース電極は、ソース配線９に接続され、画素ＴＦＴ２０１のドレイン電極は、画素電極１１に接続されている。また、複数の補助容量配線２１０は、複数のゲート配線３のそれぞれと平行に設けられて、補助容量配線２１０及びゲート配線３は、ｙ方向に沿って交互に配設されており、ソース配線９と互いに直交して交差するように配設されている。補助容量配線２１０は補助容量電極５と接続されており、補助容量電極５の一部と画素電極１１の一部とは、補助容量２０９を形成している。
In an area surrounded by a two-dot chain line in FIG. In one
次に額縁領域２０３について説明する。額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線３は、表示領域２０２から、額縁領域２０３のうち走査信号駆動回路２０５が設けられた部分（ここではＴＦＴアレイ基板１００４の端部）まで延在されて、走査信号駆動回路２０５に接続されている。ソース配線９も同様に、表示領域２０２から、額縁領域２０３のうち表示信号駆動回路２０６が設けられた部分（ここではＴＦＴアレイ基板１００４の端部）まで延在されて、表示信号駆動回路２０６に接続されている。
Next, the
また、走査信号駆動回路２０５の近傍には、外部と接続される接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部と接続される接続基板２０８が配設されている。なお、接続基板２０７，２０８には、例えばＦＰＣ（Flexible Printed Circuit）などの配線基板が用いられる。
A
接続基板２０７，２０８のそれぞれを介して、走査信号駆動回路２０５及び表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線３に供給する。このゲート信号によって、ゲート配線３が順次選択される。表示信号駆動回路２０６は、外部からの制御信号や表示データに基づいて表示信号をソース配線９に供給する。これにより、表示データに応じた表示信号、ひいては表示電圧を各画素２０４に供給することができる。
Various signals from the outside are supplied to the scanning
本実施の形態１に係るＴＦＴは、表示領域２０２の画素ＴＦＴ２０１に適用することができるだけでなく、走査信号駆動回路２０５及び表示信号駆動回路２０６を構成するスイッチング素子にも適用することができる。なお、走査信号駆動回路２０５及び表示信号駆動回路２０６は、図２のようにＴＦＴアレイ基板１００４上に配置されてもよいし、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成することにより、ＴＦＴアレイ基板１００４とは別の部材に配置されてもよい。
The TFT according to
また、補助容量電極５は、後に平面図を用いて説明するように画素電極１１と平面視で重複（重畳）するように構成されている。そして、画素電極１１を一方の電極とし、補助容量電極５を他方の電極とする補助容量２０９が形成されている。各画素２０４内の補助容量電極５同士は、補助容量配線２１０に接続されて結束されており、例えば走査信号駆動回路２０５及び表示信号駆動回路２０６などから共通電位が供給される。
Further, the
画素ＴＦＴ２０１は、画素電極１１に表示電圧を供給するためのスイッチング素子として機能し、ゲート電極から入力されるゲート信号によって画素ＴＦＴ２０１のＯＮ及びＯＦＦが制御される。そして、ゲート電極に所定値以上の電圧が印加されると、画素ＴＦＴ２０１がＯＮし、ソース配線９と接続されたソース電極からドレイン電極に電流が流れるようになる。これにより、ソース配線９から、画素ＴＦＴ２０１のドレイン電極に接続された画素電極１１に表示電圧が印加され、画素電極１１と対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。画素電極１１と対向電極との間には補助容量２０９と並列に、液晶による液晶容量（図示せず）が形成される。なお、縦方向の電界方式の液晶表示装置の場合には、対向電極は対向基板１００６上に配設され、ＩＰＳ（In Plane Switching）方式やＦＦＳ（Fringe Field Switching）方式の液晶表示装置の場合には、対向電極はＴＦＴアレイ基板１００４の上側に配設される。
The
上記の液晶容量と補助容量２０９によって画素電極１１に印加された表示電圧が一定期間保持される。なお、ＴＦＴアレイ基板１００４の表面には、配向膜（図示せず）が形成されていてもよい。
The display voltage applied to the
図１に示したように、ＴＦＴアレイ基板１００４に沿って対向基板１００６が配設される。対向基板１００６は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板１００６には、カラーフィルタ、ブラックマトリックス（ＢＭ）、配向膜等が形成され、液晶表示装置の方式によっては対向電極も対向基板１００６に形成される。
As shown in FIG. 1, a
ＴＦＴアレイ基板１００４と対向基板１００６とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴアレイ基板１００４と対向基板１００６との間に液晶層１００５が挟持される。さらに、ＴＦＴアレイ基板１００４及び対向基板１００６の外側の面には、偏光板１００３，１００７及び位相差板等が設けられる。ＴＦＴアレイ基板１００４は、対向基板１００６に対して視認側とは反対側に配設され、対向基板１００６は、ＴＦＴアレイ基板１００４に対して視認側に配設される。また、以上のように構成された液晶表示パネルの視認側と反対側には、バックライトユニット（光源１００１及び導光板１００２）等が配設される。
The
＜液晶表示装置の動作＞
画素電極１１（図２）と、対向電極との間の電界によって、液晶層１００５（図１）の液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。つまり、偏光板を通過して直線偏光となった後に液晶層１００５を通過する光の偏光状態も変化する。具体的には、バックライトユニットからの光は、ＴＦＴアレイ基板１００４側の偏光板１００３によって直線偏光になる。そして、この直線偏光が液晶層１００５を通過することによって、偏光状態が変化する。
<Operation of liquid crystal display device>
The liquid crystal in the liquid crystal layer 1005 (FIG. 1) is driven by the electric field between the pixel electrode 11 (FIG. 2) and the counter electrode. That is, the alignment direction of the liquid crystal between the substrates changes. As a result, the polarization state of the light passing through the liquid crystal layer changes. That is, the polarization state of the light passing through the
したがって、対向基板１００６側の偏光板１００７を通過する光量が、偏光状態、ひいては上述の電界によって変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板１００７を通過する光の光量を、上述の電界によって変化させることができる。このような構成において、画素ごとに表示電圧を制御することによって、液晶表示装置に所望の画像を表示することができる。
Accordingly, the amount of light that passes through the
＜ＴＦＴアレイ基板の画素の構成＞
図３は、画素２０４の平面構成を模式的に示す平面図であり、図４は、図３におけるＸ−Ｘ線の断面構成、Ｙ−Ｙ線の断面構成及びＺ−Ｚ線の断面構成を仮想的に連ねて模式的に示す断面図である。なお、図４では、Ｙ−Ｙ線の断面構成としてゲート端子部Ａの断面構成が図示され、Ｚ−Ｚ線の断面構成としてソース端子部Ｂの断面構成が図示され、Ｘ−Ｘ線の断面構成として、ゲート−ソースの配線交差部Ｃ、画素ＴＦＴ部Ｄ、画素−ドレインのコンタクト部Ｅ、画素電極部Ｆ及び補助容量部Ｇの断面構成が図示されている。以下、図３及び図４を用いてＴＦＴアレイ基板１００４、及び、それに備えられた画素ＴＦＴ２０１の構成について説明する。なお、以下では、ＴＦＴアレイ基板１００４は、透過型の液晶表示装置に用いるものとして説明する。
<Configuration of pixel of TFT array substrate>
FIG. 3 is a plan view schematically showing the planar configuration of the
図４に示すように、ＴＦＴアレイ基板は、例えばガラス等の透明性絶縁基板である絶縁基板１上に、配線及び電極が同一の導電膜から選択的に形成されている。ここでは、当該配線及び電極として、概ね、ゲート端子部Ａにはゲート端子４が配設され、配線交差部Ｃにはゲート配線３が配設され、画素ＴＦＴ部Ｄにはゲート電極２が配設され、補助容量部Ｇには補助容量電極５が配設されている。そして、これらを覆うように絶縁膜６が配設されている。なお、絶縁膜６は、画素ＴＦＴ部Ｄではゲート絶縁膜として機能するので「ゲート絶縁膜６」と以下では記すこともある。以上のように、本実施の形態１に係るＴＦＴアレイ基板１００４は、絶縁基板１と、絶縁基板１上に配設されたゲート電極２と、ゲート電極２を覆うゲート絶縁膜６とを備えている。
As shown in FIG. 4, in the TFT array substrate, wiring and electrodes are selectively formed from the same conductive film on an insulating
画素ＴＦＴ部Ｄのゲート電極２が形成された領域において、ゲート絶縁膜６上に半導体層１２が配設されている。概ね、画素ＴＦＴ部Ｄには半導体層１２の端部上及びその近傍のゲート絶縁膜６上にソース電極７及びドレイン電極８が配設され、ソース端子部Ｂにはゲート絶縁膜６上にソース端子１０が配設され、配線交差部Ｃにはゲート絶縁膜６上にソース配線９が配設される。ソース電極７、ドレイン電極８、ソース配線９及びソース端子１０は、同一の導電膜から選択的に形成されており、ソース端子１０は、ソース電極７から延在されたソース配線９を経由した端部に形成される。
In the region where the
ここで、画素ＴＦＴ部Ｄのソース電極７及びドレイン電極８は、互いに離間されて半導体層１２と接合されている。ソース電極７とドレイン電極８との間の半導体層１２の表面には、バックチャネルとして露出されたＴＦＴのチャネル部１３が形成される。
Here, the
以上のように本実施の形態１に係るＴＦＴアレイ基板１００４は、ゲート電極２上にゲート絶縁膜６を介して配設された半導体層（酸化物半導体層）１２と、半導体層１２と電気的に接続されるソース電極７及びドレイン電極８とを備えている。
As described above, the
さて、半導体層１２は、酸化物半導体層（酸化物半導体膜）から構成されている。本実施の形態１では、酸化物半導体層の導電率は、例えば１０−７〜１０Ｓ／ｃｍであるものとする。あるいは、酸化物半導体層のキャリア濃度は、例えば１０１１〜１０１８個／ｃｍ３の範囲にあるものとする。導電率が１０Ｓ／ｃｍよりも大きい場合やキャリア濃度が１０１８個／ｃｍ３よりも大きい場合には、電気が常時流れやすくなり、半導体膜としてのスイッチング機能を示さないことがあるからである。酸化物半導体層の導電率が例えば１０−５〜１０−１Ｓ／ｃｍ、あるいは、酸化物半導体層のキャリア濃度が例えば１０１２〜１０１７個／ｃｍ３の範囲であればより好ましい。このような酸化物半導体層をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を有するＴＦＴを実現することができる。
The
本実施の形態１では、酸化物半導体層は、少なくともインジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物半導体からなる。例えば、酸化物半導体層には、酸化インジウム（Ｉｎ２Ｏ３）、酸化亜鉛（ＺｎＯ）及び酸化ガリウム（Ｇａ２Ｏ３）を配合したＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いることができる。あるいは、酸化物半導体層には、上記に示したようにキャリア濃度が１０１８個／ｃｍ３よりも小さければ、酸化インジウム、酸化亜鉛、酸化ガリウムをそれぞれ単体で用いてもよいし、例えば酸化インジウムと酸化亜鉛とを配合したＩｎ−Ｚｎ−Ｏ系の酸化物半導体や、酸化インジウムと酸化ガリウムとを配合したＩｎ−Ｇａ−Ｏ系の酸化物半導体を用いてもよい。これらの材料を用いた本実施の形態１によれば、アモルファスシリコンを用いたＴＦＴと比べ製造工程を簡素化することができるとともに、動作速度を向上させることができる。
In
半導体層１２は、成膜方法の一種である、スパッタ、蒸着及びイオンプレーティングなどの物理蒸着法によって形成される。これらは、成膜室内（反応室内）に設置されているターゲットなどの材料にプラズマやアーク放電を照射し、その衝撃によって飛び出した材料を、基板上に堆積させる成膜方法である。このとき、成膜室内に設置する材料以外に放電に必要なガス（例えばアルゴンガスなど）を導入する。さらに、基板上に堆積させる膜の組成を変化させるためのガス（例えば酸素、窒素など）も導入することもできる。
The
このように、スパッタ、蒸着及びイオンプレーティングなどの物理蒸着法によれば、成膜室内に設置する材料と、導入されるガスとの組み合わせで、様々な特性を持つ薄膜を形成することができる。しかし、物理蒸着法には、それにより形成される薄膜中に、成膜室内の不純物も取り込まれてしまうという問題点がある。 As described above, according to physical vapor deposition such as sputtering, vapor deposition, and ion plating, a thin film having various characteristics can be formed by combining the material installed in the film formation chamber and the introduced gas. . However, the physical vapor deposition method has a problem that impurities in the film forming chamber are also taken into the thin film formed thereby.
通常、物理蒸着法は、圧力が１０−３〜１０２Ｐａ程度の減圧状態にされた成膜室内で行われる。この圧力領域における成膜室内の不要な気体の大半は、水蒸気であるため、形成された薄膜に取り込まれる不純物は、概ね水蒸気（水を構成する元素）である。水蒸気が不純物として、ＴＦＴ２０１の半導体層１２に取り込まれると、ＴＦＴ２０１のオンオフ特性などの電気特性及び信頼性が低下する。
Usually, the physical vapor deposition is performed in a film forming chamber in a reduced pressure state where the pressure is about 10 −3 to 10 2 Pa. Since most of the unnecessary gas in the film formation chamber in this pressure region is water vapor, the impurities taken into the formed thin film are generally water vapor (an element constituting water). When water vapor is incorporated as an impurity into the
物理蒸着法において、水蒸気が薄膜中に取り込まれないようにするためには、成膜室内の水蒸気を極力減らせばよい。具体的には、成膜室内の水分圧量（水蒸気量に対応）を１０−２Ｐａ以下、好ましくは１０−３Ｐａ以下にすればよい。水分圧量を上記の範囲まで低減させるためには、成膜室に接続させている真空ポンプの排気量を大きくすること、または、成膜室内の加熱による脱水処理を予め行うことが想定される。 In the physical vapor deposition method, in order to prevent water vapor from being taken into the thin film, the water vapor in the film forming chamber may be reduced as much as possible. Specifically, the moisture pressure in the film formation chamber (corresponding to the amount of water vapor) may be 10 −2 Pa or less, preferably 10 −3 Pa or less. In order to reduce the moisture pressure amount to the above range, it is assumed that the exhaust amount of the vacuum pump connected to the film formation chamber is increased, or that the dehydration process by heating in the film formation chamber is performed in advance. .
しかしながら、加熱せずに真空ポンプの容量を大きくすることは、高性能な真空ポンプを要することになり、製造コストの増加を招く。また、成膜室内の加熱によって予め脱水処理を行っても、成膜対象となる基板を成膜室内に導入するときに、外部の水蒸気及び不純物を取り込んでしまい、その結果として低い水分圧量を維持できなくなってしまう。ここで別の手法として、成膜室内で成膜対象となる基板を加熱することも想定される。しかしながら、基板を加熱し過ぎた場合には、基板（例えばゲート絶縁膜６）からの脱水量が大きくなって水分圧量が高い値に留まってしまい、その後に真空ポンプによる排気によって水分圧量が低減するまでに時間がかかってしまう。その結果、成膜室内に基板を投入してから水分圧量が上記の範囲まで低減するまでの待ち時間が長くなるので、スループットが下がって量産コストの増加を招いてしまうことになる。 However, increasing the capacity of the vacuum pump without heating requires a high-performance vacuum pump, which increases the manufacturing cost. Further, even if the dehydration treatment is performed in advance by heating in the film formation chamber, when the substrate to be formed is introduced into the film formation chamber, external water vapor and impurities are taken in, resulting in a low moisture pressure. It becomes impossible to maintain. Here, as another method, it is assumed that the substrate to be deposited is heated in the deposition chamber. However, if the substrate is heated too much, the amount of dehydration from the substrate (for example, the gate insulating film 6) becomes large and the moisture pressure amount remains high, and the moisture pressure amount is reduced by exhausting by a vacuum pump thereafter. It takes time to reduce. As a result, the waiting time from when the substrate is introduced into the film formation chamber until the moisture pressure is reduced to the above range becomes long, so that the throughput is lowered and the mass production cost is increased.
そこで、成膜室内の水分圧量を増加させないようにするため、成膜対象の基板を適度に加熱しつつ成膜室内を減圧する。具体的には、成膜中のプラズマ等で基板の温度が上昇するため、基板の温度が常温より高く１００℃未満の範囲内に収まるように温度制御を行いつつ減圧する。 Therefore, in order not to increase the amount of moisture pressure in the film formation chamber, the pressure in the film formation chamber is reduced while appropriately heating the substrate to be formed. Specifically, since the temperature of the substrate rises due to plasma or the like during film formation, the pressure is reduced while controlling the temperature so that the temperature of the substrate is within the range of higher than normal temperature and lower than 100 ° C.
具体的には、成膜室内に絶縁基板１を配置してから絶縁基板１を加熱して当該絶縁基板１の温度を１００℃未満にしつつ成膜室内を減圧することにより、成膜室内の水分圧量を１×１０−３Ｐａ以下とする。そして、その後に成膜室内にて金属酸化物をターゲットに用いた物理蒸着法によって、半導体層１２が形成される。このように構成された本実施の形態１によれば、後述するようにＴＦＴの信頼性を高めることができる。
Specifically, the insulating
次に、図４のＴＦＴアレイ基板１００４の残りの構成要素について説明する。
Next, the remaining components of the
半導体層１２、ソース電極７及びドレイン電極８などを覆い、複数のコンタクトホールが設けられた保護絶縁膜１４が、絶縁基板１全体を覆うように形成されている。つまり、本実施の形態１に係るＴＦＴアレイ基板１００４は、半導体層１２上、ソース電極７上及びドレイン電極８上に配設された保護絶縁膜１４を備えている。
A protective insulating
上述の複数のコンタクトホールとして、コンタクト部Ｅには、保護絶縁膜１４を貫通してドレイン電極８に達する画素ドレインコンタクトホール１５が設けられ、ゲート端子部Ａには、保護絶縁膜１４及びゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１６が設けられ、ソース端子部Ｂには、保護絶縁膜１４を貫通してソース端子１０に達するソース端子部コンタクトホール１７が設けられている。
As the above-mentioned plurality of contact holes, the contact portion E is provided with a pixel
画素電極部Ｆなどの保護絶縁膜１４上には、画素ドレインコンタクトホール１５を介して下層のドレイン電極８の表面と接触し電気的に接続される画素電極１１が配設される。画素電極１１は、画素ドレインコンタクトホール１５から補助容量電極５の上方にまで延在しており、補助容量電極５と画素の補助容量２０９（図２）を形成する。
On the protective insulating
ゲート端子部Ａには、ゲート端子部コンタクトホール１６を介して下層のゲート端子４の表面と接触し電気的に接続されるゲート端子パッド１８が配設される。
The gate terminal portion A is provided with a
ソース端子部Ｂには、ソース端子部コンタクトホール１７を介して下層のソース端子１０の表面と接触し電気的に接続されるソース端子パッド１９が配設される。
The source terminal portion B is provided with a
次に、画素２０４の平面構成について説明する。図３に示すように、複数のゲート配線３は、複数のソース配線９と直交するように横方向（ｘ方向）に延在しており、複数のゲート配線３は、互いに平行に配設されている。そして、各ゲート配線３は、画素ＴＦＴ２０１のゲート電極２と一体となるように形成されている。すなわち、画素ＴＦＴ部Ｄのゲート配線３がゲート電極２となる。ゲート電極２は、ゲート配線３よりも幅広となるように構成されている。
Next, a planar configuration of the
ゲート電極２の上には、ゲート絶縁膜６（図４）及び半導体層１２を介してソース電極７の一部及びドレイン電極８の一部が配設されている。ソース電極７及びドレイン電極８は、画素ＴＦＴ２０１のゲート電極２の上方において互いに離間して対向配置されている。ソース電極７とドレイン電極８との間の半導体層１２には、画素ＴＦＴ２０１のチャネル部１３が形成される。半導体層１２の外郭は、平面視においてゲート電極２の外郭からはみ出さないように構成されている。
On the
ゲート配線３の端部はゲート端子４に接続されている。ゲート端子４上には、ゲート端子部コンタクトホール１６を介してゲート端子４と電気的に接続されるゲート端子パッド１８が配設されている。ゲート端子パッド１８には走査信号駆動回路２０５（図２）が接続され、走査信号駆動回路２０５からの走査信号がゲート配線３に供給可能となっている。
The end of the
ソース配線９は縦方向（ｙ方向）に延在しており、ソース電極７がソース配線９の途中から横方向（ｘ方向）に分岐してゲート電極２の上方に重畳するように延在している。
The
ソース配線９の端部はソース端子１０に接続されている。ソース端子１０上には、ソース端子部コンタクトホール１７を介してソース端子１０と電気的に接続されるソース端子パッド１９が配設されている。ソース端子パッド１９には表示信号駆動回路２０６（図２）が接続され、表示信号駆動回路２０６からの表示信号がソース配線９に供給可能となっている。
An end portion of the
画素電極１１は、画素ドレインコンタクトホール１５を介してドレイン電極８と電気的に接続される。また、矩形状の画素電極１１の三辺の部分は、ゲート絶縁膜６（図４）を介して補助容量電極５のΠ字状の部分と平面視にて重畳することによって、画素電極１１の補助容量２０９（図２）が形成される。なお、補助容量電極５は、Πの字状に限ったものではなく、所望の補助容量が得られるのであれば、直線状でもあってもよいしＬ字状であてもよい。
The
＜製造方法＞
図５〜図９は、本実施の形態１に係るＴＦＴアレイ基板１００４の製造方法を工程ごとに示す断面図である。特に、最終工程を示す図９は図４に相当する。以下、図５〜図９を用いて、本実施の形態１に係るＴＦＴアレイ基板１００４の製造方法について説明する。
<Manufacturing method>
5 to 9 are cross-sectional views showing the method of manufacturing the
まず、絶縁基板１を洗浄液または純粋を用いて洗浄する。なお、ここでは厚さ０．５ｍｍの無アクリルガラス基板を絶縁基板１として用いるものとする。
First, the insulating
そして、洗浄された絶縁基板１の一方の主面の全面上に第１の導電膜（図示せず）を成膜し、それをパターニングすることによって、図５に示すように、ゲート端子４、ゲート配線３、ゲート電極２及び補助容量電極５を形成する。
Then, a first conductive film (not shown) is formed on the entire surface of one main surface of the cleaned insulating
ここで、第１の導電膜としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造を第１の導電膜に用いてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０４Ｓ／ｃｍ以上）の低抵抗膜を得ることができる。 Here, as the first conductive film, for example, aluminum (Al), chromium (Cr), copper (Cu), molybdenum (Mo), an alloy obtained by adding a small amount of other elements to these, or the like can be used. Alternatively, a stacked structure in which two or more layers of these metals and alloys are formed may be used for the first conductive film. By using these metals and alloys, a low resistance film having a specific resistance value of 50 μΩcm or less (conductivity of 2 × 10 4 S / cm or more) can be obtained.
なお、本実施の形態１においては第１の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法によってＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第１回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図５に示すように、絶縁基板１上に、ゲート端子４、ゲート配線３、ゲート電極２及び補助容量電極５を形成する。
In the first embodiment, a Mo film is used as the first conductive film, and the Mo film is formed to a thickness of 200 nm by a sputtering method using a known Ar gas. Thereafter, a resist material is applied onto the Mo film, a photoresist pattern is formed in the photolithography process (first time), and the Mo film is selectively etched and patterned using the photoresist pattern as an etching mask. Thereafter, by removing the photoresist pattern, the
このエッチングプロセスでは、公知のリン酸、酢酸及び硝酸を含む溶液（ＰＡＮ薬液）によるウェットエッチングを用いることができる。ＰＡＮ薬液としては、リン酸が４０〜９３ｗｔ％（重量％）、酢酸が１〜４０ｗｔ％、硝酸が０．５〜１５ｗｔ％の範囲のものが好ましい。本実施の形態１においては、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水からなるＰＡＮ薬液を用いてその液温を２５℃に設定してＭｏ膜をエッチングした。
In this etching process, wet etching using a known solution (PAN chemical solution) containing phosphoric acid, acetic acid and nitric acid can be used. As the PAN chemical, phosphoric acid is preferably in the range of 40 to 93 wt% (wt%), acetic acid in the range of 1 to 40 wt%, and nitric acid in the range of 0.5 to 15 wt%. In the first embodiment, the Mo film was etched using a PAN chemical solution composed of phosphoric acid 70 wt% +
次に、図６に示す工程において、絶縁基板１上にゲート端子４、ゲート配線３、ゲート電極２及び補助容量電極５を覆うようにゲート絶縁膜６を成膜する。
Next, in the step shown in FIG. 6, a
ゲート絶縁膜６には、例えば化学的気相成長（ＣＶＤ）法を用いて形成された酸化シリコン（ＳｉＯ）が用いられる。ここでは、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたＣＶＤ法で厚さ３００ｎｍのＳｉＯ膜を、約３００℃の基板加熱条件下で成膜する。ただし、ゲート絶縁膜６はこれに限ったものではない。例えば、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いことから、酸化シリコン膜の下層にバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造をゲート絶縁膜６に用いてもよい。ＳｉＮ膜は、例えばシラン（ＳｉＨ４）ガス、アンモニアガス（ＮＨ３）、窒素ガス（Ｎ２）を用いたＣＶＤ法によって成膜することができる。この場合、ＳｉＯ膜とＳｉＮ膜の積層構造の膜厚が例えば１００〜５００ｎｍとなるように、それぞれの膜の厚さを調整すればよい。
For the
ここで、図１０及び図１１は、昇温脱離ガス分光法（ＴＤＳ：Thermal Desorption Spectrometry）で上記記載のゲート絶縁膜６を評価した結果を示す図である。ＴＤＳは、真空加熱中の昇温により発生したガスを温度ごとにモニターできる質量分析法である。図１０は、約３００℃に加熱した基板（シリコンウェハ）上に、ＣＶＤ法で成膜した厚さ３００ｎｍのＳｉＯ膜をＴＤＳで評価した結果を示す。図１１は、約３００℃に加熱した基板（シリコンウェハ）上に、ＣＶＤ法で成膜した厚さ３００ｎｍのＳｉＮ膜をＴＤＳで評価した結果を示す。なお、図１０及び図１１はいずれも、ＴＤＳの結果は規格化されている。
Here, FIG. 10 and FIG. 11 are diagrams showing the results of evaluating the
図１０及び図１１に示されるように、水分子は基板温度が１００℃以上になると急激にＳｉＯ膜及びＳｉＮ膜から脱離し始める。水素分子も水分子ほど急激ではないが、基板温度が１００℃以上になるとＳｉＯ膜及びＳｉＮ膜から離脱し始める。このため、次工程における半導体層１２の形成において基板温度を１００℃未満にすれば、ゲート絶縁膜６からの脱水を抑制することができるので、成膜室内の水分圧を容易に抑制することが可能となる。
As shown in FIGS. 10 and 11, water molecules begin to desorb from the SiO film and SiN film abruptly when the substrate temperature reaches 100 ° C. or higher. Although hydrogen molecules are not as abrupt as water molecules, they begin to desorb from the SiO film and SiN film when the substrate temperature reaches 100 ° C. or higher. For this reason, if the substrate temperature is lower than 100 ° C. in the formation of the
次に、ゲート電極２上にゲート絶縁膜６を介して半導体層１２を形成する工程について説明する。
Next, a process of forming the
本実施の形態１においては、成膜室内（反応室内）に絶縁基板１を配置してから絶縁基板１を加熱して当該絶縁基板１の温度を１００℃未満にしつつ成膜室内を減圧することにより、成膜室内の水分圧量を１×１０−３Ｐａ以下とする。その後に、成膜室内にて金属酸化物をターゲットに用いた物理蒸着法によって半導体層（酸化物半導体層）１２を形成する。なお、ターゲットには、例えばＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］が用いられ、物理蒸着法には、例えばスパッタリング法が用いられる。
In the first embodiment, the insulating
なお、公知のＡｒガスやＫｒガスを用いて上述のスパッタリングを行った場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が１３未満）の酸化半導体層が半導体層１２として成膜されてしまう。このため、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングを行うことが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行い、４０ｎｍの厚さの半導体層１２を成膜する。
When the above sputtering is performed using a known Ar gas or Kr gas, the atomic composition ratio of oxygen is usually smaller than the stoichiometric composition, and the oxygen ion deficient state (the composition ratio of O in the above example) Of less than 13) is formed as the
半導体層１２を成膜した後、当該半導体層１２上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、半導体層１２を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図６に示すように、ゲート電極２上方のゲート絶縁膜６上に、半導体層１２を形成した。
After the
このエッチングプロセスでは、公知のカルボン酸を含む薬液によるウェットエッチングを用いることができる。カルボン酸を含む薬液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態１においては、シュウ酸５ｗｔ％＋水からなるシュウ酸系薬液を用いてその液温を２５℃に設定して、半導体層１２をパターニングした。なお、半導体層１２の外郭は、図３にも示すように、平面視においてゲート電極２の外郭から外側にはみ出さず、外郭全体がゲート電極２の外郭の内側に収まるように、半導体層１２はパターニングされる。こうすることによって、バックライトユニットからＴＦＴアレイ基板１００４の裏面に照射された光を、選択的に透過して表示を行う透過型ＬＣＤにおいて、ゲート電極２のパターンが遮光マスクとなって半導体層１２に光が直接入射されることを抑制することができる。この結果、光照射によるＴＦＴ特性の劣化を抑制することができる。
In this etching process, wet etching using a chemical solution containing a known carboxylic acid can be used. As the chemical solution containing carboxylic acid, one containing oxalic acid in the range of 1 to 10 wt% is preferable. In the first embodiment, the
上記エッチングプロセスを行った後に、大気中で３５０℃のアニールを１時間行う。この工程を行うことで、次工程のエッチングプロセスにおいて、半導体層１２へのエッチングダメージを低減させることができる。
After performing the etching process, annealing at 350 ° C. is performed in the atmosphere for 1 hour. By performing this step, etching damage to the
次に、絶縁基板１上方に第２の導電膜（図示せず）を成膜し、それをパターニングすることによって、図７に示すように、ソース電極７、ドレイン電極８、ソース配線９、ソース端子１０及びチャネル部１３上の間隙を形成する。
Next, a second conductive film (not shown) is formed on the insulating
ここで、第２の導電膜としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造を第２の導電膜に用いてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０４Ｓ／ｃｍ以上）の低抵抗膜を得ることができる。 Here, as the second conductive film, for example, aluminum (Al), chromium (Cr), copper (Cu), molybdenum (Mo), an alloy obtained by adding a small amount of other elements to these, or the like can be used. A stacked structure in which two or more layers of these metals and alloys are formed may be used for the second conductive film. By using these metals and alloys, a low resistance film having a specific resistance value of 50 μΩcm or less (conductivity of 2 × 10 4 S / cm or more) can be obtained.
なお、本実施の形態１においては第２の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法によってＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第３回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図７に示すように、半導体層１２と電気的に接続されるソース電極７及びドレイン電極８と、ソース配線９と、ソース端子１０と、チャネル部１３上の間隙を形成する。
In the first embodiment, a Mo film is used as the second conductive film, and the Mo film is formed to a thickness of 200 nm by a known sputtering method using Ar gas. Thereafter, a resist material is applied onto the Mo film, a photoresist pattern is formed in the photolithography process (third time), and the Mo film is selectively etched and patterned using the photoresist pattern as an etching mask. Thereafter, by removing the photoresist pattern, as shown in FIG. 7, the
このエッチングプロセスでは、公知のリン酸、酢酸及び硝酸を含む溶液（ＰＡＮ薬液）によるウェットエッチングを用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水からなるＰＡＮ薬液を用いてその液温を２５℃に設定してＭｏ膜をエッチングした。 In this etching process, wet etching using a known solution (PAN chemical solution) containing phosphoric acid, acetic acid and nitric acid can be used. Here, the Mo film was etched using a PAN chemical solution composed of 70 wt% phosphoric acid + 7 wt% acetic acid + 5 wt% nitric acid + water at a liquid temperature of 25 ° C.
次に、図８に示すように、ソース電極７、ドレイン電極８、ソース配線９、ソース端子１０及びチャネル部１３を覆うように保護絶縁膜１４を成膜し、保護絶縁膜１４及びゲート絶縁膜６を貫通するコンタクトホールを形成する。
Next, as illustrated in FIG. 8, a protective insulating
保護絶縁膜１４は、例えば、基板を約２５０℃で加熱した条件下で、ＣＶＤ法を用いて厚さ３００ｎｍの酸化シリコン（ＳｉＯ）膜を形成することで得られる。
The protective
その後、酸化シリコン膜上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜を選択的にエッチングする。 Thereafter, a resist material is applied on the silicon oxide film, a photoresist pattern is formed in the photolithography process (fourth time), and the silicon oxide film is selectively etched using the photoresist pattern as an etching mask.
このエッチング工程では、公知のフッ素ガスを用いたドライエッチング法を用いることができる。これにより、保護絶縁膜１４を貫通する画素ドレインコンタクトホール１５及びソース端子部コンタクトホール１７が形成されるとともに、保護絶縁膜１４及びゲート絶縁膜６を貫通するゲート端子部コンタクトホール１６がほぼ同時に形成される。このとき、画素ドレインコンタクトホール１５はドレイン電極８の表面に達し、ゲート端子部コンタクトホール１６及びソース端子部コンタクトホール１７は、それぞれゲート端子４及びソース端子１０の表面に達するように設けられる。
In this etching step, a dry etching method using a known fluorine gas can be used. Thereby, the pixel
なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いことから、酸化シリコン膜の下層にバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造を保護絶縁膜１４に用いてもよい。このような積層構造の場合でも、公知のフッ素ガスを用いたドライエッチング法を用いてコンタクトホールを形成することができる。
Note that a silicon oxide film has a weak barrier property (blocking property) against impurity elements that affect TFT characteristics such as moisture (H 2 O), hydrogen (H 2 ), sodium (Na), and potassium (K). Therefore, a stacked structure in which a silicon nitride (SiN) film having excellent barrier properties or the like is provided under the silicon oxide film may be used for the protective insulating
次に、絶縁基板１の上方に第３の導電膜（図示せず）を成膜し、それをパターニングすることによって、図９に示すように、画素電極１１、ゲート端子パッド１８及びソース端子パッド１９を形成する。
Next, a third conductive film (not shown) is formed on the insulating
画素電極１１は、画素ドレインコンタクトホール１５を介してドレイン電極８と電気的に接続される構成となっている。さらに画素電極１１の一部は、ゲート絶縁膜６を介して平面視にて補助容量電極５の一部と重畳することによって、画素電極１１の補助容量２０９（図２）が形成される。また、ゲート端子パッド１８及びソース端子パッド１９は、ゲート端子部コンタクトホール１６及びソース端子部コンタクトホール１７を介して、それぞれゲート端子４及びソース端子１４の表面と接触して電気的に接続されるように形成される。
The
第３の導電膜としては、透光性導電膜を成膜する。透光性導電膜として、本実施の形態１では、公知の導電性酸化物であるＩｎ−Ｚｎ−Ｏ膜（酸化インジウムＩｎ２Ｏ３と酸化亜鉛ＺｎＯとの重量％における混合比は、例えば９０：１０）を用いる。ここでは、公知のスパッタリング法を用いて厚さ１００ｎｍのＩｎ−Ｚｎ−Ｏ膜を成膜した。ただし、第３の導電膜には、Ｉｎ−Ｚｎ−Ｏ膜であるＩＺＯ（Indium Zinc Oxide）膜に限ったものではなく、ＩＴＯ（Indium Tin Oxide）膜なども用いることができる。
As the third conductive film, a light-transmitting conductive film is formed. As the light-transmitting conductive film, in
その後、透光性導電膜上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、透光性導電膜を選択的にエッチングしてパターニングする。その後、フォトレジストパターンを除去することで、図９に示すように、画素電極１１、ゲート端子パッド１８及びソース端子パッド１９を形成する。
Thereafter, a resist material is applied onto the light-transmitting conductive film, a photoresist pattern is formed in the photolithography process (fifth time), and the light-transmitting conductive film is selectively etched using the photoresist pattern as an etching mask. And patterning. Thereafter, by removing the photoresist pattern, the
このエッチングプロセスでは、公知のシュウ酸薬液によるウェットエッチングを用いることができる。 In this etching process, wet etching using a known oxalic acid chemical solution can be used.
なお、第３の導電膜に透光性導電膜を用いる理由は、バックライトユニットからの光を選択的に透過して表示を行う透過型ＬＣＤにおいては、透光性の画素電極を形成する必要があるためである。一方、外光を選択的に反射して表示を行う反射型ＬＣＤにおいては、光を反射するアルミニウム（Ａｌ）や銀（Ａｇ）のような金属膜を画素電極として形成すればよい。また反射及び透過の両方を兼ね備えた半透過型ＬＣＤの場合は、光反射性及び透光性の両方の導電膜からなる画素電極を形成すればよい。 Note that the reason why a light-transmitting conductive film is used as the third conductive film is that a light-transmitting pixel electrode needs to be formed in a transmissive LCD that performs display by selectively transmitting light from a backlight unit. Because there is. On the other hand, in a reflective LCD that selectively reflects external light for display, a metal film such as aluminum (Al) or silver (Ag) that reflects light may be formed as a pixel electrode. In the case of a transflective LCD that has both reflection and transmission, a pixel electrode made of both light-reflective and light-transmitting conductive films may be formed.
以上の５回の写真製版工程を経て、図４（図９）に示す構成となり、実施の形態１に係るＴＦＴアレイ基板１００４が完成する。
Through the above five photoengraving steps, the structure shown in FIG. 4 (FIG. 9) is obtained, and the
そして、完成したＴＦＴアレイ基板１００４の表面に図示しない配向膜及びスペーサを形成する。配向膜は、液晶分子を配列させるための膜であり、ポリイミド等で構成される。また、カラーフィルタや配向膜を備えた対向基板１００６（図１）を準備し、ＴＦＴアレイ基板１００４と対向基板１００６とを貼り合わせる。そして、上記のスペーサによって両基板間に形成される間隙に、液晶を注入保持する。その後、両基板の外側に偏光板１００３，１００７を配設し、ＴＦＴアレイ基板１００４のさらに外側にバックライトユニットを配設し、対向基板１００６のさらに外側に位相差板を配設する。これによって、図１のＴＦＴ−ＬＣＤを得ることができる。
Then, an alignment film and a spacer (not shown) are formed on the surface of the completed
＜実施の形態１のまとめ＞
図１２は、成膜温度（基板温度）と、半導体層１２におけるキャリア濃度及び成膜室内の水分圧との関係についての試験結果を示す図である。図１２に示すように、成膜温度を上げていくと、半導体層１２におけるキャリア濃度が増加していくとともに、成膜室内の水分圧が増加する。特にこれらの増加は、成膜温度が８０℃と１００℃との間で顕著であり、成膜温度が８０℃のキャリア濃度と、成膜温度が１００℃のキャリア濃度とは大きく異なっている。また、成膜温度が１００℃において、半導体層１２のキャリア濃度は８．６×１０１３ｃｍ−３程度となっており、成膜室内の水分圧は１×１０−３Ｐａ程度となっている。
<Summary of
FIG. 12 is a diagram showing test results regarding the relationship between the film formation temperature (substrate temperature), the carrier concentration in the
図１３は、本実施の形態１、比較例１及び比較例２に係る画素ＴＦＴのドレイン電流−ゲート電圧特性についての試験結果を示す図である。ここで、本実施の形態１係る画素ＴＦＴでは、成膜温度（基板温度）を８０℃とし、成膜室内の水分圧を３．６×１０−４Ｐａとして半導体層１２を形成した。比較例１に係る画素ＴＦＴでは、成膜温度（基板温度）を１２０℃とし、成膜室内の水分圧を２．５×１０−３Ｐａとして半導体層を形成した。比較例２に係る画素ＴＦＴでは、成膜温度（基板温度）を２４０℃とし、成膜室内の水分圧を８．４×１０−３Ｐａとして半導体層を形成した。それ以外の条件等は、本実施の形態１、比較例１及び比較例２において同一にした。
FIG. 13 is a diagram showing test results for drain current-gate voltage characteristics of the pixel TFTs according to the first embodiment, comparative example 1, and comparative example 2. Here, in the pixel TFT according to the first embodiment, the
図１３の試験においては、ソース電極７とドレイン電極８との間に１Ｖの電圧をかけた状態でゲート電圧を−２０Ｖから＋２０Ｖまで変化させて、その間の各々のゲート電圧についてドレイン電流を測定した。比較例１に係る画素ＴＦＴでは、ゲート電圧の立ち上がり（ゲートの閾値電圧）が−６Ｖ付近となっており、比較例２に係る画素ＴＦＴでは、ゲート電圧の立ち上がり（ゲートの閾値電圧）が−２０Ｖ以下となっている。これに対して、本実施の形態１に係る画素ＴＦＴでは、電圧の立ち上がり（ゲートの閾値電圧）が０Ｖ付近（−１Ｖ以上０Ｖ以下）となっている。このため、本実施の形態１に係る画素ＴＦＴによれば、電気特性及び信頼性を高めることができる。
In the test of FIG. 13, the gate voltage was changed from −20 V to +20 V while a voltage of 1 V was applied between the
以上のような本実施の形態１によれば、ＴＦＴ２０１の電気特性及び信頼性（例えば動作速度及び閾値電圧など）を高めることができる。また、絶縁基板１を加熱して当該絶縁基板１の温度を１００℃未満にしつつ成膜室内を減圧することによって半導体層１２を形成することから、待ち時間が長くなることを抑制することができ、その結果として量産コストを抑制することができる。
According to the first embodiment as described above, the electrical characteristics and reliability (for example, operation speed and threshold voltage) of the
＜変形例＞
以上に説明した実施の形態１の図８の工程において、保護絶縁膜１４を成膜する前に、酸素（Ｏ２）または水蒸気（Ｈ２Ｏ）を含む雰囲気下で絶縁基板１に熱処理を行ってもよい。熱処理は２００℃以上４００℃以下が好ましい。あるいは、ＵＶ（紫外線）光を照射したり、Ｏ２ガスやＮ２Ｏガスを用いてプラズマ処理をしたりしてもよい。このようにすることによって、半導体層１２のチャネル部１３の表面の酸素欠乏状態や、原子配列の乱れなどを緩和することができるため、さらにＴＦＴ２０１の特性を向上させることができる。
<Modification>
In the step of FIG. 8 of the first embodiment described above, the insulating
なお、ＴＦＴアレイ基板１００４は、液晶表示装置以外の表示装置に利用してもよい。例えば、有機ＥＬ（electroluminescence）ディスプレイ等の電気光学表示装置に適用することができる。さらに、ＴＦＴ２０１を、表示装置以外の半導体部品等に用いられる薄膜トランジスタやアクティブマトリックス基板に適用することも可能である。
Note that the
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。 In the present invention, the embodiments can be appropriately modified and omitted within the scope of the invention.
１ 絶縁基板、２ ゲート電極、６ ゲート絶縁膜、７ ソース電極、８ ドレイン電極、１２ 半導体層、１４ 保護絶縁膜、２０１ ＴＦＴ、１００４ ＴＦＴアレイ基板、１００５ 液晶層、１００６ 対向基板。
DESCRIPTION OF
Claims (6)
（ｂ）前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート電極上に前記ゲート絶縁膜を介して酸化物半導体層を形成する工程と、
（ｄ）前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極を形成する工程と、
（ｅ）前記酸化物半導体層上、前記ソース電極上及び前記ドレイン電極上に保護絶縁膜を形成する工程と
を備え、
前記工程（ｃ）は、
（ｃ−１）反応室内に前記基板を配置してから前記基板を加熱して当該基板の温度を１００℃未満にしつつ前記反応室内を減圧することにより、前記反応室内の水分圧量を１×１０−３Ｐａ以下とする工程と、
（ｃ−２）前記工程（ｃ−１）の後に、前記反応室内にて金属酸化物をターゲットに用いた物理蒸着法によって前記酸化物半導体層を形成する工程と
を含む、薄膜トランジスタの製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film covering the gate electrode;
(C) forming an oxide semiconductor layer on the gate electrode through the gate insulating film;
(D) forming a source electrode and a drain electrode electrically connected to the oxide semiconductor layer;
(E) forming a protective insulating film on the oxide semiconductor layer, on the source electrode and on the drain electrode,
The step (c)
(C-1) Disposing the substrate in the reaction chamber and then heating the substrate to reduce the pressure in the reaction chamber while keeping the temperature of the substrate below 100 ° C. A step of 10 −3 Pa or less;
(C-2) A method of manufacturing a thin film transistor, including, after the step (c-1), a step of forming the oxide semiconductor layer by a physical vapor deposition method using a metal oxide as a target in the reaction chamber.
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート電極上に前記ゲート絶縁膜を介して配設された酸化物半導体層と、
前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、
前記酸化物半導体層上、前記ソース電極上及び前記ドレイン電極上に配設された保護絶縁膜と
を備え、
前記酸化物半導体層は、
反応室内に前記基板を配置してから前記基板を加熱して当該基板の温度を１００℃未満にしつつ前記反応室内を減圧することにより、前記反応室内の水分圧量を１×１０−３Ｐａ以下とした後に、前記反応室内にて金属酸化物をターゲットに用いた物理蒸着法によって形成された、薄膜トランジスタ。 A gate electrode disposed on the substrate;
A gate insulating film covering the gate electrode;
An oxide semiconductor layer disposed on the gate electrode via the gate insulating film;
A source electrode and a drain electrode electrically connected to the oxide semiconductor layer;
A protective insulating film disposed on the oxide semiconductor layer, on the source electrode and on the drain electrode;
The oxide semiconductor layer is
By disposing the substrate in the reaction chamber and then heating the substrate to reduce the pressure in the reaction chamber while keeping the temperature of the substrate below 100 ° C., the moisture pressure in the reaction chamber is reduced to 1 × 10 −3 Pa or less. Then, a thin film transistor formed by physical vapor deposition using a metal oxide as a target in the reaction chamber.
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート電極上に前記ゲート絶縁膜を介して配設された酸化物半導体層と、
前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、
前記酸化物半導体層上、前記ソース電極上及び前記ドレイン電極上に配設された保護絶縁膜と
を備え、
前記酸化物半導体層のキャリア濃度は８．６×１０１３ｃｍ−３であり、
ゲートの閾値電圧が−１Ｖ以上０Ｖ以下である、薄膜トランジスタ。 A gate electrode disposed on the substrate;
A gate insulating film covering the gate electrode;
An oxide semiconductor layer disposed on the gate electrode via the gate insulating film;
A source electrode and a drain electrode electrically connected to the oxide semiconductor layer;
A protective insulating film disposed on the oxide semiconductor layer, on the source electrode and on the drain electrode;
The carrier concentration of the oxide semiconductor layer is 8.6 × 10 13 cm −3 ,
A thin film transistor having a gate threshold voltage of −1 V or more and 0 V or less.
前記酸化物半導体層は、少なくともインジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物半導体からなる、薄膜トランジスタ。 A thin film transistor according to claim 2 or claim 3,
The oxide semiconductor layer is a thin film transistor made of an oxide semiconductor containing at least indium (In), gallium (Ga), and zinc (Zn).
前記薄膜トランジスタが形成される基板としての前記基板と
を備える、アレイ基板。 The thin film transistor according to any one of claims 2 to 4,
An array substrate comprising: the substrate as a substrate on which the thin film transistor is formed.
前記アレイ基板との間に液晶層を挟持する対向基板と
を備える、液晶表示装置。 An array substrate according to claim 5;
A liquid crystal display device comprising: a counter substrate that sandwiches a liquid crystal layer with the array substrate.
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