JP2016111058A - Manufacturing method for semiconductor light-emitting element, and semiconductor light-emitting element - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method for a semiconductor light-emitting element and the semiconductor light-emitting element, capable of forming, at a low cost, an accurate photonic structure on a light-emitting surface.SOLUTION: A manufacturing method for a semiconductor light-emitting element includes: a step of forming a photosensitive material layer on a fluorescent substrate surface or a functional material layer surface; a step of generating interference light in which longer directions of interference fringes cross at a predetermined angle by crossing, at a predetermined interference angle, beams of light obtained by dividing output light of a coherent light source into two or more, to perform an interference exposure on the photosensitive material layer by using the interference light; a step of removing an area irradiated with the interference light or a non-irradiated area of the photosensitive material layer after the interference exposure, to form a micro pattern on the photosensitive material layer; and a step of performing etching on the fluorescent substrate or the functional material layer by using the micro pattern on the photosensitive material layer, to obtain a photonic structure.SELECTED DRAWING: Figure 1

Description

本発明は、表面にフォトニック構造を備えてなる半導体発光素子の製造方法及び半導体発光素子に関する。   The present invention relates to a method for manufacturing a semiconductor light emitting device having a photonic structure on the surface and a semiconductor light emitting device.

従来、窒化物半導体により形成された半導体層を有するＬＥＤ等の半導体発光素子が知られている。
このような半導体発光素子の製造方法として、例えば特許文献１に記載の技術がある。この技術は、光取出し効率を増加させるために、光出射面を構成する半導体層の表面に凹凸部を形成したものである。 Conventionally, a semiconductor light emitting element such as an LED having a semiconductor layer formed of a nitride semiconductor is known.
As a method for manufacturing such a semiconductor light emitting element, for example, there is a technique described in Patent Document 1. In this technique, in order to increase the light extraction efficiency, an uneven portion is formed on the surface of the semiconductor layer constituting the light emitting surface.

特許第４２０７７８１号公報Japanese Patent No. 4207781

ＬＥＤの光出射面に凹凸構造を形成する方法としては、アルカリエッチングにより表面粗さを増大する方法が実用的な方法として知られている。しかしながら、この方法により得られる構造は完全な周期構造ではなく、ある程度のランダム性を持っている。
ところが、既存の放電灯等に置き換わる光源として高出力ＬＥＤが社会全般に求められており、更なる光取出し効率向上のため、光出射面におけるフォトニック構造を構成する凹凸構造を、ランダムなものではなく制御された形状を有するものとしたいとの要求が高まっている。しかしながら、アルカリエッチングを用いた方法では、形状の厳密な制御は不可能である。 As a method of forming a concavo-convex structure on the light emitting surface of an LED, a method of increasing the surface roughness by alkali etching is known as a practical method. However, the structure obtained by this method is not a complete periodic structure but has a certain degree of randomness.
However, high power LEDs are demanded by society as a light source to replace existing discharge lamps, etc., and the uneven structure constituting the photonic structure on the light exit surface is not a random one in order to further improve the light extraction efficiency. There is a growing demand to have a controlled shape. However, the method using alkali etching cannot strictly control the shape.

ＬＥＤの光出射面に、形状が制御されたフォトニック構造を形成するための表面微細加工方法としては、ＮＩＬ（ナノインプリントリソグラフィ）によるパターニングを行う方法が考えられる。
ＮＩＬは研究が盛んであり、マスターモールドを用意すれば容易に微細加工の量産化が実現できるという利点がある。しかしながら、実際には、ワークとマスターモールドとの都度接触が必要な方法であるため、適用には様々な課題がある。具体的には、マスターモールドの形状の劣化、フォトレジスト充填時の気泡混入によるパターン形成不良、パーティクルの混入による転写不良などである。また原理的に、反りの大きいワークには適用が困難である。これらの理由から、ＮＩＬは量産時の歩留まりが低く、高精度なパターニングには不向きである。 As a surface fine processing method for forming a photonic structure whose shape is controlled on the light emission surface of the LED, a method of patterning by NIL (nanoimprint lithography) is conceivable.
NIL is actively researched and has the advantage that mass production of microfabrication can be easily realized by preparing a master mold. However, in practice, since this method requires contact between the workpiece and the master mold, there are various problems in application. Specifically, there are deterioration of the shape of the master mold, pattern formation failure due to air bubble mixing during filling of the photoresist, transfer failure due to particle contamination, and the like. In principle, it is difficult to apply to workpieces with large warpage. For these reasons, NIL has a low yield during mass production and is not suitable for high-precision patterning.

さらに、ＮＩＬはコスト面でも課題がある。ＮＩＬではワークとマスターモールドとの都度接触により、マスターモールドの劣化が生じ、定期的な交換が必要となる。マスターモールドは、広い面積に微細な形状が精度よく形成されたものであり、比較的高価な加工法である電子ビーム加工やＫｒＦステッパによるリソパターニングが不可欠である。そのため、量産時にはランニングコストの増加が課題となる。また、設計変更のたびに新しいマスターモールドが必要となるため、開発用途や少量多品種の生産にも不向きである。
そこで、本発明は、低コストで、光出射面に高精度なフォトニック構造を形成することができる半導体発光素子の製造方法及び半導体発光素子を提供することを課題としている。 Furthermore, NIL has a problem in terms of cost. In NIL, every time the workpiece and the master mold come into contact with each other, the master mold deteriorates, and it is necessary to replace it periodically. The master mold has a fine shape formed on a large area with high accuracy, and litho patterning using a relatively expensive processing method such as electron beam processing or a KrF stepper is indispensable. Therefore, an increase in running cost becomes a problem during mass production. In addition, since a new master mold is required every time the design is changed, it is not suitable for development applications and production of a small variety of products.
Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor light emitting device and a semiconductor light emitting device capable of forming a highly accurate photonic structure on a light emitting surface at low cost.

上記課題を解決するために、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、コヒーレント光源の出力光を２以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて、前記感光性材料層の干渉露光を行うステップと、前記干渉露光後の感光性材料層における前記干渉光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして前記光出射面に前記フォトニック構造を得るステップと、を含む。   In order to solve the above problems, one embodiment of a method for manufacturing a semiconductor light-emitting element according to the present invention is a semiconductor in which a semiconductor layer including a light-emitting layer is provided over a substrate, and the semiconductor layer has a photonic structure on a light emission surface A method of manufacturing a light emitting device, comprising: forming a photosensitive material layer on a light emitting surface side surface of the semiconductor layer; and crossing light output from a coherent light source into two or more at a predetermined interference angle. Generating interference light in which the longitudinal direction of the interference fringes intersects at a predetermined angle, and using the interference light to perform interference exposure of the photosensitive material layer; and in the photosensitive material layer after the interference exposure Removing the irradiation area or non-irradiation area of the interference light to form a fine pattern on the photosensitive material layer; and etching the semiconductor layer using the fine pattern of the photosensitive material layer Comprising the steps of obtaining the photonic structure in the light emitting surface.

このように、干渉露光により微細パターンを形成する。干渉露光は微細フォトマスクを用いずに微細パターン露光が可能であり、ワークに対して接触する要素がない。そのため、従来のナノインプリント法等と比較して、量産時の歩留まりを高めることができる。また、ナノインプリント法のように高価なマスターモールドを必要としないため、低コストで高精度なパターニングが可能となる。したがって、発光層を含む半導体層の光出射面に二次元周期的な微細パターンが形成された半導体発光素子を容易且つ精度良く製造することができる。   Thus, a fine pattern is formed by interference exposure. In the interference exposure, fine pattern exposure can be performed without using a fine photomask, and there is no element in contact with the workpiece. Therefore, the yield at the time of mass production can be increased as compared with the conventional nanoimprint method or the like. Further, since an expensive master mold is not required unlike the nanoimprint method, high-accuracy patterning can be performed at low cost. Therefore, a semiconductor light emitting element in which a two-dimensional periodic fine pattern is formed on the light emitting surface of the semiconductor layer including the light emitting layer can be easily and accurately manufactured.

また、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップでは、前記感光性材料層に形成される微細パターンが正方配列となるよう干渉露光を行ってもよい。すなわち、干渉縞の長手方向が９０°交差するように干渉露光すれば、正方配列のモスアイ構造を得ることができる。
さらに、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップでは、前記感光性材料層に形成される微細パターンが三方配列となるよう干渉露光を行ってもよい。すなわち、干渉縞の長手方向が６０°交差するように干渉露光すれば、三方配列のモスアイ構造を得ることができる。この場合、正方配列のモスアイ構造と比較して細密構造とすることができる。 Further, in the method for manufacturing a semiconductor light emitting device, in the step of performing the interference exposure, the interference exposure may be performed so that a fine pattern formed on the photosensitive material layer has a square arrangement. That is, if interference exposure is performed so that the longitudinal direction of the interference fringes intersects by 90 °, a square array of moth-eye structures can be obtained.
Furthermore, in the method for manufacturing a semiconductor light emitting device described above, in the step of performing the interference exposure, the interference exposure may be performed so that a fine pattern formed on the photosensitive material layer has a three-way arrangement. That is, if interference exposure is performed so that the longitudinal direction of the interference fringes intersects by 60 °, a three-way moth-eye structure can be obtained. In this case, a fine structure can be obtained as compared with a square-shaped moth-eye structure.

また、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップは、前記感光性材料層に対して複数回の干渉露光を行うステップであって、第２回目以降の干渉露光における干渉縞の長手方向を、第１回目の干渉露光における干渉縞の長手方向と所定角度で交差させてもよい。このように、干渉露光を複数回実施することで、容易に所望の微細パターンを形成することができる。
さらにまた、上記の半導体発光素子の製造方法において、前記干渉露光を行うステップでは、前記第１回目の干渉露光を行った後に、前記基板を前記所定角度回転させ、前記第２回目以降の干渉露光を行ってもよい。このように、基板を回転させることで、容易に複数回露光を実現することができる。 In the method for manufacturing a semiconductor light emitting device, the step of performing the interference exposure is a step of performing the interference exposure for the photosensitive material layer a plurality of times, and the interference fringes in the second and subsequent interference exposures. May be crossed at a predetermined angle with the longitudinal direction of the interference fringes in the first interference exposure. Thus, a desired fine pattern can be easily formed by performing interference exposure a plurality of times.
Furthermore, in the method of manufacturing a semiconductor light emitting device, in the step of performing the interference exposure, after performing the first interference exposure, the substrate is rotated by the predetermined angle to perform the second and subsequent interference exposures. May be performed. Thus, exposure can be easily realized a plurality of times by rotating the substrate.

さらに、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、前記感光性材料層を露光するステップと、前記露光後の感光性材料層における前記露光光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして、当該半導体層の光出射面側の表面に前記フォトニック構造を得るステップと、を含む。
これにより、光出射面にフォトニック構造を有する半導体発光素子を適切に作製することができる。 Furthermore, one embodiment of a method for manufacturing a semiconductor light emitting device according to the present invention is a method for manufacturing a semiconductor light emitting device in which a semiconductor layer including a light emitting layer is provided on a substrate, and the light emitting surface of the semiconductor layer has a photonic structure. A step of forming a photosensitive material layer on the light emitting surface side surface of the semiconductor layer, a step of exposing the photosensitive material layer, and an irradiation area of the exposure light in the photosensitive material layer after the exposure. Alternatively, the non-irradiated area is removed to form a fine pattern on the photosensitive material layer, and the semiconductor layer is etched using the fine pattern of the photosensitive material layer, and the light emitting surface of the semiconductor layer Obtaining the photonic structure on a side surface.
Thereby, a semiconductor light emitting element having a photonic structure on the light emitting surface can be appropriately manufactured.

また、上記の半導体発光素子の製造方法において、前記エッチングを行う前に、前記感光性材料層に形成された微細パターンに対して熱処理を行い、当該微細パターンを整形するステップをさらに含んでもよい。
このように、熱処理工程により微細パターンを整形するので、形成後の微細パターンの精度をより向上させることができる。また、この熱処理工程により、微細パターンの幅を広げ、互いに隣接する凸部の間隔を狭くすることもできる。すなわち、より密に配列されたモスアイ形状のフォトニック構造を形成することができる。 The method for manufacturing a semiconductor light emitting device may further include a step of performing heat treatment on the fine pattern formed on the photosensitive material layer to shape the fine pattern before performing the etching.
Thus, since the fine pattern is shaped by the heat treatment step, the precision of the fine pattern after formation can be further improved. In addition, this heat treatment step can increase the width of the fine pattern and reduce the interval between the adjacent convex portions. That is, a moth-eye-shaped photonic structure arranged more densely can be formed.

さらに、上記の半導体発光素子の製造方法において、前記感光性材料層は、ガラス転移点を有する材料から構成されており、前記微細パターンを整形するステップでは、前記熱処理として、ガラス転移温度を上回る温度で前記感光性材料層に形成された微細パターンを加熱する処理を行ってもよい。
このように、ガラス転移温度を上回る温度で加熱する処理を施すことで、異方性を有する形状（例えば、楕円形状）の微細パターンを、表面張力により正円形状に自然に整形することができる。また、これにより、感光性材料層に形成された微細パターンをマスクとして用い、基板若しくは基板上に設けられた機能材料層をエッチングして除去した際に、真円形状の底面を持つ精度の良いモスアイ構造を形成することができる。 Further, in the above method for manufacturing a semiconductor light emitting device, the photosensitive material layer is made of a material having a glass transition point, and in the step of shaping the fine pattern, the heat treatment is performed at a temperature higher than the glass transition temperature. In this case, the fine pattern formed on the photosensitive material layer may be heated.
As described above, by performing the heating at a temperature higher than the glass transition temperature, a fine pattern having an anisotropic shape (for example, an elliptical shape) can be naturally shaped into a perfect circular shape by surface tension. . In addition, this makes it possible to use a fine pattern formed on the photosensitive material layer as a mask and to have a perfect circular bottom when the substrate or the functional material layer provided on the substrate is removed by etching. A moth-eye structure can be formed.

また、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、コヒーレント光源の出力光を２以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて前記半導体層の光出射面を干渉露光し、前記半導体層の光出射面の一部を除去して前記フォトニック構造を得るステップを含む。
このように、干渉露光により微細パターンを形成するので、従来のナノインプリント法等と比較して、量産時の歩留まりを高めることができると共に、低コストで高精度なパターニングが可能となる。したがって、発光層を含む半導体層の光出射面に微細パターンが形成された半導体発光素子を容易且つ精度良く製造することができる。 Another embodiment of the method for manufacturing a semiconductor light-emitting element according to the present invention is a method for manufacturing a semiconductor light-emitting element in which a semiconductor layer including a light-emitting layer is provided on a substrate, and the light emission surface of the semiconductor layer has a photonic structure. Then, by crossing the output light of the coherent light source into two or more at a predetermined interference angle, generating interference light in which the longitudinal direction of the interference fringes crosses at a predetermined angle, and using the interference light, the interference light A step of performing interference exposure on a light emitting surface of the semiconductor layer and removing a part of the light emitting surface of the semiconductor layer to obtain the photonic structure.
As described above, since a fine pattern is formed by interference exposure, the yield during mass production can be increased and patterning with high accuracy can be achieved at low cost as compared with the conventional nanoimprint method or the like. Therefore, a semiconductor light emitting device in which a fine pattern is formed on the light emitting surface of the semiconductor layer including the light emitting layer can be easily and accurately manufactured.

また、本発明に係る半導体発光素子の製造方法の一態様は、基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、前記半導体層の表面に微細パターン構成層を形成するステップと、前記微細パターン構成層に微細パターンを形成するステップと、前記微細パターンに対して熱処理を行い、当該微細パターンを整形するステップと、前記微細パターンを用いて、前記半導体層をエッチングして前記光出射面に前記フォトニック構造を得るステップと、を含む。   Another embodiment of the method for manufacturing a semiconductor light-emitting element according to the present invention is a method for manufacturing a semiconductor light-emitting element in which a semiconductor layer including a light-emitting layer is provided on a substrate, and the light emission surface of the semiconductor layer has a photonic structure. A step of forming a fine pattern constituent layer on a surface of the semiconductor layer; a step of forming a fine pattern in the fine pattern constituent layer; and a step of performing a heat treatment on the fine pattern to shape the fine pattern And etching the semiconductor layer with the fine pattern to obtain the photonic structure on the light exit surface.

このように、露光、現像して得られる微細パターンを熱処理して整形するので、当該微細パターンの精度を向上させることができる。したがって、かかる感光性材料層の微細パターンをマスクとして用い、発光層を含む半導体層の光出射面を微細パターンに従ってエッチングすることで、上記光出射面の表面に、凸状の構造体が二次元周期的に密に配列されたモスアイ形状のフォトニック構造が形成された半導体発光素子を精度良く製造することができる。
さらに、本発明に係る半導体発光素子の一態様は、上記のいずれかの製造方法により製造する。これにより、高精度な微細パターンを有する半導体発光素子とすることができる。 Thus, since the fine pattern obtained by exposure and development is shaped by heat treatment, the precision of the fine pattern can be improved. Accordingly, by using the fine pattern of the photosensitive material layer as a mask and etching the light emitting surface of the semiconductor layer including the light emitting layer according to the fine pattern, a convex structure is two-dimensionally formed on the surface of the light emitting surface. A semiconductor light emitting device in which a moth-eye-shaped photonic structure periodically arranged densely is formed can be manufactured with high accuracy.
Furthermore, one mode of the semiconductor light emitting device according to the present invention is manufactured by any one of the above manufacturing methods. Thereby, it can be set as the semiconductor light-emitting device which has a highly accurate fine pattern.

本発明によれば、露光工程において干渉露光を行うので、感光性材料層からなる微細パターンを低コストで高精度に形成することが可能となる。したがって、発光層を含む半導体層の光出射面に高精度なフォトニック構造が形成された半導体発光素子を、低コストで製造することができる。   According to the present invention, since interference exposure is performed in the exposure step, it is possible to form a fine pattern made of a photosensitive material layer with high accuracy at low cost. Therefore, a semiconductor light emitting device in which a highly accurate photonic structure is formed on the light emitting surface of the semiconductor layer including the light emitting layer can be manufactured at low cost.

第１の実施形態の露光装置を示す概略構成図である。It is a schematic block diagram which shows the exposure apparatus of 1st Embodiment. 露光光の照射状態を示す図である。It is a figure which shows the irradiation state of exposure light. １回目の露光方法の一例を示す図である。It is a figure which shows an example of the exposure method of the 1st time. ２回目の露光方法の一例を示す図である。It is a figure which shows an example of the exposure method of the 2nd time. ９０°配向時の露光強度分布を示す図である。It is a figure which shows exposure intensity distribution at the time of 90 degree orientation. ９０°配向時のレジストパターン形状を示す図である。It is a figure which shows the resist pattern shape at the time of 90 degree orientation. ６０°配向時の露光強度分布を示す図である。It is a figure which shows exposure intensity distribution at the time of 60 degree orientation. ６０°配向時のレジストパターン形状を示す図である。It is a figure which shows the resist pattern shape at the time of 60 degree orientation. 熱処理によるレジストパターンの整形例を示す図である。It is a figure which shows the example of shaping of the resist pattern by heat processing. 熱処理によるレジストパターンの整形例を示す図である。It is a figure which shows the example of shaping of the resist pattern by heat processing. 熱処理前のレジストパターンの一例を示す断面図である。It is sectional drawing which shows an example of the resist pattern before heat processing. 熱処理前のレジストパターンの一例を示す断面図である。It is sectional drawing which shows an example of the resist pattern before heat processing. 熱処理によるレジストパターンの整形例を示す断面図である。It is sectional drawing which shows the example of shaping of the resist pattern by heat processing. 熱処理によるレジストパターンの整形例を示す平面図である。It is a top view which shows the example of shaping of the resist pattern by heat processing. 熱処理によるレジストパターンの整形例を示す平面図である。It is a top view which shows the example of shaping of the resist pattern by heat processing. 熱処理によるレジストパターンの整形例を示す平面図である。It is a top view which shows the example of shaping of the resist pattern by heat processing. ＬＥＤの構成例を示す図である。It is a figure which shows the structural example of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. ＬＥＤの製造方法を説明する図である。It is a figure explaining the manufacturing method of LED. 二光束干渉露光方法を用いた表面加工プロセスを示す図である。It is a figure which shows the surface processing process using the two-beam interference exposure method. 第２の実施形態の露光装置を示す概略構成図である。It is a schematic block diagram which shows the exposure apparatus of 2nd Embodiment. 角度可変ミラーの機構の一例を示す図である。It is a figure which shows an example of the mechanism of a variable angle mirror. 多光束干渉露光方法の概略図である。It is the schematic of the multi-beam interference exposure method.

以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本実施形態の露光装置を示す概略構成図である。
図中、符号１は露光装置である。露光装置１は、光源２と、ビームエキスパンダ３と、打ち下ろしミラー４と、シャッター５と、ビーム分岐素子６と、折り返しミラー７ａ，７ｂと、集光レンズ８ａ，８ｂと、ピンホール９ａ，９ｂと、コリメートレンズ１０ａ，１０ｂとを備える。また、露光装置１は、ステージ１１と、吸着盤１２と、コントローラ２０と、ステージ駆動回路２１とを備える。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a schematic block diagram that shows the exposure apparatus of the present embodiment.
In the figure, reference numeral 1 denotes an exposure apparatus. The exposure apparatus 1 includes a light source 2, a beam expander 3, a down mirror 4, a shutter 5, a beam branching element 6, folding mirrors 7a and 7b, condenser lenses 8a and 8b, a pinhole 9a, 9b and collimating lenses 10a and 10b. The exposure apparatus 1 also includes a stage 11, a suction disk 12, a controller 20, and a stage drive circuit 21.

光源２は、コヒーレント光を出射するコヒーレント光源であり、例えば、波長λが２６６ｎｍのレーザー光を出射する半導体励起固体レーザーである。光源２が出射したレーザー光Ｂ０は、ビームエキスパンダ３によってビーム径が拡大され、打ち下ろしミラー４によってその光路が偏向される。
シャッター５は、レーザー光出射のＯＮ／ＯＦＦを切り替えるためのものであり、ミラー４とビーム分岐素子６との間に配置する。このシャッター５の開閉は、コントローラ２０が制御する。 The light source 2 is a coherent light source that emits coherent light, and is, for example, a semiconductor-excited solid laser that emits laser light having a wavelength λ of 266 nm. The laser beam B0 emitted from the light source 2 is expanded in beam diameter by the beam expander 3 and its optical path is deflected by the down mirror 4.
The shutter 5 is for switching ON / OFF of laser light emission, and is disposed between the mirror 4 and the beam branching element 6. The controller 20 controls the opening and closing of the shutter 5.

ビーム分岐素子６は、１本のレーザー光を分岐して２本のレーザー光を生成するものである。このビーム分岐素子６は、例えば、石英等の表面に施した微細な凹凸形状による形状効果を用いてその機能を実現する凹凸型回折素子である。
ビーム分岐素子６により生成された２本のレーザー光Ｂ１，Ｂ２は、それぞれ折り返しミラー７ａ，７ｂによって光路偏向され、集光レンズ８ａ，８ｂに入射する。
集光レンズ８ａによる集光後のレーザー光はピンホール９ａに入射され、そのビーム径が拡大された後、コリメートレンズ１０ａでコリメートされる。このようにして、コリメートされたレーザー光Ｂ３を得る。同様に、集光レンズ８ｂによる集光後のレーザー光はピンホール９ｂに入射され、そのビーム径が拡大された後、コリメートレンズ１０ｂでコリメートされる。このようにして、コリメートされたレーザー光Ｂ４を得る。 The beam splitter 6 splits one laser beam to generate two laser beams. The beam branching element 6 is a concavo-convex diffractive element that realizes its function using a shape effect due to a fine concavo-convex shape formed on the surface of quartz or the like, for example.
The two laser beams B1 and B2 generated by the beam branching element 6 are optically deflected by the folding mirrors 7a and 7b, respectively, and enter the condenser lenses 8a and 8b.
The laser beam condensed by the condensing lens 8a is incident on the pinhole 9a, the beam diameter is enlarged, and then collimated by the collimating lens 10a. In this way, a collimated laser beam B3 is obtained. Similarly, the laser light after being condensed by the condensing lens 8b is incident on the pinhole 9b, the beam diameter is enlarged, and then collimated by the collimating lens 10b. In this way, a collimated laser beam B4 is obtained.

ここで、ピンホール９ａ，９ｂは、空間フィルタとして機能し、集光レンズ８ａ，８ｂまでの光路で生じたビーム波面の乱れを取り除くために用いる。また、コリメートレンズ１０ａ，１０ｂは、レーザー光の波面を理想的な平面波とするために用いる。
２本のレーザー光Ｂ３，Ｂ４は、図２に示すように、所定の干渉角度２θで交差させる。これにより、ワーク（基板）Ｗの上部で二つのレーザー光Ｂ３，Ｂ４の干渉による干渉縞を生成し、これをワークＷに露光光として照射する。すなわち、１回の露光でワークＷ上にストライプ状のラインアンドスペースのパターンを転写する。 Here, the pinholes 9a and 9b function as a spatial filter and are used to remove the disturbance of the beam wavefront generated in the optical path to the condenser lenses 8a and 8b. The collimating lenses 10a and 10b are used to make the wavefront of the laser light an ideal plane wave.
As shown in FIG. 2, the two laser beams B3 and B4 are crossed at a predetermined interference angle 2θ. As a result, interference fringes due to interference between the two laser beams B3 and B4 are generated above the workpiece (substrate) W, and this is irradiated onto the workpiece W as exposure light. That is, a striped line-and-space pattern is transferred onto the workpiece W by one exposure.

このように、ビームエキスパンダ３、打ち下ろしミラー４、シャッター５、ビーム分岐素子６、折り返しミラー７ａ，７ｂ、集光レンズ８ａ，８ｂ、ピンホール９ａ，９ｂ及びコリメートレンズ１０ａ，１０ｂから構成される光学系素子によって、光源２の出力光を２分岐した光を干渉角度２θで交差させ、干渉光を発生する。この光学系素子のうち、ビーム分岐素子６からワークＷまでの間の素子一式は対になるように設けられており、ビーム分岐素子６で分岐した２本のレーザー光をそれぞれワークＷまで誘導、整形し、ワークＷ上で干渉させるようになっている。
なお、レーザー光Ｂ３，Ｂ４のビーム径（１／ｅ²）は、ビームエキスパンダ３や集光レンズ８ａ，８ｂ、コリメートレンズ１０ａ，１０ｂでの倍率によって任意に決めることができる。当該ビーム径の大きさは、用途に合わせて適宜設定する。 In this way, the beam expander 3, the down mirror 4, the shutter 5, the beam branching element 6, the folding mirrors 7a and 7b, the condenser lenses 8a and 8b, the pinholes 9a and 9b, and the collimating lenses 10a and 10b are configured. Interference light is generated by intersecting light, which is obtained by branching the output light of the light source 2, into two at an interference angle 2θ by the optical system element. Among these optical system elements, a set of elements between the beam branching element 6 and the workpiece W are provided as a pair, and the two laser beams branched by the beam branching element 6 are guided to the workpiece W, It is shaped and made to interfere on the workpiece W.
The beam diameters (1 / e ² ) of the laser beams B3 and B4 can be arbitrarily determined according to the magnification of the beam expander 3, the condensing lenses 8a and 8b, and the collimating lenses 10a and 10b. The size of the beam diameter is appropriately set according to the application.

図１に戻って、ワークＷは、ステージ１１に設けられた吸着盤１２上に固定されている。ここで、ワークＷとしては、例えば、表面に感光性材料層（例えば、フォトレジスト等）が形成された基板を用いることができる。また、ワークＷとして、表面に機能材料層が設けられた基板上に感光性材料層を形成した基板を用いることもできる。ここで、上記基板としては、表面に発光層を含む半導体層が設けられた基板を用いることができる。
このようなワークＷを干渉光で露光し現像することにより、感光性材料層（フォトレジスト等）に、複数の凸部が配列されてなる微細パターンを形成することができる。このとき、基板に塗布されたレジストが、光照射部分が現像液に溶解するポジ型である場合、上記の露光方法を用いて露光し現像することにより、光照射されていない箇所が残存したレジストパターンを得ることができる。一方、レジストが、光照射部分が架橋して現像液に溶解しなくなるネガ型である場合には、上記の露光方法を用いて露光し現像することにより、光照射された箇所が現像後に残存したレジストパターンを得ることができる。 Returning to FIG. 1, the workpiece W is fixed on a suction disk 12 provided on the stage 11. Here, as the workpiece W, for example, a substrate on which a photosensitive material layer (for example, a photoresist) is formed can be used. As the workpiece W, a substrate in which a photosensitive material layer is formed on a substrate having a functional material layer on the surface can be used. Here, as the substrate, a substrate provided with a semiconductor layer including a light-emitting layer on the surface can be used.
By exposing and developing such a workpiece W with interference light, it is possible to form a fine pattern in which a plurality of convex portions are arranged on the photosensitive material layer (photoresist or the like). At this time, when the resist applied to the substrate is a positive type in which the light irradiated portion is dissolved in the developer, the resist where the light is not irradiated remains by exposing and developing using the above exposure method. A pattern can be obtained. On the other hand, when the resist is a negative type in which the light-irradiated part is crosslinked and does not dissolve in the developer, the light-irradiated portion remains after development by exposing and developing using the above exposure method. A resist pattern can be obtained.

ステージ１１は、ワークＷ面に対してＸＹ方向に移動する自由度を有しており、コントローラ２０は、ステージ駆動回路２１を駆動制御することで、ステージ１１をＸＹ方向に移動することが可能となっている。すなわち、ワークＷは、ステージ１１をＸＹ方向に移動することでＸＹ方向に移動する。ここで、Ｘ方向とは図１の左右方向であり、Ｙ方向とは図１の紙面垂直方向である。   The stage 11 has a degree of freedom to move in the XY direction with respect to the workpiece W surface, and the controller 20 can move the stage 11 in the XY direction by controlling the drive of the stage drive circuit 21. It has become. That is, the workpiece W moves in the XY direction by moving the stage 11 in the XY direction. Here, the X direction is the left-right direction in FIG. 1, and the Y direction is the direction perpendicular to the plane of FIG.

本実施形態では、ワークＷに対して複数回露光を行う。その際、１回目の露光では、例えば図３に示すように、Ｙ方向に伸びるストライプ状の干渉パターンをワークＷに照射する。そして、２回目以降の露光では、１回目の干渉パターン（第一の干渉パターン）に対してストライプ状の干渉パターンを所定角度回転させ、これを第二の干渉パターンとしてワークＷに照射する。
すなわち、２回目の回転角度（配向角度）を例えば９０°とした場合、図４に示すように、第二の干渉パターンとして、Ｘ方向に伸びるストライプ状の干渉パターンをワークＷに照射することになる。これにより、ワークＷには、第一の干渉パターンと第二の干渉パターンとを重畳したパターンが照射される。 In the present embodiment, the workpiece W is exposed multiple times. At that time, in the first exposure, for example, as shown in FIG. 3, the workpiece W is irradiated with a stripe-shaped interference pattern extending in the Y direction. In the second and subsequent exposures, the stripe interference pattern is rotated by a predetermined angle with respect to the first interference pattern (first interference pattern), and this is irradiated onto the workpiece W as the second interference pattern.
That is, when the second rotation angle (orientation angle) is set to 90 °, for example, as shown in FIG. 4, a stripe-shaped interference pattern extending in the X direction is applied to the workpiece W as the second interference pattern. Become. Thereby, the workpiece W is irradiated with a pattern in which the first interference pattern and the second interference pattern are superimposed.

ここで、上記配向角度δは９０°に限定されず、０°＜δ≦９０°の範囲内で任意に設定可能である。当該配向角度を変化させることで、ワークＷに照射するパターンの形状を変化させることができる。
なお、２回目以降の露光を行う際には、干渉パターンを回転させてもよいし、ワークＷを保持するステージ１１を回転させてもよい。ステージ１１を回転させる方法の方が、容易に複数回干渉露光を実現することができ好ましい。 Here, the orientation angle δ is not limited to 90 °, and can be arbitrarily set within a range of 0 ° <δ ≦ 90 °. By changing the orientation angle, the shape of the pattern irradiated onto the workpiece W can be changed.
When performing the second and subsequent exposures, the interference pattern may be rotated, or the stage 11 that holds the workpiece W may be rotated. The method of rotating the stage 11 is preferable because interference exposure can be easily realized a plurality of times.

図５は、配向角度を９０°とした場合の露光強度分布を机上計算した結果を示す図である。図５において、上段は３次元強度分布、下段は２次元強度分布を模式的に示しており、１回目の露光、２回目の露光、１回目と２回目の合計の露光強度分布についてそれぞれ示している。このように、１回目の露光と２回目の露光とで干渉縞の長手方向が９０°交差する場合、合計２回の露光により照射パターンは格子状となり、非照射部分Ｐ１の形状（ドットパターン）はＸＹ平面図において略正円となる。
したがって、レジストがポジ型である場合、現像後は円柱が残存したレジストパターンを得ることができる。この場合、図６に示すように、円柱状の微細パターン（ドット）Ｐ１は正方配列で配列される。 FIG. 5 is a diagram showing the result of desktop calculation of the exposure intensity distribution when the orientation angle is 90 °. In FIG. 5, the upper part schematically shows the three-dimensional intensity distribution, and the lower part schematically shows the two-dimensional intensity distribution, and shows the total exposure intensity distribution for the first exposure, the second exposure, the first time and the second time, respectively. Yes. In this way, when the longitudinal direction of the interference fringes intersects by 90 ° between the first exposure and the second exposure, the irradiation pattern becomes a lattice shape by a total of two exposures, and the shape (dot pattern) of the non-irradiated portion P1 Is substantially a perfect circle in the XY plan view.
Therefore, when the resist is positive, a resist pattern in which the cylinder remains after development can be obtained. In this case, as shown in FIG. 6, the cylindrical fine patterns (dots) P1 are arranged in a square arrangement.

図７は、配向角度を６０°とした場合の露光強度分布を机上計算した結果を示す図である。この図６も図５と同様に、上段は３次元強度分布、下段は２次元強度分布を模式的に示している。このように、１回目の露光と２回目の露光とで干渉縞の長手方向が６０°交差する場合、非照射部分Ｐ１の形状（ドットパターン）はＸＹ平面図において略楕円となる。
したがって、レジストがポジ型である場合、現像後は楕円柱が残存したレジストパターンを得ることができる。この場合、図８に示すように、楕円柱状の微細パターン（ドット）Ｐ１は三方配列で配列される。
このように、配向角度が６０°の場合は、配向角度が９０°の場合と比較してドットのピッチが狭くなる。すなわち、配向角度を変更することで、任意の面内密度を有するレジストパターンを作製することができる。 FIG. 7 is a diagram showing the result of desktop calculation of the exposure intensity distribution when the orientation angle is 60 °. Similarly to FIG. 5, FIG. 6 schematically shows the three-dimensional intensity distribution in the upper part and the two-dimensional intensity distribution in the lower part. As described above, when the longitudinal direction of the interference fringes intersects by 60 ° between the first exposure and the second exposure, the shape (dot pattern) of the non-irradiated portion P1 is substantially elliptical in the XY plan view.
Therefore, when the resist is a positive type, a resist pattern in which elliptical columns remain after development can be obtained. In this case, as shown in FIG. 8, the elliptical columnar fine patterns (dots) P1 are arranged in a three-way array.
Thus, when the orientation angle is 60 °, the dot pitch is narrower than when the orientation angle is 90 °. That is, a resist pattern having an arbitrary in-plane density can be produced by changing the orientation angle.

また、本実施形態では、得られたレジストパターンに対して熱処理を加え、パターン形状を整形する処理を実施してもよい。
本発明者らは、上記の露光及び現像により得られたレジストパターンに熱処理を加えることで、パターン形状を真円状に整形することができることを見出した。そこで、本実施形態では、レジストパターンを、レジストのガラス転移温度を上回る温度で加熱し、レジストパターンを真円状に整形する。
図９は、図８に示すレジストパターンに対して、ガラス転移温度以下で熱処理を実施した結果を示す図である。ここでは、ガラス転移温度がおよそ１４０℃〜１５０℃のレジストに対し、加熱温度を１５０℃、加熱時間を１０分として熱処理を施した。図９に示すように、ガラス転移温度以下での熱処理では、熱処理後のパターンＰ２は熱処理前のパターンＰ１から変化せず、整形は行われなかった。 In the present embodiment, the obtained resist pattern may be subjected to heat treatment to shape the pattern shape.
The present inventors have found that the pattern shape can be shaped into a perfect circle by applying heat treatment to the resist pattern obtained by the above exposure and development. Therefore, in this embodiment, the resist pattern is heated at a temperature higher than the glass transition temperature of the resist, and the resist pattern is shaped into a perfect circle.
FIG. 9 is a diagram showing a result of heat treatment performed on the resist pattern shown in FIG. 8 at a glass transition temperature or lower. Here, heat treatment was performed on a resist having a glass transition temperature of approximately 140 ° C. to 150 ° C. with a heating temperature of 150 ° C. and a heating time of 10 minutes. As shown in FIG. 9, in the heat treatment below the glass transition temperature, the pattern P2 after the heat treatment did not change from the pattern P1 before the heat treatment, and the shaping was not performed.

これに対して、図８に示すレジストパターンに対して、ガラス転移温度を超える温度で熱処理を実施すると、レジストパターンが整形されることが確認できた。この結果を図１０に示す。
ここでは、ガラス転移温度がおよそ１４０℃〜１５０℃のレジストに対し、加熱温度を２００℃、加熱時間を１０分として熱処理を施した。このように、ガラス転移温度を超える温度での熱処理では、レジストパターンが整形され、熱処理後のパターンＰ２は正円形状となった。すなわち、熱処理により楕円形状のレジストパターンを正円形状に整形することができ、三方配列で正円形状のドットパターンが得られる。 On the other hand, when the heat treatment was performed on the resist pattern shown in FIG. 8 at a temperature exceeding the glass transition temperature, it was confirmed that the resist pattern was shaped. The result is shown in FIG.
Here, heat treatment was performed on a resist having a glass transition temperature of approximately 140 ° C. to 150 ° C. with a heating temperature of 200 ° C. and a heating time of 10 minutes. Thus, in the heat treatment at a temperature exceeding the glass transition temperature, the resist pattern was shaped, and the pattern P2 after the heat treatment had a perfect circular shape. That is, the elliptical resist pattern can be shaped into a perfect circle by heat treatment, and a perfect circle shaped dot pattern can be obtained in a three-way array.

上述したように、配向角度を任意の角度に設定することで、任意の面内密度を有するレジストパターンを作製することができる。したがって、任意の配向角度での露光と、現像後の熱処理とを実施することで、任意の面内密度で正円形状を有するレジストパターンを作製することができる。
そして、このようにして得られた熱処理後のレジストをマスクとして用い、レジストに直下に位置する半導体層をエッチングして除去することで、半導体層の表面に凸状の構造体が二次元周期的に配置されたモスアイ構造を有する基板上構造体を作製することができる。上述したように、熱処理後のレジストパターンは正円に整形されているため、真円形状の底面を有する高精度なモスアイ構造を作製することが可能となる。 As described above, a resist pattern having an arbitrary in-plane density can be produced by setting the orientation angle to an arbitrary angle. Therefore, a resist pattern having a circular shape with an arbitrary in-plane density can be produced by performing exposure at an arbitrary orientation angle and heat treatment after development.
Then, using the heat-treated resist thus obtained as a mask, the semiconductor layer located immediately below the resist is etched and removed, so that a convex structure is two-dimensionally periodic on the surface of the semiconductor layer. A structure on a substrate having a moth-eye structure arranged on the substrate can be manufactured. As described above, since the resist pattern after the heat treatment is shaped into a perfect circle, it is possible to manufacture a highly accurate moth-eye structure having a perfect circle bottom.

さらに、上記熱処理においては、加熱温度や加熱時間などの加熱条件を調整し、レジストパターンのドットの大きさを調整するようにしてもよい。
図１１は、熱処理前のレジストパターンの一例を示す断面図である。例えば、配向角度が６０°である場合、図１２に示すように、レジストパターンはＸＹ平面において三方配列で楕円形状を有する。このように、配向角度が６０°である場合、熱処理前のドット（微細構造体）Ｐ１の形状は楕円柱状であり、その断面形状は図１１に示すように略四角形である。 Furthermore, in the above heat treatment, the heating conditions such as the heating temperature and the heating time may be adjusted to adjust the dot size of the resist pattern.
FIG. 11 is a cross-sectional view showing an example of a resist pattern before heat treatment. For example, when the orientation angle is 60 °, as shown in FIG. 12, the resist pattern has an elliptical shape in a three-way array on the XY plane. Thus, when the orientation angle is 60 °, the shape of the dot (fine structure) P1 before the heat treatment is an elliptic cylinder, and the cross-sectional shape thereof is a substantially square shape as shown in FIG.

この状態から上記の熱処理を施すと、微細構造体Ｐ１は、図１３に示すように、頂点から基板に近づくにつれて半径方向の幅が広がった半球形状の微細構造体Ｐ２に整形される。ここで、熱処理の加熱条件は、加熱温度を１８５℃、加熱時間を１０分とした。このときのＸＹ平面における微細構造体Ｐ２の形状は、図１４に示すように正円となるため、隣接する微細構造体の間隔が狭くなり、図１３の楕円に比べ密接した配置とすることができる。   When the above heat treatment is performed from this state, the fine structure P1 is shaped into a hemispherical fine structure P2 whose width in the radial direction increases as it approaches the substrate from the apex, as shown in FIG. Here, the heating conditions for the heat treatment were a heating temperature of 185 ° C. and a heating time of 10 minutes. The shape of the fine structure P2 on the XY plane at this time is a perfect circle as shown in FIG. 14, and therefore, the interval between the adjacent fine structures is narrowed and the arrangement is closer than the ellipse in FIG. it can.

また、熱処理の加熱条件を調整し、加熱温度を２１５℃、加熱時間を１０分とした場合の熱処理後のレジストパターンの断面図を図１５に示す。図１５に示す熱処理後の微細構造体Ｐ２は、図１３に示す熱処理後の微細構造体Ｐ２と比較して高さの低い潰れた半球形状となっている。また、ＸＹ平面における微細構造体Ｐ２の形状は、図１６に示すように、図１４に示す微細構造体Ｐ２と比較して半径の大きい正円となっている。
このように、加熱温度を高くすると、加熱時間が同じであっても、ドット径は大きくなり、隣接する微細構造体との間隔が狭くなる。すなわち、レジストパターンにおいて隣接する微細構造体との間隔を狭くし、より密接した配置とすることができる。
このように、加熱条件を調整することで、熱処理後のドット径を調整し、微細構造体の面内密度を調整することができる。
なお、ここでは加熱温度を変化させる場合について説明したが、加熱時間を変化させることでも、同様に熱処理後のドット径を調整することができる。また、所望のドット径（面内密度）を得るための加熱条件は、レジストの材料やレジストの下にある基板の材料等に応じて適宜設定することができる。 FIG. 15 shows a cross-sectional view of the resist pattern after the heat treatment when the heating conditions for the heat treatment are adjusted, the heating temperature is 215 ° C., and the heating time is 10 minutes. The microstructure P2 after the heat treatment shown in FIG. 15 has a collapsed hemispherical shape that is lower in height than the microstructure P2 after the heat treatment shown in FIG. Further, as shown in FIG. 16, the shape of the fine structure P2 in the XY plane is a perfect circle having a larger radius than the fine structure P2 shown in FIG.
As described above, when the heating temperature is increased, the dot diameter is increased even if the heating time is the same, and the interval between the adjacent fine structures is narrowed. In other words, the distance between adjacent fine structures in the resist pattern can be narrowed to provide a closer arrangement.
Thus, by adjusting the heating conditions, the dot diameter after the heat treatment can be adjusted, and the in-plane density of the fine structure can be adjusted.
Although the case where the heating temperature is changed has been described here, the dot diameter after the heat treatment can be similarly adjusted by changing the heating time. The heating conditions for obtaining a desired dot diameter (in-plane density) can be appropriately set according to the resist material, the material of the substrate under the resist, and the like.

上記の基板上構造体の製造方法は、半導体発光素子の製造方法に適用することができる。以下、半導体発光素子の構成について具体的に説明する。
図１７は、半導体発光素子であるＬＥＤの構成例を示す図である。
半導体発光素子１００は、支持基板１１１、導電層１２０、絶縁層１２１、半導体層１３０、及び電極１４２を含んで構成される。半導体層１３０は、ｐ型半導体層１３１、発光層１３３、及びｎ型半導体層１３５が下からこの順に積層されて形成される。図１７に示す半導体発光素子１００は、電極１４２と支持基板１１１の間に電圧を印加して発光層１３３に電流を流すことで、発光層１３３で光が生じ、この光が紙面上方向に取り出される。また、発光層１３３で生じた光のうち、下向きに進行した光については、導電層１２０に含まれる反射電極１１９によって反射することで進行方向が上向きに変えられて、紙面上方向に取り出される。 The method for manufacturing the on-substrate structure can be applied to a method for manufacturing a semiconductor light emitting element. Hereinafter, the configuration of the semiconductor light emitting device will be specifically described.
FIG. 17 is a diagram illustrating a configuration example of an LED which is a semiconductor light emitting element.
The semiconductor light emitting device 100 includes a support substrate 111, a conductive layer 120, an insulating layer 121, a semiconductor layer 130, and an electrode 142. The semiconductor layer 130 is formed by stacking a p-type semiconductor layer 131, a light emitting layer 133, and an n-type semiconductor layer 135 in this order from the bottom. In the semiconductor light emitting device 100 shown in FIG. 17, light is generated in the light emitting layer 133 by applying a voltage between the electrode 142 and the support substrate 111 and causing a current to flow through the light emitting layer 133, and this light is extracted upward in the drawing. It is. Of the light generated in the light emitting layer 133, the light traveling downward is reflected by the reflective electrode 119 included in the conductive layer 120 to change the traveling direction upward, and is extracted upward in the drawing.

以下、各構造の詳細につき説明する。
（支持基板１１１）
支持基板１１１は、例えばＣｕＷ、Ｗ、Ｍｏなどの導電性基板、又はＳｉなどの半導体基板で構成される。
（導電層１２０）
支持基板１１の上層には、多層構造からなる導電層１２０が形成されている。この導電層１２０は、本実施形態では、ハンダ層１１３、ハンダ層１１５、保護層１１７及び反射電極１１９を含む。
ハンダ層１１３及びハンダ層１１５は、例えばＡｕ−Ｓｎ、Ａｕ−Ｉｎ、Ａｕ−Ｃｕ−Ｓｎ、Ｃｕ−Ｓｎ、Ｐｄ−Ｓｎ、Ｓｎなどで構成される。後述するように、これらのハンダ層１１３とハンダ層１１５は、支持基板１１１上に形成されたハンダ層１１３と、別の基板上に形成されたハンダ層１１５を対向させた後に、両者を貼り合わせることで形成されたものである。 Hereinafter, details of each structure will be described.
(Support substrate 111)
The support substrate 111 is composed of a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si.
(Conductive layer 120)
A conductive layer 120 having a multilayer structure is formed on the support substrate 11. In this embodiment, the conductive layer 120 includes a solder layer 113, a solder layer 115, a protective layer 117, and a reflective electrode 119.
The solder layer 113 and the solder layer 115 are made of, for example, Au—Sn, Au—In, Au—Cu—Sn, Cu—Sn, Pd—Sn, Sn, or the like. As will be described later, the solder layer 113 and the solder layer 115 are bonded together after the solder layer 113 formed on the support substrate 111 and the solder layer 115 formed on another substrate are opposed to each other. It is formed by.

保護層１１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉなどで構成される。後述するように、ハンダ層を介した貼り合わせの際、ハンダを構成する材料が後述する反射電極１１９側に拡散し、反射率が落ちることによる発光効率の低下を防止する機能を果たしている。
反射電極１１９は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、Ｒｈなどで構成される。本窒化物半導体発光素子１００は、発光層１３３から放射された光を、図１７の紙面上方向に取り出すことを想定しており、反射電極１１９は、発光層１３３から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。
なお、導電層１２０は、一部において半導体層１３０と接触しており、支持基板１１１と電極１４２の間に電圧が印加されると、支持基板１１１、導電層１２０、ＬＥＤ層１３０、及び電極１４２を介して、電極１４２に接続されている不図示のボンディングワイヤへと流れる電流経路が形成される。 The protective layer 117 is made of, for example, a Pt-based metal (an alloy of Ti and Pt), W, Mo, Ni, or the like. As will be described later, when bonding is performed via the solder layer, the material constituting the solder diffuses to the reflective electrode 119 side described later, and functions to prevent a decrease in luminous efficiency due to a drop in reflectance.
The reflective electrode 119 is made of, for example, an Ag-based metal (Ni-Ag alloy), Al, Rh, or the like. The nitride semiconductor light emitting device 100 is assumed to extract light emitted from the light emitting layer 133 in the upward direction of the drawing in FIG. 17, and the reflective electrode 119 emits light emitted downward from the light emitting layer 133. It functions to increase luminous efficiency by reflecting upward.
Note that the conductive layer 120 is partly in contact with the semiconductor layer 130, and when a voltage is applied between the support substrate 111 and the electrode 142, the support substrate 111, the conductive layer 120, the LED layer 130, and the electrode 142. A current path that flows to a bonding wire (not shown) connected to the electrode 142 is formed.

（絶縁層１２１）
絶縁層１２１は、例えばＳｉＯ_２、ＳｉＮ、Ｚｒ_２Ｏ_３、ＡｌＮ、Ａｌ_２Ｏ_３などで構成される。この絶縁層１２１は、上面がｐ型半導体層１３１の底面と接触している。なお、この絶縁層１２１は、後述するように素子分離時におけるエッチングストッパー層としての機能を有すると共に、支持基板１１１の基板面に平行な方向に電流を拡げる機能も有する。
（半導体層１３０）
上述したように、半導体層１３０は、ｐ型半導体層１３１、発光層１３３、及びｎ型半導体層１３５が下からこの順に積層されて形成される。
（ｐ型半導体層１３１）
ｐ型半導体層１３１は、例えばＡｌ_ｍＧａ_１−ｍＮ（０＜ｍ＜１）で構成される層（正孔供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。いずれの層も、Ｍｇ、Ｂｅ、Ｚｎ、Ｃなどのｐ型不純物がドープされている。 (Insulating layer 121)
Insulating layer 121 is composed for example _{SiO 2, SiN, Zr 2 O} 3, AlN, etc. _Al 2 _{O 3.} The upper surface of the insulating layer 121 is in contact with the bottom surface of the p-type semiconductor layer 131. The insulating layer 121 has a function as an etching stopper layer at the time of element isolation as will be described later, and also has a function of spreading current in a direction parallel to the substrate surface of the support substrate 111.
(Semiconductor layer 130)
As described above, the semiconductor layer 130 is formed by stacking the p-type semiconductor layer 131, the light emitting layer 133, and the n-type semiconductor layer 135 in this order from the bottom.
(P-type semiconductor layer 131)
The p-type semiconductor layer 131 has a multilayer structure including, for example, a layer (hole supply layer) made of Al _m Ga _1-m N (0 <m <1) and a layer (protective layer) made of GaN. Is done. Both layers are doped with p-type impurities such as Mg, Be, Zn, and C.

（発光層１３３）
発光層１３３は、例えばＩｎＧａＮからなる井戸層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。
（ｎ型半導体層１３５）
ｎ型半導体層１３５は、Ａｌ_ｎＧａ_１−ｎＮ（０＜ｎ≦１）で構成される層（電子供給層）と、ＧａＮで構成される保護層とを含む多層構造である。少なくともＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ≦１）で構成される層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。
また、ｎ型半導体層１３５は、上面に凹凸からなるフォトニック構造が形成されている。これは発光層１３３から上方に向けて放射された光（及び反射電極１１９から上向きに放射される反射光）が、ｎ型半導体層１３５の表面で下向きに反射される光量を減らして、素子外への取り出し光量を高めることを目的としたものである。 (Light emitting layer 133)
The light emitting layer 133 is formed of a semiconductor layer having a multiple quantum well structure in which, for example, a well layer made of InGaN and a barrier layer made of AlGaN are repeated. These layers may be undoped or p-type or n-type doped.
(N-type semiconductor layer 135)
The n-type semiconductor layer 135 has a multilayer structure including a layer (electron supply layer) composed of Al _n Ga _1-n N (0 <n ≦ 1) and a protective layer composed of GaN. At least a layer composed of Al _n Ga _1-n N (0 <n ≦ 1) is doped with n-type impurities such as Si, Ge, S, Se, Sn, Te, and particularly Si is doped. It is preferable.
In addition, the n-type semiconductor layer 135 has a photonic structure having unevenness on the upper surface. This is because the light emitted upward from the light emitting layer 133 (and the reflected light emitted upward from the reflective electrode 119) is reflected downward on the surface of the n-type semiconductor layer 135, reducing the amount of light outside the device. The purpose of this is to increase the amount of light extracted.

（電極１４２）
電極１４２はｎ型半導体層１３５の上層に形成され、例えばＣｒ−Ａｕで構成されるｎ型電極で構成される。より詳細には、電極１４２は、絶縁層１２１が形成された領域の真上位置に係るｎ型半導体層１３５の上層に形成されている。これにより、電極下方に導電性の低い材料が形成されるため、電流が印加された場合に発光層１３３内を水平方向に電流を拡げる効果が得られる。
この電極１４２には、例えばＡｕ、Ｃｕなどで構成されるボンディングワイヤ（不図示）が連絡され、このワイヤの他方は、発光素子１が配置されている基板の給電パターン（不図示）などに接続される。
なお、図１７では、露出されている半導体層１３０の側面及び上面を、保護用の絶縁層１４１で覆っている。この絶縁層１４１は、例えばＳｉＮで構成することができる。 (Electrode 142)
The electrode 142 is formed on the upper layer of the n-type semiconductor layer 135, and is formed of an n-type electrode made of, for example, Cr—Au. More specifically, the electrode 142 is formed in the upper layer of the n-type semiconductor layer 135 in the position directly above the region where the insulating layer 121 is formed. As a result, a material with low conductivity is formed below the electrode, so that when the current is applied, the effect of spreading the current in the light emitting layer 133 in the horizontal direction can be obtained.
A bonding wire (not shown) made of, for example, Au or Cu is connected to the electrode 142, and the other end of the wire is connected to a power feeding pattern (not shown) of the substrate on which the light emitting element 1 is arranged. Is done.
In FIG. 17, the side surface and the upper surface of the exposed semiconductor layer 130 are covered with a protective insulating layer 141. The insulating layer 141 can be made of SiN, for example.

以下、図１７に示した半導体発光素子１００の製造プロセスにつき図面を参照して説明する。なお、この製造プロセスはあくまで一例であり、ガスの流量、炉内温度、炉内圧力等は適宜調整して構わない。
（ステップＳ１）
図１８に示すように、サファイア基板１６１上にエピ層１４０を形成する。このステップＳ１は、例えば以下の手順により行われる。
〈サファイア基板１６１の準備〉
まず、ｃ面サファイア基板１６１のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板１６１を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。 Hereinafter, a manufacturing process of the semiconductor light emitting device 100 shown in FIG. 17 will be described with reference to the drawings. This manufacturing process is merely an example, and the gas flow rate, the furnace temperature, the furnace pressure, and the like may be appropriately adjusted.
(Step S1)
As shown in FIG. 18, the epi layer 140 is formed on the sapphire substrate 161. This step S1 is performed by the following procedure, for example.
<Preparation of sapphire substrate 161>
First, the c-plane sapphire substrate 161 is cleaned. More specifically, for this cleaning, for example, a c-plane sapphire substrate 161 is disposed in a processing furnace of a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus, and hydrogen having a flow rate of 10 slm is disposed in the processing furnace. While flowing the gas, the temperature in the furnace is raised to, for example, 1150 ° C.

〈アンドープ層１３６の形成〉
次に、ｃ面サファイア基板１６１の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がアンドープ層１３６に対応する。
アンドープ層１３６の、より具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム（ＴＭＧ）及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、ｃ面サファイア基板６１の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。 <Formation of undoped layer 136>
Next, a low-temperature buffer layer made of GaN is formed on the surface of the c-plane sapphire substrate 161, and a base layer made of GaN is further formed thereon. These low-temperature buffer layer and underlayer correspond to the undoped layer 136.
A more specific method for forming the undoped layer 136 is, for example, as follows. First, the furnace pressure of the МОCVD apparatus is 100 kPa, and the furnace temperature is 480 ° C. Then, while flowing nitrogen gas and hydrogen gas with a flow rate of 5 slm respectively as carrier gas into the processing furnace, trimethylgallium (TMG) with a flow rate of 50 μmol / min and ammonia with a flow rate of 250,000 μmol / min are used as the raw material gas in the processing furnace. For 68 seconds. As a result, a low-temperature buffer layer made of GaN having a thickness of 20 nm is formed on the surface of the c-plane sapphire substrate 61.

次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、第１バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。   Next, the furnace temperature of the MOCVD apparatus is raised to 1150 ° C. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas in the processing furnace, TMG having a flow rate of 100 μmol / min and ammonia having a flow rate of 250,000 μmol / min are introduced into the processing furnace as source gases. Feed for 30 minutes. As a result, a base layer made of GaN having a thickness of 1.7 μm is formed on the surface of the first buffer layer.

〈ｎ型半導体層１３５の形成〉
次に、アンドープ層１３６の上層にＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ≦１）の組成からなるｎ型半導体層１３５を形成する。
ｎ型半導体層１３５のより具体的な形成方法は、例えば以下の通りである。まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム（ＴＭＡ）、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に４０分間供給する。これにより、例えばＡｌ_０．０６Ｇａ_０．９４Ｎの組成を有し、Ｓｉ濃度が３×１０^１９／ｃｍ^３で、厚みが２μｍのｎ型半導体層１３５がアンドープ層１３６の上層に形成される。 <Formation of n-type semiconductor layer 135>
Next, an n-type semiconductor layer 135 having a composition of Al _n Ga _1-n N (0 <n ≦ 1) is formed on the undoped layer 136.
A more specific method for forming the n-type semiconductor layer 135 is, for example, as follows. First, with the furnace temperature kept at 1150 ° C., the furnace pressure of the MOCVD apparatus is set to 30 kPa. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas into the processing furnace, TMG having a flow rate of 94 μmol / min, trimethylaluminum (TMA) having a flow rate of 6 μmol / min, Ammonia with a flow rate of 250,000 μmol / min and tetraethylsilane with a flow rate of 0.025 μmol / min are supplied into the treatment furnace for 40 minutes. Thereby, for example, an n-type semiconductor layer 135 having a composition of Al _0.06 Ga _0.94 N, a Si concentration of 3 × 10 ¹⁹ / cm ³ , and a thickness of 2 μm is formed in the upper layer of the undoped layer 136. .

この工程の後、必要に応じてＩＣＰ装置を用いてｎ型半導体層１３５を削ることで、ｎ型半導体層１３５の厚みを調整するものとしても構わない。
更にこの後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、電子供給層の上層に厚みが５ｎｍのｎ型ＧａＮよりなる保護層を形成するものとしてもよい。
なお、ここでは、ｎ型半導体層１３５に含まれるｎ型不純物をＳｉとして説明しているが、その他のｎ型不純物としては、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ及びＴｅなどを用いることができる。 After this step, the thickness of the n-type semiconductor layer 135 may be adjusted by cutting the n-type semiconductor layer 135 using an ICP device as necessary.
Thereafter, the supply of TMA is stopped, and another source gas is supplied for 6 seconds to form a protective layer made of n-type GaN having a thickness of 5 nm on the electron supply layer.
Note that although the n-type impurity contained in the n-type semiconductor layer 135 is described as Si here, Ge, S, Se, Sn, Te, or the like can be used as other n-type impurities.

〈発光層１３３の形成〉
次に、ｎ型半導体層１３５の上層に、ＩｎＧａＮで構成される井戸層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層１３３を形成する。
具体的には、まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＩｎＧａＮよりなる井戸層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する発光層１３３が、ｎ型半導体層１３５の表面に形成される。 <Formation of Light-Emitting Layer 133>
Next, a light emitting layer 133 having a multiple quantum well structure in which a well layer made of InGaN and a barrier layer made of n-type AlGaN are periodically repeated is formed on the n-type semiconductor layer 135.
Specifically, first, the furnace pressure of the MOCVD apparatus is set to 100 kPa, and the furnace temperature is set to 830 ° C. Then, while flowing nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 1 slm as a carrier gas in the processing furnace, TMG having a flow rate of 10 μmol / min, trimethylindium (TMI) having a flow rate of 12 μmol / min, and A step of supplying ammonia at a flow rate of 300,000 μmol / min into the processing furnace for 48 seconds is performed. Thereafter, TMG having a flow rate of 10 μmol / min, TMA having a flow rate of 1.6 μmol / min, tetraethylsilane having a flow rate of 0.002 μmol / min, and ammonia having a flow rate of 300,000 μmol / min are supplied into the processing furnace for 120 seconds. Hereinafter, by repeating these two steps, the light emitting layer 133 having a 15-cycle multiple quantum well structure composed of a well layer made of InGaN having a thickness of 2 nm and a barrier layer made of n-type AlGaN having a thickness of 7 nm is formed into an n-type. It is formed on the surface of the semiconductor layer 135.

〈ｐ型半導体層１３１の形成〉
次に、発光層１３３の上層に、Ａｌ_ｍＧａ_１−ｍＮ（０≦ｍ＜１）で構成されるｐ型半導体層１３１を形成する。
具体的には、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０２５℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）を処理炉内に６０秒間供給する。これにより、発光層１３３の表面に、厚みが２０ｎｍのＡｌ_０．３Ｇａ_０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ_０．１３Ｇａ_０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層１３１が形成される。 <Formation of p-type semiconductor layer 131>
Next, a p-type semiconductor layer 131 made of Al _m Ga _1-m N (0 ≦ m <1) is formed on the light emitting layer 133.
Specifically, the furnace pressure of the MOCVD apparatus is maintained at 100 kPa, and the furnace temperature is raised to 1025 ° C. while nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 25 slm are supplied as carrier gases in the processing furnace. To do. Thereafter, as source gases, TMG with a flow rate of 35 μmol / min, TMA with a flow rate of 20 μmol / min, ammonia with a flow rate of 250,000 μmol / min, and biscyclopentadiene with a flow rate of 0.1 μmol / min for doping p-type impurities. Enilmagnesium (Cp ₂ Mg) is fed into the processing furnace for 60 seconds. Thereby, a hole supply layer having a composition of Al _0.3 Ga _0.7 N having a thickness of 20 nm is formed on the surface of the light emitting layer 133. Thereafter, by changing the flow rate of TMA to 4 μmol / min and supplying the source gas for 360 seconds, a hole supply layer having a composition of Al _0.13 Ga _0.87 N having a thickness of 120 nm is formed. A p-type semiconductor layer 131 is formed by these hole supply layers.

更にその後、ＴＭＡの供給を停止すると共に、Ｃｐ_２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍのｐ型ＧａＮよりなるコンタクト層を形成する。
なお、ここでは、ｐ型半導体層１３１に含まれるｐ型不純物をＭｇとして説明しているが、その他のｐ型不純物としては、Ｂｅ、Ｚｎ、及びＣなどを用いることができる。
このようにしてサファイア基板１６１上に、アンドープ層１３６、ｎ型半導体層１３５、発光層１３３及びｐ型半導体層１３１からなるエピ層１４０が形成される。 Thereafter, the supply of TMA is stopped, the flow rate of Cp ₂ Mg is changed to 0.2 μmol / min, and the source gas is supplied for 20 seconds to form a contact layer made of p-type GaN having a thickness of 5 nm. .
Here, although the p-type impurity contained in the p-type semiconductor layer 131 is described as Mg, Be, Zn, C, or the like can be used as other p-type impurities.
In this manner, the epi layer 140 including the undoped layer 136, the n-type semiconductor layer 135, the light emitting layer 133, and the p-type semiconductor layer 131 is formed on the sapphire substrate 161.

（ステップＳ２）
次に、ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
（ステップＳ３）
次に、図１９に示すように、ｐ型半導体層１３１の上層の所定箇所に絶縁層１２１を形成する。より具体的には、後の工程で電極１４２を形成する領域の下方に位置する箇所に絶縁層１２１を形成するのが好ましい。絶縁層１２１としては、例えばＳｉＯ_２を膜厚２００ｎｍ程度成膜する。なお成膜する材料は絶縁性材料であればよく、例えばＳｉＮ、Ａｌ_２Ｏ_３でも良い。 (Step S2)
Next, an activation process is performed on the wafer obtained in step S1. More specifically, activation is performed at 650 ° C. for 15 minutes in a nitrogen atmosphere using an RTA (Rapid Thermal Anneal) device.
(Step S3)
Next, as shown in FIG. 19, an insulating layer 121 is formed at a predetermined position on the p-type semiconductor layer 131. More specifically, the insulating layer 121 is preferably formed at a position located below a region where the electrode 142 is formed in a later step. As the insulating layer 121, for example, SiO ₂ is formed to a thickness of about 200 nm. Note that the material for forming the film may be an insulating material, such as SiN or Al ₂ O ₃ .

（ステップＳ４）
図２０に示すように、ｐ型半導体層１３１及び絶縁層１２１の上面を覆うように、導電層１２０を形成する。ここでは、反射電極１１９、保護層１１７、及びハンダ層１１５を含む多層構造の導電層１２０を形成する。
導電層１２０のより具体的な形成方法は例えば以下の通りである。まず、スパッタ装置にてｐ型半導体層１３１及び絶縁層１２１の上面を覆うように、膜厚０．７ｎｍのＮｉ及び膜厚１２０ｎｍのＡｇを全面に成膜して、反射電極１１９を形成する。次に、ＲＴＡ装置を用いてドライエアー雰囲気中で４００℃、２分間のコンタクトアニールを行う。 (Step S4)
As shown in FIG. 20, the conductive layer 120 is formed so as to cover the upper surfaces of the p-type semiconductor layer 131 and the insulating layer 121. Here, the conductive layer 120 having a multilayer structure including the reflective electrode 119, the protective layer 117, and the solder layer 115 is formed.
A more specific method for forming the conductive layer 120 is, for example, as follows. First, a reflective electrode 119 is formed by depositing Ni with a thickness of 0.7 nm and Ag with a thickness of 120 nm on the entire surface so as to cover the upper surfaces of the p-type semiconductor layer 131 and the insulating layer 121 with a sputtering apparatus. Next, contact annealing is performed at 400 ° C. for 2 minutes in a dry air atmosphere using an RTA apparatus.

次に、電子線蒸着装置（ＥＢ装置）にて反射電極１１９の上面（Ａｇ表面）に、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで、保護層１１７を形成する。更にその後、保護層１１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ−Ｓｎハンダを膜厚３μｍ蒸着させることで、ハンダ層１１５を形成する。
なお、このハンダ層１１５の形成ステップにおいて、サファイア基板１６１とは別に準備された支持基板１１１の上面にもハンダ層１１３を形成するものとして構わない（図２１参照）。このハンダ層１１３は、ハンダ層１１５と同一の材料で構成されるものとしてよく、次のステップにおいてハンダ層１１３と接合されることで、サファイア基板１６１と支持基板１１１が貼り合わせられる。なお、この支持基板１１１としては、構造の項で前述したように、例えばＣｕＷが用いられる。 Next, the protective layer 117 is formed by depositing 100 nm-thick Ti and 200 nm-thickness Pt on the upper surface (Ag surface) of the reflective electrode 119 in three cycles with an electron beam evaporation apparatus (EB apparatus). . Further, after depositing Ti with a thickness of 10 nm on the upper surface (Pt surface) of the protective layer 117, Au-Sn solder composed of Au 80% Sn 20% is deposited with a thickness of 3 μm, thereby forming the solder layer 115. Form.
In the step of forming the solder layer 115, the solder layer 113 may also be formed on the upper surface of the support substrate 111 prepared separately from the sapphire substrate 161 (see FIG. 21). This solder layer 113 may be made of the same material as that of the solder layer 115, and is bonded to the solder layer 113 in the next step, whereby the sapphire substrate 161 and the support substrate 111 are bonded together. As the support substrate 111, for example, CuW is used as described above in the section of the structure.

（ステップＳ５）
次に、図２２に示すように、サファイア基板１６１と支持基板１１１とを貼り合わせる。より具体的には、２８０℃の温度、０．２ＭＰａの圧力下で、ハンダ層１１５と支持基板１１１の上層に形成されたハンダ層１１３とを貼り合せる。
（ステップＳ６）
次に、図２３に示すように、サファイア基板１６１を剥離する。より具体的には、サファイア基板１６１を上に、支持基板１１１を下に向けた状態で、サファイア基板１６１側から図中矢印で示すようにＫｒＦエキシマレーザを照射して、サファイア基板１６１とエピ層１４０の界面を分解させることでサファイア基板１６１の剥離を行う。サファイア１６１はレーザが通過する一方、その下層のＧａＮ（アンドープ層１３６）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによってサファイア基板１６１が剥離される。
その後、ウェハ上に残存しているＧａＮ（アンドープ層１３６）を、塩酸などを用いたウェットエッチング、ＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層１３５を露出させる。なお、本ステップＳ６においてアンドープ層１３６が除去されて、ｐ型半導体層１３１、発光層１３３、及びｎ型半導体層１３５がこの順に積層されてなる半導体層１３０が残存する。 (Step S5)
Next, as shown in FIG. 22, the sapphire substrate 161 and the support substrate 111 are bonded together. More specifically, the solder layer 115 and the solder layer 113 formed on the support substrate 111 are bonded together at a temperature of 280 ° C. and a pressure of 0.2 MPa.
(Step S6)
Next, as shown in FIG. 23, the sapphire substrate 161 is peeled off. More specifically, with the sapphire substrate 161 facing up and the support substrate 111 facing down, irradiation with a KrF excimer laser is performed from the sapphire substrate 161 side as indicated by an arrow in the figure, and the sapphire substrate 161 and the epilayer The sapphire substrate 161 is peeled by decomposing the interface 140. While the sapphire 161 passes through the laser, the underlying GaN (undoped layer 136) absorbs the laser, so that the temperature of the interface is increased and GaN is decomposed. As a result, the sapphire substrate 161 is peeled off.
Thereafter, GaN (undoped layer 136) remaining on the wafer is removed by wet etching using hydrochloric acid or the like, and dry etching using an ICP apparatus, and the n-type semiconductor layer 135 is exposed. In step S6, the undoped layer 136 is removed, and the semiconductor layer 130 in which the p-type semiconductor layer 131, the light-emitting layer 133, and the n-type semiconductor layer 135 are stacked in this order remains.

（ステップＳ７）
次に、図２４に示すように、隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて絶縁層１２１の上面が露出するまで半導体層１３０をエッチング（メサエッチング）する。絶縁層１２１はエッチングストッパーとしての機能を果たす。この工程により、隣接する素子同士が溝を介して分離される。
（ステップＳ８）
次に、図２５に示すようにｎ型半導体層１３５の表面に凹凸を形成する。具体的には、後述する［二光束干渉露光方法を用いた表面加工プロセス］に示す方法に従い、凹凸で構成されるフォトニック構造の形成を行う。このとき、後に電極１４２を形成する箇所に対しては、凹凸を形成しないものとしても構わない。これらの箇所に凹凸を形成しないことで、電極を形成する箇所のｎ型半導体層１３５の表面が平坦な状態のまま維持される。電極形成箇所のｎ型半導体層１３５の表面を平坦な状態のまま維持することで、ワイヤボンディングを行う際に電極１４２とｎ型半導体層１３５の界面にボイドが発生するのを防ぐ効果が得られる。 (Step S7)
Next, as shown in FIG. 24, adjacent elements are separated from each other. Specifically, the semiconductor layer 130 is etched (mesa etching) until the upper surface of the insulating layer 121 is exposed to the boundary region with the adjacent element using an ICP apparatus. The insulating layer 121 functions as an etching stopper. By this step, adjacent elements are separated through the groove.
(Step S8)
Next, as shown in FIG. 25, irregularities are formed on the surface of the n-type semiconductor layer 135. Specifically, a photonic structure composed of projections and depressions is formed according to the method shown in [Surface processing process using two-beam interference exposure method] described later. At this time, unevenness may not be formed in a portion where the electrode 142 is formed later. By not forming irregularities at these locations, the surface of the n-type semiconductor layer 135 where the electrodes are to be formed is maintained flat. By maintaining the surface of the n-type semiconductor layer 135 where the electrode is formed in a flat state, an effect of preventing voids from being generated at the interface between the electrode 142 and the n-type semiconductor layer 135 can be obtained. .

（ステップＳ９）
次に、図２６に示すように、ｎ型半導体層１３５の上面に電極１４２を形成する。より具体的には、膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる電極を形成後、窒素雰囲気中で２５０℃１分間のシンタリングを行う。
その後の工程としては、露出されている半導体層１３０の側面及び上面を絶縁層１４１で覆う。より具体的には、ＥＢ装置にてＳｉＯ_２膜を形成する。なおＳｉＮ膜を形成しても構わない。そして、各素子同士を例えばレーザダイシング装置によって分離し、支持基板１１１の裏面を例えばＡｇペーストにてパッケージと接合し、電極１４２に対してワイヤボンディングを行う。例えば、５０ｇの荷重でΦ１００μｍのボンディング領域にＡｕからなるワイヤを連結させることで、ワイヤボンディングを行う。これにより、図１７に示す半導体発光素子１００が形成される。 (Step S9)
Next, as shown in FIG. 26, an electrode 142 is formed on the upper surface of the n-type semiconductor layer 135. More specifically, after forming an electrode made of Cr having a thickness of 100 nm and Au having a thickness of 3 μm, sintering is performed at 250 ° C. for 1 minute in a nitrogen atmosphere.
As a subsequent process, the exposed side surface and upper surface of the semiconductor layer 130 are covered with an insulating layer 141. More specifically, an SiO ₂ film is formed by an EB apparatus. An SiN film may be formed. Then, the elements are separated from each other by, for example, a laser dicing apparatus, the back surface of the support substrate 111 is joined to the package by, for example, Ag paste, and wire bonding is performed on the electrode 142. For example, wire bonding is performed by connecting a wire made of Au to a bonding region of Φ100 μm with a load of 50 g. Thereby, the semiconductor light emitting device 100 shown in FIG. 17 is formed.

以下、上記のステップＳ８で実施する［二光束干渉露光方法を用いた表面加工プロセス］について説明する。
図２７は、二光束干渉露光方法を用いた表面加工プロセスを示す図である。
先ず、図２７（ａ）に示すように、表面に発光層を含む半導体層３５が設けられた基板３０を準備する。半導体層３５の光出射面４０は、例えばｎＡｌＧａＮ層である。これら半導体層３５及びｎＡｌＧａＮ層４０は、例えばスパッタ成膜法により基板３０上に形成されている。
そして、第一工程として、図２７（ｂ）に示すように、半導体層３５の光出射面であるｎＡｌＧａＮ層４０の表面に感光性材料層（例えば、フォトレジスト等）５０を形成し、第二工程として、上述した二光束干渉露光を複数回行い、フォトレジスト５０を露光する。 Hereinafter, the “surface processing process using the two-beam interference exposure method” performed in step S8 will be described.
FIG. 27 is a diagram showing a surface processing process using the two-beam interference exposure method.
First, as shown in FIG. 27A, a substrate 30 having a surface provided with a semiconductor layer 35 including a light emitting layer is prepared. The light emitting surface 40 of the semiconductor layer 35 is, for example, an nAlGaN layer. The semiconductor layer 35 and the nAlGaN layer 40 are formed on the substrate 30 by, for example, sputtering film formation.
Then, as a first step, as shown in FIG. 27B, a photosensitive material layer (for example, a photoresist or the like) 50 is formed on the surface of the nAlGaN layer 40 that is the light emitting surface of the semiconductor layer 35, and the second step. As a process, the two-beam interference exposure described above is performed a plurality of times to expose the photoresist 50.

次に、第三工程として、露光後のフォトレジスト５０を現像する。これにより、例えばフォトレジスト５０における干渉光の照射エリアが除去され、図２７（ｃ）に示す微細パターン５１が形成される。この微細パターン５１はドットパターンを有する。
次に、第四工程として、第三工程で得られたフォトレジスト５０の微細パターン５１に対して熱処理（楕円補正）を施し、微細パターン５１を整形する。その際、例えばホットプレート等を用いて熱処理を行う。これにより、図２７（ｄ）に示す断面半球形状の微細パターン５２を得る。 Next, as a third step, the exposed photoresist 50 is developed. Thereby, for example, the irradiation area of the interference light in the photoresist 50 is removed, and the fine pattern 51 shown in FIG. 27C is formed. The fine pattern 51 has a dot pattern.
Next, as a fourth step, the fine pattern 51 of the photoresist 50 obtained in the third step is subjected to heat treatment (elliptic correction) to shape the fine pattern 51. At this time, for example, heat treatment is performed using a hot plate or the like. As a result, a fine pattern 52 having a hemispherical cross section shown in FIG.

次に、第五工程として、第四工程で得られた微細パターン５２をマスクとして用いて、ｎＡｌＧａＮ層４０をエッチングする。その後、フォトレジスト５０の微細パターン５２を除去し、図２７（ｅ）に示す微細パターン４１を得る。
次に、最終工程として、第五工程で得られたｎＡｌＧａＮ層４０の微細パターン４１に対してスパッタリングを行い、図２７（ｆ）に示すモスアイ形状のフォトニック構造４２を有する半導体発光素子を得る。 Next, as a fifth step, the nAlGaN layer 40 is etched using the fine pattern 52 obtained in the fourth step as a mask. Thereafter, the fine pattern 52 of the photoresist 50 is removed to obtain a fine pattern 41 shown in FIG.
Next, as a final step, sputtering is performed on the fine pattern 41 of the nAlGaN layer 40 obtained in the fifth step to obtain a semiconductor light emitting element having a moth-eye-shaped photonic structure 42 shown in FIG.

以上のように、本実施形態では、コヒーレント光源の出力光を２分岐した光を所定の干渉角度で交差させて発生した干渉光を用いてフォトレジストの干渉露光を行う。このとき、二光束干渉露光を複数回行い、２回目以降の干渉露光で照射する干渉縞の長手方向を、１回目の干渉露光で照射する干渉縞の長手方向と所定の配向角度で交差させるようにする。そして、露光後に現像工程を実施し、微細なレジストパターンを得る。
二光束干渉露光は微細フォトマスクを用いずに微細パターン露光が可能であり、ワークに対して接触する要素がない。すなわち、ＮＩＬ（ナノインプリントリソグラフィ）のようにワークとマスターモールドとの都度接触が必要な方法と比較して、歩留まりを高くすることができる。 As described above, in this embodiment, the interference exposure of the photoresist is performed using the interference light generated by intersecting the light branched from the output light of the coherent light source at a predetermined interference angle. At this time, two-beam interference exposure is performed a plurality of times so that the longitudinal direction of the interference fringes irradiated in the second and subsequent interference exposures intersects with the longitudinal direction of the interference fringes irradiated in the first interference exposure at a predetermined orientation angle. To. Then, after the exposure, a development process is performed to obtain a fine resist pattern.
In the two-beam interference exposure, fine pattern exposure can be performed without using a fine photomask, and there is no element in contact with the workpiece. That is, the yield can be increased as compared with a method such as NIL (nanoimprint lithography) that requires contact between the workpiece and the master mold each time.

また、二光束干渉露光は非常に深い焦点深度で露光可能であるため、ワークの平坦度が不問である。例えば、ナノインプリント法では、仮にワークが反っていると、当該ワークの破損や転写不良が発生するおそれがある。したがって、二光束干渉露光を採用することで、仮にワークが反っていても精度良く露光することができる。
また、ナノインプリント法では、ワークとマスターモールドとの都度接触によりマスターモールドの劣化が生じるため、マスターモールドの管理が必要となるが、二光束干渉露光では、上記のような管理を必要とすることなく品質安定性を確保することができる。さらに、二光束干渉露光では、ナノインプリント法のように消耗品である高価なマスターモールドを必要としないため、その分のコストを削減することができる。 In addition, since the two-beam interference exposure can be performed at a very deep depth of focus, the flatness of the workpiece is not an issue. For example, in the nanoimprint method, if a workpiece is warped, the workpiece may be damaged or a transfer failure may occur. Therefore, by adopting the two-beam interference exposure, it is possible to expose with high accuracy even if the workpiece is warped.
In the nanoimprint method, the master mold is deteriorated due to contact between the workpiece and the master mold every time. Therefore, the master mold needs to be managed. However, in the two-beam interference exposure, the management as described above is not required. Quality stability can be ensured. Furthermore, the two-beam interference exposure does not require an expensive master mold that is a consumable like the nanoimprint method, so that the cost can be reduced accordingly.

さらに、ＬＥＤ（ＧａＮやＡｌＮなどの単結晶）に対して有効な加工方法であり一般に実施されているアルカリエッチングでは、ランダムな形状の凹凸構造しか形成することができないが、二光束干渉露光では、微小な凸部が周期的に配列したモスアイ構造を形成することができる。そのため、アルカリエッチングを用いた方法よりもＬＥＤの光取出し効率を向上させることができる。   Furthermore, it is an effective processing method for LEDs (single crystals such as GaN and AlN), and generally performed alkaline etching can form only a concavo-convex structure with a random shape, but with two-beam interference exposure, A moth-eye structure in which minute protrusions are periodically arranged can be formed. Therefore, the light extraction efficiency of the LED can be improved as compared with the method using alkali etching.

なお、図２７に示す例では、ｎＡｌＧａＮ層４０の表面に感光性材料層（例えば、フォトレジスト等）５０を形成し、この感光性材料層に対して露光及び現像して得た微細なレジストパターンに対して熱処理を行うことで、レジストパターンの整形を行っているが、これに限定されるものではない。他の例としては、ｎＡｌＧａＮ層４０上に微細パターン構成層（例えば、ガラス転移点を有する樹脂層等）５０を形成し、この表面に、露光及び現像以外の例えばＮＩＬや熱エンボス加工法などにより微細パターン５１を形成し、該微細パターン５１に対して熱処理を行って整形することで得られた微細パターン５２をマスクとして用いて、ｎＡｌＧａＮ層４０をエッチングすることもできる。
表面構造の違いによる光取り出し効率の違いを比較した結果を表１に示す。 In the example shown in FIG. 27, a fine resist pattern obtained by forming a photosensitive material layer (for example, photoresist) 50 on the surface of the nAlGaN layer 40, and exposing and developing the photosensitive material layer. Although the resist pattern is shaped by performing a heat treatment on the substrate, the present invention is not limited to this. As another example, a fine pattern constituent layer (for example, a resin layer having a glass transition point) 50 is formed on the nAlGaN layer 40, and this surface is subjected to, for example, NIL or hot embossing other than exposure and development. The nAlGaN layer 40 can also be etched using the fine pattern 52 obtained by forming the fine pattern 51 and performing heat treatment on the fine pattern 51 and shaping the fine pattern 51 as a mask.
Table 1 shows the result of comparing the difference in light extraction efficiency due to the difference in surface structure.

ここで、光取り出し効率とは、励起発光（発光素子の内部で生じた光）に対する素子外部に取り出せる光の割合をいう。表１に示すように、フラット形状と比較すると、表面に凹凸構造が形成されている場合（アルカリエッチングによるランダム表面、モスアイ構造）の方が光取り出し効率が向上していることがわかる。さらに、ランダム表面とモスアイ構造とを比較すると、モスアイ構造の方が光取り出し効率が高いこともわかる。   Here, the light extraction efficiency refers to the ratio of light that can be extracted outside the device to excitation light emission (light generated inside the light emitting device). As shown in Table 1, it can be seen that the light extraction efficiency is improved when the uneven structure is formed on the surface (random surface by alkali etching, moth-eye structure) as compared with the flat shape. Further, comparing the random surface with the moth-eye structure, it can be seen that the moth-eye structure has higher light extraction efficiency.

また、現像工程を行って得られた微細パターンに対して熱処理を行い、当該微細パターンを整形すれば、レジストパターンの精度をより向上させることができる。このとき、熱処理として、ガラス転移温度を上回る温度で加熱する処理を行うことで、異方性を有する微細パターンを、表面張力により等方性を有する微細パターンに自然に整形することができる。
したがって、上記のフォトレジストを用いてエッチング加工を施すことにより、微細な凸部が２次元周期的に配列され、制御されたモスアイ形状を有するフォトニック構造体を得ることができる。その結果、光の取り出し効率をより向上させることができる。 Moreover, if the fine pattern obtained by performing the development process is subjected to heat treatment to shape the fine pattern, the accuracy of the resist pattern can be further improved. At this time, by performing a heat treatment at a temperature higher than the glass transition temperature as the heat treatment, an anisotropic fine pattern can be naturally shaped into an isotropic fine pattern by surface tension.
Therefore, by performing etching using the above-described photoresist, a photonic structure having a controlled moth-eye shape in which fine convex portions are two-dimensionally arranged periodically can be obtained. As a result, the light extraction efficiency can be further improved.

また、本実施形態では、上記の干渉露光工程において、配向角度を調整することで、レジストパターンの配列を変更することができる。さらに、上記の熱処理工程において、加熱条件を調整することで、レジストパターンの形状を変更することができる。したがって、任意の配列、任意の面内密度を有するモスアイ構造を作製することができる。   In the present embodiment, in the interference exposure process, the alignment of the resist pattern can be changed by adjusting the orientation angle. Furthermore, in the above heat treatment step, the shape of the resist pattern can be changed by adjusting the heating conditions. Therefore, a moth-eye structure having an arbitrary arrangement and an arbitrary in-plane density can be produced.

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
この第２の実施形態は、上述した第１の実施形態において、折り返しミラー７ａ，７ｂが固定ミラーであったのに対し、角度可変ミラーとしたものである。
図２８は、第２の実施形態の露光装置を示す概略構成図である。
この露光装置１は、図１の露光装置１において折り返しミラー７ａ，７ｂを角度可変ミラー１７ａ，１７ｂとしたことを除いては、図１に示す露光装置１と同様の構成を有する。したがって、ここでは図１と同一構成を有する部分には同一符号を付し、構成の異なる部分を中心に説明する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
In the second embodiment, the folding mirrors 7a and 7b are fixed mirrors in the first embodiment described above, but are variable angle mirrors.
FIG. 28 is a schematic block diagram that shows the exposure apparatus of the second embodiment.
The exposure apparatus 1 has the same configuration as the exposure apparatus 1 shown in FIG. 1 except that the folding mirrors 7a and 7b are variable angle mirrors 17a and 17b in the exposure apparatus 1 of FIG. Therefore, here, the same reference numerals are given to the parts having the same configuration as in FIG.

角度可変ミラー１７ａ，１７ｂは、光入射面の角度を変更可能に構成されており、当該光入射面の角度を変更することで干渉角度θを所望の角度に変化させる。干渉角度θを変えることにより、基板に形成されるストライプ状の干渉パターンのピッチを自在に変更することができる。
図２９は、角度可変ミラー１７ａ及び１７ｂの機構を示す図である。角度可変ミラー１７ａと１７ｂとは同一構成を有するため、ここでは角度可変見ミラー１７ａの機構についてのみ図示している。 The variable angle mirrors 17a and 17b are configured to be able to change the angle of the light incident surface, and change the interference angle θ to a desired angle by changing the angle of the light incident surface. By changing the interference angle θ, the pitch of the stripe-like interference pattern formed on the substrate can be freely changed.
FIG. 29 is a view showing the mechanism of the variable angle mirrors 17a and 17b. Since the variable angle mirrors 17a and 17b have the same configuration, only the mechanism of the variable angle mirror 17a is shown here.

角度可変ミラー１７ａ（以下、単に「ミラー」という）は、干渉角度θを任意の角度に調整するための素子で、ビーム分岐素子６で分岐されたビーム（分岐ビーム）Ｂ１がなす直線上を移動し、且つ紙面垂直軸周りに角度を変えることができる。当該ミラー１７ａで反射されたビーム（ミラー反射ビーム）Ｂ５は、ワークＷ上の所定の位置に向けられ、もう片方のミラーからのミラー反射ビームとワークＷ上で結合し、干渉縞を形成する。すなわち、ミラー１７ａの法線は、分岐ビームＢ１とミラー反射ビームＢ５とがなす角の二等分線となる。
ミラー１７ａの法線を所定の方向に保ったまま干渉角度θを調整する方法として、例えば、図２９（ａ）及び（ｂ）に示すようなＴ字型のフレームＴを持つリンク機構を用いる方法がある。Ｔ字フレームＴには３つのスライダＳが設けられ、そのうちの２つは分岐ビームＢ１及びミラー反射ビームＢ５がなす直線上をそれぞれ移動し、残りの１つにはミラー１７ａが取り付けられ、Ｔ字フレームＴ上を移動する。 The variable angle mirror 17a (hereinafter simply referred to as “mirror”) is an element for adjusting the interference angle θ to an arbitrary angle, and moves on a straight line formed by the beam (branched beam) B1 branched by the beam branching element 6. In addition, the angle can be changed around the vertical axis of the paper. The beam (mirror reflected beam) B5 reflected by the mirror 17a is directed to a predetermined position on the workpiece W, and is combined with the mirror reflected beam from the other mirror on the workpiece W to form interference fringes. That is, the normal line of the mirror 17a is a bisector of the angle formed by the branched beam B1 and the mirror reflected beam B5.
As a method for adjusting the interference angle θ while maintaining the normal line of the mirror 17a in a predetermined direction, for example, a method using a link mechanism having a T-shaped frame T as shown in FIGS. There is. The T-shaped frame T is provided with three sliders S, two of which move on the straight lines formed by the branched beam B1 and the mirror reflected beam B5, and the other one is provided with a mirror 17a. Move on frame T.

また、ミラー１７ａの回転軸は分岐ビームＢ１及びミラー反射ビームＢ５の交点位置で拘束されている。干渉角度θを調整する際には、図２９（ａ）から図２９（ｂ）のように、ミラー１７ａの法線方向が、分岐ビームＢ１とミラー反射ビームＢ５とがなす角の二等分線を維持したまま、所定の方向へ変化する。
この干渉角度θは、駆動部（アクチュエータ）２２を用いて調整する。駆動部２２は、ミラー反射ビームＢ５のなす直線上に配置されたフレームに作用し、干渉角度θを調整する。なお、駆動部２２は、Ｔ字フレームＴに作用して干渉角度θを調整する構成であってもよい。 Further, the rotation axis of the mirror 17a is constrained at the intersection of the branch beam B1 and the mirror reflected beam B5. When adjusting the interference angle θ, as shown in FIGS. 29A to 29B, the normal line direction of the mirror 17a is a bisector of an angle formed by the branched beam B1 and the mirror reflected beam B5. While maintaining the above, it changes in a predetermined direction.
The interference angle θ is adjusted by using a drive unit (actuator) 22. The drive unit 22 acts on the frame arranged on the straight line formed by the mirror reflected beam B5, and adjusts the interference angle θ. The drive unit 22 may be configured to adjust the interference angle θ by acting on the T-shaped frame T.

このように、本実施形態の露光装置は、ビーム分岐素子６で２以上に分岐した光が所望の角度で交差するように、分岐したそれぞれの光を基板へ向けて偏向する角度可変ミラー１７ａ，１７ｂを備えるので、基板に形成されるストライプ状の干渉パターンのピッチを自在に変更することができる。すなわち、複数回露光によって得られるレジストパターンのピッチ（面内密度）を自在に変更することができる。   As described above, the exposure apparatus according to the present embodiment has the variable angle mirror 17a that deflects each branched light toward the substrate so that the light branched into two or more by the beam branching element 6 intersects at a desired angle. 17b is provided, the pitch of the stripe-shaped interference pattern formed on the substrate can be freely changed. That is, the pitch (in-plane density) of the resist pattern obtained by multiple exposures can be freely changed.

（変形例）
なお、上記実施形態においては、二光束干渉露光について説明したが、ビームを２以上に分岐させ、それらを一度に基板へと照射する、所謂多光束干渉露光を採用してもよい。ビームの分岐手段には、例えば、レーザーを複数のビームに分岐させる回折光学素子を用いてもよい。多光束干渉露光で、例えば、２つのビームの干渉パターンを９０°回転させて重畳させる方法と同様の結果を得るためには、図３０に示すように、ビームを４分岐させて、分岐ビームと基板の法線がなす４つの面が９０°ずつ配向し、かつ、基板に入射する際に向かい合う２つの分岐ビームがなす角度が所定の干渉角度となるように、光学部品を配置すればよい。
また、上記実施形態においては、干渉露光工程、現像工程、及びエッチング工程を経て半導体層の光出射面にフォトニック構造を形成する場合について説明したが、例えば高出力パルスレーザーによるレーザーアブレーションを利用し、干渉光のパターンを直接、半導体層の光出射面に加工してもよい。 (Modification)
In the above-described embodiment, two-beam interference exposure has been described. However, so-called multi-beam interference exposure may be employed in which a beam is split into two or more and irradiated onto the substrate at one time. As the beam branching means, for example, a diffractive optical element that splits a laser into a plurality of beams may be used. In multibeam interference exposure, for example, in order to obtain the same result as the method of overlapping the interference pattern of two beams by rotating 90 °, as shown in FIG. The optical components may be arranged so that the four planes formed by the normal lines of the substrate are oriented 90 ° at a time, and the angle formed by the two branched beams facing each other when entering the substrate is a predetermined interference angle.
In the above embodiment, the case where the photonic structure is formed on the light emitting surface of the semiconductor layer through the interference exposure process, the development process, and the etching process has been described. For example, laser ablation using a high-power pulse laser is used. The interference light pattern may be directly processed on the light emitting surface of the semiconductor layer.

（応用例）
上記実施形態においては、二光束干渉露光により得られたレジストパターンを熱処理により整形する場合について説明したが、別の露光方法（例えば、ナノインプリント法やステッパ等）により得られた微細パターンを上述した熱処理により整形することもできる。例えば、ナノインプリント法により得られた微細パターンに対して上記の熱処理を施すことにより、互いに隣接する微細な凸部の間の隙間を小さくし、解像度を上げることができる。すなわち、当該熱処理により微細パターンを整形可能となることで、微細パターンの解像度の限界を超えることができる。 (Application examples)
In the above embodiment, the case where the resist pattern obtained by the two-beam interference exposure is shaped by heat treatment has been described. However, the fine pattern obtained by another exposure method (for example, a nanoimprint method or a stepper) is used for the heat treatment described above. Can also be shaped. For example, by applying the above heat treatment to the fine pattern obtained by the nanoimprint method, the gap between the fine protrusions adjacent to each other can be reduced and the resolution can be increased. That is, since the fine pattern can be shaped by the heat treatment, the resolution limit of the fine pattern can be exceeded.

従来、レジストパターンの表面に対してプラズマで膜をデポジションし、当該レジストパターンの幅を広げる技術が知られており、当該技術を用いることにより、互いに隣接する微細な凸部の間の隙間を小さくすることも考えられる。しかしながら、この場合、プラズマの分布によっては精度良く膜を形成することができない場合がある。これに対して、本実施形態の熱処理を適用すれば、精度良くレジストパターンを整形することができ、適切に解像度を上げることができる。   Conventionally, a technique for depositing a film with a plasma on the surface of a resist pattern and expanding the width of the resist pattern is known, and by using this technique, a gap between minute convex portions adjacent to each other can be formed. It is possible to make it smaller. However, in this case, the film may not be formed with high accuracy depending on the plasma distribution. On the other hand, if the heat treatment of this embodiment is applied, the resist pattern can be shaped with high accuracy, and the resolution can be appropriately increased.

１…露光装置、２…光源、３…ビームエキスパンダ、４…打ち下ろしミラー、５…シャッター、６…ビーム分岐素子、７ａ，７ｂ…折り返しミラー、８ａ，８ｂ…集光レンズ、９ａ，９ｂ…ピンホール、１０ａ，１０ｂ…コリメートレンズ、１１…ステージ、１２…吸着盤、２０…コントローラ、２１…ステージ駆動回路、３０…基板、４０…機能材料層、４１…微細パターン、４２…モスアイ構造、５０…フォトレジスト、５１…微細パターン（熱処理前）、５２…微細パターン（熱処理後）、１００…半導体発光素子、１１１…支持基板、１１３、１１５…ハンダ層、１１７…保護層、１１９…反射電極、１２０…導電層、１２１…絶縁層、１３０…半導体層、１３１…ｐ型半導体層、１３３…発光層、１３５…ｎ型半導体層、１４１…絶縁層、１４２…電極、Ｗ…ワーク（基板）   DESCRIPTION OF SYMBOLS 1 ... Exposure apparatus, 2 ... Light source, 3 ... Beam expander, 4 ... Downward mirror, 5 ... Shutter, 6 ... Beam branching element, 7a, 7b ... Folding mirror, 8a, 8b ... Condensing lens, 9a, 9b ... Pinhole, 10a, 10b ... collimating lens, 11 ... stage, 12 ... suction disk, 20 ... controller, 21 ... stage drive circuit, 30 ... substrate, 40 ... functional material layer, 41 ... fine pattern, 42 ... moth eye structure, 50 DESCRIPTION OF SYMBOLS ... Photoresist, 51 ... Fine pattern (before heat treatment), 52 ... Fine pattern (after heat treatment), 100 ... Semiconductor light emitting element, 111 ... Support substrate, 113, 115 ... Solder layer, 117 ... Protective layer, 119 ... Reflective electrode, 120 ... conductive layer, 121 ... insulating layer, 130 ... semiconductor layer, 131 ... p-type semiconductor layer, 133 ... light-emitting layer, 135 ... n-type semiconductor layer, 141 ... Marginal, 142 ... electrode, W ... workpiece (substrate)

Claims (11)

基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、
前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、
コヒーレント光源の出力光を２以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて、前記感光性材料層の干渉露光を行うステップと、
前記干渉露光後の感光性材料層における前記干渉光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、
前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして前記光出射面に前記フォトニック構造を得るステップと、を含むことを特徴とする半導体発光素子の製造方法。 A method for producing a semiconductor light emitting device, wherein a semiconductor layer including a light emitting layer is provided on a substrate, and a light emitting surface of the semiconductor layer has a photonic structure,
Forming a photosensitive material layer on the light emitting surface side surface of the semiconductor layer;
Interfering light beams obtained by branching the output light of the coherent light source into two or more at a predetermined interference angle to generate interference light in which the longitudinal directions of the interference fringes intersect at a predetermined angle, and using the interference light, the photosensitivity Performing interference exposure of the material layer;
Removing the interference light irradiation area or non-irradiation area in the photosensitive material layer after the interference exposure, and forming a fine pattern on the photosensitive material layer;
Etching the semiconductor layer using the fine pattern of the photosensitive material layer to obtain the photonic structure on the light emitting surface. 前記干渉露光を行うステップでは、
前記感光性材料層に形成される微細パターンが正方配列となるよう干渉露光を行うことを特徴とする請求項１に記載の半導体発光素子の製造方法。 In the step of performing the interference exposure,
2. The method of manufacturing a semiconductor light emitting element according to claim 1, wherein interference exposure is performed so that a fine pattern formed on the photosensitive material layer has a square arrangement. 前記干渉露光を行うステップでは、
前記感光性材料層に形成される微細パターンが三方配列となるよう干渉露光を行うことを特徴とする請求項１に記載の半導体発光素子の製造方法。 In the step of performing the interference exposure,
The method for manufacturing a semiconductor light emitting element according to claim 1, wherein interference exposure is performed so that a fine pattern formed on the photosensitive material layer has a three-way arrangement. 前記干渉露光を行うステップは、前記感光性材料層に対して複数回の干渉露光を行うステップであって、
第２回目以降の干渉露光における干渉縞の長手方向を、第１回目の干渉露光における干渉縞の長手方向と所定角度で交差させることを特徴とする請求項１〜３のいずれか１項に記載の半導体発光素子の製造方法。 The step of performing the interference exposure is a step of performing a plurality of times of interference exposure on the photosensitive material layer,
4. The longitudinal direction of interference fringes in the second and subsequent interference exposures intersects with the longitudinal direction of interference fringes in the first interference exposure at a predetermined angle. 5. Manufacturing method of the semiconductor light-emitting device. 前記干渉露光を行うステップでは、
前記第１回目の干渉露光を行った後に、前記基板を前記所定角度回転させ、前記第２回目以降の干渉露光を行うことを特徴とする請求項４に記載の半導体発光素子の製造方法。 In the step of performing the interference exposure,
5. The method of manufacturing a semiconductor light emitting device according to claim 4, wherein after the first interference exposure, the substrate is rotated by the predetermined angle to perform the second and subsequent interference exposures. 基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、
前記半導体層の光出射面側の表面に感光性材料層を形成するステップと、
前記感光性材料層を露光するステップと、
前記露光後の感光性材料層における前記露光光の照射エリア若しくは非照射エリアを除去して、前記感光性材料層に微細パターンを形成するステップと、
前記感光性材料層の微細パターンを用いて、前記半導体層をエッチングして、当該半導体層の光出射面側の表面に前記フォトニック構造を得るステップと、を含むことを特徴とする半導体発光素子の製造方法。 A method for producing a semiconductor light emitting device, wherein a semiconductor layer including a light emitting layer is provided on a substrate, and a light emitting surface of the semiconductor layer has a photonic structure,
Forming a photosensitive material layer on the light emitting surface side surface of the semiconductor layer;
Exposing the photosensitive material layer;
Removing the exposure light irradiation area or non-irradiation area in the photosensitive material layer after the exposure, and forming a fine pattern in the photosensitive material layer;
Etching the semiconductor layer using the fine pattern of the photosensitive material layer to obtain the photonic structure on the light emitting surface side surface of the semiconductor layer. Manufacturing method. 前記エッチングを行う前に、前記感光性材料層に形成された微細パターンに対して熱処理を行い、当該微細パターンを整形するステップをさらに含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体発光素子の製造方法。   7. The method according to claim 1, further comprising a step of performing a heat treatment on the fine pattern formed on the photosensitive material layer to shape the fine pattern before the etching. The manufacturing method of the semiconductor light-emitting device of description. 前記感光性材料層は、ガラス転移点を有する材料から構成されており、
前記微細パターンを整形するステップでは、前記熱処理として、ガラス転移温度を上回る温度で前記感光性材料層に形成された微細パターンを加熱する処理を行うことを特徴とする請求項７に記載の半導体発光素子の製造方法。 The photosensitive material layer is made of a material having a glass transition point,
8. The semiconductor light emitting device according to claim 7, wherein in the step of shaping the fine pattern, the heat treatment is performed by heating the fine pattern formed on the photosensitive material layer at a temperature higher than a glass transition temperature. Device manufacturing method. 基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、
コヒーレント光源の出力光を２以上に分岐した光を所定の干渉角度で交差させて、干渉縞の長手方向が所定の角度で交差する干渉光を発生し、当該干渉光を用いて前記半導体層の光出射面を干渉露光し、前記半導体層の光出射面の一部を除去して前記フォトニック構造を得るステップを含むことを特徴とする半導体発光素子の製造方法。 A method for producing a semiconductor light emitting device, wherein a semiconductor layer including a light emitting layer is provided on a substrate, and a light emitting surface of the semiconductor layer has a photonic structure,
Interfering the output light of the coherent light source into two or more at a predetermined interference angle to generate interference light in which the longitudinal directions of the interference fringes intersect at a predetermined angle, and using the interference light, A method of manufacturing a semiconductor light emitting device, comprising the step of performing interference exposure on a light emitting surface and removing a part of the light emitting surface of the semiconductor layer to obtain the photonic structure. 基板上に発光層を含む半導体層が設けられ、当該半導体層の光出射面にフォトニック構造を有する半導体発光素子の製造方法であって、
前記半導体層の表面に微細パターン構成層を形成するステップと、
前記微細パターン構成層に微細パターンを形成するステップと、
前記微細パターンに対して熱処理を行い、当該微細パターンを整形するステップと、
前記微細パターンを用いて、前記半導体層をエッチングして前記光出射面に前記フォトニック構造を得るステップと、を含むことを特徴とする半導体発光素子の製造方法。 A method for producing a semiconductor light emitting device, wherein a semiconductor layer including a light emitting layer is provided on a substrate, and a light emitting surface of the semiconductor layer has a photonic structure,
Forming a fine pattern constituent layer on the surface of the semiconductor layer;
Forming a fine pattern in the fine pattern constituent layer;
Performing a heat treatment on the fine pattern to shape the fine pattern;
Etching the semiconductor layer with the fine pattern to obtain the photonic structure on the light exit surface. A method for manufacturing a semiconductor light emitting device, comprising: 前記請求項１〜１０のいずれか１項に記載の製造方法により製造されたことを特徴とする半導体発光素子。   A semiconductor light emitting device manufactured by the manufacturing method according to claim 1.

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