JP2016103624A - Manufacturing method of light emitting element and light emitting element - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide: a manufacturing method of a light emitting element in which changes in crystal quality of a group III nitride semiconductor by a pitch of recesses and protrusions can be suppressed even if a substrate, where a recessed part or a protruding part is formed at a period that forms a surface into a diffraction surface, is used; and a light emitting element manufactured by the manufacturing method.SOLUTION: In a manufacturing method of a light emitting element, a semiconductor laminate including a light emitting layer 14 and formed of a group III nitride semiconductor is made to grow on a substrate surface where a protruding part is formed at a period larger than the optical wavelength of light emitted by the light emitting layer and smaller than the coherent length of the light. In the manufacturing method, a buffer layer 10 is formed along the substrate surface including a protruding part 2c, a plurality of crystal nuclei 11, each of which encompasses at least one protruding part, has a facet surface, and is separated from each other, are grown on the buffer layer, and a smoothing layer 12 is grown on the buffer layer where the plurality of crystal nuclei are formed.SELECTED DRAWING: Figure 1

Description

本発明は、発光素子の製造方法及び発光素子に関する。   The present invention relates to a method for manufacturing a light emitting element and a light emitting element.

サファイア基板の表面上に形成され発光層を含むIII族窒化物半導体と、サファイア基板の表面側に形成され発光層から発せられる光が入射し当該光の光学波長より大きく当該光のコヒーレント長より小さい周期で凹部又は凸部が形成された回折面と、基板の裏面側に形成され回折面にて回折した光を反射して回折面へ再入射させるＡｌ反射膜と、を備えるＬＥＤ素子が知られている（特許文献１参照）。このＬＥＤ素子では、回折作用により透過した光を回折面に再入射させて、回折面にて再び回折作用を利用して透過させることにより、複数のモードで光を素子外部へ取り出すことができる。   A group III nitride semiconductor formed on the surface of the sapphire substrate and including a light emitting layer, and light emitted from the light emitting layer formed on the surface side of the sapphire substrate is incident and is larger than the optical wavelength of the light and smaller than the coherent length of the light. There is known an LED element comprising a diffractive surface in which concave or convex portions are formed at a period, and an Al reflective film that is formed on the back side of the substrate and reflects light diffracted by the diffractive surface and re-enters the diffractive surface. (See Patent Document 1). In this LED element, the light transmitted by the diffraction action is re-incident on the diffraction surface, and the light is transmitted again using the diffraction action on the diffraction surface, so that the light can be extracted outside the element in a plurality of modes.

国際公開第２０１１／０２７６７９号International Publication No. 2011/0276779

ところで、基板表面に回折面をなす周期で凹部又は凸部を形成すると、その後当該表面にIII族窒化物半導体を成長させた際に、凹凸のピッチによりIII族窒化物半導体の結晶品質が大きく変化することが判明した。   By the way, if concave or convex portions are formed on the substrate surface with a period that forms a diffractive surface, the crystal quality of the group III nitride semiconductor greatly changes due to the pitch of the concave and convex portions when a group III nitride semiconductor is grown on the surface thereafter. Turned out to be.

本発明は、前記事情に鑑みてなされたものであり、その目的とするところは、表面が回折面をなす周期で凹部又は凸部が形成された基板を用いたとしても、凹凸のピッチによるIII族窒化物半導体の結晶品質の変化を抑制することのできる発光素子の製造方法及びこの製造方法により製造された発光素子を提供することにある。   The present invention has been made in view of the above circumstances, and the object of the present invention is to use a substrate having a concave or convex portion formed at a period in which the surface forms a diffractive surface, even if the substrate has a concave and convex pitch III. It is an object of the present invention to provide a method for manufacturing a light emitting device capable of suppressing a change in crystal quality of a group nitride semiconductor and a light emitting device manufactured by this manufacturing method.

前記目的を達成するため、本発明では、発光層を含みIII族窒化物半導体からなる半導体積層部を、前記発光層から発せられる光の光学波長より大きく当該光のコヒーレント長より小さい周期で凸部が形成された基板表面に成長させる発光素子の製造方法であって、前記凸部を含む前記基板表面に沿ってバッファ層を形成し、前記バッファ層上に、少なくとも１つの前記凸部を内包しファセット面を有するとともに互いに離隔した複数の結晶核を成長させ、前記複数の結晶核が形成されたバッファ層上に平坦化層を成長させる発光素子の製造方法が提供される。   In order to achieve the above object, in the present invention, a semiconductor stacked portion including a light emitting layer and made of a group III nitride semiconductor has a convex portion with a period larger than the optical wavelength of light emitted from the light emitting layer and smaller than the coherent length of the light. A method of manufacturing a light emitting device for growing on a substrate surface on which a buffer layer is formed, wherein a buffer layer is formed along the substrate surface including the convex portion, and at least one convex portion is included on the buffer layer. There is provided a method for manufacturing a light emitting device, in which a plurality of crystal nuclei having facet surfaces and spaced apart from each other are grown, and a planarization layer is grown on a buffer layer in which the plurality of crystal nuclei are formed.

上記発光素子の製造方法において、前記複数の結晶核は、平坦な上面を有してもよい。   In the method for manufacturing a light emitting element, the plurality of crystal nuclei may have a flat upper surface.

上記発光素子の製造方法において、前記バッファ層は、ＡｌＮをターゲットとするスパッタリングにより形成されてもよい。   In the method for manufacturing a light emitting element, the buffer layer may be formed by sputtering using AlN as a target.

上記発光素子の製造方法において、前記複数の結晶核は、９００ｎｍ以下の高さに成長されてもよい。   In the method for manufacturing a light emitting element, the plurality of crystal nuclei may be grown to a height of 900 nm or less.

また、本発明では、上記発光素子の製造方法により製造され、前記半導体積層部は、前記バッファ層と、前記複数の結晶核と、前記平坦化層と、を含み、前記複数の結晶核は、前記平坦化層よりも酸素濃度が高くともよい。   Further, in the present invention, the semiconductor light-emitting device is manufactured by the method for manufacturing a light-emitting element, and the semiconductor stacked portion includes the buffer layer, the plurality of crystal nuclei, and the planarization layer, and the plurality of crystal nuclei are The oxygen concentration may be higher than that of the planarizing layer.

本発明によれば、表面が回折面をなす周期で凹部又は凸部が形成された基板を用いたとしても、凹凸のピッチによるIII族窒化物半導体の結晶品質の変化を抑制することができる。   According to the present invention, even if a substrate in which concave portions or convex portions are formed with a period whose surface forms a diffractive surface is used, a change in crystal quality of the group III nitride semiconductor due to the pitch of the concave and convex portions can be suppressed.

図１は、本発明の一実施形態を示すＬＥＤ素子の模式断面図である。FIG. 1 is a schematic cross-sectional view of an LED element showing an embodiment of the present invention. 図２は、異なる屈折率の界面における光の回折作用を示す説明図であり、（ａ）は界面にて反射する状態を示し、（ｂ）は界面を透過する状態を示す。2A and 2B are explanatory diagrams showing the diffraction action of light at the interface having different refractive indexes, where FIG. 2A shows a state of reflection at the interface, and FIG. 図３はサファイア基板を示し、（ａ）が模式斜視図、（ｂ）がＡ−Ａ断面を示す模式説明図、（ｃ）が模式拡大説明図である。3A and 3B show a sapphire substrate, in which FIG. 3A is a schematic perspective view, FIG. 3B is a schematic explanatory view showing an AA cross section, and FIG. 3C is a schematic enlarged explanatory view. 図４は、III族窒化物半導体の成長初期における成長温度の変化を示すチャートの一例である。FIG. 4 is an example of a chart showing a change in growth temperature in the early stage of growth of the group III nitride semiconductor. 図５は、結晶核の形成状態を示す模式平面図である。FIG. 5 is a schematic plan view showing the formation state of crystal nuclei. 図６は、試料体ＡのＳＥＭ画像である。FIG. 6 is an SEM image of the sample body A. 図７は、試料体ＢのＳＥＭ画像である。FIG. 7 is an SEM image of the sample body B. 図８は、試料体ＣのＳＥＭ画像である。FIG. 8 is an SEM image of the sample body C. 図９は、試料体ＤのＳＥＭ画像である。FIG. 9 is an SEM image of the sample body D. 図１０は、試料体ＥのＳＥＭ画像である。FIG. 10 is an SEM image of the sample body E. 図１１は、試料体ＦのＳＥＭ画像である。FIG. 11 is an SEM image of the sample body F. 図１２は、結晶核を形成した試料体と結晶核を形成しない試料体について、凸部のピッチと貫通転位密度の関係を示すグラフである。FIG. 12 is a graph showing the relationship between the pitch of convex portions and the threading dislocation density for a sample body in which crystal nuclei are formed and a sample body in which crystal nuclei are not formed. 図１３は、結晶核を形成しない場合のIII族窒化物半導体の成長初期における成長温度の変化を示すチャートの一例である。FIG. 13 is an example of a chart showing a change in growth temperature in the early stage of growth of a group III nitride semiconductor when no crystal nucleus is formed. 図１４は結晶核の高さと貫通転位密度の関係を示すグラフである。FIG. 14 is a graph showing the relationship between crystal nucleus height and threading dislocation density. 図１５は、変形例を示すＬＥＤ素子の模式断面図である。FIG. 15 is a schematic cross-sectional view of an LED element showing a modification.

図１は、本発明の一実施形態を示すＬＥＤ素子の模式断面図である。
図１に示すように、ＬＥＤ素子１は、サファイア基板２の表面上に、III族窒化物半導体層からなる半導体積層部１９が形成されたものである。このＬＥＤ素子１は、フリップチップ型であり、サファイア基板２の裏面側から主として光が取り出される。半導体積層部１９は、バッファ層１０、平坦化層１２、ｎ型ＧａＮ層１３、発光層１４、電子ブロック層１６、ｐ型ＧａＮ層１８をサファイア基板２側からこの順に有している。また、バッファ層１０上には、複数の結晶核１１が形成される。ｐ型ＧａＮ層１８上にはｐ側電極２７が形成されるとともに、ｎ型ＧａＮ層１２上にはｎ側電極２８が形成されている。 FIG. 1 is a schematic cross-sectional view of an LED element showing an embodiment of the present invention.
As shown in FIG. 1, the LED element 1 includes a sapphire substrate 2 on which a semiconductor stacked portion 19 made of a group III nitride semiconductor layer is formed. The LED element 1 is a flip chip type, and light is mainly extracted from the back side of the sapphire substrate 2. The semiconductor stacked unit 19 includes a buffer layer 10, a planarizing layer 12, an n-type GaN layer 13, a light emitting layer 14, an electron blocking layer 16, and a p-type GaN layer 18 in this order from the sapphire substrate 2 side. A plurality of crystal nuclei 11 are formed on the buffer layer 10. A p-side electrode 27 is formed on the p-type GaN layer 18, and an n-side electrode 28 is formed on the n-type GaN layer 12.

図１に示すように、バッファ層１０は、サファイア基板２の表面上に形成され、ＡｌＮで構成されている。バッファ層１０は、凸部２ｃを含む基板表面に沿って形成され、バッファ層１０の表面にサファイア基板２の凹凸が引き継がれている。本実施形態においては、バッファ層１０は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成されるが、スパッタリング法を用いることもできる。スパッタリング法を用いる場合は、Ａｌをターゲットとする反応性スパッタではなく、ＡｌＮをターゲットとするスパッタとすることが好ましい。Ａｌをターゲットとする反応性スパッタでは比較的高温となるため、マイグレーションにより基板表面の被覆状態に悪影響を及ぼす場合がある。また、高温かつ高真空とする必要があるので装置が複雑となり、製造コストが増大してしまう。これに対し、ＡｌＮをターゲットとするスパッタでは、これらの問題が生じるおそれはない。平坦化層１２はバッファ層１０上に形成され、アンドープのｕ−ＧａＮで構成されている。第１導電型層としてのｎ型ＧａＮ層１３は、平坦化層１２上に形成され、ｎ−ＧａＮで構成されている。発光層１４は、ｎ型ＧａＮ層１３上に形成され、ＧａｌｎＮ／ＧａＮで構成され、電子及び正孔の注入により青色光を発する。ここで、青色光とは、例えば、ピーク波長が４３０ｎｍ以上４８０ｎｍ以下の光をいうものとする。本実施形態においては、発光層１４の発光のピーク波長は４５０ｎｍである。   As shown in FIG. 1, the buffer layer 10 is formed on the surface of the sapphire substrate 2 and is made of AlN. The buffer layer 10 is formed along the substrate surface including the convex portion 2 c, and the unevenness of the sapphire substrate 2 is inherited on the surface of the buffer layer 10. In the present embodiment, the buffer layer 10 is formed by MOCVD (Metal Organic Chemical Vapor Deposition) method, but a sputtering method can also be used. When the sputtering method is used, it is preferable that the sputtering is not reactive reactive with Al as a target but AlN as a target. In reactive sputtering using Al as a target, since the temperature is relatively high, migration may adversely affect the coating state of the substrate surface. Moreover, since it is necessary to make it high temperature and a high vacuum, an apparatus becomes complicated and manufacturing cost will increase. In contrast, sputtering with AlN as a target does not cause these problems. The planarization layer 12 is formed on the buffer layer 10 and is made of undoped u-GaN. The n-type GaN layer 13 as the first conductivity type layer is formed on the planarization layer 12 and is composed of n-GaN. The light emitting layer 14 is formed on the n-type GaN layer 13 and is made of GalnN / GaN, and emits blue light by injection of electrons and holes. Here, blue light refers to light having a peak wavelength of 430 nm or more and 480 nm or less, for example. In the present embodiment, the peak wavelength of light emission of the light emitting layer 14 is 450 nm.

電子ブロック層１６は、発光層１４上に形成され、ｐ―ＡＩＧａＮで構成されている。第２導電型層としてのｐ型ＧａＮ層１８は、電子ブロック層１６上に形成され、ｐ−ＧａＮで構成されている。バッファ層１０からｐ型ＧａＮ層１８までは、III族窒化物半導体のエピタキシャル成長により形成される。尚、第１導電型層、活性層及び第２導電型層を少なくとも含み、第１導電型層及び第２導電型層に電圧が印加されると、電子及び正孔の再結合により活性層にて光が発せられるものであれば、半導体層の層構成は任意である。   The electron blocking layer 16 is formed on the light emitting layer 14 and is made of p-AIGaN. The p-type GaN layer 18 as the second conductivity type layer is formed on the electron block layer 16 and is made of p-GaN. The buffer layer 10 to the p-type GaN layer 18 are formed by epitaxial growth of a group III nitride semiconductor. In addition, when a voltage is applied to the first conductive type layer and the second conductive type layer at least including the first conductive type layer, the active layer, and the second conductive type layer, the active layer is formed by recombination of electrons and holes. The layer structure of the semiconductor layer is arbitrary as long as it emits light.

サファイア基板２の表面は垂直化モスアイ面２ａをなし、サファイア基板２の表面は、平坦部２ｂと、平坦部２ｂに周期的に形成された複数の凸部２ｃと、が形成されている。本実施形態においては、各凸部２ｃの周囲に半導体積層部１９が空隙なく形成されている。各凸部２ｃの形状は、円錐、多角錐等の錐状の他、錐の上部を切り落とした円錐台、多角錐台等の錐台状とすることができる。各凸部２ｃは、発光層１４から発せられる光を回折するよう設計される。本実施形態においては、周期的に配置される各凸部２ｃにより、光の垂直化作用を得ることができる。ここで、光の垂直化作用とは、光の強度分布が、垂直化モスアイ面へ入射する前よりも、反射及び透過した後の方が、サファイア基板２と半導体積層部１９の界面に対して垂直な方向に偏ることをいう。   The surface of the sapphire substrate 2 forms a vertical moth-eye surface 2a, and the surface of the sapphire substrate 2 is formed with a flat portion 2b and a plurality of convex portions 2c periodically formed on the flat portion 2b. In the present embodiment, the semiconductor laminated portion 19 is formed without a gap around each convex portion 2c. The shape of each convex portion 2c may be a truncated cone shape such as a cone or a polygonal pyramid, or a truncated cone shape such as a truncated cone or a truncated polygonal truncated cone. Each convex portion 2 c is designed to diffract light emitted from the light emitting layer 14. In the present embodiment, the light verticalizing action can be obtained by the convex portions 2c arranged periodically. Here, the light verticalizing action means that the light intensity distribution is reflected and transmitted with respect to the interface between the sapphire substrate 2 and the semiconductor laminated portion 19 rather than before the light is incident on the vertical moth-eye surface. It is biased in the vertical direction.

図２は、異なる屈折率の界面における光の回折作用を示す説明図であり、（ａ）は界面にて反射する状態を示し、（ｂ）は界面を透過する状態を示す。
ここで、ブラッグの回折条件から、界面にて光が反射する場合において、入射角θ_ｉｎに対して反射角θ_ｒｅｆが満たすべき条件は、
ｄ・ｎ１・（ｓｉｎθ_ｉｎ−ｓｉｎθ_ｒｅｆ）＝ｍ・λ・・・（１）
である。ここで、ｎ１は入射側の媒質の屈折率、λは入射する光の波長、ｍは整数である。半導体積層部１９からサファイア基板２へ光が入射する場合、ｎ１はIII族窒化物半導体の屈折率となる。図２（ａ）に示すように、上記（１）式を満たす反射角θ_ｒｅｆで、界面へ入射する光は反射される。 2A and 2B are explanatory diagrams showing the diffraction action of light at the interface having different refractive indexes, where FIG. 2A shows a state of reflection at the interface, and FIG. 2B shows a state of transmission through the interface.
Here, from the Bragg diffraction condition, when light is reflected at the interface, the condition that the reflection angle θ _ref should satisfy with respect to the incident angle θ _in is:
d · n1 · (sin θ _in −sin θ _ref ) = m · λ (1)
It is. Here, n1 is the refractive index of the medium on the incident side, λ is the wavelength of the incident light, and m is an integer. When light is incident on the sapphire substrate 2 from the semiconductor laminated portion 19, n1 is the refractive index of the group III nitride semiconductor. As shown in FIG. 2A, light incident on the interface is reflected at a reflection angle θ _ref that satisfies the above equation (1).

一方、ブラッグの回折条件から、界面にて光が透過する場合において、入射角θ_ｉｎに対して透過角θ_ｏｕｔが満たすべき条件は、
ｄ・（ｎ１・ｓｉｎθ_ｉｎ−ｎ２・ｓｉｎθ_ｏｕｔ）＝ｍ’・λ・・・（２）
である。ここで、ｎ２は出射側の媒質の屈折率であり、ｍ’は整数である。例えば半導体積層部１９からサファイア基板２へ光が入射する場合、ｎ２はサファイアの屈折率となる。図２（ｂ）に示すように、上記（２）式を満たす透過角θ_ｏｕｔで、界面へ入射する光は透過される。 On the other hand, from the Bragg diffraction condition, when light is transmitted at the interface, the condition that the transmission angle θ _out should satisfy with respect to the incident angle θ _in is:
d · (n1 · sin θ _in −n2 · sin θ _out ) = m ′ · λ (2)
It is. Here, n2 is the refractive index of the medium on the exit side, and m ′ is an integer. For example, when light is incident on the sapphire substrate 2 from the semiconductor stacked portion 19, n2 is the refractive index of sapphire. As shown in FIG. 2B, light incident on the interface is transmitted at a transmission angle θ _out that satisfies the above equation (2).

上記（１）式及び（２）式の回折条件を満たす反射角θ_ｒｅｆ及び透過角θ_ｏｕｔが存在するためには、サファイア基板２の表面の周期は、素子内部の光学波長である（λ／ｎ１）や（λ／ｎ２）よりも大きくなければならない。従って、サファイア基板２の表面は、回折光が存在するように周期が（λ／ｎ１）や（λ／ｎ２）よりも大きく設定されている。 In order for the reflection angle θ _ref and the transmission angle θ _out that satisfy the diffraction conditions of the above expressions (1) and (2) to exist, the period of the surface of the sapphire substrate 2 is the optical wavelength inside the element (λ / n1) and (λ / n2) must be larger. Therefore, the surface of the sapphire substrate 2 is set to have a period longer than (λ / n1) or (λ / n2) so that diffracted light exists.

図１に示すように、ｐ側電極２７は、ｐ型ＧａＮ層１８上に形成される拡散電極２１と、拡散電極２１上の所定領域に形成される誘電体多層膜２２と、誘電体多層膜２２上に形成される金属電極２３とを有している。拡散電極２１は、ｐ型ＧａＮ層１８に全面的に形成され、例えばＩＴＯ(Indium Tin Oxide)等の透明材料からなる。また、誘電体多層膜２２は、屈折率の異なる第１材料と第２材料のペアを複数繰り返して構成される。誘電体多層膜２２は、例えば、第１材料をＺｒＯ_２（屈折率：２．１８）、第２材料をＳｉＯ_２（屈折率：１．４６）とし、ペア数を５とすることができる。尚、ＺｒＯ_２とＳｉＯ_２と異なる材料を用いて誘電体多層膜２２を構成してもよく、例えば、ＡｌＮ（屈折率：２．１８）、Ｎｂ_２Ｏ_３（屈折率：２．４）、Ｔａ_２Ｏ_３（屈折率：２．３５）等を用いてもよい。金属電極２３は、誘電体多層膜２２を被覆し、例えばＡｌ等の金属材料からなる。金属電極２３は、誘電体多層膜２２に形成されたビアホール２２ａを通じて拡散電極２１と電気的に接続されている。 As shown in FIG. 1, the p-side electrode 27 includes a diffusion electrode 21 formed on the p-type GaN layer 18, a dielectric multilayer film 22 formed in a predetermined region on the diffusion electrode 21, and a dielectric multilayer film. 22 and a metal electrode 23 formed on the substrate 22. The diffusion electrode 21 is formed on the entire surface of the p-type GaN layer 18 and is made of a transparent material such as ITO (Indium Tin Oxide). The dielectric multilayer film 22 is configured by repeating a plurality of pairs of a first material and a second material having different refractive indexes. For example, the dielectric multilayer film 22 may be made of ZrO ₂ (refractive index: 2.18) as the first material, SiO ₂ (refractive index: 1.46) as the second material, and five pairs. The dielectric multilayer film 22 may be formed using a material different from ZrO ₂ and SiO _2. For example, AlN (refractive index: 2.18), Nb ₂ O ₃ (refractive index: 2.4), Ta ₂ O ₃ (refractive index: 2.35) or the like may be used. The metal electrode 23 covers the dielectric multilayer film 22 and is made of a metal material such as Al. The metal electrode 23 is electrically connected to the diffusion electrode 21 through a via hole 22 a formed in the dielectric multilayer film 22.

また、ｎ側電極２８は、ｐ型ＧａＮ層１８からｎ型ＧａＮ層１２をエッチングして、露出したｎ型ＧａＮ層１２上に形成される。ｎ側電極２８は、ｎ型ＧａＮ層１２上に形成される拡散電極２４と、拡散電極２４上の所定領域に形成される誘電体多層膜２５と、誘電体多層膜２５上に形成される金属電極２６とを有している。拡散電極２４は、ｎ型ＧａＮ層１２に全面的に形成され、例えばＩＴＯ(Indium Tin Oxide)等の透明材料からなる。また、誘電体多層膜２５は、屈折率の異なる第１材料と第２材料のペアを複数繰り返して構成される。誘電体多層膜２５は、例えば、第１材料をＺｒＯ_２（屈折率：２．１８）、第２材料をＳｉＯ_２（屈折率：１．４６）とし、ペア数を５とすることができる。尚、ＺｒＯ_２とＳｉＯ_２と異なる材料を用いて誘電体多層膜２５を構成してもよく、例えば、ＡｌＮ（屈折率：２．１８）、Ｎｂ_２Ｏ_３（屈折率：２．４）、Ｔａ_２Ｏ_３（屈折率：２．３５）等を用いてもよい。金属電極２６は、誘電体多層膜２５を被覆し、例えばＡｌ等の金属材料からなる。金属電極２６は、誘電体多層膜２５に形成されたビアホール２５ａを通じて拡散電極２４と電気的に接続されている。 The n-side electrode 28 is formed on the exposed n-type GaN layer 12 by etching the n-type GaN layer 12 from the p-type GaN layer 18. The n-side electrode 28 includes a diffusion electrode 24 formed on the n-type GaN layer 12, a dielectric multilayer film 25 formed in a predetermined region on the diffusion electrode 24, and a metal formed on the dielectric multilayer film 25. Electrode 26. The diffusion electrode 24 is formed on the entire surface of the n-type GaN layer 12 and is made of a transparent material such as ITO (Indium Tin Oxide). The dielectric multilayer film 25 is configured by repeating a plurality of pairs of a first material and a second material having different refractive indexes. In the dielectric multilayer film 25, for example, the first material can be ZrO ₂ (refractive index: 2.18), the second material can be SiO ₂ (refractive index: 1.46), and the number of pairs can be five. The dielectric multilayer film 25 may be formed using a material different from ZrO ₂ and SiO ₂ , for example, AlN (refractive index: 2.18), Nb ₂ O ₃ (refractive index: 2.4), Ta ₂ O ₃ (refractive index: 2.35) or the like may be used. The metal electrode 26 covers the dielectric multilayer film 25 and is made of a metal material such as Al. The metal electrode 26 is electrically connected to the diffusion electrode 24 through a via hole 25 a formed in the dielectric multilayer film 25.

このＬＥＤ素子１においては、ｐ側電極２７及びｎ側電極２８が反射部をなしている。ｐ側電極２７及びｎ側電極２８は、それぞれ垂直に近い角度ほど反射率が高くなっている。反射部へは、発光層１４から発せられて直接的に入射する光の他、サファイア基板２の垂直化モスアイ面２ａにて反射して、界面に対して垂直寄りに角度変化した光が入射する。すなわち、反射部へ入射する光の強度分布は、サファイア基板２の表面が平坦面だった場合と比較すると、垂直寄りに偏った状態となっている。   In the LED element 1, the p-side electrode 27 and the n-side electrode 28 form a reflecting portion. The p-side electrode 27 and the n-side electrode 28 each have a higher reflectance as the angle is closer to vertical. In addition to the light emitted directly from the light-emitting layer 14 and directly incident on the reflecting portion, the light reflected by the vertical moth-eye surface 2a of the sapphire substrate 2 and changed in angle toward the perpendicular to the interface is incident. . That is, the intensity distribution of light incident on the reflecting portion is biased toward the vertical as compared with the case where the surface of the sapphire substrate 2 is a flat surface.

次いで、図３を参照してサファイア基板２について詳述する。図３はサファイア基板を示し、（ａ）が模式斜視図、（ｂ）がＡ−Ａ断面を示す模式説明図、（ｃ）が模式拡大説明図である。
図３（ａ）に示すように、垂直化モスアイ面２ａは、平面視にて、各凸部２ｃの中心が正三角形の頂点の位置となるように、所定の周期で仮想の三角格子の交点に整列して形成される。尚、各凸部２ｃの中心が二等辺三角形の頂点の位置となるように配置してもよい。各凸部２ｃの周期は、発光層１４から発せられる光の光学波長より大きく、当該光のコヒーレント長より小さくなっている。尚、ここでいう周期とは、隣接する凸部２ｃにおける高さのピーク位置の距離をいう。また、光学波長とは、実際の波長を屈折率で除した値を意味する。さらに、コヒーレント長とは、所定のスペクトル幅のフォトン群の個々の波長の違いによって、波の周期的振動が互いに打ち消され、可干渉性が消失するまでの距離に相当する。コヒーレント長ｌｃは、光の波長をλ、当該光の半値幅をΔλとすると、おおよそｌｃ＝（λ^２／Δλ）の関係にある。ここで、各凸部２ｃの周期は光学波長の１倍以上で臨界角以上の角度の入射光に対して徐々に回折作用が有効に働き出し、発光層１４から発せられる光の光学波長の２倍より大きいと、透過モード及び反射モードの数が十分に増えるので好ましい。また、各凸部２ｃの周期は、発光層１４から発せられる光のコヒーレント長の半分以下であることが好ましい。 Next, the sapphire substrate 2 will be described in detail with reference to FIG. 3A and 3B show a sapphire substrate, in which FIG. 3A is a schematic perspective view, FIG. 3B is a schematic explanatory view showing an AA cross section, and FIG. 3C is a schematic enlarged explanatory view.
As shown in FIG. 3A, the verticalized moth-eye surface 2a has an intersection of virtual triangular lattices at a predetermined period so that the center of each convex portion 2c is the position of the apex of the regular triangle in plan view. It is formed in alignment with. In addition, you may arrange | position so that the center of each convex part 2c may become the position of the vertex of an isosceles triangle. The period of each convex part 2c is larger than the optical wavelength of the light emitted from the light emitting layer 14, and smaller than the coherent length of the said light. In addition, the period here means the distance of the peak position of the height in the adjacent convex part 2c. The optical wavelength means a value obtained by dividing the actual wavelength by the refractive index. Furthermore, the coherent length corresponds to a distance until the periodic vibrations of the waves cancel each other and the coherence disappears due to the difference in the individual wavelengths of the photon group having a predetermined spectral width. The coherent length lc is approximately lc = (λ ² / Δλ), where λ is the wavelength of light and Δλ is the half width of the light. Here, the period of each convex part 2c is 1 time or more of the optical wavelength, and the diffractive action gradually works effectively for incident light having an angle greater than or equal to the critical angle, and is 2 of the optical wavelength of the light emitted from the light emitting layer 14. If it is larger than twice, the number of transmission modes and reflection modes is sufficiently increased, which is preferable. Moreover, it is preferable that the period of each convex part 2c is below half of the coherent length of the light emitted from the light emitting layer 14.

本実施形態においては、仮想の三角格子をなす正三角形の一辺の長さが４６０ｎｍとなっており、各凸部２ｃの周期は４６０ｎｍである。発光層１４から発せられる光の波長は４５０ｎｍであり、III族窒化物半導体層の屈折率が２．４であることから、その光学波長は１８７．５ｎｍである。また、発光層１４から発せられる光の半値幅は２７ｎｍであることから、当該光のコヒーレント長は、７５００ｎｍである。すなわち、垂直化モスアイ面２ａの周期は、発光層１４の光学波長の２倍より大きく、かつ、コヒーレント長の半分以下となっている。   In the present embodiment, the length of one side of the regular triangle forming the virtual triangular lattice is 460 nm, and the period of each convex portion 2c is 460 nm. Since the wavelength of light emitted from the light emitting layer 14 is 450 nm and the refractive index of the group III nitride semiconductor layer is 2.4, the optical wavelength is 187.5 nm. Moreover, since the half width of the light emitted from the light emitting layer 14 is 27 nm, the coherent length of the light is 7500 nm. That is, the period of the verticalized moth-eye surface 2a is greater than twice the optical wavelength of the light emitting layer 14 and less than or equal to half the coherent length.

本実施形態においては、図３（ｃ）に示すように、垂直化モスアイ面２ａの各凸部２ｃは、平坦部２ｂから上方へ伸びる側面２ｄと、側面２ｄの上端から凸部２ｃの中心側へ湾曲して伸びる湾曲部２ｅと、湾曲部２ｅと連続的に形成される平坦な上面２ｆとを有する。後述するように、側面２ｄと上面２ｆの会合部により角が形成された湾曲部２ｅ形成前の凸部２ｃのウエットエッチングにより、角を落とすことで湾曲部２ｅが形成される。尚、平坦な上面２ｆが消失して凸部２ｃの上側全体が湾曲部２ｅとなるまでウェットエッチングを施すようにしても差し支えない。本実施形態においては、具体的に、各凸部２ｃは、基端部の直径が３８０ｎｍであり、高さは４００ｎｍとなっている。サファイア基板２の垂直化モスアイ面２ａは、各凸部２ｃの他は平坦部２ｂとなっている。   In the present embodiment, as shown in FIG. 3C, each convex portion 2c of the verticalized moth-eye surface 2a includes a side surface 2d extending upward from the flat portion 2b, and a center side of the convex portion 2c from the upper end of the side surface 2d. And a curved upper surface 2f formed continuously with the curved portion 2e. As will be described later, the curved portion 2e is formed by dropping the corners by wet etching of the convex portion 2c before the curved portion 2e formed with the corners formed by the meeting portions of the side surface 2d and the upper surface 2f. Note that wet etching may be performed until the flat upper surface 2f disappears and the entire upper side of the convex portion 2c becomes the curved portion 2e. In this embodiment, specifically, each convex part 2c has a base end diameter of 380 nm and a height of 400 nm. The vertical moth-eye surface 2a of the sapphire substrate 2 is a flat portion 2b in addition to the convex portions 2c.

ここで、ＬＥＤ素子１用のサファイア基板２の作製方法について説明する。本実施形態の作製方法は、マスク層形成工程と、レジスト膜形成工程と、パターン形成工程と、残膜除去工程と、レジスト変質工程と、マスク層のエッチング工程と、サファイア基板のエッチング工程と、マスク層除去工程と、湾曲部形成工程と、を含んでいる。   Here, a method for producing the sapphire substrate 2 for the LED element 1 will be described. The manufacturing method of this embodiment includes a mask layer forming step, a resist film forming step, a pattern forming step, a residual film removing step, a resist alteration step, a mask layer etching step, and a sapphire substrate etching step, A mask layer removing step and a curved portion forming step.

まず、加工前のサファイア基板２を準備し、エッチングに先立ってサファイア基板２を所定の洗浄液で洗浄しておく。次いで、サファイア基板２にマスク層を形成する（マスク層形成工程）。本実施形態においては、マスク層は、サファイア基板２上のＳｉＯ_２層と、ＳｉＯ_２層上のＮｉ層と、を有している。尚、マスク層は、単層とすることもできる。マスク層は、スパッタリング法、真空蒸着法、ＣＶＤ法等により形成される。 First, a sapphire substrate 2 before processing is prepared, and the sapphire substrate 2 is cleaned with a predetermined cleaning liquid prior to etching. Next, a mask layer is formed on the sapphire substrate 2 (mask layer forming step). In this embodiment, the mask layer has a SiO ₂ layer on the sapphire substrate 2 and a Ni layer on the SiO ₂ layer. The mask layer may be a single layer. The mask layer is formed by a sputtering method, a vacuum evaporation method, a CVD method, or the like.

次に、マスク層上にレジスト膜を形成する（レジスト膜形成工程）。本実施形態においては、レジスト膜として例えばエポキシ樹脂等の熱可塑性樹脂が用いられ、スピンコート法により均一な厚さに形成される。レジスト膜としては、熱可塑性樹脂の他、例えば光硬化性樹脂を用いることもできる。   Next, a resist film is formed on the mask layer (resist film forming step). In the present embodiment, a thermoplastic resin such as an epoxy resin is used as the resist film, and the resist film is formed to have a uniform thickness by a spin coating method. As the resist film, for example, a photocurable resin can be used in addition to the thermoplastic resin.

そして、レジスト膜をサファイア基板２ごと加熱して軟化させ、モールドでレジスト膜をプレスする。モールドの接触面には凹凸構造が形成されており、レジスト膜が凹凸構造に沿って変形する。この後、プレス状態を保ったまま、レジスト膜をサファイア基板２ごと冷却して硬化させる。そして、モールドをレジスト膜から離隔することにより、レジスト膜に凹凸構造が転写される（パターン形成工程）。本実施形態においては、凹凸構造の周期は４６０ｎｍである。また、本実施形態においては、凹凸構造の凸部の直径は１００ｎｍ以上３００ｎｍ以下となっており、例えば２３０ｎｍである。また、凸部の高さは１００ｎｍ以上３００ｎｍ以下となっており、例えば２５０ｎｍである。この状態で、レジスト膜の凹部には残膜が形成されている。   Then, the resist film is heated and softened together with the sapphire substrate 2, and the resist film is pressed with a mold. An uneven structure is formed on the contact surface of the mold, and the resist film is deformed along the uneven structure. Thereafter, the resist film is cooled and cured together with the sapphire substrate 2 while keeping the pressed state. Then, by separating the mold from the resist film, the concavo-convex structure is transferred to the resist film (pattern forming step). In this embodiment, the period of the concavo-convex structure is 460 nm. Moreover, in this embodiment, the diameter of the convex part of an uneven structure is 100 nm or more and 300 nm or less, for example, 230 nm. Further, the height of the convex portion is not less than 100 nm and not more than 300 nm, for example, 250 nm. In this state, a residual film is formed in the concave portion of the resist film.

以上のようにレジスト膜が形成されたサファイア基板２を、プラズマエッチング装置の基板保持台に取り付ける。そして、例えばプラズマアッシングにより残膜を取り除いてマスク層を露出させる（残膜除去工程）。本実施形態においては、プラズマアッシングの処理ガスとしてＯ_２ガスが用いられる。 The sapphire substrate 2 on which the resist film is formed as described above is attached to the substrate holding table of the plasma etching apparatus. Then, for example, the residual film is removed by plasma ashing to expose the mask layer (residual film removing step). In the present embodiment, O ₂ gas is used as a processing gas for plasma ashing.

そして、レジスト膜を変質用条件にてプラズマに曝して、レジスト膜を変質させてエッチング選択比を高くする（レジスト変質工程）。本実施形態においては、レジスト膜の変質用の処理ガスとして、Ａｒガスが用いられる。また、本実施形態においては、変質用条件として、プラズマをサファイア基板２側に誘導するためのプラズマエッチング装置における電源のバイアス出力が、後述のエッチング用条件よりも低くなるよう設定される。   Then, the resist film is exposed to plasma under alteration conditions to alter the resist film and increase the etching selectivity (resist alteration step). In the present embodiment, Ar gas is used as a process gas for modifying the resist film. In the present embodiment, as the condition for alteration, the bias output of the power source in the plasma etching apparatus for inducing plasma to the sapphire substrate 2 side is set to be lower than the etching condition described later.

この後、エッチング用条件にてプラズマに曝し、エッチング選択比が高くなったレジスト膜をマスクとしてマスク層のエッチングを行う（マスク層のエッチング工程）。本実施形態においては、レジスト膜のエッチング用の処理ガスとして、Ａｒガスが用いられる。これにより、マスク層にパターンが形成される。   Thereafter, the mask layer is etched using the resist film exposed to plasma under the etching conditions and having a high etching selectivity (mask layer etching process). In this embodiment, Ar gas is used as a processing gas for etching the resist film. Thereby, a pattern is formed in the mask layer.

ここで、変質用条件とエッチング用条件について、処理ガス、アンテナ出力、バイアス出力等を適宜に変更できるが、本実施形態のように同一の処理ガスを用いてバイアス出力を変えることが好ましい。尚、エッチング用条件に対してバイアス出力を低くする他、アンテナ出力を低くしたり、ガス流量を少なくしても、レジストの硬化が可能である。   Here, the processing gas, the antenna output, the bias output, and the like can be changed as appropriate for the alteration condition and the etching condition, but it is preferable to change the bias output using the same processing gas as in this embodiment. In addition to lowering the bias output relative to the etching conditions, the resist can be cured even if the antenna output is reduced or the gas flow rate is reduced.

次に、マスク層をマスクとして、サファイア基板２のエッチングを行う（サファイア基板のエッチング工程）。本実施形態においては、マスク層上にレジスト膜が残った状態でエッチングが行われる。また、処理ガスとしてＢＣｌ_３ガス等の塩素系ガスを用いたプラズマエッチングが行われる。 Next, the sapphire substrate 2 is etched using the mask layer as a mask (sapphire substrate etching step). In this embodiment, etching is performed with the resist film remaining on the mask layer. Further, plasma etching is performed using a chlorine-based gas such as BCl ₃ gas as a processing gas.

そして、エッチングが進行していくと、サファイア基板２に垂直化モスアイ面２ａが形成される。本実施形態においては、垂直化モスアイ面２ａの凹凸構造の高さは、４００ｎｍである。尚、凹凸構造の高さを４００ｎｍより大きくすることもできる。ここで、凹凸構造の高さが、例えば３００ｎｍのように比較的浅くするのならば、レジスト膜が残留した状態でエッチングを終了しても差し支えない。   Then, as the etching proceeds, the verticalized moth-eye surface 2 a is formed on the sapphire substrate 2. In the present embodiment, the height of the concavo-convex structure of the verticalized moth-eye surface 2a is 400 nm. Note that the height of the concavo-convex structure can be made larger than 400 nm. Here, if the height of the concavo-convex structure is relatively shallow, for example, 300 nm, the etching may be finished with the resist film remaining.

この後、所定の剥離液を用いてサファイア基板２上に残ったマスク層を除去する（マスク層除去工程）。本実施形態においては、高温の硝酸を用いることでＮｉ層を除去した後、フッ化水素酸を用いてＳｉＯ_２層を除去する。尚、レジスト膜がマスク層上に残留していても、高温の硝酸でＮｉ層とともに除去することができるが、レジスト膜の残留量が多い場合はＯ_２アッシングにより予めレジスト膜を除去しておくことが好ましい。 Thereafter, the mask layer remaining on the sapphire substrate 2 is removed using a predetermined stripping solution (mask layer removing step). In this embodiment, after removing the Ni layer by using high-temperature nitric acid, the SiO ₂ layer is removed by using hydrofluoric acid. Even if the resist film remains on the mask layer, it can be removed together with the Ni layer with high-temperature nitric acid. However, if the residual amount of the resist film is large, the resist film is previously removed by O ₂ ashing. It is preferable.

そして、ウェットエッチングにより凸部２ｃの角を除去して湾曲部を形成する（湾曲部形成工程）。ここで、エッチング液は任意であるが、例えば１７０℃程度に加温したリン酸水溶液、いわゆる“熱リン酸”を用いることができる。尚、この湾曲部形成工程は、適宜省略することができる。以上の工程を経て、表面に凹凸構造を有するサファイア基板２が作製される。   Then, the curved portion is formed by removing the corners of the convex portion 2c by wet etching (curved portion forming step). Here, the etching solution is arbitrary, but for example, a phosphoric acid aqueous solution heated to about 170 ° C., so-called “hot phosphoric acid” can be used. In addition, this bending part formation process can be abbreviate | omitted suitably. Through the above steps, the sapphire substrate 2 having a concavo-convex structure on the surface is produced.

以上のように作製されたサファイア基板２の垂直化モスアイ面２ａに、III族窒化物半導体からなる半導体積層部１９をエピタキシャル成長させ（半導体形成工程）、ｐ側電極２７及びｎ側電極２８を形成する（電極形成工程）。この後、ダイシングにより複数のＬＥＤ素子１に分割することにより、ＬＥＤ素子１が製造される。   A semiconductor laminated portion 19 made of a group III nitride semiconductor is epitaxially grown on the vertical moth-eye surface 2a of the sapphire substrate 2 manufactured as described above (semiconductor forming step), and the p-side electrode 27 and the n-side electrode 28 are formed. (Electrode forming step). Then, the LED element 1 is manufactured by dividing into a plurality of LED elements 1 by dicing.

本実施形態においては、サファイア基板２の垂直化モスアイ面２ａ上にバッファ層１０、平坦化層１２、ｎ型ＧａＮ層１３、発光層１４、電子ブロック層１６、ｐ型ＧａＮ層１８の順にIII族窒化物半導体が積層されていく。サファイア基板２の表面に回折面をなす周期で凹部又は凸部が形成されている場合、通常の成長条件で平坦化層１２以降を成長させると、凹凸のピッチによりIII族窒化物半導体の結晶品質が大きく変化することが判明している。本願発明者らは、平坦化層１２の成長に先立って、平坦化層１２の成長条件よりもファセットの形成が促進される成長条件で複数の結晶核１１を成長させることにより、凹凸のピッチによるIII族窒化物半導体の結晶品質の変化を抑制することができることを見いだした。   In the present embodiment, the group III in the order of the buffer layer 10, the planarization layer 12, the n-type GaN layer 13, the light emitting layer 14, the electron block layer 16, and the p-type GaN layer 18 on the vertical moth-eye surface 2 a of the sapphire substrate 2. Nitride semiconductors are stacked. When recesses or projections are formed on the surface of the sapphire substrate 2 with a period forming a diffractive surface, the crystal quality of the group III nitride semiconductor is increased by the pitch of the recesses and projections when the planarizing layer 12 and subsequent layers are grown under normal growth conditions Has been found to change significantly. Prior to the growth of the planarization layer 12, the inventors of the present application grow a plurality of crystal nuclei 11 under growth conditions that promote facet formation rather than the growth conditions of the planarization layer 12, thereby increasing the pitch of the unevenness. It was found that the change in crystal quality of group III nitride semiconductors can be suppressed.

具体的に、各結晶核１１は、図１に示すように、ファセット面からなる複数の側面１１ａと、平坦な上面１１ｂと、を有する。本実施形態においては、上面１１ｂはＧａＮのｃ面である。各結晶核１１は、平面視にて六角形を呈し、断面にて台形を呈する。図５に示すように、各結晶核１１は、それぞれ、少なくとも１つの凸部２ｃを内包するよう形成される。また、各結晶核１１は互いに離間して形成され、平坦化層１２の形成前は、バッファ層１０の平面部分及び一部の凸部２ｃは露出した状態である。   Specifically, as shown in FIG. 1, each crystal nucleus 11 has a plurality of side surfaces 11 a made of facets and a flat upper surface 11 b. In the present embodiment, the upper surface 11b is a c-plane of GaN. Each crystal nucleus 11 has a hexagonal shape in plan view and a trapezoidal shape in cross section. As shown in FIG. 5, each crystal nucleus 11 is formed so as to include at least one convex portion 2c. Further, the crystal nuclei 11 are formed apart from each other, and before the planarization layer 12 is formed, the planar portion of the buffer layer 10 and some of the convex portions 2c are exposed.

図４は、III族窒化物半導体の成長初期における成長温度の変化を示すチャートの一例である。
図４に示すように、本実施形態においては、平坦化層１２の成長温度よりも低い温度でバッファ層１０を成長する。この後、バッファ層１０の成長温度よりも高く、平坦化層１２の成長温度より低い温度で各結晶核１１を成長させる。各結晶核１１の成長後、平坦化層１２を成長させる。尚、ファセット形成に有利な成長条件とするには、リアクタ内の温度を低くする、リアクタ内の圧力を高くする、ＮＨ_３の供給量を少なくする、（ＣＨ_３）_３Ｇａの供給量を少なくする、V/III比を低くする等が考えられる。各結晶核１１を所定の条件で設けることにより、凸部２ｃの周期の影響を受けることなく、半導体積層部１９を良好な結晶品質とすることができる。 FIG. 4 is an example of a chart showing a change in growth temperature in the early stage of growth of the group III nitride semiconductor.
As shown in FIG. 4, in this embodiment, the buffer layer 10 is grown at a temperature lower than the growth temperature of the planarization layer 12. Thereafter, each crystal nucleus 11 is grown at a temperature higher than the growth temperature of the buffer layer 10 and lower than the growth temperature of the planarization layer 12. After each crystal nucleus 11 is grown, a planarization layer 12 is grown. In order to make growth conditions advantageous for facet formation, the temperature in the reactor is decreased, the pressure in the reactor is increased, the supply amount of NH ₃ is decreased, and the supply amount of (CH ₃ ) ₃ Ga is decreased. It may be possible to reduce the V / III ratio. By providing each crystal nucleus 11 under a predetermined condition, the semiconductor stacked portion 19 can be made to have good crystal quality without being affected by the period of the convex portion 2c.

バッファ層１０は、例えば、所定時間、V/III比を１０１６、リアクタ内の温度を５４０℃に保ちながら、ＮＨ_３を２２００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを２０ｓｃｃｍ供給することにより形成することができる。各結晶核１１は、例えば、所定時間、V/III比を１０１６、リアクタ内の温度を９５０℃に保ちながら、ＮＨ_３を２２００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを２０ｓｃｃｍ供給することにより形成することができる。また、平坦化層１２は、例えば、所定時間、V/III比を１０１６、リアクタ内の温度を１０４０℃に保ちながら、ＮＨ_３を８０００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを４５ｓｃｃｍ供給することにより形成することができる。すなわち、各結晶核１１の成長条件は、バッファ層１０の成長条件に対して、リアクタ内の温度を高くすることのみによっても対応可能である。また、平坦化層１２の成長条件は、各結晶核１１の成長条件に対して、V/III比を変更することなくＮＨ_３及び（ＣＨ_３）_３Ｇａの供給量を多くするとともに、リアクタ内の温度を高くすることによって対応可能である。 The buffer layer 10 can be formed, for example, by supplying NH ₃ at 2200 sccm and (CH ₃ ) ₃ Ga at 20 sccm while maintaining the V / III ratio at 1016 and the temperature in the reactor at 540 ° C. for a predetermined time. . Each crystal nucleus 11 can be formed, for example, by supplying NH ₃ at 2200 sccm and (CH ₃ ) ₃ Ga at 20 sccm while maintaining the V / III ratio at 1016 and the temperature in the reactor at 950 ° C. for a predetermined time. it can. The planarization layer 12 is formed, for example, by supplying NH ₃ at 8000 sccm and (CH ₃ ) ₃ Ga at 45 sccm while maintaining the V / III ratio at 1016 and the reactor temperature at 1040 ° C. for a predetermined time. be able to. In other words, the growth conditions of each crystal nucleus 11 can be met only by increasing the temperature in the reactor with respect to the growth conditions of the buffer layer 10. Further, the growth condition of the planarization layer 12 is such that the supply amount of NH ₃ and (CH ₃ ) ₃ Ga is increased without changing the V / III ratio with respect to the growth condition of each crystal nucleus 11, and in the reactor This can be dealt with by increasing the temperature.

ここで、サファイア基板２の表面に凸部２ｃが形成された状態で、互いに離隔した結晶核１１が形成されることを複数の試料体Ａ−Ｆにより確認した。全ての試料体について、サファイア基板２の凸部２ｃの高さは４００ｎｍ、周期は４６０ｎｍとした。
試料体Ａは、V/III比を１０１６、リアクタ内の温度を９００℃に保ちながら、ＮＨ_３を２２００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを２０ｓｃｃｍ供給することにより作成した。試料体Ｂは、V/III比を１０１６、リアクタ内の温度を９５０℃に保ちながら、ＮＨ_３を２２００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを２０ｓｃｃｍ供給することにより作成した。試料体Ｃは、V/III比を１０１６、リアクタ内の温度を９６５℃に保ちながら、ＮＨ_３を２２００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを２０ｓｃｃｍ供給することにより作成した。試料体Ｄは、V/III比を１０１６、リアクタ内の温度を９８０℃に保ちながら、ＮＨ_３を２２００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを２０ｓｃｃｍ供給することにより作成した。試料体Ｅは、V/III比を１０１６、リアクタ内の温度を９００℃に保ちながら、ＮＨ_３を１１００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを１０ｓｃｃｍ供給することにより作成した。試料体Ｆは、V/III比を５０８、リアクタ内の温度を９００℃に保ちながら、ＮＨ_３を１１００ｓｃｃｍ、（ＣＨ_３）_３Ｇａを２０ｓｃｃｍ供給することにより作成した。 Here, it was confirmed by a plurality of sample bodies A-F that crystal nuclei 11 separated from each other were formed in a state in which the convex portion 2 c was formed on the surface of the sapphire substrate 2. For all the sample bodies, the height of the convex portion 2c of the sapphire substrate 2 was 400 nm, and the period was 460 nm.
Sample A was prepared by supplying 2200 sccm of NH ₃ and 20 sccm of (CH ₃ ) ₃ Ga while maintaining the V / III ratio at 1016 and the temperature in the reactor at 900 ° C. Sample B was prepared by supplying 2200 sccm of NH ₃ and 20 sccm of (CH ₃ ) ₃ Ga while maintaining the V / III ratio at 1016 and the temperature in the reactor at 950 ° C. Sample body C was prepared by supplying NH ₃ at 2200 sccm and (CH ₃ ) ₃ Ga at 20 sccm while maintaining the V / III ratio at 1016 and the temperature in the reactor at 965 ° C. The sample body D was prepared by supplying NH ₃ at 2200 sccm and (CH ₃ ) ₃ Ga at 20 sccm while maintaining the V / III ratio at 1016 and the temperature in the reactor at 980 ° C. The sample body E was prepared by supplying 1100 sccm of NH ₃ and 10 sccm of (CH ₃ ) ₃ Ga while maintaining the V / III ratio at 1016 and the temperature in the reactor at 900 ° C. The sample body F was prepared by supplying 1100 sccm of NH ₃ and 20 sccm of (CH ₃ ) ₃ Ga while maintaining the V / III ratio at 508 and the temperature in the reactor at 900 ° C.

図６は試料体ＡのＳＥＭ画像を、図７は試料体ＢのＳＥＭ画像を、図８は試料体ＣのＳＥＭ画像を、図９は試料体ＤのＳＥＭ画像を、図１０は試料体ＥのＳＥＭ画像を、図１１は試料体ＦのＳＥＭ画像をそれぞれ示す。
図６から図９に示すように、結晶核１１の成長温度が高くなるにつれて、結晶核１１の高さ及び平面視の大きさが大きくなり、結晶核１１の密度は小さくなる。具体的に、試料体Ａの各結晶核１１の高さは２００ｎｍ〜４００ｎｍ、平面視の大きさは平均１４μｍ^２であり、結晶核１１に内包されず露出した状態の凸部２ｃの割合は全体の７％であり、サファイア基板２側の表面で各結晶核１１に覆われた面積の割合は３９％であった。また、試料体Ｂの各結晶核１１の高さは７８０ｎｍ〜８２０ｎｍ、平面視の大きさは平均５３μｍ^２であり、結晶核１１に内包されず露出した状態の凸部２ｃの割合は全体の２７％であり、サファイア基板２側の表面で各結晶核１１に覆われた面積の割合は２０％であった。また、試料体Ｃの各結晶核１１の高さは９８０ｎｍ〜１２００ｎｍ、平面視の大きさは平均７６μｍ^２であり、結晶核１１に内包されず露出した状態の凸部２ｃの割合は６１％であり、サファイア基板２側の表面で各結晶核１１に覆われた面積の割合は１７％であった。また、試料体Ｄの各結晶核１１の高さは１５００ｎｍ〜１７００ｎｍ、平面視の大きさは平均１０６μｍ^２であり、結晶核１１に内包されず露出した状態の凸部２ｃの割合は７６％であり、サファイア基板２側の表面で各結晶核１１に覆われた面積の割合は１６％であった。この結果、結晶核１１の成長温度を高くすると、結晶核１１に内包されずに露出した状態の凸部２ｃの割合が増大するとともに、サファイア基板２側の表面で各結晶核１１に覆われた面積の割合が減少することが理解される。 6 is an SEM image of the sample body A, FIG. 7 is an SEM image of the sample body B, FIG. 8 is an SEM image of the sample body C, FIG. 9 is an SEM image of the sample body D, and FIG. FIG. 11 shows an SEM image of the sample body F, respectively.
As shown in FIGS. 6 to 9, as the growth temperature of the crystal nucleus 11 increases, the height of the crystal nucleus 11 and the size in plan view increase, and the density of the crystal nucleus 11 decreases. Specifically, the height of each crystal nucleus 11 of the sample body A is 200 nm to 400 nm, the size in plan view is 14 μm ² on average, and the ratio of the convex portions 2 c in an exposed state without being included in the crystal nucleus 11 is the whole. The ratio of the area covered with each crystal nucleus 11 on the surface on the sapphire substrate 2 side was 39%. Further, the height of each crystal nucleus 11 of the sample body B is 780 nm to 820 nm, the size in plan view is 53 μm ² on average, and the ratio of the convex portions 2 c in an exposed state without being included in the crystal nucleus 11 is 27 in the whole. The ratio of the area covered with each crystal nucleus 11 on the surface on the sapphire substrate 2 side was 20%. In addition, the height of each crystal nucleus 11 of the sample body C is 980 nm to 1200 nm, the size in plan view is 76 μm ² on average, and the ratio of the protruding portion 2 c that is exposed without being included in the crystal nucleus 11 is 61%. The ratio of the area covered with each crystal nucleus 11 on the surface on the sapphire substrate 2 side was 17%. Further, the height of each crystal nucleus 11 of the sample body D is 1500 nm to 1700 nm, the average size in plan view is 106 μm ² , and the ratio of the convex portion 2 c exposed without being included in the crystal nucleus 11 is 76%. The ratio of the area covered with each crystal nucleus 11 on the surface on the sapphire substrate 2 side was 16%. As a result, when the growth temperature of the crystal nuclei 11 is increased, the ratio of the convex portions 2c exposed without being included in the crystal nuclei 11 is increased, and the surface of the sapphire substrate 2 is covered with each crystal nuclei 11. It is understood that the area percentage decreases.

また、図６及び図１０に示すように、結晶核１１の成長レートを遅くすることにより、結晶核１１の高さ及び平面視の大きさが大きくなり、結晶核１１の密度は小さくなる。また、結晶核１１の成長レートを遅くすると、結晶核１１に内包されずに露出した状態の凸部２ｃの割合が増大するとともに、サファイア基板２側の表面で各結晶核１１に覆われた面積の割合が減少する。   Further, as shown in FIGS. 6 and 10, by slowing the growth rate of the crystal nuclei 11, the height of the crystal nuclei 11 and the size in plan view are increased, and the density of the crystal nuclei 11 is decreased. Further, when the growth rate of the crystal nuclei 11 is slowed, the ratio of the convex portions 2c exposed without being included in the crystal nuclei 11 increases, and the area covered with each crystal nuclei 11 on the surface on the sapphire substrate 2 side. The percentage of decrease.

また、図６及び図１１に示すように、結晶核１１の成長時のV/III比を小さくすることにより、結晶核１１の高さ及び平面視の大きさが大きくなり、結晶核１１の密度は小さくなる。また、結晶核１１の成長レートを遅くすると、結晶核１１に内包されずに露出した状態の凸部２ｃの割合が増大するとともに、サファイア基板２側の表面で各結晶核１１に覆われた面積の割合が減少する。   Further, as shown in FIGS. 6 and 11, by reducing the V / III ratio during the growth of the crystal nucleus 11, the height of the crystal nucleus 11 and the size in plan view are increased, and the density of the crystal nucleus 11 is increased. Becomes smaller. Further, when the growth rate of the crystal nuclei 11 is slowed, the ratio of the convex portions 2c exposed without being included in the crystal nuclei 11 increases, and the area covered with each crystal nuclei 11 on the surface on the sapphire substrate 2 side. The percentage of decrease.

図１２は、結晶核を形成した試料体と結晶核を形成しない試料体について、凸部のピッチと貫通転位密度の関係を示すグラフである。結晶核を形成した試料体として前述の試料体Ｂを図４に示すような温度条件で作製した。具体的には、クリーニング工程Ｓ１、バッファ層成長工程Ｓ２、結晶核形成工程Ｓ３、平坦化層形成工程Ｓ４を経て作製した。各工程の温度条件や成長時間は任意であるが、試料体作製における具体的な温度及び時間は次の通りである。クリーニング工程Ｓ１では、１０分間、リアクタ内の温度を１０００℃に保った。また、バッファ層成長工程Ｓ２では、２分間、リアクタ内の温度を５４０℃としてバッファ層１０を成長させた。また、結晶核形成工程Ｓ３では、３０分間、リアクタ内の温度を９５０℃として各結晶核１１を成長させた。また、平坦化層形成工程Ｓ４では、６０分間、リアクタ内の温度１０４０℃として平坦化層１２を成長させた。また、結晶核を形成しない試料体Ｇについては、図１３に示すように、バッファ層形成工程Ｓ２の後、結晶核形成工程Ｓ３を経ることなく、平坦化層形成工程Ｓ４へ移行させた。尚、バッファ層１０及び平坦化層１２の成長条件は、結晶核を形成した試料体Ｂと同様とした。   FIG. 12 is a graph showing the relationship between the pitch of convex portions and the threading dislocation density for a sample body in which crystal nuclei are formed and a sample body in which crystal nuclei are not formed. As a sample body in which crystal nuclei were formed, the above-mentioned sample body B was produced under the temperature conditions as shown in FIG. Specifically, it was manufactured through a cleaning step S1, a buffer layer growth step S2, a crystal nucleus formation step S3, and a planarization layer formation step S4. Although the temperature conditions and growth time of each process are arbitrary, the specific temperature and time in sample body preparation are as follows. In the cleaning step S1, the temperature in the reactor was kept at 1000 ° C. for 10 minutes. In the buffer layer growth step S2, the buffer layer 10 was grown at a temperature in the reactor of 540 ° C. for 2 minutes. In the crystal nucleus forming step S3, each crystal nucleus 11 was grown at a temperature in the reactor of 950 ° C. for 30 minutes. In the planarization layer forming step S4, the planarization layer 12 was grown at a temperature in the reactor of 1040 ° C. for 60 minutes. Further, as shown in FIG. 13, the sample body G that does not form crystal nuclei was transferred to the planarization layer forming step S4 without passing through the crystal nucleation step S3 after the buffer layer forming step S2. The growth conditions of the buffer layer 10 and the planarization layer 12 were the same as those of the sample body B in which crystal nuclei were formed.

図１２に示すように、結晶核１１を形成した場合、凸部２ｃのピッチによらず貫通転位密度はほぼ一定となった。これに対し、結晶核１１を形成しない場合は、凸部２ｃのピッチが短くなるほど貫通転位密度が大きくなった。結晶核１１を形成しない場合に貫通転位密度が大きくなる理由は、凸部２ｃが存在することにより平坦化層１２のＧａ原子のマイグレーションが阻害され、この結果、小さな核が高密度で形成され、低転位化が困難となるためと考えられる。   As shown in FIG. 12, when the crystal nuclei 11 were formed, the threading dislocation density was almost constant regardless of the pitch of the protrusions 2c. On the other hand, when the crystal nuclei 11 were not formed, the threading dislocation density increased as the pitch of the convex portions 2c was shortened. The reason why the threading dislocation density increases when the crystal nuclei 11 are not formed is that the migration of Ga atoms in the planarization layer 12 is hindered by the presence of the convex portions 2c, and as a result, small nuclei are formed at a high density. This is thought to be because it is difficult to reduce the dislocation.

また、結晶核１１と平坦化層１２について酸素濃度を測定したところ、どの試料体についても、結晶核１１の方が平坦化層１２よりも酸素濃度が高かった。具体的に、結晶核１１については１×１０^１７／ｃｍ^３以上の酸素が検出されたが、平坦化層１２については酸素が検出されなかった。測定にあたって、酸素の検出限界が５×１０^１６／ｃｍ^３である装置を用いたことから、平坦化層１２の酸素濃度は５×１０^１６／ｃｍ^３未満であるということができる。すなわち、半導体積層部１９の成長時に結晶核１１を用いたか否かについては、半導体積層部１９中の酸素濃度を調べることにより知ることができる。 Further, when the oxygen concentration was measured for the crystal nuclei 11 and the flattening layer 12, the oxygen concentration was higher in the crystal nuclei 11 than in the flattening layer 12 in any sample body. Specifically, oxygen of 1 × 10 ¹⁷ / cm ³ or more was detected for the crystal nucleus 11, but oxygen was not detected for the planarization layer 12. In the measurement, an apparatus having an oxygen detection limit of 5 × 10 ¹⁶ / cm ³ was used. Therefore, it can be said that the oxygen concentration of the planarization layer 12 is less than 5 × 10 ¹⁶ / cm ³ . That is, whether or not the crystal nucleus 11 is used during the growth of the semiconductor multilayer portion 19 can be determined by examining the oxygen concentration in the semiconductor multilayer portion 19.

図１４は、各結晶核の高さの最大値と貫通転位密度の関係を示すグラフである。各結晶核１１の高さと貫通転位密度の関係について、結晶核１１が形成されておらず各結晶核１１の高さを０ｎｍと見ることのできる試料体Ｇと、各結晶核１１の高さが２００ｎｍ〜４００ｎｍの試料体Ａと、各結晶核１１の高さが７８０ｎｍ〜８２０ｎｍの試料体Ｂと、各結晶核１１の高さが９８０ｎｍ〜１２００ｎｍの試料体Ｃと、各結晶核１１の高さが１５００ｎｍ〜１７００ｎｍの試料体Ｄと、を用いて調査した。
図１４に示すように、各結晶核１１の少なくとも１つが、凸部２ｃよりも高く形成されると、貫通転位密度が十分に低くなることが理解される。 FIG. 14 is a graph showing the relationship between the maximum height of each crystal nucleus and the threading dislocation density. Regarding the relationship between the height of each crystal nucleus 11 and the threading dislocation density, the sample body G in which the crystal nucleus 11 is not formed and the height of each crystal nucleus 11 can be regarded as 0 nm, and the height of each crystal nucleus 11 are Sample A having a thickness of 200 nm to 400 nm, Sample B having a height of each crystal nucleus 11 of 780 nm to 820 nm, Sample C having a height of each crystal nucleus 11 of 980 nm to 1200 nm, and the height of each crystal nucleus 11 Was investigated using a sample body D of 1500 nm to 1700 nm.
As shown in FIG. 14, when at least one of the crystal nuclei 11 is formed higher than the convex portion 2c, it is understood that the threading dislocation density is sufficiently low.

また、各試料体Ａ−Ｄ，Ｇについて、半導体積層部１９の厚さが３．０μｍで平坦となっているか否か観察したところ、各結晶核１１の高さが０ｎｍ、２００ｎｍ〜４００ｎｍ及び７８０〜８２０ｎｍの試料体Ａ，Ｂ，Ｇについては平坦であったが、高さが９８０ｎｍ〜１２００ｎｍの試料体Ｃについて僅かに表面ピットが確認され、高さが１５００ｎｍ〜１７００ｎｍの試料体Ｄについて多くの表面ピットが確認された。これにより、半導体積層部１９の平坦性の観点からは、各結晶核の高さが９００ｎｍ以下であることが好ましい。   In addition, for each of the sample bodies A to D and G, it was observed whether or not the thickness of the semiconductor laminated portion 19 was 3.0 μm and was flat, and the height of each crystal nucleus 11 was 0 nm, 200 nm to 400 nm, and 780. The sample bodies A, B, and G of ˜820 nm were flat, but a slight surface pit was confirmed for the sample body C having a height of 980 nm to 1200 nm, and a lot of sample bodies D having a height of 1500 nm to 1700 nm were observed. A surface pit was confirmed. Thereby, from the viewpoint of flatness of the semiconductor stacked portion 19, the height of each crystal nucleus is preferably 900 nm or less.

以上説明したように、平坦化層１２を形成する前に、結晶核１１を形成するようにしたので、凸部２ｃの周期によらず、半導体積層部１９の貫通転位密度をほぼ一定とすることができる。特に、本実施形態のように、凸部２ｃの周期が１０００ｎｍ以下のときに、比較的大きな貫通転位密度の低減効果を得ることができる。   As described above, since the crystal nuclei 11 are formed before the planarization layer 12 is formed, the threading dislocation density of the semiconductor stacked portion 19 is made substantially constant regardless of the period of the convex portions 2c. Can do. In particular, as in this embodiment, when the period of the protrusions 2c is 1000 nm or less, a relatively large threading dislocation density reduction effect can be obtained.

特に本実施形態においては、各結晶核１１の上面が平坦に形成されているので、平坦化層１２が平坦となるまでの厚さを小さくすることができる。また、各結晶核１１が離間して形成されているので、基板上の結晶核の密度が小さく、転位の発生源が少ないために、続いて形成される平坦化層１２の欠陥密度を低減することができる。   In particular, in this embodiment, since the upper surface of each crystal nucleus 11 is formed flat, the thickness until the flattening layer 12 becomes flat can be reduced. Further, since the crystal nuclei 11 are formed apart from each other, the density of crystal nuclei on the substrate is small and the number of dislocation generation sources is small, so that the defect density of the subsequently formed planarization layer 12 is reduced. be able to.

尚、前記実施形態においては、ＬＥＤ素子１がフリップチップ型のものを示したが、例えば図１５に示すように、フェイスアップ型のＬＥＤ素子１０１であってもよいことは勿論である。このＬＥＤ素子１０１の半導体積層部１１９は、バッファ層１１０、結晶核１１１、平坦化層１１２、ｎ型ＧａＮ層１１３、発光層１１４、電子ブロック層１１６、ｐ型ＧａＮ層１１８をサファイア基板１０２側からこの順に有している。ｐ型ＧａＮ層１１８上にはｐ側電極１２７が形成されるとともに、ｎ型ＧａＮ層１１３上にはｎ側電極１２８が形成されている。   In the above-described embodiment, the flip-chip type LED element 1 is shown. However, for example, as shown in FIG. 15, a face-up type LED element 101 may be used. The semiconductor stacked portion 119 of the LED element 101 includes a buffer layer 110, a crystal nucleus 111, a planarization layer 112, an n-type GaN layer 113, a light emitting layer 114, an electron blocking layer 116, and a p-type GaN layer 118 from the sapphire substrate 102 side. It has in this order. A p-side electrode 127 is formed on the p-type GaN layer 118 and an n-side electrode 128 is formed on the n-type GaN layer 113.

図１５のＬＥＤ素子１０１においては、サファイア基板１０２の表面は垂直化モスアイ面１０２ａをなす。サファイア基板１０２の表面は、平坦部１０２ｂと、平坦部１０２ｂに周期的に形成された複数の凸部１０２ｃと、が形成されている。ｐ側電極１２７は、ｐ型ＧａＮ層１１８上に形成される拡散電極１２１と、拡散電極１２１上の一部に形成されるパッド電極１２２と、を有している。ｎ側電極１２８は、ｐ型ＧａＮ層１１８からｎ型ＧａＮ層１１３をエッチングして、露出したｎ型ＧａＮ層１１３上に形成される。   In the LED element 101 of FIG. 15, the surface of the sapphire substrate 102 forms a verticalized moth-eye surface 102a. On the surface of the sapphire substrate 102, a flat portion 102b and a plurality of convex portions 102c periodically formed on the flat portion 102b are formed. The p-side electrode 127 includes a diffusion electrode 121 formed on the p-type GaN layer 118 and a pad electrode 122 formed on a part of the diffusion electrode 121. The n-side electrode 128 is formed on the exposed n-type GaN layer 113 by etching the n-type GaN layer 113 from the p-type GaN layer 118.

図１５に示すように、サファイア基板１０２の裏面側には、誘電体多層膜１２４が形成されている。誘電体多層膜１２４は、屈折率の異なる第１材料と第２材料のペアを複数繰り返して構成される。誘電体多層膜１２４は金属層であるＡｌ層１２６により被覆される。この発光素子１０１においては、誘電体多層膜１２４及びＡｌ層１２６が反射部をなしており、発光層１１４から発せられ垂直化モスアイ面１０２ａを回折作用によって透過した光を当該反射部で反射する。そして、回折作用により透過した光を回折面１０２ａに再入射させて、回折面１０２ａにて再び回折作用を利用して透過させることにより、複数のモードで光を素子外部へ取り出すことができる。   As shown in FIG. 15, a dielectric multilayer film 124 is formed on the back side of the sapphire substrate 102. The dielectric multilayer film 124 is configured by repeating a plurality of pairs of a first material and a second material having different refractive indexes. The dielectric multilayer film 124 is covered with an Al layer 126 that is a metal layer. In the light emitting element 101, the dielectric multilayer film 124 and the Al layer 126 form a reflecting portion, and light emitted from the light emitting layer 114 and transmitted through the vertical moth-eye surface 102a by the diffraction action is reflected by the reflecting portion. Then, the light transmitted by the diffractive action is re-incident on the diffractive surface 102a, and is transmitted again by using the diffractive action on the diffractive surface 102a, so that the light can be extracted outside the element in a plurality of modes.

以上のように構成されたＬＥＤ素子１０１においても、平坦化層１１２を形成する前に、結晶核１１１を形成するようにしたので、凸部１０２ｃの周期によらず、半導体積層部１１９の貫通転位密度をほぼ一定とすることができる。   Also in the LED element 101 configured as described above, since the crystal nuclei 111 are formed before the planarization layer 112 is formed, the threading dislocation of the semiconductor stacked portion 119 is performed regardless of the period of the convex portion 102c. The density can be made almost constant.

また、前記実施形態においては、ＬＥＤ素子１の基板としてサファイア基板２を用いたものを示したが、他の基板であってもよいことは勿論ある。また、結晶核１１を形成した後、ｕ−ＧａＮの平坦化層１２、ｎ型ＧａＮ層１３の順に形成していくものを示したが、例えば、結晶核１１を形成した後、ｎ型ＧａＮ層１３を形成するようにしてもよく、この場合はｎ型ＧａＮ層１３が平坦化層としての役割も果たす。   Moreover, in the said embodiment, although what used the sapphire substrate 2 as a board | substrate of the LED element 1 was shown, of course, another board | substrate may be sufficient. In addition, after the crystal nucleus 11 is formed, the u-GaN planarization layer 12 and the n-type GaN layer 13 are sequentially formed. For example, after the crystal nucleus 11 is formed, the n-type GaN layer is formed. 13 may be formed. In this case, the n-type GaN layer 13 also serves as a planarizing layer.

以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。   While the embodiments of the present invention have been described above, the embodiments described above do not limit the invention according to the claims. In addition, it should be noted that not all the combinations of features described in the embodiments are essential to the means for solving the problems of the invention.

１ ＬＥＤ素子
２ サファイア基板
２ａ 垂直化モスアイ面
２ｂ 平坦部
２ｃ 凸部
２ｄ 側面
２ｅ 湾曲部
２ｆ 上面
２ｇ 透過モスアイ面
２ｈ 平坦部
２ｉ 凸部
１０ バッファ層
１１ 結晶核
１２ 平坦化層
１３ ｎ型ＧａＮ層
１４ 発光層
１６ 電子ブロック層
１８ ｐ型ＧａＮ層
１９ 半導体積層部
２１ 拡散電極
２２ 誘電体多層膜
２２ａ ビアホール
２３ 金属電極
２４ 拡散電極
２５ 誘電体多層膜
２５ａ ビアホール
２６ 金属電極
２７ ｐ側電極
２８ ｎ側電極
１０１ ＬＥＤ素子
１０２ サファイア基板
１０２ａ 垂直化モスアイ面
１１０ バッファ層
１１１ 結晶核１１
１１２ 平坦化層
１１３ ｎ型ＧａＮ層
１１４ 発光層
１１６ 電子ブロック層
１１８ ｐ型ＧａＮ層
１１９ 半導体積層部
１２２ パッド電極
１２４ 誘電体多層膜
１２６ Ａｌ層
１２７ ｐ側電極
１２８ ｎ側電極 DESCRIPTION OF SYMBOLS 1 LED element 2 Sapphire substrate 2a Verticalization moth eye surface 2b Flat part 2c Protrusion part 2d Side surface 2e Curved part 2f Upper surface 2g Transmission moth eye surface 2h Flat part 2i Convex part 10 Buffer layer 11 Crystal nucleus 12 Flattening layer 13 n-type GaN layer 14 Light emitting layer 16 Electron blocking layer 18 p-type GaN layer 19 Semiconductor laminated portion 21 Diffusion electrode 22 Dielectric multilayer film 22a Via hole 23 Metal electrode 24 Diffusion electrode 25 Dielectric multilayer film 25a Via hole 26 Metal electrode 27 P side electrode 28 N side electrode 101 LED element 102 Sapphire substrate 102a Verticalized moth-eye surface 110 Buffer layer 111 Crystal nucleus 11
112 planarization layer 113 n-type GaN layer 114 light-emitting layer 116 electron block layer 118 p-type GaN layer 119 semiconductor laminated portion 122 pad electrode 124 dielectric multilayer 126 Al layer 127 p-side electrode 128 n-side electrode

Claims (4)

発光層を含みIII族窒化物半導体からなる半導体積層部を、前記発光層から発せられる光の光学波長より大きく当該光のコヒーレント長より小さい周期で凸部が形成された基板表面に成長させる発光素子の製造方法であって、
前記凸部を含む前記基板表面に沿ってバッファ層を形成し、
前記バッファ層上に、ファセット面を有し互いに離隔した複数の結晶核を、少なくとも１つの前記凸部を内包し、かつ、９００ｎｍ以下の高さに成長させ、
前記複数の結晶核が形成されたバッファ層上に平坦化層を成長させる発光素子の製造方法。 A light emitting device for growing a semiconductor stacked portion made of a group III nitride semiconductor including a light emitting layer on a substrate surface on which convex portions are formed with a period larger than an optical wavelength of light emitted from the light emitting layer and smaller than a coherent length of the light A manufacturing method of
Forming a buffer layer along the substrate surface including the protrusions;
A plurality of crystal nuclei having facet surfaces and spaced apart from each other are grown on the buffer layer so as to contain at least one of the convex portions and have a height of 900 nm or less.
A method for manufacturing a light emitting device, wherein a planarization layer is grown on the buffer layer in which the plurality of crystal nuclei are formed. 前記複数の結晶核は、平坦な上面を有する請求項１に記載の発光素子の製造方法。   The light emitting device manufacturing method according to claim 1, wherein the plurality of crystal nuclei have a flat upper surface. 前記バッファ層は、ＡｌＮをターゲットとするスパッタリングにより形成される請求項１または２に記載の発光素子の製造方法。   The method for manufacturing a light-emitting element according to claim 1, wherein the buffer layer is formed by sputtering using AlN as a target. 請求項１から３のいずれか１項に記載の発光素子の製造方法により製造され、
前記半導体積層部は、前記バッファ層と、前記複数の結晶核と、前記平坦化層と、を含み、
前記複数の結晶核は、前記平坦化層よりも酸素濃度が高い発光素子。 It is manufactured by the method for manufacturing a light emitting device according to any one of claims 1 to 3,
The semiconductor stack includes the buffer layer, the plurality of crystal nuclei, and the planarization layer,
The plurality of crystal nuclei is a light-emitting element having an oxygen concentration higher than that of the planarization layer.

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