JP2016103240A - Data processor and data processing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a data processor capable of process mapping to plural processor elements (PE) in a dynamic reconfiguration circuit constituted of the plural PEs having a power source shut-off mechanism to reduce leakage of electric power, and a data processing method.SOLUTION: When assigning processing to a computing unit 108, a task assignment section 104 assigns data processing to the computing unit 108 in circuit blocks 107a and 107b to reduce the period of time to supply the power source to the circuit blocks 107a to 107b as a power control area. The configuration information generation section 106 generates a piece of configuration information according to the assigned result.SELECTED DRAWING: Figure 1

Description

本発明は、複数の演算要素で構成される動的再構成可能なデータ処理装置に関する。   The present invention relates to a dynamically reconfigurable data processing apparatus including a plurality of arithmetic elements.

半導体製造技術の進歩による素子の微細化に伴い、膨大な数のトランジスタがＬＳＩ上に集積されるようになった。   With the miniaturization of devices due to advances in semiconductor manufacturing technology, an enormous number of transistors have been integrated on LSIs.

この微細化・トランジスタ数の増加に起因してスタティック電力が増加し、さらにプロセッサの高周波化に伴って動作時電力が増加するため、性能と低消費電力化のトレードオフが生じ、性能向上に限界が見え始めている。   The static power increases due to this miniaturization and the increase in the number of transistors, and further, the operating power increases as the frequency of the processor increases. Therefore, there is a trade-off between performance and low power consumption, which limits performance improvement. Is starting to appear.

そこで、さらなる性能向上を実現する手段として、ＣＰＵ、ＤＳＰ、単体の演算器、もしくは演算ユニットなどのプロセッサエレメント（以下、ＰＥとする）をＬＳＩ上に複数搭載させたアレイ型演算装置が注目されている。これは複数のＰＥを用いて処理を並列で行うことで、プロセスの微細化による動作周波数の向上が従来ほど見込めない状況であっても、高い演算性能を得ることができるためである。   Therefore, as means for realizing further performance improvement, an array-type arithmetic unit in which a plurality of processor elements (hereinafter referred to as PEs) such as a CPU, a DSP, a single arithmetic unit, or an arithmetic unit are mounted on an LSI attracts attention. Yes. This is because, by performing processing in parallel using a plurality of PEs, high calculation performance can be obtained even in a situation where improvement in operating frequency due to process miniaturization cannot be expected as in the past.

しかしながら、今後、大規模化・集積化が進むことによって搭載するＰＥ数を増やし理論性能を向上させることができるが、同時に増大する消費電力を抑制する手段・対策を講じなければ、性能向上と省電力化を両立させることができない。   However, the theoretical performance can be improved by increasing the number of PEs to be installed in the future as scale-up / integration progresses. However, if measures and measures for suppressing the increased power consumption are not taken at the same time, performance improvement and saving will be avoided. Electricity cannot be achieved at the same time.

ここで、機能動作により消費するダイナミック電力と、トランジスタに電源を供給するだけで生じるスタティック電力の省電力化対策について述べる。   Here, a description will be given of power saving measures for dynamic power consumed by functional operation and static power generated simply by supplying power to the transistor.

ダイナミック電力は、信号変化に伴い駆動する寄生容量の充放電で流れる電流と、貫通電流のようなトランジスタのスイッチング時に流れる電流のために消費される電力である。従って、機能動作に支障の無い範囲で信号変化を抑えるとダイナミック電力を削減することが出来る。このような原理に基づく代表的な省電力化の手法としてクロックゲーティングがあり、一般に広く用いられている。   The dynamic power is a power consumed for a current that flows due to charging / discharging of a parasitic capacitance that is driven in accordance with a signal change, and a current that flows when a transistor is switched, such as a through current. Therefore, dynamic power can be reduced by suppressing signal changes within a range that does not hinder functional operation. As a typical power saving technique based on such a principle, there is clock gating, which is widely used.

一方、スタティック電力は、トランジスタの寄生容量に充電される電荷とリーク電流のために消費される電力である。プロセスの微細化に伴い寄生容量は削減する傾向があり、リーク電流は増加する傾向にある。特に、ポリシリコンのゲート酸化膜の薄膜化に伴い、一時期、リーク電流は指数関数的な増加傾向を示していた。このリーク電流を削減するにはトランジスタに供給する電圧を小さく制限するか、または、遮断してしまう方法が有効である。このためリーク電力削減を目的とした技術として、同一電源で駆動されるブロックの電源遮断が一般に広く用いられるようになった。半導体集積回路における電源遮断とは、電源遮断対象箇所への電源供給経路と電源をトランジスタで構成された電源スイッチを用いて接続し、必要に応じて導通と遮断を半導体集積回路内で切り替える技術である。現在では、材料や製造方法の改善によりリーク電流は以前のような指数関数的な増加傾向を示すことはなくなったが、依然、線形的な増加傾向を保っており、電源遮断はこれからも電力削減の手段として重要な位置を占める。なお、所望の領域内に配置された素子への電力の供給と遮断の制御が可能な集積回路上の一部分を電源制御領域と定義する。   On the other hand, static power is power consumed for charge and leakage current charged in the parasitic capacitance of the transistor. As the process becomes finer, the parasitic capacitance tends to be reduced, and the leakage current tends to increase. In particular, along with the reduction in the thickness of the polysilicon gate oxide film, the leak current has been increasing exponentially for a while. In order to reduce this leakage current, it is effective to limit the voltage supplied to the transistor to a small value or to cut it off. For this reason, as a technique aimed at reducing leakage power, power-off of blocks driven by the same power supply has been widely used. Power shut-off in a semiconductor integrated circuit is a technology that connects a power supply path to a power-off target location and a power source using a power switch composed of transistors, and switches between conduction and shut-off within the semiconductor integrated circuit as necessary. is there. At present, leakage current does not show an exponential increase due to improvements in materials and manufacturing methods, but it continues to maintain a linear increase, and power cuts will continue to reduce power consumption. Occupies an important position as a means of Note that a part on an integrated circuit capable of controlling power supply to and interruption of elements arranged in a desired region is defined as a power supply control region.

よって、大規模化したアレイ型演算装置においてもリーク電力を効率的に削減するために、この電源遮断技術が用いられる。   Therefore, this power-off technique is used in order to efficiently reduce the leakage power even in a large-scale array type arithmetic unit.

複数の電源制御領域を構成し、稼働していないＰＥを部分的に電源遮断するきめ細かい電源管理を行うことで消費電力を抑制させることが可能になる。   It is possible to suppress power consumption by configuring a plurality of power control areas and performing detailed power management in which a PE that is not in operation is partially powered off.

このような状況に対して、これまで動的再構成可能なアレイ型演算装置の消費電力を削減する方法が考えられてきた。   In order to cope with such a situation, a method for reducing the power consumption of an array-type arithmetic device that can be dynamically reconfigured has been considered.

例えば、従来はコンパイルしてＰＥにタスクを割り当てるときにタスク実行時間のデッドラインに合わせて周波数を最適化する方法が提案されている（特許文献１）。   For example, a method for optimizing the frequency according to the deadline of task execution time when compiling and assigning a task to a PE has been proposed (Patent Document 1).

特開２００６−２９３７６８JP 2006-293768 A

しかしながら、従来の動的再構成回路では多種多様な分割形態で実装される電源制御領域を考慮して処理のマッピング制御をおこなっていない。そのため、従来の手法では処理時間に差があるタスクを電源制御領域内のＰＥにバラバラに割り当てられ、処理時間が長いタスクが完了するまで電源オフすることができなくなり、リーク電力を無駄に消費してしまう。特許文献１の方法は周波数を低減したぶんだけダイナミック電力を削減できるが、リーク電流のために消費される電力を削減できるものではない。   However, the conventional dynamic reconfiguration circuit does not perform the process mapping control in consideration of the power supply control area implemented in various divided forms. Therefore, in the conventional method, tasks with different processing times are assigned to PEs in the power control area separately, and it is impossible to turn off the power until a task with a long processing time is completed. End up. The method of Patent Document 1 can reduce the dynamic power by reducing the frequency, but cannot reduce the power consumed due to the leakage current.

このように従来の動的再構成回路では、プロセッサアレイへの処理マッピングは電源制御領域を考慮したものではないため、消費電力を削減する処理マッピングをおこなうことができない。   As described above, in the conventional dynamic reconfiguration circuit, the processing mapping to the processor array does not take the power control area into consideration, and therefore the processing mapping for reducing power consumption cannot be performed.

本発明は上記の課題に鑑みてなされたものである。すなわち、複数のＰＥで構成された動的再構成回路において、リーク電力を抑制するように当該ＰＥへの処理のマッピングをおこなうデータ処理装置を提供することを目的とする。また、データ処理方法を提供することを目的とする。   The present invention has been made in view of the above problems. That is, an object of the present invention is to provide a data processing apparatus that performs mapping of processing to a PE so as to suppress leakage power in a dynamic reconfiguration circuit configured by a plurality of PEs. It is another object of the present invention to provide a data processing method.

上述の課題を解決するために、本発明に係るデータ処理装置は、
複数のデータ処理を並列に実行する複数の演算要素を含む複数の回路ブロックと、
前記複数の回路ブロックへの電源供給を個別に制御する電源制御手段と、
前記データ処理に関する情報を取得する処理情報取得手段と、
前記演算要素に関する情報を取得する演算要素情報取得手段と、
前記処理情報取得手段と演算要素情報取得手段で取得した情報に基づき、
回路ブロックに電源供給する時間が少なくなるように
回路ブロック内の演算要素にデータ処理を割り当てる処理割り当て手段と、
前記処理割り当て手段によって割り当てた処理を
回路ブロックが実行できるように構成情報を生成する手段と、
を有することを特徴とする。 In order to solve the above-described problem, a data processing apparatus according to the present invention provides:
A plurality of circuit blocks including a plurality of arithmetic elements for executing a plurality of data processing in parallel;
Power control means for individually controlling power supply to the plurality of circuit blocks;
Processing information acquisition means for acquiring information relating to the data processing;
Calculation element information acquisition means for acquiring information about the calculation element;
Based on the information acquired by the processing information acquisition means and the calculation element information acquisition means,
Processing allocation means for allocating data processing to arithmetic elements in the circuit block so that the time for supplying power to the circuit block is reduced;
Means for generating configuration information so that the circuit block can execute the process assigned by the process assigning means;
It is characterized by having.

本発明によれば、回路ブロックに電源供給する時間が少なくなるように回路ブロック内の演算器にデータ処理を割り当てることで、データ処理装置が消費するリーク電力を削減することができる。   According to the present invention, it is possible to reduce leakage power consumed by the data processing device by assigning data processing to the arithmetic units in the circuit block so that the time for supplying power to the circuit block is reduced.

実施形態１におけるデータ処理装置のブロック構成図1 is a block diagram of a data processing apparatus according to a first embodiment. データ処理装置に入力する構成情報の一例Example of configuration information input to data processing device 実施形態１における回路ブロックの内部構成Internal configuration of circuit block in embodiment 1 実施形態１における演算器の内部構成Internal configuration of computing unit in Embodiment 1 実施形態１におけるルータの内部構成Internal Configuration of Router in Embodiment 1 演算器情報取得部が保持する演算器情報の一例An example of computing unit information held by the computing unit information acquisition unit タスク情報取得部が保持するタスク情報の一例An example of task information held by the task information acquisition unit 実施形態１におけるタスク割り当ての動作を示すフローチャート１Flowchart 1 showing an operation of task assignment in the first embodiment タスク割り当て部が生成するテーブルの一例An example of a table generated by the task assignment unit 実施形態１におけるタスク割り当ての動作を示すフローチャート２Flowchart 2 showing the task assignment operation in the first embodiment 実施形態１におけるタスク割り当ての動作を示すフローチャート３Flowchart 3 showing the task assignment operation in the first embodiment 実施形態１におけるタスクの割り当ての動作を示す説明図１FIG. 1 is a diagram illustrating task assignment operations according to the first embodiment. 実施形態１におけるタスクの割り当ての動作を示す説明図２FIG. 2 is an explanatory diagram illustrating task assignment operations according to the first embodiment. 構成情報生成部が生成する構成情報の一例An example of configuration information generated by the configuration information generation unit 演算器・ルータのＩＤ設定の一例Example of ID setting for computing unit / router 構成情報生成装置のブロック構成図Block diagram of configuration information generator 半導体装置のブロック構成図Block diagram of semiconductor device 半導体装置のメモリ内部に格納する構成情報の配置例Example of arrangement of configuration information stored in memory of semiconductor device 実施形態２におけるデータ処理装置のブロック構成図Block diagram of a data processing apparatus according to the second embodiment 実施形態２におけるタスク割り当ての動作を示す説明図Explanatory drawing which shows the operation | movement of the task allocation in Embodiment 2. 実施形態３におけるタスク情報取得部が保持するタスク情報の一例An example of task information held by the task information acquisition unit in the third embodiment 実施形態３におけるタスク割り当て部が生成するテーブルの一例An example of a table generated by the task assignment unit in the third embodiment

［実施形態１］
以下、構成情報を入力として動作するデータ処理装置の実施形態を説明する。 [Embodiment 1]
Hereinafter, an embodiment of a data processing apparatus that operates with configuration information as an input will be described.

以下で説明するデータ処理装置は、構成情報を入力とし、構成情報に沿って演算処理の割り当てをおこなうものである。データ処理装置に入力する構成情報は、構成情報を生成する装置によって生成される。   A data processing apparatus described below receives configuration information and assigns arithmetic processing along the configuration information. The configuration information input to the data processing device is generated by a device that generates configuration information.

ここで述べる演算処理の割り当ては、タスクと、タスクを実行する演算器とを関連付けることを意味する。演算器はタスクを並列実行している。   The assignment of arithmetic processing described here means associating a task with an arithmetic unit that executes the task. The computing unit executes tasks in parallel.

＜データ処理装置の構成と動作＞
以下、データ処理装置の構成と動作を説明する。 <Configuration and operation of data processing apparatus>
Hereinafter, the configuration and operation of the data processing apparatus will be described.

図１は、本実施形態のデータ処理装置（１００）の全体構成を表す図である。なおデータ処理装置（１００）の構成は、本実施形態に限定するものではなく他の構成でも良い。   FIG. 1 is a diagram showing the overall configuration of the data processing apparatus (100) of the present embodiment. The configuration of the data processing apparatus (100) is not limited to this embodiment, and other configurations may be used.

図１のデータ処理装置（１００）は、動的再構成回路（１０１）、電源制御手段（１０２）、タスク情報取得部（１０３）、タスク割り当て部（１０４）、演算器情報取得部（１０５）、構成情報生成部（１０６）で構成される。   1 includes a dynamic reconfiguration circuit (101), a power supply control means (102), a task information acquisition unit (103), a task allocation unit (104), and a calculator information acquisition unit (105). The configuration information generation unit (106).

動的再構成回路（１０１）は、複数の演算器（１０８）を含む複数の回路ブロック（１０７）からなる。演算器と演算要素は同義である。各演算器（１０８）と各ルータ（１０９）は結線（１１２）によって一方向に接続されている。結線（１１２）は、図１に示すように回路ブロック（１０７ａ）、回路ブロック（１０７ｂ）に別々に設ける。   The dynamic reconfiguration circuit (101) includes a plurality of circuit blocks (107) including a plurality of arithmetic units (108). An arithmetic unit and an arithmetic element are synonymous. Each computing unit (108) and each router (109) are connected in one direction by connection (112). The connection (112) is provided separately in the circuit block (107a) and the circuit block (107b) as shown in FIG.

回路ブロック（１０７ａ）、回路ブロック（１０７ｂ）は、演算器（１０８）とルータ（１０９）を含むブロックである。回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）の内部構成と動作は同じである。   The circuit block (107a) and the circuit block (107b) are blocks including an arithmetic unit (108) and a router (109). The internal configuration and operation of the circuit block (107a) and the circuit block (107b) are the same.

回路ブロック（１０７ａ）には、不図示の電源回路ブロックから電源電圧ＶＤＤが電源スイッチ（１１０）を介して供給されている。回路ブロック（１０７ａ）、回路ブロック（１０７ｂ）は、それぞれ個別に電源遮断と電源供給を切り替えることができる。回路ブロック（１０７ａ）、回路ブロック（１０７ｂ）には、電源遮断と電源供給を切り替えるための電源スイッチ（１１０）を接続する。   A power supply voltage VDD is supplied to a circuit block (107a) from a power supply circuit block (not shown) via a power switch (110). The circuit block (107a) and the circuit block (107b) can be individually switched between power cutoff and power supply. A power switch (110) for switching between power cutoff and power supply is connected to the circuit block (107a) and the circuit block (107b).

演算器情報取得部（１０５）は、タスク割り当て部（１０４）から演算器情報の送信を要求する信号を受信したときに、演算器情報をタスク割り当て部（１０４）に送信する。演算器情報には、演算器（１０８）が属している回路ブロックの識別番号（回路ブロックＩＤ）、演算器（１０８）が演算処理を実行中であるかを示すフラグ、および演算器（１０８）が実行しているタスクの識別番号（タスクＩＤ）が含まれる。また、演算器情報取得部（１０５）は、タスク割り当て部（１０４）から演算器ＩＤを受信して、電源制御部（１０２）へ結線（１１５）を介して演算器ＩＤに対応する回路ブロックＩＤを送信する。更に演算器情報取得部（１０５）は、演算器（１０８）からタスクの実行開始を通知する信号とタスクの実行完了を通知する信号を受信し、タスクＩＤをタスク情報取得部（１０３）へ送信する。   The arithmetic unit information acquisition unit (105) transmits the arithmetic unit information to the task allocation unit (104) when receiving a signal requesting transmission of the arithmetic unit information from the task allocation unit (104). The computing unit information includes an identification number (circuit block ID) of the circuit block to which the computing unit (108) belongs, a flag indicating whether the computing unit (108) is executing computation processing, and the computing unit (108). Includes the identification number (task ID) of the task being executed. The computing unit information acquisition unit (105) receives the computing unit ID from the task allocation unit (104) and connects to the power supply control unit (102) via the connection (115) to the circuit block ID corresponding to the computing unit ID. Send. Further, the computing unit information acquisition unit (105) receives from the computing unit (108) a signal for notifying start of task execution and a signal for notifying completion of task execution, and transmits a task ID to the task information acquisition unit (103). To do.

電源制御部（１０２）は、演算器情報取得部（１０５）から回路ブロックＩＤを受信した後、結線（１１７）を介して電源スイッチ（１１０）のオン・オフを切り替える。電源制御部（１０２）は、回路ブロックへの電源供給に充分な時間が経過した後、構成情報生成部（１０６）に結線（１１８）を介して回路ブロックへの電源供給が完了したことを通知する。   After receiving the circuit block ID from the computing unit information acquisition unit (105), the power control unit (102) switches the power switch (110) on and off via the connection (117). The power control unit (102) notifies the configuration information generation unit (106) that the power supply to the circuit block is completed via the connection (118) after a sufficient time for power supply to the circuit block has elapsed. To do.

タスク情報取得部（１０３）は、演算器情報取得部（１０５）からタスクＩＤを受信する。タスク情報取得部（１０３）は、タスク割り当て部（１０４）からタスクＩＤを受信したときに、受信したタスクＩＤに対応するタスクの処理開始時間と処理完了時間をタスク割り当て部（１０４）へ送信する。タスク情報には、タスクのＩＤ、タスクの処理開始時間、タスクの処理完了時間が含まれる。   The task information acquisition unit (103) receives the task ID from the computing unit information acquisition unit (105). When the task information acquisition unit (103) receives the task ID from the task allocation unit (104), the task information acquisition unit (103) transmits the processing start time and processing completion time of the task corresponding to the received task ID to the task allocation unit (104). . The task information includes a task ID, a task processing start time, and a task processing completion time.

タスク割り当て部（１０４）は、演算器情報取得部（１０５）へ演算器情報の送信を要求する信号を送信した後、演算器情報取得部（１０５）から演算器情報を受信する。またタスク割り当て部（１０４）は、タスク情報取得部（１０３）へタスク情報の送信を要求する信号を送信した後、タスク情報取得部（１０３）からタスク情報を受信する。その後、タスク割り当て部（１０４）は、演算器（１０８）へのタスク割り当てを変更して、割り当てを変更する前後の演算器ＩＤを構成情報生成部（１０６）へ送信する。更に、タスク割り当て部（１０４）は、割り当てを変更する前後の演算器ＩＤとタスクＩＤを演算器情報取得部（１０５）へ送信する。タスク割り当ての変更の詳細な動作については後述する。   The task assignment unit (104) receives the computing unit information from the computing unit information acquisition unit (105) after transmitting a signal requesting transmission of the computing unit information to the computing unit information acquisition unit (105). The task assignment unit (104) receives the task information from the task information acquisition unit (103) after transmitting a signal requesting transmission of the task information to the task information acquisition unit (103). Thereafter, the task assignment unit (104) changes the task assignment to the computing unit (108) and transmits the computing unit IDs before and after the assignment change to the configuration information generation unit (106). Furthermore, the task assignment unit (104) transmits the computing unit ID and the task ID before and after changing the allocation to the computing unit information acquisition unit (105). Details of the task assignment change will be described later.

構成情報生成部（１０６）は、データ処理装置（１００）の外部へ構成情報（１１１）の送信を要求する信号を送信した後、データ処理装置（１００）の外部から構成情報（１１１）を受信する。また、構成情報生成部（１０６）はタスク割り当て部（１０４）からタスク割り当てを変更する前と後の演算器ＩＤを受信する。その後、構成情報生成部（１０６）は、構成情報（１１１）に含まれる演算器ＩＤをタスク割り当て変更後の演算器ＩＤに変更して、構成情報（１１１）を再生成する。   The configuration information generation unit (106) receives the configuration information (111) from outside the data processing device (100) after transmitting a signal requesting transmission of the configuration information (111) to the outside of the data processing device (100). To do. Further, the configuration information generation unit (106) receives the calculator IDs before and after the task allocation is changed from the task allocation unit (104). Thereafter, the configuration information generation unit (106) changes the computing unit ID included in the configuration information (111) to the computing unit ID after the task assignment change, and regenerates the configuration information (111).

構成情報生成部（１０６）は、電源制御部（１０２）から電源スイッチ（１１０）の切り替えが完了したことを通知された後、再生成した構成情報を動的再構成回路（１０１）に送信する。構成情報生成部（１０６）は回路ブロック内を一巡してきた構成情報（１１１）を受信した後、構成情報（１１１）の送信が完了したと判定する。   The configuration information generation unit (106) transmits the regenerated configuration information to the dynamic reconfiguration circuit (101) after being notified from the power control unit (102) that the switching of the power switch (110) has been completed. . The configuration information generation unit (106) determines that the transmission of the configuration information (111) is completed after receiving the configuration information (111) that has made a round in the circuit block.

動的再構成回路（１０１）は、構成情報生成部（１０６）から構成情報（１１１）を受信して、動的再構成回路（１０１）の動作設定をおこなう。その後、動的再構成回路（１０１）は、構成情報（１１１）を構成情報生成部（１０６）に送信する。動的再構成回路（１０１）の内部構成と動作については後述する。   The dynamic reconfiguration circuit (101) receives the configuration information (111) from the configuration information generation unit (106), and sets the operation of the dynamic reconfiguration circuit (101). Thereafter, the dynamic reconfiguration circuit (101) transmits the configuration information (111) to the configuration information generation unit (106). The internal configuration and operation of the dynamic reconfiguration circuit (101) will be described later.

＜構成情報の説明＞
ここで、図２は構成情報（１１１）の一例を示したものである。この構成情報（１１１）は、データ処理装置（１００）の動的構成を規定するものである。 <Description of configuration information>
Here, FIG. 2 shows an example of the configuration information (111). This configuration information (111) defines the dynamic configuration of the data processing device (100).

図２（ａ）に示すように、構成情報（１１１）は、演算器の設定データ（２０１）とルータの設定データ（２０２）を組み合わせた情報である。演算器と演算要素は同義であるので、図面には演算器を演算要素と記載している。図２（ａ）は、演算器の設定データ（２０１）がＸ個、ルータの設定データ（２０２）がＹ個である場合を示している。つまり、図２（ａ）の構成情報（１１１）は、Ｘ個の演算器、Ｙ個のルータに対する設定を含むデータである。また、図２（ａ）は一つの構成情報がＮビットのバイナリデータである場合を示している。   As shown in FIG. 2A, the configuration information (111) is information obtained by combining the setting data (201) of the arithmetic unit and the setting data (202) of the router. Since an arithmetic unit and an arithmetic element are synonymous, the arithmetic unit is described as an arithmetic element in the drawings. FIG. 2A shows a case where there are X pieces of setting data (201) for the arithmetic unit and Y pieces of setting data (202) for the router. That is, the configuration information (111) in FIG. 2A is data including settings for X computing units and Y routers. FIG. 2A shows the case where one piece of configuration information is N-bit binary data.

ここで、図２（ｂ）は演算器の設定データ（２０１）とルータの設定データ（２０２）の具体的なフォーマットの例を示したものである。   Here, FIG. 2B shows an example of specific formats of the setting data (201) of the computing unit and the setting data (202) of the router.

図２（ｂ）に示す設定データは、ＩＤ（２０３）、アドレス（２０４）、設定値（２０５）を含むデータである。   The setting data shown in FIG. 2B is data including an ID (203), an address (204), and a setting value (205).

ＩＤ（２０３）は、各演算器、またはルータに固有に設定される識別番号である。ＩＤ（２０３）は、データ処理装置（１００）の構成を決定するときに設定すれば良い。   ID (203) is an identification number uniquely set for each computing unit or router. The ID (203) may be set when determining the configuration of the data processing device (100).

アドレス（２０４）は、各演算器、またはルータの内部にあるメモリの書き込み領域を指定するものである。   The address (204) designates a write area of a memory in each arithmetic unit or router.

設定値（２０５）は、演算器（１０８）とルータ（１０９）の動作を設定する値である。   The set value (205) is a value for setting the operation of the computing unit (108) and the router (109).

＜回路ブロックの構成説明＞
ここで、図３は回路ブロック（１０７ａ）の内部構成を示した図である。回路ブロック（１０７ｂ）の内部構成は、回路ブロック（１０７ａ）の内部構成と同様である。 <Description of circuit block configuration>
Here, FIG. 3 is a diagram showing an internal configuration of the circuit block (107a). The internal configuration of the circuit block (107b) is the same as the internal configuration of the circuit block (107a).

以下で、回路ブロック（１０７ａ）の内部構成について、図３を用いて具体的に説明する。図３の演算器（１０８）は４系統の入力部と出力部を持ち、ルータ（１０９）は８系統の入力部と出力部を持つ。なお、本提案の内容は図３に示した回路ブロックの構成に限定されるものではない。   Hereinafter, the internal configuration of the circuit block (107a) will be specifically described with reference to FIG. 3 has four systems of input units and output units, and the router (109) has eight systems of input units and output units. The content of the proposal is not limited to the circuit block configuration shown in FIG.

演算器（１０８）は、結線（３０１）〜（３０８）によって、ルータと接続されている。演算器（１０８）は、データ入力用の結線（３０１）〜（３０４）から供給されるデータを処理し、データ出力用の結線（３０５）〜（３０８）から処理データを出力する処理部である。演算器（１０８）は、構成情報生成部（１０６）から結線（１１３）を介して演算処理の開始を指示する信号を受信する。本実施形態では、結線（１１３）は演算器（１０８）の数だけ設ける構成としているが、他の結線方法であっても良い。演算器（１０８）は処理を開始した後、結線（１１４）を介して演算器情報取得部（１０５）に処理開始を通知する信号を送信する。また、演算器（１０８）は処理が完了した後、結線（１１４）を介して演算器情報取得部（１０５）に処理完了を通知する信号を送信する。   The computing unit (108) is connected to the router by connections (301) to (308). The computing unit (108) is a processing unit that processes data supplied from the data input connections (301) to (304) and outputs processing data from the data output connections (305) to (308). . The computing unit (108) receives a signal instructing the start of computation processing from the configuration information generation unit (106) via the connection (113). In the present embodiment, the number of connections (113) is as many as the number of computing units (108), but other connection methods may be used. After starting the processing, the computing unit (108) transmits a signal notifying the start of processing to the computing unit information acquisition unit (105) via the connection (114). In addition, after the processing is completed, the computing unit (108) transmits a signal notifying the processing unit to the computing unit information acquisition unit (105) via the connection (114).

ルータ（１０９）は、上下左右にある他のルータと結線（３０９）〜（３１６）で接続されている。結線（３０９）〜（３１２）は、他のルータからデータを受信するための結線である。結線（３１３）〜（３１６）は、他のルータへデータを送信するための結線である。   The router (109) is connected to other routers on the upper, lower, left, and right sides by connection lines (309) to (316). Connections (309) to (312) are connections for receiving data from other routers. Connections (313) to (316) are connections for transmitting data to other routers.

ここで、図４は演算器（１０８）の内部構成の一例を示した図である。   FIG. 4 is a diagram showing an example of the internal configuration of the computing unit (108).

演算器（１０８）は、構成情報設定部（４０１）、演算処理部（４０２）、データ入力部（４０３）、データ出力部（４０４）で構成される。構成情報設定部（４０１）は結線（１１２）を介して構成情報（１１１）を受信した後、構成情報（１１１）の設定値を内部で保持する。構成情報設定部（４０１）は、内部に不図示のメモリを備えており、構成情報（１１１）の設定値を内部で保持する。   The computing unit (108) includes a configuration information setting unit (401), an arithmetic processing unit (402), a data input unit (403), and a data output unit (404). After receiving the configuration information (111) via the connection (112), the configuration information setting unit (401) holds the set value of the configuration information (111) internally. The configuration information setting unit (401) includes a memory (not shown) therein, and holds the setting value of the configuration information (111) inside.

構成情報設定部（４０１）は、結線（４０５）を介してデータ入力部（４０３）へ入力の切り替えのための設定値を送信する。また、構成情報設定部（４０１）は、結線（４０６）を介して演算処理部（４０２）へ処理の内容を決めるための設定値を送信する。更に、構成情報設定部（４０１）は、結線（４０７）を介してデータ出力部（４０４）へ、出力の切り替えのための設定値を送信する。   The configuration information setting unit (401) transmits a setting value for switching the input to the data input unit (403) via the connection (405). Further, the configuration information setting unit (401) transmits a setting value for determining the content of processing to the arithmetic processing unit (402) via the connection (406). Further, the configuration information setting unit (401) transmits a setting value for switching output to the data output unit (404) via the connection (407).

以下、図４に示した演算器の動作を説明する。   Hereinafter, the operation of the arithmetic unit shown in FIG. 4 will be described.

演算器（１０８）は、結線（１１２）を介して送信された構成情報（１１１）を受信する。その後、演算器（１０８）の内部の構成情報設定手段（４０１）によって構成情報（１１１）のＩＤ（２０３）が演算器（１０８）に設定されているＩＤと一致するか判別する。   The computing unit (108) receives the configuration information (111) transmitted via the connection (112). Thereafter, the configuration information setting means (401) inside the calculator (108) determines whether the ID (203) of the configuration information (111) matches the ID set in the calculator (108).

ＩＤが一致した場合、構成情報設定部（４０１）は構成情報（１１１）で指定されているアドレスにしたがって、構成情報設定部（４０１）の内部のメモリに構成情報（１１１）の設定値（２０５）の書き込みをおこなう。   When the IDs match, the configuration information setting unit (401) sets the setting value (205) of the configuration information (111) in the internal memory of the configuration information setting unit (401) according to the address specified by the configuration information (111). ).

ＩＤが一致しない場合、構成情報設定部（４０１）は構成情報（１１１）を結線（１１２）に出力する。   If the IDs do not match, the configuration information setting unit (401) outputs the configuration information (111) to the connection (112).

演算器（１０８）の内部の構成情報設定部（４０１）は、上記書き込みが完了した後に、データ入力部（４０３）、データ出力部（４０４）、演算処理部（４０２）に設定値（２０５）を送信する。その後、データ入力部（４０３）の入力の切り替え、データ出力部（４０４）の出力の切り替え、演算処理部（４０２）の処理設定が完了する。   The configuration information setting unit (401) inside the computing unit (108) sets the set value (205) in the data input unit (403), data output unit (404), and arithmetic processing unit (402) after the completion of the writing. Send. Thereafter, input switching of the data input unit (403), output switching of the data output unit (404), and processing setting of the arithmetic processing unit (402) are completed.

この設定によって、データ入力部（４０３）が結線（４０８）に示すいずれかの結線からデータを入力するかが設定され、データ出力部（４０４）が結線（４０９）に示すいずれかの結線のうち、どの結線からデータを出力するかが設定される。   This setting determines whether the data input unit (403) inputs data from any of the connections indicated by the connection (408), and the data output unit (404) determines which of the connections indicated by the connection (409). The connection from which data is output is set.

構成情報（１１１）の送信が完了した後、各演算器は演算処理を開始する。各演算器はタスクの実行を開始後、演算器情報取得部（１０５）へ結線（１１４）を介してタスクの実行開始を通知する信号を送信し、タスクの実行を完了後、演算器情報取得部（１０５）へ結線（１１４）を介してタスクの実行完了を通知する信号を送信する。   After the transmission of the configuration information (111) is completed, each arithmetic unit starts arithmetic processing. After each task starts execution, it sends a signal notifying the start of task execution to the calculator information acquisition unit (105) via the connection (114). After completing task execution, the operator information is acquired. A signal notifying completion of task execution is transmitted to the unit (105) via the connection (114).

ここで、図５はルータ（１０９）の内部構成の一例を示した図である。   Here, FIG. 5 is a diagram showing an example of the internal configuration of the router (109).

ルータ（１０９）は、構成情報設定部（５０１）、入出力切り替え部（５０２）で構成する。構成情報設定部（５０１）は結線（１１２）を介して構成情報（１１１）を受信して、内部で構成情報（１１１）を保持する。構成情報設定部（４０１）は、内部に不図示のメモリを備えており、構成情報（１１１）の設定値を内部で保持する。   The router (109) includes a configuration information setting unit (501) and an input / output switching unit (502). The configuration information setting unit (501) receives the configuration information (111) via the connection (112) and holds the configuration information (111) inside. The configuration information setting unit (401) includes a memory (not shown) therein, and holds the setting value of the configuration information (111) inside.

構成情報設定部（５０１）は入出力切り替え部（５０２）へ入出力の切り替えをするための設定値を送信する。   The configuration information setting unit (501) transmits a setting value for switching input / output to the input / output switching unit (502).

以下で、図５に示したルータの動作を説明する。   The operation of the router shown in FIG. 5 will be described below.

ルータ（１０９）は、結線（１１２）を介して送信された構成情報（１１１）を受信した後、ルータ（１０９）の内部の構成情報設定部（５０１）によって構成情報（１１１）のＩＤ（２０３）がルータ（１０９）に設定されているＩＤと一致するか判別する。   After receiving the configuration information (111) transmitted via the connection (112), the router (109) receives the configuration information (111) ID (203) by the configuration information setting unit (501) inside the router (109). ) Matches the ID set in the router (109).

ＩＤが一致した場合、構成情報設定部（５０１）は構成情報（１１１）で指定されているアドレスにしたがって、ルータ（１０９）の内部のメモリに構成情報（１１１）の設定値（２０５）の書き込みをおこなう。   When the IDs match, the configuration information setting unit (501) writes the setting value (205) of the configuration information (111) to the internal memory of the router (109) according to the address specified by the configuration information (111). To do.

ＩＤが一致しない場合、構成情報設定部（５０１）は構成情報（１１１）を結線（１１２）に出力する。   When the IDs do not match, the configuration information setting unit (501) outputs the configuration information (111) to the connection (112).

構成情報設定部（５０１）は上記書き込みが完了した後に、入出力切り替え部（５０３）に設定値（２０５）を送信する。その後、入出力切り替え部（５０２）の入出力の切り替えがおこなわれる。   The configuration information setting unit (501) transmits the setting value (205) to the input / output switching unit (503) after the writing is completed. Thereafter, input / output switching of the input / output switching unit (502) is performed.

この設定値によって、入出力切り替え部（５０２）が、結線（５０３）に示したいずれかの結線からデータを入力して、結線（５０４）に示したいずれかの結線からデータを出力するかが設定される。   Whether the input / output switching unit (502) inputs data from any of the connections indicated by the connection (503) and outputs data from any of the connections indicated by the connection (504) according to the set value. Is set.

ここで図６は演算器情報取得部（１０５）の内部で保持する演算器情報の一例を示したものである。本実施形態では、演算器情報取得部（１０５）は内部に図６に示すようなテーブルを保持する。   Here, FIG. 6 shows an example of the calculator information held in the calculator information acquisition unit (105). In this embodiment, the calculator information acquisition unit (105) holds a table as shown in FIG.

演算器情報取得部（１０５）は、タスク割り当て部（１０４）から、演算器情報の送信を要求する信号を受信したときに、図６に示す情報を送信する。図６の第１のカラムは、演算器（１０８）に設定されているＩＤである。図６の第２のカラムは、各演算器（１０８）が属している回路ブロックを示すＩＤである。図６の第３のカラムは、各演算器（１０８）が演算処理を実行中であるかを示すフラグである。フラグが１である場合は、演算器（１０８）は演算処理を実行中であり、フラグが０である場合は、演算器（１０８）は演算処理を実行中でないことを示す。図６の第４のカラムは、各演算器（１０８）が実行中のタスクを示すＩＤである。図６の第５のカラムは、各演算器（１０８）の電源オン・オフの状態を示すフラグである。フラグが１である場合は、演算器（１０８）は電源オン状態であり、フラグが０である場合は、演算器（１０８）は電源オフ状態であることを示す。   The arithmetic unit information acquisition unit (105) transmits the information shown in FIG. 6 when a signal requesting transmission of the arithmetic unit information is received from the task allocation unit (104). The first column in FIG. 6 is an ID set in the computing unit (108). The second column in FIG. 6 is an ID indicating a circuit block to which each calculator (108) belongs. The third column in FIG. 6 is a flag indicating whether each arithmetic unit (108) is executing an arithmetic process. When the flag is 1, the computing unit (108) is executing an arithmetic process, and when the flag is 0, the arithmetic unit (108) indicates that the arithmetic process is not being performed. The fourth column in FIG. 6 is an ID indicating a task being executed by each computing unit (108). The fifth column in FIG. 6 is a flag indicating the power on / off state of each computing unit (108). When the flag is 1, the calculator (108) is in the power-on state, and when the flag is 0, the calculator (108) is in the power-off state.

演算器情報取得部（１０５）は、タスク割り当て部（１０４）から演算器ＩＤとタスクＩＤを受信した後、受信した演算器ＩＤと第１のカラムを順に比較する。演算器情報取得部（１０５）は、受信した演算器ＩＤと第１のカラムが一致したときに、一致した行の第４のカラムの値を変更して、電源制御部（１０２）へ一致した行の第２のカラムの値を送信する。例えば、演算器情報取得部（１０５）がタスク割り当て部（１０４）から演算器ＩＤ２、タスクＩＤ４を受信した場合は、第４のカラムの３番目の行に４を設定する。また、演算器情報取得部（１０５）は第２のカラムの３番目の値を電源制御部（１０２）へ送信する。   The computing unit information acquisition unit (105) receives the computing unit ID and the task ID from the task allocation unit (104), and then compares the received computing unit ID with the first column in order. When the received calculator ID and the first column match, the calculator information acquisition unit (105) changes the value of the fourth column in the matched row and matches the power control unit (102). Send the value in the second column of the row. For example, when the calculator information acquisition unit (105) receives the calculator ID2 and the task ID4 from the task allocation unit (104), 4 is set in the third row of the fourth column. The computing unit information acquisition unit (105) transmits the third value in the second column to the power supply control unit (102).

また、演算器情報取得部（１０５）は、構成情報生成部（１０６）から演算器（１０８）が処理を開始したことを通知する信号を受信したときに、第３のカラムを１に設定する。例えば、ＩＤが６である演算器（１０８）が処理を開始したときには、第３のカラムの７番目の行の値を１とする。また、構成情報生成部（１０６）から演算器（１０８）が処理を完了したことを通知する信号を受信したときに、第３のカラムの値を０に設定する。例えば、ＩＤが６である演算器（１０８）が処理を完了したときには、第３のカラムの７番目の行の値を０とする。   The computing unit information acquisition unit (105) sets the third column to 1 when receiving a signal from the configuration information generation unit (106) notifying that the computing unit (108) has started processing. . For example, when the arithmetic unit (108) whose ID is 6 starts processing, the value of the seventh row in the third column is set to 1. Further, when a signal notifying that the computing unit (108) has completed the processing is received from the configuration information generation unit (106), the value of the third column is set to 0. For example, when the calculator (108) whose ID is 6 completes the processing, the value of the seventh row in the third column is set to 0.

演算器情報取得部（１０５）は、演算器（１０８）からタスクの実行開始、または完了を通知する信号を受信後、タスク情報取得部（１０３）へ第４のカラムの値を送信する。例えば、演算器情報取得部（１０５）が、演算器ＩＤが１である演算器（１０８）からタスクの実行開始、または完了を通知する信号を受信した場合は、第４のカラムの２番目の行の値をタスク情報取得部（１０３）へ送信する。   The arithmetic unit information acquisition unit (105) transmits the value of the fourth column to the task information acquisition unit (103) after receiving a signal notifying the execution start or completion of the task from the arithmetic unit (108). For example, when the arithmetic unit information acquisition unit (105) receives a signal notifying the start or completion of the task from the arithmetic unit (108) having the arithmetic unit ID 1, the second column in the fourth column The row value is transmitted to the task information acquisition unit (103).

ここで図７はタスク情報取得部（１０３）の内部で保持するタスク情報の一例を示したものである。タスク情報取得部（１０３）は、図７に示すようなテーブルを内部で保持する。図７の第１のカラムはタスクＩＤ、第２のカラムはタスクの開始時間、第３のカラムはタスクの完了時間を示す。   FIG. 7 shows an example of task information held in the task information acquisition unit (103). The task information acquisition unit (103) holds a table as shown in FIG. The first column in FIG. 7 indicates the task ID, the second column indicates the task start time, and the third column indicates the task completion time.

タスク情報取得部（１０３）は、演算器情報取得部（１０５）からタスクＩＤを受信後、タスクの実行開始時間を計測する。タスク情報取得部（１０３）は、演算器情報取得部（１０５）から同様のタスクＩＤを再受信した後、タスクの実行完了時間を計測する。例えばタスク情報取得部（１０３）の内部に備えて、タイマーで時間を計測するようにしても良い。なお、タスクの実行開始時間、完了時間を得る方法に限定はなく、例えば見積もりによって得られた処理時間を予めタスク情報取得部（１０３）の内部に設定しておくようにしても良い。   The task information acquisition unit (103) measures the task execution start time after receiving the task ID from the computing unit information acquisition unit (105). The task information acquisition unit (103) measures the task execution completion time after re-receiving the same task ID from the arithmetic unit information acquisition unit (105). For example, the time may be measured by a timer in the task information acquisition unit (103). The method for obtaining the task execution start time and completion time is not limited. For example, the processing time obtained by estimation may be set in advance in the task information acquisition unit (103).

タスク情報取得部（１０３）は、演算器情報取得部（１０５）からタスクＩＤを受信後、受信したタスクＩＤと第１のカラムのタスクＩＤを順に比較する。タスク情報取得部（１０３）は、受信したタスクＩＤと第１のカラムのタスクＩＤが一致したときに、一致した行の第２のカラムと第３のカラムの値を計測したタスクの処理開始時間、完了時間に設定する。   After receiving the task ID from the computing unit information acquisition unit (105), the task information acquisition unit (103) sequentially compares the received task ID with the task ID in the first column. When the received task ID and the task ID in the first column match, the task information acquisition unit (103) measures the processing start time of the task that measures the values in the second column and the third column in the matched row Set to completion time.

タスク情報取得部（１０３）は、タスク割り当て部（１０４）からタスクＩＤを受信後、受信したタスクＩＤと第１のカラムのタスクＩＤを順に比較する。タスク情報取得部（１０３）は、受信したタスクＩＤと第１のカラムのタスクＩＤが一致したときに、一致した行の第２のカラムと第３のカラムの値をタスク割り当て部（１０４）へ送信する。   After receiving the task ID from the task assignment unit (104), the task information acquisition unit (103) sequentially compares the received task ID with the task ID in the first column. When the received task ID and the task ID in the first column match, the task information acquisition unit (103) sends the values of the second column and the third column in the matched row to the task allocation unit (104). Send.

ここで図８はタスク割り当て部（１０４）の内部の処理を示すフローチャートである。また、図９はタスク割り当て部（１０４）が内部で生成するテーブルである。図９に示すテーブルは、演算器ＩＤ、回路ブロックＩＤ、使用フラグ、タスクＩＤ、タスクの実行開始時間、完了時間、電源フラグの情報が含まれる。タスクの実行開始時間、完了時間が不定の場合は、図９のテーブルの値はｘとする。なお、タスク割り当て部（１０４）の内部の処理フローは本実施形態に限定するものではなく他の処理フローでも良い。以下でタスク割り当て部（１０４）が実行する処理の内容を図８と図９を用いて説明する。   FIG. 8 is a flowchart showing the internal processing of the task assignment unit (104). FIG. 9 is a table generated internally by the task assignment unit (104). The table shown in FIG. 9 includes information on the arithmetic unit ID, circuit block ID, usage flag, task ID, task execution start time, completion time, and power supply flag. If the task execution start time and completion time are indefinite, the value in the table of FIG. Note that the internal processing flow of the task assignment unit (104) is not limited to this embodiment, and may be another processing flow. The contents of the process executed by the task assignment unit (104) will be described below with reference to FIGS.

図８の処理では、タスク割り当て部（１０４）がタスク情報取得部（１０３）からタスク情報を受信後、タスク情報を用いて回路ブロック（１０７ａ）、（１０７ｂ）の電源供給時間が短くなるようなタスク割り当てをおこなう。   In the process of FIG. 8, after the task assignment unit (104) receives the task information from the task information acquisition unit (103), the power supply time of the circuit blocks (107a) and (107b) is shortened using the task information. Assign tasks.

ステップＳＴ８０１で、タスク割り当て部（１０４）は演算器情報取得部（１０５）へ演算器情報の送信を要求する信号を送信して、演算器情報取得部（１０５）から図６に示した演算器情報を受信する。次に、タスク割り当て部（１０４）は演算器情報に含まれるタスクＩＤをタスク情報取得部（１０３）へ送信して、タスク情報取得部（１０３）からタスクの処理開始時間と処理完了時間を受信する。次に、タスク割り当て部（１０４）は、タスク情報取得部（１０３）から実行を予定しているタスクの処理開始時間と処理完了時間を受信する。ここで受信するタスクの処理開始時間と処理完了時間は、例えばユーザが予め設定した時間の範囲内にあるものを受信するようにすれば良い。その後、タスク割り当て部（１０４）は図９のようなテーブルを内部で生成する。なお、実行を予定しているタスクに対しては演算器が割り当てられていないため、図９のテーブルの第１のカラムの値は０とする。   In step ST801, the task assignment unit (104) transmits a signal for requesting transmission of computing unit information to the computing unit information acquisition unit (105), and the computing unit shown in FIG. 6 from the computing unit information acquisition unit (105). Receive information. Next, the task assignment unit (104) transmits the task ID included in the calculator information to the task information acquisition unit (103), and receives the task processing start time and the processing completion time from the task information acquisition unit (103). To do. Next, the task assignment unit (104) receives the processing start time and processing completion time of the task scheduled to be executed from the task information acquisition unit (103). The task processing start time and processing completion time received here may be received within a time range preset by the user, for example. Thereafter, the task assignment unit (104) internally generates a table as shown in FIG. Note that since a computing unit is not assigned to a task scheduled to be executed, the value in the first column of the table of FIG.

ステップＳＴ８０２で、タスク割り当て部（１０４）は図９のテーブルを参照して、演算器ＩＤが０であるタスクの処理開始時間のうち最も処理開始時間が早いタスクのタスクＩＤをリスト化し、第１のタスクＩＤリストを生成する。また、タスク割り当て部（１０４）はリスト化したタスクの処理開始時間を記憶する。   In step ST802, the task assignment unit (104) refers to the table of FIG. 9 to list the task IDs of the tasks with the earliest processing start time among the processing start times of the tasks having the calculator ID of 0, The task ID list is generated. The task assignment unit (104) stores the processing start times of the tasks listed.

ステップＳＴ８０３で、タスク割り当て部（１０４）は電源オン状態である演算器（１０８）のなかに、ステップＳＴ８０２で取得した処理開始時間にタスクが割り当てられていないものがあるか判定する。以下、タスクが割り当てられていない演算器（１０８）を空き演算器と呼ぶ。タスク割り当て部（１０４）は図９のテーブルを参照して、電源フラグが１であるタスクの処理完了時間を取得する。タスク割り当て部（１０４）は、取得したタスクの処理完了時間が、ステップＳＴ８０２で記憶した処理開始時間よりも早い場合に空き演算器があると判定する。また、タスク割り当て部（１０４）は、取得したタスクの処理完了時間が、ステップＳＴ８０２で記憶したタスクの処理開始時間よりも遅い場合に空き演算器がないと判定する。判定した結果、空き演算器があれば、ステップＳＴ８０５の処理に進む。判定した結果、空き演算器がなければ、ステップＳＴ８０４の処理に進む。   In step ST803, the task assignment unit (104) determines whether any of the computing units (108) in the power-on state has no task assigned at the processing start time acquired in step ST802. Hereinafter, the arithmetic unit (108) to which no task is assigned is referred to as an empty arithmetic unit. The task assignment unit (104) refers to the table of FIG. 9 and acquires the processing completion time of the task whose power flag is 1. The task assignment unit (104) determines that there is an empty computing unit when the processing completion time of the acquired task is earlier than the processing start time stored in step ST802. Further, the task assignment unit (104) determines that there is no empty computing unit when the processing completion time of the acquired task is later than the processing start time of the task stored in step ST802. As a result of the determination, if there is an empty computing unit, the process proceeds to step ST805. As a result of the determination, if there is no empty computing unit, the process proceeds to step ST804.

ステップＳＴ８０４で、タスク割り当て部（１０４）は電源オフ状態である演算器（１０８）のうち、ステップＳＴ８０２で取得した処理開始時間にタスクが割り当てられていないものがあるか判定する。タスク割り当て部（１０４）は図９のテーブルを参照して、電源フラグが０であるタスクの処理完了時間を取得する。タスク割り当て部（１０４）は、取得したタスクの処理完了時間が、ステップＳＴ８０２で記憶した処理開始時間よりも早い場合に空き演算器があると判定する。また、タスク割り当て部（１０４）は、取得したタスクの処理完了時間が、ステップＳＴ８０２で記憶したタスクの処理開始時間よりも遅い場合に空き演算器がないと判定する。判定した結果、空き演算器があれば、ステップＳＴ８０５の処理に進む。判定した結果、空き演算器がなければ、タスク割り当ての処理を終了する。   In step ST804, the task assignment unit (104) determines whether there is any of the computing units (108) that are in the power-off state to which no task is assigned at the processing start time acquired in step ST802. The task assignment unit (104) refers to the table of FIG. 9 and acquires the processing completion time of the task whose power flag is 0. The task assignment unit (104) determines that there is an empty computing unit when the processing completion time of the acquired task is earlier than the processing start time stored in step ST802. Further, the task assignment unit (104) determines that there is no empty computing unit when the processing completion time of the acquired task is later than the processing start time of the task stored in step ST802. As a result of the determination, if there is an empty computing unit, the process proceeds to step ST805. As a result of the determination, if there is no empty computing unit, the task assignment processing is terminated.

ステップＳＴ８０５で、タスク割り当て部（１０４）は図９のテーブルの中から空き演算器が属している回路ブロックＩＤを選択する。   In step ST805, the task assignment unit (104) selects the circuit block ID to which the empty computing unit belongs from the table of FIG.

ステップＳＴ８０６で、タスク割り当て部（１０４）はステップＳＴ８０５で選択した回路ブロックＩＤが複数存在するか判定する。判定した結果、回路ブロックＩＤが複数存在する場合はステップＳＴ８０７の処理に進み、回路ブロックＩＤが複数存在しない場合はステップＳＴ８０９の処理に進む。   In step ST806, the task assignment unit (104) determines whether there are a plurality of circuit block IDs selected in step ST805. As a result of the determination, when there are a plurality of circuit block IDs, the process proceeds to step ST807, and when there are not a plurality of circuit block IDs, the process proceeds to step ST809.

ステップＳＴ８０７で、タスク割り当て部（１０４）はステップＳＴ８０５で選択した回路ブロックＩＤのリストを生成する。   In step ST807, the task assignment unit (104) generates a list of circuit block IDs selected in step ST805.

ステップＳＴ８０８で、タスク割り当て部（１０４）はステップＳＴ８０７で生成した回路ブロックＩＤのリストの中から、タスク割り当て先となる回路ブロックのＩＤを一つ選択する。ステップＳＴ８０８の処理の詳細については後述する。   In step ST808, the task assignment unit (104) selects one circuit block ID as a task assignment destination from the list of circuit block IDs generated in step ST807. Details of the process of step ST808 will be described later.

ステップＳＴ８０９で、タスク割り当て部（１０４）は図９のテーブルからタスクＩＤが設定されている行から回路ブロックＩＤを取得して、回路ブロックＩＤのリストに追加する。   In step ST809, the task assignment unit (104) acquires the circuit block ID from the row in which the task ID is set from the table of FIG. 9, and adds it to the list of circuit block IDs.

ステップＳＴ８１０で、タスク割り当て部（１０４）はステップＳＴ８０９の直前に選択した回路ブロックを回路ブロックＩＤのリストから除外する。   In step ST810, the task assignment unit (104) excludes the circuit block selected immediately before step ST809 from the list of circuit block IDs.

ステップＳＴ８１１で、タスク割り当て部（１０４）は回路ブロック間でタスクの交換をおこない、タスクを割り当てる回路ブロックを設定する。ステップＳＴ８１１の処理の詳細については後述する。   In step ST811, the task assignment unit (104) exchanges tasks between circuit blocks and sets a circuit block to which tasks are assigned. Details of the processing in step ST811 will be described later.

ステップＳＴ８１２で、タスク割り当て部（１０４）は図９のテーブルの処理開始時間を参照して、ステップＳＴ８０２で記憶した処理開始時間の後に実行するタスクがあるかを判定する。判定の結果、次に実行するタスクがあれば、タスク割り当て部（１０４）はステップＳＴ８０２の処理を再実行する。また、判定の結果、次に実行するタスクがなければ、タスク割り当て部（１０４）はタスク割り当ての処理を終了する。   In step ST812, the task assignment unit (104) refers to the process start time in the table of FIG. 9 and determines whether there is a task to be executed after the process start time stored in step ST802. If there is a task to be executed next as a result of the determination, the task assignment unit (104) re-executes the process of step ST802. If there is no task to be executed next as a result of the determination, the task assignment unit (104) ends the task assignment process.

タスク割り当て部（１０４）は、タスク割り当ての処理を終了した後、タスク割り当てを変更する前後の演算器ＩＤを構成情報生成部（１０６）へ送信する。更に、タスク割り当て部（１０４）は、タスク割り当てを変更する前後の演算器ＩＤとタスクＩＤを演算器情報取得部（１０５）へ送信する。   After completing the task assignment process, the task assignment unit (104) transmits the computing unit IDs before and after changing the task assignment to the configuration information generation unit (106). Further, the task assignment unit (104) transmits the computing unit ID and the task ID before and after changing the task allocation to the computing unit information acquisition unit (105).

なお、演算器（１０８）でタスクを実行する際に、他の演算器（１０８）からデータを送受信する場合がある。この場合、タスク割り当て部（１０４）は、ステップＳＴ８０３、ステップＳＴ８０４で空き演算器であると判定した演算器（１０８）が、データを送受信する演算器（１０８）と通信できる位置にあるかを判定する。例えば、空き演算器が複数ある場合に、データの送信元である演算器（１０８）がデータを出力する位置にある空き演算器を選択するようにすれば良い。   In addition, when a task is executed by the computing unit (108), data may be transmitted / received from another computing unit (108). In this case, the task assignment unit (104) determines whether the arithmetic unit (108) determined to be an empty arithmetic unit in steps ST803 and ST804 is in a position where it can communicate with the arithmetic unit (108) that transmits and receives data. To do. For example, when there are a plurality of empty calculators, the calculator (108) that is the data transmission source may select an empty calculator at a position where data is output.

以下で、ステップＳＴ８０８の詳細な処理を説明する。   Hereinafter, detailed processing of step ST808 will be described.

ここで図１０はステップＳＴ８０８の詳細な処理を示すフローチャートである。   FIG. 10 is a flowchart showing detailed processing of step ST808.

ステップＳＴ１００１で、タスク割り当て部（１０４）は図９のテーブルを参照して、ステップＳＴ８０２で生成したタスクＩＤのリストの中から、最も処理完了が早いタスクのタスクＩＤを一つ選択する。   In step ST1001, the task assignment unit (104) refers to the table of FIG. 9 and selects one task ID of the task with the earliest completion of processing from the list of task IDs generated in step ST802.

ステップＳＴ１００２で、タスク割り当て部（１０４）は回路ブロックＩＤのリストに含まれる回路ブロックに対して、回路ブロック内に割り当てられているタスクが全て完了する時間を判定する。タスク割り当て部（１０４）は、回路ブロックＩＤのリストのＩＤを順次選択して、図９のテーブルを参照して、回路ブロックＩＤに対応するタスクの処理完了時間を取得する。その後、タスク割り当て部（１０４）は、取得したタスクの処理完了時間のうち、最も遅い処理完了時間を回路ブロック内に割り当てられているタスクが全て完了する時間と判定する。   In step ST1002, the task assignment unit (104) determines a time for completing all tasks assigned in the circuit block for the circuit blocks included in the list of circuit block IDs. The task assignment unit (104) sequentially selects the IDs in the list of circuit block IDs and refers to the table in FIG. 9 to obtain the processing completion time of the task corresponding to the circuit block ID. Thereafter, the task assignment unit (104) determines that the latest processing completion time among the processing completion times of the acquired tasks is a time when all tasks assigned in the circuit block are completed.

ステップＳＴ１００３で、タスク割り当て部（１０４）は回路ブロックＩＤのリストに含まれる回路ブロックに対して、ステップＳ１００１で選択したタスクの処理完了時間とステップＳＴ１００２で判定した時間の差を算出する。例えば、ステップＳＴ１００２で判定した時間から、ステップＳ１００１で選択したタスクの処理完了時間を引き算すれば良い。   In step ST1003, the task allocation unit (104) calculates the difference between the processing completion time of the task selected in step S1001 and the time determined in step ST1002 for the circuit blocks included in the circuit block ID list. For example, the process completion time of the task selected in step S1001 may be subtracted from the time determined in step ST1002.

ステップＳＴ１００４で、ステップＳＴ１００３で算出した結果を基に、ステップＳＴ１００１で選択したタスクを割り当てる回路ブロックを設定する。本実施形態では、ステップＳＴ１００４で、ステップＳＴ１００３の算出結果で正の値となったものがあれば、正の値となったもののうち、絶対値が最小である回路ブロックにステップＳＴ１００１で選択したタスクを割り当てる。また、ステップＳＴ１００３の算出結果で正の値のものがなければ、絶対値が最小となった回路ブロックにステップＳＴ１００１で選択したタスクを割り当てる。   In step ST1004, a circuit block to which the task selected in step ST1001 is assigned is set based on the result calculated in step ST1003. In this embodiment, if there is a positive value in the calculation result of step ST1003 in step ST1004, the task selected in step ST1001 to the circuit block having the smallest absolute value among the positive values. Assign. If there is no positive value in the calculation result in step ST1003, the task selected in step ST1001 is assigned to the circuit block having the minimum absolute value.

ステップＳＴ１００５で、タスク割り当て部（１０４）はステップＳＴ１００１で選択したタスクＩＤを第１のタスクＩＤリストから除外する。   In step ST1005, the task assignment unit (104) excludes the task ID selected in step ST1001 from the first task ID list.

ステップＳＴ１００６で、タスク割り当て部（１０４）は第１のタスクＩＤリストが空であるか判定する。タスク割り当て部（１０４）は第１のタスクＩＤリストが空である場合に、図１０の処理を終了する。タスク割り当て部（１０４）は第１のタスクＩＤリストが空でない場合に、ステップＳ１００１の処理を再実行する。   In step ST1006, the task assignment unit (104) determines whether or not the first task ID list is empty. When the first task ID list is empty, the task assignment unit (104) ends the process of FIG. The task assignment unit (104) re-executes the process of step S1001 when the first task ID list is not empty.

ここで図１１はステップＳＴ８１１の詳細な処理を示すフローチャートである。以下、ステップＳＴ８１１の詳細な処理を説明する。図１１に示すフローチャートは、タスク割り当て部（１０４）が回路ブロック（１０７ａ）（１０７ｂ）で消費するリーク電力が少なくなるよう、タスクの割り当て先を網羅的に探索して、タスクを割り当てる処理を示す。   FIG. 11 is a flowchart showing detailed processing of step ST811. Hereinafter, detailed processing of step ST811 will be described. The flowchart shown in FIG. 11 shows processing for assigning tasks by exhaustively searching for task assignment destinations so that the leakage power consumed by the task assignment unit (104) in the circuit blocks (107a) and (107b) is reduced. .

ステップＳＴ１１０１で、タスク割り当て部（１０４）は第１のタスクＩＤのリストから任意のタスクＩＤを一つ選択する。   In step ST1101, the task assignment unit (104) selects one arbitrary task ID from the first task ID list.

ステップＳＴ１１０２で、タスク割り当て部（１０４）は図８のステップＳＴ８０７で生成した回路ブロックＩＤのリストの中から任意のＩＤを一つ選択する。   In step ST1102, the task assignment unit (104) selects one arbitrary ID from the list of circuit block IDs generated in step ST807 of FIG.

ステップＳＴ１１０３で、タスク割り当て部（１０４）はステップＳＴ１１０１で選択した回路ブロックＩＤに対応するタスクＩＤを図９のテーブルから取得してリスト化し、第２のタスクＩＤリストを生成する。   In step ST1103, the task assignment unit (104) obtains a task ID corresponding to the circuit block ID selected in step ST1101 from the table of FIG. 9, and generates a second task ID list.

ステップＳＴ１１０４で、タスク割り当て部（１０４）はステップＳＴ１１０２で生成した第２のタスクＩＤリストから任意のタスクＩＤを一つ選択する。   In step ST1104, the task assignment unit (104) selects one arbitrary task ID from the second task ID list generated in step ST1102.

ステップＳＴ１１０５で、タスク割り当て部（１０４）は図９のテーブルに対して、ステップＳＴ１１０１で選択したタスクＩＤに対応する回路ブロックＩＤと、ステップＳＴ１１０４で選択したタスクＩＤに対応する回路ブロックＩＤの交換をおこなう。   In step ST1105, the task assignment unit (104) replaces the circuit block ID corresponding to the task ID selected in step ST1101 and the circuit block ID corresponding to the task ID selected in step ST1104 with respect to the table of FIG. Do it.

ステップＳＴ１１０６で、タスク割り当て部（１０４）はステップＳＴ１１０５の処理をおこなった後、ステップＳＴ１１０１で選択した回路ブロックＩＤに対応するタスクを選択する。次に、タスク割り当て部（１０４）は選択したタスクの中で処理開始時間が最も早いものを選択し、処理開始時間Ｔｓを取得する。また、タスク割り当て部（１０４）は選択したタスクの中で処理完了時間が最も遅いものを選択し、処理完了時間Ｔｆを取得する。その後、タスク割り当て部（１０４）は処理完了時間Ｔｆと処理開始時間Ｔｓの差Ｔ１を算出する。   In step ST1106, the task assignment unit (104) performs the process of step ST1105, and then selects a task corresponding to the circuit block ID selected in step ST1101. Next, the task assignment unit (104) selects the task with the earliest processing start time from the selected tasks, and acquires the processing start time Ts. Also, the task assignment unit (104) selects the task with the latest processing completion time from the selected tasks, and acquires the processing completion time Tf. Thereafter, the task assignment unit (104) calculates a difference T1 between the process completion time Tf and the process start time Ts.

ステップＳＴ１１０７で、タスク割り当て部（１０４）はステップＳＴ１１０５の処理をおこなった後、ステップＳＴ８０９の直前に選択した回路ブロックＩＤに対応するタスクを選択する。その後、タスク割り当て部（１０４）はステップＳＴ１１０６と同様にして、処理完了時間Ｔｆと処理開始時間Ｔｓの差Ｔ２を算出する。   In step ST1107, the task assignment unit (104) performs the process of step ST1105, and then selects a task corresponding to the circuit block ID selected immediately before step ST809. Thereafter, the task assignment unit (104) calculates a difference T2 between the process completion time Tf and the process start time Ts in the same manner as in step ST1106.

ステップＳＴ１１０８で、タスク割り当て部（１０４）はステップＳＴ１１０６で算出した時間Ｔ１とステップＳＴ１１０７で算出した時間Ｔ２を加算する。   In step ST1108, the task assignment unit (104) adds the time T1 calculated in step ST1106 and the time T2 calculated in step ST1107.

ステップＳＴ１１０９で、タスク割り当て部（１０４）はステップＳＴ１１０３で選択したタスクを第２のタスクＩＤリストから除外する。   In step ST1109, the task assignment unit (104) excludes the task selected in step ST1103 from the second task ID list.

ステップＳＴ１１１０で、タスク割り当て部（１０４）は第２のタスクＩＤリストの中が空であるか判定する。判定の結果、第２のタスクＩＤリストが空であればタスク割り当て部（１０４）はステップＳＴ１１１１の処理に進む。判定の結果、第２のタスクＩＤリストが空でなければタスク割り当て部（１０４）はステップＳＴ１１０４の処理を再実行する。つまり、タスク割り当て部（１０４）は、第２のタスクＩＤリストに格納されているタスクＩＤに対して、ステップＳＴ１１０４からステップＳＴ１１１０までの処理を繰り返し実行する。   In step ST1110, the task assignment unit (104) determines whether or not the second task ID list is empty. As a result of the determination, if the second task ID list is empty, the task assignment unit (104) proceeds to the process of step ST1111. As a result of the determination, if the second task ID list is not empty, the task assignment unit (104) re-executes the process of step ST1104. That is, the task assignment unit (104) repeatedly executes the processing from step ST1104 to step ST1110 for the task ID stored in the second task ID list.

ステップＳＴ１１１１で、タスク割り当て部（１０４）はステップＳＴ１１０８で算出した時間Ｔ１＋Ｔ２を比較して、最小となった割り当て結果を保持する。   In step ST1111, the task assignment unit (104) compares the time T1 + T2 calculated in step ST1108, and holds the assignment result that is minimized.

ステップＳＴ１１１２で、タスク割り当て部（１０４）はステップＳＴ１１０２で選択した回路ブロックＩＤを回路ブロックＩＤのリストから除外する。   In step ST1112, the task assignment unit (104) excludes the circuit block ID selected in step ST1102 from the list of circuit block IDs.

ステップＳＴ１１１３で、タスク割り当て部（１０４）は回路ブロックＩＤのリストが空であるかを判定する。判定の結果、回路ブロックＩＤのリストが空であればステップＳＴ１１１４の処理に進み、回路ブロックＩＤのリストが空でなければステップＳＴ１１０２の処理を再実行する。つまり、タスク割り当て部（１０４）は、回路ブロックＩＤのリストに格納されている回路ブロックに対して、ステップＳＴ１１０２からステップＳＴ１１１３までの処理を繰り返し実行する。   In step ST1113, the task assignment unit (104) determines whether the list of circuit block IDs is empty. As a result of the determination, if the list of circuit block IDs is empty, the process proceeds to step ST1114. If the list of circuit block IDs is not empty, the process of step ST1102 is re-executed. That is, the task assignment unit (104) repeatedly executes the processes from step ST1102 to step ST1113 for the circuit blocks stored in the list of circuit block IDs.

ステップＳＴ１１１４で、タスク割り当て部（１０４）はステップＳＴ１１０８で保持した値をそれぞれ比較し、値が最小となったタスクＩＤと回路ブックＩＤの設定を保持する。   In step ST1114, the task assignment unit (104) compares the values held in step ST1108, and holds the setting of the task ID and circuit book ID having the smallest value.

ステップＳＴ１１１５で、タスク割り当て部（１０４）はステップＳＴ１１０１で選択したタスクＩＤを第１のタスクＩＤリストから除外する。   In step ST1115, the task assignment unit (104) excludes the task ID selected in step ST1101 from the first task ID list.

ステップＳＴ１１１６で、タスク割り当て部（１０４）は第１のタスクＩＤリストが空であるかを判定する。判定の結果、第１のタスクＩＤリストが空であればＳＴ８１１の処理を終了し、空でなければステップＳＴ１１０１の処理を再実行する。つまり、タスク割り当て部（１０４）は、第１のタスクＩＤリストに格納されているタスクＩＤに対して、ステップＳＴ１１０１からステップＳＴ１１１６までの処理を繰り返し実行する。   In step ST1116, the task assignment unit (104) determines whether or not the first task ID list is empty. As a result of the determination, if the first task ID list is empty, the process of ST811 is terminated, and if not empty, the process of step ST1101 is re-executed. That is, the task assignment unit (104) repeatedly executes the processing from step ST1101 to step ST1116 for the task ID stored in the first task ID list.

以上のようにして、タスク割り当て部（１０４）は回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）で消費するリーク電力が少なくなるよう、タスクの割り当て先を網羅的に探索していき、タスクを割り当てる回路ブロックを設定する。   As described above, the task allocation unit (104) exhaustively searches for task allocation destinations and allocates tasks so that the leakage power consumed by the circuit block (107a) and the circuit block (107b) is reduced. Set the circuit block.

ここで図１２は、タスク割り当て部（１０４）が割り当てるタスクの一例を示したものである。以下、図１２を用いて、タスク割り当て部（１０４）が図１０の処理によって、タスクを割り当てる回路ブロックを設定する動作を具体的に説明する。   FIG. 12 shows an example of tasks assigned by the task assignment unit (104). Hereinafter, the operation in which the task assignment unit (104) sets a circuit block to which a task is assigned by the process of FIG. 10 will be described in detail with reference to FIG.

図１２（ａ）のタスクは実行中であるタスクの処理開始時間と完了時間を示す。図１２（ａ）に示すタスク（１２０１）〜（１２０４）は回路ブロック（１０７ａ）内の演算器（１０８）で処理実行中であり、タスク（１２０５）〜（１２０７）は回路ブロック（１０７ｂ）内の演算器（１０８）で処理実行中である。回路ブロック（１０７ａ）内の４つの演算器（１０８）は全てタスクを実行中である。回路ブロック（１０７ｂ）内の３つの演算器（１０８）はタスクを実行中であり、１つは空き演算器である。   The task in FIG. 12A shows the processing start time and completion time of the task being executed. Tasks (1201) to (1204) shown in FIG. 12A are being processed by the computing unit (108) in the circuit block (107a), and tasks (1205) to (1207) are in the circuit block (107b). The processing is being executed by the computing unit (108). All four arithmetic units (108) in the circuit block (107a) are executing tasks. Three arithmetic units (108) in the circuit block (107b) are executing tasks, and one is an empty arithmetic unit.

また、図１２（ｂ）のタスクは図１２（ａ）のタスクよりも後に実行するタスクの処理開始時間と完了時間を示す。以下、図８、図１２を用いて、タスク割り当て部（１０４）の具体的な動作を説明する。   Also, the task in FIG. 12B shows the processing start time and completion time of a task executed after the task in FIG. Hereinafter, a specific operation of the task assignment unit (104) will be described with reference to FIGS.

タスク割り当て部（１０４）はステップＳＴ８０２で図１２（ｂ）のタスクに対応するタスクＩＤのリスト化して、第１のタスクＩＤリストを生成する。また、タスク割り当て部（１０４）は、図８のステップＳＴ８０１〜ＳＴ８０７までの処理をおこない、回路ブロック（１０７ａ）、回路ブロック（１０７ｂ）のＩＤを選び、回路ブロックＩＤのリストを生成する。   In step ST802, the task assignment unit (104) creates a first task ID list by listing the task IDs corresponding to the tasks in FIG. Also, the task assignment unit (104) performs the processing from step ST801 to ST807 in FIG. 8, selects the IDs of the circuit block (107a) and the circuit block (107b), and generates a list of circuit block IDs.

タスク割り当て部（１０４）は図１０の処理で図１２（ｂ）のタスクを割り当てる回路ブロックを設定する。以下、図１０、図１２を用いて、図１０に示すタスク割り当て部（１０４）の具体的な動作を順に説明する。   The task assignment unit (104) sets a circuit block to which the task shown in FIG. 12B is assigned in the process shown in FIG. Hereinafter, the specific operation of the task assignment unit (104) shown in FIG. 10 will be described in order with reference to FIGS.

ステップＳＴ１００１で、タスク割り当て部（１０４）は図１２（ｂ）のタスクのうち最も処理完了時間が早いタスク（１２１０）を選択する。   In step ST1001, the task assignment unit (104) selects the task (1210) having the earliest processing completion time among the tasks in FIG. 12 (b).

ステップＳＴ１００２で、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）に対して、回路ブロック内のタスクが全て完了する時間を判定する。図１２（ａ）で示す例では、回路ブロック（１０７ａ）内のタスクが全て完了する時間はＴ１であり、回路ブロック（１０７ｂ）内のタスクが全て完了する時間はＴ２である。   In step ST1002, the time for completing all tasks in the circuit block is determined for the circuit block (107a) and the circuit block (107b). In the example shown in FIG. 12A, the time for completing all tasks in the circuit block (107a) is T1, and the time for completing all tasks in the circuit block (107b) is T2.

ステップＳＴ１００３で、タスク割り当て部（１０４）はステップＳＴ１００１で選択したタスク（１２１０）の処理完了時間Ｔ３と、ステップＳＴ１００２で判定した時間Ｔ１、Ｔ２の差を算出する。タスク（１２１０）の処理完了時間とＴ１の差はＴ１−Ｔ３であり、タスク（１２１０）の処理完了時間とＴ２の差はＴ２−Ｔ３である。算出した結果、Ｔ１−Ｔ３＞０、Ｔ２−Ｔ３＜０であるため、差が正の値となった同一の回路ブロック（１０７ａ）をタスク（１２１０）の割り当て先とする。   In step ST1003, the task assignment unit (104) calculates the difference between the processing completion time T3 of the task (1210) selected in step ST1001 and the times T1 and T2 determined in step ST1002. The difference between the processing completion time of task (1210) and T1 is T1-T3, and the difference between the processing completion time of task (1210) and T2 is T2-T3. Since T1-T3> 0 and T2-T3 <0 are obtained as a result of the calculation, the same circuit block (107a) having a positive difference is set as the assignment destination of the task (1210).

ステップＳＴ１００４で、ステップＳ１００１で選択したタスクのＩＤを第１のタスクＩＤリストから削除する。   In step ST1004, the ID of the task selected in step S1001 is deleted from the first task ID list.

ステップＳＴ１００５で、タスク割り当て部（１０４）は第１のタスクＩＤのリストが空であるかを判定する。判定した結果、タスクＩＤのリストが空であれば図１０の処理を終了する。判定した結果、タスクＩＤのリストが空でなければステップＳＴ１００１の処理を再実行する。すなわち、タスク割り当て部（１０４）は図１２（ｂ）のタスク全てに対してステップＳＴ１００１〜ＳＴ１００６の処理を実行し、タスク（１２１０）〜（１２１２）を割り当てる回路ブロックを設定する。   In step ST1005, the task assignment unit (104) determines whether the first task ID list is empty. As a result of the determination, if the task ID list is empty, the processing in FIG. 10 is terminated. As a result of the determination, if the task ID list is not empty, the process of step ST1001 is re-executed. That is, the task assignment unit (104) executes the processing of steps ST1001 to ST1006 for all the tasks in FIG. 12B, and sets circuit blocks to which the tasks (1210) to (1212) are assigned.

以上のようにして、タスク割り当て部（１０４）は図１２に示したタスクを割り当てる回路ブロックを設定する。   As described above, the task assignment unit (104) sets the circuit block to which the task shown in FIG. 12 is assigned.

ここで図１３は図１１の処理の具体的な動作例を示したものである。以下、図１３を用いて、タスク割り当て部（１０４）が図１１の処理によって、タスクを割り当てる回路ブロックを設定する動作を具体的に説明する。   Here, FIG. 13 shows a specific operation example of the processing of FIG. Hereinafter, the operation in which the task assignment unit (104) sets a circuit block to which a task is assigned by the process of FIG. 11 will be described in detail with reference to FIG.

図１３に示すように、ステップＳＴ８０１〜ＳＴ８１０を実行した結果、図１３（ａ）のようなタスク割り当てになっているものとする。すなわち、タスク（１３０１）〜（１３０４）は回路ブロック（１０７ａ）に割り当てられ、タスク（１３０５）〜（１３０８）は回路ブロック（１０７ｂ）に割り当てられている状態である。また、回路ブロックＩＤのリストには、回路ブロック（１０７ａ）のＩＤのみが含まれている状態である。   As shown in FIG. 13, it is assumed that the task assignment as shown in FIG. 13A is performed as a result of executing steps ST801 to ST810. That is, tasks (1301) to (1304) are assigned to the circuit block (107a), and tasks (1305) to (1308) are assigned to the circuit block (107b). The list of circuit block IDs includes only the ID of the circuit block (107a).

以下、図１３を用いて、図１１の処理の内容を具体的に説明する。図１１の処理では、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）に割り当てられているタスクの交換を繰り返し、双方の回路ブロックが電源オン状態である時間を少なくなるようにする。以下に説明する処理は、全てタスク割り当て部（１０４）の内部で実行される。   Hereinafter, the contents of the process of FIG. 11 will be described in detail with reference to FIG. In the process of FIG. 11, the task assigned to the circuit block (107a) and the circuit block (107b) is repeatedly exchanged so that the time during which both circuit blocks are in the power-on state is reduced. The processes described below are all executed inside the task assignment unit (104).

ステップＳＴ１１０１で、任意のタスクのタスクＩＤを選択する。ここでは、タスク（１３０５）のタスクＩＤを選択する。   In step ST1101, a task ID of an arbitrary task is selected. Here, the task ID of the task (1305) is selected.

ステップＳＴ１１０２で、回路ブロック（１０７ａ）の回路ブロックＩＤを選択する。   In step ST1102, the circuit block ID of the circuit block (107a) is selected.

ステップＳＴ１１０３で、回路ブロック（１０７ａ）内のタスク（１３０１）〜（１３０４）のタスクＩＤのリスト（第２のタスクＩＤリスト）を生成する。   In step ST1103, a list of task IDs (second task ID list) of tasks (1301) to (1304) in the circuit block (107a) is generated.

ステップＳＴ１１０４で、ステップＳＴ１１０３で生成した第２のタスクＩＤリストの中から任意のタスクＩＤを選択する。ここでは、タスク（１３０１）を選択する。   In step ST1104, an arbitrary task ID is selected from the second task ID list generated in step ST1103. Here, the task (1301) is selected.

ステップＳＴ１１０５で、ステップＳＴ１１０１で選択したタスク（１３０５）と、ステップＳＴ１１０４で選択したタスク（１３０１）を交換する。タスク交換した結果を図１３（ｂ）に示す。   In step ST1105, the task (1305) selected in step ST1101 and the task (1301) selected in step ST1104 are exchanged. The result of task exchange is shown in FIG.

ステップＳＴ１１０６で、タスク交換後の回路ブロック（１０７ａ）内のタスクの処理開始時間のうち最も早いＴｓと、処理完了時間のうち最も遅いＴｆの差Ｔｄを算出する。   In step ST1106, a difference Td between the earliest Ts among the processing start times of the tasks in the circuit block (107a) after task replacement and the latest Tf among the processing completion times is calculated.

ステップＳＴ１１０７で、タスク交換後の回路ブロック（１０７ｂ）内のタスクの処理開始時間のうち最も早いＴｓと、処理完了時間のうち最も遅いＴｆの差Ｔｄを算出する。   In step ST1107, a difference Td between the earliest Ts among the processing start times of the tasks in the circuit block (107b) after task replacement and the latest Tf among the processing completion times is calculated.

ステップＳＴ１１０８で、ステップＳＴ１１０６で算出したＴｄとステップＳＴ１１０７で算出したＴｄの合計値Ｔｔを算出する。   In step ST1108, a total value Tt of Td calculated in step ST1106 and Td calculated in step ST1107 is calculated.

ステップＳＴ１１０９で、ステップＳＴ１１０４で選択したタスク（１３０１）のＩＤを第２のタスクＩＤリストから除外する。   In step ST1109, the ID of the task (1301) selected in step ST1104 is excluded from the second task ID list.

ステップＳＴ１１０４〜Ｓ１１１０を、タスク（１３０１）〜（１３０４）に対して実行する。つまり、タスク（１３０１）〜（１３０４）とタスク（１３０５）の交換を繰り返して、全てのタスク交換のパターンについてＴｔを算出する。   Steps ST1104 to S1110 are executed for tasks (1301) to (1304). That is, the task (1301) to (1304) and the task (1305) are repeatedly exchanged, and Tt is calculated for all task exchange patterns.

ステップＳＴ１１１１で、ステップＳＴ１１０８で算出したＴｔを比較し、Ｔｔが最小になったタスクの交換結果を記憶する。この場合、Ｔｔが最小となるタスクの交換結果は図１３（ｂ）に示したものとなる。   In step ST1111, the Tt calculated in step ST1108 is compared, and the task exchange result with the smallest Tt is stored. In this case, the exchange result of the task with the minimum Tt is as shown in FIG.

ステップＳＴ１１１２で、回路ブロックＩＤのリストから回路ブロック（１０７ａ）のＩＤを削除する。したがって、回路ブロックＩＤのリストは空となる。   In step ST1112, the ID of the circuit block (107a) is deleted from the list of circuit block IDs. Therefore, the list of circuit block IDs is empty.

ステップＳＴ１１１３で、回路ブロックＩＤのリストは空であるので、ステップＳＴ１１１４の処理に進む。   Since the list of circuit block IDs is empty in step ST1113, the process proceeds to step ST1114.

ステップＳＴ１１０２〜ＳＴ１１１３を、回路ブロックＩＤのリストが空になるまで繰り返し実行する。図１３の例では、回路ブロックＩＤのリストには、回路ブロック（１０７ａ）だけが含まれるので、ＳＴ１１０２〜ＳＴ１１１３の処理を１回だけ実行する。   Steps ST1102 to ST1113 are repeatedly executed until the list of circuit block IDs becomes empty. In the example of FIG. 13, since only the circuit block (107a) is included in the list of circuit block IDs, the processing of ST1102 to ST1113 is executed only once.

ステップＳＴ１１１４では、ステップＳＴ１１１１で記憶したＴｔをそれぞれ比較する。図１３の例では、ステップＳＴ１１１１で記憶したＴｔは一つだけであるので、ステップＳＴ１１１１で記憶したタスクＩＤと演算器ＩＤの設定を記憶する。   In step ST1114, Tt stored in step ST1111 is compared. In the example of FIG. 13, only one Tt is stored in step ST1111. Therefore, the task ID and the calculator ID stored in step ST1111 are stored.

ステップＳＴ１１１５では、ステップＳＴ１１０１で選択したタスク（１３０３）のタスクＩＤを第１のタスクＩＤリストから除外する。このとき、第１のタスクＩＤリストにはタスク（１３０６）〜（１３０８）のタスクＩＤが格納されている状態となる。したがって、ステップＳＴ１１６では、第１のタスクＩＤリストは空ではないと判定する。よって、ステップＳＴ１１０１以降の処理を再実行する。つまり、第１のタスクＩＤリストに格納されているタスク（１３０５）〜（１３０８）のタスクＩＤに対して図１１の処理を繰り返し実行する。図１１の処理を実行した結果、タスク割り当ては図１３（ｃ）のようになる。   In step ST1115, the task ID of the task (1303) selected in step ST1101 is excluded from the first task ID list. At this time, the task IDs of tasks (1306) to (1308) are stored in the first task ID list. Therefore, in step ST116, it is determined that the first task ID list is not empty. Therefore, the process after step ST1101 is re-executed. That is, the process of FIG. 11 is repeatedly executed for the task IDs of tasks (1305) to (1308) stored in the first task ID list. As a result of executing the processing of FIG. 11, task assignment is as shown in FIG.

以上のようにして、タスク割り当て部（１０４）は、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）が電源オン状態である時間が少なくなるようなタスクの割り当てを実行する。これにより、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）で消費されるリーク電力を小さくすることができる。   As described above, the task assignment unit (104) performs task assignment such that the time during which the circuit block (107a) and the circuit block (107b) are in the power-on state is reduced. As a result, the leakage power consumed by the circuit block (107a) and the circuit block (107b) can be reduced.

ここで図１４は構成情報生成部（１０６）の内部で再生成する構成情報の具体例を示したものである。図１４（ａ）は構成情報生成部（１０６）によって再生成する前の構成情報（１１１）を示す。図１４（ｂ）は構成情報生成部（１０６）によって再生成した後の構成情報を示す。   Here, FIG. 14 shows a specific example of the configuration information regenerated inside the configuration information generation unit (106). FIG. 14A shows the configuration information (111) before being regenerated by the configuration information generation unit (106). FIG. 14B shows the configuration information after being regenerated by the configuration information generation unit (106).

構成情報生成部（１０６）は、データ処理装置（１００）の外部から構成情報（１１１）を受信し、タスク割り当て部（１０４）からタスク割り当ての変更前後の演算器ＩＤを受信する。その後、構成情報生成部（１０６）は、構成情報（１１１）に含まれる演算器ＩＤをタスク割り当て変更後のＩＤに変更して、構成情報（１１１）を再生成する。すなわち、構成情報生成部（１０６）は図１４（ａ）に示す構成情報（１１１）のＩＤを図１４（ｂ）に示す構成情報（１１１）のＩＤに変更する。図１５に構成情報（１１１）のＩＤと演算器（１０８）の対応の一例を示す。構成情報（１１１）のＩＤを変更前は、図１４（ａ）のＩＤ設定にしたがい、回路ブロック（１０７ａ）に構成情報（１１１）の設定値が反映される。また、構成情報（１１１）のＩＤを変更後は、図１４（ｂ）のＩＤ設定にしたがい、回路ブロック（１０７ｂ）に構成情報（１１１）の設定値が反映される。   The configuration information generation unit (106) receives the configuration information (111) from the outside of the data processing device (100), and receives the computing unit ID before and after the task allocation change from the task allocation unit (104). Thereafter, the configuration information generation unit (106) changes the computing unit ID included in the configuration information (111) to the ID after the task assignment change, and regenerates the configuration information (111). That is, the configuration information generation unit (106) changes the ID of the configuration information (111) illustrated in FIG. 14A to the ID of the configuration information (111) illustrated in FIG. FIG. 15 shows an example of the correspondence between the ID of the configuration information (111) and the calculator (108). Before changing the ID of the configuration information (111), the setting value of the configuration information (111) is reflected in the circuit block (107a) according to the ID setting of FIG. Further, after changing the ID of the configuration information (111), the setting value of the configuration information (111) is reflected in the circuit block (107b) according to the ID setting of FIG.

次に、構成情報生成部（１０６）はタスク割り当て変更後の演算器間のデータ送受信の経路を特定して、ルータ（１０９）の設定を変更する。例えば、次のような処理を構成情報生成部（１０６）が実行するようにすれば良い。構成情報生成部（１０６）は構成情報（１１１）のＩＤを変更後、データを送受信する演算器のＩＤを構成情報（１１１）に含まれる演算器（１０８）、ルータ（１０９）の設定値から検出する。次に構成情報生成部（１０６）は、演算器間のデータ送受信の経路上にあるルータ（１０９）を選び、演算器間でデータ送受信をする経路に沿ってルータ（１０９）の設定値を変更する。   Next, the configuration information generation unit (106) identifies the data transmission / reception path between the arithmetic units after the task assignment is changed, and changes the setting of the router (109). For example, the configuration information generation unit (106) may execute the following processing. After changing the ID of the configuration information (111), the configuration information generation unit (106) determines the ID of the calculator that transmits and receives data from the setting values of the calculator (108) and the router (109) included in the configuration information (111). To detect. Next, the configuration information generation unit (106) selects the router (109) on the data transmission / reception path between the arithmetic units, and changes the setting value of the router (109) along the path for data transmission / reception between the arithmetic units. To do.

以上のようにしてデータ処理装置（１００）を構成することにより、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）に電源供給する時間が少なくなるように回路ブロック内の演算器（１０８）にタスクを割り当てることができる。したがって、本提案手法により、データ処理装置（１００）で消費するリーク電力を削減することができる。   By configuring the data processing apparatus (100) as described above, tasks are applied to the arithmetic unit (108) in the circuit block so that the time for supplying power to the circuit block (107a) and the circuit block (107b) is reduced. Can be assigned. Therefore, the proposed method can reduce the leakage power consumed by the data processing apparatus (100).

＜構成情報生成装置の構成と動作＞
以下では、本実施形態のデータ処理装置（１００）に入力する構成情報（１１１）を生成する構成情報生成装置（１６００）について説明する。 <Configuration and operation of configuration information generation device>
Hereinafter, the configuration information generation apparatus (1600) that generates the configuration information (111) to be input to the data processing apparatus (100) of the present embodiment will be described.

図１６は、データフローからデータフローへ処理を切り替えるための構成情報（１１１）を生成するための装置のブロック構成図を示している。   FIG. 16 shows a block configuration diagram of an apparatus for generating configuration information (111) for switching processing from a data flow to a data flow.

１６０１は装置全体の制御を司るＣＰＵである。   Reference numeral 1601 denotes a CPU that controls the entire apparatus.

１６０２はブートプログラムやＢＩＯＳを記憶しているＲＯＭ、１６０３はＣＰＵ（１６０１）のワークエリアとして利用され、且つ、ＯＳ（オペレーティングシステム）、アプリケーションを格納するためのＲＡＭである。   A ROM 1602 stores a boot program and a BIOS. A RAM 1603 is used as a work area for the CPU (1601) and stores an OS (operating system) and applications.

１６０４はＯＳ、構成情報（１１１）を作成するためのアプリケーション、ならびに、様々なデータを格納するためのハードディスクドライブ（ＨＤＤ）である。   Reference numeral 1604 denotes an OS, an application for creating configuration information (111), and a hard disk drive (HDD) for storing various data.

１６０５はキーボード、１６０６はマウスであり、ユーザインタフェースとして機能する。１６０７は内部にビデオメモリ及び表示コントローラを内蔵する表示制御部であり、１６０８は表示制御部（１６０７）からの映像信号を受信し、表示するための表示装置である。   A keyboard 1605 and a mouse 1606 function as a user interface. Reference numeral 1607 denotes a display control unit that incorporates a video memory and a display controller therein. Reference numeral 1608 denotes a display device that receives and displays a video signal from the display control unit (1607).

１６０９は各種外部デバイスと通信するインタフェースであり、例えば、図１８に示した外部メモリ（１６１０）を接続することで、本装置が作成した構成情報（１１１）をその外部メモリ（１６１０）に書き込むことになる。   Reference numeral 1609 denotes an interface for communicating with various external devices. For example, by connecting the external memory (1610) shown in FIG. 18, the configuration information (111) created by this apparatus is written to the external memory (1610). become.

以下、図１６に示した構成情報生成装置（１６００）の動作を説明する。   Hereinafter, the operation of the configuration information generation apparatus (1600) shown in FIG. 16 will be described.

構成情報生成装置（１６００）に電源が投入されると、ＣＰＵ（１６０１）はＲＯＭ（１６０２）に格納されたブートプログラムを実行し、ＨＤＤ（１６０４）に格納されたＯＳをＲＡＭにロードする。その後、構成情報（１１１）を作成するアプリケーションを起動することで、本装置が構成情報作成装置として機能することになる。   When the configuration information generation apparatus (1600) is turned on, the CPU (1601) executes the boot program stored in the ROM (1602) and loads the OS stored in the HDD (1604) into the RAM. Thereafter, by starting an application for creating the configuration information (111), this apparatus functions as a configuration information creation apparatus.

本装置で作成した構成情報（１１１）は、外部メモリ（１６１０）に書き込まれる。   The configuration information (111) created by this apparatus is written to the external memory (1610).

＜半導体装置の構成と動作＞
図１７に、本実施形態のデータ処理装置（１００）を搭載した半導体装置（１６１２）の構成例を示す。半導体装置（１６１２）の構成は、本実施形態に限定するものではなく他の構成でも良い。 <Configuration and operation of semiconductor device>
FIG. 17 shows a configuration example of a semiconductor device (1612) on which the data processing apparatus (100) of this embodiment is mounted. The configuration of the semiconductor device (1612) is not limited to this embodiment, and other configurations may be used.

図１７の半導体装置（１６１２）は、再構成デバイス（１７００）と外部メモリ（１７０５）で構成される。再構成デバイス（１７００）は、データ処理装置（１００）、ＣＰＵ（１７０１）、バス（１７０２）、Ｉ／Ｆ（１７０３）、Ｉ／Ｏ（１７０４）で構成される。   The semiconductor device (1612) in FIG. 17 includes a reconfigurable device (1700) and an external memory (1705). The reconfiguration device (1700) includes a data processing device (100), a CPU (1701), a bus (1702), an I / F (1703), and an I / O (1704).

図中、１７０１は再構成デバイス全体の制御を司るＣＰＵである。１７０５は構成情報（１１１）、ブートプログラム、ＯＳ（オペレーティングシステム）、アプリケーションを格納するためのメモリ（ＲＯＭ／ＲＡＭ）である。   In the figure, reference numeral 1701 denotes a CPU that controls the entire reconfigurable device. Reference numeral 1705 denotes a memory (ROM / RAM) for storing configuration information (111), a boot program, an OS (operating system), and applications.

ここで、図１８は外部メモリ（１７０５）の内部で保持している構成情報の配置を示す。   Here, FIG. 18 shows the arrangement of configuration information held in the external memory (1705).

図１８に示すように、各構成情報は構成情報の切り替え順に従って、外部メモリ（１７０５）の上位アドレスから順番に格納されている。   As shown in FIG. 18, each piece of configuration information is stored in order from the upper address of the external memory (1705) according to the switching order of the configuration information.

１８０１は第１のデータ処理を実現するための第１の構成情報であり、１８０２は第２のデータ処理を実現するための第２の構成情報である。   Reference numeral 1801 denotes first configuration information for realizing the first data processing, and 1802 denotes second configuration information for realizing the second data processing.

第１の構成情報（１８０１）は、第１のアドレス領域（１８０３）に保持され、第２の構成情報（１８０２）は、第２のアドレス領域（１８０４）に保持される。なお図１８に示した構成情報の配置方法は、本実施形態に限定するものではなく、他の方法でも良い。   The first configuration information (1801) is held in the first address area (1803), and the second configuration information (1802) is held in the second address area (1804). Note that the arrangement method of the configuration information shown in FIG. 18 is not limited to this embodiment, and other methods may be used.

１７０３は外部メモリ（１７０７）と通信するインタフェースである。１７０４は再構成デバイス（１７００）が構成情報（１１１）や処理対象となるデータ（画像データ等）を入出力するためのインタフェースである。１７０２はＣＰＵ（１７０１）、データ処理装置（１００）、Ｉ／Ｆ（１７０３）、Ｉ／Ｏ（１７０４）との間で通信をするためのバスである。   Reference numeral 1703 denotes an interface for communicating with the external memory (1707). Reference numeral 1704 denotes an interface through which the reconstruction device (1700) inputs / outputs configuration information (111) and data to be processed (image data or the like). Reference numeral 1702 denotes a bus for communicating with the CPU (1701), the data processing device (100), the I / F (1703), and the I / O (1704).

以下、図１７の半導体装置の動作を説明する。   Hereinafter, the operation of the semiconductor device of FIG. 17 will be described.

本装置に電源が投入されると、ＣＰＵ（１７０１）は外部メモリ（１７０５）に格納されたブートプログラムを実行し、システムを起動する。次に、ＣＰＵ（１７０１）はＩ／Ｏ（１７０４）から構成情報（１１１）の読み込みをして、外部メモリ（１７０５）へ構成情報（１１１）を格納するよう指示する。ＣＰＵ（１７０１）は、外部メモリ（１７０５）に構成情報（１１１）を格納した後、構成情報（１１１）の読み出しをデータ処理装置（１００）に指示する。   When the apparatus is turned on, the CPU (1701) executes a boot program stored in the external memory (1705) to start the system. Next, the CPU (1701) reads the configuration information (111) from the I / O (1704) and instructs the external memory (1705) to store the configuration information (111). After storing the configuration information (111) in the external memory (1705), the CPU (1701) instructs the data processing device (100) to read the configuration information (111).

データ処理装置（１００）は、外部メモリ（１７０５）へ構成情報（１１１）の読み出しの要求をして、バス（１７０２）を介して外部メモリ（１７０５）から構成情報（１１１）を受信する。構成情報（１１１）は、第１の構成情報（１６０１）、第２の構成情報（１６０２）という順番で読み込まれる。   The data processing device (100) requests the external memory (1705) to read the configuration information (111), and receives the configuration information (111) from the external memory (1705) via the bus (1702). The configuration information (111) is read in the order of first configuration information (1601) and second configuration information (1602).

以降、データ処理装置（１００）の内部で、構成情報（１１１）に沿った処理の割り当てがおこなわれる。処理の割り当てが完了した後、Ｉ／Ｏ（１７０４）から処理対象データが入力され、データ処理装置（１００）の内部でデータ処理が実行される。   Thereafter, processing is allocated in accordance with the configuration information (111) within the data processing device (100). After the processing assignment is completed, processing target data is input from the I / O (1704), and data processing is executed inside the data processing apparatus (100).

本提案のデータ処理装置（１００）は、第１の構成情報（１８０１）から順番に読み込んでいき、動的再構成回路（１０１）の動作を切り替える。   The proposed data processing apparatus (100) sequentially reads the first configuration information (1801) and switches the operation of the dynamic reconfiguration circuit (101).

［実施形態２］
実施形態１では、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）を処理性能と消費電力が同等である演算器（１０８）で構成する実施形態を示したが、図１９に示すように各回路ブロックを処理性能と消費電力が異なる演算器で構成しても良い。 [Embodiment 2]
In the first embodiment, the circuit block (107a) and the circuit block (107b) are configured by the arithmetic unit (108) having the same processing performance and power consumption. However, as shown in FIG. May be composed of computing units having different processing performance and power consumption.

図１９に示すデータ処理装置（１００）は、回路ブロック（１０７ａ）を処理性能が高く、消費電力が大きい第１の演算器（１９０１）で構成し、回路ブロック（１０７ｂ）を処理性能が低く、消費電力が小さい第２の演算器（１９０２）で構成する。他の構成は、実施形態１で示したデータ処理装置（１００）と同様である。本実施形態では、回路ブロックは２つとしているが、回路ブロックの数を３つ以上としても良い。   In the data processing device (100) shown in FIG. 19, the circuit block (107a) is composed of a first computing unit (1901) with high processing performance and high power consumption, and the circuit block (107b) has low processing performance. A second computing unit (1902) with low power consumption is used. Other configurations are the same as those of the data processing apparatus (100) shown in the first embodiment. In this embodiment, the number of circuit blocks is two, but the number of circuit blocks may be three or more.

以下、図１９に示す回路ブロック（１０７ａ）、回路ブロック（１０７ｂ）に電源供給する時間が少なくなるようにタスクを割り当てるときのデータ処理装置（１００）の動作を説明する。図１９のデータ処理装置（１００）は、タスク割り当て部（１０４）以外のブロックの動作は、実施形態１で示したデータ処理装置（１００）と同様である。以下、図１９のデータ処理装置（１００）におけるタスク割り当て部（１０４）の動作を説明する。   The operation of the data processing device (100) when assigning tasks so that the time for supplying power to the circuit block (107a) and the circuit block (107b) shown in FIG. In the data processing apparatus (100) of FIG. 19, the operations of blocks other than the task assignment unit (104) are the same as those of the data processing apparatus (100) shown in the first embodiment. Hereinafter, the operation of the task assignment unit (104) in the data processing apparatus (100) of FIG. 19 will be described.

本実施形態におけるタスク割り当て部（１０４）の動作は、図８に示したステップＳＴ８０８とステップＳＴ８１１を除き、実施形態１と同様である。   The operation of the task assignment unit (104) in this embodiment is the same as that in Embodiment 1 except for Step ST808 and Step ST811 shown in FIG.

本実施形態におけるタスク割り当て部（１０４）は、図８に示したステップＳＴ８０８とステップＳＴ８１１で、タスクを第１の演算器（１９０１）で実行する場合と第２の演算器（１９０２）で実行する場合の２通りのタスクの実行完了時間を取得する。なお、演算器の種類は２つに限定する必要はなく、演算器の種類を３つ以上としても良い。その場合は、図８に示したステップＳＴ８０８とステップＳＴ８１１で、演算器の種類に対応する数のタスクの実行完了時間を取得すれば良い。   In step ST808 and step ST811 shown in FIG. 8, the task assignment unit (104) in the present embodiment executes the task in the first computing unit (1901) and the second computing unit (1902). The execution completion time of two kinds of tasks is acquired. Note that the number of arithmetic units need not be limited to two, and the number of arithmetic units may be three or more. In that case, the execution completion time of the number of tasks corresponding to the type of the arithmetic unit may be acquired in steps ST808 and ST811 shown in FIG.

ここで、図２０は図１９のタスク割り当て部（１０４）の具体的な動作例を示したものである。以下、図２０を用いてタスク割り当て部（１０４）の動作を説明する。   Here, FIG. 20 shows a specific operation example of the task assignment unit (104) of FIG. Hereinafter, the operation of the task assignment unit (104) will be described with reference to FIG.

図２０（ａ）は、タスク割り当て部（１０４）がタスク割り当てを実行する前の状態を示す。図２０（ａ）に示すように、回路ブロック（１０７ａ）にはタスク（２００１）〜（２００３）が割り当てられており、回路ブロック（１０７ｂ）にはタスク（２００４）〜（２００６）が割り当てられており、各タスクは実行中の状態である。回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）には、それぞれ一つの空き演算器がある状態である。   FIG. 20A shows a state before the task assignment unit (104) executes task assignment. As shown in FIG. 20A, tasks (2001) to (2003) are assigned to the circuit block (107a), and tasks (2004) to (2006) are assigned to the circuit block (107b). Each task is in a running state. Each of the circuit block (107a) and the circuit block (107b) has one empty computing unit.

また、タスク割り当て部（１０４）が図８の処理でステップＳＴ８０７まで実行した結果、第１のタスクＩＤリストには次に実行するタスク（２００７）のＩＤが格納されている状態である。回路ブロックＩＤのリストには、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）のＩＤが含まれている状態である。   Further, as a result of the task assignment unit (104) executing up to step ST807 in the processing of FIG. 8, the ID of the next task (2007) to be executed is stored in the first task ID list. The list of circuit block IDs includes the IDs of the circuit block (107a) and the circuit block (107b).

タスク割り当て部（１０４）は、図８のステップＳＴ８０８の処理でタスク（２００７）を回路ブロック（１０７ａ）、回路ブロック（１０７ｂ）のどちらに割り当てるかを選択する。以下、図１０と図２０を用いて、タスク割り当て部（１０４）の動作を説明する。   The task assignment unit (104) selects whether the task (2007) is assigned to the circuit block (107a) or the circuit block (107b) in the process of step ST808 of FIG. Hereinafter, the operation of the task assignment unit (104) will be described with reference to FIGS.

ステップＳＴ１００１では、第１のタスクＩＤリストからタスク（２００７）のＩＤを選択する。   In step ST1001, the ID of the task (2007) is selected from the first task ID list.

ステップＳＴ１００２では、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）内でタスクが全て完了する時間を判定する。図２０（ａ）に示すように、回路ブロック（１０７ａ）内でタスクが全て完了する時間はＴａであり、回路ブロック（１０７ｂ）内でタスクが全て完了する時間はＴｂである。   In step ST1002, it is determined when all tasks are completed in the circuit block (107a) and the circuit block (107b). As shown in FIG. 20A, the time for completing all tasks in the circuit block (107a) is Ta, and the time for completing all tasks in the circuit block (107b) is Tb.

ステップＳＴ１００３では、回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）に対して、タスク（２００７）の処理完了時間をそれぞれ取得する。つまり、タスク（２００７）を回路ブロック（１０７ａ）内の第１の演算器（１９０１）で実行する場合の処理完了時間と、タスク（２００７）を回路ブロック（１０７ｂ）内の第２の演算器（１９０２）で実行する場合の処理完了時間をそれぞれ取得する。タスク（２００７）を第１の演算器（１９０１）、第２演算器（１９０２）で実行する場合の処理時間を図２０（ｂ）、図２０（ｃ）に示す。図２０（ｂ）に示すように、タスク（２００７）を第２の演算器（１９０２）で実行する場合、処理完了時間はＴｂ’となる。また、図２０（ｃ）に示すように、タスク（２００７）を第１の演算器（１９０１）で実行する場合、処理完了時間はＴａ’となる。次に、ステップＳＴ１００２で判定した時間Ｔａと先に取得したＴａ’の差、ステップＳＴ１００２で判定した時間Ｔｂと先に取得したＴｂ’の差を算出する。   In step ST1003, the processing completion time of the task (2007) is acquired for each of the circuit block (107a) and the circuit block (107b). That is, the processing completion time when the task (2007) is executed by the first arithmetic unit (1901) in the circuit block (107a), and the task (2007) is processed by the second arithmetic unit (107b) in the circuit block (107b). In step 1902), the process completion time is acquired. Processing times when the task (2007) is executed by the first computing unit (1901) and the second computing unit (1902) are shown in FIGS. 20 (b) and 20 (c). As shown in FIG. 20B, when the task (2007) is executed by the second computing unit (1902), the processing completion time is Tb ′. As shown in FIG. 20C, when the task (2007) is executed by the first computing unit (1901), the processing completion time is Ta '. Next, the difference between the time Ta determined in step ST1002 and the previously acquired Ta ', and the difference between the time Tb determined in step ST1002 and the previously acquired Tb' are calculated.

ステップＳＴ１００４では、ステップＳＴ１００３で算出した結果を基にタスク（２００７）を回路ブロック（１０７ａ）と回路ブロック（１０７ｂ）のどちらかに割り当てる。図２０の例では、ステップＳＴ１００３で算出した結果はＴａ’−Ｔａ＜０、Ｔｂ’−Ｔｂ＞０であるため、タスク（２００７）を回路ブロック（１０７ｂ）に割り当てる。なお、回路ブロック（１０７ａ）（１０７ｂ）で消費するリーク電力が異なる場合は、回路ブロック（１０７ａ）にタスク（２００７）を割り当てた場合のリーク電力と、回路ブロック（１０７ｂ）にタスク（２００７）を割り当てた場合のリーク電力を算出する。例えば、回路ブロックごとに単位時間あたりに消費するリーク電力値を予めタスク割り当て部（１０４）の内部に設定しておき、単位時間あたりに消費するリーク電力値にタスクの実行時間を乗算するようにすれば良い。タスクの実行時間は、図２０（ｂ）、図２０（ｃ）に示すように各回路ブロックで各々の回路ブロックごとに最も処理開始が早いタスクの処理開始時間と最も処理完了が遅いタスクの処理完了時間の差Ｔｄとする。   In step ST1004, the task (2007) is assigned to either the circuit block (107a) or the circuit block (107b) based on the result calculated in step ST1003. In the example of FIG. 20, since the results calculated in step ST1003 are Ta′−Ta <0 and Tb′−Tb> 0, the task (2007) is assigned to the circuit block (107b). If the leakage power consumed by the circuit blocks (107a) and (107b) is different, the leakage power when the task (2007) is assigned to the circuit block (107a) and the task (2007) are assigned to the circuit block (107b). The leak power when assigned is calculated. For example, a leakage power value consumed per unit time for each circuit block is set in advance in the task allocation unit (104), and the leakage power value consumed per unit time is multiplied by the task execution time. Just do it. As shown in FIG. 20B and FIG. 20C, the task execution time is the processing start time of the task with the earliest processing start and the processing of the task with the latest processing completion for each circuit block in each circuit block. The difference in completion time is Td.

以降、ステップＳＴ１００５、ステップＳＴ１００６の処理は実施形態１と同様である。   Henceforth, the process of step ST1005 and step ST1006 is the same as that of Embodiment 1.

図１１のＳＴ１１０６〜ＳＴ１１０８についても、同様の処理を追加すれば良い。   Similar processing may be added to ST1106 to ST1108 in FIG.

以上のようにして、回路ブロックを処理性能と消費電力が異なる演算器で構成した場合でも、本提案手法によりデータ処理装置（１００）が消費するリーク電力を削減することができる。   As described above, even when the circuit block is configured with arithmetic units having different processing performance and power consumption, the proposed method can reduce the leakage power consumed by the data processing device (100).

［実施形態３］
実施形態１では、タスクを割り当てる演算器（１０８）が固定されてない場合の実施形態を示したが、タスクを割り当てる演算器（１０８）が固定されている場合にも本提案を適用することができる。以下に、その実施形態を示す。 [Embodiment 3]
In the first embodiment, the embodiment in which the computing unit (108) to which the task is allocated is not fixed has been described. However, the present proposal can also be applied to the case where the computing unit (108) to which the task is allocated is fixed. it can. The embodiment is shown below.

以下に示す実施形態は、タスク情報取得部（１０３）とタスク割り当て部（１０６）の内部処理のみが実施形態１と異なる。タスク情報取得部（１０３）とタスク情報取得部（１０４）の内部処理を除く部分は実施形態１と同様である。   The following embodiment differs from the first embodiment only in the internal processing of the task information acquisition unit (103) and the task assignment unit (106). The parts other than the internal processing of the task information acquisition unit (103) and the task information acquisition unit (104) are the same as those in the first embodiment.

以下で、本実施形態におけるタスク情報取得部（１０３）の内部処理を説明する。ここで、図２１はタスク情報取得部（１０３）の内部で保持するタスク情報の一例である。本実施形態では、実施形態１で示したタスク情報に演算器ＩＤのカラムを加える。この演算器ＩＤは、予め割り当てるタスクが決められている演算器（１０８）のＩＤを示す。図２１に示す例では、演算器ＩＤが６である演算器（１０８）に、タスクＩＤが３であるタスクが予め割り当てられている。また、演算器ＩＤが０であるタスクＩＤは、タスクを割り当てる演算器（１０８）を任意に設定できる。なお、この演算器ＩＤは、データ処理装置（１００）を動作させる前にユーザによって設定しておけば良い。   Hereinafter, internal processing of the task information acquisition unit (103) in the present embodiment will be described. Here, FIG. 21 is an example of task information held inside the task information acquisition unit (103). In this embodiment, a column of computing unit ID is added to the task information shown in the first embodiment. This computing unit ID indicates the ID of the computing unit (108) for which a task to be assigned in advance is determined. In the example shown in FIG. 21, a task having a task ID of 3 is assigned in advance to a calculator (108) having a calculator ID of 6. In addition, a task ID with a calculator ID of 0 can arbitrarily set a calculator (108) to which a task is assigned. The computing unit ID may be set by the user before operating the data processing apparatus (100).

タスク情報取得部（１０３）は、タスク割り当て部（１０６）からタスク情報の送信を要求する信号を受信した後、図２１に示すタスク情報を送信する。   The task information acquisition unit (103) receives the signal requesting transmission of task information from the task assignment unit (106), and then transmits the task information shown in FIG.

以下で、本実施形態におけるタスク割り当て部（１０６）の内部処理を説明する。   Hereinafter, internal processing of the task assignment unit (106) in the present embodiment will be described.

ここで図２２はタスク割り当て部（１０６）の内部で保持するテーブルである。本実施形態では、実施形態１で示したテーブルに固定フラグを加える。固定フラグが１である場合、演算器ＩＤは固定であり、固定フラグが０である場合、演算器ＩＤは固定ではないことを示す。   Here, FIG. 22 is a table held inside the task assignment unit (106). In the present embodiment, a fixed flag is added to the table shown in the first embodiment. When the fixed flag is 1, the computing unit ID is fixed, and when the fixed flag is 0, the computing unit ID is not fixed.

タスク割り当て部（１０６）は、タスク情報取得部（１０３）から図２１のタスク情報を受信し、演算器情報取得部（１０５）から演算器情報を受信した後、図２２のテーブルを生成する。タスク割り当て部（１０６）はタスク情報取得部（１０３）から受信したタスク情報で演算器ＩＤが設定されている場合は、図２２に示すテーブルの演算器ＩＤに演算器ＩＤを設定して、演算器ＩＤを設定した行にタスクＩＤを設定する。更に、タスク割り当て部（１０６）は、演算器ＩＤを設定した行の固定フラグを１とする。タスク割り当て部（１０６）はタスク情報取得部（１０３）から受信したタスク情報に演算器ＩＤが設定されていない場合は、図２２に示すテーブルの演算器ＩＤを０とし、演算器ＩＤを設定した行のタスクＩＤを設定する。更に、演算器ＩＤを設定した行の固定フラグを０とする。   The task assignment unit (106) receives the task information of FIG. 21 from the task information acquisition unit (103), receives the calculator information from the calculator information acquisition unit (105), and then generates the table of FIG. When the computing unit ID is set in the task information received from the task information acquisition unit (103), the task allocation unit (106) sets the computing unit ID to the computing unit ID in the table shown in FIG. The task ID is set in the row where the device ID is set. Further, the task assignment unit (106) sets the fixed flag of the row in which the computing unit ID is set to 1. When the task ID received from the task information acquisition unit (103) is not set with the calculator ID, the task assigner (106) sets the calculator ID in the table shown in FIG. 22 to 0 and sets the calculator ID. Set the task ID for the row. Further, the fixed flag of the row in which the calculator ID is set is set to 0.

以降、タスク割り当て部（１０６）は固定フラグが１であるタスクＩＤの割り当ては変更せず、固定フラグが０であるタスクＩＤに対してタスク割り当てを実行する。タスク割り当て部（１０６）が実行するタスク割り当ての処理は、実施形態１と同様である。   Thereafter, the task assignment unit (106) does not change the assignment of the task ID whose fixed flag is 1, and performs the task assignment for the task ID whose fixed flag is 0. The task assignment process executed by the task assignment unit (106) is the same as that in the first embodiment.

以上のようにして、タスクを割り当てる演算器（１０８）が固定されている場合にも本提案を適用することができ、データ処理装置（１００）が消費するリーク電力を削減することができる。   As described above, the present proposal can be applied even when the computing unit (108) to which the task is assigned is fixed, and the leakage power consumed by the data processing device (100) can be reduced.

１００ データ処理装置
１０１ 動的再構成回路
１０２ 電源制御部
１０３ タスク情報取得部
１０４ タスク割り当て部
１０５ 演算器情報取得部
１０６ 構成情報生成部
１０７ａ、１０７ｂ 回路ブロック
１０８ 演算器
１０９ ルータ
１１０ 電源スイッチ
１１１ 構成情報
２０１ 演算器の設定データ
２０２ ルータの設定データ
２０３ ＩＤ
２０４ アドレス
２０５ 設定値
３０１〜３０４ データ入力用の結線
３０５〜３０８ データ出力用の結線
３０９〜３１２ データ受信用の結線
３１３〜３１６ データ送信用の結線
４０１ 構成情報設定部
４０２ 演算処理部
４０３ データ入力部
４０４ データ出力部
５０１ 構成情報設定部
５０２ 入出力切り替え部
１２０１〜１２１２ タスク
１３０１〜１３０８ タスク
１６００ 構成情報生成装置
１６０１ ＣＰＵ
１６０２ ＲＯＭ
１６０３ ＲＡＭ
１６０４ ＨＤＤ
１６０５ キーボード
１６０６ マウス
１６０７ 表示制御部
１６０８ 表示装置
１６０９ Ｉ／Ｆ
１６１０ 外部メモリ
１６１１ バス
１６１２ 半導体装置
１７００ 再構成デバイス
１７０１ ＣＰＵ
１７０２ バス
１７０３ Ｉ／Ｆ
１７０４ Ｉ／Ｏ
１７０５ 外部メモリ
１７０８ 半導体装置
１８０１ 第１の構成情報
１８０２ 第２の構成情報
１８０３ 第１のアドレス領域
１８０４ 第２のアドレス領域
１９０１ 第１の演算器
１９０２ 第２の演算器 DESCRIPTION OF SYMBOLS 100 Data processing apparatus 101 Dynamic reconfiguration circuit 102 Power supply control part 103 Task information acquisition part 104 Task allocation part 105 Operation unit information acquisition part 106 Configuration information generation part 107a, 107b Circuit block 108 Operation unit 109 Router 110 Power switch 111 Configuration information 201 Operation unit setting data 202 Router setting data 203 ID
204 Address 205 Setting Value 301-304 Connection for Data Input 305-308 Connection for Data Output 309-312 Connection for Data Reception 313-316 Connection for Data Transmission 401 Configuration Information Setting Unit 402 Arithmetic Processing Unit 403 Data Input Unit 404 Data output unit 501 Configuration information setting unit 502 Input / output switching unit 1201 to 1212 Task 1301 to 1308 Task 1600 Configuration information generation device 1601 CPU
1602 ROM
1603 RAM
1604 HDD
1605 Keyboard 1606 Mouse 1607 Display control unit 1608 Display device 1609 I / F
1610 External memory 1611 Bus 1612 Semiconductor device 1700 Reconfigurable device 1701 CPU
1702 Bus 1703 I / F
1704 I / O
1705 External memory 1708 Semiconductor device 1801 First configuration information 1802 Second configuration information 1803 First address area 1804 Second address area 1901 First arithmetic unit 1902 Second arithmetic unit

Claims (5)

複数のデータ処理を並列に実行する複数の演算要素を含む複数の回路ブロックと、
前記複数の回路ブロックへの電源供給を個別に制御する電源制御手段と、
前記データ処理に関する情報と前記演算要素に関する情報を取得する取得手段と、
前記取得手段で取得した情報に基づき、回路ブロックに電源供給する時間が少なくなるように回路ブロック内の演算要素にデータ処理を割り当てる割り当て手段と、
前記割り当て手段によって割り当てた処理を回路ブロックが実行できるように構成情報を生成する生成手段と、
を有することを特徴とするデータ処理装置。 A plurality of circuit blocks including a plurality of arithmetic elements for executing a plurality of data processing in parallel;
Power control means for individually controlling power supply to the plurality of circuit blocks;
Obtaining means for obtaining information relating to the data processing and information relating to the computing element;
Assigning means for allocating data processing to arithmetic elements in the circuit block based on the information obtained by the obtaining means, so as to reduce the time for supplying power to the circuit block;
Generating means for generating configuration information so that the circuit block can execute the process assigned by the assigning means;
A data processing apparatus comprising: 前記取得手段は、データ処理の処理開始時間、処理完了時間に関する情報を取得することを特徴とする請求項１記載のデータ処理装置。   The data processing apparatus according to claim 1, wherein the acquisition unit acquires information regarding a processing start time and a processing completion time of data processing. 前記割り当て手段は、
前記処理開始時間と前記処理完了時間が近いデータ処理を同一の回路ブロック内の演算要素に割り当てることを特徴とする請求項２記載のデータ処理装置。 The assigning means includes
3. The data processing apparatus according to claim 2, wherein data processing having a processing start time close to the processing completion time is assigned to an arithmetic element in the same circuit block. 前記割り当て手段は、
回路ブロックで消費されるリーク電力が少なくなるように
回路ブロック内の演算要素にデータ処理を割り当てることを特徴とする請求項１記載のデータ処理装置。 The assigning means includes
The data processing apparatus according to claim 1, wherein data processing is assigned to an arithmetic element in the circuit block so that leakage power consumed in the circuit block is reduced. 複数のデータ処理を並列に実行する複数の演算要素を含む複数の回路ブロックへの電源供給を個別に制御する電源制御工程と、
前記データ処理に関する情報と前記演算要素に関する情報を取得する取得工程と、
前記取得工程で取得した情報に基づき、回路ブロックに電源供給する時間が少なくなるように回路ブロック内の演算要素にデータ処理を割り当てる割り当て工程と、
前記割り当て工程によって割り当てた処理を回路ブロックが実行できるように構成情報を生成する生成工程と、
を有することを特徴とするデータ処理方法。 A power control step for individually controlling power supply to a plurality of circuit blocks including a plurality of arithmetic elements that execute a plurality of data processing in parallel;
An acquisition step of acquiring information relating to the data processing and information relating to the calculation element;
An assigning step for allocating data processing to computing elements in the circuit block based on the information obtained in the obtaining step, so that the time for supplying power to the circuit block is reduced;
A generating step for generating configuration information so that the circuit block can execute the process assigned by the assigning step;
A data processing method characterized by comprising:
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