JP2016095629A - シリアル通信システム、通信制御装置および電子装置 - Google Patents
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Abstract
【解決手段】例えば、モータモジュールMDLm[1]は、第1および第2シリアルバスに接続された際に、第1信号を第2シリアルバスBS2[1]へ送信する。次いで、モータモジュールMDLm[1]は、候補となるアドレスを含んだ第1命令を第1シリアルバスBS1[1]へ送信しながら、当該第1命令に対する肯定応答を受信しないアドレスを探索する。そして、モータモジュールMDLm[1]は、探索結果となるアドレスを第2シリアルバスへ送信する。一方、制御ユニットCTLUは、第1信号を受信した際に、第1シリアルバスとの間の通信を停止するスリープ状態に遷移し、探索結果となるアドレスを第2シリアルバスから受信する。
【選択図】図1
Description
《シリアル通信システムの構成》
図1は、本発明の実施の形態1よるシリアル通信システムにおいて、その概略構成例を示す回路ブロック図である。図1に示すシリアル通信システムは、制御ユニットCTLUと、複数(ここでは4個)のバスシステムBSYS[1]〜BSYS[4]と、を備える。バスシステムBSYS[1]は、I2Cバス(第1シリアルバス)BS1[1]およびGPIO(General Purpose Input/Output)バス(第2シリアルバス)BS2[1]と、複数の被制御モジュール(電子装置)と、を備える。同様に、バスシステムBSYS[2]〜BSYS[4]も、それぞれ、I2CバスBS1[2]〜BS1[4]およびGPIOバスBS2[2]〜BS2[4]と、複数の被制御モジュールと、を備える。
図3、図4および図5は、図1のシリアル通信システムにおいて、プラグアンドプレイの動作方法の一例を示す説明図である。図3の例では、まず、I2CバスBS1[1]およびGPIOバスBS2[1]にモータモジュールMDLm[2]が新規に接続される(ステップS101)。新規に接続されたモータモジュールMDLm[2]には、別途設けた電源配線等から電源電圧が供給される。
以上、図1のシリアル通信システムで図3〜図5に示したようなプラグアンドプレイ動作を行うことで、代表的には、システム構成を柔軟または容易に変更することが可能になる。例えば、ユーザは、被制御モジュール(電子装置)をI2CバスBS1およびGPIOバスBS2に接続した際に、アドレス割り付けを代表とする設定作業を行う必要がない。その結果、システム構成を容易に変更することが可能になる。また、I2CバスBS1およびGPIOバスBS2に接続可能な被制御モジュールの種類や個数も特に制限されることがない。その結果、システム構成を柔軟に変更することが可能になる。
図6、図7および図8は、図1のシリアル通信システムにおいて、プラグアンドプレイの動作方法の他の一例を示す説明図である。前述した図3、図4および図5では、ある時点で1個の被制御モジュールが新規に接続される場合を想定したが、ある時点で複数の被制御モジュールが新規に接続される場合も生じ得る。具体的には、例えば、既に複数の被制御モジュールが搭載されているユニットを、コネクタ等を介してバスに接続するような場合が挙げられる。このような場合であっても、概略的には、図3、図4および図5の方式を用いることが可能である。
図9は、図1のシリアル通信システムを適用した車両型ロボットの模式的な構成例を示す外形図である。図9に示す車両型ロボットでは、4個のタイヤが取り付けられたシャーシ基板CB上に、制御ユニットCTLUと、センサモジュールMDLsと、モータモジュールMDLmと、が搭載されている。センサモジュールMDLsやモータモジュールMDLmは、コネクタ等を介してシャーシ基板CBに着脱可能となっている。
本実施の形態2では、実施の形態1で述べた通信IFモジュール(通信制御装置)および被制御モジュール(電子装置)の詳細について説明する。
図10は、本発明の実施の形態2による通信制御装置において、その主要部の構成例を示すブロック図である。図10に示す通信IFモジュール(通信制御装置)MDLifは、例えば、配線基板PCB1上に、マイクロコントローラ等の制御デバイス(半導体チップ)MCUcが実装された構成となっている。また、配線基板PCB1には、図示は省略しているが、ホストコントローラHCTLに接続するためのコネクタや、バスシステムBSYS[1]〜BSYS[4]に接続するためのコネクタ等も実装されている。
図11は、本発明の実施の形態2による電子装置において、その主要部の構成例を示すブロック図である。ここでは、被制御モジュール(電子装置)がモータモジュールMDLmである場合を例とする。図11に示すモータモジュールMDLmは、例えば、配線基板PCB2上に、マイクロコントローラ等の制御デバイス(半導体チップ)MCUmと、モータMTと、が実装された構成となっている。また、配線基板PCB2には、図示は省略しているが、I2CバスBS1およびGPIOバスBS2に接続するためのコネクタや、、モータMTを駆動するためのモータドライバ等も実装されている。
図12は、図11の電子装置において、フルI2Cインタフェース周りの主要部の構成例を示すブロック図である。ここでは、被制御モジュール(電子装置)のフルI2Cインタフェースを例に説明するが、通信IFモジュールMDLifのフルI2Cインタフェースも同様の構成および動作となる。
図13は、図10の通信制御装置において、簡易I2Cインタフェース周りの主要部の構成例を示すブロック図である。図13に示す簡易I2CインタフェースIIFsは、送受信データ用シフトレジスタSREGと、ACK検出回路ACDTと、通信制御回路CCTLsと、データ用送信バッファBFDoおよびデータ用受信バッファBFDiと、クロック用送信バッファBFCoおよびクロック用受信バッファBFCiと、を備える。すなわち、図13の簡易I2CインタフェースIIFsは、図12のフルI2CインタフェースIIFfと比較して、スレーブ状態の動作のみで使用される各回路部を備えない構成となっている。
図14は、図10および図13の通信制御装置において、アドレス管理部の処理内容の一例を示すフロー図である。アドレス管理部ADMは、まず、ステップS201において、各GPIOインタフェースGIFを監視し、いずれかのGPIOインタフェースGIFで‘H’レベル(第1信号)を受信した際に、ステップS202に移行する。アドレス管理部ADMは、ステップS202において、新規に接続された被制御モジュールが存在することを認識する。
図15は、図11および図12の電子装置において、アドレス探索部の処理内容の一例を示すフロー図である。アドレス探索部ADSは、I2CバスBS1およびGPIOバスBS2に接続された際に、まず、‘H’レベル(第1信号)をGPIOインタフェースGIFを介してGPIOバスBS2へ送信する(ステップS301(第1処理))。次いで、アドレス探索部ADSは、フルI2CインタフェースIIFfを介してI2CバスBS1へマスタ宣言信号を送信する(ステップS302)。
《シリアル通信システムの構成(変形例[1])》
図16は、本発明の実施の形態3によるシリアル通信システムにおいて、その主要部の構成例を示す概略図である。図17は、図16の比較例として検討したシリアル通信システムにおいて、その主要部の構成例を示す概略図である。図16および図17では、通信IFモジュールMDLifと、複数の被制御モジュール(ここではモータモジュールMDLm[1],MDLm[2],…)とが、GPIOバスBS2を介して接続された構成例が示されている。
《シリアル通信システムの構成(変形例[2])》
図18は、本発明の実施の形態4によるシリアル通信システムにおいて、その主要部の構成例を示す概略図である。図18では、通信IFモジュールMDLifと、被制御モジュール(ここではモータモジュールMDLm)とが、I2CバスBS1およびGPIOバスBS2を介して接続された構成例が示されている。通信IFモジュールMDLif内の制御デバイスMCUcは、I2CバスBS1のデータ配線(SDA)およびクロック配線(SCL)にそれぞれ結合される外部端子PNsdおよび外部端子PNscと、GPIOバスBS2に結合される外部端子PNio1と、に加えて、外部端子PNio2を備える。
《シリアル通信システムの構成(変形例[3])》
図19は、本発明の実施の形態5によるシリアル通信システムにおいて、その主要部の構成例を示す概略図である。図19では、通信IFモジュールMDL2ifと、バスシステムBSYS[1]〜BSYS[4]内の被制御モジュールとが、I2CバスBS1[1]〜BS1[4]および差動バスBS4[1]〜BS4[4]を介して接続された構成例が示されている。ここでは、被制御モジュールの構成を、バスシステムBSYS[1]内のモータモジュールMDL2m[1]を代表例に説明する。
本実施の形態によるシリアル通信システムのプラグアンドプレイ方法は、第1および第2シリアルバスと、制御ユニットと、複数の電子装置と、を用いる。制御ユニットは、第1および第2シリアルバスに結合され、アドレスを含んだ第1命令を第1シリアルバスへ送信する。複数の電子装置は、それぞれ、第1および第2シリアルバスに着脱可能であり、第1および第2シリアルバスに接続された状態で自身のアドレスを含んだ第1命令を第1シリアルバスから受信した場合に、肯定応答を第1シリアルバスへ送信する。ここで、複数の電子装置のそれぞれは、第1および第2シリアルバスに接続された際に、第1信号を第2シリアルバスへ送信する。制御ユニットは、第1信号を受信した際に、第1シリアルバスとの間の通信を停止する。複数の電子装置のそれぞれは、候補となるアドレスを含んだ第1命令を第1シリアルバスへ送信しながら、当該第1命令に対する肯定応答を受信しないアドレスを探索し、当該探索結果となるアドレスを第2シリアルバスへ送信する。制御ユニットは、当該探索結果となるアドレスを第2シリアルバスから受信する。
BS2 GPIOバス
BSYS バスシステム
CTLU 制御ユニット
GIF GPIOインタフェース
HCTL ホストコントローラ
IIFf フルI2Cインタフェース
IIFs 簡易I2Cインタフェース
MCU 制御デバイス
MDLif 通信IFモジュール
MDLm モータモジュール
MDLs センサモジュール
MT モータ
SEN センサ
Claims (20)
- 第1および第2シリアルバスと、
前記第1および第2シリアルバスに結合され、アドレスを含んだ第1命令を前記第1シリアルバスへ送信する制御ユニットと、
それぞれ、前記第1および第2シリアルバスに着脱可能であり、前記第1および第2シリアルバスに接続された状態で自身のアドレスを含んだ前記第1命令を前記第1シリアルバスから受信した場合に、肯定応答を前記第1シリアルバスへ送信する複数の電子装置と、
を備え、
前記複数の電子装置のそれぞれは、
前記第1および第2シリアルバスに接続された際に、第1信号を前記第2シリアルバスへ送信する第1処理と、
前記第1信号を送信したのち、候補となるアドレスを含んだ前記第1命令を前記第1シリアルバスへ送信しながら、当該第1命令に対する前記肯定応答を受信しないアドレスを探索する第2処理と、
前記第2処理の探索結果となるアドレスを前記第2シリアルバスへ送信する第3処理と、を実行し、
前記制御ユニットは、前記第1信号を受信した際に、前記第1シリアルバスとの間の通信を停止するスリープ状態に遷移し、前記探索結果となるアドレスを前記第2シリアルバスから受信する、
シリアル通信システム。 - 請求項1記載のシリアル通信システムにおいて、
前記複数の電子装置のそれぞれは、
前記第1命令を前記第1シリアルバスへ送信する命令送信部と、
前記第1命令を前記第1シリアルバスから受信する命令受信部と、
を備え、
前記制御ユニットは、前記第1命令を前記第1シリアルバスへ送信する命令送信部を備え、前記第1命令を前記第1シリアルバスから受信する命令受信部を備えない、
シリアル通信システム。 - 請求項2記載のシリアル通信システムにおいて、
前記第1シリアルバスは、I2C規格に基づくI2Cバスであり、
前記複数の電子装置のそれぞれは、前記I2C規格上のマスタ状態とスレーブ状態の両方で動作可能であり、
前記制御ユニットは、前記I2C規格上のマスタ状態のみで動作可能である、
シリアル通信システム。 - 請求項3記載のシリアル通信システムにおいて、
前記複数の電子装置のそれぞれは、前記第2処理において、前記第1信号を前記第2シリアルバスへ送信したのち、前記マスタ状態で動作するためのスタートコンディションを前記第1シリアルバスへ送信し、自身が前記マスタ状態となった場合に前記アドレスの探索を行い、
前記制御ユニットは、前記第1信号を受信した場合には、前記スリープ状態に遷移し、前記探索結果となるアドレスの受信を完了した場合には、前記スリープ状態から復帰し、前記スタートコンディションを前記第1シリアルバスへ送信する、
シリアル通信システム。 - 請求項3記載のシリアル通信システムにおいて、
前記複数の電子装置のそれぞれは、前記第3処理において、前記探索結果となるアドレスを前記第2シリアルバスへ送信すると共に、当該アドレスの送信タイミングと同期して、前記第1シリアルバスに含まれるクロック配線にクロック信号を送信し、
前記制御ユニットは、前記クロック配線から受信した前記クロック信号に同期して、前記探索結果となるアドレスを前記第2シリアルバスから1ビットずつ受信する、
シリアル通信システム。 - 請求項1記載のシリアル通信システムにおいて、
前記シリアル通信システムは、さらに、前記第1および第2シリアルバスを複数備え、
前記制御ユニットは、
前記複数の第1シリアルバスにそれぞれ結合される複数の第1シリアルインタフェースと、
前記複数の第2シリアルバスにそれぞれ結合される複数の第2シリアルインタフェースと、
を備え、
前記複数の第1シリアルインタフェースの少なくとも一部は、前記第1命令を前記第1シリアルバスへ送信する命令送信部を備え、前記第1命令を前記第1シリアルバスから受信する命令受信部を備えない、
シリアル通信システム。 - 請求項6記載のシリアル通信システムにおいて、
前記制御ユニットは、
前記複数の電子装置のそれぞれに対して、前記複数の電子装置をそれぞれ識別する装置識別子を含んだ第2命令を発行するホスト制御装置と、
前記ホスト制御装置との間で通信を行うホストインタフェースと、前記複数の第1および第2シリアルインタフェースと、アドレス管理用メモリと、を備える通信制御装置と、
を有し、
前記アドレス管理用メモリは、前記装置識別子と、前記複数の第1シリアルバスをそれぞれ識別するバス識別子と、当該バス識別子で識別される前記第1シリアルバス内でのアドレスと、の対応関係を保持し、
前記通信制御装置は、前記ホスト制御装置から前記第2命令を受信した際に、前記アドレス管理用メモリの対応関係に基づいて、所定のアドレスを含んだ前記第1命令を所定の前記第1シリアルバスへ送信し、前記探索結果となるアドレスを前記第2シリアルバスから受信した際に、当該アドレスを前記アドレス管理用メモリに登録する、
シリアル通信システム。 - 請求項1記載のシリアル通信システムにおいて、
前記第2シリアルバスは、1本のGPIOバスである、
シリアル通信システム。 - 請求項1記載のシリアル通信システムにおいて、
前記第2シリアルバスは、差動データを伝送する差動バスである、
シリアル通信システム。 - 第1および第2シリアルバスに着脱が可能な複数の電子装置を前記第1シリアルバスを介して制御する通信制御装置であって、
前記第1シリアルバスに前記複数の電子装置が接続された状態で、前記複数の電子装置のいずれかのアドレスを含んだ第1命令を前記第1シリアルバスへ送信することで当該電子装置を制御する第1シリアルインタフェースと、
前記第2シリアルバスに前記複数の電子装置が接続された状態で、前記複数の電子装置のいずれかからの信号を受信する第2シリアルインタフェースと、
前記第1および第2シリアルインタフェースを制御する制御部と、
を有し、
前記複数の電子装置のそれぞれは、前記第1および第2シリアルバスに接続された際に、第1信号を前記第2シリアルバスへ送信したのち、前記第1シリアルバスを用いて自身で使用可能なアドレスを探索し、当該探索結果となるアドレスを前記第2シリアルバスへ送信し、
前記通信制御装置は、前記第1信号を受信した際に、前記第1シリアルバスとの間の通信を停止するスリープ状態に遷移し、前記探索結果となるアドレスを前記第2シリアルバスから受信する、
通信制御装置。 - 請求項10記載の通信制御装置において、
前記第1シリアルインタフェースは、前記第1命令を前記第1シリアルバスへ送信する命令送信部を備え、前記第1命令を前記第1シリアルバスから受信する命令受信部を備えない、
通信制御装置。 - 請求項11記載の通信制御装置において、
前記第1シリアルバスは、I2C規格に基づくI2Cバスであり、
前記第1シリアルインタフェースは、前記I2C規格上のマスタ状態のみで動作可能であり、
前記制御部は、前記第2シリアルインタフェースで前記第1信号を受信した場合には、前記第1シリアルインタフェースを前記スリープ状態に遷移させ、前記第2シリアルインタフェースで前記探索結果となるアドレスの受信を完了した場合には、前記スリープ状態から復帰し、前記マスタ状態で動作するためのスタートコンディションを前記第1シリアルインタフェースを介して前記第1シリアルバスへ送信する、
通信制御装置。 - 請求項11記載の通信制御装置において、
前記第1および第2シリアルインタフェースは、それぞれ、複数の前記第1および第2シリアルバスにそれぞれ対応して複数設けられ、
前記複数の第1シリアルインタフェースの少なくとも一部は、前記命令送信部を備え、前記命令受信部を備えない、
通信制御装置。 - 請求項13記載の通信制御装置において、
前記通信制御装置は、さらに、
ホスト制御装置との間で通信を行うホストインタフェースと、
アドレス管理用メモリと、
を備え、
前記ホスト制御装置は、前記複数の電子装置のそれぞれに対して、前記複数の電子装置をそれぞれ識別する装置識別子を含んだ第2命令を発行し、
前記アドレス管理用メモリは、前記装置識別子と、前記複数の第1シリアルバスをそれぞれ識別するバス識別子と、当該バス識別子で識別される前記第1シリアルバス内でのアドレスと、の対応関係を保持し、
前記制御部は、前記ホスト制御装置から前記第2命令を受信した際に、前記アドレス管理用メモリの対応関係に基づいて、所定のアドレスを含んだ前記第1命令を所定の前記第1シリアルインタフェースを介して前記第1シリアルバスへ送信し、前記探索結果となるアドレスを前記第2シリアルバスから受信した際に、当該アドレスを前記アドレス管理用メモリに登録する、
通信制御装置。 - 請求項10記載の通信制御装置において、
前記第2シリアルバスは、1本のGPIOバスである、
通信制御装置。 - 第1および第2シリアルバスに着脱が可能な電子装置であって、
前記第1シリアルバスに接続された状態で、アドレスを含んだ第1命令を前記第1シリアルバスから受信し、当該アドレスが自身のアドレスの場合に、肯定応答を前記第1シリアルバスへ送信する第1シリアルインタフェースと、
前記第2シリアルバスへ信号を送信する第2シリアルインタフェースと、
前記第1および第2シリアルインタフェースを制御する制御部と、
を備え、
前記制御部は、
前記第1および第2シリアルバスに接続された際に、第1信号を前記第2シリアルインタフェースを介して前記第2シリアルバスへ送信する第1処理と、
前記第1信号を送信したのち、候補となるアドレスを含んだ前記第1命令を、前記第1シリアルインタフェースを介して前記第1シリアルバスへ送信しながら、当該第1命令に対する前記肯定応答を受信しないアドレスを探索する第2処理と、
前記第2処理の探索結果となるアドレスを前記第2シリアルインタフェースを介して前記第2シリアルバスへ送信する第3処理と、を実行する、
電子装置。 - 請求項16記載の電子装置において、
前記第1シリアルインタフェースは、
前記第1命令を前記第1シリアルバスへ送信する命令送信部と、
前記第1命令を前記第1シリアルバスから受信する命令受信部と、
を備える、
電子装置。 - 請求項17記載の電子装置において、
前記第1シリアルバスは、I2C規格に基づくI2Cバスであり、
前記第1シリアルインタフェースは、前記I2C規格上のマスタ状態とスレーブ状態の両方で動作可能であり、
前記制御部は、前記第2処理において、前記第1信号を前記第2シリアルバスへ送信したのち、前記マスタ状態で動作するためのスタートコンディションを前記第1シリアルインタフェースを介して前記第1シリアルバスへ送信し、自身が前記マスタ状態となった場合に前記アドレスの探索を行う、
電子装置。 - 請求項18記載の電子装置において、
前記制御部は、前記第3処理において、前記探索結果となるアドレスを前記第2シリアルバスへ送信すると共に、当該アドレスの送信タイミングと同期して、前記第1シリアルインタフェースを介して前記第1シリアルバスに含まれるクロック配線にクロック信号を送信する、
電子装置。 - 請求項16記載の電子装置において、
前記第1および第2シリアルインタフェースと、前記制御部とは、同一の半導体チップ上に形成され、
前記電子装置は、
前記半導体チップが実装される配線基板と、
前記配線基板に実装され、一端に前記第2シリアルバスが結合され、他端に固定電圧が供給される外部スイッチと、
を備え、
前記第2シリアルインタフェースは、前記外部スイッチのオン・オフを制御することで、前記第1信号の送信と前記探索結果となるアドレスの送信を行う、
電子装置。
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