JP2016072279A - Multilayer ceramic capacitor, multilayer ceramic capacitor string including the same, and mounting body of multilayer ceramic capacitor - Google Patents
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Abstract
Description
本発明は、積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体に関する。 The present invention relates to a multilayer ceramic capacitor, a multilayer ceramic capacitor series including the multilayer ceramic capacitor, and a mounted body of the multilayer ceramic capacitor.
クラックの発生を抑制することを図った積層セラミックコンデンサを開示した先行文献として、特開２０１２−２４８５８１号公報(特許文献１)がある。特許文献１に記載された積層セラミックコンデンサにおいては、素体は、誘電体を介して対向する第１の内部電極および第２の内部電極が積層された内部電極積層体(内層部)と、内部電極積層体(内層部)を積層方向の両側から挟む第１の誘電体積層体(外層部)および第２の誘電体積層体(外層部)とを含み、第１の素体主面を含む第１の誘電体積層体(外層部)が、第２の素体主面を含む第２の誘電体積層体(外層部)よりも積層方向に厚く形成されている。
Japanese Unexamined Patent Application Publication No. 2012-245851 (Patent Document 1) is a prior art document that discloses a multilayer ceramic capacitor that is intended to suppress the occurrence of cracks. In the multilayer ceramic capacitor described in
特許文献１に記載された積層セラミックコンデンサのように、内部電極から底面電極までの誘電体を厚くした場合、クラックが、底面電極の端部を起点として、素体端面側の半田フィレットの頂上部に向けて進展する傾向がある。そのため、特許文献１に記載された積層セラミックコンデンサにおいては、底面電極を長くすることにより、クラックが素体の底面に対して鋭角に入りやすくしている。
When the dielectric from the internal electrode to the bottom electrode is made thick like the multilayer ceramic capacitor described in
しかし、特許文献１に記載された積層セラミックコンデンサのように底面電極を長くした場合、外部電極形成時に外部電極自体が収縮することにより素体に作用する引張応力が大きくなって、素体にクラックが生じやすくなり、内部電極(導電体層)に到達するクラックの発生を安定して抑制することができない。
However, when the bottom electrode is made long as in the multilayer ceramic capacitor described in
本発明は上記の問題点に鑑みてなされたものであって、導電体層に到達するクラックの発生を安定して抑制できる積層セラミックコンデンサを提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a multilayer ceramic capacitor that can stably suppress the occurrence of cracks reaching the conductor layer.
本発明の第１の局面に基づく積層セラミックコンデンサは、積層された複数の誘電体層および複数の導電体層を含み、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、積層体の表面の一部に設けられ、複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備える。積層体は、第１主面と第２主面とを結び互いに積層体の反対側に位置する第１端面および第２端面、第１主面と第２主面とを結ぶとともに第１端面と第２端面とを結んで互いに積層体の反対側に位置する第１側面および第２側面をさらに有し、かつ、上記積層方向において、複数の導電体層のうち最も第１主面側に位置する導電体層から、複数の導電体層のうち最も第２主面側に位置する導電体層までを含む内層部と、内層部を互いの間に挟む第１外層部および第２外層部とからなる。第１外層部は、複数の誘電体層のうち最も第１主面側に位置する誘電体層を含む。第２外層部は、複数の誘電体層のうち最も第２主面側に位置する誘電体層を含み、かつ、第１外層部より厚い。第２外層部によって規定される第２主面と第１端面とを繋ぐ角部は、第１外層部によって規定される第１主面と第１端面とを繋ぐ角部より丸められており、かつ、第２外層部によって規定される第２主面と第２端面とを繋ぐ角部は、第１外層部によって規定される第１主面と第２端面とを繋ぐ角部より丸められている。１対の外部電極のうちの一方は、少なくとも第１端面から第２主面に亘って設けられている。１対の外部電極のうちの他方は、少なくとも第２端面から第２主面に亘って設けられている。 A multilayer ceramic capacitor according to a first aspect of the present invention includes a plurality of dielectric layers and a plurality of conductor layers that are stacked, and includes a first main surface and a second main surface that are located on opposite sides in the stacking direction. And a pair of external electrodes provided on a part of the surface of the laminate and electrically connected to at least some of the plurality of conductor layers. The laminated body connects the first main surface and the second main surface, the first end surface and the second end surface located on the opposite sides of the laminated body, the first main surface and the second main surface, and the first end surface, It further has a first side surface and a second side surface that are connected to the second end surface and located on opposite sides of the stacked body, and is positioned closest to the first main surface among the plurality of conductor layers in the stacking direction. An inner layer portion including a conductor layer to a conductor layer located closest to the second main surface among the plurality of conductor layers, and a first outer layer portion and a second outer layer portion sandwiching the inner layer portion therebetween. Consists of. The first outer layer portion includes a dielectric layer positioned closest to the first main surface among the plurality of dielectric layers. The second outer layer portion includes a dielectric layer located closest to the second main surface among the plurality of dielectric layers, and is thicker than the first outer layer portion. The corner portion connecting the second main surface and the first end surface defined by the second outer layer portion is rounded from the corner portion connecting the first main surface and the first end surface defined by the first outer layer portion, And the corner | angular part which connects the 2nd main surface and 2nd end surface which are prescribed | regulated by a 2nd outer layer part is rounded off from the corner | angular part which connects the 1st main surface and 2nd end surface which are prescribed | regulated by a 1st outer layer part. Yes. One of the pair of external electrodes is provided from at least the first end surface to the second main surface. The other of the pair of external electrodes is provided from at least the second end surface to the second main surface.
本発明の一形態においては、上記積層方向における内層部の厚さの寸法は、第１側面と第２側面とを最短で結ぶ方向において複数の導電体層が位置する内層部の幅の寸法より大きい。 In one aspect of the present invention, the thickness dimension of the inner layer portion in the stacking direction is greater than the width dimension of the inner layer portion where the plurality of conductor layers are located in the direction connecting the first side surface and the second side surface in the shortest distance. large.
本発明の一形態においては、第２外層部は、複数の誘電体層のうち最も第２主面側に位置する誘電体層からなる外側外層部およびこの外側外層部の第１主面側に隣接して位置する誘電体層からなる内側外層部を含む。複数の誘電体層の各々は、主成分としてチタン酸バリウム、および副成分としてＳｉを含む。外側外層部を構成する誘電体層の含有成分は、内層部に含まれる一部の誘電体層、および内側外層部を構成する誘電体層の各々の含有成分と比較して、Ｔｉに対するＳｉの組成比が高い。 In one embodiment of the present invention, the second outer layer portion is formed on the outer outer layer portion made of the dielectric layer located closest to the second main surface among the plurality of dielectric layers, and on the first main surface side of the outer outer layer portion. It includes an inner and outer layer portion composed of adjacent dielectric layers. Each of the plurality of dielectric layers includes barium titanate as a main component and Si as a subcomponent. The content of the dielectric layer constituting the outer outer layer portion is smaller than that of each of the dielectric layers included in the inner layer portion and each of the dielectric layers constituting the inner outer layer portion. The composition ratio is high.
本発明の一形態においては、外側外層部における内側外層部との境界部は、外側外層部の中央部に比較してＳｉの含有率が高い。 In one form of this invention, the content rate of Si is high in the boundary part with the inner side outer layer part in an outer side outer layer part compared with the center part of an outer side outer layer part.
本発明の一形態においては、積層セラミックコンデンサは、１．３０ｍｍ以上１．９０ｍｍ以下の長さ、０．５０ｍｍ以上１．１０ｍｍ以下の幅、および、０．５０ｍｍ以上１．２０ｍｍ以下の厚さの外形寸法を有する。積層体の第１側面または第２側面に平行な断面において、第２主面を規定する辺の仮想延長線、第１端面を規定する辺の仮想延長線、および、第２主面と第１端面とを繋ぐ角部を規定する部分の第２外層部の外形線によって囲まれる仮想領域内の面積、または、第２主面を規定する辺の仮想延長線、第２端面を規定する辺の仮想延長線、および、第２主面と第２端面とを繋ぐ角部を規定する部分の第２外層部の外形線によって囲まれる仮想領域内の面積が、９４００μｍ2以上である。 In one embodiment of the present invention, the multilayer ceramic capacitor has a length of 1.30 mm to 1.90 mm, a width of 0.50 mm to 1.10 mm, and a thickness of 0.50 mm to 1.20 mm. Has external dimensions. In a cross section parallel to the first side surface or the second side surface of the laminate, the virtual extension line of the side defining the second main surface, the virtual extension line of the side defining the first end surface, and the second main surface and the first The area in the virtual region surrounded by the outline of the second outer layer portion defining the corner connecting the end surface, the virtual extension line of the side defining the second main surface, the side defining the second end surface The area in the virtual region surrounded by the virtual extension line and the outline of the second outer layer portion of the portion defining the corner portion connecting the second main surface and the second end surface is 9400 μm 2 or more.
本発明の第２の局面に基づく積層セラミックコンデンサ連は、上記のいずれかに記載の複数の積層セラミックコンデンサと、複数の積層セラミックコンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、キャリアテープに貼り付けられて複数の凹部を塞ぐカバーテープを含む包装体とを備える。複数の積層セラミックコンデンサは、第２主面が複数の凹部の底側に位置した状態で複数の凹部内にそれぞれ収納されている。 A multilayer ceramic capacitor series according to the second aspect of the present invention is a length in which a plurality of multilayer ceramic capacitors according to any one of the above and a plurality of recesses respectively storing the plurality of multilayer ceramic capacitors are provided at intervals. And a package including a cover tape that is attached to the carrier tape and closes the plurality of recesses. The plurality of multilayer ceramic capacitors are respectively housed in the plurality of recesses with the second main surface positioned on the bottom side of the plurality of recesses.
本発明の第３の局面に基づく積層セラミックコンデンサの実装体は、上記のいずれかに記載の積層セラミックコンデンサと、積層セラミックコンデンサが実装される被実装体とを備える。積層セラミックコンデンサは、第２主面が被実装体側に位置した状態で被実装体に実装されている。 A multilayer ceramic capacitor mounting body according to a third aspect of the present invention includes any of the multilayer ceramic capacitors described above and a mounted body on which the multilayer ceramic capacitor is mounted. The multilayer ceramic capacitor is mounted on the mounted body with the second main surface located on the mounted body side.
本発明によれば、導電体層に到達するクラックの発生を安定して抑制できる。 According to the present invention, the generation of cracks reaching the conductor layer can be stably suppressed.
以下、本発明の各実施形態に係る、積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。 Hereinafter, a multilayer ceramic capacitor, a multilayer ceramic capacitor series including the multilayer ceramic capacitor, and a multilayer ceramic capacitor mounting body according to each embodiment of the present invention will be described with reference to the drawings. In the following description of the embodiments, the same or corresponding parts in the drawings are denoted by the same reference numerals, and the description thereof will not be repeated.
(実施形態１)
図１は、本発明の実施形態１に係る積層セラミックコンデンサの外観を示す斜視図である。図２は、図１の積層セラミックコンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図１の積層セラミックコンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２の積層セラミックコンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２の積層セラミックコンデンサをＶ−Ｖ線矢印方向から見た断面図である。図１〜５においては、後述する積層体の長手方向をＬ、積層体の幅方向をＷ、積層体の厚さ方向をＴで示している。
(Embodiment 1)
FIG. 1 is a perspective view showing an appearance of a multilayer ceramic capacitor according to
図１〜５に示すように、本発明の実施形態１に係る積層セラミックコンデンサ１０は、積層体１１と１対の外部電極１４とを備える。積層体１１は、積層された複数の誘電体層１２および複数の導電体層１３を含み、積層方向において互いに反対側に位置する第１主面１１１および第２主面１１２を有する。１対の外部電極１４は、積層体１１の表面の一部に設けられ、全ての導電体層１３と電気的に接続されている。
As shown in FIGS. 1 to 5, the multilayer
誘電体層１２と導電体層１３との積層方向は、積層体１１の長手方向Ｌおよび積層体１１の幅方向Ｗに対して直交している。すなわち、誘電体層１２と導電体層１３との積層方向は、積層体１１の厚さ方向Ｔと平行である。
The stacking direction of the
積層体１１は、第１主面１１１と第２主面１１２とを結び互いに積層体１１の反対側に位置する第１端面１１３および第２端面１１４、第１主面１１１と第２主面１１２とを結ぶとともに第１端面１１３と第２端面１１４とを結んで互いに積層体１１の反対側に位置する第１側面１１５および第２側面１１６をさらに有している。第１側面１１５と第２側面１１６との最短距離は、第１端面１１３と第２端面１１４との最短距離未満である。すなわち、積層体１１の幅方向Ｗの寸法Ｗ0は、積層体１１の長手方向Ｌの寸法より小さい。
The
積層体１１は、積層体１１の積層方向において、複数の導電体層１３のうち最も第１主面１１１側に位置する導電体層１３から、複数の導電体層１３のうち最も第２主面１１２側に位置する導電体層１３までを含む内層部１１ｍと、内層部１１ｍを互いの間に挟む第１外層部１２ｂ1および第２外層部１２ｂ2とからなる。
In the stacking direction of the stacked
内層部１１ｍは、積層体１１の積層方向から見て、全ての導電体層１３が重なっている領域である。積層体１１は、積層体１１の長手方向Ｌにおいて、内層部１１ｍと、第１端面１１３と内層部１１ｍとの間に位置する第１マージン部１１ｎ1と、第２端面１１４と内層部１１ｍとの間に位置する第２マージン部１１ｎ2とから構成されている。第１マージン部１１ｎ1および第２マージン部１１ｎ2の各々においては、内層部１１ｍに比較して、導電体層１３の積層数が半分である。
The
本実施形態においては、複数の誘電体層１２は、後述するように互いに含有成分が異なるセラミックグリーンシートから形成された、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙを含んでいる。ただし、複数の誘電体層１２の全てが同一の含有成分のセラミックグリーンシートから形成されていてもよい。
In the present embodiment, the plurality of
第１外層部１２ｂ1は、複数の誘電体層１２のうち最も第１主面１１１側に位置する第１誘電体層１２ｘを含む。第２外層部１２ｂ2は、複数の誘電体層１２のうち最も第２主面１１２側に位置する第２誘電体層１２ｙからなる外側外層部１２ｂ22および外側外層部１２ｂ22の第１主面１１１側に隣接して位置する第１誘電体層１２ｘからなる内側外層部１２ｂ21を含む。ただし、第１外層部１２ｂ1の構成は上記に限られず、第１外層部１２ｂ1が、複数の誘電体層１２のうち最も第１主面１１１側に位置する第２誘電体層１２ｙからなる外側外層部および外側外層部の第２主面１１２側に隣接して位置する第１誘電体層１２ｘからなる内側外層部を含んでいてもよい。
The first
内層部１１ｍにおいては、第１誘電体層１２ｘと導電体層１３とが交互に積層された状態で、複数の誘電体層１２のうちの一部の第１誘電体層１２ｘと全ての導電体層１３とが積層されている。すなわち、内層部１１ｍは、全ての導電体層１３を含んでいる。全ての導電体層１３の各々は、平面視にて略矩形状である。
In the
本実施形態においては、全ての導電体層１３は、１対の外部電極１４と電気的に接続されているが、これに限られず、複数の導電体層１３のうちの少なくとも一部の導電体層１３が、１対の外部電極１４と電気的に接続されていればよい。すなわち、複数の導電体層１３の中に、１対の外部電極１４に電気的に接続されていない導電体層１３が含まれていてもよい。
In the present embodiment, all the conductor layers 13 are electrically connected to the pair of
１対の外部電極１４は、積層体１１の長手方向Ｌの両側に設けられている。具体的には、１対の外部電極１４のうちの一方は、積層体１１の長手方向Ｌの第１端面１１３側に設けられ、１対の外部電極１４のうちの他方は、積層体１１の長手方向Ｌの第２端面１１４側に設けられている。本実施形態においては、１対の外部電極１４のうちの一方は、第１端面１１３から、第１主面１１１、第２主面１１２、第１側面１１５および第２側面１１６の各々に亘って設けられている。１対の外部電極１４のうちの他方は、第２端面１１４から、第１主面１１１、第２主面１１２、第１側面１１５および第２側面１１６の各々に亘って設けられている。ただし、１対の外部電極１４の配置は上記に限られず、１対の外部電極１４のうちの一方が、少なくとも第１端面１１３から第２主面１１２に亘って設けられ、１対の外部電極１４のうちの他方が、少なくとも第２端面１１４から第２主面１１２に亘って設けられていればよい。
The pair of
１対の外部電極１４のうちの一方は、複数の導電体層１３のうちの一部の導電体層１３と、第１端面１１３にて接続されている。１対の外部電極１４のうちの他方は、複数の導電体層１３のうちの残部の導電体層１３と、第２端面１１４にて接続されている。一部の導電体層１３と残部の導電体層１３とは、内層部１１ｍにおいて第１誘電体層１２ｘを間に挟んで互いに対向するように、１層ずつ交互に積層されている。
One of the pair of
第２外層部１２ｂ2によって規定される第２主面１１２と第１端面１１３とを繋ぐ角部１１Ｃ3は、第１外層部１２ｂ1によって規定される第１主面１１１と第１端面１１３とを繋ぐ角部１１Ｃ1より丸められており、かつ、第２外層部１２ｂ2によって規定される第２主面１１２と第２端面１１４とを繋ぐ角部１１Ｃ4は、第１外層部１２ｂ1によって規定される第１主面１１１と第２端面１１４とを繋ぐ角部１１Ｃ2より丸められている。
The corner portion 11C 3 that connects the second
すなわち、積層体１１の第１側面１１５または第２側面１１６に平行な断面において、角部１１Ｃ3の曲率半径は、角部１１Ｃ1の曲率半径より大きい。同様に、積層体１１の第１側面１１５または第２側面１１６に平行な断面において、角部１１Ｃ4の曲率半径は、角部１１Ｃ2の曲率半径より大きい。
That is, in the cross section parallel to the
本実施形態においては、第２外層部１２ｂ2は、第１外層部１２ｂ1より厚い。すなわち、第２外層部１２ｂ2の厚さの寸法ｈ2は、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。内側外層部１２ｂ21は、第１外層部１２ｂ1より厚い。すなわち、内側外層部１２ｂ21の厚さの寸法ｈ21は、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。
In the present embodiment, the second
積層体１１の積層方向における積層体１１の厚さの寸法Ｔ0は、内層部１１ｍの厚さの寸法Ｔ1、第１外層部１２ｂ1の厚さの寸法ｈ1、および、第２外層部１２ｂ2の厚さの寸法ｈ2を足し合わせた寸法である。
Dimension T 0 of the thickness of the stacked
以下、積層セラミックコンデンサ１０の各々の構成について詳細に説明する。
複数の導電体層１３の各々を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。複数の導電体層１３の各々の厚さは、焼成後において０．３μｍ以上２．０μｍ以下であることが好ましい。
Hereinafter, each configuration of the multilayer
As a material constituting each of the plurality of conductor layers 13, a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, for example, an alloy of Ag and Pd is used. Can be used. The thickness of each of the plurality of conductor layers 13 is preferably 0.3 μm or more and 2.0 μm or less after firing.
１対の外部電極１４の各々は、積層体１１の両端部を覆うように設けられた下地層と、この下地層を覆うように設けられためっき層とを含む。下地層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。下地層の厚さは、１０．０μｍ以上５０．０μｍ以下であることが好ましい。
Each of the pair of
下地層の形成方法としては、焼成後の積層体１１の両端部に塗布した導電性ペーストを焼き付け、または、焼成前の積層体１１の両端部に塗布した導電性ペーストを導電体層１３と同時に焼成してもよい。それ以外にも、下地層の形成方法としては、積層体１１の両端部にめっきする、または、積層体１１の両端部に塗布した、熱硬化性樹脂および金属粒子を含む導電性樹脂を加熱して硬化させてもよい。
As a method for forming the underlayer, the conductive paste applied to both ends of the fired
下地層を導電性樹脂から形成した場合には、積層セラミックコンデンサ１０を実装した被実装体が外力を受けて撓んだ際に生ずる外部応力による積層体１１への負荷を低減し、積層体１１にクラックが発生することを抑制することができる。したがって、第２外層部１２ｂ2を厚くしたうえで、導電性樹脂を含む１対の外部電極１４を形成することにより、積層体１１にクラックが発生することをより一層抑制することができる。
When the base layer is formed of a conductive resin, the load on the
めっき層を構成する材料としては、Ｓｎ、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。 As a material constituting the plating layer, a metal such as Sn, Ni, Cu, Ag, Pd, Au, or an alloy containing at least one of these metals, for example, an alloy of Ag and Pd can be used. .
めっき層は、複数の層から構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、半田バリア層として機能する。Ｓｎめっき層は、半田との濡れ性が良好である。１層当たりのめっき層の厚さは、１．０μｍ以上１０．０μｍ以下であることが好ましい。 The plating layer may be composed of a plurality of layers. In this case, the plating layer preferably has a two-layer structure in which a Sn plating layer is formed on a Ni plating layer. The Ni plating layer functions as a solder barrier layer. The Sn plating layer has good wettability with solder. The thickness of the plating layer per layer is preferably 1.0 μm or more and 10.0 μm or less.
複数の誘電体層１２の各々は、ＡＢＯ3(ＡはＢａを含み、ＢはＴｉを含み、Ｏは酸素)で表されるペロブスカイト型化合物を主成分とする。すなわち、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙの各々は、ともに主成分としてチタン酸バリウムであるＢａＴｉＯ3を含む。
Each of the plurality of
また、複数の誘電体層１２の各々は、副成分としてＳｉを含む。主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物に、ガラスまたはＳｉＯ2などのＳｉ化合物が添加されることにより、Ｓｉが副成分として含まれる。その他にも、Ｍｎ化合物、Ｍｇ化合物、Ｃｏ化合物，Ｎｉ化合物または希土類化合物などが、主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物に添加されていてもよい。
Each of the plurality of
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分は、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、第１外層部１２ｂ1を構成する第１誘電体層１２ｘ、および、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分と比較して、Ｔｉに対するＳｉの組成比が高い。組成比は、Ｓｉに限らず、モル比として表すことができる。以下の説明においては、組成比をモル比と記載する。複数の誘電体層１２の各々におけるＴｉに対するＳｉのモル比は、波長分散型Ｘ線分析装置：ＷＤＸ(wavelength-dispersive X-ray spectrometer)を用いて測定することができる。
The components contained in the
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比は、１．３ｍｏｌ％以上３．０ｍｏｌ％以下であることが好ましい。外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比が、１．３ｍｏｌ％未満である場合、または、３．０ｍｏｌ％より高い場合は、外側外層部１２ｂ22の信頼性が低下するおそれがある。
The molar ratio of Si to Ti in the components contained in the
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比は、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの含有成分におけるＴｉに対するＳｉのモル比より、０．４ｍｏｌ％以上高いことが好ましく、０．８ｍｏｌ％以上高いことがさらに好ましい。
The molar ratio of Si to Ti in the component contained in the
外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。また、外側外層部１２ｂ22における第２主面１１２側の表層部１２ｓは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。なお、外側外層部１２ｂ22においてＳｉの含有率が高い、境界部１２ｚおよび表層部１２ｓの各々は、電界放出型波長分散Ｘ線分光器：ＦＥ−ＷＤＸ(field emission wavelength-dispersive X-ray spectrometer)を用いて作成した元素マッピングにより確認することができる。
以下、本実施形態に係る積層セラミックコンデンサ１０の製造方法について説明する。
図６は、本発明の実施形態１に係る積層セラミックコンデンサの製造方法を示すフローチャートである。なお、以下に示す積層セラミックコンデンサの製造方法は、製造過程の途中段階まで一括して加工処理を行なうことでマザー積層体を製作し、その後にマザー積層体を分断して個片化し、個片化後の軟質積層体にさらに加工処理を施すことによって複数の積層セラミックコンデンサ１０を同時に大量に生産する方法である。
Hereinafter, a method for manufacturing the multilayer
FIG. 6 is a flowchart showing a method for manufacturing a multilayer ceramic capacitor according to
図６に示すように、積層セラミックコンデンサ１０を製造する際には、まず、第１のセラミックスラリーの調製が行なわれる(工程Ｓ１１)。具体的には、セラミックス粉末、バインダおよび溶剤などが所定の配合比率で混合され、これにより第１のセラミックスラリーが形成される。
As shown in FIG. 6, when the multilayer
次に、第１のセラミックグリーンシートが形成される(工程Ｓ１２)。具体的には、第１のセラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート状に成形されることにより、第１のセラミックグリーンシートが製作される。 Next, a first ceramic green sheet is formed (step S12). Specifically, the first ceramic green sheet is manufactured by forming the first ceramic slurry into a sheet shape using a die coater, a gravure coater, a micro gravure coater or the like on the carrier film.
次に、マザーシートが形成される(工程Ｓ１３)。具体的には、第１のセラミックグリーンシートに導電性ペーストが所定のパターンを有するようにスクリーン印刷法またはグラビア印刷法などを用いて印刷されることにより、第１のセラミックグリーンシート上に所定の導電パターンが設けられたマザーシートが形成される。 Next, a mother sheet is formed (step S13). Specifically, the conductive paste is printed on the first ceramic green sheet by using a screen printing method or a gravure printing method so that the conductive paste has a predetermined pattern. A mother sheet provided with a conductive pattern is formed.
ここで、製作されるマザーシートについて説明する。図７は、本発明の実施形態１に係る積層セラミックコンデンサの外側外層が設けられる前の一部積層体を構成する単位シート群の積層構造を示す分解斜視図である。
Here, the mother sheet to be manufactured will be described. FIG. 7 is an exploded perspective view showing a laminated structure of unit sheet groups constituting a partial laminated body before the outer outer layer of the laminated ceramic capacitor according to
図７に示すように、一部積層体１１ｐは、構成の異なる複数の単位シート１２０ａ，１３０ａ，１３０ｂからなる単位シート群を材料として製作され、より詳細には、これら構成の異なる複数の単位シート１２０ａ，１３０ａ，１３０ｂが所定の順番で積層されて圧着および焼成されることによって製作される。
As shown in FIG. 7, the
単位シート１２０ａは、その表面に導電パターンが形成されていないセラミック基材１２ｘｒのみからなるものである。単位シート１２０ａは、焼成後において第１外層部１２ｂ1または内側外層部１２ｂ21の第１誘電体層１２ｘを構成する部分になる。
The
単位シート１３０ａ，１３０ｂは、セラミック基材１２ｘｒの上面に所定の形状の導電パターン１３ｒが形成されたものである。単位シート１３０ａ，１３０ｂのうちの導電パターン１３ｒは、焼成後において内層部１１ｍの導電体層１３を構成する部分になる。また、単位シート１３０ａ，１３０ｂのうちのセラミック基材１２ｘｒは、焼成後において内層部１１ｍの第１誘電体層１２ｘを構成する部分になる。ただし、複数の単位シート１３０ａ，１３０ｂのうち最も下側に積層された単位シート１３０ａ，１３０ｂのうちのセラミック基材１２ｘｒは、焼成後において第１外層部１２ｂ1または内側外層部１２ｂ21の第１誘電体層１２ｘを構成する部分になる。
The
マザーシートは、図７において示した単位シート１３０ａ，１３０ｂの各々について、その各々の単位シートを単位ユニットとして同形状の単位シートが平面的にマトリックス状に並ぶように複数配置されたレイアウトを有するものである。
The mother sheet has a layout in which each of the
なお、単位シート１３０ａと単位シート１３０ｂとは同形状であるため、これらを含むマザーシートとしては、同一の導電パターンを有するものが使用でき、後述するマザーシートの積層工程において同一の導電パターンを有するマザーシートを半ピッチずつずらして積層することにより、図７において示した単位シート１３０ａ，１３０ｂの積層構造を得ることができる。
In addition, since the
なお、マザーシートとしては、導電パターン１３ｒを有するマザーシートの他に、上記工程Ｓ１３を経ることなく製作された第１のセラミックグリーンシートも準備される。
As the mother sheet, in addition to the mother sheet having the
次に、マザーシートが積層される(工程Ｓ１４)。具体的には、複数のマザーシートが所定のルールに従って積層されることにより、積層後のマザーシート群の内部において、上記の単位ユニットが、それぞれ積層方向において図７において示した積層構造を有するように配置される。 Next, a mother sheet is laminated (step S14). Specifically, by stacking a plurality of mother sheets according to a predetermined rule, the unit units in the stacked mother sheet group each have the stacked structure shown in FIG. 7 in the stacking direction. Placed in.
次に、マザーシート群が圧着される(工程Ｓ１５)。図８は、マザーシート群が圧着されている状態を示す断面図である。図８においては、１つの一部積層体１１ｐに相当する部分のみ図示している。図８に示すように、本実施形態においては、第１外層部１２ｂ1を構成する複数のマザーシート、内層部１１ｍを構成する複数のマザーシート、および、内側外層部１２ｂ21を構成する複数のマザーシートが、この順で積層されて、マザーシート群が構成されている。
Next, the mother sheet group is pressure-bonded (step S15). FIG. 8 is a cross-sectional view showing a state where the mother sheet group is pressure-bonded. In FIG. 8, only a portion corresponding to one partial
ベース９０上に載置されたマザーシート群は、内側外層部１２ｂ21を構成するマザーシート側から平板金型９１が矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。
The mother sheet group placed on the
次に、第２のセラミックスラリーの調製が行なわれる(工程Ｓ２１)。具体的には、セラミックス粉末、バインダおよび溶剤などが所定の配合比率で混合され、これにより第２のセラミックスラリーが形成される。第２のセラミックスラリーは、第１のセラミックスラリーに比較してＳｉおよび樹脂が多く添加されている。 Next, the second ceramic slurry is prepared (step S21). Specifically, ceramic powder, a binder, a solvent, and the like are mixed at a predetermined blending ratio, thereby forming a second ceramic slurry. The second ceramic slurry is added with a larger amount of Si and resin than the first ceramic slurry.
次に、第２のセラミックグリーンシートが形成される(工程Ｓ２２)。具体的には、第２のセラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート状に成形されることにより、第２のセラミックグリーンシートが製作される。 Next, a second ceramic green sheet is formed (step S22). Specifically, the second ceramic green sheet is manufactured by forming the second ceramic slurry into a sheet shape using a die coater, a gravure coater, a micro gravure coater or the like on the carrier film.
次に、工程Ｓ１５において圧着されたマザーシート群に複数の第２のセラミックグリーンシートが積層される(工程Ｓ２３)。具体的には、内側外層部１２ｂ21を構成するマザーシートの上に、外側外層部１２ｂ22の第２誘電体層１２ｙを構成するセラミック基材１２ｙｒのみからなる複数の第２のセラミックグリーンシートが積層される。なお、セラミック基材１２ｙｒのみからなる複数の第２のセラミックグリーンシートを積層する代わりに、第２のセラミックスラリーを含むペーストを、内側外層部１２ｂ21を構成するマザーシートの上に塗布してもよい。
Next, a plurality of second ceramic green sheets are laminated on the mother sheet group pressed in step S15 (step S23). Specifically, on the mother sheet constituting the
次に、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着される(工程Ｓ２４)。図９は、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着されている状態を示す断面図である。図９においては、１つの軟質積層体１１ｑに相当する部分のみ図示している。図９に示すように、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとは、外側外層部１２ｂ22を構成するマザーシート側から平板金型９１が矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。これにより、マザー積層体が製作される。
Next, the mother sheet group pressed in step S15 and the plurality of second ceramic green sheets are pressed (step S24). FIG. 9 is a cross-sectional view illustrating a state in which the mother sheet group that is pressure-bonded in step S15 and the plurality of second ceramic green sheets are pressure-bonded. In FIG. 9, only a portion corresponding to one
次に、マザー積層体が分断される(工程Ｓ２５)。具体的には、押し切りまたはダイシングによってマザー積層体が行列状に分断され、これにより軟質積層体１１ｑの切り出しが行なわれる。
Next, the mother laminate is divided (step S25). Specifically, the mother laminated body is divided into a matrix by pressing or dicing, whereby the soft
次に、軟質積層体１１ｑのバレル研磨が行なわれる(工程Ｓ２６)。具体的には、軟質積層体１１ｑが、バレルと呼ばれる小箱内にセラミック材料よりも硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、軟質積層体１１ｑの研磨が行なわれる。これにより、軟質積層体１１ｑの外表面(特に角部および稜線部)に曲面状の丸みがもたされる。
Next, barrel polishing of the
次に、軟質積層体１１ｑの焼成が行なわれる(工程Ｓ２７)。具体的には、バレル研磨された軟質積層体１１ｑが所定の温度に加熱され、これによりセラミック誘電体材料および導電体材料が焼成される。焼成温度は、セラミック誘電体材料および導電体材料の種類に応じて適宜設定され、たとえば、９００℃以上１３００℃以下の範囲内で設定される。
Next, the
図１０は、焼成後の積層体の形状を示す断面図である。第２外層部１２ｂ2は、第１外層部１２ｂ1より厚いため、軟質積層体１１ｑのバレル研磨の際に、第２外層部１２ｂ2の角部の方が、第１外層部１２ｂ1の角部より削れやすい。さらに、外側外層部１２ｂ22を構成する第２誘電体層１２ｙが、第１外層部１２ｂ1を構成する第１誘電体層１２ｘより、樹脂成分を多く含んで硬さが低いため、軟質積層体１１ｑのバレル研磨の際に、第２外層部１２ｂ2の角部の方が、第１外層部１２ｂ1の角部より削れやすい。
FIG. 10 is a cross-sectional view showing the shape of the laminated body after firing. Since the second
その結果、図１０に示すように、焼成後の積層体１１は、第２外層部１２ｂ2によって規定される第２主面１１２と第１端面１１３とを繋ぐ角部１１Ｃ3が、第１外層部１２ｂ1によって規定される第１主面１１１と第１端面１１３とを繋ぐ角部１１Ｃ1より丸められ、かつ、第２外層部１２ｂ2によって規定される第２主面１１２と第２端面１１４とを繋ぐ角部１１Ｃ4が、第１外層部１２ｂ1によって規定される第１主面１１１と第２端面１１４とを繋ぐ角部１１Ｃ2より丸められている。
As a result, as shown in FIG. 10, in the
積層体１１の第１側面１１５または第２側面１１６に平行な断面において、第２主面１１２を規定する辺の仮想延長線Ｌ112、第１端面１１３を規定する辺の仮想延長線Ｌ113、および、第２主面１１２と第１端面１１３とを繋ぐ角部１１Ｃ3を規定する部分の第２外層部１２ｂ2の外形線によって囲まれる仮想領域Ｓc3の面積が大きくなるに従って、角部１１Ｃ3の丸められた程度が大きくなる。
In a cross section parallel to the
同様に、第２主面１１２を規定する辺の仮想延長線Ｌ112、第２端面１１４を規定する辺の仮想延長線Ｌ114、および、第２主面１１２と第２端面１１４とを繋ぐ角部１１Ｃ4を規定する部分の第２外層部１２ｂ2の外形線によって囲まれる仮想領域Ｓc4の面積が大きくなるに従って、角部１１Ｃ4の丸められた程度が大きくなる。
Similarly, the virtual extension line L 112 of sides defining a second
次に、外部電極が形成される(工程Ｓ２８)。具体的には、積層体１１の第１端面１１３を含む部分の端部および第２端面１１４を含む部分の端部に導電性ペーストが塗布されることで金属膜が形成され、金属膜が焼成された後に当該金属膜にＮｉめっき、Ｓｎめっきが順に施されることにより、積層体１１の外表面上に１対の外部電極１４が形成される。
Next, an external electrode is formed (step S28). Specifically, a metal film is formed by applying a conductive paste to an end portion of the laminate 11 including the
上記の一連の工程を経ることにより、図１〜５に示した構造を有する積層セラミックコンデンサ１０が製造される。本実施形態においては、バレル研磨後に積層体１１を焼成したが、焼成後に積層体１１をバレル研磨してもよい。
Through the above series of steps, the multilayer
また、本実施形態においては、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分は、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、第１外層部１２ｂ1を構成する第１誘電体層１２ｘ、および、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分と比較して、樹脂成分を多く含んでいるが、これに限られず、各層の樹脂成分の含有率が同等でもよい。この場合、角部１１Ｃ3，１１Ｃ4を丸めるために、第２主面１１２側から積層体１１に、セラミックス材料より硬い研磨剤を吹き付けるブラスト処理を行なってもよい。
Further, in the present embodiment, the components contained in the
本実施形態に係る積層セラミックコンデンサ１０においては、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分が、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分と比較して、Ｔｉに対するＳｉのモル比が高い。すなわち、外側外層部１２ｂ22が内側外層部１２ｂ21よりＳｉを多く含んでいる。Ｓｉの含有率の高い誘電体層の方が、焼成時の熱収縮率が大きい。そのため、焼成時の熱収縮率は、外側外層部１２ｂ22の方が内側外層部１２ｂ21より大きくなる。その結果、外側外層部１２ｂ22の熱収縮率は、内層部１１ｍの導電体層１３の熱収縮率に近くなる。
In the multilayer
よって、積層セラミックコンデンサ１０においては、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力が緩和されるため、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
Therefore, in the multilayer
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＳｉのモル比が、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの含有成分におけるＴｉに対するＳｉのモル比より、０．４ｍｏｌ％以上高いことにより、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを効果的に抑制することができ、０．８ｍｏｌ％以上高いことにより、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することをさらに効果的に抑制することができる。
The molar ratio of Si to Ti in the component contained in the
好ましくは、外側外層部１２ｂ22の厚さの寸法が内側外層部１２ｂ21の厚さの寸法以上である。これにより、外側外層部１２ｂ22の熱収縮による応力緩和効果を内層部１１ｍと第２外層部１２ｂ2との境界に及ぼしやすくすることができる。
Preferably, the thickness of the outer
好ましくは、外側外層部１２ｂ22の厚さの寸法ｈ22が３０μｍ以上である。これにより、外側外層部１２ｂ22の熱収縮により内側外層部１２ｂ21に作用する収縮力を必要値以上確保することができる。
Preferably, the thickness of the dimension h 22 of the
好ましくは、内側外層部１２ｂ21の厚さの寸法ｈ21が２０μｍ以上である。これにより、外側外層部１２ｂ22が含有するＳｉが内層部１１ｍ内に拡散することを抑制できる。内層部１１ｍのＳｉ含有率が高くなりすぎると、内層部１１ｍに含まれる第１誘電体層１２ｘにて焼成時にセラミック粒子の粒成長が進みすぎ、第１誘電体層１２ｘの耐電圧性が低下する。その結果、内層部１１ｍにて短絡が発生しやすくなる。よって、内側外層部１２ｂ21の厚さの寸法ｈ21が２０μｍ以上であることにより、内層部１１ｍに含まれる第１誘電体層１２ｘの耐電圧性を維持して短絡の発生を抑制することができる。
Preferably, the thickness of the dimension h 21 of the
上記のように内側外層部１２ｂ21の厚さの寸法ｈ21は、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。後述するように、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚによって、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力が向上しているため、内側外層部１２ｂ21をある程度厚くしても、外側外層部１２ｂ22と内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを抑制できる。よって、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に作用させることができるため、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと内側外層部１２ｂ21との境界に作用する内部応力を緩和して、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
As described above, the thickness dimension h 21 of the inner
好ましくは、サイドギャップ１２ｃの最大寸法が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。第１外層部１２ｂ1を薄くした場合には、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと第１外層部１２ｂ1との境界に作用する内部応力が緩和されるため、内層部１１ｍと第１外層部１２ｂ1との境界にてクラック(層間剥離)が発生することを抑制することができる。
Preferably, the largest dimension of the
一方、サイドギャップ１２ｃの最大寸法を大きくした場合には、マザーシート群の圧着時に、サイドギャップ１２ｃに位置する複数の第１誘電体層１２ｘに圧力を負荷させやすくなり、サイドギャップ１２ｃに位置する第１誘電体層１２ｘ同士の密着性を向上することができる。その結果、サイドギャップ１２ｃに位置する第１誘電体層１２ｘにおいて、クラック(層間剥離)が発生することを抑制することができる。
On the other hand, when the maximum dimension of the
より好ましくは、サイドギャップ１２ｃの平均寸法((Ｗ0−Ｗ1)／２)が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい。マザー積層体の分断により互いに隣り合うように分割された２つの積層体において互いに隣接しているサイドギャップ１２ｃ同士の和の半分が、サイドギャップ１２ｃの平均寸法((Ｗ0−Ｗ1)／２)に相当する。したがって、サイドギャップ１２ｃの平均寸法((Ｗ0−Ｗ1)／２)が、第１外層部１２ｂ1の厚さの寸法ｈ1より大きい場合、マザーシート群の圧着時に、サイドギャップ１２ｃに位置する複数の第１誘電体層１２ｘに圧力を負荷させやすくなり、サイドギャップ１２ｃに位置する第１誘電体層１２ｘ同士の密着性を向上することができる。その結果、サイドギャップ１２ｃに位置する第１誘電体層１２ｘにおいて、クラック(層間剥離)が発生することを抑制することができる。すなわち、第１側面１１５側のサイドギャップ１２ｃの寸法と、第２側面１１６側のサイドギャップ１２ｃの寸法とに差があった場合にも、上記のクラック(層間剥離)の発生の抑制および内層部１１ｍにおける短絡の発生の抑制の両方の効果をより安定して得ることができる。
More preferably, the average dimension ((W 0 −W 1 ) / 2) of the
好ましくは、サイドギャップ１２ｃの最大寸法が、内側外層部１２ｂ21の厚さの寸法ｈ21より大きい。内側外層部１２ｂ21を薄くした場合には、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に作用させやすくすることができるため、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと内側外層部１２ｂ21との境界に作用する内部応力を効果的に緩和して、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
Preferably, the largest dimension of the
より好ましくは、サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、３０μｍより大きく、かつ、９０μｍ未満である。サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、３０μｍより大きいことにより、内層部１１ｍと内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを安定して抑制することができる。サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、９０μｍ以上である場合には、積層セラミックコンデンサ１０の静電容量が小さくなりすぎるため好ましくない。すなわち、サイドギャップ１２ｃの最大寸法または平均寸法((Ｗ0−Ｗ1)／２)が、９０μｍ未満であることにより、積層セラミックコンデンサ１０の静電容量を確保することができる。
More preferably, the maximum dimension or average dimension ((W 0 −W 1 ) / 2) of the
図３に示すように、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅方向Ｗにおいて複数の導電体層１３が位置する内層部１１ｍの幅の寸法Ｗ1より大きい。さらに、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅の寸法Ｗ0より大きくてもよい。
As shown in FIG. 3, the thickness dimension T 1 of the
後述するように、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚによって、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力が向上しているため、内層部１１ｍが厚くなったことによりサイドギャップ１２ｃに位置する第１誘電体層１２ｘ同士の密着性が低下した場合にも、外側外層部１２ｂ22と内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを抑制できる。よって、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に作用させることができるため、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと内側外層部１２ｂ21との境界に作用する内部応力を緩和して、内層部１１ｍと内側外層部１２ｂ21との境界にてクラック(層間剥離)が発生することを抑制することができる。
As described below, the
上記のように、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙの各々は、ともに主成分としてチタン酸バリウムを含むため、内側外層部１２ｂ21と外側外層部１２ｂ22との界面における化学結合を密にして、内側外層部１２ｂ21と外側外層部１２ｂ22との密着性を向上することができる。その結果、内側外層部１２ｂ21と外側外層部１２ｂ22との境界にてクラック(層間剥離)が発生することを抑制することができる。
As described above, at the interface of each of the plurality of first
上記のように、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。また、外側外層部１２ｂ22における第２主面１１２側の表層部１２ｓは、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高い。
As described above, the
ここで、外側外層部１２ｂ22の境界部１２ｚおよび表層部１２ｓの各々において、外側外層部１２ｂ22の中央部１２ｍよりＳｉの含有率を高くする方法について説明する。積層セラミックコンデンサ１０の焼成時に、セラミック粒子の粒界からＳｉが偏析する温度および気体雰囲気にすることで、Ｓｉ含有率が高い外側外層部１２ｂ22においては、セラミック粒子の粒成長が進み、粗大化したセラミック粒子の粒界からＳｉが偏析する。偏析したＳｉは、セラミック粒子の粒界に沿って移動して外側外層部１２ｂ22の境界部１２ｚおよび表層部１２ｓの各々に集まる。その結果、外側外層部１２ｂ22の境界部１２ｚおよび表層部１２ｓの各々において、外側外層部１２ｂ22の中央部１２ｍよりＳｉの含有率が高くなる。
Here, in each of the
外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚが、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有率が高いことにより、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力を向上することができる。その理由は、上記のようにセラミック粒子の粒界に沿って移動したＳｉが、外側外層部１２ｂ22と内側外層部１２ｂ21との界面に多数存在する微小な隙間を埋めて、外側外層部１２ｂ22と内側外層部１２ｂ21とを結合させるためと考えられる。したがって、内側外層部１２ｂ21の形成と外側外層部１２ｂ22の形成とを別々に行なうことにより、内側外層部１２ｂ21と外側外層部１２ｂ22との界面に微小な隙間を生じさせることで、偏析したＳｉの境界部１２ｚでの濃縮を促すことができ、逆に、外側外層部１２ｂ22と内側外層部１２ｂ21との密着力の向上を図ることができると考えられる。
外側外層部１２ｂ22における第２主面１１２側の表層部１２ｓが、外側外層部１２ｂ22の中央部１２ｍに比較してＳｉの含有量が多いことにより、外部電極１４の形成時に積層体１１の機械的強度が低下することを抑制できる。その理由は、外部電極１４の形成時に、外部電極１４に含まれるガラス成分が積層体１１のセラミック誘電体材料と反応した場合、積層体１１の機械的強度が低下する。この場合、積層セラミックコンデンサ１０を実装時または実装後に外力を受けた際に、積層体１１の中央側における外部電極１４との接触部の端部を起点として、積層体１１にクラックが発生しやすくなる。外側外層部１２ｂ22のＳｉ含有量が多い場合、外部電極１４に含まれるガラス成分と積層体１１のセラミック誘電体材料とが反応することを抑制できる。その結果、外部電極１４の形成時に積層体１１の機械的強度が低下することを抑制できる。
The
複数の誘電体層１２の各々において、主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物に希土類化合物が添加されている場合、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分は、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分と比較して、Ｔｉに対する希土類元素のモル比が高いことが好ましい。すなわち、内層部１１ｍおよび内側外層部１２ｂ21が、外側外層部１２ｂ22より希土類元素を多く含んでいることが好ましい。
In each of the plurality of
希土類元素としては、Ｄｙ、Ｇｄ、ＹまたはＬａなどが、積層セラミックコンデンサ１０の機能を高めるために添加される。具体的には、希土類元素を添加することにより、積層セラミックコンデンサ１０において、容量温度特性の安定化、および、絶縁抵抗の高温負荷寿命の長期化を図ることができる。
As the rare earth element, Dy, Gd, Y, La, or the like is added to enhance the function of the multilayer
しかし、希土類元素は、セラミック粒子の粒界または偏析層に濃縮しやすい傾向を有し、水溶性フラックスに溶出しやすい特性を有する。そのため、積層セラミックコンデンサ１０の実装時に半田付けに用いられる水溶性フラックスに含まれるアジピン酸などの有機酸に、希土類元素を含むセラミック成分が溶出することがある。この場合、セラミック成分が溶出して脆化した積層体の外層部にクラックが発生することがある。
However, rare earth elements tend to concentrate on the grain boundaries or segregation layers of ceramic particles, and have the property of easily eluting into a water-soluble flux. Therefore, a ceramic component containing a rare earth element may be eluted in an organic acid such as adipic acid contained in a water-soluble flux used for soldering when the multilayer
そのため、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分におけるＴｉに対する希土類元素のモル比は、０．３ｍｏｌ％以上、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対する希土類元素のモル比は、０．３ｍｏｌ％未満であることが好ましい。
Therefore, the molar ratio of the rare earth element to Ti in each of the containing component of the
内層部１１ｍに含まれる第１誘電体層１２ｘの含有成分におけるＴｉに対する希土類元素のモル比が０．３ｍｏｌ％以上であることにより、積層セラミックコンデンサ１０において、容量温度特性の安定化、および、絶縁抵抗の高温負荷寿命の長期化を図ることができる。
When the molar ratio of the rare earth element to Ti in the component of the
外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対する希土類元素のモル比が０．３ｍｏｌ％未満であることにより、外側外層部１２ｂ22からセラミック成分が溶出して外側外層部１２ｂ22が脆化することによって外側外層部１２ｂ22にクラックが発生することを抑制できる。これらの特徴およびその効果は、希土類元素としてのＤｙの含有率を種々変えて行なった実験により確認できており、Ｄｙの代わりにＧｄ、ＹまたはＬａを用いた場合の効果も同様に確認できている。
When the molar ratio of the rare earth element to Ti in the component contained in the
複数の誘電体層１２の各々において、主成分である上記のＡＢＯ3で表されるペロブスカイト型化合物にＭｎ化合物が添加されている場合、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、第１外層部１２ｂ1を構成する第１誘電体層１２ｘ、および、内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分は、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分と比較して、Ｔｉに対するＭｎのモル比が高いことが好ましい。すなわち、内層部１１ｍおよび内側外層部１２ｂ21が、外側外層部１２ｂ22よりＭｎを多く含んでいることが好ましい。
In each of the plurality of
Ｍｎの含有率の少ない誘電体層の方が、色彩が明るくなる。そのため、内層部１１ｍ、第１外層部１２ｂ1および内側外層部１２ｂ21の各々が、外側外層部１２ｂ22よりＭｎを多く含んでいることにより、外側外層部１２ｂ22の色彩が、内層部１１ｍ、第１外層部１２ｂ1および内側外層部１２ｂ21の各々の色彩に比較して明るくなる。これにより、積層セラミックコンデンサ１０の第１主面１１１と第２主面１１２とを視覚的に容易に判別することが可能となる。
The dielectric layer with a lower Mn content has a brighter color. Therefore, the
よって、撮像カメラなどによって積層セラミックコンデンサ１０を観察することにより、積層セラミックコンデンサ１０における第１主面１１１と第２主面１１２との互いの向きを識別することができるため、積層セラミックコンデンサ１０の実装時に、第２主面１１２が実装面となるように、積層セラミックコンデンサ１０の向きを自動的に揃えることが可能となる。
Therefore, by observing the multilayer
たとえば、内層部１１ｍに含まれる一部の第１誘電体層１２ｘ、第１外層部１２ｂ1を構成する第１誘電体層１２ｘ、および内側外層部１２ｂ21を構成する第１誘電体層１２ｘの各々の含有成分におけるＴｉに対するＭｎのモル比は、０．０８ｍｏｌ％以上、外側外層部１２ｂ22を構成する第２誘電体層１２ｙの含有成分におけるＴｉに対するＭｎのモル比は、０．０８ｍｏｌ％未満であることが好ましい。これらの特徴およびその効果は、Ｍｎの含有率を種々変えて行なった実験により確認できている。
For example, the first dielectric layer part contained in the
以下、本実施形態に係る積層セラミックコンデンサ１０を被実装体に実装した積層セラミックコンデンサの実装体について図を参照して説明する。
Hereinafter, a multilayer ceramic capacitor mounting body in which the multilayer
図１１は、本発明の実施形態１に係る積層セラミックコンデンサの実装体の構成を示す縦断面図である。図１２は、本発明の実施形態１に係る積層セラミックコンデンサの実装体の構成を示す横断面図である。図１１，１２に示すように、本発明の実施形態１に係る積層セラミックコンデンサの実装体１０ｘは、積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０が実装される回路基板などの被実装体１とを備える。積層セラミックコンデンサ１０は、第２主面１１２が被実装体１側に位置した状態で被実装体１に実装されている。
FIG. 11 is a longitudinal sectional view showing the configuration of the multilayer ceramic capacitor mounting body according to the first embodiment of the present invention. FIG. 12 is a cross-sectional view showing the configuration of the multilayer ceramic capacitor mounting body according to
具体的には、被実装体１は、互いに間隔を置いて位置する１対のランド２０を表面に有する。積層セラミックコンデンサ１０の１対の外部電極１４と１対のランド２０とは、接合剤である半田３０によってそれぞれ電気的に接続されている。なお、接合剤は半田に限られず、１対の外部電極１４と１対のランド２０とを機械的および電気的に接合できる材料であればよい。
Specifically, the
１対のランド２０の各々の幅の寸法ＷLは、積層体１１の幅の寸法Ｗ0より小さい。１対のランド２０の各々の幅の寸法ＷLは、内層部１１ｍの幅の寸法Ｗ1より小さいことが好ましい。
The width dimension W L of each of the pair of
１対のランド２０の各々の幅の寸法ＷLが、積層体１１の幅の寸法Ｗ0より小さいことにより、１対の外部電極１４の各々は、積層体１１の幅方向Ｗにおいて、半田３０から圧縮応力を受けることになる。１対の外部電極１４に作用した圧縮応力は、外側外層部１２ｂ22を通じて内側外層部１２ｂ21にも作用するため、内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力が緩和され、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することを抑制することができる。
Since the width dimension W L of each of the pair of
１対のランド２０の各々の幅の寸法ＷLが、内層部１１ｍの幅の寸法Ｗ1より小さい場合には、外側外層部１２ｂ22を通じて内側外層部１２ｂ21に作用する圧縮応力が高くなり、内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力がさらに緩和され、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することをより抑制することができる。
Dimensions W L of the width of each of the pair of
上記のように、１対の外部電極１４のうちの一方は、第１端面１１３から第２主面１１２に亘って設けられ、１対の外部電極１４のうちの他方が、第２端面１１４から第２主面１１２に亘って設けられている。
As described above, one of the pair of
第２主面１１２と第１端面１１３とを繋ぐ角部１１Ｃ3は、第１主面１１１と第１端面１１３とを繋ぐ角部１１Ｃ1より丸められており、かつ、第２主面１１２と第２端面１１４とを繋ぐ角部１１Ｃ4は、第１主面１１１と第２端面１１４とを繋ぐ角部１１Ｃ2より丸められている。
The corner portion 11C 3 connecting the second
すなわち、図１１に示すように、積層体１１の第１側面１１５または第２側面１１６に平行な断面において、角部１１Ｃ3の曲率半径は、角部１１Ｃ1の曲率半径より大きい。同様に、積層体１１の第１側面１１５または第２側面１１６に平行な断面において、角部１１Ｃ4の曲率半径は、角部１１Ｃ2の曲率半径より大きい。
That is, as shown in FIG. 11, in the cross section parallel to the
このように上記の仮想領域Ｓc3の面積を大きくして、角部１１Ｃ3の丸められた程度を大きくすることにより、１対の外部電極１４のうちの一方は、第２主面１１２側において、角部１１Ｃ3の外形に沿った曲率半径の大きい湾曲形状を有する。
In this way, by increasing the area of the virtual region Sc 3 and increasing the rounded degree of the corner portion 11C 3 , one of the pair of
同様に、上記の仮想領域Ｓc4の面積を大きくして、角部１１Ｃ4の丸められた程度を大きくすることにより、１対の外部電極１４のうちの他方は、第２主面１１２側において、角部１１Ｃ4の外形に沿った曲率半径の大きい湾曲形状を有する。
Similarly, by increasing the area of the virtual region Sc 4 and increasing the rounded degree of the corner portion 11C 4 , the other of the pair of
１対の外部電極１４の各々が、第２主面１１２側において、上記の湾曲形状を有することにより、図１１に示すように、半田３０は、リフローされることによって、１対の外部電極１４の各々の第２主面１１２側の湾曲形状の外側に溜まるようにフィレットを形成する。その結果、半田フィレットの高さが低くなる。
Since each of the pair of
図１１に示すように、積層セラミックコンデンサの実装体１０ｘに外力が負荷された場合、クラックは、１対の外部電極１４の各々の第２主面１１２側の端部Ｅ14を起点として、積層体１１の第１または第２端面１１３，１１４側の半田フィレットの頂上部Ｈ30に向けて進展する傾向がある。すなわち、１対の外部電極１４の各々の第２主面１１２側の端部Ｅ14と、積層体１１の第１または第２端面１１３，１１４側の半田フィレットの頂上部Ｈ30とを結ぶ直線Ｌsに沿ってクラックが進展しやすい。
As shown in FIG. 11, when an external force is applied to the multilayer ceramic
そのため、本実施形態に係る積層セラミックコンデンサの実装体１０ｘにおいては、半田フィレットの頂上部Ｈ30の高さが低くすることにより、クラックが第２主面１１２に対して鋭角に入りやすくしている。これにより、導電体層１３に到達するクラックの発生を抑制できる。
Therefore, in the mounting
本実施形態に係る積層セラミックコンデンサの実装体１０ｘにおいては、特許文献１に記載された積層セラミックコンデンサのように１対の外部電極１４の各々の第２主面１１２側の長さを長くするのではなく、角部１１Ｃ3，１１Ｃ4の丸められた程度を大きくして直線Ｌsの傾きを小さくしている。そのため、１対の外部電極１４の形成時に１対の外部電極１４自体が収縮することによる積層体１１に作用する引張応力が大きくなることを抑制できる。その結果、１対の外部電極１４の形成時にクラックが生じやすくなることを防ぐことができ、導電体層１３に到達するクラックの発生を安定して抑制できる。
In the multilayer ceramic
以下、本実施形態に係る複数の積層セラミックコンデンサ１０を含む積層セラミックコンデンサ連について図を参照して説明する。
Hereinafter, a multilayer ceramic capacitor series including a plurality of multilayer
図１３は、本発明の実施形態１に係る積層セラミックコンデンサ連の構成を示す平面図である。図１４は、図１３の積層セラミックコンデンサ連をＸＩＶ−ＸＩＶ線矢印方向から見た断面図である。
FIG. 13 is a plan view showing the configuration of the multilayer ceramic capacitor series according to
図１３，１４に示すように、本発明の実施形態１に係る積層セラミックコンデンサ連１０ｓは、複数の積層セラミックコンデンサ１０と、複数の積層セラミックコンデンサ１０をそれぞれ収納する複数の凹部５ｈが間隔を置いて設けられた長尺状のキャリアテープ５、および、キャリアテープ５に貼り付けられて複数の凹部５ｈを塞ぐカバーテープ６を含む包装体４とを備える。複数の積層セラミックコンデンサ１０は、第２主面１１２が複数の凹部５ｈの底５ｂ側に位置した状態で複数の凹部５ｈ内にそれぞれ収納されている。
As shown in FIGS. 13 and 14, the multilayer
積層セラミックコンデンサ連１０ｓに含まれる複数の積層セラミックコンデンサ１０は、包装体４から１つずつ取り出されて被実装体１に実装される。具体的には、キャリアテープ５からカバーテープ６を剥がした状態で、積層セラミックコンデンサ１０の第１主面１１１側を吸着して保持することにより、積層セラミックコンデンサ１０をキャリアテープ５から１つずつ取り出して被実装体１に実装する。その結果、積層セラミックコンデンサ１０の第２主面１１２が被実装体１側に位置した状態で、積層セラミックコンデンサ１０が被実装体１に実装される。
The plurality of multilayer
すなわち、本発明の実施形態１に係る積層セラミックコンデンサ連１０ｓを用いることにより、本発明の実施形態１に係る積層セラミックコンデンサの実装体１０ｘを容易に製造することができる。
That is, the multilayer ceramic
以下、本発明の実施形態２に係る積層セラミックコンデンサについて説明する。なお、本発明の実施形態２に係る積層セラミックコンデンサは、積層体の外側外層部における内側外層部との境界部の形状のみ実施形態１に係る積層セラミックコンデンサとは異なるため、他の構成については説明を繰り返さない。 Hereinafter, the multilayer ceramic capacitor according to the second embodiment of the present invention will be described. The multilayer ceramic capacitor according to the second embodiment of the present invention is different from the multilayer ceramic capacitor according to the first embodiment only in the shape of the boundary portion between the outer outer layer portion of the multilayer body and the inner outer layer portion. Do not repeat the explanation.
(実施形態２)
本発明の実施形態２に係る積層セラミックコンデンサの積層体の外側外層部における内側外層部との境界部の形状は、マザーシート群の圧着方法によってもたらされる形状であるため、まず、本実施形態に係るマザーシート群の圧着方法について説明する。
(Embodiment 2)
Since the shape of the boundary with the inner outer layer portion in the outer outer layer portion of the multilayer ceramic capacitor multilayer body according to the second embodiment of the present invention is a shape brought about by the method of crimping the mother sheet group, A method for crimping the mother sheet group will be described.
図１５は、本発明の実施形態２に係る積層セラミックコンデンサを構成するマザーシート群が圧着されている状態を示す断面図である。なお、図１５においては、図８と同一の断面視にて図示している。図１５においては、２つの一部積層体１１ｐに相当する部分のみ図示している。
FIG. 15 is a cross-sectional view showing a state in which the mother sheet group constituting the multilayer ceramic capacitor according to Embodiment 2 of the present invention is crimped. In FIG. 15, the same cross-sectional view as FIG. 8 is shown. In FIG. 15, only the part corresponding to the two partial
図１５に示すように、本実施形態においては、第１外層部１２ｂ1を構成する複数のマザーシート、内層部１１ｍを構成する複数のマザーシート、および、内側外層部１２ｂ21を構成する複数のマザーシートが、この順で積層されて、マザーシート群が構成されている。
As shown in FIG. 15, in the present embodiment, a plurality of mother sheets constituting the first
ベース９０上に載置されたマザーシート群は、内側外層部１２ｂ21を構成するマザーシート側から、平板金型９１および平板金型９１の下面に取り付けられたラバー９３が矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。
The mother sheet group placed on the
マザーシート群においては、内層部１１ｍに相当する位置の積層密度が、第１および第２マージン部１１ｎ1，１１ｎ2に相当する位置の積層密度より密である。そのため、マザーシート群に押し付けられたラバー９３は、図１５中の点線９３ｓで示すように、内層部１１ｍに対応する位置から第１および第２マージン部１１ｎ1，１１ｎ2に対応する位置に向けて流動変形して下側に凸状に膨出し、マザーシート群の第１および第２マージン部１１ｎ1，１１ｎ2に相当する位置のマザーシート同士を圧着して密着させる。これにより、内側外層部１２ｂ21側に位置する導電パターン１３ｒも、第１および第２マージン部１１ｎ1，１１ｎ2に対応する位置において下側に凸状に湾曲する。
In the mother sheet group, the stack density at the position corresponding to the
図１６は、圧着されたマザーシート群と複数の第２のセラミックグリーンシートとを圧着している途中の状態を示す断面図である。図１６においては、２つの軟質積層体１１ｑに相当する部分のみ図示している。図１６に示すように、圧着されたマザーシート群と複数の第２のセラミックグリーンシートとは、外側外層部１２ｂ22を構成するマザーシート側から、平板金型９１を矢印９２で示すようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。これにより、マザー積層体が製作される。
FIG. 16 is a cross-sectional view illustrating a state in the middle of pressure bonding of the bonded mother sheet group and the plurality of second ceramic green sheets. In FIG. 16, only the part corresponding to the two
図１７は、マザー積層体が分断された状態を示す断面図である。図１７においては、２つの軟質積層体１１ｑに相当する部分のみ図示している。図１７に示すように、複数の第２のセラミックグリーンシートは、圧着されたマザーシート群の上面の形状に倣って、内層部１１ｍに対応する位置から第１および第２マージン部１１ｎ1，１１ｎ2に対応する位置に向けて流動変形して、第１および第２マージン部１１ｎ1，１１ｎ2に対応する位置において下側に凸状に膨出している。
FIG. 17 is a cross-sectional view showing a state where the mother laminated body is divided. In FIG. 17, only the part corresponding to the two
そのため、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚは、積層体１１の長手方向Ｌにおいて、第１および第２マージン部１１ｎ1，１１ｎ2に対応する位置に、内側外層部１２ｂ21側に突出した湾曲部１２ｚｗを有する。
Therefore, the
マザー積層体がカットラインＣＬにて分断されることにより、複数の軟質積層体１１ｑが切り出される。これ以後の工程は、実施形態１に係る積層セラミックコンデンサ１０の製造方法と同様である。
A plurality of
図１８は、本実施形態に係る積層セラミックコンデンサにおける焼成後の積層体の形状を示す断面図である。図１８に示すように、焼成後の積層体１１は、第２外層部１２ｂ2によって規定される第２主面１１２と第１端面１１３とを繋ぐ角部１１Ｃ3が、第１外層部１２ｂ1によって規定される第１主面１１１と第１端面１１３とを繋ぐ角部１１Ｃ1より丸められ、かつ、第２外層部１２ｂ2によって規定される第２主面１１２と第２端面１１４とを繋ぐ角部１１Ｃ4が、第１外層部１２ｂ1によって規定される第１主面１１１と第２端面１１４とを繋ぐ角部１１Ｃ2より丸められている。
FIG. 18 is a cross-sectional view showing the shape of the multilayer body after firing in the multilayer ceramic capacitor according to the present embodiment. As shown in FIG. 18, in the
本実施形態に係る積層セラミックコンデンサにおいては、第１および第２マージン部１１ｎ1，１１ｎ2に位置する第１誘電体層１２ｘ同士の密着性を向上することができる。その結果、第１および第２マージン部１１ｎ1，１１ｎ2に位置する第１誘電体層１２ｘにおいて、クラック(層間剥離)が発生することを抑制することができる。
In the multilayer ceramic capacitor according to this embodiment, the adhesion between the first
また、内側外層部１２ｂ21側に位置する導電体層１３が、第１および第２マージン部１１ｎ1，１１ｎ2に対応する位置において湾曲していることにより、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することをより抑制することができる。
In addition, the
さらに、外側外層部１２ｂ22における内側外層部１２ｂ21との境界部１２ｚが、積層体１１の幅方向Ｗにおいて、第１および第２マージン部１１ｎ1，１１ｎ2に対応する位置に、内側外層部１２ｂ21側に突出した湾曲部１２ｚｗを有することにより、外側外層部１２ｂ22が１対の湾曲部１２ｚｗによって内側外層部１２ｂ21を挟持するため、外側外層部１２ｂ22の熱収縮による収縮力を内側外層部１２ｂ21に効果的に作用させることができる。その結果、焼成時の誘電体層および導電体層の熱収縮率の差によって内層部１１ｍと第２外層部１２ｂ2との境界に作用する内部応力を効果的に緩和できるため、内層部１１ｍと第２外層部１２ｂ2との境界にてクラック(層間剥離)が発生することをより抑制することができる。
Further, the outer
本発明は、第２外層部１２ｂ2の厚さが５０μｍ以上、静電容量が１０μＦ以上、積層体１１の長さの寸法が１．８ｍｍ以下、かつ、導電体層１３の積層数が３００枚以上である、小型の積層セラミックコンデンサに特に効果的に適用できる。
In the present invention, the thickness of the second
本発明は、小型の積層セラミックコンデンサの中でも、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅方向Ｗにおいて複数の導電体層１３が位置する内層部１１ｍの幅の寸法Ｗ1より大きい積層セラミックコンデンサ、さらには、積層体１１の積層方向における内層部１１ｍの厚さの寸法Ｔ1が、積層体１１の幅の寸法Ｗ0より大きい積層セラミックコンデンサに対してより効果的に適用できる。
In the present invention, among the small multilayer ceramic capacitors, the thickness T 1 of the
以下、上記の仮想領域内の面積が、外部応力による積層セラミックコンデンサのクラックの発生に及ぼす影響について評価した実験例について説明する。 Hereinafter, an experimental example in which the influence of the area in the virtual region on the occurrence of cracks in the multilayer ceramic capacitor due to external stress will be described.
(実験例)
実験例においては、比較例１および実施例１〜３の４種類の積層セラミックコンデンサの実装体を作製した。まず、４種類の積層セラミックコンデンサの実装体に共通の条件(設計値)について説明する。
(Experimental example)
In the experimental example, four types of multilayer ceramic capacitor mounted bodies of Comparative Example 1 and Examples 1 to 3 were produced. First, conditions (design values) common to the mounting body of the four types of multilayer ceramic capacitors will be described.
積層セラミックコンデンサの外形寸法を、１．３０ｍｍ以上１．９０ｍｍ以下の長さ、０．５０ｍｍ以上１．１０ｍｍ以下の幅、および、０．５０ｍｍ以上１．２０ｍｍ以下の厚さとした。 The outer dimensions of the multilayer ceramic capacitor were a length of 1.30 mm to 1.90 mm, a width of 0.50 mm to 1.10 mm, and a thickness of 0.50 mm to 1.20 mm.
比較例１に係る積層セラミックコンデンサにおいては、仮想領域内の面積が７０００μｍ2となるように、角部１１Ｃ3，１１Ｃ4を丸めた。実施例１に係る積層セラミックコンデンサにおいては、仮想領域内の面積が９４０００μｍ2となるように、角部１１Ｃ3，１１Ｃ4を丸めた。実施例２に係る積層セラミックコンデンサにおいては、仮想領域内の面積が１８６００μｍ2となるように、角部１１Ｃ3，１１Ｃ4を丸めた。実施例３に係る積層セラミックコンデンサにおいては、仮想領域内の面積が２４９００μｍ2となるように、角部１１Ｃ3，１１Ｃ4を丸めた。なお、上記の仮想領域内の面積は、積層体１１の第１側面１１５または第２側面１１６に平行な断面に現れる２つの仮想領域のうちの大きい方の面積である。
In the multilayer ceramic capacitor according to Comparative Example 1, the corners 11C 3 and 11C 4 were rounded so that the area in the virtual region was 7000 μm 2 . In the multilayer ceramic capacitor according to Example 1, the corners 11C 3 and 11C 4 were rounded so that the area in the virtual region was 94000 μm 2 . In the multilayer ceramic capacitor according to Example 2, the corners 11C 3 and 11C 4 were rounded so that the area in the virtual region was 18600 μm 2 . In the multilayer ceramic capacitor according to Example 3, the corners 11C 3 and 11C 4 were rounded so that the area in the virtual region was 24900 μm 2 . The area in the virtual region is the larger of the two virtual regions that appear in the cross section parallel to the
積層セラミックコンデンサの外部応力によるクラックの発生の評価においては、４種類の積層セラミックコンデンサの実装体をそれぞれ１０個作製し、１０個中１つでも導電体層に到達するクラックの発生が認められた積層セラミックコンデンサの実装体があった場合には不良、１０個全ての積層セラミックコンデンサの実装体において導電体層に到達するクラックの発生が認められなかった場合には良と評価した。 In the evaluation of the occurrence of cracks due to the external stress of the multilayer ceramic capacitor, 10 mounted bodies of 4 types of multilayer ceramic capacitors were produced, and the occurrence of cracks reaching the conductor layer was recognized even at least one of the 10 bodies. When there was a multilayer ceramic capacitor mounting body, it was evaluated as bad when no cracks reaching the conductor layer were found in all ten multilayer ceramic capacitor mounting bodies.
図１９は、実験例において積層セラミックコンデンサを実装した基板を曲げる状態を示す模式図である。図１９に示すように、積層セラミックコンデンサの外部応力によるクラックの発生の評価は、積層セラミックコンデンサ１０を実装した被実装体１を押圧治具８にて曲げた際に積層セラミックコンデンサ１０に作用する外部応力によって、積層セラミックコンデンサ１０にクラックが発生するか否かを確認することによって行なった。
FIG. 19 is a schematic diagram illustrating a state in which a substrate on which a multilayer ceramic capacitor is mounted is bent in an experimental example. As shown in FIG. 19, the evaluation of the occurrence of cracks due to external stress of the multilayer ceramic capacitor acts on the multilayer
具体的には、被実装体１の下面に積層セラミックコンデンサ１０を実装し、被実装体１の下面の両端を１対の支持部７で支持した状態で、被実装体１の上面側から押圧治具８を図１９中の矢印８ａで示すように被実装体１に対して垂直に押し当てることにより被実装体１を下側に凸状に湾曲させる。その結果、積層セラミックコンデンサ１０において１対の外部電極１４を通じて積層体１１に引張応力が負荷される。この引張応力(外部応力)によって、積層体１１にクラックが発生するか否かを確認する。クラックの発生の有無は、積層体を研磨して露出させた断面を光学顕微鏡にて観察することにより確認した。
Specifically, the multilayer
実施例１〜３に係る積層セラミックコンデンサの実装体の各々においては、導電体層１３に到達したクラックは認められず、良であった。外側外層部１２ｂ22にクラックが発生した場合においても、内側外層部１２ｂ21に進入するクラックは認められなかった。比較例１に係る積層セラミックコンデンサの実装体においては、導電体層１３に到達したクラックが認められ、不良であった。よって、仮想領域内の面積が９４０００μｍ2以上である場合に、半田フィレットの頂上部Ｈ30の高さを十分に低くして、導電体層１３に到達するクラックの発生を抑制できることが確認できた。
In each of the multilayer ceramic capacitor mounting bodies according to Examples 1 to 3, cracks reaching the
なお、仮想領域内の面積は、積層体１１の第１側面１１５または第２側面１１６に平行な断面を光学顕微鏡で観察した拡大像を観察して測定する。
The area in the virtual region is measured by observing an enlarged image obtained by observing a cross section parallel to the
以下、積層セラミックコンデンサの誘電体層および導電体層の厚さの測定方法について説明する。図２０は、積層セラミックコンデンサの断面を走査型電子顕微鏡で観察した拡大像の一例を示す図である。図２０においては、積層セラミックコンデンサにて埋め込み樹脂９と接している第２主面１１２側の一部を図示している。
Hereinafter, a method for measuring the thickness of the dielectric layer and the conductor layer of the multilayer ceramic capacitor will be described. FIG. 20 is a diagram illustrating an example of an enlarged image obtained by observing a cross section of the multilayer ceramic capacitor with a scanning electron microscope. In FIG. 20, a part of the second
積層セラミックコンデンサの誘電体層および導電体層の厚さを測定する際には、まず、図２０に示すように、積層セラミックコンデンサの断面を走査型電子顕微鏡で観察した拡大像において、積層体の積層方向に延びてかつ積層体の中心を通る直線Ｌｃを引く。次に、直線Ｌｃと平行な複数の直線を等間隔(ピッチＳ)に引く。ピッチＳは、測定しようとする誘電体層または導電体層の厚さの５倍〜１０倍程度で決めればよく、たとえば、厚さが１μｍの誘電体層を測る場合には、ピッチＳ＝５μｍとする。また、直線Ｌｃの両側に同じ本数の直線を引く。すなわち、直線Ｌｃを合わせて奇数本の直線を引く。図１７においては、直線Ｌａ〜直線Ｌｅまでの５本の直線を図示している。 When measuring the thickness of the dielectric layer and the conductor layer of the multilayer ceramic capacitor, first, as shown in FIG. 20, in the enlarged image obtained by observing the cross section of the multilayer ceramic capacitor with a scanning electron microscope, A straight line Lc extending in the stacking direction and passing through the center of the stack is drawn. Next, a plurality of straight lines parallel to the straight line Lc are drawn at equal intervals (pitch S). The pitch S may be determined by about 5 to 10 times the thickness of the dielectric layer or conductor layer to be measured. For example, when measuring a dielectric layer having a thickness of 1 μm, the pitch S = 5 μm. And Further, the same number of straight lines are drawn on both sides of the straight line Lc. That is, an odd number of straight lines are drawn by combining the straight lines Lc. In FIG. 17, five straight lines from a straight line La to a straight line Le are illustrated.
次に、直線Ｌａ〜直線Ｌｅの各直線上において、誘電体層および導電体層の厚さを測定する。ただし、直線Ｌａ〜直線Ｌｅの各直線上において、導電体層が欠損して、この導電体層を挟む誘電体層同士が繋がっている場合、または、測定位置の拡大像が不明瞭である場合は、さらに直線Ｌｃから離れた直線上において、厚さまたは距離を測定する。 Next, the thickness of the dielectric layer and the conductor layer is measured on each of the straight lines La to Le. However, when the conductor layer is missing and the dielectric layers sandwiching the conductor layer are connected on each of the straight lines La to Le, or the enlarged image of the measurement position is unclear. Measures the thickness or distance on a straight line further away from the straight line Lc.
たとえば、誘電体層１２の厚さを測定する際には、図２０に示すように、直線Ｌａ上の厚さＤ1、直線Ｌｂ上の厚さＤ2、直線Ｌｃ上の厚さＤ3、直線Ｌｄ上の厚さＤ4、および、直線Ｌｅ上の厚さＤ5を測定し、これらの平均値を誘電体層１２の厚さとする。
For example, when measuring the thickness of the
たとえば、内層部１１ｍの複数の誘電体層１２の平均厚さを算出する際には、内層部１１ｍの厚さ方向Ｔの略中央に位置する誘電体層１２とその両側にそれぞれ位置する２層ずつの誘電体層１２とを合わせた５層の誘電体層１２の各々について上記の方法により厚さを測定し、その平均値を内層部１１ｍの複数の誘電体層１２の平均厚さとする。
For example, when calculating the average thickness of the plurality of
なお、誘電体層１２の積層数が５層未満である場合には、全ての誘電体層１２について上記の方法により厚さを測定し、その平均値を複数の誘電体層１２の平均厚さとする。
When the number of stacked
サイドギャップ１２ｃの長さの寸法の測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、最も長いサイドギャップ１２ｃの長さを測定する。
As a method for measuring the length of the
内層部１１ｍの幅の寸法Ｗ1の測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、最も第１主面１１１側に位置する導電体層１３、最も第２主面１１２側に位置する導電体層１３、および、内層部１１ｍの積層方向の中央の最も近くに位置する導電体層１３の各々の幅の寸法を測定し、３つの測定値の平均値を算出して求める。
As a method for measuring the width dimension W 1 of the
内層部１１ｍの厚さの寸法Ｔ1の測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、積層体１１の中心を通り、かつ、最も第１主面１１１側に位置する導電体層１３と最も第２主面１１２側に位置する導電体層１３とを最短距離で結ぶ、線分の長さを測定して求める。
As a measuring method of the dimension T 1 of the thickness of the
第１外層部１２ｂ1または第２外層部１２ｂ2の厚さの測定方法としては、積層体１１の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察し、積層体１１の幅方向Ｗの中央において第１外層部１２ｂ1または第２外層部１２ｂ2の厚さを測定する。
As a method of measuring the thickness of the first
第１誘電体層１２ｘまたは第２誘電体層１２ｙの含有成分の組成分析は、ＩＣＰ(Inductively coupled plasma)発光分光分析または波長分散型Ｘ線分析装置(ＷＤＸ)により行なうことができる。ＩＣＰ発光分光分析により元素分析する場合は、分析試料を粉末状にした後、酸によって溶解し、溶解液をＩＣＰ発光分光分析することにより組成を特定する。ＷＤＸにより元素分析する場合は、樹脂埋めした積層体を研磨することによってＷＴ断面を露出させ、走査型電子顕微鏡(ＳＥＭ)に付設されたＷＤＸを用いて組成を特定する。
The composition analysis of the components contained in the
外側外層部においてＳｉの含有率が高い内側外層部との境界部は、樹脂埋めした積層体を研磨することによってＷＴ断面を露出させ、走査型電子顕微鏡(ＳＥＭ)によって露出断面の反射電子像を撮像して観察することにより確認できる。または、走査型電子顕微鏡(ＳＥＭ)に付設された波長分散型Ｘ線分析装置(ＷＤＸ)を用いて露出断面の元素マッピングを作成し、Ｓｉの含有率が高い部分を特定することにより境界部を確認できる。 The boundary portion between the outer outer layer portion and the inner outer layer portion having a high Si content is exposed to a WT cross section by polishing the resin-filled laminate, and a reflected electron image of the exposed cross section is obtained by a scanning electron microscope (SEM). This can be confirmed by imaging and observing. Alternatively, an element mapping of the exposed cross section is created using a wavelength dispersive X-ray analyzer (WDX) attached to a scanning electron microscope (SEM), and the boundary portion is identified by specifying a portion having a high Si content. I can confirm.
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be thought that embodiment disclosed this time is an illustration and restrictive at no points. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ 被実装体、４ 包装体、５ キャリアテープ、５ｂ 底、５ｈ 凹部、６ カバーテープ、７ 支持部、８ 押圧治具、９ 埋め込み樹脂、１０ 積層セラミックコンデンサ、１０ｓ 積層セラミックコンデンサ連、１０ｘ 実装体、１１ 積層体、１１Ｃ1，１１Ｃ2，１１Ｃ3，１１Ｃ4 角部、１１ｍ 内層部、１１ｎ1 第１マージン部、１１ｎ2 第２マージン部、１１ｐ 一部積層体、１１ｑ 軟質積層体、１２ 誘電体層、１２ｂ22 外側外層部、１２ｂ1 第１外層部、１２ｂ2 第２外層部、１２ｂ21 内側外層部、１２ｃ サイドギャップ、１２ｍ 中央部、１２ｓ 表層部、１２ｘ 第１誘電体層、１２ｘｒ セラミック基材、１２ｙ 第２誘電体層、１２ｚ 境界部、１２ｚｗ 湾曲部、１３ 導電体層、１３ｒ 導電パターン、１４ 外部電極、２０ ランド、３０ 半田、９０ ベース、９１ 平板金型、９３ ラバー、１１１ 第１主面、１１２ 第２主面、１１３ 第１端面、１１４ 第２端面、１１５ 第１側面、１１６ 第２側面、１２０ａ，１３０ａ，１３０ｂ 単位シート、ＣＬ カットライン、Ｅ14 端部、Ｈ30 頂上部、Ｓc3，Ｓc4 仮想領域。
DESCRIPTION OF
Claims (7)
前記積層体の表面の一部に設けられ、前記複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備え、
前記積層体は、前記第１主面と前記第２主面とを結び互いに前記積層体の反対側に位置する第１端面および第２端面、前記第１主面と前記第２主面とを結ぶとともに前記第１端面と前記第２端面とを結んで互いに前記積層体の反対側に位置する第１側面および第２側面をさらに有し、かつ、前記積層方向において、前記複数の導電体層のうち最も第１主面側に位置する導電体層から、前記複数の導電体層のうち最も第２主面側に位置する導電体層までを含む内層部と、該内層部を互いの間に挟む第１外層部および第２外層部とからなり、
前記第１外層部は、前記複数の誘電体層のうち最も第１主面側に位置する誘電体層を含み、
前記第２外層部は、前記複数の誘電体層のうち最も第２主面側に位置する誘電体層を含み、かつ、前記第１外層部より厚く、
前記第２外層部によって規定される前記第２主面と前記第１端面とを繋ぐ角部は、前記第１外層部によって規定される前記第１主面と前記第１端面とを繋ぐ角部より丸められており、かつ、前記第２外層部によって規定される前記第２主面と前記第２端面とを繋ぐ角部は、前記第１外層部によって規定される前記第１主面と前記第２端面とを繋ぐ角部より丸められており、
前記１対の外部電極のうちの一方は、少なくとも前記第１端面から前記第２主面に亘って設けられ、
前記１対の外部電極のうちの他方は、少なくとも前記第２端面から前記第２主面に亘って設けられている、積層セラミックコンデンサ。 A laminate including a plurality of dielectric layers and a plurality of conductor layers laminated, and having a first principal surface and a second principal surface located on opposite sides in the lamination direction;
A pair of external electrodes provided on a part of the surface of the laminated body and electrically connected to at least some of the plurality of conductor layers;
The laminate includes a first end surface and a second end surface that connect the first main surface and the second main surface and are positioned on opposite sides of the laminate, and the first main surface and the second main surface. The plurality of conductor layers further include a first side surface and a second side surface that tie and connect the first end surface and the second end surface and are positioned on opposite sides of the stacked body. An inner layer portion including a conductor layer located closest to the first principal surface side to a conductor layer located closest to the second principal surface side among the plurality of conductor layers, and the inner layer portion between each other. A first outer layer portion and a second outer layer portion sandwiched between,
The first outer layer portion includes a dielectric layer located closest to the first main surface among the plurality of dielectric layers,
The second outer layer portion includes a dielectric layer located closest to the second main surface among the plurality of dielectric layers, and is thicker than the first outer layer portion,
A corner portion connecting the second main surface and the first end surface defined by the second outer layer portion is a corner portion connecting the first main surface and the first end surface defined by the first outer layer portion. A corner portion that is more rounded and connects the second main surface and the second end surface defined by the second outer layer portion, and the first main surface defined by the first outer layer portion and the Rounded from the corner connecting the second end face,
One of the pair of external electrodes is provided from at least the first end surface to the second main surface,
The other of the pair of external electrodes is a multilayer ceramic capacitor provided at least from the second end surface to the second main surface.
前記複数の誘電体層の各々は、主成分としてチタン酸バリウム、および副成分としてＳｉを含み、
前記外側外層部を構成する誘電体層の含有成分は、前記内層部に含まれる前記一部の誘電体層、および前記内側外層部を構成する誘電体層の各々の含有成分と比較して、Ｔｉに対するＳｉの組成比が高い、請求項１または２に記載の積層セラミックコンデンサ。 The second outer layer portion includes an outer outer layer portion made of a dielectric layer located closest to the second main surface among the plurality of dielectric layers, and a dielectric positioned adjacent to the first main surface side of the outer outer layer portion. Including the inner and outer layers of body layers,
Each of the plurality of dielectric layers includes barium titanate as a main component and Si as a subcomponent,
The content component of the dielectric layer constituting the outer outer layer portion is compared with the content component of each of the dielectric layers included in the inner layer portion and the dielectric layer constituting the inner outer layer portion, The multilayer ceramic capacitor according to claim 1, wherein a composition ratio of Si to Ti is high.
前記積層体の前記第１側面または前記第２側面に平行な断面において、前記第２主面を規定する辺の仮想延長線、前記第１端面を規定する辺の仮想延長線、および、前記第２主面と前記第１端面とを繋ぐ角部を規定する部分の前記第２外層部の外形線によって囲まれる仮想領域内の面積、または、前記第２主面を規定する辺の仮想延長線、前記第２端面を規定する辺の仮想延長線、および、前記第２主面と前記第２端面とを繋ぐ角部を規定する部分の前記第２外層部の外形線によって囲まれる仮想領域内の面積が、９４００μｍ2以上である、請求項１から４のいずれか１項に記載の積層セラミックコンデンサ。 It has a length of 1.30 mm to 1.90 mm, a width of 0.50 mm to 1.10 mm, and a thickness of 0.50 mm to 1.20 mm,
In a cross section parallel to the first side surface or the second side surface of the laminate, a virtual extension line of a side defining the second main surface, a virtual extension line of a side defining the first end surface, and the first The area in the virtual region surrounded by the outline of the second outer layer portion of the portion defining the corner portion connecting the two main surfaces and the first end surface, or the virtual extension line of the side defining the second main surface A virtual extension line of a side defining the second end surface, and a virtual region surrounded by an outline of the second outer layer portion of a portion defining a corner portion connecting the second main surface and the second end surface 5. The multilayer ceramic capacitor according to claim 1, wherein the area of the multilayer ceramic capacitor is 9400 μm 2 or more.
前記複数の積層セラミックコンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、該キャリアテープに貼り付けられて前記複数の凹部を塞ぐカバーテープを含む包装体とを備え、
前記複数の積層セラミックコンデンサは、前記第２主面が前記複数の凹部の底側に位置した状態で前記複数の凹部内にそれぞれ収納されている、積層セラミックコンデンサ連。 A plurality of multilayer ceramic capacitors according to any one of claims 1 to 5,
A package including a long carrier tape in which a plurality of recesses respectively storing the plurality of multilayer ceramic capacitors are provided at intervals, and a cover tape attached to the carrier tape to close the plurality of recesses And
The plurality of multilayer ceramic capacitors are respectively provided in the plurality of recesses in a state where the second main surface is located on the bottom side of the plurality of recesses.
前記積層セラミックコンデンサが実装される被実装体とを備え、
前記積層セラミックコンデンサは、前記第２主面が被実装体側に位置した状態で前記被実装体に実装されている、積層セラミックコンデンサの実装体。 The multilayer ceramic capacitor according to any one of claims 1 to 6,
A mounted body on which the multilayer ceramic capacitor is mounted;
The multilayer ceramic capacitor is a multilayer ceramic capacitor mounting body mounted on the mounted body in a state where the second main surface is located on the mounted body side.
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|---|---|---|---|---|
| CN114245926A (en) * | 2019-08-23 | 2022-03-25 | 株式会社村田制作所 | Clip for chip electronic component |
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-
2014
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114245926A (en) * | 2019-08-23 | 2022-03-25 | 株式会社村田制作所 | Clip for chip electronic component |
| CN114245926B (en) * | 2019-08-23 | 2024-04-19 | 株式会社村田制作所 | Clamp for sheet-like electronic component |
| WO2024075428A1 (en) * | 2022-10-04 | 2024-04-11 | 株式会社村田製作所 | Laminated ceramic capacitor |
| WO2024075427A1 (en) * | 2022-10-04 | 2024-04-11 | 株式会社村田製作所 | Multilayer ceramic capacitor |
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