JP2016066780A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】高耐圧かつ信頼性の高いトレンチゲート構造を有するＳｉＣ半導体装置とする。
【解決手段】トレンチ７よりも深い電界緩和層３を備えた構造とし、かつ、深い位置において高濃度領域３ａを構成する。これにより、電界緩和層３における高濃度領域３ａとｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。したがって、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ７の底部での電界集中を緩和することが可能となる。よって、ゲート絶縁膜８が破壊されることを防止することが可能な高耐圧のＳｉＣ半導体装置となる。
【選択図】図１

Description

本発明は、トレンチゲート構造を有する炭化珪素（以下、ＳｉＣという）にて構成された半導体装置およびその製造方法に関するものである。
従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造を有するＳｉＣ半導体装置がある。このようなトレンチゲート構造のＳｉＣ半導体装置では、ＳｉＣの破壊電界強度が高く、トレンチ底部に高電界が加わることで絶縁破壊が生じる可能性がある。このため、対向するトレンチゲート間のベース層の下部に１層構造の電界緩和層を形成して電界を緩和することで、絶縁破壊を防止することが行われている。
しかしながら、１層構造の電界緩和層を備えることでトレンチゲート部への電界緩和効果が得られるものの、隣り合う電界緩和層間で空乏層が伸びてＪＦＥＴ抵抗領域を生じさせるため、オン抵抗が増大するという問題が発生する。
一方、基板表面からトレンチゲートより深い箇所に至るまで電界緩和層を形成した構造とし、電界緩和層を底部において横方向に幅を拡張した横領域を設け、トレンチゲートよりも下方に横領域が配置されるようにした構造のＭＯＳＦＥＴも提案されている。このような構造すれば、各横領域に挟まれた範囲内においてドリフト層内のキャリア密度を低くできることから、トレンチ底部より深い位置で電界強度分布を抑ることができ、耐圧特性を向上させることが可能となる。さらに、横領域の間の間隔が横領域の形成位置のみによって決まることから、トレンチゲートと電界緩和層の製造誤差に伴う位置ズレの影響を受けないようにできる。
このような構造とする場合、基板表面からトレンチゲートより深い箇所に至るまで形成された電界緩和層が一律同濃度で構成されるが、低濃度で構成すると電界緩和効果が得られないため、高濃度で構成することになる。ところが、電界緩和層を高濃度で構成すると、電界緩和層からの空乏層がトレンチ近傍に伸び易くなり、その結果、ＪＦＥＴ抵抗領域が生じるため、オン抵抗が増大するという問題が発生する。
そこで、上記各構造において生じる問題の改善策として、特許文献１に示すＳｉＣ半導体装置が提案されている。具体的には、一方向を長手方向とするトレンチゲートに対して交差するように電界緩和層を形成しつつ、電界緩和層を深さ方向において不純物濃度が異なる二層構造で構成し、深い部分が高濃度領域、浅い部分が低濃度領域となる構造としている。このような構造とすることで、高濃度領域とされた深い層でトレンチ底部の電界を緩和する効果と、低濃度領域とされた浅い層でトレンチ近傍に空乏層が延びることを抑えてＪＦＥＴ抵抗を低減する効果の両方を得ている。また、電界緩和層とトレンチの位置ズレによる製造誤差を起こり難くすることも可能となる。
特開２０１２−１６９３８６号公報
しかしながら、特許文献１の構造では、電界緩和効果やＪＦＥＴ抵抗低減効果および製造誤差許容大という効果が得られるものの、電界緩和層形成の際に生じた結晶構造中のダメージ上にトレンチゲートを形成することになるため、トレンチゲートの信頼性が低下する。すなわち、イオン注入によって電界緩和層を形成したのち、この上にベース領域等をエピタキシャル成長させてから電界緩和層に交差するようにしている。このため、イオン注入時の結晶欠陥がその上に形成される層にも引き継がれ、その結晶欠陥が引き継がれる部分を交差するようにトレンチゲートを形成しているため、ゲート絶縁膜の出来栄えにバラツキが発生したり、リークパスが形成されたりする。このため、トレンチゲートの信頼性を低下させてしまうという問題が発生する。
本発明は上記点に鑑みて、高耐圧かつ信頼性の高いトレンチゲート構造を有するＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１ないし７に記載の発明におけるＳｉＣ半導体装置では、ＳｉＣからなる第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）と、ドリフト層の上に形成された第２導電型のＳｉＣからなるベース領域（４）と、ベース領域の上層部に形成され、ドリフト層よりも高濃度の第１導電型のＳｉＣにて構成されたソース領域（５）と、ベース領域の上層部において、対向するソース領域の間に形成され、ベース層よりも高濃度の第２導電型のＳｉＣにて構成されたコンタクト領域（６）と、ソース領域の表面からベース領域よりも深くまで形成され、一方向を長手方向として複数本が並列されたトレンチ（７）と、トレンチの内壁面に形成されたゲート絶縁膜（８）と、トレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（９）と、ソース領域およびコンタクト領域に電気的に接続されたソース電極（１０）と、基板の裏面側に形成されたドレイン電極（１２）と、ベース領域よりも下方に位置するドリフト層内に配置され、トレンチの長手方向と平行方向を長手方向として、複数本のトレンチの間のそれぞれにおいて該トレンチの側面から離間して配置され、第２導電型のＳｉＣで構成された複数本の電界緩和層（３）と、を有している。そして、複数本の電界緩和層には、トレンチよりも深い位置に形成された第１領域（３ａ）と、第１領域よりも低濃度で構成され、ドリフト層の表面から第１領域まで形成されていると共に均一濃度とされた第２領域（３ｂ）とが備えられていることを特徴としている。
このように、トレンチよりも深い電界緩和層を備えた構造としており、かつ、深い位置において高濃度な第１領域を構成している。このため、電界緩和層における第１領域とドリフト層とのＰＮ接合部での空乏層がドリフト層側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜に入り込み難くなる。したがって、ゲート絶縁膜内での電界集中、特にゲート絶縁膜のうちのトレンチの底部での電界集中を緩和することが可能となる。これにより、ゲート絶縁膜が破壊されることを防止することが可能となる。
また、第２領域の不純物濃度を均一濃度としている。第２領域の不純物濃度が深さ方向にバラツキを有する場合、不純物濃度の濃淡による空乏層の伸びのバラツキが生じ、電界緩和層の間における電流経路が狭くなる場所が発生して、オン抵抗の増加の原因となる。これに対して、第２領域が均一濃度とされている場合、空乏層の伸びのバラツキが無く、電界緩和層の間における電流経路が狭くなる場所が発生しない。したがって、オン抵抗の増加を抑制しつつ、電界緩和効果を得ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図２−１に続くＳｉＣ半導体装置の製造工程を示した断面図である。 高不純物領域３ａと低不純物濃度領域３ｂとの位置ずれが発生していない場合のＳｉＣ半導体装置の断面図である。 高不純物領域３ａと低不純物濃度領域３ｂとの位置ずれが発生した場合のＳｉＣ半導体装置の断面図である。 本発明の第２実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 本発明の第３実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 本発明の第４実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 図６に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図７−１に続くＳｉＣ半導体装置の製造工程を示した断面図である。 他の実施形態で説明するＳｉＣ半導体装置の断面図である。 他の実施形態で説明するＳｉＣ半導体装置の断面図である。 他の実施形態で説明するＳｉＣ半導体装置の断面図である。 他の実施形態で説明するＳｉＣ半導体装置の断面図である。 他の実施形態で説明するＳｉＣ半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。まず、本実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、図１を参照して説明する。なお、図１では、縦型ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造のものが複数セル隣り合うように配置されている。
図１に示すように、ｎ型不純物（リンもしくは窒素など）が高濃度、例えば１×１０19〜１×１０20ｃｍ-3の不純物濃度でドープされた厚さ３００μｍ程度のＳｉＣ単結晶からなるｎ+型半導体基板１を用いている。このｎ+型半導体基板１の上に、ｎ型不純物が例えば１×１０15〜１×１０16ｃｍ-3の不純物濃度でドープされた厚さが１０〜１５μｍ程度のＳｉＣからなるｎ型ドリフト層２が形成されている。
また、ｎ型ドリフト層２には部分的に凹まされた凹部（第１凹部）２ａが形成されている。凹部２ａは、一方向（紙面垂直方向）を長手方向とした直線形状で構成されており、後述するトレンチゲート構造を構成するトレンチ７よりも深い位置まで、かつ、トレンチ７と同方向を長手方向として形成されている。
この凹部２ａの底部よりも下方と凹部２ａ内に、凹部２ａの長手方向と同方向を長手方向とした、ｐ型不純物（ボロンもしくはアルミニウムなど）がドープされた電界緩和層３が形成されている。電界緩和層３のうち、凹部２ａの底部よりも下方に位置する部分、つまりトレンチ７よりも深い部分は、ｐ型不純物濃度が高濃度とされた高濃度領域（第１領域）３ａとされている。また、電界緩和層３のうち凹部２ａ内部に位置する部分は、高濃度領域３ａよりもｐ型不純物濃度が低濃度とされた低濃度領域（第２領域）３ｂとされている。これら不純物濃度が異なる高濃度領域３ａおよび低濃度領域３ｂによって電界緩和層３が構成されている。
高濃度領域３ａについては、例えば１×１０17〜１×１０19ｃｍ-3程度としている。一方、低濃度領域３ｂについては１×１０15〜１×１０18ｃｍ-3程度としており、高濃度領域３ａより濃度が低く設定されるようにしている。低濃度領域３ｂは、全域において均一の不純物濃度で構成されている。
また、電界緩和層３の幅、つまり基板平面と平行な平面方向のうち電界緩和層３の長手方向に対する垂直方向の寸法について、高濃度領域３ａの方が低濃度領域３ｂよりも広くされている。具体的には、電界緩和層３は、後述するトレンチゲート構造を構成するトレンチ７の両側において、低濃度領域３ｂがトレンチ７の側面から所定距離離間するようにして配置されている。そして、トレンチゲート構造の両側に位置する隣り合う低濃度領域３ｂ間の距離をＷ１、高濃度領域３ａの間の距離をＷ２、トレンチゲート構造の幅をＷ３として、少なくともＷ１＞Ｗ２、Ｗ３の関係を満たし、好ましくはＷ２＞Ｗ３の関係も満たすようにしている。Ｗ２＞Ｗ３にすることにより、隣接する電界緩和層３同士でＪＦＥＴ領域が拡がるのを防ぐと共に、トレンチゲート構造と後述するドレイン電極１２との間の最短電流経路を確保でき、オン抵抗の上昇を抑えることができる。
さらに、電界緩和層３の深さについては、低濃度領域３ｂがトレンチゲート構造におけるトレンチ７の底部よりも深い位置まで形成されることで、高濃度領域３ａの全域がトレンチ７の底部よりも深い位置に形成されるようにしてある。
また、ｎ型ドリフト層２および電界緩和層３の表面上に、ｐ型ベース領域４が形成されている。ｐ型ベース領域４は、縦型ＭＯＳＦＥＴのチャネルを構成する層であり、後述するトレンチゲート構造を構成するトレンチ７の両側において、トレンチ７の側面に接するように形成されている。
ｐ型ベース領域４の表層部のうち電界緩和層３と対応する位置よりもトレンチゲート構造側には、トレンチゲート構造に接するようにｎ型不純物が高濃度にドープされたｎ+型ソース領域５が形成されている。本実施形態の場合、例えばｎ+型ソース領域５を不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。また、ｐ型ベース領域４の表層部のうち電界緩和層３と対応する位置、つまり対向するｎ+型ソース領域５の間には、ｐ型不純物が高濃度にドープされたｐ+型コンタクト領域６が形成されている。本実施形態の場合、例えばｐ+型コンタクト領域６を不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。
さらに、図１の断面において、隣り合って配置された電界緩和層３の中央位置に、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型ドリフト層２に達し、かつ、電界緩和層３の底部よりも浅くされたトレンチ７が形成されている。このトレンチ７の側面と接するようにｐ型ベース領域４およびｎ+型ソース領域５が配置されている。トレンチ７の内壁面は酸化膜などによって構成されたゲート絶縁膜８で覆われており、ゲート絶縁膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。このように、トレンチ７内にゲート絶縁膜８およびゲート電極９を備えた構造により、トレンチゲート構造が構成されている。
なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
また、ｎ+型ソース領域５およびｐ+型コンタクト領域６の表面には、ソース電極１０が形成されている。ソース電極１０は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。具体的には、ｎ+型ソース領域５に接続される部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、ｐ+型コンタクト領域６を介してｐ型ベース領域４に接続される部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１０は、層間絶縁膜１１を介して、ゲート電極９に電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ+型ソース領域５およびｐ+型コンタクト領域６と電気的に接触させられている。
さらに、ｎ+型半導体基板１の裏面側にはｎ+型半導体基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
このように構成された縦型ＭＯＳＦＥＴは、ゲート電極９に対してゲート電圧を印加すると、ｐ型ベース領域４のうちトレンチ７の側面に接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１２との間に電流を流す。
一方、ゲート電圧を印加しない場合はドレイン電圧として高電圧（例えば１２００Ｖ）が印加される。シリコンデバイスの１０倍近い電界破壊強度を有するＳｉＣでは、この電圧の影響によりゲート絶縁膜８にもシリコンデバイスの１０倍近い電界がかかり、ゲート絶縁膜８（特に、ゲート絶縁膜８のうちのトレンチ７の底部において）に電界集中が発生し得る。
しかしながら、本実施形態では、トレンチ７よりも深い電界緩和層３を備えた構造としており、かつ、深い位置において高濃度領域３ａを構成している。このため、電界緩和層３における高濃度領域３ａとｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。特に、高濃度領域３ａを低濃度領域３ｂよりも幅広として、高濃度領域３ａの間の距離Ｗ２を狭くしていることから、よりドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。
したがって、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、ゲート絶縁膜８が破壊されることを防止することが可能な高耐圧のＳｉＣ半導体装置となる。
また、電界緩和層３のうちトレンチゲート構造よりも深い位置に高濃度領域３ａを構成しつつ、高濃度領域３ａよりも浅い部分を低濃度領域３ｂとすることで、トレンチ７の側面においてチャネルが形成される部分には低濃度領域３ｂが配置されるようにしている。このため、電界緩和層３の全体を高濃度で構成する場合と比較して、低濃度領域３ｂからトレンチ７側、つまりチャネル側においてｎ型ドリフト層２に広がる空乏層の広がりを抑えることが可能となり、ＪＦＥＴ抵抗を抑える効果を得ることができる。
さらに、本実施形態の場合、電界緩和層３とトレンチゲート構造とが平行に並べられ、これらが交差していない状態となっている。このため、後述するように、電界緩和層３における高濃度領域３ａがイオン注入によって構成されていても、高濃度領域３ａやその上にエピタキシャル成長にて形成される各部のうちのイオン注入によるダメージが残り得る部分からトレンチゲート構造を離せる。さらに、イオン注入する領域が高濃度領域３ａのみであることから、結晶中のイオン注入によるダメージも最小限に抑えることができる。
よって、ゲート絶縁膜８の出来栄えにバラツキが発生することを抑制できると共に、リークパスが形成されることを抑制でき、トレンチゲートの信頼性の低下を抑制することが可能となる。これにより、高耐圧かつ信頼性の高いトレンチゲート構造を有するＳｉＣ半導体装置とすることが可能となる。
次に、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について、図２−１〜図２−２を参照して説明する。
〔図２−１（ａ）に示す工程〕
まず、高濃度にｎ型不純物がドープされたＳｉＣ単結晶からなるｎ+型半導体基板１の表面にｎ型ドリフト層２がエピタキシャル成長させられたエピ基板を用意する。
〔図２−１（ｂ）に示す工程〕
ｎ型ドリフト層２の上に、酸化膜などのマスク材料をデポジションしたのち、これをパターニングすることで、凹部２ａの形成予定領域、つまりｐ型ディープ層３ｂの形成予定領域が開口するマスク２０を形成する。そして、このマスク２０を用いて、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行う。これにより、マスク２０の開口部においてｎ型ドリフト層２の表層部を除去し、凹部２ａを形成する。凹部２ａの深さおよび幅については、この後に行われる各工程による熱拡散を考慮して、最終的な低濃度領域３ｂの出来上がりの深さおよび幅が狙い値となるように設定している。なお、ＳｉＣの場合、熱拡散による拡散量が非常に少ないことから、熱拡散を加味しないで最終的な低濃度領域３ｂの出来上がりの深さおよび幅と同一寸法で凹部２ａの寸法を決定しても良い。
〔図２−１（ｃ）に示す工程〕
凹部２ａの形成に用いたマスク２０を除去したのち、図示しないイオン注入用マスクを用いて、凹部２ａの底部にｐ型不純物をイオン注入する。そして、熱処理などによって注入された不純物を活性化することで、高濃度領域３ａを形成する。このときの高濃度領域３ａの横方向の広がりについては、熱拡散による部分もあるが、基本的にはｐ型不純物を斜めイオン注入によって横方向に広がった状態で注入することで、高濃度領域３ａが所望の幅で構成されるようにしている。
〔図２−１（ｄ）に示す工程〕
イオン注入用のマスクを除去したのち、凹部２ａ内に低濃度領域３ｂをエピタキシャル成長させる。例えば、ＣＶＤ（Chemical Vapor Deposition）装置を用いて、雰囲気中にドーパントを含むガスを導入しながらエピタキシャル成長を行うことで、ｐ型不純物層３を形成できる。このとき、ｐ型ドリフト層２の表面にｐ型ベース領域４を同時に形成することもできるが、ここでは低濃度領域３ｂのみを形成しており、ｐ型ドリフト層２の上に形成される不要部分はＣＭＰ（Chemical Mechanical Polishing）などによって除去するようにしている。また、ＣＶＤなどの手法によって、凹部２ａ内に低濃度領域３ｂをエピタキシャル成長させていることから、低濃度領域３ｂの全域を均一な不純物濃度で形成することができる。
〔図２−１（ｅ）に示す工程〕
低濃度領域３ｂと同様の手法によって、ｐ型ベース領域４をエピタキシャル成長させる。このとき、上記したようにｐ型ベース領域４を低濃度領域３ｂと同時に形成することもでき、製造工程の簡略化を図ることができるが、これらを別々の工程で形成すれば、各部の不純物濃度を別々に設定することも可能となる。
〔図２−２（ａ）に示す工程〕
ｐ型ベース領域４の表面を覆いつつ、トレンチ７の形成予定領域が開口する図示しないエッチングマスクを配置する。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことでトレンチ７を形成する。これにより、ｐ型ベース領域４を貫通してｎ型ドリフト層２に達しつつ、電界緩和層３よりも浅く、かつ、隣り合う低濃度領域３ｂの間において、低濃度領域３ｂから離間するように配置されたトレンチ７を形成することができる。
次に、エッチングマスクを除去してからゲート酸化工程を行うことでゲート絶縁膜８を形成する。また、ゲート絶縁膜８の表面に不純物をドーピングしたポリシリコン層を成膜したのち、これをパターニングすることでゲート電極９を形成する。これにより、トレンチゲート構造が形成される。
〔図２−２（ｂ）に示す工程〕
ｐ型ベース領域４の表面にｎ+型ソース領域５の形成予定領域が開口するマスク（図示せず）を形成したのち、この上からｎ型不純物を高濃度にイオン注入することでｎ+型ソース領域５を形成する。同様に、ｐ型ベース領域４の表面にｐ+型コンタクト領域６の形成予定領域が開口するマスク（図示せず）を形成したのち、この上からｐ型不純物を高濃度にイオン注入することでｐ+型コンタクト領域６を形成する。
〔図２−２（ｃ）に示す工程〕
層間絶縁膜１１を成膜したのち、層間絶縁膜１１をパターニングしてｎ+型ソース領域５やｐ型ベース領域４を露出させるコンタクトホールを形成すると共に、ゲート電極９を露出させるコンタクトホールを図示断面とは別断面に形成する。そして、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１０や図示しないゲート配線を形成する。
〔図２−２（ｄ）に示す工程〕
ｎ+型半導体基板１の裏面側にドレイン電極１２を形成する。これにより、図１に示した縦型ＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態では、トレンチ７よりも深い電界緩和層３を備えた構造としており、かつ、深い位置において高濃度領域３ａを構成し、それよりも浅い領域を低濃度領域３ｂとしている。このため、電界緩和効果やＪＦＥＴ抵抗低減効果を得ることができる。
また、電界緩和層３とトレンチゲート構造とが平行に並べられ、これらが交差していないようにしている。このため、高濃度領域３ａやその上にエピタキシャル成長にて形成される各部のうちのイオン注入によるダメージが残り得る部分からトレンチゲート構造を離せる。さらに、イオン注入する領域が高濃度領域３ａのみであることから、結晶中のイオン注入によるダメージも最小限に抑えることができる。よって、ゲート絶縁膜８の出来栄えにバラツキが発生することを抑制できると共に、リークパスが形成されることを抑制でき、トレンチゲートの信頼性の低下を抑制することが可能となって、より信頼性の高いトレンチゲート構造を有するＳｉＣ半導体装置にできる。
また、本実施形態のように、低濃度領域３ｂの不純物濃度を全域において均一としている。低不純物領域３ｂの不純物濃度が深さ方向にバラツキを有する場合、不純物濃度の濃淡による空乏層の伸びのバラツキが生じ、電界緩和層３の間における電流経路が狭くなる場所が発生して、オン抵抗の増加の原因となる。これに対して、本実施形態のように低濃度領域３ｂの不純物濃度が全域において均一とされている場合、空乏層の伸びのバラツキが無く、電界緩和層３の間における電流経路が狭くなる場所が発生しない。したがって、オン抵抗の増加を抑制しつつ、電界緩和効果を得ることが可能となる。特に、電界緩和層３を１μｍ以上の深さとして使用する場合には、不純物濃度の濃淡による空乏層の伸びのバラツキが生じ易く、その影響が出やすいことから、本実施形態のような構成とすることで、よりオン抵抗の増加の抑制効果を得ることが可能となる。
さらに、本実施形態では、凹部２ａの底面にｐ型不純物をイオン注入して高不純物領域３ａを形成すると共に凹部２ａ内へのエピタキシャル成長によって低不純物領域３ｂを形成している。このような製造方法によれば、凹部２ａの形成位置に対して高不純物領域３ａの形成位置および低不純物領域３ｂをセルフアライン（自己整合）で設定できる。このため、トレンチゲート構造に対しての形成位置ずれを抑制できる。
例えば、高不純物領域３ａと低不純物領域３ｂとをイオン注入によって形成する場合においては、マスクずれの有無に応じて、図３（ａ）、（ｂ）に示すように高不純物領域３ａと低不純物領域３ｂとの形成位置ずれが発生し得る。そして、図３（ｂ）に示すように形成位置ずれが発生した場合には、図３（ａ）に示すように形成位置ずれが発生していない場合と比較して、トレンチゲート構造に対して高不純物領域３ａの形成位置がずれることで、図中矢印で示した電流経路が長くなる。
したがって、本実施形態の製造方法によれば、図３（ａ）に示すように形成位置ずれが発生していない構造とすることができ、電流経路を最短電流経路にできる。これにより、さらにオン抵抗の上昇を抑えることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して高濃度領域３ａの構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図４に示すように、本実施形態では、高濃度領域３ａの幅を低濃度領域３ｂの幅以下に設定している。そして、トレンチゲート構造の両側に位置する低濃度領域３ｂ間の距離Ｗ１に対して、高濃度領域３ａの間の距離Ｗ２がＷ１≦Ｗ２となるようにしている。
高濃度領域３ａの不純物濃度が高ければ、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなることから、高濃度領域３ａの不純物濃度によっては、高濃度領域３ａの幅を低濃度領域３ｂの幅以下に設定しても良い。このような構造としても、第１実施形態と同様の効果を得ることができる。
なお、このような構造のＳｉＣ半導体装置は、上記した図２−１（ｃ）の工程において、ｐ型不純物を斜めイオン注入ではなく、基板垂直方向に向けて行うようにすれば良い。高濃度領域３ａを低濃度領域３ｂより幅が小さくなるようにする場合、イオン注入マスクとして、イオン注入マスクの開口部の幅が凹部２ａの幅よりも小さなものを用いるようにすれば良い。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して電界緩和層３の形成方法を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態に対して電界緩和層３の形成方法を変更した場合について説明するが、第２実施形態に対しても同様の方法によって電界緩和層３を形成することができる。
まず、図５（ａ）に示す工程において、図２−１（ａ）に示す工程と同様に、ｎ+型半導体基板１の表面にｎ型ドリフト層２が形成されたエピ基板を用意する。そして、図５（ｂ）に示す工程では、ｎ型ドリフト層２の表面に図示しないイオン注入マスクを配置したのち、ｐ型不純物をイオン注入することで高濃度領域３ａおよび低濃度領域３ｂを形成する。具体的には、高濃度領域３ａと対応する幅の開口部が形成された第１マスクを配置した後、これをイオン注入マスクとして用いてｐ型不純物をイオン注入する。続いて、第１マスクを除去した後、低濃度領域３ｂと対応する幅の開口部が形成された第２マスクを配置した後、これをイオン注入マスクとして用いてｐ型不純物をイオン注入する。この低濃度領域３ｂを形成する際のイオン注入はボックスプロファイルにて行う。これにより、低濃度領域３ｂは均一な不純物濃度で形成される。そして、熱処理を行うことで、注入されたｐ型イオンを活性化させ高濃度領域３ａおよび低濃度領域３ｂを形成する。このとき、イオン注入の加速電圧を変化させ、高濃度領域３ａを形成するためのイオン注入の際には低濃度領域３ｂを形成するためのイオン注入の際よりも高加速電圧となるようにし、高濃度領域３ａがより深い位置に形成されるように作り分けを行う。また、イオン注入時のｐ型不純物のドーズ量を変えることで、高濃度領域３ａが低濃度領域３ｂよりも高不純物濃度で形成されるようにする。
この後は、図５（ｃ）に示す工程において、図２−１（ｃ）に示す工程と同様にｐ型ベース領域４を形成したのち、図２−１（ｄ）、（ｅ）、図２−２（ａ）〜（ｄ）に示す工程と同様の工程を行う。これにより、本実施形態にかかるトレンチゲート型の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。
以上説明したように、電界緩和層３のうちの高濃度領域３ａのみでなく、低濃度領域３ｂについてもイオン注入によって形成することができる。このようにしても、第１、第２実施形態と同様の効果を得ることが可能となる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してｎ型ドリフト層２の構成を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態に対してｎ型ドリフト層２の構成を変更した場合について説明するが、第２、第３実施形態に対しても同様の構成を適用することができる。
図６に示すように、本実施形態では、ｎ型ドリフト層２のうち高濃度領域３ａよりも上方に位置している部分について、ｎ型ドリフト層２の他の部分よりも不純物濃度を高くした高濃度層２ｂとしている。例えば、高濃度層２ｂは、ｎ型ドリフト層２のうちの他の部分よりもｎ型不純物濃度が２．０×１０15ｃｍ-3程度高く設定されている。
このように、高濃度層２ｂを形成することにより、トレンチ７の近傍において、ｎ型ドリフト層２内に伸びる空乏層の幅を小さくすることが可能となる。したがって、高濃度層２ｂの不純物濃度が高くされることによる内部抵抗の低下に加えて、ｎ型ドリフト層２内の空乏層幅を小さくするできることで、ＪＦＥＴ抵抗の更なる低減を図ることが可能となる。
次に、図６に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について、図７−１〜図７−２を参照して説明する。
まず、図７−１（ａ）に示す工程において、図２−１（ａ）に示す工程と同様に、ｎ+型半導体基板１の表面にｎ型ドリフト層２の一部が形成されたエピ基板を用意する。そして、図７−１（ｂ）に示す工程において、ｎ型ドリフト層２の一部の表面に図示しないイオン注入マスクを配置したのち、ｐ型不純物をイオン注入することで高濃度領域３ａを形成する。このとき、高濃度領域３ａがｎ型ドリフト層２の一部の表面から形成されるようにしている。
なお、ここでは、図７−１（ｂ）の工程において、高濃度領域３ａをイオン注入によって形成した。これに対して、エッチングによって高濃度領域３ａの形成予定領域に凹部を形成しておき、その凹部内にｐ型不純物層をエピタキシャル成長で埋め込んだのち研磨で平坦化することで、高濃度領域３ａを形成するという製法としても良い。
続いて、図７−１（ｃ）に示す工程において、高濃度領域３ａおよびｎ型ドリフト層２の一部の表面の上に、ｎ型ドリフト層２の残りとなる高濃度層２ｂをエピタキシャル成長させる。さらに、図７−１（ｄ）に示す工程において、図２−１（ｂ）と同様の工程を行うことで、高濃度層２ｂに対して凹部２ａを形成したのち、図７−１（ｅ）に示す工程において、図２−１（ｄ）と同様の工程を行うことで低濃度領域３ｂを形成する。
この後、図７−２（ａ）〜（ｅ）に示す工程において、図２−１（ｅ）、図２−２（ａ）〜（ｄ）と同様の工程を行うことで、図６に示した縦型ＭＯＳＦＥＴが完成する。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、低濃度領域３ｂの側面をｎ+型半導体基板１の表面に対する垂直方向となるように図示してあるが、必ずしも垂直方向とされている必要はない。例えば、図８（ａ）に示すように、ｎ+型半導体基板１の表面と平行な方向において、低濃度領域３ｂの上部を下部よりも幅を狭くすることで、低濃度領域３ｂの側面を傾斜させたテーパ形状とされていても良い。図８（ｂ）に示すように、ｎ+型半導体基板１の表面と平行な方向において、低濃度領域３ｂの下部を上部よりも幅を狭くすることで、低濃度領域３ｂの側面を図８（ａ）と逆方向に傾斜させた逆テーパ形状とされていても良い。
なお、このような形状の低濃度領域３ｂを形成するには、例えば第１、第３実施形態のように凹部２ａ内へのエピタキシャル成長によって低濃度領域３ｂを形成する場合、凹部２ａの側面が上記したテーパ形状もしくは逆テーパ形状となるようにすれば良い。凹部２ａの側面をテーパ形状もしくは逆テーパ形状となるようにするには、凹部２ａを形成する際のエッチング条件を調整すればよい。
また、高濃度領域３ａの形状についても、上記各実施形態では、トレンチゲート構造の長手方向に対する垂直方向に切断した断面において角部が丸まった四角形状で示してあるが、図９に示すように断面形状が長円形状などであっても良い。また、高濃度領域３ａの不純物濃度については全域で均一である必要はなく、例えば深くなるほど、つまりｎ+型半導体基板１に近づくほど不純物濃度が濃くなるようにしても良い。
さらに、上記第４実施形態では、ｎ型ドリフト層２のうち高濃度領域３ａよりも上方に位置している部分を高濃度層２ｂとしている。この高濃度層２ｂについては、ｎ型ドリフト層２のうち高濃度領域３ａよりも上方に位置している部分の全域に形成する必要はなく、少なくともトレンチゲート構造の底部を囲むように、より詳しくは電流経路となる部分に形成されていれば良い。例えば、図１０（ａ）に示すように高濃度領域３ａから所定離れた位置よりも上方の全域に高濃度層２ｂが形成されるようにしたり、図１０（ｂ）に示すようにトレンチゲート構造の底部を囲みつつ、高濃度領域３ａおよび低濃度領域３ｂから離れるように高濃度層２ｂを形成しても良い。なお、図１０（ｂ）に示す構造の場合、高濃度層１ｂを選択エピタキシャル成長もしくはイオン注入によって形成することができる。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
１ ｎ+型半導体基板
２ ｎ型ドリフト層
３ 電界緩和層
３ａ 高濃度領域
３ｂ 低濃度領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極

Claims (18)

  1. 炭化珪素からなる第１または第２導電型の基板（１）と、
    前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（４）と、
    前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（５）と、
    前記ベース領域の上層部において、対向する前記ソース領域の間に形成され、前記ベース層よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（６）と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本が並列されたトレンチ（７）と、
    前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
    前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
    前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、
    前記基板の裏面側に形成されたドレイン電極（１２）と、
    前記ベース領域よりも下方に位置する前記ドリフト層内に配置され、前記トレンチの長手方向と平行方向を長手方向として、複数本の前記トレンチの間のそれぞれにおいて該トレンチの側面から離間して配置され、第２導電型の炭化珪素で構成された複数本の電界緩和層（３）と、を有し、
    前記複数本の電界緩和層には、前記トレンチよりも深い位置に形成された第１領域（３ａ）と、前記第１領域よりも低濃度で構成され、前記ドリフト層の表面から前記第１領域まで形成されていると共に均一濃度とされた第２領域（３ｂ）とが備えられていることを特徴とする炭化珪素半導体装置。
  2. 前記ドリフト層のうち、前記第２領域と対応する位置に凹部（２ａ）が形成されており、前記第２領域は、前記凹部内に第２導電型の炭化珪素が埋め込まれることで形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第１領域は、前記凹部の底部において第２導電型不純物がイオン注入されることで形成されていることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記第１領域および前記第２領域は、前記ドリフト層に対して第２導電型不純物がイオン注入されることで形成されており、前記イオン注入がボックスプロファイルにて行われていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 前記複数本の電界緩和層のうち、隣り合う前記第２領域の間の距離をＷ１、隣り合う前記第１領域の間の距離をＷ２として、Ｗ１＞Ｗ２の関係を満たしていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記トレンチ内に前記ゲート絶縁膜および前記ゲート電極が配置されることにより構成されるトレンチゲート構造の幅をＷ３として、Ｗ２＞Ｗ３の関係を満たしていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 前記ドリフト層のうち、前記第１領域よりも上方に位置する部分であって、前記トレンチ内に前記ゲート絶縁膜および前記ゲート電極が配置されることにより構成されるトレンチゲート構造の少なくとも底部を囲む部分は、該ドリフト層のうちの残りの部分よりも第１導電型不純物の濃度が高くされた高濃度層（２ｂ）とされていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  8. 炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
    前記ドリフト層に対して、一方向を長手方向として複数本が並列された第２導電型の電界緩和層（３）を形成する工程と、
    前記電界緩和層および前記ドリフト層の上に第２導電型の炭化珪素からなるベース領域（４）を形成する工程と、
    前記ベース領域内における該ベース領域の上層部に、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
    前記ベース領域の上層部のうち、対向する前記ソース領域の間に、前記ベース層よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（６）を形成する工程と、
    前記ソース領域の表面から前記ベース領域を貫通し、前記ドリフト層に達しつつ前記電界緩和層よりも浅く、かつ、前記電界緩和層の長手方向と平行方向を長手方向として、前記電界緩和層から離間して配置されたトレンチ（７）を形成する工程と、
    前記トレンチの表面にゲート絶縁膜（８）を形成する工程と、
    前記トレンチ内において、前記ゲート絶縁膜の上にゲート電極（９）を形成する工程と、
    前記ソース領域および前記コンタクト領域に電気的に接続されるソース電極（１０）を形成する工程と、
    前記基板の裏面側にドレイン電極（１２）を形成する工程と、を含み、
    前記電界緩和層を形成する工程では、前記トレンチよりも深い位置に第１領域（３ａ）を形成する工程と、前記ドリフト層の表面から前記第１領域まで該第１領域よりも低濃度かつ均一濃度で第２領域（３ｂ）を形成する工程と、を行うことを特徴とする炭化珪素半導体装置の製造方法。
  9. 前記電界緩和層を形成する工程では、
    前記ドリフト層のうち前記第２領域と対応する位置に凹部（２ａ）を形成する工程と、
    前記ドリフト層のうちの前記凹部の底面より下方に第２導電型不純物をイオン注入することによって前記第１領域を形成する工程と、
    前記第１領域を形成する工程の後、エピタキシャル成長によって前記凹部内に前記第２領域を形成する工程と、を行うことを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記第２領域の形成工程として、前記凹部内に前記第２領域をエピタキシャル成長によって形成すると同時に、前記ベース領域を形成する工程として、前記ドリフト層の上に前記ベース領域をエピタキシャル成長により形成する工程を行うことを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記電界緩和層を形成する工程では、
    前記ドリフト層を形成した後、該ドリフト層の表面から第２導電型不純物を加速電圧の違うイオン注入で前記第１領域と前記第２領域とを作り分ける工程を行い、前記第２領域を形成する際のイオン注入をボックスプロファイルにて行うことを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  12. 前記ドリフト層を形成する工程では、該ドリフト層のうち前記第１領域の上方に位置する部分を該ドリフト層のうちの残りの部分よりも第２導電型不純物の濃度を高くする工程を行うことを特徴とする請求項８ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  13. 前記ドリフト層を形成する工程では、該ドリフト層のうち前記第１領域の上方に位置する部分であって、前記トレンチ内に前記ゲート絶縁膜および前記ゲート電極が配置されることにより構成されるトレンチゲート構造の少なくとも底部を囲む部分を該ドリフト層のうちの残りの部分よりも第１導電型不純物の濃度を高くする工程を含み、
    前記第１領域を形成する工程として、前記ドリフト層のうちの残りの部分を形成したのち第２導電型不純物をイオン注入することによって前記第１領域を形成する工程を行ってから、前記ドリフト層のうちの前記第１領域の上方に位置する部分を形成する工程を行い、
    さらに、前記第２領域を形成する工程として、前記ドリフト層における前記第１領域の上方に位置する部分のうち前記第２領域と対応する位置に凹部（２ａ）を形成する工程を行った後、エピタキシャル成長によって前記凹部内に前記第２領域を形成する工程を行うことを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  14. 炭化珪素からなる第１または第２導電型の基板（１）と、
    前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（４）と、
    前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（５）と、
    前記ベース領域の上層部において、対向する前記ソース領域の間に形成され、前記ベース層よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（６）と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本が並列されたトレンチ（７）と、
    前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
    前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
    前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、
    前記基板の裏面側に形成されたドレイン電極（１２）と、
    前記ベース領域よりも下方に位置する前記ドリフト層内に配置され、前記トレンチの長手方向と平行方向を長手方向として、複数本の前記トレンチの間のそれぞれにおいて該トレンチの側面から離間して配置され、第２導電型の炭化珪素で構成された複数本の電界緩和層（３）と、を有し、
    前記複数本の電界緩和層には、前記トレンチよりも深い位置に形成された第１領域（３ａ）と、前記ドリフト層の表面から前記第１領域まで形成されていると共に均一濃度とされた第２領域（３ｂ）とが備えられており、隣り合う前記第２領域の間の距離をＷ１、隣り合う前記第１領域の間の距離をＷ２として、Ｗ１＞Ｗ２の関係を満たしており、かつ前記トレンチ内に前記ゲート絶縁膜および前記ゲート電極が配置されることにより構成されるトレンチゲート構造の幅をＷ３として、Ｗ２＞Ｗ３の関係を満たしていることを特徴とする炭化珪素半導体装置。
  15. 前記ドリフト層のうち、前記第２領域と対応する位置に凹部（２ａ）が形成されており、前記第２領域は、前記凹部内に第２導電型の炭化珪素が埋め込まれることで形成されていることを特徴とする請求項１４に記載の炭化珪素半導体装置。
  16. 前記第１領域は、前記凹部の底部において第２導電型不純物がイオン注入されることで形成されていることを特徴とする請求項１５に記載の炭化珪素半導体装置。
  17. 前記第１領域および前記第２領域は、前記ドリフト層に対して第２導電型不純物がイオン注入されることで形成されており、前記第２領域を形成する際のイオン注入がボックスプロファイルにて行われていることを特徴とする請求項１４に記載の炭化珪素半導体装置。
  18. 前記ドリフト層のうち、前記第１領域よりも上方に位置する部分であって、前記トレンチ内に前記ゲート絶縁膜および前記ゲート電極が配置されることにより構成されるトレンチゲート構造の少なくとも底部を囲む部分は、該ドリフト層のうちの残りの部分よりも第１導電型不純物の濃度が高くされた高濃度層（２ｂ）とされていることを特徴とする請求項１４ないし１６のいずれか１つに記載の炭化珪素半導体装置。
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