JP2016052207A - 高効率力率改善回路およびスイッチング電源装置 - Google Patents

Abstract

【課題】スイッチング電源装置の負荷が軽負荷時及び無負荷時にスイッチング素子をバースト動作させてスイッチング損失を減らし、以って効率を向上させる高効率力率改善回路およびスイッチング電源装置を提供する。
【解決手段】整流された後の入力電圧30が、制御ＩＣ100に外付けされたバースト回路50に供給される。バースト回路50に供給された入力電圧30は、バースト回路50の分圧抵抗Ｒｂ１(51)及び分圧抵抗Ｒｂ２(52)で分圧され、分圧された入力電圧がキャパシタＣｂ53を介してＣＯＭＰ端子にＡＣ結合され、エラーアンプ（ERRAMP）10の出力電圧12に重畳される。そして入力電圧と同期したリプル60の電圧ピーク付近のみ、すなわち、リプル60がスレッシュ電圧を超えたときのみ、ＯＵＴ(Output)端子17からMOSFET Ｑ１(20)をオンオフ駆動するスイッチングパルスが出力される。
【選択図】図１

Description

本発明は、スイッチング電源装置の負荷が軽負荷時及び無負荷時にスイッチング素子をバースト動作させることによりスイッチング損失を減らし、以って効率を向上させる力率改善回路およびスイッチング電源装置に関する。

下記に示す非特許文献１には、出力電圧を検出し基準電圧と比較し増幅するエラーアンプ（誤差増幅器）を内蔵し、一定の負荷に対してスイッチング素子のオン幅をエラーアンプの出力に応じた一定の大きさに制御する、いわゆるオン幅固定制御（オン時間一定制御）による力率改善回路(ＰＦＣ(Power Factor Correction)回路)が記載されている。

図３は、下記の非特許文献１に記載されている、従来のＰＦＣ回路を有するスイッチング電源装置の構成を示すものでる。また図４は、図３に示した従来の力率改善回路の動作波形を示す図である。

図３のＰＦＣ回路は、昇圧コンバータを構成するものであって、スイッチング素子としてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化膜電界効果トランジスタ)(Ｑ１)220がオンすると、インダクタ（Ｌ１）232の電流I_L1はゼロから上昇する。同時に制御ＩＣ（Integrated Circuit）200の内部のランプ発振器（RAMP OSC）214の出力Ｖramp（キャリア信号）がＲＴ端子に接続されている抵抗の抵抗値で決まる傾きで上昇する。そしてランプ発振器（RAMP OSC）214の出力Ｖrampとエラーアンプ（ERRAMP）210の出力Ｖcomp(212)をコンパレータ (PWM.comp)213が比較し、Ｖramp＞Ｖcompとなると MOSFET Ｑ１(220)がオフし、ランプ発振器（RAMP OSC）214の出力Ｖrampは低下する。MOSFET Ｑ１(220)がオフすると、インダクタＬ１(232)の両端電圧は反転し、ダイオードＤ１(234)を通して出力電圧236側へ電流を供給しながら、インダクタＬ１(232)の電流I_L1は減少する。

インダクタＬ１(232)の電流I_L1がゼロになるタイミングをＩＳ端子における電圧216に基づいて電流コンパレータ（ZCD.comp）215で検出する。そしてRTZC端子の抵抗の抵抗値で決まる遅延時間の後にMOSFET Ｑ１(220)がオンし、次のスイッチングサイクルに移行する。制御ＩＣ200は、この動作を繰り返し行わせることにより動作（臨界動作）を継続させる。

上述のスイッチング動作において、ＰＦＣ回路の負荷が一定の場合、エラーアンプ（ERRAMP）210の出力Ｖcomp(212)の値は一定となり、MOSFET Ｑ１(220)のオン幅は一定になる。このときインダクタＬ１(232)のピーク電流は次の式で与えられる。すなわち、
Ｉmax = （Ｖin / Ｌ）t_on
ここで、ＩmaxはインダクタＬ１のピーク電流、Ｖinは入力電圧、ＬはインダクタＬ１のインダクタンス値、t_onはオン幅である。

上記において、Ｌ，t_onは一定のため、Ｌ１(232)のピーク電流ＩmaxはＶin（入力電圧）230に比例する。その波形は入力電圧230と同じＡＣ（Alternate Current）波形となり、この動作により力率改善が可能となる。この制御方式は、一般に“オン幅固定制御（オン時間一定制御）”と呼ばれており、入力電圧を検出する必要がないので、待機時に入力電圧検出抵抗により入力電圧を検出する従前の制御方式よりも電力が削減されるという効果を有している。

図３に示される昇圧コンバータ構成のＰＦＣ回路の動作を説明する。ＰＦＣの出力電圧236は、分圧抵抗Ｒ１(237)、Ｒ２(238)で分圧され、制御ＩＣ200のＦＢ端子に入力される。この分圧と制御ＩＣ200内に設けられた基準電圧源211の直流電圧2.5Ｖとの差に応じた電流をエラーアンプ(ERRAMP)210が出力し（エラーアンプ(ERRAMP)210はトランスコンダクタンスアンプにより構成される）、これをエラーアンプ(ERRAMP)210の出力端子に接続されているキャパシタ261が積分・平滑することにより信号Ｖcomp(212)が生成される。制御ＩＣ200は、このエラーアンプ(ERRAMP)210の出力Ｖcomp(212)を用いてＰＦＣ回路の出力電圧236が一定になるように（出力電圧236の分圧が基準電圧源211の直流電圧2.5Ｖに等しくなるように）MOSFET Ｑ１(220)のスイッチング動作を制御する。

一方でＰＦＣ回路の出力電圧236には、通常、商用電源に基づく交流（ＡＣ：Alternate Current）入力222に同期したリップル分が含まれているが、エラーアンプ(ERRAMP)210の出力Ｖcomp(212)にこのリップル分が現れると、ＰＦＣ回路は安定動作しない。そのため、エラーアンプ(ERRAMP)210の出力でもあるＣＯＭＰ端子に接続されたＣＲ(Capacitor and Resistor)の位相補償回路で、入力周波数の２倍の周波数より高い帯域をカットして（当該帯域のゲインを０ｄＢより落として）使用するようにしている。この結果、エラーアンプ(ERRAMP)210の出力でもあるＣＯＭＰ端子の電圧は、定常状態ではほぼ直流電圧となっている（図３のＣＯＭＰ端子への矢印線及び図４の上部波形参照）。

そしてエラーアンプ(ERRAMP)210の出力Ｖcomp（212）は、制御ＩＣ200内のコンパレータ(PWM.comp)213でランプ発振器（RAMP OSC）214の出力Ｖrampと比較され、比較結果をＯＵＴ端子217からスイッチング素子Ｑ１(220)のゲートに出力し、スイッチング素子Ｑ１(220)のオン幅を制御することでＰＦＣ回路の出力電圧236が調整される。

図３に示したＰＦＣ回路は、臨界モード(Critical Mode)で使用されるようにされており、重負荷時にはスイッチング周波数が低く、軽負荷時にはスイッチング周波数が高くなるものの、図３に示されるＰＦＣ回路は、軽負荷状態から重負荷状態において、ＯＵＴ(Output)端子217からスイッチングパルスが継続して出力される（図４の下部波形参照）ため、負荷が軽いほどMOSFET Ｑ１(220)のスイッチング損失が増え、効率が低下するという課題がある。

また下記特許文献１には、交流電源に接続され直流電圧を得る力率改善回路と、力率改善回路の直流電圧をトランスの１次巻線に入力しスイッチング素子によりオン／オフして別の直流電圧に変換し無負荷又は軽負荷時にスイッチング周波数が低下又は間欠発振に移行するＤＣ−ＤＣコンバータとを備えたスイッチング電源装置において、トランスの２次巻線に発生する電圧を整流し第１平滑コンデンサで平滑して負荷へ供給する第１整流平滑回路と、トランスの制御巻線に発生する電圧を整流し第２平滑コンデンサで平滑する第２整流平滑回路と、この第２整流平滑回路の出力リップルが所定値以上になったことを検知したときに、スイッチング周波数が低下又は間欠発振に移行したとして力率改善回路を停止させる軽負荷検出回路とを備えるスイッチング電源装置が記載されている。

そしてこのスイッチング電源装置は、第２整流平滑回路の出力リップルが所定値以上になったことを検知したときに、スイッチング周波数が低下又は間欠発振に移行したとして力率改善回路を停止させることで待機時の消費電力を低減することを教示している。

具体的には、軽負荷時にはＤＣ−ＤＣコンバータの制御ＩＣ７２が待機時動作モードになり、通常時のスイッチング周波数より遥かに低い周波数でスイッチング素子Ｑ２が間欠発振する（ｔ_１〜ｔ_７区間）。このとき、上記第１平滑コンデンサに相当する平滑コンデンサＣ５の電圧Ｖ_Ｃ５は、重負荷時及び軽負荷時においても、ほぼ一定の電圧となるように制御される。一方、軽負荷になると通常時のスイッチング周波数より遥かに低い周波数でスイッチング素子Ｑ２が間欠発振するため、上記第２平滑コンデンサに相当する平滑コンデンサＣ４の電圧Ｖ_Ｃ４は、発振していない期間（ｔ_１〜ｔ_３区間、ｔ_５〜ｔ_７区間）に、平滑コンデンサＣ４とその負荷インピーダンス（軽負荷検出回路１５のインピーダンス）による時定数で放電して低下していき、大きなリップルが現れる。

軽負荷検出回路１５は、基準電圧Ｖｒｅｆと平滑コンデンサＣ４の電圧Ｖ_Ｃ４を比較して、平滑コンデンサＣ４の電圧Ｖ_Ｃ４が基準電圧Ｖｒｅｆ以下になった時（ｔ_２〜ｔ_４区間、ｔ_６〜ｔ_８区間）に、Ｌレベルとなる電圧信号Ｖｓｅ１をＰＦＣ制御回路６ａに出力してＰＦＣ制御回路６ａを停止させる。このため、間欠発振の殆んどの期間で力率改善回路５を停止させることができる。また、間欠発振の期間（ｔ_１〜ｔ_７）では、平滑コンデンサＣ４の電圧Ｖ_Ｃ４を基準電圧Ｖｒｅｆまで上昇しないように、軽負荷検出回路１５の内部の時定数をさらに大きくすると、軽負荷検出回路１５からＰＦＣ制御回路６ａに出力される信号は、図６に示す電圧信号Ｖｓｅ２のようになり、間欠発振の期間では、力率改善回路５を継続して停止させることができる。このように実施例のスイッチング電源装置によれば、軽負荷検出回路１５は、平滑コンデンサＣ４の出力リップルが所定値以上になったことを検知したときに、間欠発振に移行したとしてＰＦＣ制御回路６ａを停止させるので、ＤＣ−ＤＣコンバータが待機時動作に移行したことを安価に外部から判断でき、確実に力率改善回路５を停止させて待機時の消費電力を低減できる。

特開2005-348560号公報(図1,図6、段落0044〜0048)

菅原敬人、外２名、「第２世代臨界モードＰＦＣ制御ＩＣ「ＦＡ５５９０シリーズ」」、富士時報、富士電機ホールディングス株式会社、平成２２年１１月１０日、第８３巻、第６号、ｐ．４０５−４１０

このように図３に示された従来技術の場合には、軽負荷時に、スイッチング周波数が高くなり、スイッチング素子の損失は増加してしまうため、（１）効率が悪化する、（２）スイッチング素子の温度が上昇してしまう、といった問題があった。

また、特許文献１に開示されているスイッチング電源装置は、軽負荷時にＰＦＣをＯＮ／ＯＦＦするため、ＰＦＣ回路の出力電圧が変動し後段コンバータの設計が難しくなるという課題があった。

そこで本発明は、スイッチング電源装置の負荷が軽負荷時及び無負荷時にスイッチング素子をバースト動作させてスイッチング損失を減らし以って効率を向上させる高効率の力率改善回路およびスイッチング電源装置を提供することを目的とするものである。

上記の課題を解決するために本発明の力率改善回路は、スイッチング電源装置の出力電圧の検出値と基準値の差を増幅するエラーアンプの出力電圧に、商用電源を整流して得た前記スイッチング電源装置への入力電圧の検出値を加重加算することにより加算出力電圧を生成し、該加算出力電圧とキャリア信号とを比較することにより前記スイッチング電源装置のスイッチング素子をオンオフする信号を生成することを特徴とすることを特徴とする。

上記において前記キャリア信号は、一定の周期でランプ信号の生成を繰り返すものであることを特徴とする。
また上記において前記加算出力電圧が前記キャリア信号の最小値より小さいと、前記スイッチング素子をオンオフする信号は前記スイッチング素子をオフする信号となっていることを特徴とする。

上記において前記入力電圧は、前記商用電源を全波整流して得ることを特徴とする。
また上記において前記入力電圧は、前記商用電源を半波整流して得ることを特徴とする。

上記において前記エラーアンプは、トランスコンダクタンスアンプと該トランスコンダクタンスアンプの出力に接続された第１のキャパシタを有することを特徴とする。
さらに上記において、前記入力電圧が印加される直列接続された第１の抵抗と第２の抵抗を有する分圧回路と、該分圧回路の前記第１の抵抗と前記第２の抵抗の接続点と前記エラーアンプの出力の間に接続される第２のキャパシタを有することを特徴とする。

上記の課題を解決するために本発明のスイッチング電源装置は、上記いずれかに記載の力率改善回路を備えていることを特徴とする。

本発明によれば、スイッチング電源装置の軽負荷時及び無負荷時に、力率改善回路によりバースト動作させることができるためスイッチング損失が減り効率が向上する。
また本発明によれば、特に、スイッチング損失が大きくなる高入力電圧（例えば、ＡＣ200Ｖ）時にバースト動作となりやすいため、
（イ）パワー半導体素子仕様のMOSFET、２次側ダイオード、トランスのコストダウンをさせることができる。
（ロ）ヒートシンクを小型にすることができる。

また、ＡＣ入力と同期しないバースト動作は力率を大きく低下させてしまうが、本発明によればＡＣ入力電圧と同期してバースト動作するため力率の向上が大きく見込める。

本発明の実施形態に係る高効率の力率改善回路を有するスイッチング電源装置の構成を示す図である。 図１に示した高効率力率改善回路の動作波形を示す図である。 従来の臨界モード力率改善回路を有するスイッチング電源装置の構成を示す図である。 図３に示した従来の力率改善回路の動作波形を示す図である。

以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係る高効率の力率改善回路(ＰＦＣ回路)を有するスイッチング電源装置の構成を示す図である。また図２は、図１に示した高効率の力率改善回路の動作波形を示す図である。

図１に示す本実施形態に係るスイッチング電源装置の構成と図３に示した従来のスイッチング電源装置の構成との相違点は、図１に示す本発明の実施形態に係るスイッチング電源装置は、破線により囲んだバースト回路50を制御ＩＣ100に外付けしその出力をキャパシタＣｂ(53)を介して制御ＩＣ100のＣＯＭＰ端子にＡＣ結合し、エラーアンプ（ERRAMP）10の出力12に加算する構成を採用していることにある。

破線により囲まれたバースト回路50は、図示例のように、直列接続された分圧抵抗Ｒｂ１(51)と分圧抵抗Ｒｂ２(52)及びキャパシタＣｂ(53)を有し、分圧抵抗Ｒｂ１(51)及び分圧抵抗Ｒｂ２(52)の接続点をキャパシタＣｂ(53)の一端に接続し、キャパシタＣｂ(53)の他端を制御ＩＣ100のＣＯＭＰ端子に接続して構成されている。また分圧抵抗Ｒｂ１(51)の他側はＡＣ入力の全波整流波形を有する整流回路24の出力30に接続されている。その結果、分圧された入力電圧（整流回路24の出力30）がキャパシタＣｂ(53)を介してＣＯＭＰ端子にＡＣ結合され、このＡＣ入力に同期したリプル60がＣＯＭＰ端子を経てエラーアンプ（ERRAMP）10の出力Ｖcomp(12)に重畳（加算）されて実際に観察されるＶcomp(12)になる。なお、この加算はキャパシタＣｂ(53)とキャパシタ（C61+C63）の容量値により加重の係数が決まる加重加算となる。より具体的には、分圧の(Cb/(Cb+C61+C63))倍の電圧がＣＯＭＰ端子側に加算される。ここで、Cb、(C61+C63)は、それぞれキャパシタＣｂ(53)とキャパシタ61および後述する位相補償回路62の構成要素であるキャパシタC63の容量値である。

図１および図２を用いて本発明の実施形態に係る高効率力率改善回路を有するスイッチング電源装置の動作を説明する。図１において商用電源であるＡＣ22の電圧が整流回路24により整流され、整流された後の入力電圧30が、制御ＩＣ100に外付けされたバースト回路50に供給される。

図１のＰＦＣ回路は、図３に示した従来のＰＦＣ回路と同様に、昇圧コンバータを構成するものであって、スイッチング素子としてMOSFET Ｑ１(20)がオンすると、インダクタ（Ｌ１）32の電流I_L1はゼロから上昇する。同時に制御ＩＣ100内のランプ発振器（RAMP OSC）14の出力Ｖramp（キャリア信号）がＲＴ端子の抵抗の抵抗値で決まる傾きで上昇する。そしてランプ発振器（RAMP OSC）14の出力Ｖrampとエラーアンプ（ERRAMP）10の出力Ｖcomp（12）をコンパレータ (PWM.comp) 13が比較し、Ｖramp＞ＶcompとなるとMOSFET Ｑ１(20)がオフし、ランプ発振器（RAMP OSC）14の出力Ｖrampは低下する。

MOSFET Ｑ１(20)がオフすると、インダクタＬ１(32)の両端電圧は反転し、ダイオードＤ１(34)を通して出力電圧36側へ電流を供給しながら、インダクタＬ１(32)の電流I_L1は減少する。

インダクタＬ１(32)の電流I_L1がゼロになるタイミングをＩＳ端子における電圧16に基づいて電流コンパレータ（ZCD.comp）15で検出する。そしてRTZC端子の抵抗の抵抗値で決まる遅延時間の後にMOSFET Ｑ１(20)がオンし、次のスイッチングサイクルに移行する。この点をさらに説明すると、ゼロ電流を検出してすぐにターンオンした場合には、MOSFET Ｑ１(20)のVds電圧（ドレイン・ソース間電圧）が高い状態でオンすることになるためスイッチング損失が大きくなるが、図１に示したDelay(遅延)回路により次のオンタイミングを遅らせるようにすることでインダクタＬ１(32)とMOSFET Ｑ１(20)の図示しない寄生容量の共振動作によりVds電圧が下がり、適切なタイミングでターンオンさせることができるので、スイッチング損失を減らすことが可能となる。制御ＩＣ100は、この動作を繰り返し行わせることで動作（臨界動作）を継続させる。

ここにおいて図１に示されるＰＦＣ回路の出力電圧36は、分圧抵抗Ｒ１(37)，Ｒ２(38)で分圧され、制御ＩＣ100のＦＢ端子に入力される。この分圧と制御ＩＣ100内に設けられた基準電圧源11の直流電圧2.5Ｖとの差に応じた電流をエラーアンプ(ERRAMP)10が出力し、これをエラーアンプ(ERRAMP)10の出力端子に接続されているキャパシタ61が積分・平滑することにより信号Ｖcomp(12)が生成される。制御ＩＣ100は、このエラーアンプ(ERRAMP)10の出力Ｖcomp(12)を用いてＰＦＣ回路の出力電圧36が一定になるように（出力電圧36の分圧が基準電圧源11の直流電圧2.5Ｖに等しくなるように）MOSFET Ｑ１(20)のスイッチング動作を制御する。

ＰＦＣ回路の出力電圧36には、通常、商用電源に基づく交流（ＡＣ）(22)入力に同期したリップル分が含まれているが、エラーアンプ(ERRAMP)10の出力Ｖcomp（12）にこのリップル分が現れると、ＰＦＣ回路は安定動作しない。そのため、通常では、エラーアンプ(ERRAMP)10の出力でもあるＣＯＭＰ端子に接続されたＣＲ(Capacitor and Resistor)の位相補償回路62で、入力周波数の２倍の周波数より高い帯域のゲインを０ｄＢより落として使用するようにしている。

本発明の実施形態においてバースト回路50に供給された入力電圧30は、バースト回路50の分圧抵抗Ｒｂ１(51)及び分圧抵抗Ｒｂ２(52)で分圧され、分圧された入力電圧がキャパシタＣｂ(53)を介してＣＯＭＰ端子にＡＣ結合するように構成している。図１及び図２の図示例では、全波整流された入力電圧30がバースト回路50に供給される例を描いているが、半波整流した入力電圧をバースト回路50に供給するようにしても動作可能であることはもちろんである。

図２には、全波整流された後の入力電圧30がバースト回路50の分圧抵抗Ｒｂ１(51)及び分圧抵抗Ｒｂ２(52)で分圧され、分圧された入力電圧をキャパシタＣｂ53によりＣＯＭＰ端子にＡＣ結合する様子が示されている。なお上述したように図２では全波整流した例について説明しているが、半波整流した例であっても良い。

全波整流された後の入力電圧30の場合には、図２に示すようにＡＣ入力周波数の２倍の周期に同期したリプル60がエラーアンプ（ERRAMP）10の出力Ｖcomp(12)に重畳（加算）される。なおＣＯＭＰ端子に接続されたＣＲの位相補償回路62を用いることで、入力周波数の２倍の周波数より高い帯域のゲインを０ｄＢより落として使用するようにされることは上述したとおりである。なお、リプル60は位相補償回路62のコンデンサの分圧比で減衰している。図２に示す例では、ＣＯＭＰ端子電圧がスレッシュ電圧（図２の下半に示される破線参照）付近となる軽負荷時において、入力電圧と同期したリプル60の電圧ピーク付近、すなわち、ＣＯＭＰ端子電圧がスレッシュ電圧を超えた時点でＯＵＴ端子17にMOSFET Ｑ１(20)をオンオフ駆動するスイッチングパルスが出力され、またスレッシュ電圧より低下した時点でＯＵＴ端子17からスイッチングパルスが出力されなくなってMOSFET Ｑ１(20)はオフのままとなるという、バースト動作となる。

上記バースト動作についてさらに説明する。上記のように、ＣＯＭＰ端子電圧におけるスレッシュ電圧は、ＯＵＴ端子17にスイッチングパルスが出力される電圧閾値を示すものであり、スレッシュ電圧以下では、ＯＵＴ端子17からスイッチングパルスは出力されない。このスレッシュ電圧はランプ発振器（RAMP OSC）14の出力Ｖrampのスタート電圧（最低電圧）である。すなわち、図１では、ランプ発振器（RAMP OSC）14の出力Ｖrampとエラーアンプ（ERRAMP）10の出力Ｖcomp（12）をコンパレータ(PWM.comp)13で比較し、Ｖcomp（12）＜ＶrampとなるとＲＳＦ／Ｆをリセットするようにしている。そのため、エラーアンプ（ERRAMP）10の出力Ｖcomp（12）がスタート電圧以下であるとコンパレータ(PWM.comp)13の出力がHighのままとなり、ＲＳＦ／Ｆが常にリセットされている状態となるため、スイッチングパルスは出力されない。

一方、図３に示された従来構成では、図４に示したようにバースト動作をしない(間欠動作をしない)ため効率が低下する。
なお、ＯＵＴ端子17から出力されるスイッチングパルスのパルス幅は、ＡＣのピーク時に広く、ゼロクロス部分に近くなるほど狭くなる。つまり、バースト回路50に入力されるＡＣ入力電圧30の大きさに応じてMOSFET Ｑ１(20)のオン幅が変化することになる。これは、エラーアンプ(ERRAMP)10の出力12に加算された入力電圧に同期したリプル60の電圧が制御ＩＣ100内のコンパレータ(PWM.comp)13でランプ発振器（RAMP OSC）14の出力と比較され、その結果に応じてＯＵＴ(Output)端子17からMOSFET Ｑ１(20)のゲートに出力されるスイッチングパルスのオン幅が制御されるからである。

本発明の実施形態の場合では、高入力電圧、例えば、ＡＣ２００Ｖ、において、バースト動作が起こり易くなる。その第１の理由は、高入力電圧時にはＣＯＭＰ電圧が低くなるためである。これについて補足すると、MOSFET Ｑ１(20)がオンしているときにインダクタ（Ｌ１）32に流れる電流I_L1は、入力電圧30すなわちＡＣ入力電圧が高いほど急速に増加する。インダクタ（Ｌ１）32に蓄積され、その後負荷に供給されるエネルギは電流I_L1の２乗に比例するから、同じ負荷に対してはＡＣ入力電圧が高いほどMOSFET Ｑ１(20)のオン時間は短くてよい。そして、このオン時間はＶrampがＶcomp（12）より大きくなるまでの時間であるので、平衡状態にあるのならばＶcomp（12）はＡＣ入力電圧が高いほど低くなっている。また、その第２の理由は、重畳されるリプル60の電圧は入力電圧30に比例して高くなるためである。

なおＰＦＣ回路の入力電圧としては、一般的にはＡＣ８５〜２７０Ｖの間に設定されており、その場合に本発明のバースト回路50を構成する回路に使用される構成要素の値は、分圧抵抗Ｒｂ１(51)については２〜３ＭΩ、分圧抵抗Ｒｂ２(52)については２０〜３０ｋΩ、またキャパシタＣｂ(53)についてはC61+C63の1/1000から1/10の容量に設定することが望ましい。また、本実施の形態では、エラーアンプ(ERRAMP)10としてトランスコンダクタンスアンプを使用したものを例示したが、それに限定されるものではない。

また本発明の実施形態による力率改善回路は、高効率で動作するため、パワー半導体素子仕様のMOSFET Ｑ１(20)、２次側ダイオード（図示せず）、トランス（図示せず）のコストダウンを図ることができる。また、ヒートシンク（図示せず）を小型なものにすることができる。

またＡＣ入力と同期しないバースト動作は、力率を大きく低下（非効率化）させるが、上述したように本発明の実施形態ではＡＣ入力電圧と同期してバースト動作するため、力率に対する悪影響は小さく、オン幅固定制御による力率改善を良好に実現させることができる。

10 エラーアンプ
11 基準電圧源
12 エラーアンプの出力Ｖcomp
13 コンパレータ(PWM.comp)
14 ランプ発振器(RAMP.OSC)
15 電流コンパレータ(ZCD.comp)
16 電流値検出用電圧
17 ＯＵＴ端子
20 MOSFET Ｑ１(スイッチング素子)
22 商用電源（ＡＣ電源）
24 整流回路
30 整流回路出力（入力電圧）
32 インダクタ（Ｌ１）
34 ダイオード（Ｄ１）
36 ＰＦＣ回路出力電圧
37 分圧抵抗（Ｒ１）
38 分圧抵抗（Ｒ２）
50 バースト回路
51 Ｒｂ１(分圧抵抗)
52 Ｒｂ２(分圧抵抗)
53 キャパシタＣｂ
60 リプル
62 位相補償回路
100 制御ＩＣ

Claims (8)

1. スイッチング電源装置の出力電圧の検出値と基準値の差を増幅するエラーアンプの出力電圧に、商用電源を整流して得た前記スイッチング電源装置への入力電圧の検出値を加重加算することにより加算出力電圧を生成し、該加算出力電圧とキャリア信号とを比較することにより前記スイッチング電源装置のスイッチング素子をオンオフする信号を生成することを特徴とする力率改善回路。
2. 前記キャリア信号は、一定の周期でランプ信号の生成を繰り返すものであることを特徴とする請求項１に記載の力率改善回路。
3. 前記加算出力電圧が前記キャリア信号の最小値より小さいと、前記スイッチング素子をオンオフする信号は前記スイッチング素子をオフする信号となっていることを特徴とする請求項１に記載の力率改善回路。
4. 前記入力電圧は、前記商用電源を全波整流して得ることを特徴とする請求項１に記載の力率改善回路。
5. 前記入力電圧は、前記商用電源を半波整流して得ることを特徴とする請求項１に記載の力率改善回路。
6. 前記エラーアンプは、トランスコンダクタンスアンプと該トランスコンダクタンスアンプの出力に接続された第１のキャパシタを有することを特徴とする請求項１に記載の力率改善回路。
7. 前記入力電圧が印加される直列接続された第１の抵抗と第２の抵抗を有する分圧回路と、該分圧回路の前記第１の抵抗と前記第２の抵抗の接続点と前記エラーアンプの出力の間に接続される第２のキャパシタを有することを特徴とする請求項１ないし６のいずれか一項に記載の力率改善回路。
8. 前記請求項１ないし７のいずれか一項に記載の力率改善回路を備えていることを特徴とするスイッチング電源装置。

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