JP2016036001A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】確実にアライメントマークを形成すること。【解決手段】第1ホトレジスト膜をマスクとして、トランジスタ回路部に第2コンタクトホールを形成すると共に、アライメントマーク部に第1アライメントホールを形成し、第1ホトレジスト膜を剥離した後、第2コンタクトホールを埋め、かつ第1アライメントホールを覆うように、非晶質カーボン膜上にポジ型ホトレジスト膜を形成する。全面露光して、第2コンタクトホールにポジ型ホトレジスト膜が残るようにポジ型ホトレジスト膜を剥離する。そして、非晶質カーボン膜をマスクとして、アライメントマーク部をエッチングして、第2アライメントホールを形成する。その後、アッシングにより非晶質カーボン膜および第2コンタクトホールに残っているポジ型ホトレジスト膜を除去して、第1コンタクトホールおよび第2コンタクトホールを確保する。【選択図】図4B
Description
本発明は、半導体装置の製造方法に関し、特に、縦型トランジスタを有する半導体装置の製造方法に関する。
トランジスタの微細化の対策として、縦型SGT(Surround Gate transistor)構造を有する3次元トランジスタが知られている。3次元トランジスタは、半導体基板の主面(X方向とY方向とによって規定されるXY平面)に対して垂直方向(Z方向)に延びるシリコンピラー(半導体の基柱)をチャネルとして用いるトランジスタである。以下では、このような3次元トランジスタを、単に、縦型トランジスタとも呼ぶことにする。
このような縦型トランジスタ(縦型SGT構造)を有する半導体装置は、従来から種々提案されている。
例えば、特開2013−102136号公報(特許文献1)は、ピラーコンタクトプラグとなるシリコンピラーを形成した後、ストッパ膜を形成している。
しかしながら、ストッパ膜を形成することに起因して、大面積パターンであるアライメントマーク部のエッチングが阻害されてしまう。
本発明の半導体装置の製造方法は、トランジスタ回路部およびアライメントマーク部を有する半導体基板上において、トランジスタ回路部に、半導体ピラーと、半導体ピラーを囲むゲート電極と、半導体ピラーの上面に配置されるシリコンプラグと、半導体ピラーの周囲に配置される下部拡散層と、からなる縦型トランジスタを形成する工程と;縦型トランジスタを覆うように全面に第1層間絶縁膜を形成する工程と;第1層間絶縁膜上にストッパ膜を形成する工程と;ストッパ膜上に第2層間絶縁膜を形成する工程と;トランジスタ回路部に第2層間絶縁膜およびストッパ膜を貫通してシリコンプラグに達する第1コンタクトホールを形成する工程と;第1コンタクトホールを埋めるように第2層間絶縁膜上に非晶質カーボン膜を形成する工程と;非晶質カーボン膜上に、トランジスタ回路部に第2コンタクトホールパターンを、アライメントマーク部にアライメントホールパターンを、それぞれ有する第1ホトレジスト膜を形成する工程と;第1ホトレジスト膜をマスクとして、トランジスタ回路部に非晶質カーボン膜、第2層間絶縁膜、ストッパ膜、第1層間絶縁膜、および下部絶縁膜を貫通する第2コンタクトホールを形成すると共に、アライメントマーク部に非晶質カーボン膜および第2層間絶縁膜を貫通する第1アライメントホールを形成し、第1ホトレジスト膜を剥離する工程と;第2コンタクトホールを埋め、かつ第1アライメントホールを覆うように、非晶質カーボン膜上にポジ型ホトレジスト膜を形成する工程と;全面露光して、第2コンタクトホールにポジ型ホトレジスト膜が残るようにポジ型ホトレジスト膜を剥離する工程と;非晶質カーボン膜をマスクとして、アライメントマーク部をエッチングして、ストッパ膜および第1層間絶縁膜を貫通する第2アライメントホールを形成する工程と;アッシングにより非晶質カーボン膜および第2コンタクトホールに残っているポジ型ホトレジスト膜を除去して、第1コンタクトホールおよび第2コンタクトホールを確保する工程と;含む。
本発明によれば、コンタクトホールとアライメントホールを別々にエッチングすることにより、確実にアライメントマークを形成することが可能となる。
[関連技術]
本発明について説明する前に、本発明の理解を容易にするために、図面を参照して、関連技術について説明する。
本発明について説明する前に、本発明の理解を容易にするために、図面を参照して、関連技術について説明する。
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、XYZ座標系を設定し、各構成の配置を説明する。この座標系において、Z方向は半導体基板であるシリコン基板の表面に垂直な方向であり、X方向はシリコン基板の表面と水平な面においてZ方向と直交する方向であって、Y方向はシリコン基板の表面と水平な面においてX方向と直交する方向である。尚、Y方向は第1の方向とも呼ばれ、X方向は第2の方向とも呼ばれる。また、図示の例では、Y方向は所定の方向であり、X方向は所定の方向に直交する方向である。
図10Aは、ストッパ膜がない場合の、第1の関連技術の問題点を説明するための平面図、図10Bは図10Aの線X1−X1’における断面図である。
シリコン基板(半導体基板)1上には、素子分離領域となるSTI(Shallow Trench Isolation)2が設けられている。STI2に囲まれた活性領域39の中央部には、5つのシリコンピラー5Aが立設されている。5つのシリコンピラー5Aは、総称してシリコンピラー群と呼ばれる。尚、各シリコンピラーは、「半導体ピラー」とも呼ばれる。すなわち、シリコンピラー群は、第1の方向(Y方向)に互いに間隔を空けて配置された複数のシリコンピラー5Aから成る。シリコンピラー群は、半導体ピラー群とも呼ばれる。
各シリコンピラー5Aは、単位トランジスタ(縦型トランジスタ)50Aのチャネル部を構成する柱状の半導体層である。
5つのシリコンピラー5Aは、STI2に区画された活性領域39内に全てが同一の高さで配置されている。各シリコンピラー5Aの太さ(シリコン基板1に平行な面で切った断面の大きさ)は、完全空乏化が可能な太さにしている。
各シリコンピラー5Aの上端部と下端部には、それぞれ不純物拡散層が設けられている。各シリコンピラー5Aの上端部に位置したピラー上部拡散層16はソース拡散層であり、各シリコンピラー5Aの下端部に位置したピラー下部拡散層9はドレイン拡散層である。ピラー上部拡散層16とピラー下部拡散層9との間に挟まれたシリコンピラー5Aの中央部は、チャネル部である。
5つのシリコンピラー5Aからなるシリコンピラー群の中央部に位置するシリコンピラー5AとX方向に隣接するように、ダミーピラー6Aが配置されている。ダミーピラー6Aは、活性領域39とSTI2に跨る位置に配置され、活性領域39側に位置するダミーシリコンピラー6A1とSTI2側に位置する絶縁膜ピラー6A2とで構成される。ダミーシリコンピラー6A1の一側面と絶縁膜ピラー6A2の一側面とが接触して、ダミーシリコンピラー6A1と絶縁膜ピラー6A2とを合体した複合ピラーを構成している。ダミーシリコンピラー6A1の側面の内、絶縁膜ピラー6A2と接触する一側面と反対側に位置する他の一側面がシリコンピラー5Aの一側面に対向する配置となっている。当該シリコンピラー5Aは特定の半導体ピラーとも呼ばれる。
5つのシリコンピラー5Aとダミーシリコンピラー6A1とは、活性領域39内のシリコン基板1の表面をエッチングして設けられている。ダミーシリコンピラー6A1は、シリコン基板1のエッチングした表面から突出した柱状の半導体層である。絶縁膜ピラー6A2は、STI2の表面をエッチングして設けられており、STI2のエッチングした表面から突出した柱状の絶縁層である。ダミーピラー6Aの側面には、給電用ゲート電極11bが配置されている。また、各シリコンピラー5Aの側面にはトランジスタ用ゲート電極11aが配置されている。トランジスタ用ゲート電極11aと給電用ゲート電極11bに共通する説明には、ゲート電極11の記載を用いる。ゲート電極11は、特定の半導体ピラーとダミーピラー6Aの間の空間を埋設してトランジスタ用ゲート電極11aと給電用ゲート電極11bとが相互に接続された構成となっている。
ダミーピラー6Aは、ゲート電極11の高さを嵩上げして給電用ゲート電極11bと上部のゲート吊り配線(図9Bの42A参照)との距離を小さくするための突起層として機能する。隣接するシリコンピラー5Aの間隔、並びに、ダミーピラー6Aと特定のシリコンピラー5Aとの間隔(特定のシリコンピラー5Aとダミーピラー6Aとの隙間のX方向の幅)は、ゲート電極11の膜厚の2倍以下としている。ゲート吊り配線は、単にゲート配線とも呼ばれる。
尚、ダミーピラー6Aは、後述するように、トランジスタ用ゲート電極11aへゲート電圧を供給するために用いられるので、「ゲート給電用ダミーピラー」とも呼ばれる。
ダミーピラー6Aは、シリコンピラー群5の中間部に位置するシリコンピラー(図示の例では、特定のシリコンピラー5A)と隣接して、第1の方向(Y方向)と直交する第2の方向(X方向)に設けられている。
各シリコンピラー5Aとダミーシリコンピラー6A1との周囲に位置する活性領域39をエッチングして掘り下げたシリコン基板1の表面には、第1の絶縁膜8が設けられている。第1の絶縁膜8は、各シリコンピラー5Aの底部とダミーシリコンピラー6A1の底部との周囲を覆って、STI2に達している。ピラー下部拡散層9は、第1の絶縁膜8の下方で第1の絶縁膜8と重なるように配置されている。したがって、第1の絶縁膜8はゲート電極11とピラー下部拡散層9との間に形成されており、第1の絶縁膜8によってピラー下部拡散層9とゲート電極11とが電気的に絶縁されている。ピラー下部拡散層9は、5つのシリコンピラー5A同士を電気的に接続しており、単位トランジスタ群50(5つの単位トランジスタ50A)に共通のドレイン部を構成する。なお、STI2は、ピラー下部拡散層9よりも深く設けられており、STI2を挟んで隣接する領域同士でピラー下部拡散層9が導通しないようになっている。
各シリコンピラー5Aとダミーシリコンピラー6A1との側面には、ゲート絶縁膜10が配置されている。ゲート絶縁膜10は窒化チタン(TiN)から成る。また、ゲート絶縁膜10を介して各シリコンピラー5Aの側面にトランジスタ用ゲート電極11aが配置されている。また、ダミーピラー6Aの側面には給電用ゲート電極11bが配置されている。ゲート電極11は、STI2の内壁面と、STI2の上面に積層された絶縁膜3の内壁面と、マスク膜4の内壁面の一部にも設けられている。ゲート絶縁膜10は、各シリコンピラー5Aの側面を覆って第1の絶縁膜8と接続されている。各シリコンピラー5Aのチャネル部とピラー上部拡散層16と第1の絶縁膜8の下部に配置されたピラー下部拡散層9は、ゲート絶縁膜10と第1の絶縁膜8によって、ゲート電極11と電気的に絶縁されている。
各々のシリコンピラー同士の間隔は、ゲート電極11の膜厚の2倍以下とされている。
ゲート絶縁膜10を介して、各シリコンピラー5Aの側面に設けられたトランジスタ用ゲート電極11aは、シリコンピラー5Aの間隔がトランジスタ用ゲート電極11aの膜厚の2倍以下とされた部分で互いに接触して一体化され、各シリコンピラー5Aに共有される1つのゲート電極として機能する。隣接するシリコンピラー5Aの間の空間は、トランジスタ用ゲート電極11aによって、各シリコンピラー5Aの高さ方向全体に埋設されている。
シリコンピラー群5の中央部に位置する特定のシリコンピラー5Aとダミーピラー6Aとの間隔は、ゲート電極11の膜厚の2倍以下とされている。これにより、特定のシリコンピラー5Aの側面に配置されるトランジスタ用ゲート電極11aとダミーピラー6Aの側面に配置される給電用ゲート電極11bは、各々のピラー間隔がゲート電極11の膜厚の2倍以下とされた部分で互いに接触し、接続される構成となる。
従って、ダミーピラー6Aの側面に配置された給電用ゲート電極11bに対して上層のゲート給電配線から供給されたゲート電圧は、特定のシリコンピラー5Aを介して各シリコンピラー5Aに共有されるトランジスタ用ゲート電極11aに印加される。
STI2、ダミーピラー6Aの上面には、絶縁膜3とマスク膜4が配置されている。マスク膜4は、窒化シリコン(SiN)から成る。更にゲート電極11と第1の絶縁膜8とを覆って第1層間絶縁膜12が設けられている。第1層間絶縁膜12は、HDP(High Density Plasma)法により成膜したシリコン酸化膜から成る。
第1層間絶縁膜12は、STI2と絶縁膜3とマスク膜4との壁面に囲まれた領域、すなわちピラー溝形成領域内を埋設するように設けられている。マスク膜4と第1層間絶縁膜12との表面には、第2層間絶縁膜20が設けられている。第2層間絶縁膜20は、プラズマCVD(Chemical Vapor Deposition)法により成膜したシリコン酸化膜から成る。第2層間絶縁膜20を覆って第3層間絶縁膜24が設けられている。第3層間絶縁膜24は、HDP(High Density Plasma)法により成膜したシリコン酸化膜から成る。
シリコンピラー群のピラー上部拡散層16上には、シリコンプラグ19が設けられている。シリコンプラグ19は、選択エピタキシャル成長法で選択成長されたシリコンから成る。
シリコンプラグ19は、シリコン中にヒ素等のn型不純物を注入(拡散)したものであり、ピラー上部拡散層16と共に単位トランジスタ50Aのソース部を構成する。シリコンプラグ19の側面には、サイドウォール膜18が配置されている。サイドウォール膜18はシリコン窒化膜から成る。サイドウォール膜18によって、シリコンプラグ19とトランジスタ用ゲート電極11aとが電気的に絶縁されている。サイドウォール膜18は、第2の絶縁膜とも呼ばれる。
図10Bは、フォトリソグラフィ法およびドライエッチング法を用いて、ピラーコンタクトホール28を形成した状態を示している。図10Bは、リソグラフィ工程における目づれ、径大等により、ピラーコンタクトホール28が、シリコンプラグ19を踏み外し、ゲート電極11にまで達した状態を示している。
そのため、ピラーコンタクトホール28の内部を埋め込むように金属膜を成膜すると、ゲート電極11とショートするという問題が発生する。
そこで、上記特許文献1では、第2層間絶縁膜20と第3層間絶縁膜24との間に、ストッパ膜を配置している。
図11Aは、ストッパ膜がある場合の、第2の関連技術を説明するための平面図であり、図11Bは図11Aの線X1−X1’における、トランジスタ回路部の断面図である。図11Cはそのときにスクライブライン領域(チップ外領域)に形成されるアライメントマーク部の断面図である。
以下では、説明の重複を避けるために、上記第1の関連技術との相違点について主に説明する。また、同一の機能を有するものには同一の参照符号を付してある。
シリコンプラグ19を形成した後、プラズマCVD法によりシリコン酸化膜である第2層間絶縁膜20を形成する。
次に、原子層蒸着法(Atomic Layer Deposition)によりシリコン窒化膜であるストッパ膜21を20nm厚となるように成膜する。
次に、プラズマCVD法によって、シリコン酸化膜である第3層間絶縁膜24を150nm厚となるように成膜する。
このとき、図11Cに示されるように、アライメントマーク部では、シリコン基板1上に、第1層間絶縁膜12、第2層間絶縁膜20、ストッパ膜21、および第3層間絶縁膜24が、この順番に積層されている。
この状態において、トランジスタ回路部において、コンタクトホールが形成される。このとき、コンタクトホールは、ピラーコンタクトホール28、周辺コンタクトホール29、およびゲートコンタクトホール(図8Bの27参照)の順で加工され、エッチングを行う。
トランジスタ回路部において、周辺コンタクトホール29を形成するときに、アライメントマーク部において、アライメントホールを開ける。
しかしながら、図11Cに示されるように、アライメントマーク部では、ストッパ膜21が大面積であるため、ストッパ膜21、第2層間絶縁膜20、および第1層間絶縁膜12がエッチングされない。換言すれば、アライメントマーク部では、ストッパ膜21でエッチングが停止した、第1アライメントホール67が形成される。
図12Cは、その様子を走査型電子顕微鏡で観察した写真である。図12Cにおいて、(a)はやや傾斜した方向からの断面写真であり、(b)は完全断面の写真である。
トランジスタ回路部の各ホールの直径は20〜40nm程度であるのに対して、アライメントマーク部のアライメントホールの直径は10〜40μmであり、1000倍程度面積が異なる。したがって、20nmのホールを形成する条件では、大面積部に反応生成物が堆積する条件となってしまい、アライメントホールを形成することが困難となる。
以下、図面を参照して、本発明の第1の実施例について詳細に説明する。
図1〜図9は、本第1実施例による半導体装置の製造方法を説明するための工程図面である。図1〜図9の夫々(図○)において、図○Aは各製造工程における半導体装置の平面図であり、図○Bは図○Aの線X1-X1’における、トランジスタ回路部の断面図であり、図○Cは対応するスクライブライン領域(チップ外領域)に形成されるアライメントマーク部の断面図である。
なお各製造工程の説明は、主として図○Bおよび図○Cの断面図を用いて行い、適宜、図○Aの図面を追加して補足を行う。また図○Aでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。
最初に、図1A、図1B、および図1Cを参照して、ピラーコンタクトホールを形成する工程までの動作について説明する。
まず、フォトリソグラフィ法およびドライエッチング法を用いて、半導体基板である、p型のシリコン基板1に溝(図示せず)を形成する。次に、その溝の内部を埋め込むように、シリコン基板1の全面へシリコン酸化膜やシリコン窒化膜からなる素子分離絶縁膜(図示せず)をCVD(Chemical Vapor Deposition)法によって堆積させる。その後、シリコン基板1上の不要な素子分離絶縁膜をCMP(Chemical Mechanical Polishing)法により除去して、溝の内部だけに残すことにより、素子分離領域となるSTI2を形成する。ここで、STI2に囲まれたシリコン基板1は、活性領域39となっている。
次に、CVD法によって、シリコン基板1上にシリコン酸化膜である絶縁膜3を2nm厚となるように形成してから、その絶縁膜3上にシリコン窒化膜であるマスク膜4を120nm厚となるように形成する。
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜3とマスク膜4をパターニングする。
これにより、ピラー溝形成領域を確定するマスク膜(図示せず)が形成される。また、シリコンピラー5A用のマスク膜(図示せず)と、ダミーピラー6A用のマスク膜4と、が同時に形成される。ピラー溝形成領域内において各マスク膜を除く領域には、活性領域39を構成するシリコン基板1の表面とSTIの一部からなるSTIの表面が露出している。シリコンピラー5A用のマスク膜は、第1の方向(Y方向)に整列させて形成する。ダミーピラー6A用のマスク膜4は、第1の方向に整列するシリコンピラー5A用のマスク膜の両端部を除く中間部に位置するマスク膜に隣接するように形成する。また、ダミーピラー6A用のマスク膜4は、活性領域39とSTI2に跨る位置に形成する。
次に、マスク膜4をマスクとして、上面が露出している活性領域39並びにSTI2をドライエッチングし、深さが150nmとなる5個のシリコンピラー5Aとダミーピラー6Aを形成する。ダミーピラー6Aは、活性領域39側に形成されるダミーシリコンピラー6A1と、STI2側に形成される絶縁層ピラー6A2とが合体した複合ピラーで構成される。
具体的には、活性領域39内に、単位トランジスタを構成するシリコンピラー5Aを第1の方向へ5個配置し、それぞれのシリコンピラー5Aの間隔をこの後形成するゲート電極の膜厚の2倍以下とする。同様に、ゲート電極の膜厚の2倍以下の間隔で、特定のシリコンピラー(特定の半導体ピラー)5Aと隣接するように、第1の方向に垂直な第2の方向にダミーピラー6Aを1つ配置する。各々のシリコンピラー5Aの平面サイズは同一とする。トランジスタのチャネル部を構成する各シリコンピラー5Aの太さ(シリコン基板1の上面に平行な面で切った断面の大きさ)は、完全空乏化が可能な太さである。また、ダミーピラー6Aの第1の方向の幅はシリコンピラーの幅と同じであるが、第2の方向の幅はシリコンピラー5Aと同じサイズである必要はない。
次に、CVD法により厚さ5nmのシリコン窒化膜を全面に成膜した後、全面エッチバックを行って、各シリコンピラー5Aとダミーピラー6Aとマスク膜4との側面にサイドウォール膜(図示せず)を形成する。このとき、STI2の側面にもサイドウォール膜が形成される。
次に、熱酸化法によって、活性領域39の底面に露出しているシリコン基板1の表面に厚さ30nmのシリコン酸化膜からなる第1の絶縁膜8を形成する。このとき、各シリコンピラー5Aとダミーピラー6Aの側面には、サイドウォール膜が形成されており、夫々の上面にはマスク膜4が形成されているため、シリコン酸化膜は形成されない。
次に、イオン注入法によって、第1の絶縁膜8の下に位置するシリコン基板1に砒素などのn型不純物を導入し、第1の絶縁膜8に接するピラー下部拡散層9を形成する。ここで、ピラー下部拡散層9は、5個のシリコンピラー5Aで共有される。
この時、トランジスタとなる各シリコンピラー5Aの側面はサイドウォール膜で保護されているので、ピラー部への散乱イオンの注入を防止できる。サイドウォール膜がない場合には、予期せぬ不純物がチャネルとなるピラー部に注入されてしまい、トランジスタの閾値電圧を制御することが困難となる。
次に、ドライエッチング法あるいはウェットエッチング法によって、サイドウォール膜を除去する。
次に、熱酸化法によって、各シリコンピラー5A及びダミーシリコンピラー6A1の側面に3nm厚のシリコン酸化膜であるゲート絶縁膜10を形成する。
次に、シリコン基板1の全面にゲート電極となる、窒化チタン膜と多結晶シリコン膜との積層膜をCVD法により成膜した後、ドライエッチング法を用いて全面エッチバックを行い、各シリコンピラー5Aの側面にトランジスタ用ゲート電極11aを形成する。同時に、ダミーピラー6Aの側面に給電用ゲート電極11bを形成する。モノシラン(SiH4)ガスなどの熱分解を用いるCVD法で成膜した多結晶シリコン膜は、表面反応律速で成膜されるために段差被覆性が極めて良好となる。すなわち、平面上であっても、シリコンピラーの側面上であっても同じ膜厚で形成することができる。
多結晶シリコン膜に代えて非晶質シリコン膜で形成することもできる。非晶質シリコン膜は結晶性を有していないため多結晶シリコン膜で形成した場合に比べて成膜表面が著しく平坦であり、表面に凹凸を有していないためエッチバック時のゲート電極の上端面の形状を高精度に制御できる利点がある。多結晶シリコン膜であっても非晶質シリコン膜であってもゲート電極として導電性を持たせるためには不純物を導入する必要がある。
不純物の導入はCVD法での成膜時に原料ガスとしてモノシランに加えてホスフィン(PH3)ガスを同時に供給することで行われる。これにより成膜された膜中にリンが含有されたシリコン膜を形成することができる。多結晶の状態で形成したシリコン膜では、成膜中にリンの活性化が進むために形成した段階で導電性を示すが、非晶質の状態で形成したシリコン膜ではリンの活性化が達成されないため、形成した後の工程で不純物活性化の熱処理を実施する。
上記のような多結晶状態もしくは非晶質状態のシリコン膜を成膜するための条件は成膜温度に依存している。すなわち、多結晶シリコン膜を形成する場合には570℃以上、640℃以下の温度で成膜すれば良い。640℃を超えると反応速度が高くなり、基板面内および基板間の膜厚均一性を維持できなくなる。また、非晶質シリコン膜を形成する場合には540℃以下、500℃以上の温度で成膜すれば良い。500℃より低い温度では成膜速度が著しく低下し実用的ではない。
各シリコンピラー5A及びダミーピラー6Aの側面にゲート電極11を形成した場合、STI2の側面にもゲート電極11が同時に形成される。特定の半導体ピラー5Aとダミーピラー6Aとの間隔およびシリコンピラー5A同士の間隔は、ゲート電極11の膜厚の2倍以下であるため、特定の半導体ピラー5Aとダミーピラー6Aの間および隣接するシリコンピラー5Aの間は、ゲート電極11で完全に埋められる。従って、5つのシリコンピラー5Aの側面におけるトランジスタ用ゲート電極11aとダミーピラー6Aの側面における給電用ゲート電極11bとは、単一のゲート電極に一体化して接続されている。
上記のように、本第1の実施例ではシリコン基板1から上方に突き出すようにシリコンピラーを形成した状態でゲート電極材料となる多結晶シリコン膜を全面に形成した後、異方性ドライエッチング法によりエッチバックし、シリコンピラーの側面に、窒化チタン膜と多結晶シリコン膜との積層膜からなるゲート電極11を形成する方法を用いている。このエッチバックでは、各シリコンピラー5Aの上面や各シリコンピラー5Aの周囲底面で構成される水平面上に形成された多結晶シリコン膜はエッチングされて消滅する。すなわち、エッチバックは、平面上に形成された多結晶シリコン膜の膜厚がシリコンピラーの側面に形成された多結晶シリコン膜の深さ方向の膜厚(シリコンピラーの高さ方向の膜厚)よりも薄いことを利用している。したがって、エッチバックによってゲート電極11を形成するためには、シリコンピラー自体の存在が必須要件となる。
もし、シリコンピラーを形成する工程においてマスクが正常に形成されず、結果的にシリコンピラーが形成されなかった場合、その領域は単なる平面となる。そして、そこに形成された多結晶シリコン膜はエッチバック時にエッチングされて消滅しゲート電極11が形成されない。その結果、隣接シリコンピラー間のゲート電極11の接続ができなくなってしまう問題が発生する。
次に、各シリコンピラー5Aとダミーピラー6Aを覆い、ピラー溝形成領域内に形成されている凹部を埋め込むように、HDP(High Density Plasma)法によって、シリコン酸化膜である第1層間絶縁膜12を成膜する。
次に、CMP法によって、第1層間絶縁膜12をマスク膜4の上面が露出するように平坦化し、続けてCVD法によって、シリコン酸化膜であるマスク膜(図示せず)を10nm厚となるように成膜する。
次に、フォトリソグラフィ法とエッチング法を用いて、マスク膜の一部を除去し、第1開口部(図示せず)を形成する。除去するマスク膜のパターンは、活性領域39内であって、且つ各シリコンピラー5A上のマスク膜4を含む領域を開口するパターンとする。これにより、マスク膜を除去した第1開口部には、各シリコンピラー5Aの上に位置するマスク膜4の上面が露出する。
次に、露出したマスク膜4をウェットエッチングによって選択的に除去し、さらに絶縁膜3を除去することで、各シリコンピラー5Aの上方に第2開口部(図示せず)を形成する。第2開口部の底面には、各シリコンピラー5Aの上面が露出しており、側面にはトランジスタ用ゲート電極11aの一部が露出している。
次に、第2開口部から各シリコンピラー5Aの上部に燐やヒ素などn型不純物をイオン注入し、ピラー上部拡散層16を形成する。また、CVD法により厚さ10nmのシリコン窒化膜を全面に成膜した後、ドライエッチング法を用いてエッチバックし、第2開口部の内壁へサイドウォール膜18を形成する。サイドウォール膜18は、この後形成するシリコンプラグとトランジスタ用ゲート電極11aとの間の絶縁を確保する役割を果たす。
次に、選択エピタキシャル成長法を用いて、第2開口部を埋設するように、単結晶からなる各シリコンピラー5Aの上面を種としてシリコンプラグ19を選択成長させる。その後、N型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ19内をn型の導電体として、シリコンプラグ19を各シリコンピラー5Aの上部に形成したピラー上部拡散層16と電気的に接触させる。
次に、プラズマCVD法によって、第1開口部を埋め込むようにシリコン酸化膜である第2層間絶縁膜20を形成する。シリコン酸化膜からなるマスク膜は第2層間絶縁膜20に吸収合体される。
次に、原子層蒸着法(Atomic Layer Deposition)によって、シリコン窒化膜であるストッパ膜21を20nm厚となるように成膜する。
次に、HDP(High Density Plasma)法によって、シリコン酸化膜である第3層間絶縁膜24を150nm厚となるように成膜する。
これにより、アライメントマーク部では、図1Cに示されるように、シリコン基板1上に、第1層間絶縁膜12、第2層間絶縁膜20、ストッパ膜21、および第3層間絶縁膜24が、この順に積層される。
次に、図1Bに示されるように、第3層間絶縁膜24およびストッパ膜21をエッチングして、シリコンプラグ19に達する、ピラーコンタクトホール28を形成する。
次に、図2Bおよび図2Cに示されるように、ピラーコンタクトホール28を埋めるように、第3層間絶縁膜24上に非晶質カーボン膜61を成長し、その非晶質カーボン膜61上に、反射防止層(ARL)(図示せず)および裏面反射防止膜(BARC)(図示せず)を成長する。そして、裏面反射防止膜(BARC)上にホトレジスト膜62を塗布し、露光、現像する。これにより、ホトレジスト膜62には、トランジスタ回路部では、周辺コンタクトホールパターン64が形成され、アライメントマーク部では、アライメントホールパターン65が形成される。
次に、図3Bおよび図3Cに示されるように、トランジスタ回路部では、周辺コンタクトホール29を形成し、アライメントマーク部では、第1アライメントホール67を形成するように、エッチングする。
エッチング条件は、次の通りである。BARCとARLのエッチング条件は、例えば、190sccmのCF4と14sccmのCH2F2とを供給し、チャンバは70mTorrの圧力で、バイアス電力が0Wで、高周波電源は800Wを供給する。非晶質カーボン膜61のエッチング条件は、例えば、175sccmのO2と28sccmのCOSとを供給し、チャンバは20mTorrの圧力で、バイアス電力が0Wで、高周波電源は900Wを供給する。シリコン酸化膜のエッチング条件は、例えば、24sccmのC4F8と24sccmのCH2F2と110sccmのArと22sccmのO2とを供給し、チャンバは15mTorrの圧力で、バイアス電力が2500Wで、高周波電源は600Wを供給する。このシリコン酸化膜のエッチングでは、下部3周波平行平板型RIE(反応性イオンエッチング)装置を使用した。
この時、図3Cに示されるように、第1アライメントホール67は、ストッパ膜21でエッチストップする。また、ホトレジスト膜62は消失する。
次に、図4Bおよび図4Cに示されるように、ポジ型ホトレジスト膜68を塗布する。これは、既にエッチング済みの周辺コンタクトホール29を保護するためである。このとき、周辺コンタクトホール29はポジ型ホトレジスト膜68で埋められ、第1アライメントホール67はポジ型ホトレジスト膜68で覆われる。
次に、図5Bおよび図5Cに示されるように、全面露光する。このとき、図5Bに示されるように、トランジスタ回路部では、周辺コンタクトホール29内に光が届かず、ポジ型ホトレジスト膜68が残る。これに対して、図5Cに示されるように、アライメントマーク部では、ポジ型ホトレジスト膜68が剥離され、エッチストップしたストッパ膜21が表面に現れる。
次に、図6Cに示されるように、アライメントマーク部において、シリコン酸化膜のエッチングを行って、第2アライメントホール69を形成する。このアライメントマーク部のエッチング条件は、例えば、30sccmのC4F8と16sccmのCH2F2と200sccmのArと27sccmのO2とを供給し、チャンバは25mTorrの圧力で、バイアス電力が3500Wで、高周波電源は500Wを供給し、低周波電源は1000Wを供給する。この第2アライメントホール69のエッチングでは、下部3周波平行平板型RIE(反応性イオンエッチング)装置を使用した。
図6Cから明らかなように、第2アライメントホール69は、シリコン基板1まで達している。
次に、図7Aおよび図7Bに示されるように、アッシングにより、非晶質カーボン膜61と、周辺コンタクトホール29内のポジ型ホトレジスト膜68とを除去する。これにより、周辺コンタクトホール29、ピラーコンタクトホール28、および第2アライメントホール69の開口性が確保される。
次に、図8Aおよび図8Bに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ゲートコンタクトホール27を形成する。
次に、図9Bに示すように、CVD法によって、第3層間絶縁膜24を覆うようにタングステン(W)と窒化チタン(TiN)とチタン(Ti)で構成された金属膜を成膜して、ゲートコンタクトホール27、ピラーコンタクトホール28、および周辺コンタクトホール29の内部を埋め込む。
次に、CMP法によって、第3層間絶縁膜24上の金属膜を除去して、シリコンプラグ19に対する5つのソース用メタルコンタクトプラグ30A、ピラー下部拡散層9に対するドレイン用メタルコンタクトプラグ31A、給電用ゲート電極11bに対するゲート用メタルコンタクトプラグ41Aを形成する。
次に、図9Bに示したように、スパッタ法によるタングステン(W)と窒化タングステン(WN)で構成された第1のメタル配線(ソース配線)33と、第2のメタル配線(ドレイン配線)34と、ゲート吊り配線(ゲート配線)42Aとを形成する。このとき、ゲート用メタルコンタクトプラグ41Aは、ゲート吊り配線42Aと接続される。また、ピラー下部拡散層9に接続している1つのドレイン用メタルコンタクトプラグ31Aは、第2のメタル配線34と接続している。さらに、5つのシリコンピラー5Aに形成されたピラー上部拡散層16に接続している5つのソース用メタルコンタクトプラグ30Aは、第1のメタル配線33に接続されている。これにより、5つの単位トランジスタ50Aが並列に接続された1つの縦型トランジスタが形成される。
上述したように、本実施例では、周辺コンタクトホール(第2コンタクトホール)29と第2アライメントホール69のエッチングを分け、別々にエッチング可能な手法である。これにより、周辺コンタクトホール(第2コンタクトホール)29のエッチングでは、反応生成物の堆積性の高いエッチング条件を設定でき、径縮小化が可能である。これに対して、第2アライメントホール69のエッチングでは、抜け性の高いエッチング条件を設定でき、ストッパ膜21でエッチングが止まることなく、エッチング深さを確保できる。それにより、以降のリソグラフィ工程での目合わせを確実にすることができる。
尚、第1の絶縁膜8は下部絶縁膜(8)とも呼ばれる。また、第1層間絶縁膜12と第2層間絶縁膜20との組み合わせは、第1層間絶縁膜(12,20)とも呼ばれ、第3層間絶縁膜24は、第2層間絶縁膜(24)とも呼ばれる。ピラーコンタクトホール28は第1コンタクトホール(28)とも呼ばれ、周辺コンタクトホール29は第2コンタクトホール(29)とも呼ばれ、ゲートコンタクトホール27は第3コンタクトホール(27)とも呼ばれる。周辺コンタクトホールパターン64は第2コンタクトホールパターン(64)とも呼ばれる。
このように、本実施例による半導体装置の製造方法は、トランジスタ回路部およびアライメントマーク部を有する半導体基板(1)上において、トランジスタ回路部に、半導体ピラー(5A)と、半導体ピラー(5A)を囲むゲート電極(11)と、半導体ピラー(5A)の上面に配置されるシリコンプラグ(19)と、半導体ピラー(5A)の周囲に下部絶縁膜(8)を介して配置される下部拡散層(9)と、からなる縦型トランジスタ(50A)を形成する工程と;縦型トランジスタ(50A)を覆うように全面に第1層間絶縁膜(12,20)を形成する工程と;第1層間絶縁膜(12,20)上にストッパ膜(21)を形成する工程と;ストッパ膜(20)上に第2層間絶縁膜(24)を形成する工程と;トランジスタ回路部に第2層間絶縁膜(24)およびストッパ膜(21)を貫通してシリコンプラグ(19)に達する第1コンタクトホール(28)を形成する工程と;第1コンタクトホールを埋めるように第2層間絶縁膜(24)上に非晶質カーボン膜(61)を形成する工程と;非晶質カーボン膜(61)上に、トランジスタ回路部に第2コンタクトホールパターン(64)を、アライメントマーク部にアライメントホールパターン(65)を、それぞれ有する第1ホトレジスト膜(62)を形成する工程と;第1ホトレジスト膜(62)をマスクとして、トランジスタ回路部に非晶質カーボン膜(61)、第2層間絶縁膜(24)、ストッパ膜(21)、第1層間絶縁膜(12,20)、および前記下部絶縁膜(8)を貫通する第2コンタクトホール(29)を形成すると共に、アライメントマーク部に非晶質カーボン膜(61)および第2層間絶縁膜(24)を貫通する第1アライメントホール(67)を形成し、第1ホトレジスト膜(62)を剥離する工程と;第2コンタクトホール(29)を埋め、かつ第1アライメントホール(67)を覆うように、非晶質カーボン膜(61)上にポジ型ホトレジスト膜(68)を形成する工程と;全面露光して、第2コンタクトホール(29)にポジ型ホトレジスト膜(68)が残るようにポジ型ホトレジスト膜(68)を剥離する工程と;非晶質カーボン膜(61)をマスクとして、アライメントマーク部をエッチングして、ストッパ膜(21)および第1層間絶縁膜(12,20)を貫通する第2アライメントホール(69)を形成する工程と;アッシングにより非晶質カーボン膜(61)および第2コンタクトホール(29)に残っているポジ型ホトレジスト膜(68)を除去して、第1コンタクトホール(28)および第2コンタクトホール(29)を確保する工程と、含む。
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。
1 シリコン基板(半導体基板)
2 素子分離領域(STI)
3 絶縁膜
4 マスク膜
5A シリコンピラー(半導体ピラー)
6A ダミーピラー
6A1 ダミーシリコンピラー
6A2 絶縁層ピラー
8 第1の絶縁膜(下部絶縁膜)
9 ピラー下部拡散層(ドレイン拡散層)
10 ゲート絶縁膜
11 ゲート電極
12 第1層間絶縁膜
16 ピラー上部拡散層(ソース拡散層)
18 サイドウォール膜
19 シリコンプラグ
20 第2層間絶縁膜
21 ストッパ膜
24 第3層間絶縁膜
27 ゲートコンタクトホール(第3コンタクトホール)
28 ピラーコンタクトホール(第1コンタクトホール)
29 周辺コンタクトホール(第2コンタクトホール)
30A ソース用メタルコンタクトプラグ
31A ドレイン用メタルコンタクトプラグ
33 第1のメタル配線(ソース配線)
34 第2のメタル配線(ドレイン配線)
39 活性領域
41A ゲート用メタルコンタクトホール
42A ゲート吊り配線
50A 単位トランジスタ(縦型トランジスタ)
61 非晶質カーボン膜
62 第1ホトレジスト膜
64 周辺コンタクトホールパターン(第2コンタクトホールパターン)
65 アライメントホールパターン
67 第1アライメントホール
68 ポジ型ホトレジスト膜
69 第2アライメントホール
2 素子分離領域(STI)
3 絶縁膜
4 マスク膜
5A シリコンピラー(半導体ピラー)
6A ダミーピラー
6A1 ダミーシリコンピラー
6A2 絶縁層ピラー
8 第1の絶縁膜(下部絶縁膜)
9 ピラー下部拡散層(ドレイン拡散層)
10 ゲート絶縁膜
11 ゲート電極
12 第1層間絶縁膜
16 ピラー上部拡散層(ソース拡散層)
18 サイドウォール膜
19 シリコンプラグ
20 第2層間絶縁膜
21 ストッパ膜
24 第3層間絶縁膜
27 ゲートコンタクトホール(第3コンタクトホール)
28 ピラーコンタクトホール(第1コンタクトホール)
29 周辺コンタクトホール(第2コンタクトホール)
30A ソース用メタルコンタクトプラグ
31A ドレイン用メタルコンタクトプラグ
33 第1のメタル配線(ソース配線)
34 第2のメタル配線(ドレイン配線)
39 活性領域
41A ゲート用メタルコンタクトホール
42A ゲート吊り配線
50A 単位トランジスタ(縦型トランジスタ)
61 非晶質カーボン膜
62 第1ホトレジスト膜
64 周辺コンタクトホールパターン(第2コンタクトホールパターン)
65 アライメントホールパターン
67 第1アライメントホール
68 ポジ型ホトレジスト膜
69 第2アライメントホール
Claims (4)
- トランジスタ回路部およびアライメントマーク部を有する半導体基板上において、前記トランジスタ回路部に、半導体ピラーと、前記半導体ピラーを囲むゲート電極と、前記半導体ピラーの上面に配置されるシリコンプラグと、前記半導体ピラーの周囲に配置される下部拡散層と、からなる縦型トランジスタを形成する工程と、
前記縦型トランジスタを覆うように全面に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜上にストッパ膜を形成する工程と、
前記ストッパ膜上に第2層間絶縁膜を形成する工程と、
前記トランジスタ回路部に前記第2層間絶縁膜および前記ストッパ膜を貫通して前記シリコンプラグに達する第1コンタクトホールを形成する工程と、
前記第1コンタクトホールを埋めるように前記第2層間絶縁膜上に非晶質カーボン膜を形成する工程と、
前記非晶質カーボン膜上に、前記トランジスタ回路部に第2コンタクトホールパターンを、前記アライメントマーク部にアライメントホールパターンを、それぞれ有する第1ホトレジスト膜を形成する工程と、
前記第1ホトレジスト膜をマスクとして、前記トランジスタ回路部に前記非晶質カーボン膜、前記第2層間絶縁膜、前記ストッパ膜、前記第1層間絶縁膜、および前記下部絶縁膜を貫通する第2コンタクトホールを形成すると共に、前記アライメントマーク部に前記非晶質カーボン膜および前記第2層間絶縁膜を貫通する第1アライメントホールを形成し、前記第1ホトレジスト膜を剥離する工程と、
前記第2コンタクトホールを埋め、かつ前記第1アライメントホールを覆うように、前記非晶質カーボン膜上にポジ型ホトレジスト膜を形成する工程と、
全面露光して、前記第2コンタクトホールに前記ポジ型ホトレジスト膜が残るように前記ポジ型ホトレジスト膜を剥離する工程と、
前記非晶質カーボン膜をマスクとして、前記アライメントマーク部をエッチングして、前記ストッパ膜および前記第1層間絶縁膜を貫通する第2アライメントホールを形成する工程と、
アッシングにより前記非晶質カーボン膜および前記第2コンタクトホールに残っている前記ポジ型ホトレジスト膜を除去して、前記第1コンタクトホールおよび前記第2コンタクトホールを確保する工程と、
含む、半導体装置の製造方法。 - 前記トランジスタ回路部に前記第2層間絶縁膜、前記ストッパ膜、および前記第1層間絶縁膜の一部を貫通して前記ゲート電極に達する第3コンタクトホールを形成する工程と、
CVD法によって、前記第2層間絶縁膜を覆うように金属膜を成膜して、前記第1乃至第3コンタクトホールの内部を埋める工程と、
CMP法によって、前記第2層間絶縁膜上の前記金属膜を除去して、前記第1乃至第3コンタクトホールに、それぞれ、第1乃至第3メタルコンタクトホールを形成する工程と、
前記第2層間絶縁膜上にメタル配線を形成する工程と、
を更に含む、請求項1に記載の半導体装置の製造方法。 - 前記第1層間絶縁膜は、HDP法により成膜したシリコン酸化膜と、プラズマCVD法により成膜したシリコン酸化膜との積層膜から成る、請求項1又は2に記載の半導体装置の製造方法。
- 前記ストッパ膜は、原子層蒸着法により成膜したシリコン窒化膜から成る、請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
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JP2014159174A Pending JP2016036001A (ja) | 2014-08-05 | 2014-08-05 | 半導体装置の製造方法 |
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- 2014-08-05 JP JP2014159174A patent/JP2016036001A/ja active Pending
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RD04 | Notification of resignation of power of attorney |
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