JP2016036001A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】確実にアライメントマークを形成すること。【解決手段】第１ホトレジスト膜をマスクとして、トランジスタ回路部に第２コンタクトホールを形成すると共に、アライメントマーク部に第１アライメントホールを形成し、第１ホトレジスト膜を剥離した後、第２コンタクトホールを埋め、かつ第１アライメントホールを覆うように、非晶質カーボン膜上にポジ型ホトレジスト膜を形成する。全面露光して、第２コンタクトホールにポジ型ホトレジスト膜が残るようにポジ型ホトレジスト膜を剥離する。そして、非晶質カーボン膜をマスクとして、アライメントマーク部をエッチングして、第２アライメントホールを形成する。その後、アッシングにより非晶質カーボン膜および第２コンタクトホールに残っているポジ型ホトレジスト膜を除去して、第１コンタクトホールおよび第２コンタクトホールを確保する。【選択図】図４Ｂ

Description

本発明は、半導体装置の製造方法に関し、特に、縦型トランジスタを有する半導体装置の製造方法に関する。

トランジスタの微細化の対策として、縦型ＳＧＴ（Surround Gate transistor）構造を有する３次元トランジスタが知られている。３次元トランジスタは、半導体基板の主面（Ｘ方向とＹ方向とによって規定されるＸＹ平面）に対して垂直方向（Ｚ方向）に延びるシリコンピラー（半導体の基柱）をチャネルとして用いるトランジスタである。以下では、このような３次元トランジスタを、単に、縦型トランジスタとも呼ぶことにする。

このような縦型トランジスタ（縦型ＳＧＴ構造）を有する半導体装置は、従来から種々提案されている。

例えば、特開２０１３−１０２１３６号公報（特許文献１）は、ピラーコンタクトプラグとなるシリコンピラーを形成した後、ストッパ膜を形成している。

特開２０１３−１０２１３６号公報（図１１Ｂ、図１２Ｂ、図１３Ｂ）

しかしながら、ストッパ膜を形成することに起因して、大面積パターンであるアライメントマーク部のエッチングが阻害されてしまう。

本発明の半導体装置の製造方法は、トランジスタ回路部およびアライメントマーク部を有する半導体基板上において、トランジスタ回路部に、半導体ピラーと、半導体ピラーを囲むゲート電極と、半導体ピラーの上面に配置されるシリコンプラグと、半導体ピラーの周囲に配置される下部拡散層と、からなる縦型トランジスタを形成する工程と；縦型トランジスタを覆うように全面に第１層間絶縁膜を形成する工程と；第１層間絶縁膜上にストッパ膜を形成する工程と；ストッパ膜上に第２層間絶縁膜を形成する工程と；トランジスタ回路部に第２層間絶縁膜およびストッパ膜を貫通してシリコンプラグに達する第１コンタクトホールを形成する工程と；第１コンタクトホールを埋めるように第２層間絶縁膜上に非晶質カーボン膜を形成する工程と；非晶質カーボン膜上に、トランジスタ回路部に第２コンタクトホールパターンを、アライメントマーク部にアライメントホールパターンを、それぞれ有する第１ホトレジスト膜を形成する工程と；第１ホトレジスト膜をマスクとして、トランジスタ回路部に非晶質カーボン膜、第２層間絶縁膜、ストッパ膜、第１層間絶縁膜、および下部絶縁膜を貫通する第２コンタクトホールを形成すると共に、アライメントマーク部に非晶質カーボン膜および第２層間絶縁膜を貫通する第１アライメントホールを形成し、第１ホトレジスト膜を剥離する工程と；第２コンタクトホールを埋め、かつ第１アライメントホールを覆うように、非晶質カーボン膜上にポジ型ホトレジスト膜を形成する工程と；全面露光して、第２コンタクトホールにポジ型ホトレジスト膜が残るようにポジ型ホトレジスト膜を剥離する工程と；非晶質カーボン膜をマスクとして、アライメントマーク部をエッチングして、ストッパ膜および第１層間絶縁膜を貫通する第２アライメントホールを形成する工程と；アッシングにより非晶質カーボン膜および第２コンタクトホールに残っているポジ型ホトレジスト膜を除去して、第１コンタクトホールおよび第２コンタクトホールを確保する工程と；含む。

本発明によれば、コンタクトホールとアライメントホールを別々にエッチングすることにより、確実にアライメントマークを形成することが可能となる。

本発明の一実施例よる半導体装置の製造方法における、ピラーコンタクトホール（第１コンタクトホール）を形成する工程後の状態を示す平面図である。 図１Ａの線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図１Ａの工程での、スクライブライン領域（チップ外領域）に形成されるアライメントマーク部の断面図である。 非晶質カーボン膜と第１ホトレジスト膜とを形成する工程後の状態を示す、線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図２Ｂの工程での、アライメントマーク部の断面図である。 周辺コンタクトホール（第２コンタクトホール）を形成する工程後の状態を示す平面図である。 図３Ａの線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図３Ａの工程で、第１アライメントホールを形成する工程後の状態を示す、アライメントマーク部の断面図である。 ポジ型ホトレジスト膜を形成する工程後の状態を示す、線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図４Ｂの工程での、アライメントマーク部の断面図である。 全面露光する工程後の状態を示す、線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図５Ｂの工程での、アライメントマーク部の断面図である。 エッチングにより第２アライメントホールを形成する工程後の状態を示す、線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図６Ｂの工程での、アライメントマーク部の断面図である。 アッシング工程後の状態を示す平面図である。 図７Ａの線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図７Ａの工程での、アライメントマーク部の断面図である。 ゲートコンタクトホール（第３コンタクトホール）を形成する工程後の状態を示す平面図である。 図８Ａの線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 メタルコンタクトプラグとメタル配線とを形成する工程後の状態を示す、線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 ストッパ膜がない第１の関連技術における、ピラーコンタクトホール（第１コンタクトホール）を形成する工程後の状態を示す平面図である。 図１０Ａの線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 ストッパ膜がある第２の関連技術における、ピラーコンタクトホール（第１コンタクトホール）と周辺コンタクトホール（第２コンタクトホール）とを形成する工程後の状態を示す平面図である。 図１１Ａの線Ｘ１-Ｘ１’におけるトランジスタ回路部の断面図である。 図１１Ａの工程で、第１アライメントホールを形成する工程後の状態を示す、アライメントマーク部の断面図である。 図１１Ｃの様子を走査型電子顕微鏡で観察した写真で、（ａ）はやや傾斜した方向からの断面写真であり、（ｂ）は完全断面の写真である。

［関連技術］
本発明について説明する前に、本発明の理解を容易にするために、図面を参照して、関連技術について説明する。

以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向は半導体基板であるシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。尚、Ｙ方向は第１の方向とも呼ばれ、Ｘ方向は第２の方向とも呼ばれる。また、図示の例では、Ｙ方向は所定の方向であり、Ｘ方向は所定の方向に直交する方向である。

図１０Ａは、ストッパ膜がない場合の、第１の関連技術の問題点を説明するための平面図、図１０Ｂは図１０Ａの線Ｘ１−Ｘ１’における断面図である。

シリコン基板（半導体基板）１上には、素子分離領域となるＳＴＩ（Shallow Trench Isolation）２が設けられている。ＳＴＩ２に囲まれた活性領域３９の中央部には、５つのシリコンピラー５Ａが立設されている。５つのシリコンピラー５Ａは、総称してシリコンピラー群と呼ばれる。尚、各シリコンピラーは、「半導体ピラー」とも呼ばれる。すなわち、シリコンピラー群は、第１の方向（Ｙ方向）に互いに間隔を空けて配置された複数のシリコンピラー５Ａから成る。シリコンピラー群は、半導体ピラー群とも呼ばれる。

各シリコンピラー５Ａは、単位トランジスタ（縦型トランジスタ）５０Ａのチャネル部を構成する柱状の半導体層である。

５つのシリコンピラー５Ａは、ＳＴＩ２に区画された活性領域３９内に全てが同一の高さで配置されている。各シリコンピラー５Ａの太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。

各シリコンピラー５Ａの上端部と下端部には、それぞれ不純物拡散層が設けられている。各シリコンピラー５Ａの上端部に位置したピラー上部拡散層１６はソース拡散層であり、各シリコンピラー５Ａの下端部に位置したピラー下部拡散層９はドレイン拡散層である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラー５Ａの中央部は、チャネル部である。

５つのシリコンピラー５Ａからなるシリコンピラー群の中央部に位置するシリコンピラー５ＡとＸ方向に隣接するように、ダミーピラー６Ａが配置されている。ダミーピラー６Ａは、活性領域３９とＳＴＩ２に跨る位置に配置され、活性領域３９側に位置するダミーシリコンピラー６Ａ_１とＳＴＩ２側に位置する絶縁膜ピラー６Ａ_２とで構成される。ダミーシリコンピラー６Ａ_１の一側面と絶縁膜ピラー６Ａ_２の一側面とが接触して、ダミーシリコンピラー６Ａ_１と絶縁膜ピラー６Ａ_２とを合体した複合ピラーを構成している。ダミーシリコンピラー６Ａ_１の側面の内、絶縁膜ピラー６Ａ_２と接触する一側面と反対側に位置する他の一側面がシリコンピラー５Ａの一側面に対向する配置となっている。当該シリコンピラー５Ａは特定の半導体ピラーとも呼ばれる。

５つのシリコンピラー５Ａとダミーシリコンピラー６Ａ_１とは、活性領域３９内のシリコン基板１の表面をエッチングして設けられている。ダミーシリコンピラー６Ａ_１は、シリコン基板１のエッチングした表面から突出した柱状の半導体層である。絶縁膜ピラー６Ａ_２は、ＳＴＩ２の表面をエッチングして設けられており、ＳＴＩ２のエッチングした表面から突出した柱状の絶縁層である。ダミーピラー６Ａの側面には、給電用ゲート電極１１ｂが配置されている。また、各シリコンピラー５Ａの側面にはトランジスタ用ゲート電極１１ａが配置されている。トランジスタ用ゲート電極１１ａと給電用ゲート電極１１ｂに共通する説明には、ゲート電極１１の記載を用いる。ゲート電極１１は、特定の半導体ピラーとダミーピラー６Ａの間の空間を埋設してトランジスタ用ゲート電極１１ａと給電用ゲート電極１１ｂとが相互に接続された構成となっている。

ダミーピラー６Ａは、ゲート電極１１の高さを嵩上げして給電用ゲート電極１１ｂと上部のゲート吊り配線（図９Ｂの４２Ａ参照）との距離を小さくするための突起層として機能する。隣接するシリコンピラー５Ａの間隔、並びに、ダミーピラー６Ａと特定のシリコンピラー５Ａとの間隔（特定のシリコンピラー５Ａとダミーピラー６Ａとの隙間のＸ方向の幅）は、ゲート電極１１の膜厚の２倍以下としている。ゲート吊り配線は、単にゲート配線とも呼ばれる。

尚、ダミーピラー６Ａは、後述するように、トランジスタ用ゲート電極１１ａへゲート電圧を供給するために用いられるので、「ゲート給電用ダミーピラー」とも呼ばれる。

ダミーピラー６Ａは、シリコンピラー群５の中間部に位置するシリコンピラー（図示の例では、特定のシリコンピラー５Ａ）と隣接して、第１の方向（Ｙ方向）と直交する第２の方向（Ｘ方向）に設けられている。

各シリコンピラー５Ａとダミーシリコンピラー６Ａ_１との周囲に位置する活性領域３９をエッチングして掘り下げたシリコン基板１の表面には、第１の絶縁膜８が設けられている。第１の絶縁膜８は、各シリコンピラー５Ａの底部とダミーシリコンピラー６Ａ_１の底部との周囲を覆って、ＳＴＩ２に達している。ピラー下部拡散層９は、第１の絶縁膜８の下方で第１の絶縁膜８と重なるように配置されている。したがって、第１の絶縁膜８はゲート電極１１とピラー下部拡散層９との間に形成されており、第１の絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散層９は、５つのシリコンピラー５Ａ同士を電気的に接続しており、単位トランジスタ群５０（５つの単位トランジスタ５０Ａ）に共通のドレイン部を構成する。なお、ＳＴＩ２は、ピラー下部拡散層９よりも深く設けられており、ＳＴＩ２を挟んで隣接する領域同士でピラー下部拡散層９が導通しないようになっている。

各シリコンピラー５Ａとダミーシリコンピラー６Ａ_１との側面には、ゲート絶縁膜１０が配置されている。ゲート絶縁膜１０は窒化チタン（ＴｉＮ）から成る。また、ゲート絶縁膜１０を介して各シリコンピラー５Ａの側面にトランジスタ用ゲート電極１１ａが配置されている。また、ダミーピラー６Ａの側面には給電用ゲート電極１１ｂが配置されている。ゲート電極１１は、ＳＴＩ２の内壁面と、ＳＴＩ２の上面に積層された絶縁膜３の内壁面と、マスク膜４の内壁面の一部にも設けられている。ゲート絶縁膜１０は、各シリコンピラー５Ａの側面を覆って第１の絶縁膜８と接続されている。各シリコンピラー５Ａのチャネル部とピラー上部拡散層１６と第１の絶縁膜８の下部に配置されたピラー下部拡散層９は、ゲート絶縁膜１０と第１の絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。

各々のシリコンピラー同士の間隔は、ゲート電極１１の膜厚の２倍以下とされている。

ゲート絶縁膜１０を介して、各シリコンピラー５Ａの側面に設けられたトランジスタ用ゲート電極１１ａは、シリコンピラー５Ａの間隔がトランジスタ用ゲート電極１１ａの膜厚の２倍以下とされた部分で互いに接触して一体化され、各シリコンピラー５Ａに共有される１つのゲート電極として機能する。隣接するシリコンピラー５Ａの間の空間は、トランジスタ用ゲート電極１１ａによって、各シリコンピラー５Ａの高さ方向全体に埋設されている。

シリコンピラー群５の中央部に位置する特定のシリコンピラー５Ａとダミーピラー６Ａとの間隔は、ゲート電極１１の膜厚の２倍以下とされている。これにより、特定のシリコンピラー５Ａの側面に配置されるトランジスタ用ゲート電極１１ａとダミーピラー６Ａの側面に配置される給電用ゲート電極１１ｂは、各々のピラー間隔がゲート電極１１の膜厚の２倍以下とされた部分で互いに接触し、接続される構成となる。

従って、ダミーピラー６Ａの側面に配置された給電用ゲート電極１１ｂに対して上層のゲート給電配線から供給されたゲート電圧は、特定のシリコンピラー５Ａを介して各シリコンピラー５Ａに共有されるトランジスタ用ゲート電極１１ａに印加される。

ＳＴＩ２、ダミーピラー６Ａの上面には、絶縁膜３とマスク膜４が配置されている。マスク膜４は、窒化シリコン（ＳｉＮ）から成る。更にゲート電極１１と第１の絶縁膜８とを覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ＨＤＰ（High Density Plasma）法により成膜したシリコン酸化膜から成る。

第１層間絶縁膜１２は、ＳＴＩ２と絶縁膜３とマスク膜４との壁面に囲まれた領域、すなわちピラー溝形成領域内を埋設するように設けられている。マスク膜４と第１層間絶縁膜１２との表面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０は、プラズマＣＶＤ（Chemical Vapor Deposition）法により成膜したシリコン酸化膜から成る。第２層間絶縁膜２０を覆って第３層間絶縁膜２４が設けられている。第３層間絶縁膜２４は、ＨＤＰ（High Density Plasma）法により成膜したシリコン酸化膜から成る。

シリコンピラー群のピラー上部拡散層１６上には、シリコンプラグ１９が設けられている。シリコンプラグ１９は、選択エピタキシャル成長法で選択成長されたシリコンから成る。

シリコンプラグ１９は、シリコン中にヒ素等のｎ型不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０Ａのソース部を構成する。シリコンプラグ１９の側面には、サイドウォール膜１８が配置されている。サイドウォール膜１８はシリコン窒化膜から成る。サイドウォール膜１８によって、シリコンプラグ１９とトランジスタ用ゲート電極１１ａとが電気的に絶縁されている。サイドウォール膜１８は、第２の絶縁膜とも呼ばれる。

図１０Ｂは、フォトリソグラフィ法およびドライエッチング法を用いて、ピラーコンタクトホール２８を形成した状態を示している。図１０Ｂは、リソグラフィ工程における目づれ、径大等により、ピラーコンタクトホール２８が、シリコンプラグ１９を踏み外し、ゲート電極１１にまで達した状態を示している。

そのため、ピラーコンタクトホール２８の内部を埋め込むように金属膜を成膜すると、ゲート電極１１とショートするという問題が発生する。

そこで、上記特許文献１では、第２層間絶縁膜２０と第３層間絶縁膜２４との間に、ストッパ膜を配置している。

図１１Ａは、ストッパ膜がある場合の、第２の関連技術を説明するための平面図であり、図１１Ｂは図１１Ａの線Ｘ１−Ｘ１’における、トランジスタ回路部の断面図である。図１１Ｃはそのときにスクライブライン領域（チップ外領域）に形成されるアライメントマーク部の断面図である。

以下では、説明の重複を避けるために、上記第１の関連技術との相違点について主に説明する。また、同一の機能を有するものには同一の参照符号を付してある。

シリコンプラグ１９を形成した後、プラズマＣＶＤ法によりシリコン酸化膜である第２層間絶縁膜２０を形成する。

次に、原子層蒸着法（Atomic Layer Deposition）によりシリコン窒化膜であるストッパ膜２１を２０ｎｍ厚となるように成膜する。

次に、プラズマＣＶＤ法によって、シリコン酸化膜である第３層間絶縁膜２４を１５０ｎｍ厚となるように成膜する。

このとき、図１１Ｃに示されるように、アライメントマーク部では、シリコン基板１上に、第１層間絶縁膜１２、第２層間絶縁膜２０、ストッパ膜２１、および第３層間絶縁膜２４が、この順番に積層されている。

この状態において、トランジスタ回路部において、コンタクトホールが形成される。このとき、コンタクトホールは、ピラーコンタクトホール２８、周辺コンタクトホール２９、およびゲートコンタクトホール（図８Ｂの２７参照）の順で加工され、エッチングを行う。

トランジスタ回路部において、周辺コンタクトホール２９を形成するときに、アライメントマーク部において、アライメントホールを開ける。

しかしながら、図１１Ｃに示されるように、アライメントマーク部では、ストッパ膜２１が大面積であるため、ストッパ膜２１、第２層間絶縁膜２０、および第１層間絶縁膜１２がエッチングされない。換言すれば、アライメントマーク部では、ストッパ膜２１でエッチングが停止した、第１アライメントホール６７が形成される。

図１２Ｃは、その様子を走査型電子顕微鏡で観察した写真である。図１２Ｃにおいて、（ａ）はやや傾斜した方向からの断面写真であり、（ｂ）は完全断面の写真である。

トランジスタ回路部の各ホールの直径は２０〜４０ｎｍ程度であるのに対して、アライメントマーク部のアライメントホールの直径は１０〜４０μｍであり、１０００倍程度面積が異なる。したがって、２０ｎｍのホールを形成する条件では、大面積部に反応生成物が堆積する条件となってしまい、アライメントホールを形成することが困難となる。

以下、図面を参照して、本発明の第１の実施例について詳細に説明する。

図１〜図９は、本第１実施例による半導体装置の製造方法を説明するための工程図面である。図１〜図９の夫々（図○）において、図○Ａは各製造工程における半導体装置の平面図であり、図○Ｂは図○Ａの線Ｘ１-Ｘ１’における、トランジスタ回路部の断面図であり、図○Ｃは対応するスクライブライン領域（チップ外領域）に形成されるアライメントマーク部の断面図である。

なお各製造工程の説明は、主として図○Ｂおよび図○Ｃの断面図を用いて行い、適宜、図○Ａの図面を追加して補足を行う。また図○Ａでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。

最初に、図１Ａ、図１Ｂ、および図１Ｃを参照して、ピラーコンタクトホールを形成する工程までの動作について説明する。

まず、フォトリソグラフィ法およびドライエッチング法を用いて、半導体基板である、ｐ型のシリコン基板１に溝（図示せず）を形成する。次に、その溝の内部を埋め込むように、シリコン基板１の全面へシリコン酸化膜やシリコン窒化膜からなる素子分離絶縁膜（図示せず）をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１上の不要な素子分離絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法により除去して、溝の内部だけに残すことにより、素子分離領域となるＳＴＩ２を形成する。ここで、ＳＴＩ２に囲まれたシリコン基板１は、活性領域３９となっている。

次に、ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜である絶縁膜３を２ｎｍ厚となるように形成してから、その絶縁膜３上にシリコン窒化膜であるマスク膜４を１２０ｎｍ厚となるように形成する。

次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３とマスク膜４をパターニングする。

これにより、ピラー溝形成領域を確定するマスク膜（図示せず）が形成される。また、シリコンピラー５Ａ用のマスク膜（図示せず）と、ダミーピラー６Ａ用のマスク膜４と、が同時に形成される。ピラー溝形成領域内において各マスク膜を除く領域には、活性領域３９を構成するシリコン基板１の表面とＳＴＩの一部からなるＳＴＩの表面が露出している。シリコンピラー５Ａ用のマスク膜は、第１の方向（Ｙ方向）に整列させて形成する。ダミーピラー６Ａ用のマスク膜４は、第１の方向に整列するシリコンピラー５Ａ用のマスク膜の両端部を除く中間部に位置するマスク膜に隣接するように形成する。また、ダミーピラー６Ａ用のマスク膜４は、活性領域３９とＳＴＩ２に跨る位置に形成する。

次に、マスク膜４をマスクとして、上面が露出している活性領域３９並びにＳＴＩ２をドライエッチングし、深さが１５０ｎｍとなる５個のシリコンピラー５Ａとダミーピラー６Ａを形成する。ダミーピラー６Ａは、活性領域３９側に形成されるダミーシリコンピラー６Ａ_１と、ＳＴＩ２側に形成される絶縁層ピラー６Ａ_２とが合体した複合ピラーで構成される。

具体的には、活性領域３９内に、単位トランジスタを構成するシリコンピラー５Ａを第１の方向へ５個配置し、それぞれのシリコンピラー５Ａの間隔をこの後形成するゲート電極の膜厚の２倍以下とする。同様に、ゲート電極の膜厚の２倍以下の間隔で、特定のシリコンピラー（特定の半導体ピラー）５Ａと隣接するように、第１の方向に垂直な第２の方向にダミーピラー６Ａを１つ配置する。各々のシリコンピラー５Ａの平面サイズは同一とする。トランジスタのチャネル部を構成する各シリコンピラー５Ａの太さ（シリコン基板１の上面に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さである。また、ダミーピラー６Ａの第１の方向の幅はシリコンピラーの幅と同じであるが、第２の方向の幅はシリコンピラー５Ａと同じサイズである必要はない。

次に、ＣＶＤ法により厚さ５ｎｍのシリコン窒化膜を全面に成膜した後、全面エッチバックを行って、各シリコンピラー５Ａとダミーピラー６Ａとマスク膜４との側面にサイドウォール膜（図示せず）を形成する。このとき、ＳＴＩ２の側面にもサイドウォール膜が形成される。

次に、熱酸化法によって、活性領域３９の底面に露出しているシリコン基板１の表面に厚さ３０ｎｍのシリコン酸化膜からなる第１の絶縁膜８を形成する。このとき、各シリコンピラー５Ａとダミーピラー６Ａの側面には、サイドウォール膜が形成されており、夫々の上面にはマスク膜４が形成されているため、シリコン酸化膜は形成されない。

次に、イオン注入法によって、第１の絶縁膜８の下に位置するシリコン基板１に砒素などのｎ型不純物を導入し、第１の絶縁膜８に接するピラー下部拡散層９を形成する。ここで、ピラー下部拡散層９は、５個のシリコンピラー５Ａで共有される。

この時、トランジスタとなる各シリコンピラー５Ａの側面はサイドウォール膜で保護されているので、ピラー部への散乱イオンの注入を防止できる。サイドウォール膜がない場合には、予期せぬ不純物がチャネルとなるピラー部に注入されてしまい、トランジスタの閾値電圧を制御することが困難となる。

次に、ドライエッチング法あるいはウェットエッチング法によって、サイドウォール膜を除去する。

次に、熱酸化法によって、各シリコンピラー５Ａ及びダミーシリコンピラー６Ａ_１の側面に３ｎｍ厚のシリコン酸化膜であるゲート絶縁膜１０を形成する。

次に、シリコン基板１の全面にゲート電極となる、窒化チタン膜と多結晶シリコン膜との積層膜をＣＶＤ法により成膜した後、ドライエッチング法を用いて全面エッチバックを行い、各シリコンピラー５Ａの側面にトランジスタ用ゲート電極１１ａを形成する。同時に、ダミーピラー６Ａの側面に給電用ゲート電極１１ｂを形成する。モノシラン（ＳｉＨ_４）ガスなどの熱分解を用いるＣＶＤ法で成膜した多結晶シリコン膜は、表面反応律速で成膜されるために段差被覆性が極めて良好となる。すなわち、平面上であっても、シリコンピラーの側面上であっても同じ膜厚で形成することができる。

多結晶シリコン膜に代えて非晶質シリコン膜で形成することもできる。非晶質シリコン膜は結晶性を有していないため多結晶シリコン膜で形成した場合に比べて成膜表面が著しく平坦であり、表面に凹凸を有していないためエッチバック時のゲート電極の上端面の形状を高精度に制御できる利点がある。多結晶シリコン膜であっても非晶質シリコン膜であってもゲート電極として導電性を持たせるためには不純物を導入する必要がある。

不純物の導入はＣＶＤ法での成膜時に原料ガスとしてモノシランに加えてホスフィン（ＰＨ_３）ガスを同時に供給することで行われる。これにより成膜された膜中にリンが含有されたシリコン膜を形成することができる。多結晶の状態で形成したシリコン膜では、成膜中にリンの活性化が進むために形成した段階で導電性を示すが、非晶質の状態で形成したシリコン膜ではリンの活性化が達成されないため、形成した後の工程で不純物活性化の熱処理を実施する。

上記のような多結晶状態もしくは非晶質状態のシリコン膜を成膜するための条件は成膜温度に依存している。すなわち、多結晶シリコン膜を形成する場合には５７０℃以上、６４０℃以下の温度で成膜すれば良い。６４０℃を超えると反応速度が高くなり、基板面内および基板間の膜厚均一性を維持できなくなる。また、非晶質シリコン膜を形成する場合には５４０℃以下、５００℃以上の温度で成膜すれば良い。５００℃より低い温度では成膜速度が著しく低下し実用的ではない。

各シリコンピラー５Ａ及びダミーピラー６Ａの側面にゲート電極１１を形成した場合、ＳＴＩ２の側面にもゲート電極１１が同時に形成される。特定の半導体ピラー５Ａとダミーピラー６Ａとの間隔およびシリコンピラー５Ａ同士の間隔は、ゲート電極１１の膜厚の２倍以下であるため、特定の半導体ピラー５Ａとダミーピラー６Ａの間および隣接するシリコンピラー５Ａの間は、ゲート電極１１で完全に埋められる。従って、５つのシリコンピラー５Ａの側面におけるトランジスタ用ゲート電極１１ａとダミーピラー６Ａの側面における給電用ゲート電極１１ｂとは、単一のゲート電極に一体化して接続されている。

上記のように、本第１の実施例ではシリコン基板１から上方に突き出すようにシリコンピラーを形成した状態でゲート電極材料となる多結晶シリコン膜を全面に形成した後、異方性ドライエッチング法によりエッチバックし、シリコンピラーの側面に、窒化チタン膜と多結晶シリコン膜との積層膜からなるゲート電極１１を形成する方法を用いている。このエッチバックでは、各シリコンピラー５Ａの上面や各シリコンピラー５Ａの周囲底面で構成される水平面上に形成された多結晶シリコン膜はエッチングされて消滅する。すなわち、エッチバックは、平面上に形成された多結晶シリコン膜の膜厚がシリコンピラーの側面に形成された多結晶シリコン膜の深さ方向の膜厚（シリコンピラーの高さ方向の膜厚）よりも薄いことを利用している。したがって、エッチバックによってゲート電極１１を形成するためには、シリコンピラー自体の存在が必須要件となる。

もし、シリコンピラーを形成する工程においてマスクが正常に形成されず、結果的にシリコンピラーが形成されなかった場合、その領域は単なる平面となる。そして、そこに形成された多結晶シリコン膜はエッチバック時にエッチングされて消滅しゲート電極１１が形成されない。その結果、隣接シリコンピラー間のゲート電極１１の接続ができなくなってしまう問題が発生する。

次に、各シリコンピラー５Ａとダミーピラー６Ａを覆い、ピラー溝形成領域内に形成されている凹部を埋め込むように、ＨＤＰ（High Density Plasma）法によって、シリコン酸化膜である第１層間絶縁膜１２を成膜する。

次に、ＣＭＰ法によって、第１層間絶縁膜１２をマスク膜４の上面が露出するように平坦化し、続けてＣＶＤ法によって、シリコン酸化膜であるマスク膜（図示せず）を１０ｎｍ厚となるように成膜する。

次に、フォトリソグラフィ法とエッチング法を用いて、マスク膜の一部を除去し、第１開口部（図示せず）を形成する。除去するマスク膜のパターンは、活性領域３９内であって、且つ各シリコンピラー５Ａ上のマスク膜４を含む領域を開口するパターンとする。これにより、マスク膜を除去した第１開口部には、各シリコンピラー５Ａの上に位置するマスク膜４の上面が露出する。

次に、露出したマスク膜４をウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、各シリコンピラー５Ａの上方に第２開口部（図示せず）を形成する。第２開口部の底面には、各シリコンピラー５Ａの上面が露出しており、側面にはトランジスタ用ゲート電極１１ａの一部が露出している。

次に、第２開口部から各シリコンピラー５Ａの上部に燐やヒ素などｎ型不純物をイオン注入し、ピラー上部拡散層１６を形成する。また、ＣＶＤ法により厚さ１０ｎｍのシリコン窒化膜を全面に成膜した後、ドライエッチング法を用いてエッチバックし、第２開口部の内壁へサイドウォール膜１８を形成する。サイドウォール膜１８は、この後形成するシリコンプラグとトランジスタ用ゲート電極１１ａとの間の絶縁を確保する役割を果たす。

次に、選択エピタキシャル成長法を用いて、第２開口部を埋設するように、単結晶からなる各シリコンピラー５Ａの上面を種としてシリコンプラグ１９を選択成長させる。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体として、シリコンプラグ１９を各シリコンピラー５Ａの上部に形成したピラー上部拡散層１６と電気的に接触させる。

次に、プラズマＣＶＤ法によって、第１開口部を埋め込むようにシリコン酸化膜である第２層間絶縁膜２０を形成する。シリコン酸化膜からなるマスク膜は第２層間絶縁膜２０に吸収合体される。

次に、原子層蒸着法（Atomic Layer Deposition）によって、シリコン窒化膜であるストッパ膜２１を２０ｎｍ厚となるように成膜する。

次に、ＨＤＰ（High Density Plasma）法によって、シリコン酸化膜である第３層間絶縁膜２４を１５０ｎｍ厚となるように成膜する。

これにより、アライメントマーク部では、図１Ｃに示されるように、シリコン基板１上に、第１層間絶縁膜１２、第２層間絶縁膜２０、ストッパ膜２１、および第３層間絶縁膜２４が、この順に積層される。

次に、図１Ｂに示されるように、第３層間絶縁膜２４およびストッパ膜２１をエッチングして、シリコンプラグ１９に達する、ピラーコンタクトホール２８を形成する。

次に、図２Ｂおよび図２Ｃに示されるように、ピラーコンタクトホール２８を埋めるように、第３層間絶縁膜２４上に非晶質カーボン膜６１を成長し、その非晶質カーボン膜６１上に、反射防止層（ＡＲＬ）（図示せず）および裏面反射防止膜（ＢＡＲＣ）（図示せず）を成長する。そして、裏面反射防止膜（ＢＡＲＣ）上にホトレジスト膜６２を塗布し、露光、現像する。これにより、ホトレジスト膜６２には、トランジスタ回路部では、周辺コンタクトホールパターン６４が形成され、アライメントマーク部では、アライメントホールパターン６５が形成される。

次に、図３Ｂおよび図３Ｃに示されるように、トランジスタ回路部では、周辺コンタクトホール２９を形成し、アライメントマーク部では、第１アライメントホール６７を形成するように、エッチングする。

エッチング条件は、次の通りである。ＢＡＲＣとＡＲＬのエッチング条件は、例えば、１９０ｓｃｃｍのＣＦ_４と１４ｓｃｃｍのＣＨ_２Ｆ_２とを供給し、チャンバは７０ｍＴｏｒｒの圧力で、バイアス電力が０Ｗで、高周波電源は８００Ｗを供給する。非晶質カーボン膜６１のエッチング条件は、例えば、１７５ｓｃｃｍのＯ_２と２８ｓｃｃｍのＣＯＳとを供給し、チャンバは２０ｍＴｏｒｒの圧力で、バイアス電力が０Ｗで、高周波電源は９００Ｗを供給する。シリコン酸化膜のエッチング条件は、例えば、２４ｓｃｃｍのＣ_４Ｆ_８と２４ｓｃｃｍのＣＨ_２Ｆ_２と１１０ｓｃｃｍのＡｒと２２ｓｃｃｍのＯ_２とを供給し、チャンバは１５ｍＴｏｒｒの圧力で、バイアス電力が２５００Ｗで、高周波電源は６００Ｗを供給する。このシリコン酸化膜のエッチングでは、下部３周波平行平板型ＲＩＥ（反応性イオンエッチング）装置を使用した。

この時、図３Ｃに示されるように、第１アライメントホール６７は、ストッパ膜２１でエッチストップする。また、ホトレジスト膜６２は消失する。

次に、図４Ｂおよび図４Ｃに示されるように、ポジ型ホトレジスト膜６８を塗布する。これは、既にエッチング済みの周辺コンタクトホール２９を保護するためである。このとき、周辺コンタクトホール２９はポジ型ホトレジスト膜６８で埋められ、第１アライメントホール６７はポジ型ホトレジスト膜６８で覆われる。

次に、図５Ｂおよび図５Ｃに示されるように、全面露光する。このとき、図５Ｂに示されるように、トランジスタ回路部では、周辺コンタクトホール２９内に光が届かず、ポジ型ホトレジスト膜６８が残る。これに対して、図５Ｃに示されるように、アライメントマーク部では、ポジ型ホトレジスト膜６８が剥離され、エッチストップしたストッパ膜２１が表面に現れる。

次に、図６Ｃに示されるように、アライメントマーク部において、シリコン酸化膜のエッチングを行って、第２アライメントホール６９を形成する。このアライメントマーク部のエッチング条件は、例えば、３０ｓｃｃｍのＣ_４Ｆ_８と１６ｓｃｃｍのＣＨ_２Ｆ_２と２００ｓｃｃｍのＡｒと２７ｓｃｃｍのＯ_２とを供給し、チャンバは２５ｍＴｏｒｒの圧力で、バイアス電力が３５００Ｗで、高周波電源は５００Ｗを供給し、低周波電源は１０００Ｗを供給する。この第２アライメントホール６９のエッチングでは、下部３周波平行平板型ＲＩＥ（反応性イオンエッチング）装置を使用した。

図６Ｃから明らかなように、第２アライメントホール６９は、シリコン基板１まで達している。

次に、図７Ａおよび図７Ｂに示されるように、アッシングにより、非晶質カーボン膜６１と、周辺コンタクトホール２９内のポジ型ホトレジスト膜６８とを除去する。これにより、周辺コンタクトホール２９、ピラーコンタクトホール２８、および第２アライメントホール６９の開口性が確保される。

次に、図８Ａおよび図８Ｂに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ゲートコンタクトホール２７を形成する。

次に、図９Ｂに示すように、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、ゲートコンタクトホール２７、ピラーコンタクトホール２８、および周辺コンタクトホール２９の内部を埋め込む。

次に、ＣＭＰ法によって、第３層間絶縁膜２４上の金属膜を除去して、シリコンプラグ１９に対する５つのソース用メタルコンタクトプラグ３０Ａ、ピラー下部拡散層９に対するドレイン用メタルコンタクトプラグ３１Ａ、給電用ゲート電極１１ｂに対するゲート用メタルコンタクトプラグ４１Ａを形成する。

次に、図９Ｂに示したように、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された第１のメタル配線（ソース配線）３３と、第２のメタル配線（ドレイン配線）３４と、ゲート吊り配線（ゲート配線）４２Ａとを形成する。このとき、ゲート用メタルコンタクトプラグ４１Ａは、ゲート吊り配線４２Ａと接続される。また、ピラー下部拡散層９に接続している１つのドレイン用メタルコンタクトプラグ３１Ａは、第２のメタル配線３４と接続している。さらに、５つのシリコンピラー５Ａに形成されたピラー上部拡散層１６に接続している５つのソース用メタルコンタクトプラグ３０Ａは、第１のメタル配線３３に接続されている。これにより、５つの単位トランジスタ５０Ａが並列に接続された１つの縦型トランジスタが形成される。

上述したように、本実施例では、周辺コンタクトホール（第２コンタクトホール）２９と第２アライメントホール６９のエッチングを分け、別々にエッチング可能な手法である。これにより、周辺コンタクトホール（第２コンタクトホール）２９のエッチングでは、反応生成物の堆積性の高いエッチング条件を設定でき、径縮小化が可能である。これに対して、第２アライメントホール６９のエッチングでは、抜け性の高いエッチング条件を設定でき、ストッパ膜２１でエッチングが止まることなく、エッチング深さを確保できる。それにより、以降のリソグラフィ工程での目合わせを確実にすることができる。

尚、第１の絶縁膜８は下部絶縁膜（８）とも呼ばれる。また、第１層間絶縁膜１２と第２層間絶縁膜２０との組み合わせは、第１層間絶縁膜（１２，２０）とも呼ばれ、第３層間絶縁膜２４は、第２層間絶縁膜（２４）とも呼ばれる。ピラーコンタクトホール２８は第１コンタクトホール（２８）とも呼ばれ、周辺コンタクトホール２９は第２コンタクトホール（２９）とも呼ばれ、ゲートコンタクトホール２７は第３コンタクトホール（２７）とも呼ばれる。周辺コンタクトホールパターン６４は第２コンタクトホールパターン（６４）とも呼ばれる。

このように、本実施例による半導体装置の製造方法は、トランジスタ回路部およびアライメントマーク部を有する半導体基板（１）上において、トランジスタ回路部に、半導体ピラー（５Ａ）と、半導体ピラー（５Ａ）を囲むゲート電極（１１）と、半導体ピラー（５Ａ）の上面に配置されるシリコンプラグ（１９）と、半導体ピラー（５Ａ）の周囲に下部絶縁膜（８）を介して配置される下部拡散層（９）と、からなる縦型トランジスタ（５０Ａ）を形成する工程と；縦型トランジスタ（５０Ａ）を覆うように全面に第１層間絶縁膜（１２，２０）を形成する工程と；第１層間絶縁膜（１２，２０）上にストッパ膜（２１）を形成する工程と；ストッパ膜（２０）上に第２層間絶縁膜（２４）を形成する工程と；トランジスタ回路部に第２層間絶縁膜（２４）およびストッパ膜（２１）を貫通してシリコンプラグ（１９）に達する第１コンタクトホール（２８）を形成する工程と；第１コンタクトホールを埋めるように第２層間絶縁膜（２４）上に非晶質カーボン膜（６１）を形成する工程と；非晶質カーボン膜（６１）上に、トランジスタ回路部に第２コンタクトホールパターン（６４）を、アライメントマーク部にアライメントホールパターン（６５）を、それぞれ有する第１ホトレジスト膜（６２）を形成する工程と；第１ホトレジスト膜（６２）をマスクとして、トランジスタ回路部に非晶質カーボン膜（６１）、第２層間絶縁膜（２４）、ストッパ膜（２１）、第１層間絶縁膜（１２，２０）、および前記下部絶縁膜（８）を貫通する第２コンタクトホール（２９）を形成すると共に、アライメントマーク部に非晶質カーボン膜（６１）および第２層間絶縁膜（２４）を貫通する第１アライメントホール（６７）を形成し、第１ホトレジスト膜（６２）を剥離する工程と；第２コンタクトホール（２９）を埋め、かつ第１アライメントホール（６７）を覆うように、非晶質カーボン膜（６１）上にポジ型ホトレジスト膜（６８）を形成する工程と；全面露光して、第２コンタクトホール（２９）にポジ型ホトレジスト膜（６８）が残るようにポジ型ホトレジスト膜（６８）を剥離する工程と；非晶質カーボン膜（６１）をマスクとして、アライメントマーク部をエッチングして、ストッパ膜（２１）および第１層間絶縁膜（１２，２０）を貫通する第２アライメントホール（６９）を形成する工程と；アッシングにより非晶質カーボン膜（６１）および第２コンタクトホール（２９）に残っているポジ型ホトレジスト膜（６８）を除去して、第１コンタクトホール（２８）および第２コンタクトホール（２９）を確保する工程と、含む。

以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。

１ シリコン基板（半導体基板）
２ 素子分離領域（ＳＴＩ）
３ 絶縁膜
４ マスク膜
５Ａ シリコンピラー（半導体ピラー）
６Ａ ダミーピラー
６Ａ_１ ダミーシリコンピラー
６Ａ_２ 絶縁層ピラー
８ 第１の絶縁膜（下部絶縁膜）
９ ピラー下部拡散層（ドレイン拡散層）
１０ ゲート絶縁膜
１１ ゲート電極
１２ 第１層間絶縁膜
１６ ピラー上部拡散層（ソース拡散層）
１８ サイドウォール膜
１９ シリコンプラグ
２０ 第２層間絶縁膜
２１ ストッパ膜
２４ 第３層間絶縁膜
２７ ゲートコンタクトホール（第３コンタクトホール）
２８ ピラーコンタクトホール（第１コンタクトホール）
２９ 周辺コンタクトホール（第２コンタクトホール）
３０Ａ ソース用メタルコンタクトプラグ
３１Ａ ドレイン用メタルコンタクトプラグ
３３ 第１のメタル配線（ソース配線）
３４ 第２のメタル配線（ドレイン配線）
３９ 活性領域
４１Ａ ゲート用メタルコンタクトホール
４２Ａ ゲート吊り配線
５０Ａ 単位トランジスタ（縦型トランジスタ）
６１ 非晶質カーボン膜
６２ 第１ホトレジスト膜
６４ 周辺コンタクトホールパターン（第２コンタクトホールパターン）
６５ アライメントホールパターン
６７ 第１アライメントホール
６８ ポジ型ホトレジスト膜
６９ 第２アライメントホール

Claims (4)

1. トランジスタ回路部およびアライメントマーク部を有する半導体基板上において、前記トランジスタ回路部に、半導体ピラーと、前記半導体ピラーを囲むゲート電極と、前記半導体ピラーの上面に配置されるシリコンプラグと、前記半導体ピラーの周囲に配置される下部拡散層と、からなる縦型トランジスタを形成する工程と、
   前記縦型トランジスタを覆うように全面に第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜上にストッパ膜を形成する工程と、
   前記ストッパ膜上に第２層間絶縁膜を形成する工程と、
   前記トランジスタ回路部に前記第２層間絶縁膜および前記ストッパ膜を貫通して前記シリコンプラグに達する第１コンタクトホールを形成する工程と、
   前記第１コンタクトホールを埋めるように前記第２層間絶縁膜上に非晶質カーボン膜を形成する工程と、
   前記非晶質カーボン膜上に、前記トランジスタ回路部に第２コンタクトホールパターンを、前記アライメントマーク部にアライメントホールパターンを、それぞれ有する第１ホトレジスト膜を形成する工程と、
   前記第１ホトレジスト膜をマスクとして、前記トランジスタ回路部に前記非晶質カーボン膜、前記第２層間絶縁膜、前記ストッパ膜、前記第１層間絶縁膜、および前記下部絶縁膜を貫通する第２コンタクトホールを形成すると共に、前記アライメントマーク部に前記非晶質カーボン膜および前記第２層間絶縁膜を貫通する第１アライメントホールを形成し、前記第１ホトレジスト膜を剥離する工程と、
   前記第２コンタクトホールを埋め、かつ前記第１アライメントホールを覆うように、前記非晶質カーボン膜上にポジ型ホトレジスト膜を形成する工程と、
   全面露光して、前記第２コンタクトホールに前記ポジ型ホトレジスト膜が残るように前記ポジ型ホトレジスト膜を剥離する工程と、
   前記非晶質カーボン膜をマスクとして、前記アライメントマーク部をエッチングして、前記ストッパ膜および前記第１層間絶縁膜を貫通する第２アライメントホールを形成する工程と、
   アッシングにより前記非晶質カーボン膜および前記第２コンタクトホールに残っている前記ポジ型ホトレジスト膜を除去して、前記第１コンタクトホールおよび前記第２コンタクトホールを確保する工程と、
   含む、半導体装置の製造方法。
2. 前記トランジスタ回路部に前記第２層間絶縁膜、前記ストッパ膜、および前記第１層間絶縁膜の一部を貫通して前記ゲート電極に達する第３コンタクトホールを形成する工程と、
   ＣＶＤ法によって、前記第２層間絶縁膜を覆うように金属膜を成膜して、前記第１乃至第３コンタクトホールの内部を埋める工程と、
   ＣＭＰ法によって、前記第２層間絶縁膜上の前記金属膜を除去して、前記第１乃至第３コンタクトホールに、それぞれ、第１乃至第３メタルコンタクトホールを形成する工程と、
   前記第２層間絶縁膜上にメタル配線を形成する工程と、
   を更に含む、請求項１に記載の半導体装置の製造方法。
3. 前記第１層間絶縁膜は、ＨＤＰ法により成膜したシリコン酸化膜と、プラズマＣＶＤ法により成膜したシリコン酸化膜との積層膜から成る、請求項１又は２に記載の半導体装置の製造方法。
4. 前記ストッパ膜は、原子層蒸着法により成膜したシリコン窒化膜から成る、請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。