JP2016029731A - Circuit board and sensor - Google Patents

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依田　剛
Takeshi Yoda
剛 依田
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Abstract

PROBLEM TO BE SOLVED: To provide a board having small floating capacitance formed between the board and a through electrode.SOLUTION: A circuit board has: a board 2 having a via hole 2c which pierces a first surface 2a and a second surface 2b opposite to the first surface 2a to be opened; a first insulation film 3 which is located on the first surface 2a of the board 2 and includes a thermally oxidized film; a third insulation film 5 which is located on an inner surface of the via hole 2c and includes a thermally oxidized film; and a conductor 7 surrounded by the third insulation film in the via hole 2c, in which a thickness of the third insulation film 5 on the inner surface of the via hole 2c is larger in comparison with a thickness of the first insulation film 3 on the first surface 2a.SELECTED DRAWING: Figure 1

Description

本発明は、配線基板、赤外線センサー及び貫通電極形成方法にかかわり特に貫通電極に関するものである。   The present invention relates to a wiring board, an infrared sensor, and a through electrode forming method, and more particularly to a through electrode.

３次元実装パッケージでは、素子付き基板であるチップを垂直に積み重ね、１つのパッケージとすることで占有面積を小さくしている。そして、シリコンウェハーやダイといった基板を垂直に貫くビアホールを利用した貫通電極を基板に配置することによってチップの垂直方向の電気的接続が行なわれている。   In the three-dimensional mounting package, chips, which are substrates with elements, are vertically stacked to reduce the occupation area by forming one package. And the electrical connection of the chip | tip vertical direction is performed by arrange | positioning the penetration electrode using the via hole which penetrates the board | substrates, such as a silicon wafer and die | dye, perpendicularly | vertically.

このような貫通電極を備えたチップは、半導体基板と半導体基板に形成された貫通電極とを含んで構成されている。このようなチップにおいて、半導体基板は、半導体基板上に形成された回路に対して一定の電位となっており、回路と導通している貫通電極とは電位差があるため、貫通電極と半導体基板との間でリーク電流が発生する場合がある。そのため、特許文献１では、リーク電流を防止するために、貫通電極や貫通電極に接続された電極と、基板との間には、樹脂絶縁層が形成されている。   A chip having such a through electrode includes a semiconductor substrate and a through electrode formed on the semiconductor substrate. In such a chip, the semiconductor substrate has a constant potential with respect to the circuit formed on the semiconductor substrate, and there is a potential difference between the through electrode that is electrically connected to the circuit. A leakage current may occur between Therefore, in Patent Document 1, a resin insulating layer is formed between the substrate and the through electrode or the electrode connected to the through electrode in order to prevent leakage current.

特開２０１０−１７７２３７号公報JP 2010-177237 A

しかしながら、樹脂絶縁層を用いて微細で高アスペクト比の貫通電極を形成する場合には、十分な厚さの樹脂絶縁層を形成することができない。このとき、基板と貫通電極との間で形成される浮遊容量が大きくなる。そこで、基板と貫通電極との間で形成される浮遊容量が小さい基板が望まれていた。   However, when a through electrode having a fine and high aspect ratio is formed using a resin insulating layer, a resin insulating layer having a sufficient thickness cannot be formed. At this time, the stray capacitance formed between the substrate and the through electrode is increased. Therefore, a substrate having a small stray capacitance formed between the substrate and the through electrode has been desired.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。   SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.

［適用例１］
本適用例にかかる配線基板であって、第１面と前記第１面と対向する第２面とを貫通して開口するビアホールを有する基板と、前記基板の前記第１面と前記ビアホール内の面とに設置され熱酸化膜を含む絶縁膜と、前記ビアホール内で前記絶縁膜に囲まれた導電体と、を有し、前記第１面における前記絶縁膜の厚みに比べて前記ビアホール内における前記絶縁膜の厚みが厚いことを特徴とする。 [Application Example 1]
A wiring board according to this application example, comprising: a substrate having a via hole that opens through a first surface and a second surface facing the first surface; and the first surface of the substrate and the via hole in the via hole. An insulating film including a thermal oxide film disposed on the surface, and a conductor surrounded by the insulating film in the via hole, and the thickness of the insulating film in the first surface is larger than that in the via hole. The insulating film is thick.

本適用例によれば、基板の第１面から第２面にかけてビアホールが貫通して開口している。そして、第１面とビアホールの内の面とには絶縁膜が設置されている。そして、ビアホール内では絶縁膜に囲まれて導電体が設定されている。導電体により第１面と第２面との間で通電させることが可能になっている。そして、第１面における絶縁膜の厚みに比べてビアホール内の面における絶縁膜の厚みが厚くなっている。従って、基板と導電体との間の距離が長くなっている為、基板と導電体との間における電気的浮遊容量を小さくすることができる。   According to this application example, the via hole penetrates and opens from the first surface to the second surface of the substrate. An insulating film is provided on the first surface and the inner surface of the via hole. In the via hole, a conductor is set surrounded by an insulating film. It is possible to energize between the first surface and the second surface by the conductor. The insulating film on the surface in the via hole is thicker than the insulating film on the first surface. Therefore, since the distance between the substrate and the conductor is long, the electric stray capacitance between the substrate and the conductor can be reduced.

［適用例２］
本適用例にかかる赤外線センサーであって、第１面と前記第１面と対向する第２面とを貫通して開口するビアホールを有する基板と、前記基板の前記第１面と前記ビアホール内の面とに設置され熱酸化膜を含む絶縁膜と、前記ビアホール内で前記絶縁膜に囲まれた導電体と、前記導電体に接続され前記絶縁膜を介して前記第１面に設けられた配線と、前記配線と電気的に接続された赤外線検出素子と、を有し、前記第１面における前記絶縁膜の厚みに比べて前記ビアホール内における前記絶縁膜の厚みが厚いことを特徴とする。 [Application Example 2]
In the infrared sensor according to this application example, a substrate having a via hole that opens through a first surface and a second surface opposite to the first surface, and the first surface of the substrate and the via hole An insulating film including a thermal oxide film installed on a surface; a conductor surrounded by the insulating film in the via hole; and a wiring connected to the conductor and provided on the first surface through the insulating film And an infrared detecting element electrically connected to the wiring, wherein the insulating film in the via hole is thicker than the insulating film on the first surface.

本適用例によれば、基板の第１面から第２面にかけてビアホールが貫通して開口している。そして、第１面とビアホールの内の面とには絶縁膜が設置されている。そして、絶縁膜に囲まれて導電体が設定されている。導電体により第１面と第２面との間で通電させることが可能になっている。第１面では配線を介して導電体と赤外線検出素子とが接続されている。これにより、赤外線検出素子の信号を第２面に出力することができる。   According to this application example, the via hole penetrates and opens from the first surface to the second surface of the substrate. An insulating film is provided on the first surface and the inner surface of the via hole. A conductor is set surrounded by an insulating film. It is possible to energize between the first surface and the second surface by the conductor. On the first surface, the conductor and the infrared detection element are connected via a wiring. Thereby, the signal of an infrared detection element can be output to the 2nd surface.

第１面における絶縁膜の厚みに比べてビアホール内の面における絶縁膜の厚みが厚くなっている。従って、基板と導電体との間の距離が長くなっている為、基板と導電体との間における電気的浮遊容量が小さくなっている。その結果、赤外線センサーは、赤外線検出素子が出力する信号の高周波成分を減衰させずに出力することができる。   The thickness of the insulating film on the surface in the via hole is thicker than the thickness of the insulating film on the first surface. Therefore, since the distance between the substrate and the conductor is long, the electric stray capacitance between the substrate and the conductor is small. As a result, the infrared sensor can output a high-frequency component of a signal output from the infrared detection element without being attenuated.

［適用例３］
本適用例にかかる貫通電極形成方法であって、基板の第１面に平面視が閉曲線となる溝部を形成する溝部形成工程と、前記第１面と前記溝部内の面とを熱酸化して絶縁膜を形成する熱酸化工程と、前記第１面に素子回路を形成する素子回路形成工程と、前記絶縁膜に囲まれた場所にビアホールを形成するビアホール形成工程と、前記基板の前記第１面と対向する第２面から前記第１面まで前記ビアホールに導電体を埋め込み形成する導電体形成工程と、を有し、前記熱酸化工程では熱酸化により前記溝部の壁を膨張させて前記溝部を前記絶縁膜で充填することを特徴とする。 [Application Example 3]
In the through electrode forming method according to this application example, a groove forming step of forming a groove having a closed curve in plan view on the first surface of the substrate, and thermally oxidizing the first surface and the surface in the groove A thermal oxidation step of forming an insulating film; an element circuit forming step of forming an element circuit on the first surface; a via hole forming step of forming a via hole at a location surrounded by the insulating film; and the first of the substrate. A conductor forming step of embedding a conductor in the via hole from the second surface facing the surface to the first surface, and in the thermal oxidation step, the wall of the groove portion is expanded by thermal oxidation to form the groove portion. Is filled with the insulating film.

本適用例によれば、溝部形成工程において、基板の第１面から平面視が閉曲線となる溝部を形成する。熱酸化工程では第１面と溝部内の面とを熱酸化して絶縁膜を形成する。溝部は一対の壁が対向している。そして、溝部の壁が熱酸化するとき、酸素分子が壁に入り込むことにより壁が膨張する。これにより、溝部が絶縁膜により充填される。   According to this application example, in the groove portion forming step, the groove portion whose planar view is a closed curve is formed from the first surface of the substrate. In the thermal oxidation process, the first surface and the surface in the groove are thermally oxidized to form an insulating film. The groove portion has a pair of walls facing each other. And when the wall of a groove part thermally oxidizes, a wall expand | swells because an oxygen molecule penetrates into a wall. Thereby, the groove is filled with the insulating film.

素子回路形成工程では第１面に素子回路を形成する。ビアホール形成工程では絶縁膜に囲まれた場所にビアホールを形成し、導電体形成工程にてビアホールに導電体を埋め込み形成する。これにより、導電体は第１面から第２面に通電させることができるので、素子回路の信号を第２面にて入出力させることができる。そして、第１面における絶縁膜に比べて、ビアホールを囲む絶縁膜は厚く形成される。従って、基板と導電体との間の距離が長くなっている為、基板と導電体との間における電気的浮遊容量を小さくすることができる。   In the element circuit formation step, an element circuit is formed on the first surface. In the via hole forming step, a via hole is formed in a place surrounded by the insulating film, and a conductor is buried in the via hole in the conductor forming step. As a result, the conductor can be energized from the first surface to the second surface, so that the signal of the element circuit can be input and output on the second surface. Then, the insulating film surrounding the via hole is formed thicker than the insulating film on the first surface. Therefore, since the distance between the substrate and the conductor is long, the electric stray capacitance between the substrate and the conductor can be reduced.

［適用例４］
上記適用例にかかる貫通電極形成方法において、前記素子回路形成工程と前記導電体形成工程との間に行われ、前記基板の前記第２面側を研削し前記第２面に絶縁膜を形成する絶縁膜形成工程をさらに有することを特徴とする。 [Application Example 4]
In the through electrode forming method according to the application example, the insulating film is formed on the second surface by grinding the second surface side of the substrate, which is performed between the element circuit forming step and the conductor forming step. The method further includes an insulating film forming step.

本適用例によれば、基板を研削して薄くしている。従って、回路が形成された薄い基板にすることができる。   According to this application example, the substrate is ground and thinned. Therefore, a thin substrate on which a circuit is formed can be obtained.

［適用例５］
上記適用例にかかる貫通電極形成方法において、前記導電体形成工程後に、前記第２面に前記導電体に接続された端子を形成する端子形成工程を有することを特徴とする。 [Application Example 5]
In the through electrode forming method according to the application example, a terminal forming step of forming a terminal connected to the conductor on the second surface is provided after the conductor forming step.

本適用例によれば、第２面に導電体に接続された端子が形成されている。従って、端子を用いて第２面から外部接続し易くすることができる。   According to this application example, the terminal connected to the conductor is formed on the second surface. Therefore, it is possible to facilitate external connection from the second surface using the terminal.

［適用例６］
上記適用例にかかる貫通電極形成方法において、前記絶縁膜形成工程の前に行われ、支持部材を前記第１面に貼り付ける支持部材設置工程をさらに有することを特徴とする。 [Application Example 6]
In the through electrode forming method according to the application example described above, the method further includes a supporting member installation step that is performed before the insulating film forming step and attaches a supporting member to the first surface.

本適用例によれば、第１面に支持部材を貼り付けている。従って、基板を薄くする加工及び薄くした後の加工における作業性を向上することができる。   According to this application example, the support member is attached to the first surface. Therefore, workability in the processing for thinning the substrate and the processing after the thinning can be improved.

［適用例７］
上記適用例にかかる貫通電極形成方法において、前記閉曲線は円環状であることを特徴とする。 [Application Example 7]
In the through electrode forming method according to the application example, the closed curve is an annular shape.

本適用例によれば、閉曲線は円環状である。ことから、閉曲線が円環状以外の形であるときに比べて、絶縁膜が導電体と接する面積を小さくすることができる。従って、基板と導電体との間における電気的浮遊容量を小さくすることができる。   According to this application example, the closed curve is annular. Therefore, the area where the insulating film is in contact with the conductor can be reduced as compared with the case where the closed curve has a shape other than an annular shape. Therefore, the electric stray capacitance between the substrate and the conductor can be reduced.

第１の実施形態にかかり、（ａ）は、貫通電極の構造を示す模式側断面図、（ｂ）は、貫通電極の構造を示す模式平断面図。1A is a schematic side cross-sectional view showing a structure of a through electrode, and FIG. 1B is a schematic cross-sectional view showing a structure of a through electrode according to the first embodiment. 配線基板の製造方法を示すフローチャート。The flowchart which shows the manufacturing method of a wiring board. 配線基板の製造方法を説明するための模式図。The schematic diagram for demonstrating the manufacturing method of a wiring board. 配線基板の製造方法を説明するための模式図。The schematic diagram for demonstrating the manufacturing method of a wiring board. 第２の実施形態にかかり、（ａ）は、赤外線センサーの構成を示す模式側断面図、（ｂ）はセンサーアレイの構成を示す要部模式側断面図。FIG. 4A is a schematic side sectional view showing a configuration of an infrared sensor according to the second embodiment, and FIG. 5B is a schematic side sectional view showing a main part of a configuration of a sensor array. 変形例にかかる貫通電極とバンプの構造を示す模式側断面図。The schematic side sectional view which shows the structure of the penetration electrode and bump concerning a modification.

以下、本発明を具体化した実施形態について図面に従って説明する。尚、各図面における各部材は、各図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせて図示している。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings. In addition, each member in each drawing is illustrated with a different scale for each member in order to make the size recognizable on each drawing.

（第１の実施形態）
本実施形態では、貫通電極が設置された特徴的な配線基板とその製造方法との例について、図１〜図４に従って説明する。 (First embodiment)
In this embodiment, an example of a characteristic wiring board on which a through electrode is installed and a manufacturing method thereof will be described with reference to FIGS.

（配線基板）
図１（ａ）は、貫通電極の構造を示す模式側断面図であり、図１（ｂ）は、貫通電極の構造を示す模式平断面図である。図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。図１に示すように、配線基板１は基板２を備えている。基板２にはシリコン半導体基板やガラス板を用いることができる。本実施形態では、例えば、シリコン半導体基板を用いている。基板２の図中上向きの面を第１面２ａとし、第１面２ａと対向する図中下向きの面を第２面２ｂとする。従って、第１面２ａと第２面２ｂとは表裏の関係になっている。 (Wiring board)
FIG. 1A is a schematic side sectional view showing the structure of the through electrode, and FIG. 1B is a schematic plan sectional view showing the structure of the through electrode. FIG.1 (b) is sectional drawing along the AA line of Fig.1 (a). As shown in FIG. 1, the wiring substrate 1 includes a substrate 2. As the substrate 2, a silicon semiconductor substrate or a glass plate can be used. In this embodiment, for example, a silicon semiconductor substrate is used. An upward surface of the substrate 2 in the drawing is a first surface 2a, and a downward surface in the drawing opposite to the first surface 2a is a second surface 2b. Therefore, the first surface 2a and the second surface 2b are in a front-back relationship.

基板２は第１面２ａと第２面２ｂとを貫通して開口するビアホール２ｃを有する。第１面２ａには絶縁膜としての第１絶縁膜３が設置され、第２面２ｂには絶縁膜としての第２絶縁膜４が設置されている。そして、ビアホール２ｃの壁面には絶縁膜としての第３絶縁膜５が設置されている。第１絶縁膜３及び第３絶縁膜５は基板２を熱酸化して形成された絶縁膜であり、緻密で絶縁性の高い膜となっている。そして、第１絶縁膜３に比べて第３絶縁膜５は厚い膜となっている。   The substrate 2 has a via hole 2c that opens through the first surface 2a and the second surface 2b. A first insulating film 3 as an insulating film is provided on the first surface 2a, and a second insulating film 4 as an insulating film is provided on the second surface 2b. A third insulating film 5 as an insulating film is provided on the wall surface of the via hole 2c. The first insulating film 3 and the third insulating film 5 are insulating films formed by thermally oxidizing the substrate 2 and are dense and highly insulating films. The third insulating film 5 is thicker than the first insulating film 3.

ビアホール２ｃに接してチタン、窒化チタンやタングステン等の金属膜と銅等の導電性の良い金属膜からなるバリア膜６に覆われた導電体７が設置されている。ビアホール２ｃ及び導電体７等により貫通電極２ｄが構成されている。導電体７は円柱状であり、導電体７を囲んで円筒状にバリア膜６、第３絶縁膜５がこの順に設置されている。導電体７は金、ニッケル、銅等の金属や合金からなる。導電体７はバリア膜６で囲まれた孔空間内に完全に充填されていてもよい。または孔空間の内壁に沿って膜状に覆うものであってもよい。その場合、導体膜の内側の孔部には補強のために樹脂等の絶縁物を埋め込むのが望ましい。バリア膜６は導電体７が基板２内に拡散するのを防止すると共に、導電体７と第３絶縁膜５との密着性を向上する機能を有している。   A conductor 7 covered with a barrier film 6 made of a metal film such as titanium, titanium nitride or tungsten and a metal film having good conductivity such as copper is provided in contact with the via hole 2c. A through electrode 2d is constituted by the via hole 2c, the conductor 7, and the like. The conductor 7 has a columnar shape, and the barrier film 6 and the third insulating film 5 are disposed in this order in a cylindrical shape surrounding the conductor 7. The conductor 7 is made of a metal or an alloy such as gold, nickel, or copper. The conductor 7 may be completely filled in the hole space surrounded by the barrier film 6. Or you may cover in the shape of a film | membrane along the inner wall of hole space. In that case, it is desirable to embed an insulator such as resin in the hole inside the conductor film for reinforcement. The barrier film 6 has a function of preventing the conductor 7 from diffusing into the substrate 2 and improving the adhesion between the conductor 7 and the third insulating film 5.

第３絶縁膜５の膜厚は第１絶縁膜３の膜厚より厚くなっている。これにより、導電体７から基板２に電流がリークし難くなっている。さらに、基板２と導電体７との間の浮遊容量を小さくすることができる。   The film thickness of the third insulating film 5 is larger than the film thickness of the first insulating film 3. This makes it difficult for current to leak from the conductor 7 to the substrate 2. Furthermore, the stray capacitance between the substrate 2 and the conductor 7 can be reduced.

第１面２ａでは第１絶縁膜３に重ねて素子回路８が設置されている。素子回路８には配線９と絶縁層１０とが複数積層されている。そして、各層の配線９はその間に位置する絶縁層１０に形成されたビア配線１１により電気的に接続されている。尚、素子回路８には図示しない電気素子が配置されてもよい。そして、配線９はバリア膜６を介して導電体７と電気的に接続されている。   On the first surface 2 a, the element circuit 8 is provided so as to overlap the first insulating film 3. In the element circuit 8, a plurality of wirings 9 and insulating layers 10 are stacked. And the wiring 9 of each layer is electrically connected by the via wiring 11 formed in the insulating layer 10 located between them. The element circuit 8 may be provided with an electric element (not shown). The wiring 9 is electrically connected to the conductor 7 through the barrier film 6.

第２面２ｂでは第２絶縁膜４に重ねてバリア膜６が配置され、バリア膜６に重ねて端子１２が設置されている。端子１２は導電体７とは配線１２ａにより電気的に接続されている。従って、第１面２ａ側の素子回路８と第２面２ｂ側の端子１２とが貫通電極２ｄにより基板２を通して電気的に接続されている。そして、端子１２があることにより、外部接続しやすくなっている。   On the second surface 2 b, a barrier film 6 is disposed over the second insulating film 4, and a terminal 12 is disposed over the barrier film 6. The terminal 12 is electrically connected to the conductor 7 by a wiring 12a. Therefore, the element circuit 8 on the first surface 2a side and the terminal 12 on the second surface 2b side are electrically connected through the substrate 2 by the through electrode 2d. Further, the presence of the terminal 12 facilitates external connection.

尚、導電体７はストレート貫通電極の形状となっているが、ビアホール２ｃをテーパ形状にしたテーパ形状の貫通電極としてもよい。   The conductor 7 has a shape of a straight through electrode, but may be a tapered through electrode in which the via hole 2c is tapered.

（配線基板の製造方法）
次に上述した配線基板１の製造方法について図２〜図４にて説明する。図２は、配線基板の製造方法を示すフローチャートであり、図３及び図４は配線基板の製造方法を説明するための模式図である。 (Method for manufacturing a wiring board)
Next, the manufacturing method of the wiring board 1 described above will be described with reference to FIGS. FIG. 2 is a flowchart showing a method for manufacturing a wiring board, and FIGS. 3 and 4 are schematic diagrams for explaining the method for manufacturing a wiring board.

図２のフローチャートにおいて、ステップＳ１は溝部形成工程に相当し、基板の第１面に円環状の溝を形成する工程である。次にステップＳ２に移行する。ステップＳ２は熱酸化工程に相当し、基板を熱酸化して絶縁膜を形成する工程である。次にステップＳ３に移行する。ステップＳ３は素子回路形成工程に相当し、基板の第１面側の絶縁膜上に素子回路を形成する工程である。次にステップＳ４に移行する。ステップＳ４は支持部材設置工程に相当し、素子回路と重ねて基板を支持する支持部材を設置する工程である。次にステップＳ５に移行する。   In the flowchart of FIG. 2, step S <b> 1 corresponds to a groove forming process, and is a process of forming an annular groove on the first surface of the substrate. Next, the process proceeds to step S2. Step S2 corresponds to a thermal oxidation process, which is a process of thermally oxidizing the substrate to form an insulating film. Next, the process proceeds to step S3. Step S3 corresponds to an element circuit forming step, and is a step of forming an element circuit on the insulating film on the first surface side of the substrate. Next, the process proceeds to step S4. Step S4 corresponds to a support member installation step, and is a step of installing a support member that supports the substrate so as to overlap the element circuit. Next, the process proceeds to step S5.

ステップＳ５は絶縁膜形成工程に相当し、基板を研削して薄くし基板の第２面側に第２絶縁膜を形成する工程である。次にステップＳ６に移行する。ステップＳ６はビアホール形成工程に相当し、基板の第２面側からビアホールを形成する工程である。次にステップＳ７に移行する。ステップＳ７は導電体形成工程に相当し、ビアホールにバリア膜を配置し導電体を埋め込み形成する工程である。次にステップＳ８に移行する。ステップＳ８は端子形成工程に相当し、基板の第２絶縁膜上に端子を形成し、余分なバリア膜を除去する工程である。ステップＳ９は支持部材除去工程に相当し、基板から支持部材を除去する工程である。以上の製造工程にて配線基板が完成する。   Step S5 corresponds to an insulating film forming step, and is a step of grinding and thinning the substrate to form a second insulating film on the second surface side of the substrate. Next, the process proceeds to step S6. Step S6 corresponds to a via hole forming step, and is a step of forming a via hole from the second surface side of the substrate. Next, the process proceeds to step S7. Step S7 corresponds to a conductor forming step, and is a step of burying and forming a conductor by disposing a barrier film in the via hole. Next, the process proceeds to step S8. Step S8 corresponds to a terminal formation step, which is a step of forming a terminal on the second insulating film of the substrate and removing an excess barrier film. Step S9 corresponds to a support member removing step, and is a step of removing the support member from the substrate. The wiring board is completed by the above manufacturing process.

次に、図３及び図４を用いて図２に示したステップと対応させて製造方法を詳細に説明する。図３（ａ）及び図３（ｂ）はステップＳ１の溝部形成工程に対応する図である。図３（ａ）に示すように、基板２を用意する。基板２はシリコン半導体基板を用いている。次に、フォトリソグラフィ法及びエッチング法等を用いて、溝部１３を形成する。溝部１３の形状は閉曲線であれば良く、閉曲線は円環状であることがさらに好ましい。円環状にすることによりステップＳ７の導電体形成工程で形成する導電体７の形状が円柱にできるため、導電体７が第２絶縁膜４と接する場所の表面積を小さくすることができる。従って、基板２と導電体７との間に形成される浮遊容量を小さくすることができる。   Next, the manufacturing method will be described in detail with reference to FIGS. 3 and 4 in association with the steps shown in FIG. FIG. 3A and FIG. 3B are diagrams corresponding to the groove forming process in step S1. As shown in FIG. 3A, a substrate 2 is prepared. The substrate 2 is a silicon semiconductor substrate. Next, the groove 13 is formed using a photolithography method, an etching method, or the like. The shape of the groove 13 may be a closed curve, and the closed curve is more preferably an annular shape. By forming an annular shape, the shape of the conductor 7 formed in the conductor forming step of step S7 can be a cylinder, so that the surface area of the place where the conductor 7 is in contact with the second insulating film 4 can be reduced. Therefore, the stray capacitance formed between the substrate 2 and the conductor 7 can be reduced.

フォトリソグラフィ法及びエッチング法は公知であり詳細な説明を省略する。概略の説明としては、まず、基板２にレジスト等のマスクとなる材料を塗布し固化させて膜を形成する。次に、所定の形状に露光した後にエッチングしてマスクを形成する。次に、基板２をエッチングすることにより所定の形状に形成した後、マスクを除去する。エッチングはドライエッチングでも良く、ウエットエッチングでも良い。ドライエッチングを例に取れば、エッチング、デポジションを交互に繰り返しながら掘り進めるボッシュプロセスを用いることができる。その場合のガスとしては、エッチングにはＳＦ6、Ｏ2、デポジションにはＣ4Ｆ8、Ｏ2を用いる。反応性イオンエッチングの技術を用いることにより微細で高アスペクト比な溝部１３を形成することができる。 Since the photolithography method and the etching method are known, detailed description thereof is omitted. As an outline description, first, a material such as a resist is applied to the substrate 2 and solidified to form a film. Next, after exposure to a predetermined shape, etching is performed to form a mask. Next, after the substrate 2 is formed into a predetermined shape by etching, the mask is removed. Etching may be dry etching or wet etching. Taking dry etching as an example, it is possible to use a Bosch process in which digging is performed while alternately repeating etching and deposition. As gases in this case, SF 6 and O 2 are used for etching, and C 4 F 8 and O 2 are used for deposition. By using the reactive ion etching technique, the fine and high aspect ratio groove 13 can be formed.

溝部１３の形状は特に限定されないが、本実施形態では例えば、溝部１３は微細、高アスペクト比、多ビア用に、溝の幅を３μｍ〜５μｍとしストレート形状にした。溝部１３は円環状であり、内径１０〜２０μｍ、外径１３〜２５μｍとした。溝部１３の深さを５０〜１００μｍとし、内径とのアスペクト比は２〜１０とした。溝部１３の配列は格子状（マトリックスとも称す）でもよいし、千鳥状（ペリフェラル配列とも称す）でもよい。ピッチは１５〜３０μｍで形成した。２次元に配列するエリアアレイの形態にして１枚の基板２に７万〜３０万箇所の溝部１３を形成した。   Although the shape of the groove 13 is not particularly limited, in the present embodiment, for example, the groove 13 is formed in a straight shape with a groove width of 3 μm to 5 μm for a fine, high aspect ratio, multiple via. The groove 13 has an annular shape, and has an inner diameter of 10 to 20 μm and an outer diameter of 13 to 25 μm. The depth of the groove 13 was 50 to 100 μm, and the aspect ratio with the inner diameter was 2 to 10. The arrangement of the grooves 13 may be a lattice pattern (also referred to as a matrix) or a staggered pattern (also referred to as a peripheral array). The pitch was 15-30 μm. In the form of a two-dimensionally arranged area array, 70,000 to 300,000 groove portions 13 were formed on one substrate 2.

図３（ｃ）はステップＳ２の熱酸化工程に対応する図である。基板２を酸素雰囲気中にて１０００℃前後の温度環境に放置することにより、基板２を熱酸化する。これにより、基板２は第１面２ａ、第２面２ｂ及び溝部１３に酸化膜が形成される。シリコン分子中に酸素分子が入り込むことにより酸化膜の表面が膨張する。従って、溝部１３は酸化シリコンにて充填される。その結果、図３（ｃ）に示すように、第１面２ａには第１絶縁膜３が形成され、第２面２ｂには第４絶縁膜１４が形成される。そして、溝部１３に絶縁膜が充填された第３絶縁膜５が形成される。   FIG. 3C is a diagram corresponding to the thermal oxidation process of step S2. The substrate 2 is thermally oxidized by leaving it in a temperature environment around 1000 ° C. in an oxygen atmosphere. As a result, an oxide film is formed on the first surface 2 a, the second surface 2 b, and the groove portion 13 of the substrate 2. When oxygen molecules enter silicon molecules, the surface of the oxide film expands. Therefore, the groove 13 is filled with silicon oxide. As a result, as shown in FIG. 3C, the first insulating film 3 is formed on the first surface 2a, and the fourth insulating film 14 is formed on the second surface 2b. Then, the third insulating film 5 in which the groove 13 is filled with the insulating film is formed.

第３絶縁膜５は溝部１３の対向する側壁に形成された酸化膜が一体化した膜である。従って、１つの面に形成される酸化膜の約２倍の厚みになる。例えば、第１絶縁膜３の厚さを２μｍにするとき、第３絶縁膜５の厚さは約４μｍにすることができる。その結果、第３絶縁膜５は第１絶縁膜３より厚い膜となる。   The third insulating film 5 is a film in which oxide films formed on the opposing side walls of the groove 13 are integrated. Accordingly, the thickness is about twice that of the oxide film formed on one surface. For example, when the thickness of the first insulating film 3 is 2 μm, the thickness of the third insulating film 5 can be about 4 μm. As a result, the third insulating film 5 is thicker than the first insulating film 3.

図３（ｄ）はステップＳ３の素子回路形成工程に対応する図である。図３（ｄ）に示すように、第１絶縁膜３上に素子回路８を形成する。素子は集積回路でもよく、センサー回路でも良い。各種の機能を有する回路を形成することができる。配線９と絶縁層１０とを積層して形成し、絶縁層１０にビア配線１１を形成する。配線９、絶縁層１０、ビア配線１１を形成する各工程を順次繰り返して素子回路８を形成する。   FIG. 3D is a diagram corresponding to the element circuit formation step of step S3. As shown in FIG. 3D, the element circuit 8 is formed on the first insulating film 3. The element may be an integrated circuit or a sensor circuit. Circuits having various functions can be formed. The wiring 9 and the insulating layer 10 are stacked and formed, and the via wiring 11 is formed in the insulating layer 10. The element circuit 8 is formed by sequentially repeating the steps of forming the wiring 9, the insulating layer 10, and the via wiring 11.

図３（ｅ）はステップＳ４の支持部材設置工程に対応する図である。図３（ｅ）に示すように、素子回路８の形成面に接着剤等を介して支持部材としてのガラスサポートウェハー１５を貼り付ける。このガラスサポートウェハー１５が薄く加工される基板２を補強することにより、その後の薄形加工以降の工程流動における割れの防止、流動性を確保するものである。ガラスは後の工程で加熱を伴う可能性があるため、基板２と線膨張係数が近いものが望ましい。例えば、耐熱ガラス、石英ガラス等を用いることができる。   FIG. 3E is a diagram corresponding to the support member installation step of step S4. As shown in FIG. 3E, a glass support wafer 15 as a support member is attached to the formation surface of the element circuit 8 via an adhesive or the like. By reinforcing the substrate 2 on which the glass support wafer 15 is thinly processed, it is possible to prevent cracking and fluidity in the process flow after the subsequent thin processing. Since glass may be heated in a later step, glass having a linear expansion coefficient close to that of the substrate 2 is desirable. For example, heat resistant glass or quartz glass can be used.

図３（ｆ）〜図４（ａ）はステップＳ５の絶縁膜形成工程に対応する図である。図３（ｆ）に示すように、基板２の第２面２ｂ側をバックグラインドホイールを用いて裏面研削する。裏面研削はバックグラインドとも称す。基板２の厚みは特に限定されないが、本実施形態では例えば、基板２を５０〜１００μｍ厚程度まで薄肉化する。バックグラインドした面については例えば、ドライエッチング、スピンエッチング、ポリッシュ等の方法により、バックグラインドで形成されたシリコンの破砕層を取り除いてもよい。   FIG. 3F to FIG. 4A are diagrams corresponding to the insulating film forming step in step S5. As shown in FIG. 3 (f), the second surface 2b side of the substrate 2 is back-ground using a back grind wheel. Back grinding is also called back grinding. Although the thickness of the board | substrate 2 is not specifically limited, In this embodiment, the board | substrate 2 is thinned to about 50-100 micrometers thickness, for example. For the back-ground surface, for example, the silicon shatter layer formed by back-grinding may be removed by a method such as dry etching, spin etching, or polishing.

図４（ａ）に示すように、続いて、第２面２ｂに第２絶縁膜４を形成する。この第２絶縁膜４は、ＣＶＤ法を用いてＳｉＯ2、ＳｉＮ等の無機膜を形成してもよく、樹脂材料を塗布してもよい。樹脂材料による成膜はスピンコーティング法、スプレイコーティング法、印刷法等により行う。第２絶縁膜４の膜厚は、３μｍ以上形成する。第２絶縁膜４の膜厚は１０μｍ以上が寄生容量低減の観点で望ましい。今回はＣＶＤ法によりＳｉＯ2の膜を成膜した。 Next, as shown in FIG. 4A, a second insulating film 4 is formed on the second surface 2b. As the second insulating film 4, an inorganic film such as SiO 2 or SiN may be formed using a CVD method, or a resin material may be applied. Film formation with a resin material is performed by spin coating, spray coating, printing, or the like. The film thickness of the second insulating film 4 is 3 μm or more. The thickness of the second insulating film 4 is desirably 10 μm or more from the viewpoint of reducing parasitic capacitance. This time, a SiO 2 film was formed by the CVD method.

図４（ｂ）はステップＳ６のビアホール形成工程に対応する図である。図４（ｂ）に示すように、第３絶縁膜５の内側にビアホール２ｃを形成する。第２面２ｂ側より第３絶縁膜５の内側の基板２の部分にビアホール２ｃを形成する。まず、基板２にレジスト等のマスクとなる材料を塗布し固化させて膜を形成する。次に、ビアホール２ｃの形状に露光した後にエッチングしてマスクを形成する。続いて、基板２をエッチングすることによりビアホール２ｃの形状に第２絶縁膜４、シリコン、第１絶縁膜３をこの順に除去する。第２絶縁膜４及び第１絶縁膜３はドライエッチングにより除去する。エッチング装置は酸化膜エッチャーを使用し、エッチングプロセスガスとしては、Ｃ2Ｆ6、ＣＦ4、ＣＨＦ3を用いる。第３絶縁膜５に囲まれた場所のシリコンをエッチングして除去する方法はステップＳ１の溝部形成工程で溝部１３を形成するときに用いた方法と同様の方法を用いる。次に、ビアホール２ｃを形成した後でマスクを除去する。 FIG. 4B is a diagram corresponding to the via hole forming step of step S6. As shown in FIG. 4B, a via hole 2 c is formed inside the third insulating film 5. A via hole 2c is formed in the portion of the substrate 2 inside the third insulating film 5 from the second surface 2b side. First, a material that becomes a mask such as a resist is applied to the substrate 2 and solidified to form a film. Next, after exposing to the shape of the via hole 2c, etching is performed to form a mask. Subsequently, by etching the substrate 2, the second insulating film 4, silicon, and the first insulating film 3 are removed in this order in the shape of the via hole 2c. The second insulating film 4 and the first insulating film 3 are removed by dry etching. The etching apparatus uses an oxide film etcher, and C 2 F 6 , CF 4 , and CHF 3 are used as etching process gases. The method for removing the silicon surrounded by the third insulating film 5 by etching is the same as the method used when forming the groove 13 in the groove forming process of step S1. Next, after the via hole 2c is formed, the mask is removed.

第２絶縁膜４を形成する工程とステップＳ６のビアホール形成工程の順番は変えても良い。先に、ビアホール２ｃを形成しビアホール２ｃにおける第１絶縁膜３を除去した後、第２絶縁膜４の形成を行なってもよい。その場合、第２絶縁膜４の膜形成後、ビアホール２ｃの内部にも第２絶縁膜４が付着している可能性があるため、再度、絶縁膜除去工程を追加するのが望ましい。   The order of the process of forming the second insulating film 4 and the via hole forming process of step S6 may be changed. First, after forming the via hole 2c and removing the first insulating film 3 in the via hole 2c, the second insulating film 4 may be formed. In this case, since the second insulating film 4 may be attached to the inside of the via hole 2c after the formation of the second insulating film 4, it is desirable to add an insulating film removing process again.

図４（ｃ）〜図４（ｄ）はステップＳ７の導電体形成工程に対応する図である。図４（ｃ）に示すように、ビアホール２ｃの開口に臨まれている素子回路８の配線９と、第３絶縁膜５の内壁と第２絶縁膜４上にバリア膜６を形成する。バリア膜６はバリア層とシード層とからなっている。シード層は次工程のめっき工程を生産性良く行うための層である。まず、バリア層を形成し、その後、シード層を形成する。シード層の材料は、例えば、Ｃｕを用いることができる。これらの工程はスパッタ、ＣＶＤで形成することができる。膜厚は特に限定されないが、本実施形態では例えば、バリア層にＴｉＷを１０〜１００ｎｍの厚さに形成し、シード層にＣｕを１０〜３００ｎｍの厚さに形成した。   FIG. 4C to FIG. 4D are diagrams corresponding to the conductor forming step in step S7. As shown in FIG. 4C, a barrier film 6 is formed on the wiring 9 of the element circuit 8 facing the opening of the via hole 2 c, the inner wall of the third insulating film 5, and the second insulating film 4. The barrier film 6 includes a barrier layer and a seed layer. The seed layer is a layer for performing the next plating step with high productivity. First, a barrier layer is formed, and then a seed layer is formed. For example, Cu can be used as the material of the seed layer. These steps can be formed by sputtering or CVD. Although the film thickness is not particularly limited, in this embodiment, for example, TiW is formed to a thickness of 10 to 100 nm in the barrier layer, and Cu is formed to a thickness of 10 to 300 nm in the seed layer.

尚、素子回路８の配線９に形成された自然酸化膜を除去する目的で、バリア膜６を形成する前に逆スパッタを行ってもよい。逆スパッタの処理量はたとえばＳｉＯ2換算で３００ｎｍエッチング相当である。 Note that reverse sputtering may be performed before the barrier film 6 is formed for the purpose of removing the natural oxide film formed on the wiring 9 of the element circuit 8. The processing amount of reverse sputtering is equivalent to 300 nm etching in terms of SiO 2, for example.

図４（ｄ）に示すように、ビアホール２ｃへ導電体７を充填して埋め込む埋め込み形成を行う。まず、バリア膜６上にレジスト等のマスクとなる材料を塗布し固化させて膜を形成する。次に、所定の形状に露光した後にエッチングしてマスクを形成する。次に、基板２をめっき浴に浸漬してバリア膜６に通電することにより、ビアホール２ｃ内を電気めっきして導電体７で充填する。続いて、マスクを剥離する。   As shown in FIG. 4D, the via hole 2c is filled with the conductor 7 and embedded. First, a material such as a resist is applied onto the barrier film 6 and solidified to form a film. Next, after exposure to a predetermined shape, etching is performed to form a mask. Next, the substrate 2 is immersed in a plating bath and the barrier film 6 is energized, whereby the via hole 2 c is electroplated and filled with the conductor 7. Subsequently, the mask is peeled off.

図４（ｅ）及び図４（ｆ）はステップＳ８の端子形成工程に対応する図である。図４（ｅ）及び図４（ｆ）に示すように、導電体７と接続する端子１２を形成する。まず、バリア膜６上にレジスト等のマスクとなる材料を塗布し固化させて膜を形成する。次に、所定の形状に露光した後にエッチングしてマスクを形成する。次に、基板２をめっき浴に浸漬してバリア膜６に通電することにより、端子１２や配線１２ａを電気めっきして形成する。続いて、マスクを剥離する。次に、導電体７、端子１２及び配線１２ａをマスクにしてバリア膜６をエッチングして除去する。または、前記工法にて端子の一部を形成した後、無電解めっき浴に浸漬することにより、端子１２や配線１２ａの最表面に金属形成して端子にしても良い。   FIG. 4E and FIG. 4F are diagrams corresponding to the terminal formation step of step S8. As shown in FIGS. 4E and 4F, a terminal 12 connected to the conductor 7 is formed. First, a material such as a resist is applied onto the barrier film 6 and solidified to form a film. Next, after exposure to a predetermined shape, etching is performed to form a mask. Next, by immersing the substrate 2 in a plating bath and energizing the barrier film 6, the terminals 12 and the wirings 12a are formed by electroplating. Subsequently, the mask is peeled off. Next, the barrier film 6 is removed by etching using the conductor 7, the terminal 12 and the wiring 12a as a mask. Or after forming a part of terminal by the said construction method, by immersing in an electroless-plating bath, metal may be formed in the outermost surface of the terminal 12 or the wiring 12a, and it may be set as a terminal.

端子１２の厚みは特に限定されないが、本実施形態では、例えば６μｍとした。本実施形態では例えば、端子１２の材料にＣｕを用いている。端子１２の最表面にはＳｎＡｇ等の低融点金属やＡｕ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ等の貴金属の膜を積層してもよい。また、端子１２は導電体７の直上にあっても良い。尚、ステップＳ７の導電体形成工程におけるビアホール２ｃの導電体７の充填とステップＳ８の端子形成工程における端子１２を形成する工程は別々の工程で形成した。導電体７と端子１２とのめっき工程は同時に行っても良い。さらに、生産性良く形成することができる。   The thickness of the terminal 12 is not particularly limited, but is set to 6 μm, for example, in the present embodiment. In this embodiment, for example, Cu is used as the material of the terminal 12. A film of a low melting point metal such as SnAg or a noble metal such as Au, Ni / Au, Ni / Pd / Au may be laminated on the outermost surface of the terminal 12. Further, the terminal 12 may be directly above the conductor 7. The step of filling the conductor 7 in the via hole 2c in the step of forming the conductor in step S7 and the step of forming the terminal 12 in the step of forming the terminal in step S8 were performed in separate steps. You may perform the plating process of the conductor 7 and the terminal 12 simultaneously. Further, it can be formed with high productivity.

最後に、ステップＳ９は支持部材除去工程において、基板２を支持しているガラスサポートウェハー１５を剥離する。以上の製造工程にて配線基板が完成する。   Finally, in step S9, the glass support wafer 15 supporting the substrate 2 is peeled off in the support member removing process. The wiring board is completed by the above manufacturing process.

上述したように、本実施形態によれば、以下の効果を有する。
（１）本実施形態によれば、基板２の第１面２ａから第２面２ｂにかけてビアホール２ｃが貫通して開口され、ビアホール２ｃに導電体７が充填されている。第１面２ａには第１絶縁膜３が設置され、ビアホール２ｃ内には第３絶縁膜５が設置されている。そして、第１絶縁膜３の厚みに比べて第３絶縁膜５の厚みが厚くなっている。従って、基板２と導電体７との間の距離が長くなっている為、基板２と導電体７との間における電気的浮遊容量を小さくすることができる。 As described above, this embodiment has the following effects.
(1) According to this embodiment, the via hole 2c is opened through the first surface 2a to the second surface 2b of the substrate 2, and the via hole 2c is filled with the conductor 7. A first insulating film 3 is provided on the first surface 2a, and a third insulating film 5 is provided in the via hole 2c. The thickness of the third insulating film 5 is thicker than the thickness of the first insulating film 3. Therefore, since the distance between the substrate 2 and the conductor 7 is long, the electric stray capacitance between the substrate 2 and the conductor 7 can be reduced.

（２）本実施形態によれば、ステップＳ１の溝部形成工程において、基板２の第１面２ａから平面視が閉曲線となる溝部１３を形成している。ステップＳ２の熱酸化工程では第１面２ａと溝部１３内の面とを熱酸化して第１絶縁膜３及び第３絶縁膜５を形成している。溝部１３は一対の壁が対向している。そして、溝部１３の壁を熱酸化するとき、酸素分子が壁に入り込むことにより壁が膨張する。これにより、溝部１３が第３絶縁膜５により充填される。従って、第１絶縁膜３に比べて第３絶縁膜５を厚く形成することができる。その結果、基板２と導電体７との間の距離が長くなっている為、基板２と導電体７との間における電気的浮遊容量を小さくすることができる。   (2) According to the present embodiment, in the groove part forming step of step S1, the groove part 13 having a closed curve in plan view is formed from the first surface 2a of the substrate 2. In the thermal oxidation process of step S2, the first insulating film 3 and the third insulating film 5 are formed by thermally oxidizing the first surface 2a and the surface in the groove 13. The groove 13 has a pair of walls facing each other. And when the wall of the groove part 13 is thermally oxidized, the wall expands as oxygen molecules enter the wall. As a result, the groove 13 is filled with the third insulating film 5. Therefore, the third insulating film 5 can be formed thicker than the first insulating film 3. As a result, since the distance between the substrate 2 and the conductor 7 is increased, the electric stray capacitance between the substrate 2 and the conductor 7 can be reduced.

（３）本実施形態によれば、ステップＳ５の絶縁膜形成工程にて基板２を研削して薄くしている。従って、素子回路８が形成された薄い基板２にすることができる。   (3) According to the present embodiment, the substrate 2 is ground and thinned in the insulating film forming step of step S5. Therefore, the thin substrate 2 on which the element circuit 8 is formed can be obtained.

（４）本実施形態によれば、第２面２ｂに導電体７に接続された端子１２が形成されている。従って、端子１２を用いて第２面２ｂから外部接続し易くすることができる。   (4) According to this embodiment, the terminal 12 connected to the conductor 7 is formed on the second surface 2b. Therefore, it is possible to facilitate external connection from the second surface 2b using the terminal 12.

（５）本実施形態によれば、第１面２ａにガラスサポートウェハー１５を貼り付けている。従って、基板２を薄くする加工及び薄くした後の加工における作業性を向上することができる。   (5) According to this embodiment, the glass support wafer 15 is bonded to the first surface 2a. Therefore, the workability in the processing for thinning the substrate 2 and the processing after the thinning can be improved.

（６）本実施形態によれば、溝部１３は平面視で円環状に形成されている。これにより、第３絶縁膜５は円環状に形成され、導電体７は円柱状になる。導電体７が円柱状以外の形であるときに比べて、導電体７の表面積を小さくすることができる。そして、基板２と導電体７とが接する面の面積が狭い程電気的浮遊容量が小さくなる。従って、基板２と導電体７との間における電気的浮遊容量を小さくすることができる。   (6) According to this embodiment, the groove part 13 is formed in the annular | circular shape by planar view. Thereby, the 3rd insulating film 5 is formed in an annular | circular shape, and the conductor 7 becomes a column shape. Compared with the case where the conductor 7 has a shape other than the columnar shape, the surface area of the conductor 7 can be reduced. The smaller the area of the surface where the substrate 2 and the conductor 7 are in contact with each other, the smaller the electric stray capacitance. Therefore, the electric stray capacitance between the substrate 2 and the conductor 7 can be reduced.

（７）本実施形態によれば、第１絶縁膜３及び第３絶縁膜５はシリコンの熱酸化膜を含んでいる。シリコンの熱酸化膜は組織が緻密であり、絶縁性の高い膜となっている。従って、第１絶縁膜３及び第３絶縁膜５は電流がリークし難い絶縁膜とすることができる。   (7) According to the present embodiment, the first insulating film 3 and the third insulating film 5 include a thermal oxide film of silicon. The thermal oxide film of silicon has a dense structure and is a highly insulating film. Therefore, the first insulating film 3 and the third insulating film 5 can be insulating films in which current does not easily leak.

（第２の実施形態）
本実施形態では、特徴的な配線基板上に設置された赤外線検出素子とその赤外線検出素子が配列する赤外線センサーの例について、図５に従って説明する。尚、第１の実施形態と同じ点については説明を省略する。 (Second Embodiment)
In the present embodiment, an example of an infrared detection element installed on a characteristic wiring board and an infrared sensor in which the infrared detection element is arranged will be described with reference to FIG. Note that description of the same points as in the first embodiment is omitted.

（赤外線センサー）
図５（ａ）は、赤外線センサーの構成を示す模式側断面図である。図５（ａ）に示すように、赤外線センサー１７はセンサーアレイ１８、回路基板１９、ベース基板２０が上側からこの順に重ねて配置されている。センサーアレイ１８は赤外線検出素子２１が格子状に配置された基板２を備えている。照射された赤外線を赤外線検出素子２１が検出し、センサーアレイ１８が回路基板１９に出力する。回路基板１９は制御回路２２を備え、制御回路２２は赤外線検出素子２１を駆動する。そして、赤外線検出素子２１が検出した個々の信号を制御回路２２が処理して映像信号を生成しベース基板２０に出力する。ベース基板２０はインターフェイス回路２３を備え、外部へ出力する出力信号を生成して外部機器へ出力する。つまり、赤外線センサー１７は赤外線の分布を映像信号にして出力する赤外線カメラとなっている。 (Infrared sensor)
FIG. 5A is a schematic side sectional view showing the configuration of the infrared sensor. As shown in FIG. 5A, the infrared sensor 17 includes a sensor array 18, a circuit board 19, and a base board 20 that are stacked in this order from the top. The sensor array 18 includes a substrate 2 on which infrared detection elements 21 are arranged in a grid pattern. The irradiated infrared ray is detected by the infrared detection element 21, and the sensor array 18 outputs it to the circuit board 19. The circuit board 19 includes a control circuit 22, and the control circuit 22 drives the infrared detection element 21. Then, each signal detected by the infrared detecting element 21 is processed by the control circuit 22 to generate a video signal and output it to the base substrate 20. The base substrate 20 includes an interface circuit 23, generates an output signal to be output to the outside, and outputs the output signal to an external device. That is, the infrared sensor 17 is an infrared camera that outputs an infrared distribution as a video signal.

図５（ｂ）はセンサーアレイの構成を示す要部模式側断面図である。図５（ｂ）に示すように、センサーアレイ１８は基板２を備え、基板２上には赤外線検出素子２１が搭載されている。基板２は第１の実施形態に記載された基板２と同様の形態となっている。つまり、基板２にはビアホール２ｃが形成されており、基板２の第１面２ａには第１絶縁膜３が形成されている。ビアホール２ｃ内の面には、第３絶縁膜５が形成されている。第１絶縁膜３及び第３絶縁膜５は熱酸化により形成され、第３絶縁膜５は第１絶縁膜３より厚い膜となっている。また、基板２の第２面２ｂには第２絶縁膜４が設けられている。そして、ビアホール２ｃとビアホール２ｃ内に設けられた導電体７とにより、貫通電極２ｄが構成されている。   FIG. 5B is a schematic cross-sectional side view of an essential part showing the configuration of the sensor array. As shown in FIG. 5B, the sensor array 18 includes a substrate 2, and an infrared detection element 21 is mounted on the substrate 2. The substrate 2 has the same form as the substrate 2 described in the first embodiment. That is, the via hole 2 c is formed in the substrate 2, and the first insulating film 3 is formed on the first surface 2 a of the substrate 2. A third insulating film 5 is formed on the surface in the via hole 2c. The first insulating film 3 and the third insulating film 5 are formed by thermal oxidation, and the third insulating film 5 is thicker than the first insulating film 3. A second insulating film 4 is provided on the second surface 2 b of the substrate 2. The through electrode 2d is configured by the via hole 2c and the conductor 7 provided in the via hole 2c.

第１絶縁膜３上には下部電極２４が設置され、下部電極２４に重ねて焦電体２５が設置されている。さらに、焦電体２５上には上部電極２６が設置されている。下部電極２４、焦電体２５、上部電極２６等によりキャパシター２７が構成され、キャパシター２７は温度に基づいて分極量が変化する。   A lower electrode 24 is disposed on the first insulating film 3, and a pyroelectric body 25 is disposed on the lower electrode 24. Further, an upper electrode 26 is provided on the pyroelectric body 25. A capacitor 27 is constituted by the lower electrode 24, the pyroelectric body 25, the upper electrode 26, etc., and the polarization amount of the capacitor 27 changes based on the temperature.

キャパシター２７を覆って第４絶縁膜２８が設置されている。第４絶縁膜２８には下部電極２４に通ずる第１コンタクトホール２９と、上部電極２６に通ずる第２コンタクトホール３０とが形成されている。第１絶縁膜３及び第４絶縁膜２８上には第１配線３３及び配線としての第２配線３４が設置されている。第１配線３３は第１コンタクトホール２９を通じて下部電極２４に接続されている。同様に、第２配線３４は第２コンタクトホール３０を通じて上部電極２６に接続されている。   A fourth insulating film 28 is provided so as to cover the capacitor 27. A first contact hole 29 that communicates with the lower electrode 24 and a second contact hole 30 that communicates with the upper electrode 26 are formed in the fourth insulating film 28. On the 1st insulating film 3 and the 4th insulating film 28, the 1st wiring 33 and the 2nd wiring 34 as wiring are installed. The first wiring 33 is connected to the lower electrode 24 through the first contact hole 29. Similarly, the second wiring 34 is connected to the upper electrode 26 through the second contact hole 30.

第２配線３４は導電体７と接続されている。第２面２ｂには端子１２が配置され、端子１２は配線１２ａにより導電体７と接続されている。さらに、端子１２上にはバンプ３５が設置されている。バンプ３５は樹脂からなる凸部の表面に金属膜が配置され、当該金属膜は端子１２と電気的に接続されている。回路基板１９においてバンプ３５と対向する場所には配線３６が設置され、バンプ３５は配線３６に押圧されている。これにより、バンプ３５は配線３６と電気的に接続される。配線３６は制御回路２２と接続されている。従って、上部電極２６は第２配線３４、導電体７、配線１２ａ、端子１２、バンプ３５、配線３６を介して制御回路２２と接続されている。   The second wiring 34 is connected to the conductor 7. A terminal 12 is disposed on the second surface 2b, and the terminal 12 is connected to the conductor 7 by a wiring 12a. Further, bumps 35 are provided on the terminals 12. The bump 35 has a metal film disposed on the surface of a convex portion made of resin, and the metal film is electrically connected to the terminal 12. In the circuit board 19, wirings 36 are installed at positions facing the bumps 35, and the bumps 35 are pressed against the wirings 36. Thereby, the bump 35 is electrically connected to the wiring 36. The wiring 36 is connected to the control circuit 22. Therefore, the upper electrode 26 is connected to the control circuit 22 via the second wiring 34, the conductor 7, the wiring 12 a, the terminal 12, the bump 35, and the wiring 36.

同様に、下部電極２４も第１配線３３、図示しない貫通電極や配線を介して制御回路２２と接続されている。当該貫通電極は貫通電極２ｄと同様の構造となっている。これにより、制御回路２２はキャパシター２７の下部電極２４及び上部電極２６と接続されているので分極量を検出してキャパシター２７の温度を推定することができる。キャパシター２７に照射される赤外線の量とキャパシター２７の温度とは相関があるので、キャパシター２７の温度から制御回路２２はキャパシター２７に照射される赤外線の量を推定する。尚、貫通電極２ｄの製造工程の順番は第１の実施形態と同様の順番にて行い、赤外線検出素子２１の製造方法は公知であり、説明は省略する。   Similarly, the lower electrode 24 is also connected to the control circuit 22 via the first wiring 33, a through electrode or wiring (not shown). The through electrode has the same structure as the through electrode 2d. Thus, since the control circuit 22 is connected to the lower electrode 24 and the upper electrode 26 of the capacitor 27, the temperature of the capacitor 27 can be estimated by detecting the amount of polarization. Since there is a correlation between the amount of infrared rays irradiated to the capacitor 27 and the temperature of the capacitor 27, the control circuit 22 estimates the amount of infrared rays irradiated to the capacitor 27 from the temperature of the capacitor 27. In addition, the order of the manufacturing process of the penetration electrode 2d is performed in the same order as in the first embodiment, and the manufacturing method of the infrared detection element 21 is publicly known, and the description is omitted.

上述したように、本実施形態によれば、以下の効果を有する。
（１）本実施形態によれば、第１絶縁膜３の厚みに比べて第３絶縁膜５の厚みが厚くなっている。従って、基板２と導電体７との間の距離が長くなっている為、基板２と導電体７との間における電気的浮遊容量が小さくなっている。その結果、赤外線センサー１７は、赤外線検出素子２１が出力する信号の高周波成分を減衰させずに出力することができる。 As described above, this embodiment has the following effects.
(1) According to the present embodiment, the third insulating film 5 is thicker than the first insulating film 3. Therefore, since the distance between the substrate 2 and the conductor 7 is long, the electric stray capacitance between the substrate 2 and the conductor 7 is small. As a result, the infrared sensor 17 can output the high-frequency component of the signal output from the infrared detection element 21 without being attenuated.

（２）本実施形態によれば、貫通電極２ｄの製造工程の順番は第１の実施形態と同様の順番にて行っている。従って、赤外線検出素子２１を形成した後に貫通電極２ｄを形成している。赤外線検出素子２１の製造工程には７００℃以上の加熱が必要になる。ビアファースト工法では赤外線検出素子２１を形成する前にビアホール２ｃ内に導電体７を埋め込む。このとき、導電体７の材料には７００℃以上の熱により拡散しづらく、尚かつ赤外線検出素子２１を汚染しない材料を採用する必要がある。これに対して、導電体７の材料は一般的にはタングステン等の高融点材料が使用されるが、ビアホール２ｃ内を総てＣＶＤ法にて高融点材料を充填するのは生産性が悪い。これに比べて、本実施形態の方法では赤外線検出素子２１を形成した後に貫通電極２ｄを形成する為、生産性良く貫通電極２ｄを形成することができる。   (2) According to this embodiment, the order of the manufacturing process of the penetration electrode 2d is performed in the same order as in the first embodiment. Therefore, the through electrode 2d is formed after the infrared detection element 21 is formed. The manufacturing process of the infrared detecting element 21 requires heating at 700 ° C. or higher. In the via first method, the conductor 7 is embedded in the via hole 2c before the infrared detection element 21 is formed. At this time, it is necessary to employ a material that does not easily diffuse due to heat of 700 ° C. or higher and that does not contaminate the infrared detection element 21 as the material of the conductor 7. On the other hand, the conductor 7 is generally made of a high melting point material such as tungsten, but filling the via hole 2c with the high melting point material by the CVD method is inferior in productivity. In contrast, in the method of this embodiment, since the through electrode 2d is formed after the infrared detection element 21 is formed, the through electrode 2d can be formed with high productivity.

尚、本実施形態は上述した実施形態に限定されるものではなく、種々の変更や改良を加えることも可能である。例えば上記実施形態で例示した各構成要素の形状、寸法、個数、設置位置等に関する具体的な記載は、適宜変更が可能である。変形例を以下に述べる。
（変形例１）
前記第１の実施形態では、溝部１３の平面視の形状を円環状にして貫通電極２ｄの断面形状を円形にした。溝部１３の及び貫通電極２ｄの形状はこれに限らず他の形状でもよい。例えば、貫通電極２ｄの断面形状は三角形、四角形、等の多角形でも良く、楕円形、長方形等の各種の形状を採用してもよい。基板２上に配線を設計するときにレイアウトを設計し易い形状にすることができる。 In addition, this embodiment is not limited to embodiment mentioned above, A various change and improvement can also be added. For example, specific descriptions regarding the shape, size, number, installation position, and the like of each component illustrated in the above embodiment can be changed as appropriate. A modification will be described below.
(Modification 1)
In the first embodiment, the shape of the groove 13 in plan view is circular, and the cross-sectional shape of the through electrode 2d is circular. The shape of the groove 13 and the through electrode 2d is not limited to this, and may be other shapes. For example, the cross-sectional shape of the through electrode 2d may be a polygon such as a triangle or a quadrangle, and various shapes such as an ellipse or a rectangle may be employed. When designing the wiring on the substrate 2, it is possible to make the layout easy to design.

（変形例２）
前記第１の実施形態では、ステップＳ１の溝部形成工程にてフォトリソグラフィ法及びエッチング法を用いたが、他の方法を用いても良い。例えば、レーザー光を照射してシリコンを改質する方法や、研削して形成する方法等を用いても良い。生産性良く形成できる方法を採用しても良い。 (Modification 2)
In the first embodiment, the photolithography method and the etching method are used in the groove forming process in step S1, but other methods may be used. For example, a method of modifying silicon by irradiating laser light, a method of forming by grinding, or the like may be used. A method that can be formed with high productivity may be employed.

（変形例３）
前記第１の実施形態では、ステップＳ９の支持部材除去工程を行ったが、ガラスサポートウェハー１５が接着された状態のまま完成としても良い。製品の要求仕様に合わせた製造工程にしても良い。 (Modification 3)
In the first embodiment, the support member removing process of step S9 is performed. However, the glass support wafer 15 may be completed while being bonded. The manufacturing process may be adapted to the required specifications of the product.

（変形例４）
前記第１の実施形態では、樹脂からなる凸部の表面に金属膜が配置されたバンプ３５を介して導電体７と配線３６とを電気的に接続した。バンプは他の形態でも良い。図６は貫通電極とバンプの構造を示す模式側断面図である。図６に示すように、センサーアレイ３７の導電体７を覆って端子３８が形成されている。そして、端子３８と対向する場所には配線３６が設置され、配線３６上にはバンプ３９が設置されている。さらに、バンプ３９は端子３８と電気的に接続されている。導電体７に銅を用い、端子３８はニッケル金属と金とが積層された膜やすずと銀とを主成分とする合金等の膜を採用することができる。バンプ３９は金をメッキにて円錐形に形成したものが好ましく、電気抵抗を小さくすることができる。このような形態にすることにより、生産性良く実装し電気的な接続をとることができる。 (Modification 4)
In the first embodiment, the conductor 7 and the wiring 36 are electrically connected via the bump 35 in which the metal film is disposed on the surface of the convex portion made of resin. The bump may have other forms. FIG. 6 is a schematic side sectional view showing the structure of the through electrode and the bump. As shown in FIG. 6, terminals 38 are formed so as to cover the conductors 7 of the sensor array 37. A wiring 36 is installed at a location facing the terminal 38, and a bump 39 is installed on the wiring 36. Further, the bump 39 is electrically connected to the terminal 38. Copper may be used for the conductor 7, and the terminal 38 may be a film of nickel metal and gold laminated or a film of an alloy or the like mainly composed of silver. The bump 39 is preferably made of gold plated in a conical shape, and the electrical resistance can be reduced. By adopting such a configuration, it is possible to mount with good productivity and establish an electrical connection.

２…基板、２ａ…第１面、２ｂ…第２面、２ｃ…ビアホール、３…絶縁膜としての第１絶縁膜、４…絶縁膜としての第２絶縁膜、５…絶縁膜としての第３絶縁膜、７…導電体、１２…端子、１３…溝部、１５…支持部材としてのガラスサポートウェハー、１７…赤外線センサー、２１…赤外線検出素子、３４…配線としての第２配線。   DESCRIPTION OF SYMBOLS 2 ... Board | substrate, 2a ... 1st surface, 2b ... 2nd surface, 2c ... Via hole, 3 ... 1st insulating film as an insulating film, 4 ... 2nd insulating film as an insulating film, 5 ... 3rd as an insulating film Insulating film, 7 ... conductor, 12 ... terminal, 13 ... groove, 15 ... glass support wafer as support member, 17 ... infrared sensor, 21 ... infrared detector, 34 ... second wiring as wiring.

Claims (7)

第１面と前記第１面と対向する第２面とを貫通して開口するビアホールを有する基板と、
前記基板の前記第１面と前記ビアホール内の面とに設置され熱酸化膜を含む絶縁膜と、
前記ビアホール内で前記絶縁膜に囲まれた導電体と、を有し、
前記第１面における前記絶縁膜の厚みに比べて前記ビアホール内における前記絶縁膜の厚みが厚いことを特徴とする配線基板。 A substrate having a via hole that opens through a first surface and a second surface opposite to the first surface;
An insulating film including a thermal oxide film installed on the first surface of the substrate and the surface in the via hole;
A conductor surrounded by the insulating film in the via hole,
The wiring board according to claim 1, wherein a thickness of the insulating film in the via hole is larger than a thickness of the insulating film on the first surface. 第１面と前記第１面と対向する第２面とを貫通して開口するビアホールを有する基板と、
前記基板の前記第１面と前記ビアホール内の面とに設置され熱酸化膜を含む絶縁膜と、
前記ビアホール内で前記絶縁膜に囲まれた導電体と、
前記導電体に接続され前記絶縁膜を介して前記第１面に設けられた配線と、
前記配線と電気的に接続された赤外線検出素子と、を有し、
前記第１面における前記絶縁膜の厚みに比べて前記ビアホール内における前記絶縁膜の厚みが厚いことを特徴とする赤外線センサー。 A substrate having a via hole that opens through a first surface and a second surface opposite to the first surface;
An insulating film including a thermal oxide film installed on the first surface of the substrate and the surface in the via hole;
A conductor surrounded by the insulating film in the via hole;
A wiring connected to the conductor and provided on the first surface via the insulating film;
An infrared detection element electrically connected to the wiring,
The infrared sensor according to claim 1, wherein the thickness of the insulating film in the via hole is larger than the thickness of the insulating film on the first surface. 基板の第１面に平面視が閉曲線となる溝部を形成する溝部形成工程と、
前記第１面と前記溝部内の面とを熱酸化して絶縁膜を形成する熱酸化工程と、
前記第１面に素子回路を形成する素子回路形成工程と、
前記絶縁膜に囲まれた場所にビアホールを形成するビアホール形成工程と、
前記基板の前記第１面と対向する第２面から前記第１面まで前記ビアホールに導電体を埋め込み形成する導電体形成工程と、を有し、
前記熱酸化工程では熱酸化により前記溝部の壁を膨張させて前記溝部を前記絶縁膜で充填することを特徴とする貫通電極形成方法。 A groove forming step of forming a groove having a closed curve in a plan view on the first surface of the substrate;
A thermal oxidation step of thermally oxidizing the first surface and the surface in the groove to form an insulating film;
An element circuit forming step of forming an element circuit on the first surface;
A via hole forming step of forming a via hole in a place surrounded by the insulating film;
A conductor forming step of burying and forming a conductor in the via hole from the second surface facing the first surface of the substrate to the first surface;
In the thermal oxidation step, the wall of the groove is expanded by thermal oxidation, and the groove is filled with the insulating film. 請求項３に記載の貫通電極形成方法であって、
前記素子回路形成工程と前記導電体形成工程との間に行われ、前記基板の前記第２面側を研削し前記第２面に絶縁膜を形成する絶縁膜形成工程をさらに有することを特徴とする貫通電極形成方法。 It is a penetration electrode formation method according to claim 3,
The method further includes an insulating film forming step that is performed between the element circuit forming step and the conductor forming step and that forms an insulating film on the second surface by grinding the second surface side of the substrate. A through electrode forming method. 請求項３または４に記載の貫通電極形成方法であって、
前記導電体形成工程後に、前記第２面に前記導電体に接続された端子を形成する端子形成工程を有することを特徴とする貫通電極形成方法。 It is a penetration electrode formation method according to claim 3 or 4,
After the said conductor formation process, it has a terminal formation process which forms the terminal connected to the said conductor on the said 2nd surface, The penetration electrode formation method characterized by the above-mentioned. 請求項４または５に記載の貫通電極形成方法であって、
前記絶縁膜形成工程の前に行われ、支持部材を前記第１面に貼り付ける支持部材設置工程をさらに有することを特徴とする貫通電極形成方法。 It is a penetration electrode formation method according to claim 4 or 5,
A through electrode forming method, further comprising a support member installation step which is performed before the insulating film formation step and attaches a support member to the first surface. 請求項３〜６のいずれか一項に記載の貫通電極形成方法であって、
前記閉曲線は円環状であることを特徴とする貫通電極形成方法。 It is a penetration electrode formation method according to any one of claims 3 to 6,
The through electrode forming method, wherein the closed curve is annular.
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