JP2016025442A - Container for electronic component and piezoelectric oscillator - Google Patents
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Abstract
Description
本発明は電子部品用容器及び圧電発振器に関する。特に小型化が実現できる電子部品用容器及び圧電発振器に関する。 The present invention relates to an electronic component container and a piezoelectric oscillator. In particular, the present invention relates to an electronic component container and a piezoelectric oscillator that can be miniaturized.
携帯電話やパーソナルコンピュータなどの様々な電子機器には、主に周波数の選択や制御のために圧電発振器が広く使われている。そして、圧電発振器に用いられる圧電振動素子に水晶を用いた水晶発振器が広く知られており、一般的に使われている。 Piezoelectric oscillators are widely used in various electronic devices such as mobile phones and personal computers mainly for frequency selection and control. A crystal oscillator using a crystal as a piezoelectric vibration element used for a piezoelectric oscillator is widely known and is generally used.
ここで水晶発振器として、例えば特許文献１では次のようなものが開示されている。まず、凹部があるセラミックの容器がある。この凹部には水晶振動素子が収容される。そして凹部を塞ぐように蓋体が容器に接合される。蓋体にはＬＳＩチップが用いられる。 Here, as a crystal oscillator, for example, Patent Document 1 discloses the following. First, there is a ceramic container with a recess. A quartz resonator element is accommodated in the recess. And a cover body is joined to a container so that a recessed part may be plugged up. An LSI chip is used for the lid.
しかし、近年、電子機器の小型化及び高性能化が進んでおり、これに伴って圧電部品の更なる小型化が求められている。そして、用途によっては、特許文献１に記載の水晶発振器では、求められる小型化が達成できない場合があった。 However, in recent years, electronic devices have been reduced in size and performance, and accordingly, further miniaturization of piezoelectric components has been demanded. Depending on the application, the crystal oscillator described in Patent Document 1 may not achieve the required miniaturization.
このような事情に鑑みて、本発明は小型化が実現できる電子部品用容器及び圧電発振器の提供を目的とする。 In view of such circumstances, an object of the present invention is to provide an electronic component container and a piezoelectric oscillator that can be miniaturized.
本発明の第１観点の電子部品用容器は、
半導体素子と、前記半導体素子に導通する配線と、外底面と、前記外底面の反対側に形成された凹部と、を有する半導体装置と、
前記凹部の底面に形成されて、前記配線に導通する凹部電極と、
前記外底面に形成されて、前記配線に導通する外部電極と、を備えることを特徴とする。
The electronic component container according to the first aspect of the present invention comprises:
A semiconductor device comprising: a semiconductor element; a wiring conducting to the semiconductor element; an outer bottom surface; and a recess formed on the opposite side of the outer bottom surface;
A recessed electrode formed on the bottom surface of the recessed portion and conducting to the wiring;
And an external electrode formed on the outer bottom surface and conducting to the wiring.
本発明の第２観点の電子部品用容器は、第１観点の電子部品用容器において、
前記半導体装置は、一方の主面が前記外底面であって前記配線が設けられた配線層と、前記配線層の他方の主面に積層されて少なくとも前記凹部の側面を構成する半導体層と、を有する。
The electronic component container according to the second aspect of the present invention is the electronic component container according to the first aspect,
The semiconductor device has a wiring layer in which one main surface is the outer bottom surface and the wiring is provided, and a semiconductor layer that is stacked on the other main surface of the wiring layer and forms at least a side surface of the recess, Have
本発明の第３観点の電子部品用容器は、第２観点の電子部品用容器において、
前記配線層と前記凹部電極との間には前記半導体層があり、前記配線層の前記配線と前記凹部電極とを導通させる貫通電極が前記半導体層に形成される。
The electronic component container of the third aspect of the present invention is the electronic component container of the second aspect,
The semiconductor layer is provided between the wiring layer and the recessed electrode, and a through electrode that connects the wiring of the wiring layer and the recessed electrode is formed in the semiconductor layer.
本発明の第４観点の電子部品用容器は、第２観点の電子部品用容器において、
前記凹部電極の少なくとも一部は前記配線層の表面に形成される。
The electronic component container of the fourth aspect of the present invention is the electronic component container of the second aspect,
At least a part of the recessed electrode is formed on the surface of the wiring layer.
本発明の第５観点の電子部品用容器は、第４観点の電子部品用容器において、
前記凹部の底面の領域であって、少なくとも前記凹部電極が形成された領域以外の領域には、前記半導体層がある。
The electronic component container according to the fifth aspect of the present invention is the electronic component container according to the fourth aspect,
There is the semiconductor layer in a region on the bottom surface of the recess, at least in a region other than the region where the recess electrode is formed.
本発明の第１観点の圧電発振器は、
第１観点ないし第５観点のいずれか１つの電子部品用容器と、
前記電子部品用容器の前記凹部に収容されて、表面に励振電極及び前記励振電極に導通する引出電極を有する圧電振動素子と、
前記電子部品用容器に接合して前記凹部を密閉する蓋体と、
前記凹部電極と前記引出電極とに接合して、前記圧電振動素子を前記凹部の前記底面に固定させる導電性接合材と、を有し、
前記半導体装置の前記半導体素子及び前記配線と、前記圧電振動素子とによって発振回路が構成される圧電発振器。
The piezoelectric oscillator of the first aspect of the present invention is
A container for electronic components according to any one of the first aspect to the fifth aspect;
A piezoelectric vibration element housed in the recess of the electronic component container and having an excitation electrode on the surface and an extraction electrode connected to the excitation electrode;
A lid for sealing the recess by joining to the electronic component container;
A conductive bonding material that is bonded to the recess electrode and the extraction electrode and fixes the piezoelectric vibration element to the bottom surface of the recess;
A piezoelectric oscillator in which an oscillation circuit is constituted by the semiconductor element and the wiring of the semiconductor device and the piezoelectric vibration element.
本発明の第２観点の圧電発振器は、第１観点の圧電発振器において、
前記電子部品用容器が一方の主面に接合され、前記電子部品用容器の前記外部電極と導通する基板外部電極が他方の主面に形成された基板をさらに備える。
A piezoelectric oscillator according to a second aspect of the present invention is the piezoelectric oscillator according to the first aspect,
The electronic component container is further bonded to one main surface, and further includes a substrate having a substrate external electrode formed on the other main surface that is electrically connected to the external electrode of the electronic component container.
本発明の第３観点の圧電発振器は、第１観点の圧電発振器において、
前記基板の前記一方の主面に配されて前記電子部品用容器及び蓋体を覆う保護部材をさらに備える。
A piezoelectric oscillator according to a third aspect of the present invention is the piezoelectric oscillator according to the first aspect.
It further includes a protective member that is disposed on the one main surface of the substrate and covers the electronic component container and the lid.
本発明の電子部品用容器及び圧電発振器によれば、小型化が実現できる。 According to the electronic component container and the piezoelectric oscillator of the present invention, downsizing can be realized.
＜第１の実施の形態＞
本発明の第１の実施の形態である圧電発振器１００について、図１〜図３を参照して説明する。図１（ａ）は圧電発振器１００の断面図である。図１（ｂ）は、蓋体１７０を除去した状態での圧電発振器１００の平面図である。図２は、圧電発振器１００の一部である、図１（ａ）における領域Ｒ１の断面図である。図３は、圧電発振器１００の一部である、図１（ａ）における領域Ｒ２の断面図である。なお、図１（ａ）は図１（ｂ）のＡ−Ａ断面図となっている。また、図２では導電性接合材１６０が省略されている。
<First Embodiment>
A piezoelectric oscillator 100 according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1A is a cross-sectional view of the piezoelectric oscillator 100. FIG. 1B is a plan view of the piezoelectric oscillator 100 with the lid 170 removed. FIG. 2 is a cross-sectional view of the region R1 in FIG. FIG. 3 is a cross-sectional view of the region R2 in FIG. 1A is a cross-sectional view taken along the line AA of FIG. In FIG. 2, the conductive bonding material 160 is omitted.
圧電発振器１００は、電子部品用容器１１０と、圧電振動素子１５０と、蓋体１７０と、導電性接合材１６０と、を含んで構成される。ここで、電子部品用容器１１０の外底面に垂直な方向をＺ方向とし、電子部品用容器１１０から見て蓋体１７０の方向を＋Ｚ方向とする。Ｚ方向に垂直な方向の一つをＸ方向とし、Ｘ方向及びＺ方向に垂直な方向をＹ方向とする。＋Ｘ方向及び＋Ｙ方向は、図１に示される通りである。なお、図１以外の図に示されたＸ方向、Ｙ方向、及びＺ方向も、図１に示されたものと同じ方向である。 The piezoelectric oscillator 100 includes an electronic component container 110, a piezoelectric vibration element 150, a lid 170, and a conductive bonding material 160. Here, the direction perpendicular to the outer bottom surface of the electronic component container 110 is defined as the Z direction, and the direction of the lid 170 viewed from the electronic component container 110 is defined as the + Z direction. One of the directions perpendicular to the Z direction is the X direction, and the direction perpendicular to the X direction and the Z direction is the Y direction. The + X direction and the + Y direction are as shown in FIG. Note that the X direction, the Y direction, and the Z direction shown in the drawings other than FIG. 1 are the same directions as those shown in FIG.
電子部品用容器１１０は、半導体装置１１１と、凹部電極１６２と、外部電極１４０と、を含んで構成される。半導体装置１１１は、−Ｚ側の面が外底面となる。半導体装置１１１は、上方すなわち＋Ｚ側から見たとき、図１（ｂ）に示される通り、例えば矩形状となる。半導体装置１１１の外底面の反対側である＋Ｚ側には凹部１１２が形成される。凹部１１２の側面となる部分を壁部１１３と呼ぶ。半導体装置１１１には、電界効果トランジスタ等の半導体素子１２１及び半導体素子１２１に導通する配線Ｌ１２等が形成される。なお、半導体装置１１１、半導体素子１２１及び配線Ｌ１２等の詳細は後述する。 The electronic component container 110 includes a semiconductor device 111, a recessed electrode 162, and an external electrode 140. In the semiconductor device 111, the surface on the -Z side is the outer bottom surface. When viewed from above, that is, from the + Z side, the semiconductor device 111 has, for example, a rectangular shape as shown in FIG. A recess 112 is formed on the + Z side opposite to the outer bottom surface of the semiconductor device 111. A portion that becomes the side surface of the recess 112 is referred to as a wall portion 113. In the semiconductor device 111, a semiconductor element 121 such as a field effect transistor, a wiring L12 that is conductive to the semiconductor element 121, and the like are formed. Details of the semiconductor device 111, the semiconductor element 121, the wiring L12, and the like will be described later.
凹部電極１６２は、凹部１１２の底面に形成された電極である。凹部電極１６２は、図１（ｂ）に示される通り、例えば凹部１１２の底面の一端側である−Ｙ側の２つの角部にそれぞれ１つ設けられる。外部電極１４０は、半導体装置１１１の外底面に形成された電極である。外部電極１４０は、例えば半導体装置１１１の外底面の４角部に形成される。また、外部電極１４０には、ハンダボール、金（Ａｕ）バンプ又はＣｕピラー等が用いられる。 The recessed electrode 162 is an electrode formed on the bottom surface of the recessed portion 112. As shown in FIG. 1B, one recessed electrode 162 is provided, for example, at each of two corners on the −Y side, which is one end side of the bottom surface of the recessed portion 112. The external electrode 140 is an electrode formed on the outer bottom surface of the semiconductor device 111. The external electrode 140 is formed at, for example, the four corners of the outer bottom surface of the semiconductor device 111. For the external electrode 140, a solder ball, a gold (Au) bump, a Cu pillar, or the like is used.
圧電振動素子１５０は、図１（ａ）及び（ｂ）に示される通り、凹部１１２に収容され、圧電振動片１５２と、励振電極１５４と、引出電極１５６と、を含んで構成される。圧電振動片１５２は例えば矩形状である。圧電振動片１５２には圧電材料が用いられ、例えば水晶が用いられる。なお、圧電振動片１５２は、例えば音叉型など、他の形状でもよい。また、圧電振動片１５２には、タンタル酸リチウム、ニオブ酸リチウム又は圧電セラミック等が用いられてもよい。 As shown in FIGS. 1A and 1B, the piezoelectric vibration element 150 is housed in the recess 112 and includes a piezoelectric vibration piece 152, an excitation electrode 154, and an extraction electrode 156. The piezoelectric vibrating piece 152 has a rectangular shape, for example. A piezoelectric material is used for the piezoelectric vibrating piece 152, for example, quartz. The piezoelectric vibrating piece 152 may have another shape such as a tuning fork type. The piezoelectric vibrating piece 152 may be made of lithium tantalate, lithium niobate, piezoelectric ceramic, or the like.
励振電極１５４は、圧電振動片１５２に例えば２つ設けられる。一方の励振電極１５４は圧電振動片１５２の＋Ｚ側の主面に設けられ、他方の励振電極１５４は圧電振動片１５２の−Ｚ側の主面に設けられる。そして、２つの励振電極１５４は、圧電振動片１５２を挟んで互いに対向するように配置される。 For example, two excitation electrodes 154 are provided on the piezoelectric vibrating piece 152. One excitation electrode 154 is provided on the + Z side main surface of the piezoelectric vibrating piece 152, and the other excitation electrode 154 is provided on the −Z side main surface of the piezoelectric vibrating piece 152. The two excitation electrodes 154 are arranged to face each other with the piezoelectric vibrating piece 152 interposed therebetween.
引出電極１５６は、圧電振動片１５２に例えば２つ設けられる。具体的には、引出電極１５６は、例えば、圧電振動片１５２をＺ方向から見たとき、圧電振動片１５２の一端側である−Ｙ側の２つの角部にそれぞれ１つ設けられる。一方の引出電極１５６は、圧電振動片１５２の＋Ｚ側の主面において＋Ｚ側の励振電極１５４に導通し、圧電振動片１５２の側面を通って、圧電振動片１５２の−Ｚ側の面まで伸びる。他方の引出電極１５６は、圧電振動片１５２の−Ｚ側の主面において−Ｚ側の励振電極１５４に導通し、圧電振動片１５２の側面を通って、圧電振動片１５２の＋Ｚ側の面まで伸びる。 For example, two extraction electrodes 156 are provided on the piezoelectric vibrating piece 152. Specifically, for example, when the piezoelectric vibrating piece 152 is viewed from the Z direction, one extraction electrode 156 is provided at each of two corners on the −Y side that is one end side of the piezoelectric vibrating piece 152. One extraction electrode 156 is electrically connected to the + Z side excitation electrode 154 on the + Z side main surface of the piezoelectric vibrating piece 152, and extends to the −Z side surface of the piezoelectric vibrating piece 152 through the side surface of the piezoelectric vibrating piece 152. . The other lead electrode 156 is electrically connected to the −Z side excitation electrode 154 on the −Z side main surface of the piezoelectric vibrating piece 152, passes through the side surface of the piezoelectric vibrating piece 152, and reaches the + Z side surface of the piezoelectric vibrating piece 152. extend.
導電性接合材１６０は、圧電振動素子１５０を電子部品用容器１１０の凹部１１２の底面に固定させると共に、引出電極１５６を凹部電極１６２に導通させる。具体的には、導電性接合材１６０は、２つの凹部電極１６２のそれぞれに配置される。そして、導電性接合材１６０の一方は、引出電極１５６の一方に接合し、導電性接合材１６０の他方は引出電極１５６の他方に接合する。導電性接合材１６０には、導電性接着剤又はＡｕバンプ等が用いられる。 The conductive bonding material 160 fixes the piezoelectric vibration element 150 to the bottom surface of the concave portion 112 of the electronic component container 110 and makes the extraction electrode 156 conductive to the concave electrode 162. Specifically, the conductive bonding material 160 is disposed on each of the two recessed electrodes 162. One of the conductive bonding materials 160 is bonded to one of the extraction electrodes 156, and the other of the conductive bonding materials 160 is bonded to the other of the extraction electrodes 156. As the conductive bonding material 160, a conductive adhesive, Au bump, or the like is used.
蓋体１７０は、例えば平面視が矩形状の平板である。蓋体１７０は、凹部１１２の壁部１１３の端面である壁部１１３の＋Ｚ側の面に接合される。これにより、圧電振動素子１５０が収容された凹部１１２が密閉される。蓋体１７０は例えば金属からなる。金属の蓋体１７０の一例として、コバールを母材として、表面にニッケル（Ｎｉ）メッキされたものを用いることができる。また、金属の蓋体１７０の壁部１１３への接合には例えばダイレクトシームを用いることができる。このとき、壁部１１３の端面には、Ａｕ等の金属膜を形成する。この壁部１１３の端面の金属膜は、スパッタ、又は、ＵＢＭ（ＵｎｄｅｒＢｕｍｐＭｅｔａｌ）の形成方法等で形成される。 The lid 170 is, for example, a flat plate having a rectangular shape in plan view. The lid 170 is joined to the + Z side surface of the wall 113 which is the end surface of the wall 113 of the recess 112. Thereby, the recess 112 in which the piezoelectric vibration element 150 is accommodated is sealed. The lid 170 is made of metal, for example. As an example of the metal lid 170, a metal whose surface is nickel (Ni) plated using Kovar as a base material can be used. For example, a direct seam can be used for joining the metal lid 170 to the wall 113. At this time, a metal film such as Au is formed on the end face of the wall 113. The metal film on the end face of the wall 113 is formed by sputtering or a UBM (Under Bump Metal) forming method.
次に、半導体装置１１１、半導体素子１２１及び配線Ｌ１２等の詳細を、図１（ａ）及び図２を参照して説明する。半導体装置１１１は、半導体素子１２１と、配線Ｌ１２等を含む配線層１２０と、半導体層１３０と、を含んで構成される。 Next, details of the semiconductor device 111, the semiconductor element 121, the wiring L12, and the like will be described with reference to FIGS. The semiconductor device 111 includes a semiconductor element 121, a wiring layer 120 including the wiring L12 and the like, and a semiconductor layer 130.
配線層１２０は、半導体装置１１１の−Ｚ側の層であって、平板状の形状である。配線層１２０の−Ｚ側の面が半導体装置１１１の外底面となる。配線層１２０の＋Ｚ側の面には半導体層１３０が積層される。配線層１２０は、図２及び図３に示される通り、例えば複数の層から形成される。すなわち、配線層１２０は、例えば、第１層Ｌ１、第２層Ｌ２、...、第（Ｎ−１）層Ｌ（Ｎ−１）、第Ｎ層ＬＮ、並びに、保護膜である第１保護膜１２８及び第２保護膜を含んで構成される。配線層１２０の詳細は後述する。なお、Ｎは２以上の自然数とする。 The wiring layer 120 is a layer on the −Z side of the semiconductor device 111 and has a flat plate shape. The surface on the −Z side of the wiring layer 120 becomes the outer bottom surface of the semiconductor device 111. A semiconductor layer 130 is stacked on the surface on the + Z side of the wiring layer 120. As shown in FIGS. 2 and 3, the wiring layer 120 is formed of, for example, a plurality of layers. That is, the wiring layer 120 is, for example, a first layer L1, a second layer L2,..., An (N−1) th layer L (N−1), an Nth layer LN, and a first protective film. A protective film 128 and a second protective film are included. Details of the wiring layer 120 will be described later. N is a natural number of 2 or more.
半導体層１３０は、配線層１２０の＋Ｚ側の全面を覆っており、半導体層１３０の＋Ｚ側に凹部１１２が形成される。凹部１１２の底面には、上記の通り、凹部電極１６２が形成される。そして、凹部電極１６２と配線層１２０とをつなぐ貫通電極１３１が、凹部１１２の底面となる半導体層１３０に、半導体層１３０を貫通して形成される。半導体層１３０には半導体が用いられる。例えば、半導体層１３０はｐ型の半導体であり、シリコン（Ｓｉ）に不純物としてホウ素（Ｂ）を用いたものが使われる。貫通電極１３１には、タングステン（Ｗ）又は銅（Ｃｕ）等が用いられる。 The semiconductor layer 130 covers the entire + Z side of the wiring layer 120, and the recess 112 is formed on the + Z side of the semiconductor layer 130. As described above, the recessed electrode 162 is formed on the bottom surface of the recessed portion 112. A through electrode 131 that connects the recessed electrode 162 and the wiring layer 120 is formed through the semiconductor layer 130 in the semiconductor layer 130 that forms the bottom surface of the recessed portion 112. A semiconductor is used for the semiconductor layer 130. For example, the semiconductor layer 130 is a p-type semiconductor, and silicon (Si) using boron (B) as an impurity is used. For the through electrode 131, tungsten (W), copper (Cu), or the like is used.
半導体素子１２１は、図２に示される通り、半導体層１３０と配線層１２０との境界領域に形成される。半導体素子１２１は、例えば電界効果トランジスタ（ＦＥＴ）の一種であるＭＯＳＦＥＴである。次にＭＯＳＦＥＴである半導体素子１２１について説明する。半導体素子１２１は、絶縁膜１２４と、ゲート電極１２３と、拡散層１２２と、を含んで構成される。 The semiconductor element 121 is formed in a boundary region between the semiconductor layer 130 and the wiring layer 120 as shown in FIG. The semiconductor element 121 is, for example, a MOSFET that is a type of field effect transistor (FET). Next, the semiconductor element 121 that is a MOSFET will be described. The semiconductor element 121 includes an insulating film 124, a gate electrode 123, and a diffusion layer 122.
絶縁膜１２４は、半導体層１３０の−Ｚ側の面、すなわち配線層１２０に対向する面に設けられ、例えば酸化ケイ素（ＳｉＯ２）からなる。ゲート電極１２３は、配線層１２０に形成され、絶縁膜１２４に接する位置に設けられる。ゲート電極１２３には、例えば高濃度に不純物が添加されたポリシリコンが用いられる。拡散層１２２は、半導体層１３０の配線層１２０に対向する領域であって、絶縁膜１２４の＋Ｚ側に設けられる。拡散層１２２は、１つのゲート電極１２３につき２つ設けられ、Ｚ方向から見たときにゲート電極１２３を挟んで互いに対向する位置に形成される。また、拡散層１２２はｎ型の半導体である。したがって、図２に示された半導体素子１２１はｎ型のＭＯＳＦＥＴである。隣接する半導体素子１２１の間には、素子分離領域１２５が設けられることで、隣接する半導体素子１２１が電気的に分離される。素子分離領域１２５には例えば酸化シリコン（ＳｉＯ２）が用いられる。なお、半導体素子１２１は、例えば半導体層１３０にｎ型の領域を形成し、そこにｐ型の拡散層１２２を形成することで、ｐ型のＭＯＳＦＥＴとしてもよい。 The insulating film 124 is provided on the surface on the −Z side of the semiconductor layer 130, that is, the surface facing the wiring layer 120, and is made of, for example, silicon oxide (SiO 2 ). The gate electrode 123 is formed in the wiring layer 120 and provided at a position in contact with the insulating film 124. For the gate electrode 123, for example, polysilicon doped with impurities at a high concentration is used. The diffusion layer 122 is a region facing the wiring layer 120 of the semiconductor layer 130 and is provided on the + Z side of the insulating film 124. Two diffusion layers 122 are provided for each gate electrode 123, and are formed at positions facing each other across the gate electrode 123 when viewed from the Z direction. The diffusion layer 122 is an n-type semiconductor. Therefore, the semiconductor element 121 shown in FIG. 2 is an n-type MOSFET. By providing an element isolation region 125 between the adjacent semiconductor elements 121, the adjacent semiconductor elements 121 are electrically isolated. For example, silicon oxide (SiO 2 ) is used for the element isolation region 125. The semiconductor element 121 may be a p-type MOSFET, for example, by forming an n-type region in the semiconductor layer 130 and forming a p-type diffusion layer 122 there.
次に配線層１２０の詳細を説明する。上記の通り、配線層１２０は、例えば、第１層Ｌ１、第２層Ｌ２、...、第（Ｎ−１）層Ｌ（Ｎ−１）、第Ｎ層ＬＮ、並びに、保護膜である第１保護膜１２８及び第２保護膜１２９を含んで構成される。 Next, details of the wiring layer 120 will be described. As described above, the wiring layer 120 is, for example, the first layer L1, the second layer L2,..., The (N−1) th layer L (N−1), the Nth layer LN, and the protective film. A first protective film 128 and a second protective film 129 are included.
第１層Ｌ１は、図２に示される通り、半導体層１３０の−Ｚ側に積層された層であり、絶縁層Ｌ１１と、配線Ｌ１２と、を含んで構成される。絶縁層Ｌ１１は半導体層１３０の−Ｚ側を覆う絶縁物の層であり、絶縁層Ｌ１１には例えばＢＰＳＧが用いられる。配線Ｌ１２は、絶縁層Ｌ１１を貫通する貫通孔を導電体で充填した電極である。また、配線Ｌ１２は、拡散層１２２又はゲート電極１２３に接続して、第２層Ｌ２の配線Ｌ２１に導通する。さらに、他の配線Ｌ１２は、図２に示される通り、貫通電極１３１に接して導通する。 As shown in FIG. 2, the first layer L1 is a layer stacked on the −Z side of the semiconductor layer 130, and includes an insulating layer L11 and a wiring L12. The insulating layer L11 is an insulating layer that covers the −Z side of the semiconductor layer 130, and for example, BPSG is used for the insulating layer L11. The wiring L12 is an electrode in which a through hole penetrating the insulating layer L11 is filled with a conductor. Further, the wiring L12 is connected to the diffusion layer 122 or the gate electrode 123 and is electrically connected to the wiring L21 of the second layer L2. Further, as shown in FIG. 2, the other wiring L12 is in contact with the through electrode 131 and is conducted.
第２層Ｌ２は、図２に示される通り、第１層Ｌ１の−Ｚ側に積層された層であり、配線Ｌ２１と、絶縁層Ｌ２２と、配線Ｌ２３と、を含んで構成される。配線Ｌ２１は、第１層Ｌ１の−Ｚ側の表面に形成された導電路であり、第１層Ｌ１の配線Ｌ１２又は後述の配線Ｌ２３に導通する。絶縁層Ｌ２２は、第１層Ｌ１及び配線Ｌ２１を覆う絶縁物の層である。配線Ｌ２３は、絶縁層Ｌ２２を貫通する貫通孔を導電体で充填した電極である。また、配線Ｌ２３は、配線Ｌ２１に接続して、第３層Ｌ３の配線Ｌ３１に導通する。 As shown in FIG. 2, the second layer L2 is a layer stacked on the −Z side of the first layer L1, and includes a wiring L21, an insulating layer L22, and a wiring L23. The wiring L21 is a conductive path formed on the −Z side surface of the first layer L1, and is electrically connected to the wiring L12 of the first layer L1 or a wiring L23 described later. The insulating layer L22 is an insulating layer that covers the first layer L1 and the wiring L21. The wiring L23 is an electrode in which a through hole penetrating the insulating layer L22 is filled with a conductor. Further, the wiring L23 is connected to the wiring L21 and is electrically connected to the wiring L31 of the third layer L3.
第３層Ｌ３は、図２に示される通り、第２層Ｌ２の−Ｚ側に積層された層であり、第２層Ｌ２と同様に構成される。以降、順次同様に、図３に示される通り、第（Ｎ−１）層Ｌ（Ｎ−１）まで配置される。なお、絶縁層Ｌ１１、絶縁層Ｌ２２等には例えばＢＰＳＧが用いられる。また、配線Ｌ３１、配線Ｌ２１等には例えばアルミニウム（Ａｌ）が用いられる。また、配線Ｌ１２、配線Ｌ２３等にはタングステン（Ｗ）が用いられる。 As shown in FIG. 2, the third layer L3 is a layer stacked on the −Z side of the second layer L2, and is configured in the same manner as the second layer L2. Thereafter, in the same manner, as shown in FIG. 3, the layers up to the (N−1) th layer L (N−1) are arranged. For example, BPSG is used for the insulating layer L11, the insulating layer L22, and the like. For example, aluminum (Al) is used for the wiring L31, the wiring L21, and the like. Further, tungsten (W) is used for the wiring L12, the wiring L23, and the like.
第Ｎ層ＬＮは、図３に示される通り、第（Ｎ−１）層Ｌ（Ｎ−１）の−Ｚ側に積層された層であり、絶縁層ＬＮ１と、パッド電極と、を含んで構成される。絶縁層ＬＮ１は、第（Ｎ−１）層Ｌ（Ｎ−１）を覆う絶縁層である。パッド電極は、絶縁層ＬＮ１を貫通し、外部電極１４０と接合する電極であり、例えば第１パッド電極１２６と、第２パッド電極１２７と、を含んで構成される。第１パッド電極１２６は、第（Ｎ−１）層Ｌ（Ｎ−１）の−Ｚ側の面に配線Ｌ（Ｎ−１）１と導通するように形成される。第２パッド電極１２７は、第１パッド電極１２６の−Ｚ側の面に積層されて、外部電極１４０と導通する。 As shown in FIG. 3, the Nth layer LN is a layer stacked on the −Z side of the (N−1) th layer L (N−1), and includes an insulating layer LN1 and a pad electrode. Composed. The insulating layer LN1 is an insulating layer that covers the (N-1) th layer L (N-1). The pad electrode is an electrode that penetrates the insulating layer LN1 and is bonded to the external electrode 140, and includes, for example, a first pad electrode 126 and a second pad electrode 127. The first pad electrode 126 is formed on the −Z side surface of the (N−1) th layer L (N−1) so as to be electrically connected to the wiring L (N−1) 1. The second pad electrode 127 is stacked on the −Z side surface of the first pad electrode 126 and is electrically connected to the external electrode 140.
第Ｎ層ＬＮの表面には保護膜が設けられる。保護膜は、例えば図３に示される通り、第１保護膜１２８と、第２保護膜１２９と、を含んで構成される。第１保護膜１２８及び第２保護膜１２９には、例えば酸化ケイ素（ＳｉＯ）又は窒化ケイ素（ＳｉＮ）が用いられる。この保護膜は、第２パッド電極１２７の全部は覆わず、第２パッド電極１２７の少なくとも一部を露出させる。そして、第２パッド電極１２７の露出した領域に、図３に示される通り、外部電極１４０が配置される。 A protective film is provided on the surface of the Nth layer LN. For example, as shown in FIG. 3, the protective film includes a first protective film 128 and a second protective film 129. For example, silicon oxide (SiO) or silicon nitride (SiN) is used for the first protective film 128 and the second protective film 129. This protective film does not cover the entire second pad electrode 127 but exposes at least a part of the second pad electrode 127. Then, as shown in FIG. 3, the external electrode 140 is disposed in the exposed region of the second pad electrode 127.
なお、図３では、配線層１２０における外部電極１４０の上方すなわち＋Ｚ側に、配線Ｌ（Ｎ−１）１等の配線が形成されている。しかし、配線層１２０における外部電極１４０の上方には配線Ｌ（Ｎ−１）１等の配線を設けなくてもよい。そして、例えば第１パッド電極１２６の側面に配線を設けて、配線層１２０の他の配線に導通させる。ここで、圧電発振器１００を実装基板に搭載する場合を考える。外部電極１４０が実装基板の端子に接続する際に、外部電極１４０の上方に応力がかかることがある。しかし、配線層１２０における外部電極１４０の上方に配線Ｌ（Ｎ−１）１等の配線を設けない場合は、圧電発振器１００を実装基板に搭載する際に、配線層１２０の配線にかかる応力が小さくなり、配線層１２０の配線の破損の可能性が低減する。 In FIG. 3, wiring such as the wiring L (N−1) 1 is formed above the external electrode 140 in the wiring layer 120, that is, on the + Z side. However, a wiring such as the wiring L (N-1) 1 may not be provided above the external electrode 140 in the wiring layer 120. Then, for example, a wiring is provided on the side surface of the first pad electrode 126 and is electrically connected to the other wiring of the wiring layer 120. Here, consider a case where the piezoelectric oscillator 100 is mounted on a mounting substrate. When the external electrode 140 is connected to the terminal of the mounting substrate, stress may be applied above the external electrode 140. However, when a wiring such as the wiring L (N-1) 1 is not provided above the external electrode 140 in the wiring layer 120, the stress applied to the wiring of the wiring layer 120 when the piezoelectric oscillator 100 is mounted on the mounting substrate. As a result, the possibility of damage to the wiring of the wiring layer 120 is reduced.
そして、配線層１２０にある配線Ｌ１２、配線Ｌ２１及び絶縁層Ｌ２２等の配線の少なくとも一部と、半導体素子１２１、及び、圧電振動素子１５０によって発振回路が構成される。 An oscillation circuit is configured by at least a part of the wiring L12, the wiring L21, the insulating layer L22, and the like in the wiring layer 120, the semiconductor element 121, and the piezoelectric vibration element 150.
次に圧電発振器１００の製造方法を図４〜図６を参照して説明する。図４（ａ）〜（ｃ）、図５（ｄ）〜（ｇ）並びに図６（ｈ）及び（ｉ）は圧電発振器１００の製造過程における半導体ウエハＷ１の断面図である。 Next, a method for manufacturing the piezoelectric oscillator 100 will be described with reference to FIGS. 4A to 4C, 5D to 5G, 6H and 6I are cross-sectional views of the semiconductor wafer W1 in the manufacturing process of the piezoelectric oscillator 100. FIG.
まず、例えばｐ型の半導体ウエハＷ１を用意する。半導体ウエハＷ１は、電子部品用容器１１０となる複数の仮想的な領域を持つ。なお、図４（ａ）〜（ｃ）に示された断面図は、この仮想的な領域の１つの一部を拡大したものである。そして、例えばドライエッチングにより半導体ウエハＷ１の−Ｚ側の面に穴を掘り、この穴をタングステン（Ｗ）等の導電体で充填する。こうして図４（ａ）に示された貫通電極１３１が形成される。 First, for example, a p-type semiconductor wafer W1 is prepared. The semiconductor wafer W1 has a plurality of virtual regions that become the electronic component containers 110. Note that the cross-sectional views shown in FIGS. 4A to 4C are enlarged views of one part of this virtual region. Then, for example, a hole is dug in the −Z side surface of the semiconductor wafer W1 by dry etching, and this hole is filled with a conductor such as tungsten (W). Thus, the through electrode 131 shown in FIG. 4A is formed.
次に、図４（ｂ）に示される通り、半導体ウエハＷ１の−Ｚ側の面に半導体素子１２１及び素子分離領域１２５が形成される。半導体素子１２１及び素子分離領域１２５の形成には周知の方法を用いられる。 Next, as shown in FIG. 4B, the semiconductor element 121 and the element isolation region 125 are formed on the surface on the −Z side of the semiconductor wafer W1. A known method is used to form the semiconductor element 121 and the element isolation region 125.
次に、図４（ｃ）に示される通り、第１層Ｌ１及び配線Ｌ２１が形成される。まず、例えば常温ＣＶＤによって半導体ウエハＷ１の−Ｚ側の面に絶縁層Ｌ１１を設ける。絶縁層Ｌ１１には、上記の通り、例えばＢＰＳＧが用いられる。次に、絶縁層Ｌ１１の表面を、例えばＣＭＰによって平坦化する。次に、絶縁層Ｌ１１の表面にフォトレジストを塗布し、所定のパターンを用いて露光して、現像する。こうして、半導体ウエハＷ１の−Ｚ側の面は、配線Ｌ１２となる部分の絶縁層Ｌ１１が露出し、他の部分はフォトレジストで覆われる。次にドライエッチングを行い、絶縁層Ｌ１１の配線Ｌ１２となる部分に貫通孔が形成される。次にフォトレジストが除去され、絶縁層Ｌ１１の貫通孔にタングステン（Ｗ）等の導電体がスパッタ等で充填されて、配線Ｌ１２が形成される。こうして第１層Ｌ１が形成される。 Next, as shown in FIG. 4C, the first layer L1 and the wiring L21 are formed. First, the insulating layer L11 is provided on the −Z side surface of the semiconductor wafer W1, for example, by room temperature CVD. As described above, for example, BPSG is used for the insulating layer L11. Next, the surface of the insulating layer L11 is planarized by, for example, CMP. Next, a photoresist is applied to the surface of the insulating layer L11, exposed using a predetermined pattern, and developed. In this way, the insulating layer L11 in the portion that becomes the wiring L12 is exposed on the −Z side surface of the semiconductor wafer W1, and the other portion is covered with the photoresist. Next, dry etching is performed to form a through-hole in a portion to be the wiring L12 of the insulating layer L11. Next, the photoresist is removed, and a conductor such as tungsten (W) is filled in the through hole of the insulating layer L11 by sputtering or the like, thereby forming the wiring L12. Thus, the first layer L1 is formed.
次に絶縁層Ｌ１１の−Ｚ側の面が例えばＣＭＰによって平坦化される。平坦化された絶縁層Ｌ１１の面に、例えばスパッタでアルミニウム（Ａｌ）等の金属膜が形成される。次に、アルミニウム（Ａｌ）等の金属膜の表面にフォトレジストが塗布され、所定のパターンを用いて露光及び現像されることで、配線Ｌ２１となる領域以外の領域の金属膜が露出する。次に、例えばドライエッチングによって、アルミニウム（Ａｌ）等の金属膜のうち配線Ｌ２１以外の部分が除去される。次にフォトレジストが除去される。こうして配線Ｌ２１が形成される。 Next, the −Z side surface of the insulating layer L11 is planarized by, for example, CMP. A metal film such as aluminum (Al) is formed on the planarized insulating layer L11 by sputtering, for example. Next, a photoresist is applied to the surface of a metal film such as aluminum (Al), and exposed and developed using a predetermined pattern, thereby exposing the metal film in a region other than the region to be the wiring L21. Next, portions other than the wiring L21 in the metal film such as aluminum (Al) are removed by dry etching, for example. Next, the photoresist is removed. In this way, the wiring L21 is formed.
以上のような工程が順次繰り返されることで、第Ｎ層ＬＮまで形成される。そして、図３に示される通り、第２パッド電極１２７の表面に、例えば金（Ａｕ）のバンプである外部電極１４０が形成される。この状態の半導体ウエハＷ１が図５（ｄ）に示される。なお、図５及び図６に示された半導体ウエハＷ１のうち、破線で区切られた領域が電子部品用容器１１０となる仮想的な領域である。 By repeating the steps as described above, the layers up to the Nth layer LN are formed. Then, as shown in FIG. 3, the external electrode 140 that is, for example, a gold (Au) bump is formed on the surface of the second pad electrode 127. The semiconductor wafer W1 in this state is shown in FIG. In the semiconductor wafer W <b> 1 shown in FIGS. 5 and 6, a region divided by a broken line is a virtual region that becomes the electronic component container 110.
半導体ウエハＷ１は、半導体素子１２１を形成する工程等の前述の工程での破損を防止するために、一定の厚さになっている。これを薄くして、図１に示される電子部品用容器１１０の高さにする。具体的には半導体ウエハＷ１の＋Ｚ側の面が研磨されて半導体ウエハＷ１が薄くなる。こうして、半導体ウエハＷ１は図５（ｅ）に示された状態になる。 The semiconductor wafer W1 has a constant thickness in order to prevent damage in the above-described steps such as the step of forming the semiconductor element 121. This is reduced to the height of the electronic component container 110 shown in FIG. Specifically, the surface on the + Z side of the semiconductor wafer W1 is polished to make the semiconductor wafer W1 thinner. Thus, the semiconductor wafer W1 is in the state shown in FIG.
次に、半導体ウエハＷ１の＋Ｚ側の面について、壁部１１３となる領域にマスクがされ、例えばドライエッチングがされて、凹部１１２が形成される。このドライエッチングによって、凹部１１２の底面に貫通電極１３１が露出する。こうして、半導体ウエハＷ１は図５（ｆ）に示された状態になる。 Next, with respect to the surface on the + Z side of the semiconductor wafer W <b> 1, a mask is formed in a region that becomes the wall portion 113, and, for example, dry etching is performed to form the recess 112. Through this dry etching, the through electrode 131 is exposed on the bottom surface of the recess 112. Thus, the semiconductor wafer W1 is in the state shown in FIG.
次に、スパッタ等によって凹部１１２の底面に凹部電極１６２が形成される。凹部電極１６２は、貫通電極１３１に接しており、貫通電極１３１に導通する。こうして、半導体ウエハＷ１は図５（ｇ）に示された状態になる。 Next, the recessed electrode 162 is formed on the bottom surface of the recessed portion 112 by sputtering or the like. The recessed electrode 162 is in contact with the through electrode 131 and is electrically connected to the through electrode 131. Thus, the semiconductor wafer W1 is in the state shown in FIG.
次に、図６（ｈ）に示される通り、周知の方法で製造した圧電振動素子１５０が、導電性接合材１６０によって、凹部１１２の底面に固着される。次に、図６（ｈ）の破線に沿って半導体ウエハＷ１がダイシングされて、圧電振動素子１５０が固着した電子部品用容器１１０が分離される。次に、例えばダイレクトシームで蓋体１７０が壁部１１３の＋Ｚ側の面に接合されて、図６（ｉ）に示される通り、圧電発振器１００が形成される。 Next, as shown in FIG. 6H, the piezoelectric vibration element 150 manufactured by a well-known method is fixed to the bottom surface of the recess 112 by the conductive bonding material 160. Next, the semiconductor wafer W1 is diced along the broken line in FIG. 6H to separate the electronic component container 110 to which the piezoelectric vibration element 150 is fixed. Next, the lid 170 is bonded to the + Z side surface of the wall 113 by, for example, a direct seam, and the piezoelectric oscillator 100 is formed as shown in FIG.
なお、図５（ｇ）に示された状態の半導体ウエハＷ１で、図５（ｇ）の破線に沿って半導体ウエハＷ１がダイシングされて、電子部品用容器１１０が分離されてもよい。この場合、分離された電子部品用容器１１０の凹部１１２に圧電振動素子１５０が固着されて、蓋体１７０が接合されることで、圧電発振器１００が形成される。 Note that the semiconductor wafer W1 in the state shown in FIG. 5G may be diced along the broken line in FIG. 5G to separate the electronic component container 110. In this case, the piezoelectric vibration element 150 is fixed to the recessed portion 112 of the separated electronic component container 110 and the lid body 170 is joined, whereby the piezoelectric oscillator 100 is formed.
このように、電子部品用容器１１０は、半導体装置１１１と、凹部電極１６２と、外部電極１４０と、を含んで構成される。半導体装置１１１は、半導体素子１２１と、半導体素子１２１に導通する配線Ｌ１２及び配線Ｌ２１等の配線と、凹部１１２と、を含んで構成される。凹部電極１６２は凹部１１２の底面に形成されて、半導体装置１１１の配線に導通する。外部電極１４０は半導体装置１１１の外底面に形成される。よって、半導体装置１１１の凹部１１２に部品を収容できる。したがって別途容器を設ける必要がなく、電子部品の小型化が実現できる。 As described above, the electronic component container 110 includes the semiconductor device 111, the recessed electrode 162, and the external electrode 140. The semiconductor device 111 includes a semiconductor element 121, wirings such as a wiring L 12 and a wiring L 21 that are electrically connected to the semiconductor element 121, and a recess 112. The recessed electrode 162 is formed on the bottom surface of the recessed portion 112 and is electrically connected to the wiring of the semiconductor device 111. The external electrode 140 is formed on the outer bottom surface of the semiconductor device 111. Therefore, components can be accommodated in the recess 112 of the semiconductor device 111. Therefore, it is not necessary to provide a separate container, and the electronic component can be downsized.
また、半導体装置１１１は、配線層１２０と、凹部１１２を備えた半導体層１３０とを有する。よって、通常の半導体装置１１１では特別な機能を持たなかった半導体層１３０を凹部１１２として利用できるため、電子部品の小型化に寄与する。 In addition, the semiconductor device 111 includes a wiring layer 120 and a semiconductor layer 130 having a recess 112. Therefore, the semiconductor layer 130 that does not have a special function in the normal semiconductor device 111 can be used as the recess 112, which contributes to downsizing of electronic components.
また、電子部品用容器１１０は、配線層１２０と凹部電極１６２との間には半導体層１３０があり、配線層１２０の配線Ｌ１２と凹部電極１６２とを導通させる貫通電極１３１が半導体層１３０に形成される。したがって、半導体素子１２１及び配線層１２０が凹部１１２に露出することがなく、半導体素子１２１及び配線層１２０の損傷が防止される。 In the electronic component container 110, the semiconductor layer 130 is provided between the wiring layer 120 and the recessed electrode 162, and the through electrode 131 that connects the wiring L 12 of the wiring layer 120 and the recessed electrode 162 is formed in the semiconductor layer 130. Is done. Therefore, the semiconductor element 121 and the wiring layer 120 are not exposed to the recess 112, and damage to the semiconductor element 121 and the wiring layer 120 is prevented.
また、圧電発振器１００は、圧電振動素子１５０と、凹部１１２を密閉する蓋体１７０と、凹部電極１６２と引出電極１５６とに接合して、圧電振動素子１５０を凹部１１２の底面に固定させる導電性接合材１６０と、含んで構成され、半導体装置１１１の半導体素子１２１及び配線Ｌ１２等と、圧電振動素子１５０とによって発振回路が構成される。したがって、例えば半導体装置と容器とを別体として設ける必要がなく、圧電発振器１００の小型化が実現できる。 In addition, the piezoelectric oscillator 100 is bonded to the piezoelectric vibration element 150, the lid 170 that seals the recess 112, the recess electrode 162, and the extraction electrode 156 to fix the piezoelectric vibration element 150 to the bottom surface of the recess 112. The oscillating circuit is configured by the semiconductor element 121 of the semiconductor device 111, the wiring L12, and the piezoelectric vibration element 150. Therefore, for example, it is not necessary to separately provide the semiconductor device and the container, and the piezoelectric oscillator 100 can be downsized.
＜第２の実施の形態＞
次に、本発明の第２の実施の形態である圧電発振器２００について、図７及び図８を参照して説明する。図７（ａ）は圧電発振器２００の断面図である。図７（ｂ）は、蓋体１７０を除去した状態での圧電発振器２００の平面図である。図８は、圧電発振器２００の一部である、図７（ａ）における領域Ｒ３の断面図である。なお、図７（ａ）は図７（ｂ）のＢ−Ｂ断面図となっている。また、図８では導電性接合材１６０が省略されている。また、以下の説明では、圧電発振器１００と同じ部分に関しては圧電発振器１００と同じ符号を付してその説明を簡略又は省略する。
<Second Embodiment>
Next, a piezoelectric oscillator 200 according to a second embodiment of the present invention will be described with reference to FIGS. FIG. 7A is a cross-sectional view of the piezoelectric oscillator 200. FIG. 7B is a plan view of the piezoelectric oscillator 200 with the lid 170 removed. FIG. 8 is a cross-sectional view of a region R3 in FIG. FIG. 7A is a cross-sectional view taken along the line BB in FIG. 7B. In FIG. 8, the conductive bonding material 160 is omitted. In the following description, the same parts as those of the piezoelectric oscillator 100 are denoted by the same reference numerals as those of the piezoelectric oscillator 100, and the description thereof is simplified or omitted.
圧電発振器２００は、図７（ａ）及び（ｂ）に示される通り、電子部品用容器２１０と、圧電振動素子１５０と、蓋体１７０と、導電性接合材１６０と、を含んで構成される。そして、電子部品用容器２１０は、半導体装置２１１と、凹部電極２６２と、外部電極１４０と、を含んで構成される。ここで圧電発振器２００と圧電発振器１００との相違点は、半導体装置２１１と凹部電極２６２であるため、この点を次に説明する。 As shown in FIGS. 7A and 7B, the piezoelectric oscillator 200 includes an electronic component container 210, a piezoelectric vibration element 150, a lid 170, and a conductive bonding material 160. . The electronic component container 210 includes a semiconductor device 211, a recessed electrode 262, and an external electrode 140. Here, since the difference between the piezoelectric oscillator 200 and the piezoelectric oscillator 100 is the semiconductor device 211 and the recessed electrode 262, this point will be described next.
半導体装置２１１は、図７（ａ）及び図８に示される通り、半導体素子１２１と、配線Ｌ１２等を含む配線層１２０と、半導体層２３０と、を含んで構成される。ここで、半導体素子１２１及び配線層１２０は、図２に示された圧電発振器１００の半導体素子１２１及び配線層１２０と同じ構成である。 As shown in FIGS. 7A and 8, the semiconductor device 211 includes a semiconductor element 121, a wiring layer 120 including the wiring L <b> 12 and the like, and a semiconductor layer 230. Here, the semiconductor element 121 and the wiring layer 120 have the same configuration as the semiconductor element 121 and the wiring layer 120 of the piezoelectric oscillator 100 shown in FIG.
半導体層２３０は、配線層１２０の＋Ｚ側に積層される。半導体層２３０には、図１に示された半導体層１３０と同様に、＋Ｚ側に凹部１１２が形成される。また、半導体層２３０には、図８に示される通り、凹部１１２の底面に貫通孔２３１が形成される。貫通孔２３１は２つ設けられ、それぞれの貫通孔２３１は配線Ｌ１２が形成される位置に設けられる。なお、半導体層２３０には半導体が用いられる。例えば、半導体層１３０はｐ型の半導体であり、シリコン（Ｓｉ）に不純物としてホウ素（Ｂ）を用いたものが使われる。 The semiconductor layer 230 is stacked on the + Z side of the wiring layer 120. In the semiconductor layer 230, as in the semiconductor layer 130 shown in FIG. 1, the recess 112 is formed on the + Z side. Further, as shown in FIG. 8, the through hole 231 is formed in the bottom surface of the recess 112 in the semiconductor layer 230. Two through holes 231 are provided, and each through hole 231 is provided at a position where the wiring L12 is formed. Note that a semiconductor is used for the semiconductor layer 230. For example, the semiconductor layer 130 is a p-type semiconductor, and silicon (Si) using boron (B) as an impurity is used.
凹部電極２６２は、凹部１１２の底面であって、貫通孔２３１によって露出した配線層１２０の表面に形成される。したがって、凹部電極２６２は、貫通孔２３１の位置にある配線Ｌ１２に接して導通する。そして、凹部電極２６２は、図７（ｂ）に示される通り、例えば凹部１１２の底面の一端側である−Ｙ側の２つの角部にそれぞれ１つ設けられる。なお、凹部電極２６２の全てが配線層１２０の表面に形成されてもよく、凹部電極２６２の一部は、凹部１１２の底面となる半導体層２３０の表面まで伸びてもよい。 The recessed electrode 262 is formed on the bottom surface of the recessed portion 112 and on the surface of the wiring layer 120 exposed by the through hole 231. Accordingly, the recessed electrode 262 is brought into contact with the wiring L12 at the position of the through hole 231 and is conducted. Then, as shown in FIG. 7B, one recess electrode 262 is provided, for example, at each of two corners on the −Y side, which is one end side of the bottom surface of the recess 112. Note that all of the recessed electrode 262 may be formed on the surface of the wiring layer 120, and a part of the recessed electrode 262 may extend to the surface of the semiconductor layer 230 that becomes the bottom surface of the recessed portion 112.
次に圧電発振器２００の製造方法を説明する。圧電発振器２００は、圧電発振器１００と、一部の相違点を除き、同様の製造工程で製造される。そこで、圧電発振器２００の製造工程と圧電発振器１００の製造工程との相違点を次に説明する。 Next, a method for manufacturing the piezoelectric oscillator 200 will be described. The piezoelectric oscillator 200 is manufactured in the same manufacturing process as the piezoelectric oscillator 100 except for some differences. The difference between the manufacturing process of the piezoelectric oscillator 200 and the manufacturing process of the piezoelectric oscillator 100 will be described next.
圧電発振器２００は、図１（ａ）に示された貫通電極１３１が存在しない。したがって、圧電発振器２００の製造工程では、図１（ａ）に示された貫通電極１３１を形成する製造工程が省略される。 The piezoelectric oscillator 200 does not have the through electrode 131 shown in FIG. Therefore, in the manufacturing process of the piezoelectric oscillator 200, the manufacturing process for forming the through electrode 131 shown in FIG.
また、圧電発振器２００の半導体層２３０には、図８に示された貫通孔２３１が設けられる。したがって、圧電発振器２００の製造工程には、図５（ｆ）で示された凹部１１２が形成される工程の後に、凹部１１２の底面の一部を、例えばドライエッチングによってさらに掘り進めて、貫通孔２３１が形成される。これにより、貫通孔２３１が形成された部分に、配線Ｌ１２を露出させる。次に、図５（ｇ）で示された工程と同様に、凹部１１２の底面に凹部電極２６２が形成される。このとき、凹部電極２６２は貫通孔２３１が設けられた領域に形成される。 In addition, the through hole 231 shown in FIG. 8 is provided in the semiconductor layer 230 of the piezoelectric oscillator 200. Therefore, in the manufacturing process of the piezoelectric oscillator 200, after the step of forming the concave portion 112 shown in FIG. 5F, a part of the bottom surface of the concave portion 112 is further dug, for example, by dry etching, and the through hole is formed. 231 is formed. Thereby, the wiring L12 is exposed in the portion where the through hole 231 is formed. Next, a recessed electrode 262 is formed on the bottom surface of the recessed portion 112 in the same manner as the step shown in FIG. At this time, the recessed electrode 262 is formed in a region where the through hole 231 is provided.
このように、電子部品用容器２１０は、凹部電極１６２の少なくとも一部は配線層１２０の表面に形成される。よって、図１に示された圧電発振器１００の貫通電極１３１を設ける必要がない。したがって、半導体装置２１１に凹部１１２を形成する前までの製造工程は、従来の半導体装置の製造工程と同じものにできる。 As described above, in the electronic component container 210, at least a part of the recessed electrode 162 is formed on the surface of the wiring layer 120. Therefore, there is no need to provide the through electrode 131 of the piezoelectric oscillator 100 shown in FIG. Therefore, the manufacturing process until the recess 112 is formed in the semiconductor device 211 can be the same as the manufacturing process of the conventional semiconductor device.
また、凹部１１２の底面の領域であって、貫通孔２３１が形成された領域以外の領域には、半導体層２３０がある。したがって、半導体素子１２１が凹部１１２に露出することがなく、半導体素子１２１の損傷が防止される。また、電子部品用容器２１０及び圧電発振器２００は、圧電発振器１００と同様に小型化が実現される。 In addition, the semiconductor layer 230 is located in a region on the bottom surface of the recess 112 other than the region where the through hole 231 is formed. Therefore, the semiconductor element 121 is not exposed to the recess 112, and damage to the semiconductor element 121 is prevented. In addition, the electronic component container 210 and the piezoelectric oscillator 200 can be downsized in the same manner as the piezoelectric oscillator 100.
＜第３の実施の形態＞
次に、本発明の第３の実施の形態である圧電発振器３００について、図９を参照して説明する。図９は圧電発振器３００の断面図である。
<Third Embodiment>
Next, a piezoelectric oscillator 300 according to a third embodiment of the present invention will be described with reference to FIG. FIG. 9 is a sectional view of the piezoelectric oscillator 300.
圧電発振器３００は、例えば、図１に示された圧電発振器１００と、基板３８０と、保護部材３９０と、を含んで構成される。基板３８０は例えば平板状であり、基板３８０には例えばガラスエポキシが用いられる。基板３８０の一方の主面である＋Ｚ側の主面には電極３８１が設けられる。また、電極３８１の他方の主面である−Ｚ側の主面には基板外部電極３８２が設けられる。電極３８１と基板外部電極３８２とは、不図示の導電路によって導通する。 The piezoelectric oscillator 300 includes, for example, the piezoelectric oscillator 100 illustrated in FIG. 1, a substrate 380, and a protection member 390. The substrate 380 has a flat plate shape, for example, and glass epoxy is used for the substrate 380, for example. An electrode 381 is provided on the main surface on the + Z side, which is one main surface of the substrate 380. A substrate external electrode 382 is provided on the main surface on the −Z side, which is the other main surface of the electrode 381. The electrode 381 and the substrate external electrode 382 are electrically connected by a conductive path (not shown).
圧電発振器１００は、圧電発振器１００の外部電極１４０が電極３８１に接合されることで、基板３８０の一方の主面に接合されている。なお、これは、基板３８０の一方の主面に電子部品用容器１１０が接合されている、ともいえる。外部電極１４０は、電極３８１を経由して、基板外部電極３８２に導通する。 The piezoelectric oscillator 100 is bonded to one main surface of the substrate 380 by bonding the external electrode 140 of the piezoelectric oscillator 100 to the electrode 381. This can be said that the electronic component container 110 is bonded to one main surface of the substrate 380. The external electrode 140 is electrically connected to the substrate external electrode 382 via the electrode 381.
保護部材３９０は、基板３８０の一方の主面に配されて蓋体１７０及び電子部品用容器１１０を覆う。保護部材３９０には、例えばエポキシ系樹脂等の樹脂が用いられる。また、保護部材３９０には、金属等のカバーを用いてもよい。この金属等のカバーは基板３８０に接合され、カバーと基板３８０と囲まれる空間に圧電発振器１００が配置される。なお、圧電発振器３００には保護部材３９０を用いなくてもよい。 The protective member 390 is disposed on one main surface of the substrate 380 and covers the lid 170 and the electronic component container 110. For the protective member 390, for example, a resin such as an epoxy resin is used. The protective member 390 may be a metal cover. The cover made of metal or the like is bonded to the substrate 380, and the piezoelectric oscillator 100 is disposed in a space surrounded by the cover and the substrate 380. The protective member 390 may not be used for the piezoelectric oscillator 300.
このように、圧電発振器３００は、圧電発振器１００と、圧電発振器１００の電子部品用容器１１０が一方の主面に接合され、電子部品用容器１１０の外部電極１４０と導通する基板外部電極３８２が他方の主面に形成された基板３８０と、を含んで構成される。ここで、一般に圧電発振器が搭載される実装基板には種々の種類があり、実装基板の端子の位置や大きさも様々な種類がある。しかし、これらの実装基板の端子に合せた位置及び大きさの基板外部電極３８２を備えた基板３８０を用意しておけば、圧電発振器３００に用いる圧電発振器１００は変えることなく、基板３８０を変えて圧電発振器３００を製造することで、圧電発振器３００を種々の実装基板に実装できるようになる。なお、圧電発振器３００に保護部材３９０を用いない場合でもこの効果を得られる。 As described above, the piezoelectric oscillator 300 has the piezoelectric oscillator 100 and the electronic component container 110 of the piezoelectric oscillator 100 bonded to one main surface, and the substrate external electrode 382 that is electrically connected to the external electrode 140 of the electronic component container 110 is the other. And a substrate 380 formed on the main surface. Here, in general, there are various types of mounting boards on which the piezoelectric oscillator is mounted, and there are various types of positions and sizes of terminals of the mounting board. However, if the substrate 380 having the substrate external electrode 382 having a position and size matched to the terminals of the mounting substrate is prepared, the substrate 380 is changed without changing the piezoelectric oscillator 100 used for the piezoelectric oscillator 300. By manufacturing the piezoelectric oscillator 300, the piezoelectric oscillator 300 can be mounted on various mounting boards. Note that this effect can be obtained even when the protective member 390 is not used in the piezoelectric oscillator 300.
また、圧電発振器３００は、基板３８０の一方の主面に配されて電子部品用容器１１０及び蓋体１７０を覆う保護部材３９０を有する。したがって、小型化された圧電発振器１００の強度を上げることができ、取扱い時の破損などを防止できる。 The piezoelectric oscillator 300 includes a protection member 390 that is disposed on one main surface of the substrate 380 and covers the electronic component container 110 and the lid 170. Therefore, the strength of the miniaturized piezoelectric oscillator 100 can be increased, and damage during handling can be prevented.
１００、２００ ... 圧電発振器
１１０、２１０ ... 電子部品用容器
１１１、２１１ ... 半導体装置
１１２ ... 凹部
１１３ ... 壁部
１２０ ... 配線層
１２１ ... 半導体素子
１２２ ... 拡散層
１２３ ... ゲート電極
１２４ ... 絶縁膜
１２５ ... 素子分離領域
１２６ ... 第１パッド電極
１２７ ... 第２パッド電極
１２８ ... 第１保護膜
１２９ ... 第２保護膜
１３０、２３０ ... 半導体層
１３１ ... 貫通電極
１４０ ... 外部電極
１５０ ... 圧電振動素子
１５２ ... 圧電振動片
１５４ ... 励振電極
１５６ ... 引出電極
１６０ ... 導電性接合材
１６２、２６２ ... 凹部電極
１７０ ... 蓋体
２３１ ... 貫通孔
３００ ... 圧電発振器
３８０ ... 基板
３８１ ... 電極
３８２ ... 基板外部電極
３９０ ... 保護部材
Ｌ（Ｎ−１） ... 第（Ｎ−１）層
Ｌ１ ... 第１層
Ｌ１１、Ｌ２２、ＬＮ１ ... 絶縁層
Ｌ１２、Ｌ１３、Ｌ２１、Ｌ２３、Ｌ３１、Ｌ（Ｎ−１）１ ... 配線
Ｌ２ ... 第２層
Ｌ３ ... 第３層
ＬＮ ... 第Ｎ層
Ｗ１ ... 半導体ウエハ
DESCRIPTION OF SYMBOLS 100, 200 ... Piezoelectric oscillator 110, 210 ... Electronic component container 111, 211 ... Semiconductor device 112 ... Recess 113 ... Wall part 120 ... Wiring layer 121 ... Semiconductor element 122 ... diffusion layer 123 ... gate electrode 124 ... insulating film 125 ... element isolation region 126 ... first pad electrode 127 ... second pad electrode 128 ... first protective film 129. .. Second protective film 130, 230 ... Semiconductor layer 131 ... Through electrode 140 ... External electrode 150 ... Piezoelectric vibrating element 152 ... Piezoelectric vibrating piece 154 ... Excitation electrode 156 ... Lead electrode 160 ... Conductive bonding material 162, 262 ... Recessed electrode 170 ... Lid 231 ... Through hole 300 ... Piezoelectric oscillator 380 ... Substrate 381 ... Electrode 382 ... Substrate external electrode 390 ... Protective member L (N-1) ... (N-1) layer L1 ... First layer L 1, L22, LN1 ... Insulating layer L12, L13, L21, L23, L31, L (N-1) 1 ... Wiring L2 ... Second layer L3 ... Third layer LN ... First N layer W1 ... Semiconductor wafer
Claims (8)
前記凹部の底面に形成されて、前記配線に導通する凹部電極と、
前記外底面に形成されて、前記配線に導通する外部電極と、を備えることを特徴とする電子部品用容器。 A semiconductor device comprising: a semiconductor element; a wiring conducting to the semiconductor element; an outer bottom surface; and a recess formed on the opposite side of the outer bottom surface;
A recessed electrode formed on the bottom surface of the recessed portion and conducting to the wiring;
An electronic component container, comprising: an external electrode formed on the outer bottom surface and conducting to the wiring.
前記電子部品用容器の前記凹部に収容されて、表面に励振電極及び前記励振電極に導通する引出電極を有する圧電振動素子と、
前記電子部品用容器に接合して前記凹部を密閉する蓋体と、
前記凹部電極と前記引出電極とに接合して、前記圧電振動素子を前記凹部の前記底面に固定させる導電性接合材と、を有し、
前記半導体装置の前記半導体素子及び前記配線と、前記圧電振動素子とによって発振回路が構成される圧電発振器。 The electronic component container according to any one of claims 1 to 5,
A piezoelectric vibration element housed in the recess of the electronic component container and having an excitation electrode on the surface and an extraction electrode connected to the excitation electrode;
A lid for sealing the recess by joining to the electronic component container;
A conductive bonding material that is bonded to the recess electrode and the extraction electrode and fixes the piezoelectric vibration element to the bottom surface of the recess;
A piezoelectric oscillator in which an oscillation circuit is constituted by the semiconductor element and the wiring of the semiconductor device and the piezoelectric vibration element.
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