JP2016024421A - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- JP2016024421A JP2016024421A JP2014150674A JP2014150674A JP2016024421A JP 2016024421 A JP2016024421 A JP 2016024421A JP 2014150674 A JP2014150674 A JP 2014150674A JP 2014150674 A JP2014150674 A JP 2014150674A JP 2016024421 A JP2016024421 A JP 2016024421A
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- region
- impurity
- display device
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012535 impurity Substances 0.000 claims abstract description 119
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 description 21
- 239000010408 film Substances 0.000 description 20
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000005401 electroluminescence Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- LKKMLIBUAXYLOY-UHFFFAOYSA-N 3-Amino-1-methyl-5H-pyrido[4,3-b]indole Chemical compound N1C2=CC=CC=C2C2=C1C=C(N)N=C2C LKKMLIBUAXYLOY-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000648495 Homo sapiens Transportin-2 Proteins 0.000 description 1
- 102100031413 L-dopachrome tautomerase Human genes 0.000 description 1
- 101710093778 L-dopachrome tautomerase Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 101150088456 TRN1 gene Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 102100028747 Transportin-2 Human genes 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明の実施形態は、表示装置に関する。 Embodiments described herein relate generally to a display device.
近年、駆動回路を内蔵した表示装置が実用化されている。表示装置の一例としては、液晶表示装置や有機エレクトロルミネッセンス(EL)表示装置等が挙げられる。駆動回路は、例えば、nチャネル型トランジスタとpチャネル型トランジスタとを組み合わせたCMOS(complementary mental-oxide semiconductor)回路を備えている。 In recent years, display devices incorporating a drive circuit have been put into practical use. Examples of the display device include a liquid crystal display device and an organic electroluminescence (EL) display device. The drive circuit includes, for example, a complementary mental-oxide semiconductor (CMOS) circuit in which an n-channel transistor and a p-channel transistor are combined.
最近の表示装置では、狭額縁化の要望が高まっており、駆動回路が設置される周辺エリアの面積が縮小する傾向にある。一例では、CMOS回路の低電位電源配線と高電位電源配線のそれぞれの幅を非対称とすることで、駆動回路の設置面積を縮小する技術が提案されている。 In recent display devices, there is an increasing demand for narrowing the frame, and the area of the peripheral area where the drive circuit is installed tends to be reduced. In one example, a technique for reducing the installation area of the drive circuit by making the widths of the low-potential power line and the high-potential power line of the CMOS circuit asymmetric is proposed.
また、近年では、高精細化の要望が高まっており、画素サイズのみならず、配線ピッチが縮小する傾向にある。このため、駆動回路の設置面積を拡大することなく、狭配線ピッチに対応し、高精細化を実現することが要求されている。 In recent years, there has been an increasing demand for higher definition, and not only the pixel size but also the wiring pitch tends to be reduced. For this reason, it is required to realize high definition corresponding to a narrow wiring pitch without increasing the installation area of the drive circuit.
本実施形態の目的は、高精細化が可能な表示装置を提供することにある。 An object of the present embodiment is to provide a display device capable of high definition.
本実施形態によれば、
n型の第1不純物領域及び第2不純物領域と、前記第1不純物領域と前記第2不純物領域との間に位置する第1チャネル領域と、p型の第3不純物領域及び第4不純物領域と、前記第3不純物領域と前記第4不純物領域との間に位置する第2チャネル領域と、を有し、前記第2不純物領域と前記第3不純物領域とが隣接する半導体層と、前記半導体層を覆うとともに、第1方向に延出した長辺を有し且つ前記第1方向に並んだ前記第2不純物領域及び前記第3不純物領域を共に露出するコンタクトホールを有する絶縁膜と、前記絶縁膜上で前記第1チャネル領域と対向する第1ゲート電極と、前記絶縁膜上で前記第2チャネル領域と対向する第2ゲート電極と、前記第1不純物領域に電気的に接続された第1電源線と、前記第4不純物領域に電気的に接続され、前記第1電源線とは異なる電位の第2電源線と、前記第1方向に延出し、前記コンタクトホールを介して前記第2不純物領域及び前記第3不純物領域に電気的に接続された出力線と、を備えた表示装置が提供される。
According to this embodiment,
an n-type first impurity region and a second impurity region; a first channel region located between the first impurity region and the second impurity region; a p-type third impurity region and a fourth impurity region; A semiconductor layer having a second channel region located between the third impurity region and the fourth impurity region, wherein the second impurity region and the third impurity region are adjacent to each other; and An insulating film having a long side extending in the first direction and having a contact hole exposing both the second impurity region and the third impurity region aligned in the first direction, and the insulating film A first gate electrode facing the first channel region; a second gate electrode facing the second channel region on the insulating film; and a first power source electrically connected to the first impurity region. Lines and the fourth impurity region A second power supply line that is electrically connected and has a potential different from that of the first power supply line, extends in the first direction, and is electrically connected to the second impurity region and the third impurity region through the contact hole. And an output line connected to the display device.
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。 Hereinafter, the present embodiment will be described in detail with reference to the drawings. In each figure, the same reference numerals are given to components that exhibit the same or similar functions, and duplicate descriptions are omitted.
本実施形態においては、表示装置が液晶表示装置である場合について説明する。しかしながらこれに限らず、表示装置は、有機エレクトロルミネッセンス表示装置等の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置であってもよい。また、本実施形態に係る表示装置は、例えばスマートフォン、タブレット端末、携帯電話端末、ノートブックタイプのパーソナルコンピュータ、ゲーム機器等の種々の装置に用いることができる。 In the present embodiment, a case where the display device is a liquid crystal display device will be described. However, the present invention is not limited thereto, and the display device may be any flat panel display device such as a self-luminous display device such as an organic electroluminescence display device or an electronic paper display device having an electrophoretic element. In addition, the display device according to the present embodiment can be used for various devices such as a smartphone, a tablet terminal, a mobile phone terminal, a notebook type personal computer, and a game machine.
図1は、本実施形態の表示装置を構成する表示パネルPNLの構成及び等価回路を概略的に示す図である。 FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a display panel PNL constituting the display device of the present embodiment.
すなわち、表示装置は、アクティブマトリクスタイプの表示パネルPNLを備えている。表示パネルPNLは、アレイ基板ARと、アレイ基板ARに対向して配置された対向基板CTと、アレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。アレイ基板AR及び対向基板CTは、シール材によって貼り合わせられている。このような表示パネルPNLは、シール材によって囲まれた内側に、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、マトリクス状に配置された複数の画素PXによって構成されている。 That is, the display device includes an active matrix type display panel PNL. The display panel PNL includes an array substrate AR, a counter substrate CT arranged to face the array substrate AR, and a liquid crystal layer LQ held between the array substrate AR and the counter substrate CT. The array substrate AR and the counter substrate CT are bonded together with a sealing material. Such a display panel PNL is provided with an active area ACT for displaying an image inside surrounded by a sealing material. The active area ACT is composed of a plurality of pixels PX arranged in a matrix.
アレイ基板ARは、アクティブエリアACTにおいて、ゲート配線G(G1〜Gn)、ソース配線S(S1〜Sm)、スイッチング素子SW、画素電極PEなどを備えている。スイッチング素子SWは、薄膜トランジスタ(TFT)によって構成され、ゲート配線G及びソース配線Sに電気的に接続されている。画素電極PEは、各画素PXにおいてスイッチング素子SWに電気的に接続されている。共通電極CEは、給電部VSに接続されている。共通電極CEは、アクティブエリアACTにおいて、複数の画素PXに亘って共通に形成され、各画素電極PEと向かい合っている。 The array substrate AR includes gate lines G (G1 to Gn), source lines S (S1 to Sm), switching elements SW, pixel electrodes PE, and the like in the active area ACT. The switching element SW is formed of a thin film transistor (TFT) and is electrically connected to the gate line G and the source line S. The pixel electrode PE is electrically connected to the switching element SW in each pixel PX. The common electrode CE is connected to the power supply unit VS. The common electrode CE is formed in common over the plurality of pixels PX in the active area ACT and faces each pixel electrode PE.
また、アレイ基板ARは、アクティブエリアACTの外側の周辺エリアPRPにおいて、ゲートドライバGD1及びGD2、ソースドライバSD、及び、駆動ICチップ2などを備えている。図示した例では、ゲートドライバGD1及びGD2は、アクティブエリアACTを挟んで両側に位置している。駆動ICチップ2は、ゲートドライバGD及びソースドライバSDと接続されている。図示した例では、駆動ICチップ2は、表示パネルPNLを駆動するのに必要な信号源として機能し、ゲートドライバGD及びソースドライバSDを制御したり、給電部VSに供給されるコモン電圧を制御したりする。
The array substrate AR includes gate drivers GD1 and GD2, a source driver SD, a driving
各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGD1及びGD2に接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。図示した例では、1本のゲート配線Gがその両端において、それぞれゲートドライバGD1及びGD2と電気的に接続されており、各ゲート配線Gには、その両側から制御信号が供給される。このような構成により、ゲート配線Gが細線化されたとしても、ゲート配線Gの全体で制御信号の書き込み不足を抑制することが可能となる。 Each gate line G is drawn outside the active area ACT and connected to the gate drivers GD1 and GD2. Each source line S is drawn outside the active area ACT and connected to the source driver SD. In the illustrated example, one gate line G is electrically connected to the gate drivers GD1 and GD2 at both ends thereof, and a control signal is supplied to each gate line G from both sides. With such a configuration, even if the gate wiring G is thinned, it is possible to suppress insufficient writing of control signals in the entire gate wiring G.
すなわち、ゲートドライバGD1及びGD2は、各ゲート配線Gに、スイッチング素子SWをオンオフ制御するための制御信号を供給する。ソースドライバSDは、ソース配線Sに映像信号を供給する。スイッチング素子SWは、ゲート配線Gに供給された制御信号に基づいてオンした際に、ソース配線Sに供給された映像信号に応じた画素電位を画素電極PEに書き込む。コモン電位の共通電極CEと画素電位の画素電極PEとの間の電位差により、液晶層LQに電圧が印加され、液晶層LQに含まれる液晶分子の配向が制御される。 That is, the gate drivers GD1 and GD2 supply a control signal for on / off control of the switching element SW to each gate line G. The source driver SD supplies a video signal to the source line S. When the switching element SW is turned on based on a control signal supplied to the gate line G, the switching element SW writes a pixel potential corresponding to the video signal supplied to the source line S to the pixel electrode PE. A voltage is applied to the liquid crystal layer LQ by the potential difference between the common electrode CE having the common potential and the pixel electrode PE having the pixel potential, and the alignment of the liquid crystal molecules included in the liquid crystal layer LQ is controlled.
蓄積容量CSは、液晶層LQに印加される電圧を一定期間保持するものであって、絶縁膜を介して対向する一対の電極で構成されている。例えば、蓄積容量CSは、画素電極PEと同電位の第1電極と、共通電極CEと同電位の第2電極と、第1電極と第2電極との間に介在する絶縁膜と、で構成されている。 The storage capacitor CS holds a voltage applied to the liquid crystal layer LQ for a certain period, and is composed of a pair of electrodes opposed via an insulating film. For example, the storage capacitor CS includes a first electrode having the same potential as the pixel electrode PE, a second electrode having the same potential as the common electrode CE, and an insulating film interposed between the first electrode and the second electrode. Has been.
なお、表示パネルPNLの詳細な構成についてはここでは説明を省略するが、主として縦電界を利用するモードでは、画素電極PEがアレイ基板ARに備えられる一方で、共通電極CEが対向基板CTに備えられる。また、主として横電界を利用するモードでは、画素電極PE及び共通電極CEの双方がアレイ基板ARに備えられる。 Although a detailed description of the configuration of the display panel PNL is omitted here, in the mode mainly using the vertical electric field, the pixel electrode PE is provided on the array substrate AR, while the common electrode CE is provided on the counter substrate CT. It is done. In the mode mainly using the horizontal electric field, both the pixel electrode PE and the common electrode CE are provided on the array substrate AR.
図2は、図1に示したゲートドライバを構成するバッファ回路の一部を概略的に示す平面図である。 FIG. 2 is a plan view schematically showing a part of the buffer circuit constituting the gate driver shown in FIG.
すなわち、1本の出力線OUT1に対応するバッファ回路B1は、nチャネル型トランジスタTRN1とpチャネル型トランジスタTRP1とを組み合わせたCMOS回路によって構成されている。出力線OUT2に対応するバッファ回路B2は、バッファ回路B1に隣接し、nチャネル型トランジスタTRN2及びpチャネル型トランジスタTRP2によって構成されている。ここでは、2個のバッファ回路B1及びB2のみを図示しているが、各出力線に対応したバッファ回路は、第2方向Yに沿って同一直線上に並んでいる。 That is, the buffer circuit B1 corresponding to one output line OUT1 is configured by a CMOS circuit in which an n-channel transistor TRN1 and a p-channel transistor TRP1 are combined. The buffer circuit B2 corresponding to the output line OUT2 is adjacent to the buffer circuit B1, and is configured by an n-channel transistor TRN2 and a p-channel transistor TRP2. Here, only two buffer circuits B1 and B2 are illustrated, but the buffer circuits corresponding to the output lines are arranged on the same line along the second direction Y.
出力線OUT1及びOUT2は、それぞれ第1方向Xに延出し、第1方向Xに直交する第2方向Yに間隔をおいて並んでいる。出力線OUT1は上記のゲート配線G1と電気的に接続され、出力線OUT2はゲート配線G2と電気的に接続されている。 The output lines OUT1 and OUT2 each extend in the first direction X and are arranged at intervals in a second direction Y orthogonal to the first direction X. The output line OUT1 is electrically connected to the gate line G1, and the output line OUT2 is electrically connected to the gate line G2.
半導体層SCは、途切れることなく第2方向Yに連続的に延在し、複数のバッファ回路に対して共通に設けられている。 The semiconductor layer SC extends continuously in the second direction Y without interruption, and is provided in common to the plurality of buffer circuits.
以下に、バッファ回路B1に着目して、その構造について説明する。 Hereinafter, the structure of the buffer circuit B1 will be described focusing on the buffer circuit B1.
半導体層SCは、例えば多結晶シリコンによって形成されている。半導体層SCは、第1不純物領域R1、第1チャネル領域CN1、第2不純物領域R2、第3不純物領域R3、第2チャネル領域CN2、及び、第4不純物領域R4を有している。第1不純物領域R1及び第2不純物領域R2は、n型の不純物領域に相当し、リンなどの不純物を含んでいる。第3不純物領域R3及び第4不純物領域R4は、p型の不純物領域に相当し、ボロンなどの不純物を含んでいる。 The semiconductor layer SC is made of, for example, polycrystalline silicon. The semiconductor layer SC includes a first impurity region R1, a first channel region CN1, a second impurity region R2, a third impurity region R3, a second channel region CN2, and a fourth impurity region R4. The first impurity region R1 and the second impurity region R2 correspond to n-type impurity regions and contain impurities such as phosphorus. The third impurity region R3 and the fourth impurity region R4 correspond to p-type impurity regions and contain impurities such as boron.
第2不純物領域R2と第3不純物領域R3とは隣接している。出力線OUT1は、第2不純物領域R2及び第3不純物領域R3の双方に跨って対向している。図示した例では、第2不純物領域R2と第3不純物領域R3との境界(pn接合面)BDは、第1方向Xに延出した部分及び第2方向Yに延出した部分を含む矩形波状であり、その全体が出力線OUT1に対向している。 The second impurity region R2 and the third impurity region R3 are adjacent to each other. The output line OUT1 is opposed across both the second impurity region R2 and the third impurity region R3. In the illustrated example, the boundary (pn junction surface) BD between the second impurity region R2 and the third impurity region R3 has a rectangular wave shape including a portion extending in the first direction X and a portion extending in the second direction Y. And the whole is opposed to the output line OUT1.
第1チャネル領域CN1は、第1不純物領域R1と第2不純物領域R2との間に位置している。第1ゲート電極WG1は、第1チャネル領域CN1の直上に位置している。第2チャネル領域CN2は、第3不純物領域R3と第4不純物領域R4との間に位置している。第2ゲート電極WG2は、第2チャネル領域CN2の直上に位置している。 The first channel region CN1 is located between the first impurity region R1 and the second impurity region R2. The first gate electrode WG1 is located immediately above the first channel region CN1. The second channel region CN2 is located between the third impurity region R3 and the fourth impurity region R4. The second gate electrode WG2 is located immediately above the second channel region CN2.
図示した例では、第1不純物領域R1は、第1高濃度領域RH1及び第1低濃度領域RL1を有しており、また、第2不純物領域R2は、第2高濃度領域RH2及び第2低濃度領域RL2を有している。第1低濃度領域RL1は、第1高濃度領域RH1よりも低い不純物濃度を有し、第1チャネル領域CN1と第1高濃度領域RH1との間に位置している。第2低濃度領域RL2は、第2高濃度領域RH2よりも低い不純物濃度を有し、第1チャネル領域CN1と第2高濃度領域RH2との間に位置している。 In the illustrated example, the first impurity region R1 includes a first high concentration region RH1 and a first low concentration region RL1, and the second impurity region R2 includes a second high concentration region RH2 and a second low concentration region RL1. It has a density region RL2. The first low concentration region RL1 has an impurity concentration lower than that of the first high concentration region RH1, and is located between the first channel region CN1 and the first high concentration region RH1. The second low concentration region RL2 has a lower impurity concentration than the second high concentration region RH2, and is located between the first channel region CN1 and the second high concentration region RH2.
第1電源線PAは、第1不純物領域R1に対向している。第2電源線PBは、第4不純物領域R4に対向している。第1電源線PAと第2電源線PBとは異なる電位である。例えば、第1電源線PAの電位は、第2電源線PBの電位よりも低電位である。 The first power supply line PA is opposed to the first impurity region R1. The second power supply line PB faces the fourth impurity region R4. The first power supply line PA and the second power supply line PB have different potentials. For example, the potential of the first power supply line PA is lower than the potential of the second power supply line PB.
後述するが、半導体層SCと、第1電源線PA、第2電源線PB、出力線OUT1、第1ゲート電極WG1、及び、第2ゲート電極WG2との間には、絶縁膜が介在している。この絶縁膜には、コンタクトホールCH1乃至CH3が形成されている。 As will be described later, an insulating film is interposed between the semiconductor layer SC and the first power supply line PA, the second power supply line PB, the output line OUT1, the first gate electrode WG1, and the second gate electrode WG2. Yes. Contact holes CH1 to CH3 are formed in this insulating film.
第1電源線PAは、コンタクトホールCH1を介して、第1不純物領域R1に電気的に接続されている。第2電源線PBは、コンタクトホールCH2を介して、第4不純物領域R4に電気的に接続されている。出力線OUT1は、コンタクトホールCH3を介して、第2不純物領域R2及び第3不純物領域R3に電気的に接続されている。 The first power supply line PA is electrically connected to the first impurity region R1 through the contact hole CH1. The second power supply line PB is electrically connected to the fourth impurity region R4 through the contact hole CH2. The output line OUT1 is electrically connected to the second impurity region R2 and the third impurity region R3 through the contact hole CH3.
コンタクトホールCH1は、第1方向Xに延出した長辺L1及び第2方向Yに延出した短辺S1を有する長方形状に形成されている。このようなコンタクトホールCH1は、第1方向Xに沿って複数個並んでおり、図示した例では、5個のコンタクトホールCH1が並んでいる。 The contact hole CH1 is formed in a rectangular shape having a long side L1 extending in the first direction X and a short side S1 extending in the second direction Y. A plurality of such contact holes CH1 are arranged along the first direction X. In the illustrated example, five contact holes CH1 are arranged.
コンタクトホールCH2は、第1方向Xに延出した長辺L2及び第2方向Yに延出した短辺S2を有する長方形状に形成されている。長辺L2の長さは長辺L1の長さと同等であり、短辺S1の長さは短辺S2の長さと同等である。このようなコンタクトホールCH2は、第1方向Xに沿って複数個並んでおり、図示した例では、5個のコンタクトホールCH2が並んでいる。 The contact hole CH2 is formed in a rectangular shape having a long side L2 extending in the first direction X and a short side S2 extending in the second direction Y. The length of the long side L2 is equivalent to the length of the long side L1, and the length of the short side S1 is equivalent to the length of the short side S2. A plurality of such contact holes CH2 are arranged along the first direction X. In the illustrated example, five contact holes CH2 are arranged.
コンタクトホールCH3は、コンタクトホールCH1及びコンタクトホールCH2よりも大きな長方形状に形成されている。すなわち、コンタクトホールCH3は、第1方向Xに延出した長辺L3及び第2方向Yに延出した短辺S3を有する長方形状に形成されている。短辺S3の長さは、短辺S1及びS2の長さと同等である。一方で、長辺L3の長さは、長辺L1及びL2の長さよりも長い。一例では、長辺L3の長さは、長辺L1及びL2の長さの約2倍である。このようなコンタクトホールCH3は、第1方向Xに沿って複数個並んでおり、図示した例では、3個のコンタクトホールCH3が並んでいる。 The contact hole CH3 is formed in a rectangular shape larger than the contact hole CH1 and the contact hole CH2. That is, the contact hole CH3 is formed in a rectangular shape having a long side L3 extending in the first direction X and a short side S3 extending in the second direction Y. The length of the short side S3 is equal to the length of the short sides S1 and S2. On the other hand, the length of the long side L3 is longer than the lengths of the long sides L1 and L2. In one example, the length of the long side L3 is about twice the length of the long sides L1 and L2. A plurality of such contact holes CH3 are arranged along the first direction X. In the illustrated example, three contact holes CH3 are arranged.
ここで、コンタクトホールCH3と、境界BDとの関係について説明する。コンタクトホールCH3は、境界BDを挟んで第1方向Xに並んだ第2不純物領域R2及び第3不純物領域R3を共に露出する。つまり、コンタクトホールCH3は、境界BDのうちの第2方向Yに延出した部分BDYを含むように半導体層SCを露出している。図示した例では、境界BDの第2方向Yに延出した部分BDYは、長辺L3における中点で交差している。つまり、境界BDは、コンタクトホールCH3を2等分する位置に形成されている。これにより、コンタクトホールCH3において、第2不純物領域R2の露出面積と、第3不純物領域R3の露出面積とは、ほぼ同等となる。出力線OUT1は、コンタクトホールCH3において、第2不純物領域R2及び第3不純物領域R3のそれぞれとほぼ同一面積でコンタクトしている。 Here, the relationship between the contact hole CH3 and the boundary BD will be described. The contact hole CH3 exposes both the second impurity region R2 and the third impurity region R3 arranged in the first direction X across the boundary BD. That is, the contact hole CH3 exposes the semiconductor layer SC so as to include a portion BDY extending in the second direction Y of the boundary BD. In the illustrated example, the portion BDY extending in the second direction Y of the boundary BD intersects at the midpoint on the long side L3. That is, the boundary BD is formed at a position that divides the contact hole CH3 into two equal parts. Thereby, in the contact hole CH3, the exposed area of the second impurity region R2 and the exposed area of the third impurity region R3 are substantially equal. The output line OUT1 is in contact with the second impurity region R2 and the third impurity region R3 in substantially the same area in the contact hole CH3.
図3は、図2に示したバッファ回路B1をA−B線で切断した構造を概略的に示す断面図である。 FIG. 3 is a cross-sectional view schematically showing a structure in which the buffer circuit B1 shown in FIG. 2 is cut along line AB.
アレイ基板ARは、ガラス基板や樹脂基板などの透明な第1絶縁基板10を用いて形成されている。アレイ基板ARは、周辺エリアPRPにおいて、半導体層SC、第1絶縁膜11、第2絶縁膜12、第1ゲート電極WG1、第2ゲート電極WG2、第1電源線PA、第2電源線PB、出力線OUT1などを備えている。
The array substrate AR is formed using a transparent first insulating
半導体層SCは、第1絶縁基板10の内面に配置されている。半導体層SCにおいては、含有する不純物の種類、不純物濃度により、第1高濃度領域RH1、第1低濃度領域RL1、第1チャネル領域CN1、第2低濃度領域RL2、第2高濃度領域RH2、第3不純物領域R3、第2チャネル領域CN2、及び、第4不純物領域R4がそれぞれ形成される。このような半導体層SCは、第1絶縁膜11によって覆われている。第1絶縁膜11は、第1絶縁基板10の内面にも配置されている。
The semiconductor layer SC is disposed on the inner surface of the first insulating
第1ゲート電極WG1及び第2ゲート電極WG2は、第1絶縁膜11の上に形成されている。第1ゲート電極WG1は、第1絶縁膜11を介して第1チャネル領域CN1と対向している。第2ゲート電極WG2は、第1絶縁膜11を介して第2チャネル領域CN2と対向している。第1ゲート電極WG1及び第2ゲート電極WG2は、第2絶縁膜12によって覆われている。第2絶縁膜12は、第1絶縁膜11の上にも配置されている。
The first gate electrode WG1 and the second gate electrode WG2 are formed on the first insulating
これらの第1絶縁膜11及び第2絶縁膜12には、第1高濃度領域RH1まで貫通するコンタクトホールCH1、第4不純物領域R4まで貫通するコンタクトホールCH2、第2不純物領域R2及び第3不純物領域R3まで貫通するコンタクトホールCH3が形成されている。
The first insulating
第1電源線PA、第2電源線PB、及び、出力線OUT1は、第2絶縁膜12の上に形成されている。第1電源線PAは、コンタクトホールCH1を介して、第1不純物領域R1(第1高濃度領域RH1)にコンタクトしている。第2電源線PBは、コンタクトホールCH2を介して、第4不純物領域R4にコンタクトしている。出力線OUT1は、コンタクトホールCH3を介して、n型不純物領域である第2不純物領域R2(第2高濃度領域RH2)、及び、p型不純物領域である第3不純物領域R3の双方にコンタクトしている。
The first power supply line PA, the second power supply line PB, and the output line OUT1 are formed on the second insulating
第1ゲート電極WG1、第2ゲート電極WG2、第1電源線PA、第2電源線PB、及び、出力線OUT1は、例えば、モリブデン(Mo)、タングステン(W)、アルミニウム(Al)、チタン(Ti)、銀(Ag)などの金属材料を用いて形成されている。 The first gate electrode WG1, the second gate electrode WG2, the first power supply line PA, the second power supply line PB, and the output line OUT1 are, for example, molybdenum (Mo), tungsten (W), aluminum (Al), titanium ( It is formed using a metal material such as Ti) or silver (Ag).
本実施形態によれば、ゲートドライバGDを構成するバッファ回路の出力線は、当該出力線の延出方向(第1方向X)と平行に延出した長辺を有する1つのコンタクトホールCH3を介して、n型不純物領域(第2不純物領域R2)及びp型不純物領域(第3不純物領域R3)の双方にコンタクトしている。このため、コンタクトホールCH3において、出力線とn型不純物領域とのコンタクト面積、及び、出力線とp型不純物領域とのコンタクト面積をそれぞれ十分に確保することができるとともに、出力線の延出方向と直交する方向(第2方向Y)に関して、バッファ回路の回路規模の拡大を抑制することができる。また、出力線の各々に対応するバッファ回路は、第2方向Yに並列配置することができ、バッファ回路を設置する面積の第1方向Xの拡張を抑制することができる。したがって、周辺エリアPRPにおいて、このようなバッファ回路を含むゲートドライバGDの設置面積を縮小することができ、狭額縁化を実現することが可能となる。 According to the present embodiment, the output line of the buffer circuit constituting the gate driver GD is passed through one contact hole CH3 having a long side extending in parallel with the extending direction (first direction X) of the output line. Thus, both the n-type impurity region (second impurity region R2) and the p-type impurity region (third impurity region R3) are in contact. Therefore, in the contact hole CH3, the contact area between the output line and the n-type impurity region and the contact area between the output line and the p-type impurity region can be sufficiently secured, and the extending direction of the output line The expansion of the circuit scale of the buffer circuit can be suppressed in the direction orthogonal to the second direction (second direction Y). In addition, the buffer circuits corresponding to each of the output lines can be arranged in parallel in the second direction Y, and expansion of the area in which the buffer circuit is installed in the first direction X can be suppressed. Therefore, in the peripheral area PRP, the installation area of the gate driver GD including such a buffer circuit can be reduced, and a narrow frame can be realized.
また、各バッファ回路の第2方向Yの拡大を抑制できるため、これらのバッファ回路の出力線にそれぞれ接続されるゲート配線の第2方向Yのピッチを縮小することが可能となる。したがって、アクティブエリアにおいて、ゲート配線を狭ピッチで配置することができ、高精細化に対応することが可能となる。 In addition, since the expansion in the second direction Y of each buffer circuit can be suppressed, the pitch in the second direction Y of the gate wirings respectively connected to the output lines of these buffer circuits can be reduced. Therefore, the gate wiring can be arranged at a narrow pitch in the active area, and high definition can be dealt with.
また、n型不純物領域とp型不純物領域との境界BDは、第1方向に延出した部分と第2方向に延出した部分とを含む矩形波状に形成されている。しかも、コンタクトホールCH3は、境界BDのうちの第2方向に延出した部分を露出するように形成される。このため、コンタクトホールCH3を形成する際に、第2方向Yにアライメントズレが生じたとしても、コンタクトホールCH3において露出するn型不純物領域及びp型不純物領域の双方の面積の変化がほとんどなく、両不純物領域と出力線とのコンタクト面積を十分に確保することが可能となる。また、コンタクトホールCH3を形成する際に、第1方向Xにアライメントズレが生じたとしても、コンタクトホールCH3において露出するn型不純物領域及びp型不純物領域の面積の比が変化するものの、コンタクトホールCH3の第1方向Xに沿った長辺の長さがアライメントズレの許容範囲よりも十分に大きく設定されていれば、両不純物領域と出力線とのコンタクト面積を十分に確保することが可能となる。 The boundary BD between the n-type impurity region and the p-type impurity region is formed in a rectangular wave shape including a portion extending in the first direction and a portion extending in the second direction. Moreover, the contact hole CH3 is formed so as to expose a portion of the boundary BD extending in the second direction. For this reason, even when an alignment shift occurs in the second direction Y when forming the contact hole CH3, there is almost no change in the area of both the n-type impurity region and the p-type impurity region exposed in the contact hole CH3. It is possible to secure a sufficient contact area between both impurity regions and the output line. In addition, even when an alignment shift occurs in the first direction X when forming the contact hole CH3, the ratio of the area of the n-type impurity region and the p-type impurity region exposed in the contact hole CH3 changes, but the contact hole If the length of the long side along the first direction X of CH3 is set sufficiently larger than the allowable range of alignment deviation, it is possible to secure a sufficient contact area between both impurity regions and the output line. Become.
さらに、境界BDの第2方向Yに延出した部分は、コンタクトホールCH3の長辺における中点で交差している。このため、コンタクトホールCH3において、出力線とn型不純物領域とのコンタクト面積と、出力線とp型不純物領域とのコンタクト面積とを同等にすることができる。これにより、nチャネル型トランジスタTRNにおける出力線のコンタクト抵抗と、pチャネル型トランジスタTRPにおける出力線のコンタクト抵抗とを同等にすることが可能となる。 Furthermore, the portion of the boundary BD extending in the second direction Y intersects at the midpoint on the long side of the contact hole CH3. For this reason, in the contact hole CH3, the contact area between the output line and the n-type impurity region can be made equal to the contact area between the output line and the p-type impurity region. As a result, the contact resistance of the output line in the n-channel transistor TRN can be made equal to the contact resistance of the output line in the p-channel transistor TRP.
以上説明したように、本実施形態によれば、高精細化が可能な表示装置を提供することができる。 As described above, according to the present embodiment, it is possible to provide a display device capable of high definition.
なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。 In addition, this invention is not limited to the said embodiment itself, In the stage of implementation, it can change and implement a component within the range which does not deviate from the summary. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.
PNL…表示パネル AR…アレイ基板 CT…対向基板 LQ…液晶層
G…ゲート配線 S…ソース配線 SW…スイッチング素子 PE…画素電極
GD…ゲートドライバ
SC…半導体層 CN1…第1チャネル領域 R1…第1不純物領域 R2…第2不純物領域 CN2…第2チャネル領域 R3…第3不純物領域 R4…第4不純物領域
PA…第1電源線 PB…第2電源線 OUT…出力線
WG1…第1ゲート電極 WG2…第2ゲート電極
PNL ... Display panel AR ... Array substrate CT ... Counter substrate LQ ... Liquid crystal layer G ... Gate wire S ... Source wire SW ... Switching element PE ... Pixel electrode GD ... Gate driver SC ... Semiconductor layer CN1 ... First channel region R1 ... First Impurity region R2 ... second impurity region CN2 ... second channel region R3 ... third impurity region R4 ... fourth impurity region PA ... first power supply line PB ... second power supply line OUT ... output line WG1 ... first gate electrode WG2 ... Second gate electrode
Claims (6)
前記半導体層を覆うとともに、第1方向に延出した長辺を有し且つ前記第1方向に並んだ前記第2不純物領域及び前記第3不純物領域を共に露出するコンタクトホールを有する絶縁膜と、
前記絶縁膜上で前記第1チャネル領域と対向する第1ゲート電極と、
前記絶縁膜上で前記第2チャネル領域と対向する第2ゲート電極と、
前記第1不純物領域に電気的に接続された第1電源線と、
前記第4不純物領域に電気的に接続され、前記第1電源線とは異なる電位の第2電源線と、
前記第1方向に延出し、前記コンタクトホールを介して前記第2不純物領域及び前記第3不純物領域に電気的に接続された出力線と、
を備えた表示装置。 an n-type first impurity region and a second impurity region; a first channel region located between the first impurity region and the second impurity region; a p-type third impurity region and a fourth impurity region; A semiconductor layer having a second channel region located between the third impurity region and the fourth impurity region, wherein the second impurity region and the third impurity region are adjacent to each other;
An insulating film having a contact hole that covers the semiconductor layer, has a long side extending in the first direction, and exposes both the second impurity region and the third impurity region aligned in the first direction;
A first gate electrode facing the first channel region on the insulating film;
A second gate electrode facing the second channel region on the insulating film;
A first power line electrically connected to the first impurity region;
A second power line electrically connected to the fourth impurity region and having a potential different from that of the first power line;
An output line extending in the first direction and electrically connected to the second impurity region and the third impurity region through the contact hole;
A display device comprising:
前記第2不純物領域は、第2高濃度領域、及び、前記第2高濃度領域と前記第2チャネル領域との間に位置し前記第2高濃度領域よりも低い不純物濃度を有する第2低濃度領域を有する、請求項1に記載の表示装置。 The first impurity region is a first high concentration region, and a first low concentration having a lower impurity concentration than the first high concentration region, located between the first high concentration region and the first channel region. Has an area,
The second impurity region is a second high-concentration region and a second low-concentration region located between the second high-concentration region and the second channel region and having a lower impurity concentration than the second high-concentration region. The display device according to claim 1, comprising a region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014150674A JP2016024421A (en) | 2014-07-24 | 2014-07-24 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014150674A JP2016024421A (en) | 2014-07-24 | 2014-07-24 | Display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016024421A true JP2016024421A (en) | 2016-02-08 |
Family
ID=55271183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014150674A Pending JP2016024421A (en) | 2014-07-24 | 2014-07-24 | Display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016024421A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109658882A (en) * | 2017-10-12 | 2019-04-19 | 夏普株式会社 | Display device |
-
2014
- 2014-07-24 JP JP2014150674A patent/JP2016024421A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109658882A (en) * | 2017-10-12 | 2019-04-19 | 夏普株式会社 | Display device |
CN109658882B (en) * | 2017-10-12 | 2021-05-04 | 夏普株式会社 | Display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104952404B (en) | Liquid crystal display | |
JP5303119B2 (en) | Semiconductor device | |
JP5123510B2 (en) | Semiconductor device | |
JP6004560B2 (en) | Display device | |
TWI437335B (en) | Display device | |
JP2007316104A (en) | Display device | |
JP2009047902A (en) | Display device | |
US20180341159A1 (en) | Coa substrate and liquid crystal display panel | |
TW200807119A (en) | Display device with static electricity protecting circuit | |
JP2006269808A5 (en) | ||
TWI307074B (en) | Liquid crystal display panel | |
JP6518466B2 (en) | Thin film transistor | |
JP2017224676A (en) | Semiconductor device and display device | |
US20240172499A1 (en) | Display device | |
JP7027596B2 (en) | Semiconductor device | |
US10147360B2 (en) | Rugged display device architecture | |
JP2014239173A (en) | Thin film transistor and display device using the same | |
JP2008116770A (en) | Display device | |
JP2016224297A (en) | Display device | |
KR102396465B1 (en) | Organic Light Emitting Display Device | |
JP2017034060A (en) | Semiconductor device and display device | |
JP2009049080A (en) | Display unit | |
JP2016024421A (en) | Display device | |
US9563084B2 (en) | Liquid crystal display device and array substrate thereof | |
EP4060750A1 (en) | Display backplane having multiple types of thin-film-transistors |