JP2016024421A

JP2016024421A - Display device

Info

Publication number: JP2016024421A
Application number: JP2014150674A
Authority: JP
Inventors: 石井　達也; Tatsuya Ishii; 達也石井; 原田　賢治; Kenji Harada; 賢治原田
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2014-07-24
Filing date: 2014-07-24
Publication date: 2016-02-08

Abstract

PROBLEM TO BE SOLVED: To provide a display device capable of achieving higher definition.SOLUTION: A display device comprises: a semiconductor layer comprising an n-type first and an n-type second impurity region, a first channel region located between the first impurity region and the second impurity region, a p-type third and a p-type fourth impurity region, and a second channel region located between the third impurity region and the fourth impurity region, the second impurity region and the third impurity region being adjacent each other; an insulating film covering the insulating layer and including a contact hole which has a long side extending in a first direction and through which both the second and third impurity regions arranged in the first direction are exposed; a first gate electrode facing the first channel region; a second gate region facing the second channel region; a first power line electrically connected to the first impurity region; a second power line electrically connected to the fourth impurity region; and an output line electrically connected to the second and third impurity regions via the contact hole.SELECTED DRAWING: Figure 2

Description

本発明の実施形態は、表示装置に関する。 Embodiments described herein relate generally to a display device.

近年、駆動回路を内蔵した表示装置が実用化されている。表示装置の一例としては、液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置等が挙げられる。駆動回路は、例えば、ｎチャネル型トランジスタとｐチャネル型トランジスタとを組み合わせたＣＭＯＳ（complementary mental-oxide semiconductor）回路を備えている。 In recent years, display devices incorporating a drive circuit have been put into practical use. Examples of the display device include a liquid crystal display device and an organic electroluminescence (EL) display device. The drive circuit includes, for example, a complementary mental-oxide semiconductor (CMOS) circuit in which an n-channel transistor and a p-channel transistor are combined.

最近の表示装置では、狭額縁化の要望が高まっており、駆動回路が設置される周辺エリアの面積が縮小する傾向にある。一例では、ＣＭＯＳ回路の低電位電源配線と高電位電源配線のそれぞれの幅を非対称とすることで、駆動回路の設置面積を縮小する技術が提案されている。 In recent display devices, there is an increasing demand for narrowing the frame, and the area of the peripheral area where the drive circuit is installed tends to be reduced. In one example, a technique for reducing the installation area of the drive circuit by making the widths of the low-potential power line and the high-potential power line of the CMOS circuit asymmetric is proposed.

また、近年では、高精細化の要望が高まっており、画素サイズのみならず、配線ピッチが縮小する傾向にある。このため、駆動回路の設置面積を拡大することなく、狭配線ピッチに対応し、高精細化を実現することが要求されている。 In recent years, there has been an increasing demand for higher definition, and not only the pixel size but also the wiring pitch tends to be reduced. For this reason, it is required to realize high definition corresponding to a narrow wiring pitch without increasing the installation area of the drive circuit.

特開２００６−２４６３０号公報JP 2006-24630 A

本実施形態の目的は、高精細化が可能な表示装置を提供することにある。 An object of the present embodiment is to provide a display device capable of high definition.

本実施形態によれば、
ｎ型の第１不純物領域及び第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に位置する第１チャネル領域と、ｐ型の第３不純物領域及び第４不純物領域と、前記第３不純物領域と前記第４不純物領域との間に位置する第２チャネル領域と、を有し、前記第２不純物領域と前記第３不純物領域とが隣接する半導体層と、前記半導体層を覆うとともに、第１方向に延出した長辺を有し且つ前記第１方向に並んだ前記第２不純物領域及び前記第３不純物領域を共に露出するコンタクトホールを有する絶縁膜と、前記絶縁膜上で前記第１チャネル領域と対向する第１ゲート電極と、前記絶縁膜上で前記第２チャネル領域と対向する第２ゲート電極と、前記第１不純物領域に電気的に接続された第１電源線と、前記第４不純物領域に電気的に接続され、前記第１電源線とは異なる電位の第２電源線と、前記第１方向に延出し、前記コンタクトホールを介して前記第２不純物領域及び前記第３不純物領域に電気的に接続された出力線と、を備えた表示装置が提供される。 According to this embodiment,
an n-type first impurity region and a second impurity region; a first channel region located between the first impurity region and the second impurity region; a p-type third impurity region and a fourth impurity region; A semiconductor layer having a second channel region located between the third impurity region and the fourth impurity region, wherein the second impurity region and the third impurity region are adjacent to each other; and An insulating film having a long side extending in the first direction and having a contact hole exposing both the second impurity region and the third impurity region aligned in the first direction, and the insulating film A first gate electrode facing the first channel region; a second gate electrode facing the second channel region on the insulating film; and a first power source electrically connected to the first impurity region. Lines and the fourth impurity region A second power supply line that is electrically connected and has a potential different from that of the first power supply line, extends in the first direction, and is electrically connected to the second impurity region and the third impurity region through the contact hole. And an output line connected to the display device.

図１は、本実施形態の表示装置を構成する表示パネルＰＮＬの構成及び等価回路を概略的に示す図である。FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a display panel PNL constituting the display device of the present embodiment. 図２は、図１に示したゲートドライバを構成するバッファ回路の一部を概略的に示す平面図である。FIG. 2 is a plan view schematically showing a part of the buffer circuit constituting the gate driver shown in FIG. 図３は、図２に示したバッファ回路Ｂ１をＡ−Ｂ線で切断した構造を概略的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing a structure in which the buffer circuit B1 shown in FIG. 2 is cut along line AB.

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。 Hereinafter, the present embodiment will be described in detail with reference to the drawings. In each figure, the same reference numerals are given to components that exhibit the same or similar functions, and duplicate descriptions are omitted.

本実施形態においては、表示装置が液晶表示装置である場合について説明する。しかしながらこれに限らず、表示装置は、有機エレクトロルミネッセンス表示装置等の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置であってもよい。また、本実施形態に係る表示装置は、例えばスマートフォン、タブレット端末、携帯電話端末、ノートブックタイプのパーソナルコンピュータ、ゲーム機器等の種々の装置に用いることができる。 In the present embodiment, a case where the display device is a liquid crystal display device will be described. However, the present invention is not limited thereto, and the display device may be any flat panel display device such as a self-luminous display device such as an organic electroluminescence display device or an electronic paper display device having an electrophoretic element. In addition, the display device according to the present embodiment can be used for various devices such as a smartphone, a tablet terminal, a mobile phone terminal, a notebook type personal computer, and a game machine.

図１は、本実施形態の表示装置を構成する表示パネルＰＮＬの構成及び等価回路を概略的に示す図である。 FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a display panel PNL constituting the display device of the present embodiment.

すなわち、表示装置は、アクティブマトリクスタイプの表示パネルＰＮＬを備えている。表示パネルＰＮＬは、アレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。アレイ基板ＡＲ及び対向基板ＣＴは、シール材によって貼り合わせられている。このような表示パネルＰＮＬは、シール材によって囲まれた内側に、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。 That is, the display device includes an active matrix type display panel PNL. The display panel PNL includes an array substrate AR, a counter substrate CT arranged to face the array substrate AR, and a liquid crystal layer LQ held between the array substrate AR and the counter substrate CT. The array substrate AR and the counter substrate CT are bonded together with a sealing material. Such a display panel PNL is provided with an active area ACT for displaying an image inside surrounded by a sealing material. The active area ACT is composed of a plurality of pixels PX arranged in a matrix.

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）、スイッチング素子ＳＷ、画素電極ＰＥなどを備えている。スイッチング素子ＳＷは、薄膜トランジスタ（ＴＦＴ）によって構成され、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されている。画素電極ＰＥは、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、給電部ＶＳに接続されている。共通電極ＣＥは、アクティブエリアＡＣＴにおいて、複数の画素ＰＸに亘って共通に形成され、各画素電極ＰＥと向かい合っている。 The array substrate AR includes gate lines G (G1 to Gn), source lines S (S1 to Sm), switching elements SW, pixel electrodes PE, and the like in the active area ACT. The switching element SW is formed of a thin film transistor (TFT) and is electrically connected to the gate line G and the source line S. The pixel electrode PE is electrically connected to the switching element SW in each pixel PX. The common electrode CE is connected to the power supply unit VS. The common electrode CE is formed in common over the plurality of pixels PX in the active area ACT and faces each pixel electrode PE.

また、アレイ基板ＡＲは、アクティブエリアＡＣＴの外側の周辺エリアＰＲＰにおいて、ゲートドライバＧＤ１及びＧＤ２、ソースドライバＳＤ、及び、駆動ＩＣチップ２などを備えている。図示した例では、ゲートドライバＧＤ１及びＧＤ２は、アクティブエリアＡＣＴを挟んで両側に位置している。駆動ＩＣチップ２は、ゲートドライバＧＤ及びソースドライバＳＤと接続されている。図示した例では、駆動ＩＣチップ２は、表示パネルＰＮＬを駆動するのに必要な信号源として機能し、ゲートドライバＧＤ及びソースドライバＳＤを制御したり、給電部ＶＳに供給されるコモン電圧を制御したりする。 The array substrate AR includes gate drivers GD1 and GD2, a source driver SD, a driving IC chip 2, and the like in the peripheral area PRP outside the active area ACT. In the illustrated example, the gate drivers GD1 and GD2 are located on both sides of the active area ACT. The driving IC chip 2 is connected to the gate driver GD and the source driver SD. In the illustrated example, the driving IC chip 2 functions as a signal source necessary for driving the display panel PNL, controls the gate driver GD and the source driver SD, and controls the common voltage supplied to the power supply unit VS. To do.

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤ１及びＧＤ２に接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。図示した例では、１本のゲート配線Ｇがその両端において、それぞれゲートドライバＧＤ１及びＧＤ２と電気的に接続されており、各ゲート配線Ｇには、その両側から制御信号が供給される。このような構成により、ゲート配線Ｇが細線化されたとしても、ゲート配線Ｇの全体で制御信号の書き込み不足を抑制することが可能となる。 Each gate line G is drawn outside the active area ACT and connected to the gate drivers GD1 and GD2. Each source line S is drawn outside the active area ACT and connected to the source driver SD. In the illustrated example, one gate line G is electrically connected to the gate drivers GD1 and GD2 at both ends thereof, and a control signal is supplied to each gate line G from both sides. With such a configuration, even if the gate wiring G is thinned, it is possible to suppress insufficient writing of control signals in the entire gate wiring G.

すなわち、ゲートドライバＧＤ１及びＧＤ２は、各ゲート配線Ｇに、スイッチング素子ＳＷをオンオフ制御するための制御信号を供給する。ソースドライバＳＤは、ソース配線Ｓに映像信号を供給する。スイッチング素子ＳＷは、ゲート配線Ｇに供給された制御信号に基づいてオンした際に、ソース配線Ｓに供給された映像信号に応じた画素電位を画素電極ＰＥに書き込む。コモン電位の共通電極ＣＥと画素電位の画素電極ＰＥとの間の電位差により、液晶層ＬＱに電圧が印加され、液晶層ＬＱに含まれる液晶分子の配向が制御される。 That is, the gate drivers GD1 and GD2 supply a control signal for on / off control of the switching element SW to each gate line G. The source driver SD supplies a video signal to the source line S. When the switching element SW is turned on based on a control signal supplied to the gate line G, the switching element SW writes a pixel potential corresponding to the video signal supplied to the source line S to the pixel electrode PE. A voltage is applied to the liquid crystal layer LQ by the potential difference between the common electrode CE having the common potential and the pixel electrode PE having the pixel potential, and the alignment of the liquid crystal molecules included in the liquid crystal layer LQ is controlled.

蓄積容量ＣＳは、液晶層ＬＱに印加される電圧を一定期間保持するものであって、絶縁膜を介して対向する一対の電極で構成されている。例えば、蓄積容量ＣＳは、画素電極ＰＥと同電位の第１電極と、共通電極ＣＥと同電位の第２電極と、第１電極と第２電極との間に介在する絶縁膜と、で構成されている。 The storage capacitor CS holds a voltage applied to the liquid crystal layer LQ for a certain period, and is composed of a pair of electrodes opposed via an insulating film. For example, the storage capacitor CS includes a first electrode having the same potential as the pixel electrode PE, a second electrode having the same potential as the common electrode CE, and an insulating film interposed between the first electrode and the second electrode. Has been.

なお、表示パネルＰＮＬの詳細な構成についてはここでは説明を省略するが、主として縦電界を利用するモードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられる。また、主として横電界を利用するモードでは、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられる。 Although a detailed description of the configuration of the display panel PNL is omitted here, in the mode mainly using the vertical electric field, the pixel electrode PE is provided on the array substrate AR, while the common electrode CE is provided on the counter substrate CT. It is done. In the mode mainly using the horizontal electric field, both the pixel electrode PE and the common electrode CE are provided on the array substrate AR.

図２は、図１に示したゲートドライバを構成するバッファ回路の一部を概略的に示す平面図である。 FIG. 2 is a plan view schematically showing a part of the buffer circuit constituting the gate driver shown in FIG.

すなわち、１本の出力線ＯＵＴ１に対応するバッファ回路Ｂ１は、ｎチャネル型トランジスタＴＲＮ１とｐチャネル型トランジスタＴＲＰ１とを組み合わせたＣＭＯＳ回路によって構成されている。出力線ＯＵＴ２に対応するバッファ回路Ｂ２は、バッファ回路Ｂ１に隣接し、ｎチャネル型トランジスタＴＲＮ２及びｐチャネル型トランジスタＴＲＰ２によって構成されている。ここでは、２個のバッファ回路Ｂ１及びＢ２のみを図示しているが、各出力線に対応したバッファ回路は、第２方向Ｙに沿って同一直線上に並んでいる。 That is, the buffer circuit B1 corresponding to one output line OUT1 is configured by a CMOS circuit in which an n-channel transistor TRN1 and a p-channel transistor TRP1 are combined. The buffer circuit B2 corresponding to the output line OUT2 is adjacent to the buffer circuit B1, and is configured by an n-channel transistor TRN2 and a p-channel transistor TRP2. Here, only two buffer circuits B1 and B2 are illustrated, but the buffer circuits corresponding to the output lines are arranged on the same line along the second direction Y.

出力線ＯＵＴ１及びＯＵＴ２は、それぞれ第１方向Ｘに延出し、第１方向Ｘに直交する第２方向Ｙに間隔をおいて並んでいる。出力線ＯＵＴ１は上記のゲート配線Ｇ１と電気的に接続され、出力線ＯＵＴ２はゲート配線Ｇ２と電気的に接続されている。 The output lines OUT1 and OUT2 each extend in the first direction X and are arranged at intervals in a second direction Y orthogonal to the first direction X. The output line OUT1 is electrically connected to the gate line G1, and the output line OUT2 is electrically connected to the gate line G2.

半導体層ＳＣは、途切れることなく第２方向Ｙに連続的に延在し、複数のバッファ回路に対して共通に設けられている。 The semiconductor layer SC extends continuously in the second direction Y without interruption, and is provided in common to the plurality of buffer circuits.

以下に、バッファ回路Ｂ１に着目して、その構造について説明する。 Hereinafter, the structure of the buffer circuit B1 will be described focusing on the buffer circuit B1.

半導体層ＳＣは、例えば多結晶シリコンによって形成されている。半導体層ＳＣは、第１不純物領域Ｒ１、第１チャネル領域ＣＮ１、第２不純物領域Ｒ２、第３不純物領域Ｒ３、第２チャネル領域ＣＮ２、及び、第４不純物領域Ｒ４を有している。第１不純物領域Ｒ１及び第２不純物領域Ｒ２は、ｎ型の不純物領域に相当し、リンなどの不純物を含んでいる。第３不純物領域Ｒ３及び第４不純物領域Ｒ４は、ｐ型の不純物領域に相当し、ボロンなどの不純物を含んでいる。 The semiconductor layer SC is made of, for example, polycrystalline silicon. The semiconductor layer SC includes a first impurity region R1, a first channel region CN1, a second impurity region R2, a third impurity region R3, a second channel region CN2, and a fourth impurity region R4. The first impurity region R1 and the second impurity region R2 correspond to n-type impurity regions and contain impurities such as phosphorus. The third impurity region R3 and the fourth impurity region R4 correspond to p-type impurity regions and contain impurities such as boron.

第２不純物領域Ｒ２と第３不純物領域Ｒ３とは隣接している。出力線ＯＵＴ１は、第２不純物領域Ｒ２及び第３不純物領域Ｒ３の双方に跨って対向している。図示した例では、第２不純物領域Ｒ２と第３不純物領域Ｒ３との境界（ｐｎ接合面）ＢＤは、第１方向Ｘに延出した部分及び第２方向Ｙに延出した部分を含む矩形波状であり、その全体が出力線ＯＵＴ１に対向している。 The second impurity region R2 and the third impurity region R3 are adjacent to each other. The output line OUT1 is opposed across both the second impurity region R2 and the third impurity region R3. In the illustrated example, the boundary (pn junction surface) BD between the second impurity region R2 and the third impurity region R3 has a rectangular wave shape including a portion extending in the first direction X and a portion extending in the second direction Y. And the whole is opposed to the output line OUT1.

第１チャネル領域ＣＮ１は、第１不純物領域Ｒ１と第２不純物領域Ｒ２との間に位置している。第１ゲート電極ＷＧ１は、第１チャネル領域ＣＮ１の直上に位置している。第２チャネル領域ＣＮ２は、第３不純物領域Ｒ３と第４不純物領域Ｒ４との間に位置している。第２ゲート電極ＷＧ２は、第２チャネル領域ＣＮ２の直上に位置している。 The first channel region CN1 is located between the first impurity region R1 and the second impurity region R2. The first gate electrode WG1 is located immediately above the first channel region CN1. The second channel region CN2 is located between the third impurity region R3 and the fourth impurity region R4. The second gate electrode WG2 is located immediately above the second channel region CN2.

図示した例では、第１不純物領域Ｒ１は、第１高濃度領域ＲＨ１及び第１低濃度領域ＲＬ１を有しており、また、第２不純物領域Ｒ２は、第２高濃度領域ＲＨ２及び第２低濃度領域ＲＬ２を有している。第１低濃度領域ＲＬ１は、第１高濃度領域ＲＨ１よりも低い不純物濃度を有し、第１チャネル領域ＣＮ１と第１高濃度領域ＲＨ１との間に位置している。第２低濃度領域ＲＬ２は、第２高濃度領域ＲＨ２よりも低い不純物濃度を有し、第１チャネル領域ＣＮ１と第２高濃度領域ＲＨ２との間に位置している。 In the illustrated example, the first impurity region R1 includes a first high concentration region RH1 and a first low concentration region RL1, and the second impurity region R2 includes a second high concentration region RH2 and a second low concentration region RL1. It has a density region RL2. The first low concentration region RL1 has an impurity concentration lower than that of the first high concentration region RH1, and is located between the first channel region CN1 and the first high concentration region RH1. The second low concentration region RL2 has a lower impurity concentration than the second high concentration region RH2, and is located between the first channel region CN1 and the second high concentration region RH2.

第１電源線ＰＡは、第１不純物領域Ｒ１に対向している。第２電源線ＰＢは、第４不純物領域Ｒ４に対向している。第１電源線ＰＡと第２電源線ＰＢとは異なる電位である。例えば、第１電源線ＰＡの電位は、第２電源線ＰＢの電位よりも低電位である。 The first power supply line PA is opposed to the first impurity region R1. The second power supply line PB faces the fourth impurity region R4. The first power supply line PA and the second power supply line PB have different potentials. For example, the potential of the first power supply line PA is lower than the potential of the second power supply line PB.

後述するが、半導体層ＳＣと、第１電源線ＰＡ、第２電源線ＰＢ、出力線ＯＵＴ１、第１ゲート電極ＷＧ１、及び、第２ゲート電極ＷＧ２との間には、絶縁膜が介在している。この絶縁膜には、コンタクトホールＣＨ１乃至ＣＨ３が形成されている。 As will be described later, an insulating film is interposed between the semiconductor layer SC and the first power supply line PA, the second power supply line PB, the output line OUT1, the first gate electrode WG1, and the second gate electrode WG2. Yes. Contact holes CH1 to CH3 are formed in this insulating film.

第１電源線ＰＡは、コンタクトホールＣＨ１を介して、第１不純物領域Ｒ１に電気的に接続されている。第２電源線ＰＢは、コンタクトホールＣＨ２を介して、第４不純物領域Ｒ４に電気的に接続されている。出力線ＯＵＴ１は、コンタクトホールＣＨ３を介して、第２不純物領域Ｒ２及び第３不純物領域Ｒ３に電気的に接続されている。 The first power supply line PA is electrically connected to the first impurity region R1 through the contact hole CH1. The second power supply line PB is electrically connected to the fourth impurity region R4 through the contact hole CH2. The output line OUT1 is electrically connected to the second impurity region R2 and the third impurity region R3 through the contact hole CH3.

コンタクトホールＣＨ１は、第１方向Ｘに延出した長辺Ｌ１及び第２方向Ｙに延出した短辺Ｓ１を有する長方形状に形成されている。このようなコンタクトホールＣＨ１は、第１方向Ｘに沿って複数個並んでおり、図示した例では、５個のコンタクトホールＣＨ１が並んでいる。 The contact hole CH1 is formed in a rectangular shape having a long side L1 extending in the first direction X and a short side S1 extending in the second direction Y. A plurality of such contact holes CH1 are arranged along the first direction X. In the illustrated example, five contact holes CH1 are arranged.

コンタクトホールＣＨ２は、第１方向Ｘに延出した長辺Ｌ２及び第２方向Ｙに延出した短辺Ｓ２を有する長方形状に形成されている。長辺Ｌ２の長さは長辺Ｌ１の長さと同等であり、短辺Ｓ１の長さは短辺Ｓ２の長さと同等である。このようなコンタクトホールＣＨ２は、第１方向Ｘに沿って複数個並んでおり、図示した例では、５個のコンタクトホールＣＨ２が並んでいる。 The contact hole CH2 is formed in a rectangular shape having a long side L2 extending in the first direction X and a short side S2 extending in the second direction Y. The length of the long side L2 is equivalent to the length of the long side L1, and the length of the short side S1 is equivalent to the length of the short side S2. A plurality of such contact holes CH2 are arranged along the first direction X. In the illustrated example, five contact holes CH2 are arranged.

コンタクトホールＣＨ３は、コンタクトホールＣＨ１及びコンタクトホールＣＨ２よりも大きな長方形状に形成されている。すなわち、コンタクトホールＣＨ３は、第１方向Ｘに延出した長辺Ｌ３及び第２方向Ｙに延出した短辺Ｓ３を有する長方形状に形成されている。短辺Ｓ３の長さは、短辺Ｓ１及びＳ２の長さと同等である。一方で、長辺Ｌ３の長さは、長辺Ｌ１及びＬ２の長さよりも長い。一例では、長辺Ｌ３の長さは、長辺Ｌ１及びＬ２の長さの約２倍である。このようなコンタクトホールＣＨ３は、第１方向Ｘに沿って複数個並んでおり、図示した例では、３個のコンタクトホールＣＨ３が並んでいる。 The contact hole CH3 is formed in a rectangular shape larger than the contact hole CH1 and the contact hole CH2. That is, the contact hole CH3 is formed in a rectangular shape having a long side L3 extending in the first direction X and a short side S3 extending in the second direction Y. The length of the short side S3 is equal to the length of the short sides S1 and S2. On the other hand, the length of the long side L3 is longer than the lengths of the long sides L1 and L2. In one example, the length of the long side L3 is about twice the length of the long sides L1 and L2. A plurality of such contact holes CH3 are arranged along the first direction X. In the illustrated example, three contact holes CH3 are arranged.

ここで、コンタクトホールＣＨ３と、境界ＢＤとの関係について説明する。コンタクトホールＣＨ３は、境界ＢＤを挟んで第１方向Ｘに並んだ第２不純物領域Ｒ２及び第３不純物領域Ｒ３を共に露出する。つまり、コンタクトホールＣＨ３は、境界ＢＤのうちの第２方向Ｙに延出した部分ＢＤＹを含むように半導体層ＳＣを露出している。図示した例では、境界ＢＤの第２方向Ｙに延出した部分ＢＤＹは、長辺Ｌ３における中点で交差している。つまり、境界ＢＤは、コンタクトホールＣＨ３を２等分する位置に形成されている。これにより、コンタクトホールＣＨ３において、第２不純物領域Ｒ２の露出面積と、第３不純物領域Ｒ３の露出面積とは、ほぼ同等となる。出力線ＯＵＴ１は、コンタクトホールＣＨ３において、第２不純物領域Ｒ２及び第３不純物領域Ｒ３のそれぞれとほぼ同一面積でコンタクトしている。 Here, the relationship between the contact hole CH3 and the boundary BD will be described. The contact hole CH3 exposes both the second impurity region R2 and the third impurity region R3 arranged in the first direction X across the boundary BD. That is, the contact hole CH3 exposes the semiconductor layer SC so as to include a portion BDY extending in the second direction Y of the boundary BD. In the illustrated example, the portion BDY extending in the second direction Y of the boundary BD intersects at the midpoint on the long side L3. That is, the boundary BD is formed at a position that divides the contact hole CH3 into two equal parts. Thereby, in the contact hole CH3, the exposed area of the second impurity region R2 and the exposed area of the third impurity region R3 are substantially equal. The output line OUT1 is in contact with the second impurity region R2 and the third impurity region R3 in substantially the same area in the contact hole CH3.

図３は、図２に示したバッファ回路Ｂ１をＡ−Ｂ線で切断した構造を概略的に示す断面図である。 FIG. 3 is a cross-sectional view schematically showing a structure in which the buffer circuit B1 shown in FIG. 2 is cut along line AB.

アレイ基板ＡＲは、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、周辺エリアＰＲＰにおいて、半導体層ＳＣ、第１絶縁膜１１、第２絶縁膜１２、第１ゲート電極ＷＧ１、第２ゲート電極ＷＧ２、第１電源線ＰＡ、第２電源線ＰＢ、出力線ＯＵＴ１などを備えている。 The array substrate AR is formed using a transparent first insulating substrate 10 such as a glass substrate or a resin substrate. In the peripheral area PRP, the array substrate AR includes a semiconductor layer SC, a first insulating film 11, a second insulating film 12, a first gate electrode WG1, a second gate electrode WG2, a first power supply line PA, a second power supply line PB, An output line OUT1 and the like are provided.

半導体層ＳＣは、第１絶縁基板１０の内面に配置されている。半導体層ＳＣにおいては、含有する不純物の種類、不純物濃度により、第１高濃度領域ＲＨ１、第１低濃度領域ＲＬ１、第１チャネル領域ＣＮ１、第２低濃度領域ＲＬ２、第２高濃度領域ＲＨ２、第３不純物領域Ｒ３、第２チャネル領域ＣＮ２、及び、第４不純物領域Ｒ４がそれぞれ形成される。このような半導体層ＳＣは、第１絶縁膜１１によって覆われている。第１絶縁膜１１は、第１絶縁基板１０の内面にも配置されている。 The semiconductor layer SC is disposed on the inner surface of the first insulating substrate 10. In the semiconductor layer SC, the first high-concentration region RH1, the first low-concentration region RL1, the first channel region CN1, the second low-concentration region RL2, the second high-concentration region RH2, A third impurity region R3, a second channel region CN2, and a fourth impurity region R4 are formed. Such a semiconductor layer SC is covered with the first insulating film 11. The first insulating film 11 is also disposed on the inner surface of the first insulating substrate 10.

第１ゲート電極ＷＧ１及び第２ゲート電極ＷＧ２は、第１絶縁膜１１の上に形成されている。第１ゲート電極ＷＧ１は、第１絶縁膜１１を介して第１チャネル領域ＣＮ１と対向している。第２ゲート電極ＷＧ２は、第１絶縁膜１１を介して第２チャネル領域ＣＮ２と対向している。第１ゲート電極ＷＧ１及び第２ゲート電極ＷＧ２は、第２絶縁膜１２によって覆われている。第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。 The first gate electrode WG1 and the second gate electrode WG2 are formed on the first insulating film 11. The first gate electrode WG1 is opposed to the first channel region CN1 with the first insulating film 11 interposed therebetween. The second gate electrode WG2 faces the second channel region CN2 with the first insulating film 11 interposed therebetween. The first gate electrode WG1 and the second gate electrode WG2 are covered with the second insulating film 12. The second insulating film 12 is also disposed on the first insulating film 11.

これらの第１絶縁膜１１及び第２絶縁膜１２には、第１高濃度領域ＲＨ１まで貫通するコンタクトホールＣＨ１、第４不純物領域Ｒ４まで貫通するコンタクトホールＣＨ２、第２不純物領域Ｒ２及び第３不純物領域Ｒ３まで貫通するコンタクトホールＣＨ３が形成されている。 The first insulating film 11 and the second insulating film 12 include a contact hole CH1 that penetrates to the first high-concentration region RH1, a contact hole CH2 that penetrates to the fourth impurity region R4, a second impurity region R2, and a third impurity. A contact hole CH3 penetrating to the region R3 is formed.

第１電源線ＰＡ、第２電源線ＰＢ、及び、出力線ＯＵＴ１は、第２絶縁膜１２の上に形成されている。第１電源線ＰＡは、コンタクトホールＣＨ１を介して、第１不純物領域Ｒ１（第１高濃度領域ＲＨ１）にコンタクトしている。第２電源線ＰＢは、コンタクトホールＣＨ２を介して、第４不純物領域Ｒ４にコンタクトしている。出力線ＯＵＴ１は、コンタクトホールＣＨ３を介して、ｎ型不純物領域である第２不純物領域Ｒ２（第２高濃度領域ＲＨ２）、及び、ｐ型不純物領域である第３不純物領域Ｒ３の双方にコンタクトしている。 The first power supply line PA, the second power supply line PB, and the output line OUT1 are formed on the second insulating film 12. The first power supply line PA is in contact with the first impurity region R1 (first high concentration region RH1) via the contact hole CH1. The second power supply line PB is in contact with the fourth impurity region R4 through the contact hole CH2. The output line OUT1 is in contact with both the second impurity region R2 (second high-concentration region RH2) that is an n-type impurity region and the third impurity region R3 that is a p-type impurity region through a contact hole CH3. ing.

第１ゲート電極ＷＧ１、第２ゲート電極ＷＧ２、第１電源線ＰＡ、第２電源線ＰＢ、及び、出力線ＯＵＴ１は、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）などの金属材料を用いて形成されている。 The first gate electrode WG1, the second gate electrode WG2, the first power supply line PA, the second power supply line PB, and the output line OUT1 are, for example, molybdenum (Mo), tungsten (W), aluminum (Al), titanium ( It is formed using a metal material such as Ti) or silver (Ag).

本実施形態によれば、ゲートドライバＧＤを構成するバッファ回路の出力線は、当該出力線の延出方向（第１方向Ｘ）と平行に延出した長辺を有する１つのコンタクトホールＣＨ３を介して、ｎ型不純物領域（第２不純物領域Ｒ２）及びｐ型不純物領域（第３不純物領域Ｒ３）の双方にコンタクトしている。このため、コンタクトホールＣＨ３において、出力線とｎ型不純物領域とのコンタクト面積、及び、出力線とｐ型不純物領域とのコンタクト面積をそれぞれ十分に確保することができるとともに、出力線の延出方向と直交する方向（第２方向Ｙ）に関して、バッファ回路の回路規模の拡大を抑制することができる。また、出力線の各々に対応するバッファ回路は、第２方向Ｙに並列配置することができ、バッファ回路を設置する面積の第１方向Ｘの拡張を抑制することができる。したがって、周辺エリアＰＲＰにおいて、このようなバッファ回路を含むゲートドライバＧＤの設置面積を縮小することができ、狭額縁化を実現することが可能となる。 According to the present embodiment, the output line of the buffer circuit constituting the gate driver GD is passed through one contact hole CH3 having a long side extending in parallel with the extending direction (first direction X) of the output line. Thus, both the n-type impurity region (second impurity region R2) and the p-type impurity region (third impurity region R3) are in contact. Therefore, in the contact hole CH3, the contact area between the output line and the n-type impurity region and the contact area between the output line and the p-type impurity region can be sufficiently secured, and the extending direction of the output line The expansion of the circuit scale of the buffer circuit can be suppressed in the direction orthogonal to the second direction (second direction Y). In addition, the buffer circuits corresponding to each of the output lines can be arranged in parallel in the second direction Y, and expansion of the area in which the buffer circuit is installed in the first direction X can be suppressed. Therefore, in the peripheral area PRP, the installation area of the gate driver GD including such a buffer circuit can be reduced, and a narrow frame can be realized.

また、各バッファ回路の第２方向Ｙの拡大を抑制できるため、これらのバッファ回路の出力線にそれぞれ接続されるゲート配線の第２方向Ｙのピッチを縮小することが可能となる。したがって、アクティブエリアにおいて、ゲート配線を狭ピッチで配置することができ、高精細化に対応することが可能となる。 In addition, since the expansion in the second direction Y of each buffer circuit can be suppressed, the pitch in the second direction Y of the gate wirings respectively connected to the output lines of these buffer circuits can be reduced. Therefore, the gate wiring can be arranged at a narrow pitch in the active area, and high definition can be dealt with.

また、ｎ型不純物領域とｐ型不純物領域との境界ＢＤは、第１方向に延出した部分と第２方向に延出した部分とを含む矩形波状に形成されている。しかも、コンタクトホールＣＨ３は、境界ＢＤのうちの第２方向に延出した部分を露出するように形成される。このため、コンタクトホールＣＨ３を形成する際に、第２方向Ｙにアライメントズレが生じたとしても、コンタクトホールＣＨ３において露出するｎ型不純物領域及びｐ型不純物領域の双方の面積の変化がほとんどなく、両不純物領域と出力線とのコンタクト面積を十分に確保することが可能となる。また、コンタクトホールＣＨ３を形成する際に、第１方向Ｘにアライメントズレが生じたとしても、コンタクトホールＣＨ３において露出するｎ型不純物領域及びｐ型不純物領域の面積の比が変化するものの、コンタクトホールＣＨ３の第１方向Ｘに沿った長辺の長さがアライメントズレの許容範囲よりも十分に大きく設定されていれば、両不純物領域と出力線とのコンタクト面積を十分に確保することが可能となる。 The boundary BD between the n-type impurity region and the p-type impurity region is formed in a rectangular wave shape including a portion extending in the first direction and a portion extending in the second direction. Moreover, the contact hole CH3 is formed so as to expose a portion of the boundary BD extending in the second direction. For this reason, even when an alignment shift occurs in the second direction Y when forming the contact hole CH3, there is almost no change in the area of both the n-type impurity region and the p-type impurity region exposed in the contact hole CH3. It is possible to secure a sufficient contact area between both impurity regions and the output line. In addition, even when an alignment shift occurs in the first direction X when forming the contact hole CH3, the ratio of the area of the n-type impurity region and the p-type impurity region exposed in the contact hole CH3 changes, but the contact hole If the length of the long side along the first direction X of CH3 is set sufficiently larger than the allowable range of alignment deviation, it is possible to secure a sufficient contact area between both impurity regions and the output line. Become.

さらに、境界ＢＤの第２方向Ｙに延出した部分は、コンタクトホールＣＨ３の長辺における中点で交差している。このため、コンタクトホールＣＨ３において、出力線とｎ型不純物領域とのコンタクト面積と、出力線とｐ型不純物領域とのコンタクト面積とを同等にすることができる。これにより、ｎチャネル型トランジスタＴＲＮにおける出力線のコンタクト抵抗と、ｐチャネル型トランジスタＴＲＰにおける出力線のコンタクト抵抗とを同等にすることが可能となる。 Furthermore, the portion of the boundary BD extending in the second direction Y intersects at the midpoint on the long side of the contact hole CH3. For this reason, in the contact hole CH3, the contact area between the output line and the n-type impurity region can be made equal to the contact area between the output line and the p-type impurity region. As a result, the contact resistance of the output line in the n-channel transistor TRN can be made equal to the contact resistance of the output line in the p-channel transistor TRP.

以上説明したように、本実施形態によれば、高精細化が可能な表示装置を提供することができる。 As described above, according to the present embodiment, it is possible to provide a display device capable of high definition.

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。 In addition, this invention is not limited to the said embodiment itself, In the stage of implementation, it can change and implement a component within the range which does not deviate from the summary. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.

ＰＮＬ…表示パネルＡＲ…アレイ基板ＣＴ…対向基板ＬＱ…液晶層
Ｇ…ゲート配線Ｓ…ソース配線ＳＷ…スイッチング素子ＰＥ…画素電極
ＧＤ…ゲートドライバ
ＳＣ…半導体層ＣＮ１…第１チャネル領域Ｒ１…第１不純物領域Ｒ２…第２不純物領域ＣＮ２…第２チャネル領域Ｒ３…第３不純物領域Ｒ４…第４不純物領域
ＰＡ…第１電源線ＰＢ…第２電源線ＯＵＴ…出力線
ＷＧ１…第１ゲート電極ＷＧ２…第２ゲート電極 PNL ... Display panel AR ... Array substrate CT ... Counter substrate LQ ... Liquid crystal layer G ... Gate wire S ... Source wire SW ... Switching element PE ... Pixel electrode GD ... Gate driver SC ... Semiconductor layer CN1 ... First channel region R1 ... First Impurity region R2 ... second impurity region CN2 ... second channel region R3 ... third impurity region R4 ... fourth impurity region PA ... first power supply line PB ... second power supply line OUT ... output line WG1 ... first gate electrode WG2 ... Second gate electrode

Claims

ｎ型の第１不純物領域及び第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に位置する第１チャネル領域と、ｐ型の第３不純物領域及び第４不純物領域と、前記第３不純物領域と前記第４不純物領域との間に位置する第２チャネル領域と、を有し、前記第２不純物領域と前記第３不純物領域とが隣接する半導体層と、
前記半導体層を覆うとともに、第１方向に延出した長辺を有し且つ前記第１方向に並んだ前記第２不純物領域及び前記第３不純物領域を共に露出するコンタクトホールを有する絶縁膜と、
前記絶縁膜上で前記第１チャネル領域と対向する第１ゲート電極と、
前記絶縁膜上で前記第２チャネル領域と対向する第２ゲート電極と、
前記第１不純物領域に電気的に接続された第１電源線と、
前記第４不純物領域に電気的に接続され、前記第１電源線とは異なる電位の第２電源線と、
前記第１方向に延出し、前記コンタクトホールを介して前記第２不純物領域及び前記第３不純物領域に電気的に接続された出力線と、
を備えた表示装置。 an n-type first impurity region and a second impurity region; a first channel region located between the first impurity region and the second impurity region; a p-type third impurity region and a fourth impurity region; A semiconductor layer having a second channel region located between the third impurity region and the fourth impurity region, wherein the second impurity region and the third impurity region are adjacent to each other;
An insulating film having a contact hole that covers the semiconductor layer, has a long side extending in the first direction, and exposes both the second impurity region and the third impurity region aligned in the first direction;
A first gate electrode facing the first channel region on the insulating film;
A second gate electrode facing the second channel region on the insulating film;
A first power line electrically connected to the first impurity region;
A second power line electrically connected to the fourth impurity region and having a potential different from that of the first power line;
An output line extending in the first direction and electrically connected to the second impurity region and the third impurity region through the contact hole;
A display device comprising:

前記コンタクトホールは、前記第１方向に直交する第２方向に延出した短辺を有する長方形状に形成された、請求項１に記載の表示装置。 The display device according to claim 1, wherein the contact hole is formed in a rectangular shape having a short side extending in a second direction orthogonal to the first direction.

前記第２不純物領域と前記第３不純物領域との境界は、矩形波状である、請求項１に記載の表示装置。 The display device according to claim 1, wherein a boundary between the second impurity region and the third impurity region has a rectangular wave shape.

前記境界は、前記コンタクトホールの前記長辺における中点で交差する、請求項３に記載の表示装置。 The display device according to claim 3, wherein the boundary intersects at a midpoint of the long side of the contact hole.

前記第１不純物領域は、第１高濃度領域、及び、前記第１高濃度領域と前記第１チャネル領域との間に位置し前記第１高濃度領域よりも低い不純物濃度を有する第１低濃度領域を有し、
前記第２不純物領域は、第２高濃度領域、及び、前記第２高濃度領域と前記第２チャネル領域との間に位置し前記第２高濃度領域よりも低い不純物濃度を有する第２低濃度領域を有する、請求項１に記載の表示装置。 The first impurity region is a first high concentration region, and a first low concentration having a lower impurity concentration than the first high concentration region, located between the first high concentration region and the first channel region. Has an area,
The second impurity region is a second high-concentration region and a second low-concentration region located between the second high-concentration region and the second channel region and having a lower impurity concentration than the second high-concentration region. The display device according to claim 1, comprising a region.

さらに、画像を表示するアクティブエリアにおいて、前記出力線と電気的に接続されたゲート配線と、前記ゲート配線と交差するソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、を備えた、請求項１に記載の表示装置。 Furthermore, in an active area for displaying an image, a gate wiring electrically connected to the output line, a source wiring crossing the gate wiring, and a switching element electrically connected to the gate wiring and the source wiring The display device according to claim 1, further comprising: a pixel electrode electrically connected to the switching element.