JP2016024346A

JP2016024346A - Display drive deice and display device

Info

Publication number: JP2016024346A
Application number: JP2014148543A
Authority: JP
Inventors: 新一郎山下; Shinichiro Yamashita
Original assignee: Synaptics Display Devices GK
Current assignee: Synaptics Japan GK
Priority date: 2014-07-22
Filing date: 2014-07-22
Publication date: 2016-02-08

Abstract

PROBLEM TO BE SOLVED: To cut down the number of registers further than that in a case where a display drive device includes a register group storing two sets of parameters corresponding to respective modes, in the display drive device having an external clock mode and inner clock mode.SOLUTION: A display drive device comprises: an inner clock generation circuit; an inner clock adjustment circuit; a timing setting register that retains a timing parameter; a timing parameter adjustment circuit; a division ratio setting register in which a division ratio of an inner clock relative to an external clock is set; and a display timing control circuit, and the display drive device is configured as below. The inner clock adjustment circuit is configured to adjust a frequency of the inner clock so as to make a frequency when dividing the external clock by a division ratio to be registered in the division ratio setting register match the frequency of the inner clock agree with each other, and the timing parameter adjustment circuit is configured to adjust a timing parameter on the basis of operation mode information and the division ratio, and supply the adjusted timing parameter to the display timing control circuit.SELECTED DRAWING: Figure 5

Description

本発明は、表示駆動装置および表示装置に関し、特に外部クロックが停止された場合にも内部クロックによって表示駆動を継続する表示駆動装置に好適に利用できるものである。 The present invention relates to a display driving device and a display device, and can be suitably used for a display driving device that continues display driving with an internal clock even when an external clock is stopped.

液晶や有機ＥＬ（Electro-Luminescence）などの表示装置では、ホストプロセッサから表示ドライバＩＣ（Integrated Circuit）などの表示駆動装置に画像データが供給され、所定のタイミングで駆動される各種パネル駆動信号によって、対応する画像が表示パネルに表示される。ホストプロセッサは、表示駆動装置に対して表示データ以外にもクロックや垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）などの同期信号を供給しており、さらに、これらの同期信号と各種パネル駆動信号との間の、タイミング関係を規定する各種のパラメータを、表示を開始する前に予め表示駆動装置内のレジスタに設定する。 In display devices such as liquid crystal and organic EL (Electro-Luminescence), image data is supplied from a host processor to a display driving device such as a display driver IC (Integrated Circuit), and by various panel drive signals driven at a predetermined timing, The corresponding image is displayed on the display panel. In addition to display data, the host processor supplies synchronizing signals such as a clock, a vertical synchronizing signal (VSYNC), and a horizontal synchronizing signal (HSYNC) to the display driving device. Further, these synchronizing signals and various panel drives are supplied. Various parameters that define the timing relationship with the signal are set in advance in a register in the display driving device before starting display.

特許文献１には表示データの転送速度に応じてＲＧＢ切替信号のタイミングを可変とした液晶表示駆動装置が開示されている。液晶表示駆動装置は、クロック信号を分周してカウントするカウンタ回路と、出力される制御信号のパルス幅等が設定されるレジスタ群を備え、制御信号は前記カウンタのカウント値と前記レジスタに設定されるパラメータとの一致を検出することによって生成される。 Patent Document 1 discloses a liquid crystal display driving device in which the timing of RGB switching signals is variable in accordance with the display data transfer rate. The liquid crystal display driving device includes a counter circuit that divides and counts a clock signal and a register group in which a pulse width of an output control signal is set, and the control signal is set in the count value of the counter and the register Generated by detecting a match with a parameter to be generated.

特開２００９−１５１３３６号公報JP 2009-151336 A

特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。 As a result of examination of the patent document 1 by the present inventors, it has been found that there are the following new problems.

表示装置には、表示駆動装置が自ら内部で発生させた内部クロックを使用して、接続される表示パネルの表示駆動を継続する、内部クロックモードを備えるものがある。内部クロックモードでは、外部からのクロック供給を停止することができるように構成するのが望ましい。消費電力を低減するためである。なお、外部クロックモードと内部クロックモードの切替えは、フレーム単位で行われるのが望ましい。 Some display devices have an internal clock mode in which an internal clock generated by the display driving device itself is used to continue display driving of a connected display panel. In the internal clock mode, it is desirable that the external clock supply can be stopped. This is to reduce power consumption. Note that switching between the external clock mode and the internal clock mode is preferably performed in units of frames.

ここで、特許文献１に記載されるように、レジスタによって指定されるパラメータとクロック信号のカウント値との一致を監視することによって、表示駆動のための制御信号を生成するように構成すると、外部から入力される表示データの転送速度に追随して、制御信号のタイミングが調整されるという特徴がある一方、外部クロックの供給を停止することができない。外部クロックの停止を可能とするためには、前記レジスタによって指定されるパラメータ群について、表示駆動装置が自ら内部で発生させた内部クロックに対応する値に書き換える必要がある。外部クロックモードと内部クロックモードの切替えがフレーム単位で行われる場合には、パラメータの書き換えのための時間が十分ではない。このため、外部クロックモードに対応するパラメータを格納するレジスタ群と、内部クロックモードに対応するパラメータを格納するレジスタ群とを、それぞれ個別に備える必要がある。 Here, as described in Japanese Patent Application Laid-Open No. H10-228707, when the control signal for display driving is generated by monitoring the coincidence between the parameter specified by the register and the count value of the clock signal, the external The control signal timing is adjusted in accordance with the transfer rate of the display data input from, while the supply of the external clock cannot be stopped. In order to make it possible to stop the external clock, it is necessary to rewrite the parameter group specified by the register to a value corresponding to the internal clock generated internally by the display driver. When switching between the external clock mode and the internal clock mode is performed in units of frames, the time for parameter rewriting is not sufficient. For this reason, it is necessary to individually provide a register group for storing parameters corresponding to the external clock mode and a register group for storing parameters corresponding to the internal clock mode.

本発明の目的は、外部クロックモードと内部クロックモードのそれぞれに対応する２組のパラメータを格納するレジスタ群を備える場合よりも、レジスタの数を削減することである。 An object of the present invention is to reduce the number of registers as compared with a case where a register group storing two sets of parameters corresponding to each of an external clock mode and an internal clock mode is provided.

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 Means for solving such problems will be described below, but other problems and novel features will become apparent from the description of the present specification and the accompanying drawings.

一実施の形態によれば、下記の通りである。 According to one embodiment, it is as follows.

すなわち、内部クロック生成回路と、内部クロック調整回路と、タイミングパラメータを保持するためのタイミング設定レジスタと、タイミングパラメータ調整回路と、外部クロックに対する内部クロックの周波数の分周比が設定される分周比設定レジスタと、表示タイミング制御回路とを備える表示駆動装置であって、以下のように構成される。 In other words, an internal clock generation circuit, an internal clock adjustment circuit, a timing setting register for holding timing parameters, a timing parameter adjustment circuit, and a frequency division ratio for setting a frequency division ratio of the internal clock to the external clock A display driving device including a setting register and a display timing control circuit, which is configured as follows.

内部クロック調整回路は、外部クロックを分周比設定レジスタに設定される分周比で分周したときの周波数と内部クロックの周波数とを一致させるように、内部クロック生成回路の発振周波数を調整する。 The internal clock adjustment circuit adjusts the oscillation frequency of the internal clock generation circuit so that the frequency when the external clock is divided by the division ratio set in the division ratio setting register matches the frequency of the internal clock. .

タイミングパラメータ調整回路は、タイミング設定レジスタに保持されるタイミングパラメータを、外部クロックモードか内部クロックモードかを指定する動作モード情報と前記分周比とに基づいて調整し、表示タイミング制御回路に供給する。 The timing parameter adjustment circuit adjusts the timing parameter held in the timing setting register based on the operation mode information designating the external clock mode or the internal clock mode and the division ratio, and supplies the adjusted timing parameter to the display timing control circuit. .

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。 The effect obtained by the one embodiment will be briefly described as follows.

すなわち、外部クロックのためのタイミングパラメータ群と、内部クロックのためのタイミングパラメータ群とを二重に持つ必要がなく、タイミング設定レジスタの記憶容量（レジスタの数）を削減することができる。 That is, it is not necessary to have a double timing parameter group for the external clock and a timing parameter group for the internal clock, and the storage capacity (the number of registers) of the timing setting register can be reduced.

図１は、本発明に係る表示装置の構成例を表すブロック図である。FIG. 1 is a block diagram illustrating a configuration example of a display device according to the present invention. 図２は、比較例の表示駆動装置の構成を表すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a display driving device of a comparative example. 図３は、パネルインターフェース（Ｉ／Ｆ）制御回路が出力する、表示パネル用の制御信号を例示するタイミング図である。FIG. 3 is a timing chart illustrating a display panel control signal output from the panel interface (I / F) control circuit. 図４は、比較例の表示駆動装置における、外部クロックモード調整レジスタと内部クロックモード調整レジスタの詳細な構成例を示す説明図である。FIG. 4 is an explanatory diagram illustrating a detailed configuration example of the external clock mode adjustment register and the internal clock mode adjustment register in the display driving device of the comparative example. 図５は、本発明の一実施形態に係る表示駆動装置の構成例を表すブロック図である。FIG. 5 is a block diagram illustrating a configuration example of a display driving device according to an embodiment of the present invention. 図６は、本発明の表示駆動装置における、外部クロックモード調整レジスタと内部クロックモード調整レジスタの詳細な構成例を示す説明図である。FIG. 6 is an explanatory diagram showing a detailed configuration example of the external clock mode adjustment register and the internal clock mode adjustment register in the display driving apparatus of the present invention. 図７は、比較例の表示駆動装置の動作例を表すフロー図である。FIG. 7 is a flowchart illustrating an operation example of the display driving device of the comparative example. 図８は、本発明の表示駆動装置の動作例を表すフロー図である。FIG. 8 is a flowchart showing an operation example of the display driving apparatus of the present invention. 図９は、内部クロック調整回路の詳細な構成例を表すブロック図である。FIG. 9 is a block diagram illustrating a detailed configuration example of the internal clock adjustment circuit. 図１０は、分周比設定レジスタ６の設定例を示す説明図である。FIG. 10 is an explanatory diagram showing a setting example of the frequency division ratio setting register 6. 図１１は、内部クロック調整回路３の動作例を示す表である。FIG. 11 is a table showing an operation example of the internal clock adjustment circuit 3. 図１２は、内部クロック調整回路３の調整値を例示する表である。FIG. 12 is a table illustrating adjustment values of the internal clock adjustment circuit 3.

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。 1. First, an outline of a typical embodiment disclosed in the present application will be described. Reference numerals in the drawings referred to in parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.

〔１〕＜内部クロック調整回路＋タイミングパラメータ調整回路＞
本願において開示される代表的な実施の形態は、外部から入力される信号に基づいて外部クロック（ＥＣＬＫ）を生成する外部クロック生成回路（１）と、内部クロック（ＩＣＬＫ）を生成するための内部クロック生成回路（２）と、内部クロック調整回路（３）と、タイミングパラメータを保持するためのタイミング設定レジスタ（４）と、タイミングパラメータ調整回路（５）と、前記外部クロックに対する前記内部クロックの周波数の分周比が設定されるための分周比設定レジスタ（６）と、表示タイミング制御回路（７）とを備える表示駆動装置であって、以下のように構成される。 [1] <Internal clock adjustment circuit + timing parameter adjustment circuit>
A representative embodiment disclosed in the present application includes an external clock generation circuit (1) for generating an external clock (ECLK) based on a signal input from the outside, and an internal for generating an internal clock (ICLK). A clock generation circuit (2), an internal clock adjustment circuit (3), a timing setting register (4) for holding timing parameters, a timing parameter adjustment circuit (5), and the frequency of the internal clock relative to the external clock The display drive device includes a frequency division ratio setting register (6) for setting the frequency division ratio and a display timing control circuit (7), and is configured as follows.

前記表示駆動装置は、前記表示タイミング制御回路に前記外部クロックに基づいて外付けされる表示パネルを表示駆動するための制御信号を生成して出力させる外部クロックモードと、前記表示タイミング制御回路に前記内部クロックに基づいて前記制御信号を生成して出力させる内部クロックモードとを有する。 The display driving device generates an external clock mode for causing the display timing control circuit to generate and output a control signal for driving an external display panel based on the external clock, and causes the display timing control circuit to output the control signal. And an internal clock mode for generating and outputting the control signal based on an internal clock.

前記内部クロックモードに先立って、前記内部クロック調整回路は、前記外部クロックを前記分周比で分周したときの周波数と前記内部クロックの周波数とを一致させるように、前記内部クロック生成回路の発振周波数を調整する周波数調整を行う（Ｓ１０）。前記タイミングパラメータ調整回路は、前記タイミング設定レジスタに保持される前記タイミングパラメータに対して、前記外部クロックと前記内部クロックのどちらに基づく動作を行うかを指定する動作モード情報と前記分周比とに基づくパラメータ調整を行って、前記表示タイミング制御回路に供給する。 Prior to the internal clock mode, the internal clock adjustment circuit oscillates the internal clock generation circuit so that the frequency when the external clock is divided by the division ratio matches the frequency of the internal clock. A frequency adjustment for adjusting the frequency is performed (S10). The timing parameter adjustment circuit uses the operation mode information and the division ratio to specify whether to perform an operation based on the external clock or the internal clock with respect to the timing parameter held in the timing setting register. Based on the parameter adjustment, it is supplied to the display timing control circuit.

これにより、外部クロックのためのタイミングパラメータ群と、内部クロックのためのタイミングパラメータ群とを二重に持つ必要がなく、タイミング設定レジスタの記憶容量（レジスタの数）を削減することができる。 Thereby, it is not necessary to have two timing parameter groups for the external clock and one for the internal clock, and the storage capacity (the number of registers) of the timing setting register can be reduced.

〔２〕＜分周比は２の冪乗＞
項１において、前記分周比が２の冪乗とされる。 [2] <Division ratio is power of 2>
In item 1, the frequency division ratio is a power of 2.

これにより、タイミングパラメータ調整回路をシフト回路によって構成することができ、追加することによる回路規模の増加を最小限に抑えることができる。 As a result, the timing parameter adjusting circuit can be configured by a shift circuit, and an increase in circuit scale due to the addition can be minimized.

〔３〕＜外部クロックの停止＞
項１において、前記内部クロック生成回路は、前記内部クロック調整回路による前記周波数調整が終了した後、前記終了時の発振状態を維持し、前記外部クロックが停止される。 [3] <Stop external clock>
In Item 1, the internal clock generation circuit maintains the oscillation state at the end after the frequency adjustment by the internal clock adjustment circuit is completed, and the external clock is stopped.

これにより、外部クロックに同期して動作する回路の動作が停止され、消費電力が低減される。 Thereby, the operation of the circuit operating in synchronization with the external clock is stopped, and the power consumption is reduced.

〔４〕＜内部クロック調整と外部クロックの停止のフロー＞
項３において、前記外部クロックの生成が開始された（Ｓ２）後に、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整（Ｓ１０）を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行う。その後、前記表示タイミング制御回路は表示駆動動作（Ｓ７）を開始し、前記外部クロックが停止されたとき、前記内部クロック生成回路は前記終了時の発振状態を維持する。 [4] <Internal clock adjustment and external clock stop flow>
In item 3, after the generation of the external clock is started (S2), the internal clock adjustment circuit performs the frequency adjustment (S10) for the internal clock generation circuit, and the timing parameter adjustment circuit performs the parameter adjustment. . Thereafter, the display timing control circuit starts a display driving operation (S7), and when the external clock is stopped, the internal clock generation circuit maintains the oscillation state at the end.

これにより、ホストプロセッサからの各種パラメータの設定フローが簡略化され、且つ、ホストプロセッサが外部クロック等の供給を停止しても、表示駆動装置は内部クロックを使って自律的に表示駆動を継続するので、表示装置全体としても消費電力を低減することができる。 As a result, the flow of setting various parameters from the host processor is simplified, and even when the host processor stops supplying an external clock or the like, the display driving device continues display driving autonomously using the internal clock. As a result, the power consumption of the entire display device can be reduced.

〔５〕＜再度の周波数調整＞
項４において、前記外部クロックが停止された後、前記外部クロックの生成が再開されたときに、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行う。 [5] <Frequency adjustment again>
In item 4, when the generation of the external clock is resumed after the external clock is stopped, the internal clock adjustment circuit performs the frequency adjustment on the internal clock generation circuit, and the timing parameter adjustment circuit Adjust the parameters.

これにより、内部クロックの発振周波数が時間経過に伴って変化した時にも、外部クロックが供給等される度に再調整される。 As a result, even when the oscillation frequency of the internal clock changes with time, it is readjusted every time an external clock is supplied.

〔６〕＜内部クロック調整回路＞
項１において、前記内部クロック生成回路は、ディジタル制御値によって前記発振周波数が制御される。 [6] <Internal clock adjustment circuit>
In item 1, the oscillation frequency of the internal clock generation circuit is controlled by a digital control value.

前記内部クロック調整回路は、スタートトリガ（２５）によって前記外部クロックのカウントを開始しエンドトリガ（２６）によってカウントを終了する外部クロックカウンタ（２３）と、前記スタートトリガによって前記内部クロックのカウントを開始し前記エンドトリガによってカウントを終了する内部クロックカウンタ（２４）と、前記外部クロックカウンタのカウント値（ＣｎｔＡ）を前記分周比（Ｄｉｖ）で割ったときの商の値（ＣｎｔＡ／Ｄｉｖ）と前記内部クロックカウンタのカウント値（ＣｎｔＢ）との差（ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ）に基づいて、前記ディジタル制御値を調整する（２８、２９）。 The internal clock adjustment circuit starts counting the external clock by a start trigger (25) and ends counting by an end trigger (26), and starts counting the internal clock by the start trigger. An internal clock counter (24) that finishes counting by the end trigger, a quotient value (CntA / Div) obtained by dividing the count value (CntA) of the external clock counter by the division ratio (Div), and the The digital control value is adjusted based on the difference (CntA / Div−CntB) from the count value (CntB) of the internal clock counter (28, 29).

これにより、内部クロック調整回路はディジタル論理回路によって構成されることができる。 Thereby, the internal clock adjusting circuit can be constituted by a digital logic circuit.

〔７〕＜平均値回路＞
項６において、前記内部クロック調整回路は、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値と前記内部クロックカウンタのカウント値との差に基づく調整信号（ｕｐ／ｄｏｗｎ／ｓｔａｂｌｅ）を、所定期間平均化する平均値回路（２９）を含み、前記平均値回路の出力に基づいて、前記ディジタル制御値を調整する。 [7] <Average circuit>
In item 6, the internal clock adjustment circuit is configured to adjust the signal (up / down) based on a difference between a quotient value obtained by dividing the count value of the external clock counter by the division ratio and the count value of the internal clock counter. / Stable) includes an average value circuit (29) that averages for a predetermined period, and adjusts the digital control value based on the output of the average value circuit.

これにより、内部クロック調整回路による内部クロック生成回路の制御が安定化される。 Thereby, the control of the internal clock generation circuit by the internal clock adjustment circuit is stabilized.

〔８〕＜不感帯＞
項７において、前記内部クロック調整回路は、前記調整信号として、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値から前記内部クロックカウンタのカウント値を引いた差が所定値（Ｎｔ）より大きいときに、前記発振周波数を高くする方向に前記ディジタル制御値を調整するアップ信号（ｕｐ）と、前記内部クロックカウンタのカウント値から前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値を引いた差が前記所定値より大きいときに、前記発振周波数を低くする方向に前記ディジタル制御値を調整するダウン信号（ｄｏｗｎ）とを含む。 [8] <dead zone>
In the item 7, the internal clock adjustment circuit has a difference obtained by subtracting the count value of the internal clock counter from a quotient value obtained by dividing the count value of the external clock counter by the division ratio as the adjustment signal. When the value is larger than the value (Nt), the up signal (up) for adjusting the digital control value in the direction of increasing the oscillation frequency and the count value of the external clock counter from the count value of the internal clock counter are divided. A down signal (down) for adjusting the digital control value in a direction to lower the oscillation frequency when a difference obtained by subtracting a quotient value when divided by a ratio is larger than the predetermined value.

これにより、外部クロックカウンタと内部クロックカウンタの差の絶対値が所定値以内の場合に発振周波数を変化させない不感帯を設けることができ、内部クロック調整回路による内部クロック生成回路の制御がより安定化される。 As a result, it is possible to provide a dead band that does not change the oscillation frequency when the absolute value of the difference between the external clock counter and the internal clock counter is within a predetermined value, and the control of the internal clock generation circuit by the internal clock adjustment circuit is further stabilized. The

〔９〕＜外部クロック入力端子＋分周器＞
項１において、前記表示駆動装置は、外部クロック入力端子（２０）をさらに備える。前記外部クロック生成回路は、外部クロック分周回路（１７）を備え、前記外部クロック分周回路は、前記外部クロック入力端子に入力される信号を分周して、前記外部クロックを生成する。 [9] <External clock input terminal + divider>
In item 1, the display driving apparatus further includes an external clock input terminal (20). The external clock generation circuit includes an external clock divider circuit (17), and the external clock divider circuit divides a signal input to the external clock input terminal to generate the external clock.

これにより、外部クロックが端子から入力される表示駆動装置が提供される。 Thus, a display driving device in which an external clock is input from a terminal is provided.

〔１０〕＜通信インターフェースにおけるＣＤＲによる外部クロック生成＞
項１において、前記表示駆動装置は、ホストプロセッサ（３００）との間の通信インターフェース（４７）をさらに備え、前記外部クロック生成回路は、前記通信インターフェースに入力されるデータに基づいて、前記外部クロックを生成する。 [10] <External clock generation by CDR in communication interface>
In item 1, the display driving apparatus further includes a communication interface (47) with a host processor (300), and the external clock generation circuit is configured to output the external clock based on data input to the communication interface. Is generated.

これにより、外部クロックが通信データから再生される、クロックデータリカバリ（ＣＤＲ）によって再生される、表示駆動装置が提供される。データ通信が停止されるのに伴って外部クロックの生成が停止されるが、その場合にも内部クロックモードによって表示駆動が継続される。 This provides a display drive device that is regenerated by clock data recovery (CDR), in which an external clock is regenerated from the communication data. The generation of the external clock is stopped as the data communication is stopped. In this case, the display drive is continued in the internal clock mode.

〔１１〕＜表示ドライバＩＣ＞
項１から項１０のうちのいずれか１項において、前記表示駆動装置は、単一の半導体基板上に形成される。 [11] <Display driver IC>
In any one of Items 1 to 10, the display driving device is formed on a single semiconductor substrate.

これにより、表示駆動装置が表示ドライバＩＣとして集積化され、実装面積が低減される。 Thereby, the display driving device is integrated as a display driver IC, and the mounting area is reduced.

〔１２〕＜表示装置＞
本願において開示される代表的な実施の形態は、項１から項１０のうちのいずれか１項に記載される表示駆動装置（１００）と、表示パネル（２００）と、ホストプロセッサ（３００）とを備える表示装置（１０００）であって、以下のように構成される。 [12] <Display device>
A representative embodiment disclosed in the present application includes a display driving device (100), a display panel (200), a host processor (300) described in any one of items 1 to 10. The display device (1000) including the above is configured as follows.

前記表示タイミング制御回路は、前記表示パネルを表示駆動するための制御信号を生成する。 The display timing control circuit generates a control signal for driving the display panel.

前記ホストプロセッサは、前記外部クロック生成回路に前記外部クロックを生成するための信号を供給する。 The host processor supplies a signal for generating the external clock to the external clock generation circuit.

２．実施の形態の詳細
実施の形態について更に詳述する。 2. Details of Embodiments Embodiments will be further described in detail.

〔実施形態〕
＜表示装置＞
図１は、本発明に係る表示装置１０００の構成例を表すブロック図である。表示装置１０００は、表示パネル２００と表示駆動装置１００とホストプロセッサ３００とを含んで構成される。 Embodiment
<Display device>
FIG. 1 is a block diagram illustrating a configuration example of a display device 1000 according to the present invention. The display device 1000 includes a display panel 200, a display drive device 100, and a host processor 300.

表示パネル２００は、例えば液晶表示（ＬＣＤ）パネルであって、複数のソース線２０１と複数のゲート線２０２とを備え、その交点に画素セル（不図示）を備える。複数のゲート線２０２は表示パネル上に形成された、ゲート線走査信号生成回路（Gate In Panel）２０４によって走査される。複数のソース線２０１は、ＲＧＢデマルチプレクサ（RGB-DeMUX）２０３の出力に接続されており、ゲート線走査信号生成回路２０４の走査によって選択されたゲート線に接続される画素セルに対して、ＲＧＢの３原色に分けられて、表示駆動装置１００により時分割で駆動される。 The display panel 200 is a liquid crystal display (LCD) panel, for example, and includes a plurality of source lines 201 and a plurality of gate lines 202, and includes pixel cells (not shown) at the intersections. The plurality of gate lines 202 are scanned by a gate line scanning signal generation circuit (Gate In Panel) 204 formed on the display panel. The plurality of source lines 201 are connected to the output of the RGB demultiplexer (RGB-DeMUX) 203, and RGB pixels are connected to the pixel cells connected to the gate line selected by the scanning of the gate line scanning signal generation circuit 204. Are driven in a time-sharing manner by the display driving device 100.

表示駆動装置１００は、ホストプロセッサ３００から供給される画像データに基づいて、制御のためのタイミング信号と画素セルに表示する画像信号を生成して、表示パネル２００に供給する。タイミング信号には、例えばゲート線走査信号生成回路２０４を制御するためのゲートスタート信号やゲートクロック信号や、ＲＧＢデマルチプレクサ２０３を制御するＲＧＢ−ＤｅＭＵＸ（Ｒ／Ｇ／Ｂ）などが含まれ、端子２１を介して表示パネル２００に接続される。表示のために画素セルに転送される画像信号は、複数のソース出力として端子２２を介して、表示パネル２００のＲＧＢデマルチプレクサ２０３に接続される。 The display driving device 100 generates a timing signal for control and an image signal to be displayed on the pixel cell based on the image data supplied from the host processor 300, and supplies it to the display panel 200. The timing signal includes, for example, a gate start signal and a gate clock signal for controlling the gate line scanning signal generation circuit 204, an RGB-DeMUX (R / G / B) for controlling the RGB demultiplexer 203, and the like. It is connected to the display panel 200 via 21. Image signals transferred to the pixel cells for display are connected to the RGB demultiplexer 203 of the display panel 200 via the terminal 22 as a plurality of source outputs.

表示駆動装置１００は、電源回路４１、階調基準電圧生成回路４２、クロック制御回路４０、ホストインターフェース４７、フレームメモリ４６、ラインラッチ４５、階調電圧選択回路４４、ソース出力制御回路４３、シーケンス制御回路１０、及び、パネルインターフェース（Ｉ／Ｆ）制御回路４８を備える。表示駆動装置１００は、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。 The display driver 100 includes a power supply circuit 41, a gradation reference voltage generation circuit 42, a clock control circuit 40, a host interface 47, a frame memory 46, a line latch 45, a gradation voltage selection circuit 44, a source output control circuit 43, and sequence control. A circuit 10 and a panel interface (I / F) control circuit 48 are provided. The display driving device 100 is not particularly limited. For example, the display driving device 100 is formed on a single semiconductor substrate such as silicon by using a known complementary metal-oxide-semiconductor field effect transistor (CMOS) LSI (Large Scale Integrated circuit) manufacturing technique. It is formed.

電源回路４１は、表示駆動装置１００内で使用される各種の電源を生成する。階調基準電圧生成回路４２は、表示パネル２００の画素セルに転送される画像信号を出力するソース出力を生成するための、複数階調の基準電圧を生成する回路である。クロック制御回路４０は、表示駆動装置１００内で使用される参照クロックＲＣＬＫを供給する。ホストインターフェース４７は、ホストプロセッサ３００と接続される、ｅＤＰ（Embedded Display Port）やMIPI-DSI（Mobile Industry Processor Interface Display Serial Interface）など通信インターフェースであり、各種の制御コマンド、制御パラメータ、タイミングデータ、及び画像データ等を受信する。受信された制御コマンド、制御パラメータやタイミングデータは、シーケンス制御回路１０に供給され、画像データはフレームメモリ４６に書き込まれる。シーケンス制御回路１０は、パネルインターフェース（Ｉ／Ｆ）制御回路４８を制御して、表示のためのタイミング制御信号（例えばGATE START、GATE CLOCK、RGB-DeMUX）を出力させる。シーケンス制御回路１０は、これに合わせてフレームメモリ４６から１ライン分の画像データをラインラッチ４５に読み出して階調電圧選択回路４４に供給する。階調電圧選択回路４４は、供給される画像データに対応する階調電圧を、階調基準電圧生成回路４２から供給される複数階調の基準電圧から選択又は補間により生成して、ソース出力制御回路４３に供給する。ソース出力制御回路４３は、供給された階調電圧で対応するソース線を駆動する。 The power supply circuit 41 generates various power supplies used in the display driving apparatus 100. The gradation reference voltage generation circuit 42 is a circuit that generates a reference voltage of a plurality of gradations for generating a source output that outputs an image signal transferred to a pixel cell of the display panel 200. The clock control circuit 40 supplies a reference clock RCLK used in the display driving device 100. The host interface 47 is a communication interface such as eDP (Embedded Display Port) and MIPI-DSI (Mobile Industry Processor Interface Display Serial Interface) connected to the host processor 300, and includes various control commands, control parameters, timing data, and the like. Receive image data. The received control command, control parameter, and timing data are supplied to the sequence control circuit 10, and the image data is written into the frame memory 46. The sequence control circuit 10 controls the panel interface (I / F) control circuit 48 to output a timing control signal (for example, GATE START, GATE CLOCK, RGB-DeMUX) for display. In accordance with this, the sequence control circuit 10 reads image data for one line from the frame memory 46 to the line latch 45 and supplies it to the gradation voltage selection circuit 44. The gradation voltage selection circuit 44 generates a gradation voltage corresponding to the supplied image data from a plurality of gradation reference voltages supplied from the gradation reference voltage generation circuit 42 by selection or interpolation, and performs source output control. This is supplied to the circuit 43. The source output control circuit 43 drives the corresponding source line with the supplied gradation voltage.

図１に示した表示装置１０００の構成は、一例であって、種々変更が可能である。例えば、外部クロックは端子２０を介してクロック制御回路４０に供給される例であるが、ホストインターフェース４７で受信されるデータからＣＤＲ（Clock Data Recovery）によって再生されたクロックを分周するなどして供給しても良い。また、フレームメモリ４６を備えない構成を採っても良い。さらに、表示パネル２００の構成も一例であり、例えばゲート線走査信号生成回路２０４やＲＧＢデマルチプレクサ（RGB-DeMUX）２０３を備えない表示パネルであってもよい。 The configuration of the display device 1000 illustrated in FIG. 1 is an example, and various modifications can be made. For example, the external clock is supplied to the clock control circuit 40 via the terminal 20, but the clock reproduced by CDR (Clock Data Recovery) is divided from the data received by the host interface 47. You may supply. Further, a configuration without the frame memory 46 may be adopted. Further, the configuration of the display panel 200 is also an example, and for example, a display panel that does not include the gate line scanning signal generation circuit 204 and the RGB demultiplexer (RGB-DeMUX) 203 may be used.

＜表示駆動装置（比較例）＞
クロック制御回路４０の構成に重点を置いて、表示駆動装置１００についてさらに詳しく説明する。 <Display drive device (comparative example)>
The display driving device 100 will be described in more detail with emphasis on the configuration of the clock control circuit 40.

図２は、比較例の表示駆動装置１００の構成を表すブロック図である。表示駆動装置１００は、表示タイミング制御回路７、外部クロック生成回路１、内部クロック生成回路２、シーケンス制御回路１０、レジスタ４＿１と４＿２と１２、セレクタ１５と１９、及び端子２０と２１と２２とを備える。外部クロック生成回路１は、分周器１８とレジスタ１４を備え、端子２０から入力されるクロックをレジスタ１４に保持される分周比に基づいて分周器１８によって分周して外部クロックＥＣＬＫとして出力する。分周器１８とレジスタ１４を備える構成は、一例であり、例えば上述のように、ホストインターフェース４７で受信するデータからＣＤＲ（Clock Data Recovery）によって再生されたクロックを分周するなどして外部クロックＥＣＬＫとして供給しても良い。内部クロック生成回路２は、内部発振器（Internal OSC）８とレジスタ１３と分周器１７を備える。内部発振器８はトリミングレジスタ１２から供給されるパラメータによって、所望の発振周波数にキャリブレーションされる。内部発振器８の出力は、レジスタ１３に保持される分周比に基づいて分周器１７によって分周され、内部クロックＩＣＬＫとして出力される。セレクタ１９によって外部クロックＥＣＬＫと内部クロックＩＣＬＫのうちの一方が選択されて、参照クロックＲＣＬＫとして表示タイミング制御回路７に供給される。表示タイミング制御回路７は、供給される参照クロックＲＣＬＫに同期して、各種のタイミング制御信号を生成し、パネルインターフェース（Ｉ／Ｆ）制御回路４８やソース出力制御回路４３を制御して、外付けされる表示パネル２００に対して、端子２１から表示のためのタイミング制御信号（例えばGATE START、GATE CLOCK、RGB-DeMUX）を出力させ、端子２２からソース線を駆動する信号を出力させる。 FIG. 2 is a block diagram illustrating a configuration of the display driving apparatus 100 of the comparative example. The display driving device 100 includes a display timing control circuit 7, an external clock generation circuit 1, an internal clock generation circuit 2, a sequence control circuit 10, registers 4_1 and 4_2 and 12, selectors 15 and 19, and terminals 20 and 21 and 22. Prepare. The external clock generation circuit 1 includes a frequency divider 18 and a register 14, and divides the clock input from the terminal 20 by the frequency divider 18 based on the frequency division ratio held in the register 14 as an external clock ECLK. Output. The configuration including the frequency divider 18 and the register 14 is an example. For example, as described above, an external clock is obtained by frequency-dividing a clock reproduced by CDR (Clock Data Recovery) from data received by the host interface 47. It may be supplied as ECLK. The internal clock generation circuit 2 includes an internal oscillator (Internal OSC) 8, a register 13, and a frequency divider 17. The internal oscillator 8 is calibrated to a desired oscillation frequency according to parameters supplied from the trimming register 12. The output of the internal oscillator 8 is divided by the frequency divider 17 based on the frequency division ratio held in the register 13 and output as the internal clock ICLK. One of the external clock ECLK and the internal clock ICLK is selected by the selector 19 and supplied to the display timing control circuit 7 as the reference clock RCLK. The display timing control circuit 7 generates various timing control signals in synchronization with the supplied reference clock RCLK, and controls the panel interface (I / F) control circuit 48 and the source output control circuit 43 to externally attach them. The display panel 200 is caused to output a timing control signal (for example, GATE START, GATE CLOCK, RGB-DeMUX) for display from the terminal 21 and output a signal for driving the source line from the terminal 22.

レジスタ４＿１は外部クロックモード調整レジスタであり、レジスタ４＿２は内部クロックモード調整レジスタである。外部クロックモード調整レジスタ４＿１には、参照クロックＲＣＬＫとして外部クロックＥＣＬＫが選択されたときに使用されるべき各種タイミングパラメータとモード設定パラメータが格納され、内部クロックモード調整レジスタ４＿２には、参照クロックＲＣＬＫとして内部クロックＩＣＬＫが選択されたときに使用されるべき各種タイミングパラメータとモード設定パラメータが格納される。シーケンス制御回路１０による参照クロックＲＣＬＫの選択（セレクタ１９）とレジスタ４＿１か４＿２かの選択（セレクタ１５）は、整合して行われる。即ち、セレクタ１９により参照クロックＲＣＬＫとして外部クロックＥＣＬＫが選択されたときには、セレクタ１５によって外部クロックモード調整レジスタ４＿１の値が選択され、参照クロックＲＣＬＫとして内部クロックＩＣＬＫが選択されたときには、セレクタ１５によって内部クロックモード調整レジスタ４＿２の値が選択され、選択されたレジスタに格納されるパラメータが、表示タイミング制御回路７に供給される。上述の図１では、シーケンス制御回路１０が、レジスタ４＿１と４＿２と１２、セレクタ１５と１９、及び、表示タイミング制御回路７に含まれる制御信号生成回路の部分を含むものとして説明したが、図２では、シーケンス制御回路１０が参照クロックＲＣＬＫの選択を行う点に着目して模式的に表わしている。 The register 4_1 is an external clock mode adjustment register, and the register 4_2 is an internal clock mode adjustment register. The external clock mode adjustment register 4_1 stores various timing parameters and mode setting parameters that should be used when the external clock ECLK is selected as the reference clock RCLK. The internal clock mode adjustment register 4_2 stores the reference clock RCLK as the reference clock RCLK. Various timing parameters and mode setting parameters to be used when the internal clock ICLK is selected are stored. The selection of the reference clock RCLK (selector 19) and the selection of the register 4_1 or 4_2 (selector 15) by the sequence control circuit 10 are performed in a consistent manner. That is, when the external clock ECLK is selected as the reference clock RCLK by the selector 19, the value of the external clock mode adjustment register 4_1 is selected by the selector 15, and when the internal clock ICLK is selected as the reference clock RCLK, the selector 15 selects the internal clock ICLK. The value of the clock mode adjustment register 4_2 is selected, and the parameter stored in the selected register is supplied to the display timing control circuit 7. In FIG. 1 described above, the sequence control circuit 10 has been described as including the registers 4_1, 4_2, and 12, the selectors 15 and 19, and the control signal generation circuit included in the display timing control circuit 7. Here, the sequence control circuit 10 is schematically shown by focusing on the point that the reference clock RCLK is selected.

レジスタ４＿１や４＿２に格納される各種タイミングパラメータ等について説明する。 Various timing parameters stored in the registers 4_1 and 4_2 will be described.

図３は、パネルインターフェース（Ｉ／Ｆ）制御回路４８が出力する、表示パネル２００用の制御信号を例示するタイミング図である。横軸は時刻（time）であり、縦軸方向には上から順に、水平同期信号ＨＳＹＮＣ、参照クロックＲＣＬＫ、ＧＡＴＥＳＴＡＲＴ／ＧＡＴＥＣＬＯＣＫ信号、及び、ＲＧＢ−ＤｅＭＵＸのＲ／Ｇ／Ｂそれぞれを制御する信号が示される。時刻ｔ０〜ｔ９が水平同期信号ＨＳＹＮＣで規定される１ライン期間（1 Line Period）である。参照クロックＲＣＬＫは継続して入力され、時刻ｔ１〜ｔ８の期間、ＧＡＴＥＳＴＡＲＴ／ＧＡＴＥＣＬＯＣＫ信号がアサートされる。これに伴って表示パネル２００の１本のゲート線が選択される。ＲＧＢ−ＤｅＭＵＸのＲ／Ｇ／Ｂは、時刻ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７の期間に、それぞれアサートされる。これに伴って表示パネル２００のＲＧＢデマルチプレクサ（RGB-DeMUX）２０３が、順次入力されるソース出力を対応するＲＧＢの各画素に順次転送する。これらの制御信号をアサート／ネゲートするタイミングは、接続される表示パネル２００の仕様に適合する値が、レジスタ４＿１と４＿２に設定される。 FIG. 3 is a timing diagram illustrating a control signal for the display panel 200 output from the panel interface (I / F) control circuit 48. The horizontal axis is time, and the horizontal synchronization signal HSYNC, reference clock RCLK, GATE START / GATE CLOCK signal, and RGB-DeMUX R / G / B are controlled in order from the top in the vertical axis direction. A signal is shown. Times t0 to t9 are one line period defined by the horizontal synchronization signal HSYNC. The reference clock RCLK is continuously input, and the GATE START / GATE CLOCK signal is asserted during the period of time t1 to t8. Accordingly, one gate line of the display panel 200 is selected. R / G / B of RGB-DeMUX is asserted during the period from time t2 to t3, t4 to t5, and t6 to t7. Along with this, the RGB demultiplexer (RGB-DeMUX) 203 of the display panel 200 sequentially transfers the sequentially input source output to the corresponding RGB pixels. As for the timing for asserting / negating these control signals, values suitable for the specifications of the connected display panel 200 are set in the registers 4_1 and 4_2.

図４は、比較例の表示駆動装置における、外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２の詳細な構成例を示す説明図である。項目、内容、及びそれぞれにおけるビット数が例示される。「Ｍｏｄｅ」は例えば４０ビットであり、プリチャージを行うか否かなどの詳細な動作モードを表すパラメータである。「Ｒｅｆｅｒｅｎｃｅｃｌｏｃｋ（ＲＣＬＫ）」は例えば４ビットであり、外部クロックＥＣＬＫか内部クロックＩＣＬＫのどちらを参照クロックＲＣＬＫとするか、また分周比などを表すパラメータである。「ＧａｔｅＳｔａｒｔ」は、信号の遅延量を表す８ビットの「ＯｕｔｐｕｔＤｅｌａｙ」とパルス幅を表す１０ビットの「ＰｕｌｓｅＷｉｄｔｈ」を含み、「ＧａｔｅＣｌｏｃｋ」は、信号の遅延量を表す１６ビットの「ＯｕｔｐｕｔＤｅｌａｙ」とパルス幅を表す２０ビットの「ＰｕｌｓｅＷｉｄｔｈ」を含む。「ＳｏｕｒｃｅＯｕｔｐｕｔ」は、ソース出力信号の出力遅延量を表す８ビットの「ＯｕｔｐｕｔＤｅｌａｙ」と入力遅延量を表す１４ビットの「ＩｎｐｕｔＤｅｌａｙ」とを含む。「ＲＧＢＤｅＭＵＸ」は、出力遅延量を表す１６ビットの「ＯｕｔｐｕｔＤｅｌａｙ」とパルス幅を表す５１ビットの「ＰｕｌｓｅＷｉｄｔｈ」とノンオーバーラップ量を表す７ビットの「Ｎｏｎ−Ｏｖｅｒｌａｐ」とを含む。外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２とは、この例ではそれぞれが全く同じビット数（合計１９４ビット）のレジスタで構成される。 FIG. 4 is an explanatory diagram showing a detailed configuration example of the external clock mode adjustment register 4_1 and the internal clock mode adjustment register 4_2 in the display driving device of the comparative example. Items, contents, and the number of bits in each are illustrated. “Mode” is 40 bits, for example, and is a parameter representing a detailed operation mode such as whether to perform precharge. “Reference clock (RCLK)” is, for example, 4 bits, and is a parameter indicating which of the external clock ECLK or the internal clock ICLK is used as the reference clock RCLK, the frequency division ratio, and the like. The “Gate Start” includes an 8-bit “Output Delay” that represents the delay amount of the signal and a 10-bit “Pulse Width” that represents the pulse width, and the “Gate Clock” represents a 16-bit “Output Clock” that represents the delay amount of the signal. “Output Delay” and 20-bit “Pulse Width” representing the pulse width. “Source Output” includes an 8-bit “Output Delay” representing the output delay amount of the source output signal and a 14-bit “Input Delay” representing the input delay amount. “RGB DeMUX” includes a 16-bit “Output Delay” representing an output delay amount, a 51-bit “Pulse Width” representing a pulse width, and a 7-bit “Non-Overlap” representing a non-overlap amount. In this example, the external clock mode adjustment register 4_1 and the internal clock mode adjustment register 4_2 are composed of registers having exactly the same number of bits (total of 194 bits).

タイミングを規定する、「ＧａｔｅＳｔａｒｔ」、「ＧａｔｅＣｌｏｃｋ」、「ＳｏｕｒｃｅＯｕｔｐｕｔ」、「ＲＧＢＤｅＭＵＸ」などのパラメータは、クロック周波数に依存するパラメータである。参照クロックＲＣＬＫのパルス数に基づいて規定されるため、参照クロックの周波数に応じて調整された値が設定される。即ち、外部クロックモードか内部クロックモードかによって設定される値が異なる。フレーム毎に外部クロックと内部クロックを任意に切換えることを可能とするためには、レジスタをその都度書き換えるだけの時間的な猶予がないため、外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２とをそれぞれ個別に備え、セレクタ１５によって切り替えて、表示タイミング制御回路７に適宜供給する。 Parameters such as “Gate Start”, “Gate Clock”, “Source Output”, and “RGB DeMUX” that define the timing are parameters that depend on the clock frequency. Since it is defined based on the number of pulses of the reference clock RCLK, a value adjusted according to the frequency of the reference clock is set. That is, the value set differs depending on whether the external clock mode or the internal clock mode is used. In order to make it possible to arbitrarily switch between the external clock and the internal clock for each frame, there is no time to rewrite the register each time. Therefore, the external clock mode adjustment register 4_1 and the internal clock mode adjustment register 4_2 Are respectively switched by the selector 15 and supplied to the display timing control circuit 7 as appropriate.

「発明が解決しようとする課題」において詳述したように、本発明は、外部クロックモードに対応するパラメータを格納するレジスタ群と、内部クロックモードに対応するパラメータを格納するレジスタ群とを、それぞれ個別に備える必要があることを課題とし、レジスタの数を削減することを目的としている。 As described in detail in “Problems to be Solved by the Invention”, the present invention includes a register group storing parameters corresponding to the external clock mode and a register group storing parameters corresponding to the internal clock mode, respectively. The object is to provide each separately, and the purpose is to reduce the number of registers.

なお、図４に示したパラメータの項目、内容及びビット数は、一例に過ぎず、任意に変更可能である。 The parameter items, contents, and bit numbers shown in FIG. 4 are merely examples, and can be arbitrarily changed.

＜表示駆動装置（本発明の一実施形態）＞
図５は、本発明の一実施形態に係る表示駆動装置の構成例を表すブロック図である。表示駆動装置１００は、表示タイミング制御回路７、外部クロック生成回路１、内部クロック生成回路２、シーケンス制御回路１０、外部クロックモード調整レジスタ４＿１、トリミングレジスタ１２、セレクタ１５と１９、及び端子２０と２１と２２とを備える。これらの構成と動作については、図２を引用して上述したのと同様であるので、重複する説明は省略する。表示駆動装置１００は、さらに、内部クロック調整回路３、タイミングパラメータ調整回路５、内部クロック発振器用レジスタ９及びセレクタ１６を備える。内部クロック調整回路３には、内部クロック発振器用レジスタ９とセレクタ１６が接続されている。表示駆動装置１００は、内部クロックモード調整レジスタ４＿２に代えて、内部クロックモード設定レジスタ４＿３と、分周比設定レジスタ６とを備える。外部クロックモード調整レジスタ４＿１には図２の比較例と同様に、外部クロックモードにおける各種タイミングパラメータとモード設定パラメータが格納される。比較例で内部クロックモード調整レジスタ４＿２に設定されるパラメータのうち、参照クロックＲＣＬＫの周波数に依存しないパラメータは、図５の表示駆動装置１００では内部クロックモード設定レジスタ４＿３に格納される。分周比設定レジスタ６には、外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比（分周比）が設定される。 <Display Drive Device (One Embodiment of the Present Invention)>
FIG. 5 is a block diagram illustrating a configuration example of a display driving device according to an embodiment of the present invention. The display driver 100 includes a display timing control circuit 7, an external clock generation circuit 1, an internal clock generation circuit 2, a sequence control circuit 10, an external clock mode adjustment register 4_1, a trimming register 12, selectors 15 and 19, and terminals 20 and 21. And 22. Since these configurations and operations are the same as those described above with reference to FIG. 2, redundant description will be omitted. The display driving apparatus 100 further includes an internal clock adjustment circuit 3, a timing parameter adjustment circuit 5, an internal clock oscillator register 9, and a selector 16. An internal clock oscillator register 9 and a selector 16 are connected to the internal clock adjustment circuit 3. The display driving apparatus 100 includes an internal clock mode setting register 4_3 and a division ratio setting register 6 instead of the internal clock mode adjustment register 4_2. As in the comparative example of FIG. 2, the external clock mode adjustment register 4_1 stores various timing parameters and mode setting parameters in the external clock mode. Of the parameters set in the internal clock mode adjustment register 4_2 in the comparative example, parameters that do not depend on the frequency of the reference clock RCLK are stored in the internal clock mode setting register 4_3 in the display driver 100 of FIG. In the frequency division ratio setting register 6, a ratio (frequency division ratio) between the frequency of the external clock ECLK and the internal clock ICLK is set.

外部クロックモードの場合には、セレクタ１９によって参照クロックＲＣＬＫに外部クロックＥＣＬＫが選択され、セレクタ１５によってタイミング設定レジスタ４に格納されるタイミングパラメータが表示タイミング制御回路７に供給される。 In the external clock mode, the selector 19 selects the external clock ECLK as the reference clock RCLK, and the selector 15 supplies the timing parameter stored in the timing setting register 4 to the display timing control circuit 7.

内部クロックモードでは、内部クロック調整回路３は、内部クロック生成回路２内の内部発振器（Internal OSC）８の発振周波数を調整することにより、内部クロックＩＣＬＫの周波数と外部クロックＥＣＬＫの周波数が、分周比設定レジスタ６に設定される比（分周比）になるように調整する。タイミングパラメータ調整回路５は、タイミング設定レジスタ４に保持されるパラメータのうちタイミングパラメータに対して、分周比設定レジスタ６に設定される比（分周比）に基づくパラメータ調整を行って、表示タイミング制御回路７に供給する。参照クロックＲＣＬＫの周波数に依存しないパラメータは、モード設定レジスタ１１から、表示タイミング制御回路７に供給される。 In the internal clock mode, the internal clock adjustment circuit 3 divides the frequency of the internal clock ICLK and the frequency of the external clock ECLK by adjusting the oscillation frequency of the internal oscillator (Internal OSC) 8 in the internal clock generation circuit 2. Adjustment is made so that the ratio (frequency division ratio) set in the ratio setting register 6 is obtained. The timing parameter adjustment circuit 5 adjusts the parameter based on the ratio (frequency division ratio) set in the frequency division ratio setting register 6 with respect to the timing parameter among the parameters held in the timing setting register 4 to display timing. This is supplied to the control circuit 7. Parameters that do not depend on the frequency of the reference clock RCLK are supplied from the mode setting register 11 to the display timing control circuit 7.

これにより、外部クロックＥＣＬＫのためのタイミングパラメータ群と、内部クロックＩＣＬＫのためのタイミングパラメータ群とを二重に持つ必要がなく、レジスタの記憶容量（レジスタの数、ビット数）を削減することができる。 As a result, it is not necessary to have a timing parameter group for the external clock ECLK and a timing parameter group for the internal clock ICLK, and the storage capacity of the registers (the number of registers and the number of bits) can be reduced. it can.

分周比設定レジスタ６に設定される、外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比（分周比）は、２の冪乗とされるのが好ましい。タイミングパラメータ調整回路５をシフト回路によって構成することができ、追加することによる回路規模の増加を最小限に抑えることができるからである。 The frequency ratio (frequency division ratio) between the external clock ECLK and the internal clock ICLK set in the frequency division ratio setting register 6 is preferably a power of 2. This is because the timing parameter adjusting circuit 5 can be constituted by a shift circuit, and an increase in circuit scale due to the addition can be minimized.

図６は、本発明の表示駆動装置における、外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２の詳細な構成例を示す説明図である。図４と同様に、項目、内容、及びそれぞれにおけるビット数が例示される。図４との違いは、「Ｍｏｄｅ」に分周比設定レジスタ６に設定される外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比（分周比）が「ｆ−ｒａｔｉｏ」として追加されている点である。外部クロックモード調整レジスタ４＿１には図４の比較例と同じく、合計１９４ビットが格納される。内部クロックモード設定レジスタ４＿３には、比較例では内部クロックモード調整レジスタ４＿２に格納される合計４４ビットが格納される。以上のように、図４に示される比較例では、１９４ビット×２の合計３８８ビットが必要であったところ、本発明により、１９４ビット＋４４ビット＋２ビットの合計２４０ビットに削減される。 FIG. 6 is an explanatory diagram showing a detailed configuration example of the external clock mode adjustment register 4_1 and the internal clock mode adjustment register 4_2 in the display driving device of the present invention. As in FIG. 4, items, contents, and the number of bits in each are illustrated. The difference from FIG. 4 is that the frequency ratio (frequency division ratio) between the external clock ECLK and the internal clock ICLK set in the frequency division ratio setting register 6 is added to “Mode” as “f-ratio”. is there. The external clock mode adjustment register 4_1 stores a total of 194 bits as in the comparative example of FIG. The internal clock mode setting register 4_3 stores a total of 44 bits stored in the internal clock mode adjustment register 4_2 in the comparative example. As described above, in the comparative example shown in FIG. 4, a total of 388 bits of 194 bits × 2 is required, but according to the present invention, it is reduced to a total of 240 bits of 194 bits + 44 bits + 2 bits.

なお、図４に示される比較例と同様に、図６に示したパラメータの項目、内容及びビット数も、一例に過ぎず、任意に変更可能である。 Similar to the comparative example shown in FIG. 4, the parameter items, contents, and number of bits shown in FIG. 6 are merely examples, and can be arbitrarily changed.

＜動作フロー＞
表示駆動装置１００の動作フローについて説明する。 <Operation flow>
An operation flow of the display driving apparatus 100 will be described.

図７は、比較例の表示駆動装置の動作例を表すフロー図であり、図８は、本発明の表示駆動装置の動作例を表すフロー図である。ホストプロセッサ３００が表示駆動装置１００に対して行う、各種の設定と制御のフローとして示す。 FIG. 7 is a flowchart showing an operation example of the display driving device of the comparative example, and FIG. 8 is a flowchart showing an operation example of the display driving device of the present invention. A flow of various settings and control performed by the host processor 300 for the display driving apparatus 100 is shown.

比較例（図２、図７）において、ホストプロセッサ３００は、マスタリセット解除（Ｓ１）後、レジスタ設定（Ｓ２）を行う。レジスタ設定（Ｓ２）には、外部クロックモード調整レジスタ４＿１に含まれる１５０ビットのタイミングパラメータの設定と４４ビットのモード設定パラメータの設定が含まれ、同様に、内部クロックモード調整レジスタ４＿２への１５０ビットのタイミングパラメータと４４ビットのモード設定パラメータの設定が含まれる。 In the comparative example (FIGS. 2 and 7), the host processor 300 performs register setting (S2) after canceling the master reset (S1). The register setting (S2) includes the setting of the 150-bit timing parameter and the setting of the 44-bit mode setting parameter included in the external clock mode adjustment register 4_1. Similarly, the 150-bit setting to the internal clock mode adjustment register 4_2 Timing parameters and 44-bit mode setting parameters are included.

その後、外部クロックの入力が開始され（Ｓ３）、スリープアウトシーケンスを開始する（Ｓ４）。さらにその後、数フレーム分の画像データがホストプロセッサ３００から入力されるのを待ち（Ｓ５）、スリープアウトシーケンスを終了する（Ｓ６）。スリープアウトシーケンスの終了後、表示がオン（Display On）され（Ｓ７）、以降は、外部クロックモード（Ｓ８）と内部クロックモード（Ｓ９）の間をフレーム単位で自由に切替え可能とされる。 Thereafter, input of an external clock is started (S3), and a sleep-out sequence is started (S4). Thereafter, it waits for image data for several frames to be input from the host processor 300 (S5), and the sleep-out sequence is terminated (S6). After the sleep-out sequence is completed, the display is turned on (Display On) (S7), and thereafter, the external clock mode (S8) and the internal clock mode (S9) can be freely switched on a frame basis.

本発明（図５、図８）においても、ホストプロセッサ３００は、マスタリセット解除（Ｓ１）後、レジスタ設定（Ｓ２）を行うが、その内容が異なる。レジスタ設定（Ｓ２）において、外部クロックモードのタイミングパラメータ１５０ビットとモード設定パラメータ４４ビットが、外部クロックモード調整レジスタ４＿１に設定される点は同じである。内部クロックモード用のモード設定パラメータ４４ビットが内部クロックモード設定レジスタ４＿３に設定されが、タイミングパラメータの設定が不要となり、代わりに分周比設定レジスタ６に内部クロックと外部クロックの周波数の比（分周比）が設定される。 Also in the present invention (FIGS. 5 and 8), the host processor 300 performs register setting (S2) after canceling the master reset (S1), but the contents are different. In the register setting (S2), the external clock mode timing parameter 150 bits and the mode setting parameter 44 bits are set in the external clock mode adjustment register 4_1. The mode setting parameter 44 bits for the internal clock mode is set in the internal clock mode setting register 4_3, but setting of the timing parameter is not necessary. Instead, the frequency ratio (individual frequency) of the internal clock and the external clock is set in the division ratio setting register 6. ) Is set.

その後、外部クロックの入力が開始され（Ｓ３）、スリープアウトシーケンスを開始する（Ｓ４）。このとき、ホストプロセッサ３００は、表示駆動装置１００に対して内部クロックの引き込み動作（Ｓ１０）を開始させる。この動作（Ｓ１０）には、外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比較と、内部発振器（Internal OSC）８の発振周波数の調整が含まれる。ホストプロセッサ３００は、これと並行して数フレーム分の画像データがホストプロセッサ３００から入力されるのを待ち（Ｓ５）、スリープアウトシーケンスを終了する（Ｓ６）。このときまでに、表示駆動装置１００は内部クロックの引き込み動作（Ｓ１０）を完了し、内部クロックＩＣＬＫの周波数が外部クロックＥＣＬＫに対して分周比設定レジスタ６に設定される比（分周比）となるように調整される。スリープアウトシーケンスの終了後、表示がオン（Display On）され（Ｓ７）、以降は、外部クロックモード（Ｓ８）と内部クロックモード（Ｓ９）の間をフレーム毎に自由に切替え可能とされる。外部クロックモード（Ｓ８）では、表示タイミング制御回路７に対して、外部クロックモード調整レジスタ４＿１から各種パラメータが供給される。内部クロックモード（Ｓ９）では、各種パラメータのうち、参照クロックＲＣＬＫの周波数に依存しない、モード設定パラメータは、内部クロックモード設定レジスタ４＿３から表示タイミング制御回路７に供給され、参照クロックＲＣＬＫの周波数に依存するタイミングパラメータは、タイミングパラメータ調整回路５において、分周比設定レジスタ６に設定される分周比に基づいて調整された後に、表示タイミング制御回路７に供給される。 Thereafter, input of an external clock is started (S3), and a sleep-out sequence is started (S4). At this time, the host processor 300 causes the display driving apparatus 100 to start an internal clock pull-in operation (S10). This operation (S10) includes comparison of the frequencies of the external clock ECLK and the internal clock ICLK and adjustment of the oscillation frequency of the internal oscillator (Internal OSC) 8. In parallel with this, the host processor 300 waits for image data for several frames to be input from the host processor 300 (S5), and ends the sleep-out sequence (S6). By this time, the display driver 100 has completed the internal clock pull-in operation (S10), and the ratio (frequency division ratio) at which the frequency of the internal clock ICLK is set in the frequency division ratio setting register 6 with respect to the external clock ECLK. It is adjusted to become. After the sleep-out sequence is completed, the display is turned on (Display On) (S7). Thereafter, the external clock mode (S8) and the internal clock mode (S9) can be freely switched for each frame. In the external clock mode (S8), various parameters are supplied from the external clock mode adjustment register 4_1 to the display timing control circuit 7. In the internal clock mode (S9), among the various parameters, the mode setting parameter that does not depend on the frequency of the reference clock RCLK is supplied from the internal clock mode setting register 4_3 to the display timing control circuit 7 and depends on the frequency of the reference clock RCLK. The timing parameter to be adjusted is adjusted by the timing parameter adjustment circuit 5 based on the frequency division ratio set in the frequency division ratio setting register 6 and then supplied to the display timing control circuit 7.

内部クロックの引き込み動作（Ｓ１０）による内部発振器（Internal OSC）８の発振周波数の調整値は、表示がオン（Display On）され（Ｓ７）以降も保持される。内部クロックモード（Ｓ９）では外部クロックの供給が停止されることが望ましい。内部クロックモード（Ｓ９）後、外部クロックモード（Ｓ８）を経て再び内部クロックモード（Ｓ９）に戻る場合にも、内部クロックの引き込み動作（Ｓ１０）による前記調整値は保持されているので、再度の引き込み動作（Ｓ１０）は不要である。また、外部クロックモード（Ｓ８）で動作する期間中は、内部発振器（Internal OSC）８の発振を停止してもよい。これにより、外部クロックモードにおいても消費電力が低減される。ただし、内部クロックモード（Ｓ９）に戻るためには、発振安定時間を見込む期間以上前に内部発振器（Internal OSC）８の発振を再開させる必要がある。 The adjustment value of the oscillation frequency of the internal oscillator (Internal OSC) 8 by the internal clock pull-in operation (S10) is retained after the display is turned on (Display On) (S7). In the internal clock mode (S9), it is desirable to stop the supply of the external clock. Even when the internal clock mode (S9) is followed by the external clock mode (S8) to return to the internal clock mode (S9), the adjustment value by the internal clock pull-in operation (S10) is retained. The pull-in operation (S10) is unnecessary. Further, the oscillation of the internal oscillator (Internal OSC) 8 may be stopped during the period of operation in the external clock mode (S8). This reduces power consumption even in the external clock mode. However, in order to return to the internal clock mode (S9), it is necessary to restart the oscillation of the internal oscillator (Internal OSC) 8 before the period for which the oscillation stabilization time is expected.

内部クロックの引き込み動作（Ｓ１０）は、この図８に示したマスタリセット（Ｓ１）後に１回だけ実行される他、適宜必要なタイミングで再度あるいは繰り返し実行されてもよい。内部クロックの引き込み動作（Ｓ１０）を繰り返し実行することにより、内部発振器（Internal OSC）８の発振周波数が時間経過とともにあるいは温度や電源電圧に依存して変動する場合にも、その変動に追随させることができる。 The internal clock pull-in operation (S10) is executed only once after the master reset (S1) shown in FIG. 8, and may be executed again or repeatedly at an appropriate timing. By repeatedly executing the internal clock pull-in operation (S10), even if the oscillation frequency of the internal oscillator (Internal OSC) 8 varies with time or depending on the temperature or the power supply voltage, the variation is followed. Can do.

＜内部クロック調整回路＞
内部クロック調整回路３の構成と動作についてさらに詳しく説明する。 <Internal clock adjustment circuit>
The configuration and operation of the internal clock adjustment circuit 3 will be described in more detail.

図９は、内部クロック調整回路３の詳細な構成例を表すブロック図である。内部クロック調整回路３の他に、外部クロック生成回路１、内部クロック生成回路２、内部クロック発振器用レジスタ９、トリミングレジスタ１２、分周比設定レジスタ６、及びセレクタ１６と１９が示される。内部クロック調整回路３は、外部クロックカウンタ（Counter A）２３、内部クロックカウンタ（Counter B）２４、スタートトリガ（Start Trigger）２５、エンドトリガ（End Trigger）２６、除算回路（シフト回路）２７、比較回路（Comparator）２８、平均値回路（Average logic）２９、及び、加算回路３０を備える。 FIG. 9 is a block diagram illustrating a detailed configuration example of the internal clock adjustment circuit 3. In addition to the internal clock adjustment circuit 3, an external clock generation circuit 1, an internal clock generation circuit 2, an internal clock oscillator register 9, a trimming register 12, a frequency division ratio setting register 6, and selectors 16 and 19 are shown. The internal clock adjustment circuit 3 includes an external clock counter (Counter A) 23, an internal clock counter (Counter B) 24, a start trigger (Start Trigger) 25, an end trigger (End Trigger) 26, a division circuit (shift circuit) 27, and a comparison. A circuit (Comparator) 28, an average value circuit (Average logic) 29, and an adder circuit 30 are provided.

スタートトリガ（Start Trigger）２５は、外部クロックカウンタ（Counter A）２３と内部クロックカウンタ（Counter B）２４にそれぞれ外部クロックＥＣＬＫと内部クロックＩＣＬＫのカウントアップを開始させる。エンドトリガ（End Trigger）２６は、外部クロックカウンタ（Counter A）２３が所定のカウント値に達してカウントアップを停止したときに、内部クロックカウンタ（Counter B）２４のカウントアップを停止させる。この時の外部クロックカウンタ（Counter A）２３のカウント値ＣｎｔＡは、除算回路（シフト回路）２７によって分周比設定レジスタ６に設定される分周比Ｄｉｖで割られ、その商ＣｎｔＡ／Ｄｉｖが、この時の内部クロックカウンタ（Counter B）２４のカウント値ＣｎｔＢとともに、比較回路（Comparator）２８に入力される。比較回路（Comparator）２８は、それらの差ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢが所定の値Ｎｔ（Ｎｔ＞０）より大きいときには、その差の絶対値をアップ信号ｕｐ（ｕｐ＝｜ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ｜）に出力し、所定の値−Ｎｔ（−Ｎｔ＜０）より小さいときには、その差の絶対値をダウン信号ｄｏｗｎ（ｄｏｗｎ＝｜ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ｜）に出力し、どちらでもないときにはステイブル信号ｓｔａｂｌｅを出力する。平均値回路（Average logic）２９は、所定の期間、アップ信号ｕｐとダウン信号ｄｏｗｎを累積的に加算して平均値（Σｕｐ−Σｄｏｗｎ）を求め、加算回路３０に出力する。加算回路３０は、内部クロック発振器用レジスタ９に保持される値に平均値（Σｕｐ−Σｄｏｗｎ）を加算して調整し、内部発振器（Internal OSC）８に供給する。これにより、内部クロックＩＣＬＫの周波数は、外部クロックＥＣＬＫの周波数を分周比設定レジスタ６に設定される分周比で割った値に調整される。 A start trigger 25 causes the external clock counter (Counter A) 23 and the internal clock counter (Counter B) 24 to start counting up the external clock ECLK and the internal clock ICLK, respectively. An end trigger (End Trigger) 26 stops the count-up of the internal clock counter (Counter B) 24 when the external clock counter (Counter A) 23 reaches a predetermined count value and stops counting up. The count value CntA of the external clock counter (Counter A) 23 at this time is divided by the division ratio Div set in the division ratio setting register 6 by the division circuit (shift circuit) 27, and the quotient CntA / Div is The count value CntB of the internal clock counter (Counter B) 24 at this time is input to the comparator circuit (Comparator). When the difference CntA / Div−CntB is larger than a predetermined value Nt (Nt> 0), the comparator 28 (Comparator) sets the absolute value of the difference to the up signal up (up = | CntA / Div−CntB |). When the value is smaller than the predetermined value −Nt (−Nt <0), the absolute value of the difference is output to the down signal down (down = | CntA / Div−CntB |). Is output. The average value circuit (Average logic) 29 cumulatively adds the up signal up and the down signal down for a predetermined period to obtain an average value (Σup−Σdown) and outputs the average value (Σup−Σdown) to the addition circuit 30. The adder circuit 30 adds and adjusts the average value (Σup−Σdown) to the value held in the internal clock oscillator register 9 and supplies it to the internal oscillator (Internal OSC) 8. Thereby, the frequency of the internal clock ICLK is adjusted to a value obtained by dividing the frequency of the external clock ECLK by the frequency division ratio set in the frequency division ratio setting register 6.

分周比設定レジスタ６に設定される分周比は、２の冪乗とされるのが好ましい。除算回路２７をシフト回路によって構成することができ、回路規模を抑え、演算（除算）に要する時間を最小限に抑えることができる。また、タイミングパラメータ調整回路５も同様に、シフト回路によって構成することができ、回路規模を抑え、演算（除算）に要する時間を最小限に抑えることができる。図１０には、分周比設定レジスタ６の設定例が示される。分周比設定レジスタ６は例えば２ビットとされ、内部クロック／外部クロックの周波数比（分周比）とタイミングパラメータ調整回路５における調整比は同じ値とされ、２の冪乗数１／１、１／２、１／４から選択的に設定される。 The division ratio set in the division ratio setting register 6 is preferably a power of 2. The division circuit 27 can be constituted by a shift circuit, so that the circuit scale can be reduced and the time required for calculation (division) can be minimized. Similarly, the timing parameter adjusting circuit 5 can also be constituted by a shift circuit, which can reduce the circuit scale and minimize the time required for calculation (division). FIG. 10 shows a setting example of the frequency division ratio setting register 6. The frequency division ratio setting register 6 is, for example, 2 bits, and the frequency ratio (frequency division ratio) of the internal clock / external clock and the adjustment ratio in the timing parameter adjustment circuit 5 are the same value. / 2 and 1/4 are selectively set.

所定の値Ｎｔは不感帯を与えるものであり、例えば２とされる。例えば、差ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢが±２以内のときにはフィードバックを行わないので、内部クロックの周波数が頻繁に変動することがなく安定化される。平均値回路（Average logic）２９が平均を行う期間も適宜調整可能である。この平均化期間によりフィードバックループのループ特性が規定され、平均化期間を長くすることによって引き込み時間が長くなる反面、発振周波数は安定化される。 The predetermined value Nt gives a dead zone and is set to 2, for example. For example, since feedback is not performed when the difference CntA / Div-CntB is within ± 2, the frequency of the internal clock does not fluctuate frequently and is stabilized. The period during which the average circuit 29 averages can also be adjusted as appropriate. The loop characteristic of the feedback loop is defined by this averaging period, and the pull-in time becomes longer by increasing the averaging period, but the oscillation frequency is stabilized.

アップ信号ｕｐとダウン信号ｄｏｗｎとして、上記の差の絶対値｜ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ｜を出力する例を示したが、少ないビット数に適宜量子化する処理を行なっても良く、さらには単純な１ビットの論理値（アサート／ネゲート）に代えてもよい。 Although an example in which the absolute value | CntA / Div−CntB | of the above difference is output as the up signal up and the down signal down has been shown, a process of appropriately quantizing to a small number of bits may be performed. A 1-bit logical value (assert / negate) may be used instead.

図１１は、内部クロック調整回路３の動作例を示す表である。外部クロック周波数は４０ＭＨｚとされ、このときの内部発振器８の初期発振周波数は３０ＭＨｚとされる。 FIG. 11 is a table showing an operation example of the internal clock adjustment circuit 3. The external clock frequency is 40 MHz, and the initial oscillation frequency of the internal oscillator 8 at this time is 30 MHz.

第１の例（＃１）では、分周比設定レジスタ６に設定される内部クロック／外部クロックの周波数比（分周比）は１／１とされ、したがって内部クロックＩＣＬＫの周波数の初期値は、内部発振器８の初期発振周波数と等しい３０ＭＨｚである。このとき、タイミングパラメータ調整回路５における調整比は上記分周比と等しい１／１であり、内部クロック調整回路３の調整値は、加算回路３０によって内部クロック発振器用レジスタ９に保持される値に加算される値であり、上述のように自動調整される。 In the first example (# 1), the frequency ratio (frequency division ratio) of the internal clock / external clock set in the frequency division ratio setting register 6 is 1/1, so the initial value of the frequency of the internal clock ICLK is The initial oscillation frequency of the internal oscillator 8 is 30 MHz. At this time, the adjustment ratio in the timing parameter adjustment circuit 5 is 1/1 equal to the frequency division ratio, and the adjustment value of the internal clock adjustment circuit 3 is set to the value held in the internal clock oscillator register 9 by the adder circuit 30. The value to be added is automatically adjusted as described above.

第２の例（＃２）では、分周比設定レジスタ６に設定される内部クロック／外部クロックの周波数比（分周比）は１／２とされ、したがって内部クロックＩＣＬＫの周波数の初期値は、内部発振器８の初期発振周波数の１／２の１５ＭＨｚである。このとき、タイミングパラメータ調整回路５における調整比は上記分周比と等しい１／２であり、内部クロック調整回路３の調整値は、加算回路３０によって内部クロック発振器用レジスタ９に保持される値に加算される値であり、上述のように自動調整される。 In the second example (# 2), the frequency ratio (frequency division ratio) of the internal clock / external clock set in the frequency division ratio setting register 6 is ½, so the initial value of the frequency of the internal clock ICLK is The internal oscillation frequency of the internal oscillator 8 is 15 MHz which is ½ of the initial oscillation frequency. At this time, the adjustment ratio in the timing parameter adjustment circuit 5 is ½ equal to the frequency division ratio, and the adjustment value of the internal clock adjustment circuit 3 is set to the value held in the internal clock oscillator register 9 by the adder circuit 30. The value to be added is automatically adjusted as described above.

図１２は、内部クロック調整回路３の調整値を例示する表である。８ビット（Register[7:0]）の２進数で表記され、内部クロック発振器用レジスタ９に保持される値に加算されるオフセット値（Offset）を与える。ここで、Ｎは内部発振器（Internal OSC）８の微調整幅を与える係数である。 FIG. 12 is a table illustrating adjustment values of the internal clock adjustment circuit 3. An 8-bit (Register [7: 0]) binary number is used, and an offset value (Offset) to be added to the value held in the internal clock oscillator register 9 is given. Here, N is a coefficient that gives a fine adjustment range of the internal oscillator (Internal OSC) 8.

内部クロック調整回路３の構成は、種々変更可能である。例えば、内部クロック発振器用レジスタ９を加算器３０の後段に配置して、内部発振器８に供給する制御パラメータを保持させるように変更してもよい。このとき、引き込み動作（Ｓ１０）の開始前に、トリミングレジスタ１２から内部クロック発振器用レジスタ９に初期値としてトリミング値が転送されるように構成しても良い。 The configuration of the internal clock adjustment circuit 3 can be variously changed. For example, the internal clock oscillator register 9 may be arranged after the adder 30 so that the control parameter supplied to the internal oscillator 8 is held. At this time, the trimming value may be transferred as an initial value from the trimming register 12 to the internal clock oscillator register 9 before the pull-in operation (S10) is started.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

１外部クロック生成回路
２内部クロック生成回路
３内部クロック調整回路
４＿１外部クロックモード調整レジスタ
４＿２内部クロックモード調整レジスタ
４＿３内部クロックモード設定レジスタ
５タイミングパラメータ調整回路
６分周比設定レジスタ
７表示タイミング制御回路
８内部発振器（Internal OSC）
９内部クロック発振器用レジスタ
１０シーケンス制御回路
１２トリミングレジスタ
１３、１４内部クロック用／外部クロック用分周比設定レジスタ
１５、１６、１９セレクタ
１７、１８分周回路
２０外部クロック入力端子
２１ゲート制御信号出力端子
２２ソース線駆動信号出力端子
２３外部クロックカウンタ（Counter A）
２４内部クロックカウンタ（Counter B）
２５スタートトリガ（Start Trigger）
２６エンドトリガ（End Trigger）
２７除算回路（シフト回路）
２８比較回路（Comparator）
２９平均値回路（Average logic）
３０加算回路
４０クロック制御回路
４１電源回路
４２階調基準電圧生成回路
４３ソース出力制御回路
４４階調電圧選択回路
４５ラインラッチ
４６フレームメモリ
４７ホストインターフェース
４８パネルＩ／Ｆ制御回路
１００表示駆動装置
２００表示パネル
２０１ソース線
２０２ゲート線
２０３ＲＧＢデマルチプレクサ（RGB-DeMUX）
２０４ゲート線走査信号生成回路（Gate In Panel）
３００ホストプロセッサ
１０００表示装置 DESCRIPTION OF SYMBOLS 1 External clock generation circuit 2 Internal clock generation circuit 3 Internal clock adjustment circuit 4_1 External clock mode adjustment register 4_2 Internal clock mode adjustment register 4_3 Internal clock mode setting register 5 Timing parameter adjustment circuit 6 Dividing ratio setting register 7 Display timing control circuit 8 Internal OSC
9 Internal clock oscillator register 10 Sequence control circuit 12 Trimming register 13, 14 Internal clock / external clock division ratio setting register 15, 16, 19 Selector 17, 18 Frequency divider circuit 20 External clock input terminal 21 Gate control signal output Terminal 22 Source line drive signal output terminal 23 External clock counter (Counter A)
24 Internal clock counter (Counter B)
25 Start Trigger
26 End Trigger
27 Division circuit (shift circuit)
28 Comparator
29 Average logic
30 Addition Circuit 40 Clock Control Circuit 41 Power Supply Circuit 42 Gradation Reference Voltage Generation Circuit 43 Source Output Control Circuit 44 Gradation Voltage Selection Circuit 45 Line Latch 46 Frame Memory 47 Host Interface 48 Panel I / F Control Circuit 100 Display Driver 200 Display Panel 201 Source line 202 Gate line 203 RGB demultiplexer (RGB-DeMUX)
204 Gate line scanning signal generation circuit (Gate In Panel)
300 Host processor 1000 Display device

Claims

外部から入力される信号に基づいて外部クロックを生成する外部クロック生成回路と、内部クロックを生成するための内部クロック生成回路と、内部クロック調整回路と、タイミングパラメータを保持するためのタイミング設定レジスタと、タイミングパラメータ調整回路と、前記外部クロックに対する前記内部クロックの周波数の分周比が設定されるための分周比設定レジスタと、表示タイミング制御回路とを備える表示駆動装置であって、
前記表示駆動装置は、前記表示タイミング制御回路に前記外部クロックに基づいて外付けされる表示パネルを表示駆動するための制御信号を生成して出力させる外部クロックモードと、前記表示タイミング制御回路に前記内部クロックに基づいて前記制御信号を生成して出力させる内部クロックモードとを有し、
前記内部クロックモードに先立って、前記内部クロック調整回路は、前記外部クロックを前記分周比で分周したときの周波数と前記内部クロックの周波数とを一致させるように、前記内部クロック生成回路の発振周波数を調整する周波数調整を行い、
前記タイミングパラメータ調整回路は、前記タイミング設定レジスタに保持される前記タイミングパラメータに対して、前記外部クロックと前記内部クロックのどちらに基づく動作を行うかを指定する動作モード情報と前記分周比とに基づくパラメータ調整を行って、前記表示タイミング制御回路に供給する、
表示駆動装置。 An external clock generation circuit for generating an external clock based on an externally input signal, an internal clock generation circuit for generating an internal clock, an internal clock adjustment circuit, and a timing setting register for holding timing parameters; A display drive device comprising a timing parameter adjustment circuit, a frequency division ratio setting register for setting a frequency frequency division ratio of the internal clock with respect to the external clock, and a display timing control circuit,
The display driving device generates an external clock mode for causing the display timing control circuit to generate and output a control signal for driving an external display panel based on the external clock, and causes the display timing control circuit to output the control signal. An internal clock mode for generating and outputting the control signal based on an internal clock;
Prior to the internal clock mode, the internal clock adjustment circuit oscillates the internal clock generation circuit so that the frequency when the external clock is divided by the division ratio matches the frequency of the internal clock. Adjust the frequency to adjust the frequency,
The timing parameter adjustment circuit uses the operation mode information and the division ratio to specify whether to perform an operation based on the external clock or the internal clock with respect to the timing parameter held in the timing setting register. Based on the parameter adjustment and supply to the display timing control circuit,
Display drive device.

請求項１において、前記分周比が２の冪乗とされる、
表示駆動装置。 In claim 1, the division ratio is a power of 2.
Display drive device.

請求項１において、前記内部クロック生成回路は、前記内部クロック調整回路による前記周波数調整が終了した後、前記終了時の発振状態を維持し、前記外部クロックが停止される、
表示駆動装置。 The internal clock generation circuit according to claim 1, wherein after the frequency adjustment by the internal clock adjustment circuit is completed, the internal clock generation circuit maintains the oscillation state at the end, and the external clock is stopped.
Display drive device.

請求項３において、前記外部クロックの入力が開始された後に、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行い、
その後、前記表示タイミング制御回路は表示駆動動作を開始し、
前記外部クロックが停止されたとき、前記内部クロック生成回路は前記終了時の発振状態を維持する、
表示駆動装置。 In Claim 3, after the input of the external clock is started, the internal clock adjustment circuit performs the frequency adjustment for the internal clock generation circuit, the timing parameter adjustment circuit performs the parameter adjustment,
Thereafter, the display timing control circuit starts a display driving operation,
When the external clock is stopped, the internal clock generation circuit maintains the oscillation state at the end.
Display drive device.

請求項４において、前記外部クロックが停止された後、前記外部クロックの生成が再開されたときに、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行う、
表示駆動装置。 5. The method according to claim 4, wherein when the generation of the external clock is resumed after the external clock is stopped, the internal clock adjustment circuit performs the frequency adjustment for the internal clock generation circuit, and the timing parameter adjustment circuit includes: Adjusting the parameters,
Display drive device.

請求項１において、
前記内部クロック生成回路は、ディジタル制御値によって前記発振周波数が制御され、
前記内部クロック調整回路は、スタートトリガによって前記外部クロックのカウントを開始しエンドトリガによってカウントを終了する外部クロックカウンタと、前記スタートトリガによって前記内部クロックのカウントを開始し前記エンドトリガによってカウントを終了する内部クロックカウンタと、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値と前記内部クロックカウンタのカウント値との差に基づいて、前記ディジタル制御値を調整する、
表示駆動装置。 In claim 1,
In the internal clock generation circuit, the oscillation frequency is controlled by a digital control value,
The internal clock adjustment circuit starts counting the external clock by a start trigger and ends the count by an end trigger, and starts counting the internal clock by the start trigger and ends the count by the end trigger. Adjusting the digital control value based on the difference between the internal clock counter and the count value of the internal clock counter when the count value of the external clock counter is divided by the division ratio;
Display drive device.

請求項６において、
前記内部クロック調整回路は、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値と前記内部クロックカウンタのカウント値との差に基づく調整信号を、所定期間平均化する平均値回路を含み、前記平均値回路の出力に基づいて、前記ディジタル制御値を調整する、
表示駆動装置。 In claim 6,
The internal clock adjustment circuit is an average for averaging a predetermined period of an adjustment signal based on a difference between a quotient value obtained by dividing the count value of the external clock counter by the division ratio and the count value of the internal clock counter. Including a value circuit, and adjusting the digital control value based on an output of the average value circuit;
Display drive device.

請求項７において、
前記内部クロック調整回路は、前記調整信号として、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値から前記内部クロックカウンタのカウント値を引いた差が所定値より大きいときに、前記発振周波数を高くする方向に前記ディジタル制御値を調整するアップ信号と、前記内部クロックカウンタのカウント値から前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値を引いた差が前記所定値より大きいときに、前記発振周波数を低くする方向に前記ディジタル制御値を調整するダウン信号とを含む、
表示駆動装置。 In claim 7,
When the difference obtained by subtracting the count value of the internal clock counter from the quotient value obtained by dividing the count value of the external clock counter by the division ratio is larger than a predetermined value as the adjustment signal Further, an up signal for adjusting the digital control value in the direction of increasing the oscillation frequency, and a quotient value obtained by dividing the count value of the external clock counter from the count value of the internal clock counter by the division ratio. A down signal for adjusting the digital control value in a direction to lower the oscillation frequency when the subtracted difference is larger than the predetermined value,
Display drive device.

請求項１において、前記表示駆動装置は、外部クロック入力端子をさらに備え、
前記外部クロック生成回路は、外部クロック分周回路を備え、前記外部クロック分周回路は、前記外部クロック入力端子に入力される信号を分周して、前記外部クロックを生成する、
表示駆動装置。 2. The display drive device according to claim 1, further comprising an external clock input terminal,
The external clock generation circuit includes an external clock divider circuit, and the external clock divider circuit divides a signal input to the external clock input terminal to generate the external clock.
Display drive device.

請求項１において、前記表示駆動装置は、ホストプロセッサとの間の通信インターフェースをさらに備え、
前記外部クロック生成回路は、前記通信インターフェースに入力されるデータに基づいて、前記外部クロックを生成する、
表示駆動装置。 The display drive device according to claim 1, further comprising a communication interface with a host processor,
The external clock generation circuit generates the external clock based on data input to the communication interface;
Display drive device.

請求項１において、単一の半導体基板上に形成される、
表示駆動装置。 In claim 1, formed on a single semiconductor substrate,
Display drive device.

請求項１に記載される表示駆動装置と、表示パネルと、ホストプロセッサとを備え、
前記表示タイミング制御回路は、前記表示パネルを表示駆動するための制御信号を生成して出力し、
前記ホストプロセッサは、前記外部クロック生成回路に前記外部クロックを生成するための信号を供給する、
表示装置。 A display driving device according to claim 1, a display panel, and a host processor,
The display timing control circuit generates and outputs a control signal for driving the display panel;
The host processor supplies a signal for generating the external clock to the external clock generation circuit;
Display device.