JP2016012288A - 試験装置、試験プログラム、および試験方法 - Google Patents
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Abstract
【課題】工数を低減しながら精度良くキャッシュ性能を試験できる。【解決手段】試験装置1は、ストレージ装置2に対するアクセス要求(I/O要求)を発行し、アクセス要求に対するレスポンスからストレージ装置2の性能評価試験をおこなう。制御部1aは、第1アクセス要求3と、第2アクセス要求4と、第3アクセス要求5とを、それぞれ繰り返し並列にストレージ装置2に発行し、ストレージ装置2からのレスポンス時間7を記憶部1bに蓄積する。制御部1aは、試験時間に発行されたアクセス要求を、1次キャッシュアクセス(C1)、2次キャッシュアクセス(C2)、またはキャッシュミスアクセス(CM)に分類する。【選択図】図1
Description
本発明は、試験装置、試験プログラム、および試験方法に関する。
ストレージ製品開発は、各機能が仕様通りに作られているかを確認するシステム評価工程を有する。システム評価工程の1つにキャッシュ評価工程があり、キャッシュ評価工程は、キャッシュによるI/O(Input/Output)性能向上効果の確認をおこなう。キャッシュにステージングされるデータは、キャッシュに搭載されたアルゴリズムだけでなくI/Oアクセスパタンにも依存するため、キャッシュのI/O性能を総合的に評価するには、複数のアクセスパタンにおける性能値を測定しなければならない。さらに、多段キャッシュを搭載した装置の場合、各段のキャッシュごとのI/O性能向上効果を測定しなければならない。
たとえば、1次キャッシュ、2次キャッシュを搭載したストレージ装置を評価する場合、試験装置は、ボリュームに対して所定のアクセスパタンを一定時間発行し、性能データを取得して分析評価をおこなう。このとき、試験装置は、1次キャッシュ、2次キャッシュについて、(1)1次キャッシュ無効、2次キャッシュ無効、(2)1次キャッシュ有効、2次キャッシュ無効、(3)1次キャッシュ有効、2次キャッシュ有効、の3状態についてリードI/OとライトI/Oの2種を測定する。また、試験装置は、I/Oサイズを違えながらキャッシュ性能評価試験をおこなう。
このようなキャッシュ性能評価試験方法は、キャッシュの有効・無効設定の組み合わせ(3パタン)と、評価するI/Oパタン(2パタン)と、I/Oサイズ(数パタン以上)とを積算した数だけ、キャッシュ性能を測定することを要する。そのため、キャッシュ性能評価試験に係る工数が膨大となるという問題がある。
また、ストレージ製品によっては、各段のキャッシュについて有効無効を設定できない場合があり、すべてのキャッシュが有効な状態での性能しか測定できず、十分な評価をおこなうことができないという問題がある。
1つの側面では、本発明は、工数を低減しながら精度良くキャッシュ性能を評価できる試験装置、試験プログラム、および試験方法を提供することを目的とする。
上記目的を達成するために、以下に示すような、試験装置が提供される。試験装置は、1次キャッシュおよび2次キャッシュを有するストレージ装置を試験する。試験装置は、制御部を備える。制御部は、第1のサイズのアクセス領域に対してシーケンシャルアクセスである第1アクセス要求と、第1のサイズより大きい第2のサイズのアクセス領域に対してシーケンシャルアクセスである第2アクセス要求と、アクセス領域に対してランダムアクセスである第3アクセス要求とを、それぞれ繰り返し並列にストレージ装置に発行し、所定の試験時間に発行された第1アクセス要求、第2アクセス要求、および第3アクセス要求に対するストレージ装置からのレスポンス時間を記憶部に蓄積し、試験時間に発行された第1アクセス要求、第2アクセス要求、および第3アクセス要求を、レスポンス時間にもとづいて1次キャッシュにヒットしたとみなせる1次キャッシュアクセス、2次キャッシュにヒットしたとみなせる2次キャッシュアクセス、または1次キャッシュおよび2次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する。
1態様によれば、試験装置、試験プログラム、および試験方法において、工数を低減しながら精度良くキャッシュ性能を試験できる。
以下、実施の形態について、図面を参照しながら詳細に説明する。
[第1の実施形態]
まず、第1の実施形態の試験装置と試験対象となるストレージ装置について図1を用いて説明する。図1は、第1の実施形態の試験装置と試験対象となるストレージ装置の構成の一例を示す図である。
[第1の実施形態]
まず、第1の実施形態の試験装置と試験対象となるストレージ装置について図1を用いて説明する。図1は、第1の実施形態の試験装置と試験対象となるストレージ装置の構成の一例を示す図である。
試験装置1は、ストレージ装置2を試験する。ストレージ装置2は、1次キャッシュ2aと、2次キャッシュ2bと、記憶装置2cとを有する。記憶装置2cは、ストレージ装置2における低速大容量メモリであり、たとえば、HDD(Hard Disk Drive)である。1次キャッシュ2aは、ストレージ装置2における高速小容量メモリであり、たとえば、RAM(Random Access Memory)である。2次キャッシュ2bは、1次キャッシュ2aと記憶装置2cとの中間的な性能を有するメモリであり、たとえば、SSD(Solid State Drive)である。
試験装置1は、ストレージ装置2に対するアクセス要求(I/O要求)を発行し、アクセス要求に対するレスポンスからストレージ装置2の性能評価試験をおこなう。試験装置1は、性能評価試験を通じて、1次キャッシュ2aおよび2次キャッシュ2bによるストレージ装置2のI/O性能向上効果を評価可能にする。アクセス要求は、リード要求とライト要求とがあり、試験装置1が発行するアクセス要求は、リード要求とライト要求のうちいずれか一方であってもよいし、両方を含むものであってもよい。
試験装置1は、制御部1aと記憶部1bとを備える。制御部1aは、第1アクセス要求3と、第2アクセス要求4と、第3アクセス要求5とを、それぞれ繰り返し並列にストレージ装置2に発行する。ここでいう繰り返しおこなうアクセス要求の発行とは、アクセス要求を発行してからアクセス要求に対するレスポンス6を受けて、次のアクセス要求を発行することを繰り返すことをいう。ここでいう並列しておこなうアクセス要求の発行とは、第1アクセス要求3と、第2アクセス要求4と、第3アクセス要求5とを並行して発行することをいう。
第1アクセス要求3は、ストレージ装置2における第1のサイズのアクセス領域に対してシーケンシャルアクセスをおこなうアクセス要求である。第2アクセス要求4は、ストレージ装置2における第2のサイズのアクセス領域に対してシーケンシャルアクセスをおこなうアクセス要求である。第3アクセス要求5は、ストレージ装置2におけるアクセス領域に対してランダムアクセスをおこなうアクセス要求である。なお、第2のサイズは、第1のサイズより大きい。たとえば、第1のサイズは1次キャッシュ2aのサイズであり、第2のサイズは2次キャッシュ2bのサイズである。
制御部1aは、所定の試験時間に発行された第1アクセス要求3、第2アクセス要求4、および第3アクセス要求5に対するストレージ装置2からのレスポンス時間7を記憶部1bに蓄積する。したがって、制御部1aは、ストレージ装置2に対して繰り返し並列に発行したアクセス要求ごとのレスポンス時間7を記憶部1bに蓄積する。なお、所定の試験時間は、試験開始から試験終了までの時間であり、たとえば、試験時間は、あらかじめ設定された時間である。レスポンス時間7は、アクセス要求ごとの応答時間であり、たとえば、レスポンス時間7は、アクセス要求ごとの発行タイミングからアクセス要求に対するレスポンス6を受信するまでの時間である。
制御部1aは、試験時間に発行されたアクセス要求(第1アクセス要求3、第2アクセス要求4、および第3アクセス要求5)を、記憶部1bに蓄積したレスポンス時間7にもとづいて分類する。制御部1aは、試験時間に発行されたアクセス要求を、1次キャッシュアクセス(C1)、2次キャッシュアクセス(C2)、またはキャッシュミスアクセス(CM)に分類する。たとえば、制御部1aは、記憶部1bに蓄積したレスポンス時間をクラスタ分析により1次キャッシュアクセス(C1)、2次キャッシュアクセス(C2)、またはキャッシュミスアクセス(CM)に分類することができる。
1次キャッシュアクセス(C1)は、1次キャッシュ2aにヒットしたとみなせるアクセス要求である。2次キャッシュアクセス(C2)は、2次キャッシュ2bにヒットしたとみなせるアクセス要求である。キャッシュミスアクセス(CM)は、1次キャッシュ2aおよび2次キャッシュ2bのいずれにもヒットしないとみなせるアクセス要求である。
このように、試験装置1は、アクセス要求を繰り返し並列にストレージ装置2に発行する。これにより、試験装置1は、1次キャッシュ2aにヒットしたアクセス要求と、2次キャッシュ2bにヒットしたアクセス要求と、1次キャッシュ2aおよび2次キャッシュ2bのいずれにもヒットしないアクセス要求とを、一度に好適に実現することができる。
試験装置1は、実現したキャッシュヒット態様の異なるアクセス要求を、レスポンス時間7として記憶部1bに蓄積できる。試験装置1は、記憶部1bに蓄積したレスポンス時間7を分類することで、試験時間に発行されたアクセス要求を好適に分類することができる。したがって、試験装置1は、ストレージ装置2について精度良くキャッシュ性能を試験できる。
また、試験装置1は、1次キャッシュ2aあるいは2次キャッシュ2bについて、有効/無効の切り替え設定をおこなうことなく、キャッシュヒット態様の異なるアクセス要求を実現することができる。したがって、試験装置1は、ストレージ装置2が1次キャッシュ2aあるいは2次キャッシュ2bについて有効/無効の切り替え設定をおこなうことができるか否かにかかわらず、ストレージ装置2のキャッシュ性能評価試験をおこなうことができる。
このような試験装置1は、ストレージ装置2のキャッシュ性能評価試験の試験時間を短縮するとともに、試験にかかる工数を低減することができる。
すなわち、試験装置1は、工数を低減しながら精度良くキャッシュ性能を試験できる。
すなわち、試験装置1は、工数を低減しながら精度良くキャッシュ性能を試験できる。
[第2の実施形態]
次に、第2の実施形態の試験システムについて図2を用いて説明する。図2は、第2の実施形態の試験システムの構成の一例を示す図である。
次に、第2の実施形態の試験システムについて図2を用いて説明する。図2は、第2の実施形態の試験システムの構成の一例を示す図である。
試験システム10は、ホスト11と、ネットワーク12を介してホスト11と接続するRAID装置13を備える。RAID装置13は、試験対象のストレージ装置であり、ホスト11は、RAID装置13を試験対象とする試験装置である。ホスト11は、データを書き込むライトアクセス、およびデータを読み出すリードアクセスを含むI/O要求を、RAID装置13に対して発行することができる。
次に、第2の実施形態のRAID装置13の構成について図3を用いて説明する。図3は、第2の実施形態のRAID装置の構成の一例を示す図である。
RAID装置13は、1次キャッシュ22と、2次キャッシュ23と、複数のHDD26を含む。1次キャッシュ22は、高速なメモリであり、たとえばDRAM(Dynamic Random Access Memory)である。2次キャッシュ23は、1次キャッシュ22より低速大容量かつHDD26より高速小容量のメモリであり、たとえばSSDである。
RAID装置13は、1次キャッシュ22と、2次キャッシュ23と、複数のHDD26を含む。1次キャッシュ22は、高速なメモリであり、たとえばDRAM(Dynamic Random Access Memory)である。2次キャッシュ23は、1次キャッシュ22より低速大容量かつHDD26より高速小容量のメモリであり、たとえばSSDである。
RAID装置13は、試験用に2つの論理ボリューム20,21が設定される。論理ボリューム20は、たとえばリードアクセス用の論理ボリュームであり、論理ボリューム21は、たとえばライトアクセス用の論理ボリュームである。論理ボリューム20は、RAIDグループ24に対応する。論理ボリューム20は、RAIDグループ24に含まれるHDD26を実ボリュームとする。論理ボリューム21は、RAIDグループ25に対応する。論理ボリューム21は、RAIDグループ25に含まれるHDD26を実ボリュームとする。
このように、論理ボリューム20,21がリードアクセスとライトアクセスとを分担することで、RAID装置13は、一方のアクセスによる他方のアクセスの遅延の影響を低減している。
次に、第2の実施形態のホスト11のハードウェア構成について図4を用いて説明する。図4は、第2の実施形態のホストのハードウェア構成の一例を示す図である。
ホスト11は、コンピュータ100と、コンピュータ100に接続する複数の周辺機器を含む。コンピュータ100は、プロセッサ101によって装置全体が制御されている。プロセッサ101には、バス109を介してRAM102と複数の周辺機器が接続されている。プロセッサ101は、マルチプロセッサであってもよい。プロセッサ101は、たとえばCPU(Central Processing Unit)、MPU(Micro Processing Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、またはPLD(Programmable Logic Device)である。またプロセッサ101は、CPU、MPU、DSP、ASIC、PLDのうちの2以上の要素の組み合わせであってもよい。
ホスト11は、コンピュータ100と、コンピュータ100に接続する複数の周辺機器を含む。コンピュータ100は、プロセッサ101によって装置全体が制御されている。プロセッサ101には、バス109を介してRAM102と複数の周辺機器が接続されている。プロセッサ101は、マルチプロセッサであってもよい。プロセッサ101は、たとえばCPU(Central Processing Unit)、MPU(Micro Processing Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、またはPLD(Programmable Logic Device)である。またプロセッサ101は、CPU、MPU、DSP、ASIC、PLDのうちの2以上の要素の組み合わせであってもよい。
RAM102は、コンピュータ100の主記憶装置として使用される。RAM102には、プロセッサ101に実行させるOS(Operating System)のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM102には、プロセッサ101による処理に必要な各種データが格納される。
バス109に接続されている周辺機器としては、HDD103、グラフィック処理装置104、入出力インタフェース105、光学ドライブ装置106、機器接続インタフェース107およびネットワークインタフェース108がある。
HDD103は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しをおこなう。HDD103は、コンピュータ100の二次記憶装置として使用される。HDD103には、OSのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
グラフィック処理装置104には、モニタ104aが接続されている。グラフィック処理装置104は、プロセッサ101からの命令にしたがって、画像をモニタ104aの画面に表示させる。モニタ104aとしては、CRT(Cathode Ray Tube)を用いた表示装置や液晶表示装置などがある。
入出力インタフェース105には、キーボード105aとマウス105bとが接続されている。入出力インタフェース105は、キーボード105aやマウス105bから送られてくる信号をプロセッサ101に送信する。なお、マウス105bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
光学ドライブ装置106は、レーザ光などを利用して、光ディスク106aに記録されたデータの読み取りをおこなう。光ディスク106aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク106aには、DVD(Digital Versatile Disc)、DVD−RAM、CD−ROM(Compact Disc Read Only Memory)、CD−R(Recordable)/RW(ReWritable)などがある。
機器接続インタフェース107は、コンピュータ100に周辺機器を接続するための通信インタフェースである。たとえば、機器接続インタフェース107には、メモリ装置107aやメモリリーダライタ107bを接続することができる。メモリ装置107aは、機器接続インタフェース107との通信機能を搭載した記録媒体である。メモリリーダライタ107bは、メモリカード107cへのデータの書き込み、またはメモリカード107cからのデータの読み出しをおこなう装置である。メモリカード107cは、カード型の記録媒体である。
ネットワークインタフェース108は、コンピュータ100と外部装置とを接続するための通信インタフェースである。ネットワークインタフェース108は、図示しないネットワークを介して、他のコンピュータまたは通信機器との間でデータの送受信をおこなう。
以上のようなハードウェア構成によって、第2の実施形態のホスト11の処理機能を実現することができる。なお、RAID装置13、第1の実施形態に示した試験装置1およびストレージ装置2も、図4に示したホスト11と同様のハードウェアにより実現することができる。
ホスト11は、たとえば、コンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第2の実施形態の処理機能を実現する。ホスト11に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。たとえば、ホスト11に実行させるプログラムをHDD103に格納しておくことができる。プロセッサ101は、HDD103内のプログラムの少なくとも一部をRAM102にロードし、プログラムを実行する。また、ホスト11に実行させるプログラムを、光ディスク、メモリ装置、メモリカードなどの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、たとえばプロセッサ101からの制御により、HDD103にインストールされた後、実行可能となる。またプロセッサ101が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
次に、ホスト11が試験プログラムを実行することにより実現する各試験機能構成について図5を用いて説明する。図5は、第2の実施形態のホストが実現する試験機能構成の一例を示す図である。
ホスト11は、試験プログラムを実行することにより、試験制御部30と、ユーザ入力部32と、I/O発行部33と、レスポンス時間分割部34と、性能算出部35と、結果判定部37と、出力部38とを実現する。
試験制御部30は、試験制御全般を統括的に制御し、所定の処理手順にしたがい各試験機能の呼び出しやデータの受け渡しをおこなう。試験制御部30は、I/Oサイズ管理部31を含む。I/Oサイズ管理部31は、発行するI/O要求のI/Oサイズを管理する。I/Oサイズ管理部31は、I/Oサイズリストを用いてI/Oサイズを管理する。I/Oサイズリストの詳細は、図7を用いて後で説明する。
ユーザ入力部32は、試験プログラムの設定入力処理をおこなう。たとえば、ユーザ入力部32は、ホスト11が備える入力インタフェース(入出力インタフェース105、光学ドライブ装置106、あるいは機器接続インタフェース107など)から各種設定情報の入力を受け付ける。ユーザ入力部32は、受け付けた設定情報を試験制御部30に通知する。設定情報は、試験の実行の他、試験結果の評価(性能判定)に用いる情報である。設定情報は、たとえば、I/O発行対象情報(試験に用いる論理ボリューム20,21の名称や容量など)、性能判定に用いる期待値情報(各キャッシュ性能期待値、マージンなど)がある。
I/O発行部33は、試験制御部30による試験制御のもと、I/O要求を発行する。I/O発行部33の詳細は、図6を用いて後で説明する。
レスポンス時間分割部34は、I/O発行部33が発行したI/O要求に対するレスポンス時間を、I/O発行部33から取得する。レスポンス時間分割部34は、レスポンス時間群をクラスタ分析により、1次キャッシュアクセス群、2次キャッシュアクセス群、キャッシュミスアクセス群の3つの集合に分割する。
レスポンス時間分割部34は、I/O発行部33が発行したI/O要求に対するレスポンス時間を、I/O発行部33から取得する。レスポンス時間分割部34は、レスポンス時間群をクラスタ分析により、1次キャッシュアクセス群、2次キャッシュアクセス群、キャッシュミスアクセス群の3つの集合に分割する。
性能算出部35は、クラスタ分析結果にもとづいて、1次キャッシュアクセス群、2次キャッシュアクセス群、キャッシュミスアクセス群のそれぞれの性能を算出する。具体的には、性能算出部35は、1次キャッシュアクセス群、2次キャッシュアクセス群、キャッシュミスアクセス群のそれぞれについて、平均レスポンス時間、I/O数などを算出する。性能算出部35は、さらに試験時間を用いて、1次キャッシュ22、2次キャッシュ23、およびHDD26の性能(IOPS(Input Output Per Second))を算出する。また、性能算出部35は、1次キャッシュアクセス群、2次キャッシュアクセス群、キャッシュミスアクセス群のそれぞれ、すなわち各装置構成の性能(IOPS)を算出する。性能算出部35は、性能算出結果から1次キャッシュ22、2次キャッシュ23の性能向上効果を算出する。
性能算出部35は、妥当性確認部36を備える。妥当性確認部36は、1次キャッシュ22、2次キャッシュ23、およびHDD26の算出性能と、物理スペック(装置仕様)とを比較し、算出性能の妥当性を評価、確認する。たとえば、妥当性確認部36は、1次キャッシュ22、2次キャッシュ23、およびHDD26の算出性能が物理スペックを超える場合に算出した性能の妥当性について警告をおこなう。
結果判定部37は、1次キャッシュ22、2次キャッシュ23の性能向上効果と、ユーザが設定した期待値とを比較し、期待したキャッシュ性能向上効果を得られているか否かを判定する。
出力部38は、算出した各性能、期待値との比較結果、警告メッセージなどを、ホスト11のモニタ104aや、光ディスク106a、メモリ装置107a、メモリカード107cなどの外部記憶媒体に出力する。
次に、I/O発行部33に含まれる各試験機能構成について図6を用いて説明する。図6は、第2の実施形態のI/O発行部が有する試験機能構成の一例を示す図である。
I/O発行部33は、ボリューム容量(論理ボリューム20,21の記憶容量)、キャッシュ容量(1次キャッシュ22、2次キャッシュ23の記憶容量)から論理ボリューム20,21のアクセス領域を決定する。I/O発行部33は、決定したアクセス領域と、試験制御部30が指示するI/OサイズにしたがいI/O要求を発行する。I/O発行部33は、リードI/Oレスポンス時間群と、ライトI/Oレスポンス時間群とを独立して収集するため、リードI/O要求を論理ボリューム20に発行し、ライトI/O要求を論理ボリューム21に発行する。
I/O発行部33は、ボリューム容量(論理ボリューム20,21の記憶容量)、キャッシュ容量(1次キャッシュ22、2次キャッシュ23の記憶容量)から論理ボリューム20,21のアクセス領域を決定する。I/O発行部33は、決定したアクセス領域と、試験制御部30が指示するI/OサイズにしたがいI/O要求を発行する。I/O発行部33は、リードI/Oレスポンス時間群と、ライトI/Oレスポンス時間群とを独立して収集するため、リードI/O要求を論理ボリューム20に発行し、ライトI/O要求を論理ボリューム21に発行する。
I/O発行部33は、測定開始/終了部40と、アドレス設定部41と、レスポンス測定部42と、1次キャッシュ向けI/O発行部43と、2次キャッシュ向けI/O発行部44と、キャッシュミス向けI/O発行部45とを含む。
測定開始/終了部40は、設定された試験時間にしたがい、試験時間の開始と終了を監視する。アドレス設定部41は、1次キャッシュ向けI/O発行部43、2次キャッシュ向けI/O発行部44、およびキャッシュミス向けI/O発行部45に通知するアクセス先アドレスを設定する。
アドレス設定部41は、1次キャッシュ向けI/O発行部43と2次キャッシュ向けI/O発行部44に対して、それぞれシーケンシャルアクセス用のアドレスを設定する。たとえば、アドレス設定部41は、1次キャッシュ向けI/O発行部43に対して、直前に発行したI/O要求のアドレスからI/Oサイズ分の間隔を空けて次のI/O要求のアドレスを設定する。また、アドレス設定部41は、2次キャッシュ向けI/O発行部44に対して、直前に発行したI/O要求のアドレスからI/Oサイズ分の間隔を空けて次のI/O要求のアドレスを設定する。これらシーケンシャルアクセス用のアドレスは、終端に達した場合に先頭に戻るようにして、所定のアクセス領域内においてサイクリックに設定される。
アドレス設定部41は、キャッシュミス向けI/O発行部45に対して、それぞれランダムアクセス用のアドレスを設定する。たとえば、アドレス設定部41は、キャッシュミス向けI/O発行部45に対して、所定のアクセス領域内においてランダムなアドレスを設定する。
レスポンス測定部42は、1次キャッシュ向けI/O発行部43、2次キャッシュ向けI/O発行部44、およびキャッシュミス向けI/O発行部45が発行したI/O要求に対するレスポンス時間を逐一測定する。レスポンス測定部42は、測定したレスポンス時間を、発行したI/O要求に応じてリードI/Oレスポンス時間群またはライトI/Oレスポンス時間群に追加する。
1次キャッシュ向けI/O発行部43は、1次キャッシュ22向けのI/O要求を発行する。1次キャッシュ向けI/O発行部43は、リードI/O発行部43aと、ライトI/O発行部43bとを含む。リードI/O発行部43aは、1次キャッシュ22向けのリードI/Oを発行する。ライトI/O発行部43bは、1次キャッシュ22向けのライトI/Oを発行する。
2次キャッシュ向けI/O発行部44は、2次キャッシュ23向けのI/O要求を発行する。2次キャッシュ向けI/O発行部44は、リードI/O発行部44aと、ライトI/O発行部44bとを含む。リードI/O発行部44aは、2次キャッシュ23向けのリードI/Oを発行する。ライトI/O発行部44bは、2次キャッシュ23向けのライトI/Oを発行する。
キャッシュミス向けI/O発行部45は、キャッシュミス向けのI/O要求を発行する。キャッシュミス向けI/O発行部45は、リードI/O発行部45aと、ライトI/O発行部45bとを含む。リードI/O発行部45aは、キャッシュミス向けのリードI/Oを発行する。ライトI/O発行部45bは、キャッシュミス向けのライトI/Oを発行する。
次に、I/Oサイズリストについて図7を用いて説明する。図7は、第2の実施形態のI/Oサイズリストの一例を示す図である。
I/Oサイズリスト500は、I/Oサイズ管理部31が管理する。I/Oサイズリスト500は、たとえば、ユーザが設定し、ホスト11が備える記憶装置(RAM102、HDD103など)に保持される。I/Oサイズリスト500は、I/Oサイズを違えながらおこなう試験で用いるI/Oサイズの一覧である。I/Oサイズリスト500は、「0.5KB(=0.5×1000byte)」から「512.0KB」まで8種類のI/Oサイズを保持する。すなわち、試験制御部30がおこなう試験は、「0.5KB」から「512.0KB」まで試験サイズを違えながら8回の試験をおこなう。
I/Oサイズリスト500は、I/Oサイズ管理部31が管理する。I/Oサイズリスト500は、たとえば、ユーザが設定し、ホスト11が備える記憶装置(RAM102、HDD103など)に保持される。I/Oサイズリスト500は、I/Oサイズを違えながらおこなう試験で用いるI/Oサイズの一覧である。I/Oサイズリスト500は、「0.5KB(=0.5×1000byte)」から「512.0KB」まで8種類のI/Oサイズを保持する。すなわち、試験制御部30がおこなう試験は、「0.5KB」から「512.0KB」まで試験サイズを違えながら8回の試験をおこなう。
ここで、I/O発行部33が発行するI/O発行について図8から図11を用いて説明する。まず、論理ボリュームにおける領域構成について図8を用いて説明する。図8は、第2の実施形態の論理ボリュームの領域構成の一例を示す図である。
論理ボリューム20,21のそれぞれについて、ボリューム容量VSを、第1領域50と第2領域51と、第3領域52とに論理分割する。第1領域50は、1次キャッシュ22向けのI/O要求の発行に用いる領域である。第1領域50は、論理ボリューム20,21の先頭から1次キャッシュ容量FCSだけ確保される。第2領域51は、2次キャッシュ23向けのI/O要求の発行に用いる領域である。第2領域51は、論理ボリューム20,21の第1領域50の後から2次キャッシュ容量SCSだけ確保される。第3領域52は、キャッシュミス向けのI/O要求の発行に用いる領域である。第3領域52は、論理ボリューム20,21の第2領域51より後の領域である。
次に、論理ボリューム20,21における各領域(第1領域50、第2領域51、第3領域52)ごとのアクセスパタンについて図9を用いて説明する。図9は、第2の実施形態の論理ボリュームにおける領域ごとのアクセスパタンの一例を示す図である。
1次キャッシュ向けI/O発行部43が発行するI/O要求は、第1領域50からサイクリックに設定され、シーケンシャルなアクセスパタンとなる。また、1次キャッシュ向けI/O発行部43が発行するI/O要求は、第1領域50の容量が第2領域51の容量や第3領域52の容量と比較して小さいことから、第2領域51や第3領域52に向けたI/O要求よりも同一領域に対するアクセス頻度が高くなる。
2次キャッシュ向けI/O発行部44が発行するI/O要求は、第2領域51からサイクリックに設定され、シーケンシャルなアクセスパタンとなる。また、2次キャッシュ向けI/O発行部44が発行するI/O要求は、第2領域51の容量が第1領域50の容量と比較して大きいことから、第1領域50に向けたI/O要求よりも同一領域に対するアクセス頻度が低くなる。一方、2次キャッシュ向けI/O発行部44が発行するI/O要求は、第2領域51の容量が第3領域52の容量と比較して小さいことから、第3領域52に向けたI/O要求よりも同一領域に対するアクセス頻度が高くなる。
キャッシュミス向けI/O発行部45が発行するI/O要求は、第3領域52の範囲内に設定されるアクセスパタンであり、ランダムなアクセスパタンとなる。また、キャッシュミス向けI/O発行部45が発行するI/O要求は、第3領域52の容量が第1領域50の容量や第2領域51の容量と比較して大きいことから、第1領域50や第2領域51に向けたI/O要求よりも同一領域に対するアクセス頻度が低くなる。
次に、多重発行I/O一覧表について図10を用いて説明する。図10は、第2の実施形態の多重発行I/O一覧表の一例を示す図である。
I/O発行部33は、1つのI/Oサイズの試験について、6つのアクセスパタンを独立かつ並列に発行する。6つのアクセスパタンは、論理ボリューム20における各領域に対するリードI/Oの3つのアクセスパタンと、論理ボリューム21における各領域に対するライトI/Oの3つのアクセスパタンとがある。
I/O発行部33は、1つのI/Oサイズの試験について、6つのアクセスパタンを独立かつ並列に発行する。6つのアクセスパタンは、論理ボリューム20における各領域に対するリードI/Oの3つのアクセスパタンと、論理ボリューム21における各領域に対するライトI/Oの3つのアクセスパタンとがある。
多重発行I/O一覧表510は、6つのアクセスパタンを表形式にまとめたものである。I/O種類は、ボリュームR(論理ボリューム20)向けに、1次キャッシュ向けリードI/O、2次キャッシュ向けリードI/O、およびキャッシュミス向けリードI/Oがある。また、I/O種類は、ボリュームW(論理ボリューム21)向けに、1次キャッシュ向けライトI/O、2次キャッシュ向けライトI/O、およびキャッシュミス向けライトI/Oがある。1次キャッシュ向けリードI/O、2次キャッシュ向けリードI/O、およびキャッシュミス向けリードI/Oは、要求種別「リード」のI/O要求である。1次キャッシュ向けライトI/O、2次キャッシュ向けライトI/O、およびキャッシュミス向けライトI/Oは、要求種別「ライト」のI/O要求である。1次キャッシュ向けリードI/O、2次キャッシュ向けリードI/O、1次キャッシュ向けライトI/O、および2次キャッシュ向けライトI/Oは、アクセス種別「シーケンシャルアクセス」である。キャッシュミス向けリードI/Oおよびキャッシュミス向けライトI/Oは、アクセス種別「ランダムアクセス」である。
I/O発行部33は、6つのアクセスパタンを独立かつ並列に発行することで、試験時間短縮を図ることができる。また、ホスト11は、要求種別ごとに論理ボリュームを用意することで、同一アドレスに対するリードI/OとライトI/Oが競合することで生じる待ち時間を排除する。これにより、ホスト11は、試験の測定精度を向上する。
なお、ホスト11は、ボリュームR(論理ボリューム20)とボリュームW(論理ボリューム21)の2つのボリュームを設けたが、1つのボリュームについて重複しない2つの領域を要求種別ごとに分担するようにしてもよい。この場合、1つのボリュームは、要求種別ごとに領域が等分される。また、ホスト11は、I/O種類ごとにボリュームを設けるようにしてもよい。この場合、キャッシュ向けのボリュームのサイズは、キャッシュ容量とすればよい。
このような6つのアクセスパタンが試験時間中に独立かつ並列に発行される様子について図11を用いて説明する。図11は、第2の実施形態の6つのアクセスパタンが試験時間中に独立かつ並列に発行される様子の一例を示す図である。
I/O発行部33は、I/Oサイズごとに6つのアクセスパタンについて所定の試験時間のI/O発行をおこなう。I/O発行部33は、試験開始により6つのアクセスパタンについてそれぞれI/O要求を発行する。I/O発行部33は、各アクセスパタンについてレスポンス時間を測定するごとに、次のI/O要求を発行する。このようにして測定したレスポンス時間は、1次キャッシュ22にヒットしたレスポンス時間R1Tや、2次キャッシュ23にヒットしたレスポンス時間R2Tを確率的に含む。また、このようにして測定したレスポンス時間は、1次キャッシュ22と2次キャッシュ23のいずれにもヒットしない、すなわちキャッシュミスのレスポンス時間RmTを確率的に含む。
I/O発行部33は、試験終了までの間、I/O要求の発行を繰り返すことで、発行したI/O要求ごとのレスポンス時間を測定することができる。
次に、I/O発行部33が試験終了までの間に発行したI/O要求ごとのレスポンス時間のヒストグラムについて図12を用いて説明する。図12は、第2の実施形態のI/O要求ごとのレスポンス時間のヒストグラムの一例を示す図である。
次に、I/O発行部33が試験終了までの間に発行したI/O要求ごとのレスポンス時間のヒストグラムについて図12を用いて説明する。図12は、第2の実施形態のI/O要求ごとのレスポンス時間のヒストグラムの一例を示す図である。
図示するヒストグラムは、横軸を応答時間として、図示左側から右側に向けて大きな値をとる。また、図示するヒストグラムは、縦軸を頻度として、図示下側から上側に向けて高頻度となる。
レスポンス時間分割部34は、このようなヒストグラムを生成するレスポンス時間群に対してクラスタ分析をおこなう。レスポンス時間分割部34は、クラスタ分析により境界閾値Th12と境界閾値Th2mとを決定し、レスポンス時間群を、1次キャッシュアクセス群、2次キャッシュアクセス群、およびキャッシュミスアクセス群の3つの集合に分割する。このように分割された3つの集合は、1次キャッシュの性能、2次キャッシュの性能、およびキャッシュミス性能を好適に代表する。
次に、試験の実行手順についてフローチャートを用いて説明する。まず、試験制御部30が統括的に制御するキャッシュ性能評価処理について図13を用いて説明する。図13は、第2の実施形態のキャッシュ性能評価処理のフローチャートを示す図である。
キャッシュ性能評価処理は、キャッシュ性能評価試験を統括的に制御する処理である。キャッシュ性能評価試験は、ホスト11における試験プログラムの実行指示を契機に、試験制御部30他が実行する処理である。
[ステップS11]ユーザ入力部32は、ユーザが設定する設定情報を入力する。設定情報は、I/O発行対象設定や結果判断設定を含む。I/O発行対象設定は、論理ボリュームの名称や容量、1次キャッシュ容量や2次キャッシュ容量を含む。結果判断設定は、ボリュームスペック(最速値)や、1次キャッシュスペック(最速値)、2次キャッシュスペック(最速値)、キャッシュ効果の期待値やマージンを含む。
ユーザ入力部32は、I/O発行対象設定リストからI/O発行対象設定を入力し、結果判断設定リストから結果判断設定を入力する。I/O発行対象設定リストについては後で図14を用いて説明し、結果判断設定リストについては、後で図15を用いて説明する。
[ステップS12]試験制御部30は、I/Oサイズリストの先頭に位置するI/OサイズをI/O発行部33に通知する。これにより、試験対象のI/Oサイズが設定される。
[ステップS13]I/O発行部33は、所定の試験時間(たとえば、30秒)の間、6つのアクセスパタンについてI/O要求を発行する。I/O発行部33は、アクセスパタンリストにしたがい具体的なI/O要求を生成する。アクセスパタンリストについては、後で図16を用いて説明する。
[ステップS14]I/O発行部33は、リードI/Oレスポンス時間群と、ライトI/Oレスポンス時間群とを取得する。リードI/Oレスポンス時間群は、ステップS13で発行したI/O要求に対するレスポンス時間群のうち、リードI/Oに対するレスポンス時間群である。ライトI/Oレスポンス時間群は、ステップS13で発行したI/O要求に対するレスポンス時間群のうち、ライトI/Oに対するレスポンス時間群である。
[ステップS15]性能算出部35他は、結果算出処理を実行する。結果算出処理は、リードI/Oレスポンス時間群に対する結果算出と、ライトI/Oレスポンス時間群に対する結果算出とをおこなう処理である。結果算出処理については、後で図17を用いて説明する。
[ステップS16]出力部38は、性能測定結果を出力する。出力部38は、I/Oサイズと6つのアクセスパタンの組み合わせごとに性能測定結果を出力する。性能測定結果は、1次キャッシュ性能、2次キャッシュ性能、キャッシュミス性能、1次キャッシュ効果、2次キャッシュ効果、物理スペックとの比較結果、期待値との比較結果、警告メッセージなどを含む。出力部38は、性能測定結果を出力リストとして出力する。出力リストについては、後で図23を用いて説明する。
[ステップS17]試験制御部30は、I/OサイズリストにあるすべてのI/Oサイズについて試験をおこなったか否かを判定する。試験制御部30は、すべてのI/Oサイズについて試験をおこなっていない場合にステップS18にすすみ、すべてのI/Oサイズについて試験をおこなっている場合にキャッシュ性能評価処理を終了する。
[ステップS18]試験制御部30は、I/Oサイズリストにある未だ試験をおこなっていないI/Oサイズを選択、すなわち試験に用いるI/Oサイズを更新する。試験制御部30は、選択したI/OサイズをI/O発行部33に通知した後ステップS13にすすむ。
ここで、I/O発行対象設定リストについて図14を用いて説明する。図14は、第2の実施形態のI/O発行対象設定リストの一例を示す図である。
I/O発行対象設定リスト520は、I/O発行対象設定における設定項目のリストである。I/O発行対象設定リスト520は、ボリューム名、ボリューム容量、1次キャッシュ容量、および2次キャッシュ容量を設定項目に含む。ボリューム名は、論理ボリューム20,21の名称であり、たとえばボリュームRやボリュームWである。ボリューム容量は、論理ボリューム20,21の容量であり、たとえば「10TB」である。1次キャッシュ容量は、1次キャッシュ22の容量であり、たとえば「4GB」である。2次キャッシュ容量は、2次キャッシュ23の容量であり、たとえば「40GB」である。
I/O発行対象設定リスト520は、I/O発行対象設定における設定項目のリストである。I/O発行対象設定リスト520は、ボリューム名、ボリューム容量、1次キャッシュ容量、および2次キャッシュ容量を設定項目に含む。ボリューム名は、論理ボリューム20,21の名称であり、たとえばボリュームRやボリュームWである。ボリューム容量は、論理ボリューム20,21の容量であり、たとえば「10TB」である。1次キャッシュ容量は、1次キャッシュ22の容量であり、たとえば「4GB」である。2次キャッシュ容量は、2次キャッシュ23の容量であり、たとえば「40GB」である。
次に、結果判断設定リストについて図15を用いて説明する。図15は、第2の実施形態の結果判断設定リストの一例を示す図である。
結果判断設定リスト530は、結果判断設定における設定項目のリストである。結果判断設定リスト530は、HDDスペック、1次キャッシュスペック、2次キャッシュスペック、1次キャッシュ効果期待値、および2次キャッシュ効果期待値を設定項目に含む。HDDスペックは、HDD26の仕様上の最速値であり、たとえば「20.0ms」である。1次キャッシュスペックは、1次キャッシュ22の仕様上の最速値であり、たとえば「0.1ms」である。2次キャッシュスペックは、2次キャッシュ23の仕様上の最速値であり、たとえば「0.2ms」である。1次キャッシュ効果期待値は、1次キャッシュ22におけるキャッシュ効果の期待値とマージンであり、たとえば期待値(IOPS)が「1300」であり、期待値に対してマージンが「±20%」である。2次キャッシュ効果期待値は、2次キャッシュ23におけるキャッシュ効果の期待値とマージンであり、たとえば期待値が「500」であり、期待値に対してマージンが「±20%」である。
結果判断設定リスト530は、結果判断設定における設定項目のリストである。結果判断設定リスト530は、HDDスペック、1次キャッシュスペック、2次キャッシュスペック、1次キャッシュ効果期待値、および2次キャッシュ効果期待値を設定項目に含む。HDDスペックは、HDD26の仕様上の最速値であり、たとえば「20.0ms」である。1次キャッシュスペックは、1次キャッシュ22の仕様上の最速値であり、たとえば「0.1ms」である。2次キャッシュスペックは、2次キャッシュ23の仕様上の最速値であり、たとえば「0.2ms」である。1次キャッシュ効果期待値は、1次キャッシュ22におけるキャッシュ効果の期待値とマージンであり、たとえば期待値(IOPS)が「1300」であり、期待値に対してマージンが「±20%」である。2次キャッシュ効果期待値は、2次キャッシュ23におけるキャッシュ効果の期待値とマージンであり、たとえば期待値が「500」であり、期待値に対してマージンが「±20%」である。
次に、アクセスパタンリストについて図16を用いて説明する。図16は、第2の実施形態のアクセスパタンリストの一例を示す図である。
アクセスパタンリスト540は、アクセスパタンを生成する際の条件リストであり、I/O種類、リード/ライト(I/O要求種別)、アクセス、対象ボリューム、および先頭アドレスと末尾アドレスを規定するアクセス領域を条件項目に含む。アクセスパタンリスト540によれば、I/O発行部33は、アクセス領域の先頭アドレス(ボリュームRのアドレス「0GB」)から試験中のI/Oサイズだけシーケンシャルに読み出す1次キャッシュ向けリードI/Oを生成する。以降、I/O発行部33は、試験中のI/Oサイズだけシフトしながらアクセス領域の末尾アドレス(ボリュームRのアドレス「4GB」)に至るまで1次キャッシュ向けリードI/Oを生成する。I/O発行部33は、アクセス領域の末尾アドレスに至った後、アクセス領域の先頭アドレスに戻って、1次キャッシュ向けリードI/Oを生成する。I/O発行部33は、1次キャッシュ向けリードI/Oと同様に、対応する対象ボリュームとアクセス領域で1次キャッシュ向けライトI/O、2次キャッシュ向けリードI/O、および2次キャッシュ向けライトI/Oを生成する。
アクセスパタンリスト540は、アクセスパタンを生成する際の条件リストであり、I/O種類、リード/ライト(I/O要求種別)、アクセス、対象ボリューム、および先頭アドレスと末尾アドレスを規定するアクセス領域を条件項目に含む。アクセスパタンリスト540によれば、I/O発行部33は、アクセス領域の先頭アドレス(ボリュームRのアドレス「0GB」)から試験中のI/Oサイズだけシーケンシャルに読み出す1次キャッシュ向けリードI/Oを生成する。以降、I/O発行部33は、試験中のI/Oサイズだけシフトしながらアクセス領域の末尾アドレス(ボリュームRのアドレス「4GB」)に至るまで1次キャッシュ向けリードI/Oを生成する。I/O発行部33は、アクセス領域の末尾アドレスに至った後、アクセス領域の先頭アドレスに戻って、1次キャッシュ向けリードI/Oを生成する。I/O発行部33は、1次キャッシュ向けリードI/Oと同様に、対応する対象ボリュームとアクセス領域で1次キャッシュ向けライトI/O、2次キャッシュ向けリードI/O、および2次キャッシュ向けライトI/Oを生成する。
また、アクセスパタンリスト540によれば、I/O発行部33は、アクセス領域の先頭アドレス(ボリュームRのアドレス「44GB」)から末尾アドレス(ボリュームRのアドレス「10TB」)の範囲で試験中のI/Oサイズだけランダムに読み出すキャッシュミス向けリードI/Oを生成する。以降、I/O発行部33は、ランダムにアクセス領域を変更しながらキャッシュミス向けリードI/Oを生成する。I/O発行部33は、キャッシュミス向けリードI/Oと同様に、対応する対象ボリュームとアクセス領域でキャッシュミス向けライトI/Oを生成する。
次に、結果算出処理について図17を用いて説明する。図17は、第2の実施形態の結果算出処理のフローチャートを示す図である。
結果算出処理は、リードI/Oレスポンス時間群に対する結果算出と、ライトI/Oレスポンス時間群に対する結果算出とをおこなう処理である。結果算出処理は、キャッシュ性能評価処理のステップS15において性能算出部35他が実行する処理である。
結果算出処理は、リードI/Oレスポンス時間群に対する結果算出と、ライトI/Oレスポンス時間群に対する結果算出とをおこなう処理である。結果算出処理は、キャッシュ性能評価処理のステップS15において性能算出部35他が実行する処理である。
[ステップS21]レスポンス時間分割部34は、クラスタ分析を用いてレスポンス時間群を、1次キャッシュアクセス群、2次キャッシュアクセス群、およびキャッシュミスアクセス群の3つのレスポンス時間群(集合)に分割する。たとえば、レスポンス時間分割部34は、クラスタ分析手法として、k平均法を用いることができる。なお、k平均法はレスポンス時間群の分割手法の一例であって、レスポンス時間群の分割手法は、その他の方法であってもよい。
[ステップS22]性能算出部35は、各グループ(1次キャッシュアクセス群、2次キャッシュアクセス群、およびキャッシュミスアクセス群)の性能(キャッシュ階層性能値)を算出する。すなわち、性能算出部35は、分析結果と試験時間から各アクセス媒体の平均レスポンス時間とアクセスI/O数(頻度)を算出する。具体的には、性能算出部35は、1次キャッシュアクセス群の測定結果から1次キャッシュ22の平均レスポンス時間とアクセスI/O数を算出する。性能算出部35は、2次キャッシュアクセス群の測定結果から2次キャッシュ23の平均レスポンス時間とアクセスI/O数を算出する。性能算出部35は、キャッシュミスアクセス群の測定結果からHDD26の平均レスポンス時間とアクセスI/O数を算出する。
性能算出部35は、算出結果から算出性能リストを生成する。ここで、算出性能リストについて図18を用いて説明する。図18は、第2の実施形態の算出性能リストの一例を示す図である。算出性能リスト550は、1次キャッシュアクセス群、2次キャッシュアクセス群、およびキャッシュミスアクセス群のそれぞれの平均レスポンス時間とアクセスI/O数を記録する。たとえば、算出性能リスト550によれば、1次キャッシュアクセス群は、平均レスポンス時間が「1ms」であり、アクセスI/O数が「29800」である。
図17を用いた結果算出処理の説明に戻る。
[ステップS23]性能算出部35(妥当性確認部36)は、各グループの性能妥当性を評価する。すなわち、妥当性確認部36は、各アクセス媒体について平均レスポンス時間と物理スペックとを比較して妥当性を評価する。具体的には、妥当性確認部36は、1次キャッシュ22の平均レスポンス時間が1次キャッシュスペックを超えていないか確認する。妥当性確認部36は、2次キャッシュ23の平均レスポンス時間が2次キャッシュスペックを超えていないか確認する。妥当性確認部36は、HDD26の平均レスポンス時間がHDDスペックを超えていないか確認する。
[ステップS23]性能算出部35(妥当性確認部36)は、各グループの性能妥当性を評価する。すなわち、妥当性確認部36は、各アクセス媒体について平均レスポンス時間と物理スペックとを比較して妥当性を評価する。具体的には、妥当性確認部36は、1次キャッシュ22の平均レスポンス時間が1次キャッシュスペックを超えていないか確認する。妥当性確認部36は、2次キャッシュ23の平均レスポンス時間が2次キャッシュスペックを超えていないか確認する。妥当性確認部36は、HDD26の平均レスポンス時間がHDDスペックを超えていないか確認する。
妥当性確認部36は、確認結果を物理スペック比較表に記録する。ここで、物理スペック比較表について図19を用いて説明する。図19は、第2の実施形態の物理スペック比較表の一例を示す図である。物理スペック比較表560は、1次キャッシュ22、2次キャッシュ23、およびHDD26のそれぞれの物理スペックと算出性能と、妥当性確認の結果とを記録する。たとえば、物理スペック比較表560によれば、1次キャッシュ22は、物理スペックが「0.1ms」であり、算出性能が「1ms」であるので妥当性確認の結果がOKである。
図17を用いた結果算出処理の説明に戻る。
[ステップS24]性能算出部35(妥当性確認部36)は、性能妥当性が不適なグループがあるか否かを判定する。すなわち、妥当性確認部36は、平均レスポンス時間が物理スペックを超えるアクセス媒体の有無を判定する。妥当性確認部36は、平均レスポンス時間が物理スペックを超えるアクセス媒体がある場合にステップS25にすすみ、平均レスポンス時間が物理スペックを超えるアクセス媒体がない場合にステップS26にすすむ。
[ステップS24]性能算出部35(妥当性確認部36)は、性能妥当性が不適なグループがあるか否かを判定する。すなわち、妥当性確認部36は、平均レスポンス時間が物理スペックを超えるアクセス媒体の有無を判定する。妥当性確認部36は、平均レスポンス時間が物理スペックを超えるアクセス媒体がある場合にステップS25にすすみ、平均レスポンス時間が物理スペックを超えるアクセス媒体がない場合にステップS26にすすむ。
[ステップS25]性能算出部35(妥当性確認部36)は、性能妥当性が不適なグループについて出力リストに警告メッセージを付加する。
[ステップS26]性能算出部35は、アクセス媒体ごとの性能(IOPS)を算出する。性能算出部35は、算出結果をアクセス媒体別性能リストに記録する。
[ステップS26]性能算出部35は、アクセス媒体ごとの性能(IOPS)を算出する。性能算出部35は、算出結果をアクセス媒体別性能リストに記録する。
ここで、アクセス媒体別性能リストについて図20を用いて説明する。図20は、第2の実施形態のアクセス媒体別性能リストの一例を示す図である。アクセス媒体別性能リスト570は、1次キャッシュ22、2次キャッシュ23、およびHDD26のそれぞれの算出性能(IOPS)を記録する。アクセス媒体別性能リスト570によれば、1次キャッシュ22のIOPSは「2980」であり、2次キャッシュ23のIOPSは「1460」であり、HDD26のIOPSは「86」である。
[ステップS27]性能算出部35は、装置構成ごとの性能値(装置構成性能値)を算出する。性能算出部35は、算出結果を装置構成別性能リストに記録する。ここでいう装置構成は、RAID装置13における1次キャッシュ22と2次キャッシュ23の所定の制御状態をいう。たとえば、装置構成の1つは、1次キャッシュ22が「ON」(1次キャッシュ「ON」)かつ2次キャッシュ23が「ON」(2次キャッシュ「ON」)の状態である。他に、1次キャッシュ「ON」かつ2次キャッシュ23が「OFF」(2次キャッシュ「OFF」)の状態、1次キャッシュ22が「OFF」(1次キャッシュ「OFF」)かつ2次キャッシュ「OFF」の状態がある。
ここで、装置構成別性能リストについて図21を用いて説明する。図21は、第2の実施形態の装置構成別性能リストの一例を示す図である。装置構成別性能リスト580は、装置構成別の算出性能(IOPS)を記録する。たとえば、装置構成別性能リスト580によれば、1次キャッシュ「ON」かつ2次キャッシュ「ON」の装置構成は、算出性能が「1509」である。1次キャッシュ「ON」かつ2次キャッシュ「OFF」の装置構成は、算出性能が「1050」である。1次キャッシュ「OFF」かつ2次キャッシュ「OFF」の装置構成は、算出性能が「86」である。
性能算出部35が算出する、1次キャッシュ22と2次キャッシュ23の状態別のアクセスI/O数について説明する。ホスト11は、キャッシュ効果を評価するために、試験対象装置であるRAID装置13について、1次キャッシュ「ON」かつ2次キャッシュ「ON」の装置構成で性能測定をおこなう。
まず、キャッシュなしの性能、すなわち1次キャッシュ「OFF」かつ2次キャッシュ「OFF」の装置構成における性能Pmは、(1)式のようになる。ただし、Mは、多重度(I/O要求の同時並列発行数、たとえば「6」)であり、Rmは、キャッシュミスアクセス群の平均レスポンス時間である。
Pm=M/Rm …(1)
1次キャッシュ「ON」かつ2次キャッシュ「OFF」の装置構成における性能P1は、(2)式のようになる。ただし、C1は、1次キャッシュアクセス群のアクセスI/O数であり、C2は、2次キャッシュアクセス群のアクセスI/O数であり、Cmは、キャッシュミスアクセス群のアクセスI/O数である。R2は、2次キャッシュアクセス群の平均レスポンス時間である。Tは、試験時間である。
1次キャッシュ「ON」かつ2次キャッシュ「OFF」の装置構成における性能P1は、(2)式のようになる。ただし、C1は、1次キャッシュアクセス群のアクセスI/O数であり、C2は、2次キャッシュアクセス群のアクセスI/O数であり、Cmは、キャッシュミスアクセス群のアクセスI/O数である。R2は、2次キャッシュアクセス群の平均レスポンス時間である。Tは、試験時間である。
P1=(C1+(R2/Rm)×C2+Cm)/T …(2)
このように、ホスト11は、1次キャッシュ「ON」かつ2次キャッシュ「OFF」の装置構成、および1次キャッシュ「OFF」かつ2次キャッシュ「OFF」の装置構成について性能測定を不要にして性能算出をおこなうことができる。したがって、ホスト11は、試験時間の短縮と試験工数の削減をおこなうことができる。また、ホスト11は、キャッシュの有効と無効とを切り替えることができない試験対象装置を試験対象とすることもできる。なお、(1)式および(2)式の導出については、後で説明する。
このように、ホスト11は、1次キャッシュ「ON」かつ2次キャッシュ「OFF」の装置構成、および1次キャッシュ「OFF」かつ2次キャッシュ「OFF」の装置構成について性能測定を不要にして性能算出をおこなうことができる。したがって、ホスト11は、試験時間の短縮と試験工数の削減をおこなうことができる。また、ホスト11は、キャッシュの有効と無効とを切り替えることができない試験対象装置を試験対象とすることもできる。なお、(1)式および(2)式の導出については、後で説明する。
図17を用いた結果算出処理の説明に戻る。
[ステップS28]性能算出部35は、キャッシュごとの性能効果を算出する。性能算出部35は、算出結果をキャッシュ効果リストに記録する。
[ステップS28]性能算出部35は、キャッシュごとの性能効果を算出する。性能算出部35は、算出結果をキャッシュ効果リストに記録する。
[ステップS29]結果判定部37は、キャッシュごとの性能効果と期待値とを比較して性能効果を評価する。結果判定部37は、評価結果をキャッシュ効果リストに記録して結果算出処理を終了する。
ここで、キャッシュ効果リストについて図22を用いて説明する。図22は、第2の実施形態のキャッシュ効果リストの一例を示す図である。キャッシュ効果リスト590は、1次キャッシュ22と2次キャッシュ23のそれぞれの性能向上効果(効果)と、期待値と、評価結果(結果)とを記録する。たとえば、1次キャッシュ22の効果は「+1423(=1509−86)」であり、1次キャッシュ22の効果が期待値「+1300±260(=+1300±20%)」の範囲内にあるので結果が「OK」である。また、2次キャッシュ23の効果は「+459(=1509−1050)」であり、2次キャッシュ23の効果が期待値「+500±100(=+500±20%)」の範囲内にあるので結果が「OK」である。
このようにして、結果算出処理において評価した評価結果は、出力部38によって出力される(キャッシュ性能評価処理のステップS16)。
ここで出力部38が出力する出力リストについて図23を用いて説明する。図23は、第2の実施形態の出力リストの一例を示す図である。出力リスト600は、特定のI/Oサイズ(たとえば、4.0KB)における試験結果を示すものであり、他のI/Oサイズを含めた試験結果の一部を一例として示すものである。出力リスト600は、出力項目に、1次キャッシュ性能、2次キャッシュ性能、キャッシュミス性能、1次キャッシュ効果、2次キャッシュ効果、物理スペックとの比較結果、1次キャッシュ効果期待値との比較結果、2次キャッシュ効果期待値との比較結果を含む。たとえば、1次キャッシュ性能(IOPS)は「2980」であり、2次キャッシュ性能は「1460」であり、キャッシュミス性能は「86」である。また、1次キャッシュ効果は「+1423」であり、2次キャッシュ効果は「+459」である。また、物理スペックとの比較結果、1次キャッシュ効果期待値との比較結果、および2次キャッシュ効果期待値との比較結果は、いずれも「OK」である。
ここで出力部38が出力する出力リストについて図23を用いて説明する。図23は、第2の実施形態の出力リストの一例を示す図である。出力リスト600は、特定のI/Oサイズ(たとえば、4.0KB)における試験結果を示すものであり、他のI/Oサイズを含めた試験結果の一部を一例として示すものである。出力リスト600は、出力項目に、1次キャッシュ性能、2次キャッシュ性能、キャッシュミス性能、1次キャッシュ効果、2次キャッシュ効果、物理スペックとの比較結果、1次キャッシュ効果期待値との比較結果、2次キャッシュ効果期待値との比較結果を含む。たとえば、1次キャッシュ性能(IOPS)は「2980」であり、2次キャッシュ性能は「1460」であり、キャッシュミス性能は「86」である。また、1次キャッシュ効果は「+1423」であり、2次キャッシュ効果は「+459」である。また、物理スペックとの比較結果、1次キャッシュ効果期待値との比較結果、および2次キャッシュ効果期待値との比較結果は、いずれも「OK」である。
なお、出力リスト600は警告メッセージを含まないが、妥当性確認部36や結果判定部37などから警告メッセージが発せられた場合は、出力リストに警告メッセージが付されることがある。
次に、1次キャッシュ「ON」かつ2次キャッシュ「OFF」の装置構成、および1次キャッシュ「OFF」かつ2次キャッシュ「OFF」の装置構成における性能算出式(1)、(2)の導出について説明する。
まず、M多重中のアクセスパタンごとに試験中に処理したI/O要求数(アクセスI/O数)が異なることから、これらをまとめて一様に撹拌し、M個の仮想アクセスパタンに再配分した試験結果を考える。すなわち、M多重中の各仮想アクセスパタンのアクセスI/O数は、等しい。このとき、M多重試験中の全体のアクセスI/O数をCとすると、1つの仮想アクセスパタンにおける全体のアクセスI/O数は、多重度Mで除したC/Mとなる。同様にして、M多重試験中の1次キャッシュ22のアクセスI/O数をC1とすると、1つの仮想アクセスパタンにおける1次キャッシュ22のアクセスI/O数は、C1/Mとなる。M多重試験中の2次キャッシュ23のアクセスI/O数をC2とすると、1つの仮想アクセスパタンにおける2次キャッシュ23のアクセスI/O数は、C2/Mとなる。M多重試験中のキャッシュミスのアクセスI/O数をCmとすると、1つの仮想アクセスパタンにおけるキャッシュミスのアクセスI/O数は、Cm/Mとなる。
したがって、1つの仮想アクセスパタンにおいて、1次キャッシュ22の平均レスポンス時間R1vは(3)式となり、1次キャッシュ22の処理時間T1vは(4)式となり、1次キャッシュ22の算出性能IOPS1vは(5)式となる。
R1v=(T1v×M)/C1 …(3)
T1v=(R1v×C1)/M …(4)
IOPS1v=(C1/M)/T1v=C1/T1v×M=1/R1v …(5)
2次キャッシュ23の平均レスポンス時間R2v、2次キャッシュ23の処理時間T2v、および2次キャッシュ23の算出性能IOPS2vについても同様である。また、キャッシュミスの平均レスポンス時間Rmv、キャッシュミスの処理時間Tmv、およびキャッシュミスの算出性能IOPSmvについても同様である。
T1v=(R1v×C1)/M …(4)
IOPS1v=(C1/M)/T1v=C1/T1v×M=1/R1v …(5)
2次キャッシュ23の平均レスポンス時間R2v、2次キャッシュ23の処理時間T2v、および2次キャッシュ23の算出性能IOPS2vについても同様である。また、キャッシュミスの平均レスポンス時間Rmv、キャッシュミスの処理時間Tmv、およびキャッシュミスの算出性能IOPSmvについても同様である。
ここで全体について考えると、各仮想アクセスパタンについてレスポンス時間と処理時間は同一であり、多重度Mで処理していることから、全体の処理速度は多重度M倍になる。
すなわち、全体性能は、1次キャッシュ22の平均レスポンス時間R1が(6)式となり、1次キャッシュ22の処理時間T1が(7)式となり、1次キャッシュ22の算出性能IOPS1が(8)式となる。
R1(=R1v)=(T1v×M)/C1 …(6)
T1(=T1v)=(R1v×C1)/M …(7)
IOPS1=(C1/M)/T1v×M=C1/T1v=M/R1 …(8)
2次キャッシュ23の平均レスポンス時間R2、2次キャッシュ23の処理時間T2、および2次キャッシュ23の算出性能IOPS2についても同様である。また、キャッシュミスの平均レスポンス時間Rm、キャッシュミスの処理時間Tm、およびキャッシュミスの算出性能IOPSmについても同様である。
T1(=T1v)=(R1v×C1)/M …(7)
IOPS1=(C1/M)/T1v×M=C1/T1v=M/R1 …(8)
2次キャッシュ23の平均レスポンス時間R2、2次キャッシュ23の処理時間T2、および2次キャッシュ23の算出性能IOPS2についても同様である。また、キャッシュミスの平均レスポンス時間Rm、キャッシュミスの処理時間Tm、およびキャッシュミスの算出性能IOPSmについても同様である。
キャッシュなし(1次キャッシュ「OFF」かつ2次キャッシュ「OFF」)の装置構成は、すべてのI/O要求においてキャッシュミスであり、全体性能はキャッシュミスの算出性能IOPSmに等しいことから(1)式を得る。
また、1次キャッシュ有効(1次キャッシュ「ON」かつ2次キャッシュ「OFF」)の装置構成においては、2次キャッシュヒットしたI/O要求がないことから、2次キャッシュ23の処理時間T2だけキャッシュミスI/Oを処理する時間が増える。したがって、キャッシュミスの増加I/O数Imは、キャッシュミスの算出性能IOPSmと2次キャッシュ23の処理時間T2との積であるから、(9)式を得る。
Im=M/Rm×T2=M/Rm×(R2×C2)/M=(R2/Rm)×C2 …(9)
したがって、1次キャッシュ有効の装置構成の性能P1は、I/O数Imを試験時間で除すことで得られることから(2)式のようになる。
したがって、1次キャッシュ有効の装置構成の性能P1は、I/O数Imを試験時間で除すことで得られることから(2)式のようになる。
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、試験装置1、ホスト11が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記憶装置には、ハードディスク装置(HDD)、フレキシブルディスク(FD)、磁気テープなどがある。光ディスクには、DVD、DVD−RAM、CD−ROM/RWなどがある。光磁気記録媒体には、MO(Magneto-Optical disk)などがある。
プログラムを流通させる場合には、たとえば、そのプログラムが記録されたDVD、CD−ROMなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムにしたがった処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムにしたがった処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムにしたがった処理を実行することもできる。
また、上記の処理機能の少なくとも一部を、DSP、ASIC、PLDなどの電子回路で実現することもできる。
1 試験装置
1a 制御部
1b 記憶部
2 ストレージ装置
2a,22 1次キャッシュ
2b,23 2次キャッシュ
2c 記憶装置
10 試験システム
11 ホスト
12 ネットワーク
13 RAID装置
20,21 論理ボリューム
24,25 RAIDグループ
26,103 HDD
30 試験制御部
31 I/Oサイズ管理部
32 ユーザ入力部
33 I/O発行部
34 レスポンス時間分割部
35 性能算出部
36 妥当性確認部
37 結果判定部
38 出力部
40 測定開始/終了部
41 アドレス設定部
42 レスポンス測定部
43 1次キャッシュ向けI/O発行部
44 2次キャッシュ向けI/O発行部
45 キャッシュミス向けI/O発行部
43a,44a,45a リードI/O発行部
43b,44b,45b ライトI/O発行部
100 コンピュータ
101 プロセッサ
102 RAM
1a 制御部
1b 記憶部
2 ストレージ装置
2a,22 1次キャッシュ
2b,23 2次キャッシュ
2c 記憶装置
10 試験システム
11 ホスト
12 ネットワーク
13 RAID装置
20,21 論理ボリューム
24,25 RAIDグループ
26,103 HDD
30 試験制御部
31 I/Oサイズ管理部
32 ユーザ入力部
33 I/O発行部
34 レスポンス時間分割部
35 性能算出部
36 妥当性確認部
37 結果判定部
38 出力部
40 測定開始/終了部
41 アドレス設定部
42 レスポンス測定部
43 1次キャッシュ向けI/O発行部
44 2次キャッシュ向けI/O発行部
45 キャッシュミス向けI/O発行部
43a,44a,45a リードI/O発行部
43b,44b,45b ライトI/O発行部
100 コンピュータ
101 プロセッサ
102 RAM
Claims (8)
- 1次キャッシュおよび2次キャッシュを有するストレージ装置を試験する試験装置であって、
第1のサイズのアクセス領域に対してシーケンシャルアクセスである第1アクセス要求と、前記第1のサイズより大きい第2のサイズのアクセス領域に対してシーケンシャルアクセスである第2アクセス要求と、アクセス領域に対してランダムアクセスである第3アクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行し、
所定の試験時間に発行された前記第1アクセス要求、前記第2アクセス要求、および前記第3アクセス要求に対する前記ストレージ装置からのレスポンス時間を記憶部に蓄積し、
前記試験時間に発行された前記第1アクセス要求、前記第2アクセス要求、および前記第3アクセス要求を、前記レスポンス時間にもとづいて前記1次キャッシュにヒットしたとみなせる1次キャッシュアクセス、前記2次キャッシュにヒットしたとみなせる2次キャッシュアクセス、または前記1次キャッシュおよび前記2次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する、制御部、
を備える試験装置。 - 前記制御部は、前記試験時間に発行された前記第1アクセス要求、前記第2アクセス要求、および前記第3アクセス要求を、クラスタ分析により前記1次キャッシュアクセス、前記2次キャッシュアクセス、または前記キャッシュミスアクセスに分類する請求項1記載の試験装置。
- 前記制御部は、前記第1のサイズのアクセス領域に対してシーケンシャルなリードアクセスである第1リードアクセス要求と、前記第1のサイズのアクセス領域に対してシーケンシャルなライトアクセスである第1ライトアクセス要求と、前記第2のサイズのアクセス領域に対してシーケンシャルなリードアクセスである第2リードアクセス要求と、前記第2のサイズのアクセス領域に対してシーケンシャルなライトアクセスである第2ライトアクセス要求と、前記アクセス領域に対してランダムなリードアクセスである第3リードアクセス要求と、前記アクセス領域に対してランダムなライトアクセスである第3ライトアクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行する請求項1記載の試験装置。
- 前記制御部は、第1の論理ボリュームに対して前記第1リードアクセス要求と前記第2リードアクセス要求と前記第3リードアクセス要求とを発行し、第2の論理ボリュームに対して前記第1ライトアクセス要求と前記第2ライトアクセス要求と前記第3ライトアクセス要求とを発行する請求項3記載の試験装置。
- 前記制御部は、前記1次キャッシュアクセス、前記2次キャッシュアクセス、および前記キャッシュミスアクセスごとの性能値であるキャッシュ階層性能値を算出し、前記キャッシュ階層性能値から、1次キャッシュの性能向上効果または2次キャッシュの性能向上効果を算出する請求項1記載の試験装置。
- 前記制御部は、前記1次キャッシュアクセス、前記2次キャッシュアクセス、および前記キャッシュミスアクセスごとの性能値であるキャッシュ階層性能値を算出し、前記キャッシュ階層性能値から、前記1次キャッシュの有効/無効状態または前記2次キャッシュの有効/無効状態における性能値である装置構成性能値を算出する請求項1記載の試験装置。
- 1次キャッシュおよび2次キャッシュを有するストレージ装置を試験する試験装置の試験プログラムであって、
前記試験装置に、
第1のサイズのアクセス領域に対してシーケンシャルアクセスである第1アクセス要求と、前記第1のサイズより大きい第2のサイズのアクセス領域に対してシーケンシャルアクセスである第2アクセス要求と、アクセス領域に対してランダムアクセスである第3アクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行し、
所定の試験時間に発行された前記第1アクセス要求、前記第2アクセス要求、および前記第3アクセス要求に対する前記ストレージ装置からのレスポンス時間を記憶部に蓄積し、
前記試験時間に発行された前記第1アクセス要求、前記第2アクセス要求、および前記第3アクセス要求を、前記レスポンス時間にもとづいて前記1次キャッシュにヒットしたとみなせる1次キャッシュアクセス、前記2次キャッシュにヒットしたとみなせる2次キャッシュアクセス、または前記1次キャッシュおよび前記2次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する、
処理を実行させる試験プログラム。 - 1次キャッシュおよび2次キャッシュを有するストレージ装置を試験する試験装置の試験方法であって、
前記試験装置が、
第1のサイズのアクセス領域に対してシーケンシャルアクセスである第1アクセス要求と、前記第1のサイズより大きい第2のサイズのアクセス領域に対してシーケンシャルアクセスである第2アクセス要求と、アクセス領域に対してランダムアクセスである第3アクセス要求とを、それぞれ繰り返し並列に前記ストレージ装置に発行し、
所定の試験時間に発行された前記第1アクセス要求、前記第2アクセス要求、および前記第3アクセス要求に対する前記ストレージ装置からのレスポンス時間を記憶部に蓄積し、
前記試験時間に発行された前記第1アクセス要求、前記第2アクセス要求、および前記第3アクセス要求を、前記レスポンス時間にもとづいて前記1次キャッシュにヒットしたとみなせる1次キャッシュアクセス、前記2次キャッシュにヒットしたとみなせる2次キャッシュアクセス、または前記1次キャッシュおよび前記2次キャッシュのいずれにもヒットしないとみなせるキャッシュミスアクセスに分類する、
処理を実行する試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014134437A JP2016012288A (ja) | 2014-06-30 | 2014-06-30 | 試験装置、試験プログラム、および試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014134437A JP2016012288A (ja) | 2014-06-30 | 2014-06-30 | 試験装置、試験プログラム、および試験方法 |
Publications (1)
Publication Number | Publication Date |
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JP2016012288A true JP2016012288A (ja) | 2016-01-21 |
Family
ID=55228955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2014134437A Pending JP2016012288A (ja) | 2014-06-30 | 2014-06-30 | 試験装置、試験プログラム、および試験方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2016012288A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106130791A (zh) * | 2016-08-12 | 2016-11-16 | 飞思达技术(北京)有限公司 | 基于服务质量的缓存设备服务能力遍历测试***及方法 |
CN117472294A (zh) * | 2023-12-28 | 2024-01-30 | 合肥康芯威存储技术有限公司 | 一种存储器及其数据处理方法 |
CN118227446B (zh) * | 2024-05-21 | 2024-08-02 | 北京开源芯片研究院 | 高速缓存性能评估方法、装置、电子设备及可读存储介质 |
-
2014
- 2014-06-30 JP JP2014134437A patent/JP2016012288A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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CN117472294B (zh) * | 2023-12-28 | 2024-04-09 | 合肥康芯威存储技术有限公司 | 一种存储器及其数据处理方法 |
CN118227446B (zh) * | 2024-05-21 | 2024-08-02 | 北京开源芯片研究院 | 高速缓存性能评估方法、装置、电子设备及可读存储介质 |
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