JP2016010156A - ロバストなマルチプレクサ、およびロバストなマルチプレクサの操作方法 - Google Patents
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Abstract
Description
に接続されており、これは制御電圧204をインバータ203で反転したものに相当する。すなわち、トランスミッションゲートが、たとえば、2つの制御電圧Vc1、Vc2で動作する場合(ただし、Vc1はトランスミッションゲート200を非導通状態にし(たとえば、Vc1=VSS)、一方でVc2はトランスミッションゲート200を導通状態にし(たとえば、Vc2=VDD))、Vg=Vc1であれば、
が得られ、一方でVg=Vc2であれば、
が得られる。nドープバルク211は電圧VBp209に接続されている。nドープバルク211は、たとえば、正の電源電圧VDDに接続されてよく、したがって、VBp=VDDであってよい。なお、負の電源電圧は必ずしも負である必要はなく、正の電源電圧は必ずしも正である必要はない。これらの術語は、負の電源電圧が正の電源電圧より小さいことを強調することを意図している。
を生成することが可能である。したがって、pMOSトランジスタ202のゲート端子は、pMOSトランジスタ202のバルク211と同じポテンシャル、すなわち、VDDにある。したがって、入力電圧Vin206の如何に関わらず、pMOSトランジスタ202のnドープバルク全体にわたって、反転チャネルが形成されないか、弱い反転チャネルだけが形成されることになる。制御電圧Vg204がVDDに設定されている場合(VDDはVSSより十分高くてよく、典型的には、VDD=VSS+3V〜VSS+20Vであり、たとえば、VDD=VSS+5V、VDD=VSS+10Vである)、nMOSトランジスタ201を貫通する反転チャネルが成長することになる。電圧差VDD−VinがnMOSトランジスタ201の閾値電圧Uth,nより大きい限り、nMOSトランジスタ201のドレイン端子201.1からソース端子201.3へ電流が流れうる。すなわち、nMOSトランジスタ201は、VDD−Vinより高い入力電圧Vin206を、たとえ制御電圧Vg204がそのような電圧の転送を指示したとしても、減衰させるか、部分的に阻止しうる。一方、Vg=VDDである場合、pMOSトランジスタ202のゲート端子202.2の電圧は
に等しい。入力電圧Vin206がVSSより閾値電圧Uth,p分だけ大きい限り、pMOSトランジスタ202を貫通するp導通反転チャネルが成長しうる。pMOSトランジスタ202の場合、入力電圧Vin206がVSSから典型的にはVSS+Uth,pの範囲であれば、入力電圧Vin206が減衰されるか部分的に阻止されうる。このため、nMOSトランジスタ201とpMOSトランジスタ202の組み合わせがトランスミッションゲート200に含まれることにより、Vg=VDDの場合には入力電圧Vin206が出力207に転送され、Vg=VSSの場合には入力電圧Vin206が阻止されることが保証されうる。
(それぞれ、113.1、113.2、113.3、...、113.n)に接続され、対応する各ゲート端子202.2は同じ電圧になる。これは、ゲート端子201.2および202.2の電圧を能動的に制御することにより達成可能であることに注目されたい。すなわち、ゲート端子201.2および202.2と少なくとも1つのチャージポンプとの間の接続を、トランスミッションゲートが導通状態のときはオフにする一方、トランスミッションゲートが非導通状態のときはオンにすることが必要であると考えられる。バルク電圧VBn,j、VBp,jは、トランスミッションゲートの非導通状態に関して上述されたものと同じ値、すなわち、VBn,j=VSS,j−aj・Udiode、VBp,j=VDD,j+aj・Udiodeなどを引き続き有してよい。この構成は、特定の使用目的によって、すなわち、VBn,j208およびVBp,j209の選択された値によって決まる電圧範囲内にある入力電圧Vin,j112.1、112.2、112.3、...、112.nを転送することを可能にすることができる。nMOSトランジスタのゲート端子201.2が十分高い電圧、たとえば、Vg,j=VDD,jになったら、差Vg,j−Vin,jがnMOSトランジスタ201の閾値電圧より大きい限り、nMOSトランジスタ201はn導通反転チャネルを成長させる。入力電圧が、導通状態を指示するVgに近い場合、あるいはこれより高い場合でも、nMOSトランジスタ201は非導通状態になる。この場合、一方では、pMOSトランジスタ202のゲート端子202.2が電圧
になり、pMOSトランジスタ202は導通状態になる。なお、Vg,j、VBn,j、およびVBp,jは、差VS,n,j−VBn,jおよVBp,j−VS,p,jが大きくなるにつれて閾値電圧が大きくなることを考慮することなどのために選択されてよい。
に設定されてよく、たとえば、Vg,j=VSS,jであれば、
に設定されてよい。nドープ基板またはnウェル421は、VDD,jの(たとえば、最大)値より少なくともダイオード降下電圧Udiode分だけ高い電圧VBp,j423、典型的にはVBp,j=VDD,j+aj・Udiodeに設定される。値ajは、nMOS構造410に関して上述されたものと同じであってよく、あるいは、値ajは、別の選択がなされてよく、たとえば、上述の要因に基づく別の選択がなされてよい。nドープ基板またはnウェルの電圧VBp,j423を適正に設定することにより、寄生バイポーラ伝導を排除することが可能である。nドープ基板またはnウェル421が、極限入力電圧Vin,j,high*より高くてよい電圧に設定され、極限入力電圧Vin,j,high*は、(たとえば、ESD防止構造により)対応する入力101.1、101.2、101.3、...、101.nにおいて発生しうる最高電圧に対応する場合、nドープ基板またはnウェル421は、つねにpMOSトランジスタM1 301.1のソース領域421.1より電圧が高い。このため、寄生バイポーラ伝導が排除または高度に抑圧されるのは、ソース領域421.1とドレイン領域421.2と基板またはpウェル421とを含む内在pnpトランジスタ427.1によるだけでなく、たとえば、ソース領域421.1とドレイン領域423.2と基板またはpウェル421とを含む内在pnpトランジスタ427.1にもよる。たとえば、pMOS構造421の各nウェルは、それらが存在する場合には、別々の値に設定されてよい。あるいは、すべてのpMOS構造420のすべてのnウェル(2つ以上が存在する場合)421が、同じ電圧に、たとえば、電圧Vin,j,high*のうちの最高電圧にされてよい。
であり、一方でpMOSトランジスタM3 303.1のソース端子423.1がより低いポテンシャルVT,j308にあるためである。ここまで、単一トランジスタM5=M5’=M5”について説明した。nMOS構造410とpMOS構造420とに対して別々のトランジスタM5’419およびM5”429を選択することも可能であってよいことに注目されたい。そのような場合、一方の側は、nドープ領域412.2および414.1だけを1つの接続部301.4、303.3でつなぎ、他方の側は、pドープ領域421.2および423.1だけを別の接続部301.4、303.3でつなぐのが理にかなっていると考えられる。そうすることにより、制御電圧Vg,jが二重トランスミッションゲートの非導通状態を指示した場合に、トランジスタM5’419が、nMOSトランジスタM2 301.2を通り抜ける信号を阻止することが可能であり、トランジスタM5”429が、pMOSトランジスタM1 301.1を通り抜ける信号を阻止することが可能である。この代替形態では、トランジスタM5の一方の端子が、非導通状態を指示する制御電圧Vg,jより高いポテンシャルVTn,j418に接続され(たとえば、VTn,j>VSS,j)、トランジスタM5’の一方の端子が、非導通状態を指示する電圧
より低いポテンシャルVTp,j428に接続される(たとえば、VTp,j<VDD,j)。そうして、制御電圧Vg,jが二重トランスミッションゲート300の非導通状態を指示したときには必ず、対応するゲート電圧を印加することにより、トランジスタM5 419およびM5’429のオーム抵抗を低くすることが可能である。
が、たとえば、
になってよい。本開示の第1の実施形態に関して上述されたように、VSS,jより高くはあるがVSS,jに近い入力電圧Vin,jは、電圧差Vg,j−Vin,jが正であることにより、第1のnMOSトランジスタM2 301.2のn導通反転チャネルを通り抜ける。Vin,jがVDD,jに近づくほど、差
が大きくなることにより、より多くの入力信号Vin,jがpMOSトランジスタM1 301.1のp導通反転チャネルを通り抜ける。nMOSトランジスタM2 301.2とpMOSトランジスタM1 301.1とを組み合わせることにより、入力信号Vin,jがひずんだり減衰したりすることなくトランスミッションゲート301を通り抜けることが保証される。トランスミッションゲート301を介して信号を転送することのさらなる態様については、本開示の第1の実施形態に関して既に説明されており、ここではそれらの説明を繰り返すことなく参照している。トランジスタM5、M5およびM5’のオーム抵抗がそれぞれ高いため、出力信号301.4は、そのまま、第2のトランスミッションゲート303の入力303.3に渡される。したがって、第1のトランスミッションゲート301を介して信号を転送することに関して説明されたことと同じ論証がここでもあてはまる。結局、二重トランスミッションゲートの導通状態を指示する制御電圧が印加された場合には必ず、入力信号Vin,jは、そのまま、二重トランスミッションゲート300全体を介して転送される。
101.1、101.2、101.3、...、101.n 入力線IN1、IN2、IN3、...、INn
102 アナログデジタル変換器(ADC)
103 出力
104 入力
105 デジタル信号OUT
106 制御信号
110.1、110.2、110.3、...、110.n トランスミッションゲート
111.1、111.2、111.3、...、111.n 制御電圧Vg1、Vg2、Vg3、...、Vgn
112.1、112.2、112.3、...、112.n 入力電圧Vin1、Vin2、Vin3、...、Vinn
113.1、113.2、113.3、...、113.n 制御電圧
200 トランスミッションゲート
201 nチャネル金属酸化膜半導体(nMOS)トランジスタ
201.1、202.1 ドレイン端子
201.2、202.2 ゲート端子
201.3、202.3 ソース端子
202 pチャネル金属酸化膜半導体(pMOS)トランジスタ
203 インバータ
204 制御電圧Vg
205 制御電圧
206 入力線
207 出力チャネル
208 電圧VBn
209 電圧VBp
210 バルク
211 nドープバルク
300 二重トランスミッションゲート
301 トランスミッションゲート
301.1 pMOSトランジスタM1
301.2 nMOSトランジスタM2
301.3 入力
301.4 出力
303.1 pMOSトランジスタM3
303.2 nMOSトランジスタM4
303 トランスミッションゲート
303.3 入力
308 電圧VT,j
309 トランジスタM5
410 nMOS構造
411 pウェル
412.1 nドープドレイン領域
412.2 nドープソース領域
413 電圧VBn,j
414.1 nドープドレイン領域
414.2 nドープソース領域
415 ゲート端子
416 ゲート端子
417.1 npnトランジスタ
417.2 npnトランジスタ
419 トランジスタM5’
420 pMOS構造
421 nウェル
421.1 pドープソース領域
421.2 pドープドレイン領域
423 電圧VBp,j
423.1 pドープソース領
423.2 pドープドレイン領域
425 ゲート端子
426 ゲート端子
427.1 pnpトランジスタ
427.2 pnpトランジスタ
429 トランジスタM5”
501 チャージポンプ
Claims (20)
- トランスミッションゲートと、
少なくとも1つのチャージポンプと、を備える集積回路であって、
前記トランスミッションゲートは、少なくとも1つの、ある導電型の金属酸化膜半導体(MOS)トランジスタを備え、
前記少なくとも1つのMOSトランジスタは、ドープバルクウェルを備え、
前記少なくとも1つのチャージポンプは、前記ドープバルクウェルを第1の所定電圧までポンピングするように構成されている、
集積回路。 - 前記トランスミッションゲートは、前記トランスミッションゲートが第1の制御電圧で操作された場合には入力電圧を転送するように構成されており、前記トランスミッションゲートが第2の制御電圧で操作された場合には前記入力電圧を阻止するように構成されている、請求項1に記載の集積回路。
- 前記少なくとも1つのMOSトランジスタはさらにゲート端子を備え、
前記少なくとも1つのチャージポンプはさらに、前記ゲート端子を第2の所定電圧までポンピングするように構成されている、
請求項2に記載の集積回路。 - 前記第1の所定電圧は、前記導電型に応じて、前記第1の制御電圧より少なくともダイオード降下電圧分だけ小さいか、前記第2の制御電圧より少なくともダイオード降下電圧分だけ大きいかのいずれかである、請求項2に記載の集積回路。
- 前記第2の所定電圧は、前記導電型に応じて、最小入力電圧より小さいか、最大入力電圧より大きいかのいずれかである、請求項3に記載の集積回路。
- 集積回路を備える多チャネルマルチプレクサであって、前記集積回路は、
トランスミッションゲートと、
少なくとも1つのチャージポンプと、を備え、
前記トランスミッションゲートは、少なくとも1つの、ある導電型の金属酸化膜半導体(MOS)トランジスタを備え、
前記少なくとも1つのMOSトランジスタは、ドープバルクウェルを備え、
前記少なくとも1つのチャージポンプは、前記ドープバルクウェルを第1の所定電圧までポンピングするように構成されている、
多チャネルマルチプレクサ。 - 複数の二重トランスミッションゲートと、
少なくとも1つのチャージポンプと、を備え、
前記二重トランスミッションゲートのそれぞれは、少なくとも2つの、第1の導電型の金属酸化膜半導体(MOS)トランジスタを備え、
前記第1の導電型の前記2つのMOSトランジスタは、第2の導電型の共通ドープバルクウェルを共用し、
前記少なくとも1つのチャージポンプは、前記ドープバルクウェルを所定電圧までポンピングするように構成されている、
多チャネルマルチプレクサ。 - 前記複数の二重トランスミッションゲートの少なくとも1つが、
前記二重トランスミッションゲートが第1の制御電圧で操作された場合には入力電圧を転送するように構成されており、
前記二重トランスミッションゲートが第2の制御電圧で操作された場合には前記入力電圧を阻止するように構成されており、
前記第1の制御電圧は、前記第2の制御電圧と異なる、
請求項7に記載の多チャネルマルチプレクサ。 - 前記少なくとも1つのチャージポンプは、前記第1の制御電圧または前記第2の制御電圧のうちの低い方より少なくともダイオード降下電圧分だけ小さい電圧、および/または、前記第1の制御電圧または前記第2の制御電圧のうちの高い方より少なくともダイオード降下電圧分だけ大きい電圧を提供するように構成されている、
請求項8に記載の多チャネルマルチプレクサ。 - 対応する二重トランスミッションゲートの前記第1の導電型の前記MOSトランジスタのうちの少なくとも1つにおける対応するトランジスタ電圧を制御するようにそれぞれが構成されている複数のトランジスタをさらに備える、
請求項7に記載の多チャネルマルチプレクサ。 - 前記複数のトランジスタのうちの少なくとも1つのトランジスタが、前記第1の導電型の前記少なくとも1つのMOSトランジスタとの共通接続点を有する、請求項10に記載の多チャネルマルチプレクサ。
- 前記複数のトランジスタのうちの少なくとも1つのトランジスタが、前記複数の二重トランスミッションゲートのうちの1つの、前記第1の導電型の前記少なくとも2つのMOSトランジスタのうちの第1のMOSトランジスタのソース端子に接続されており、かつ、前記複数の二重トランスミッションゲートのうちの前記1つの、前記第1の導電型の前記少なくとも2つのMOSトランジスタのうちの第2のMOSトランジスタのドレイン端子に接続されている、請求項10に記載の多チャネルマルチプレクサ。
- 前記トランジスタ電圧は、前記第1の制御電圧以上であり、かつ/または、前記第2の制御電圧以下である、請求項10に記載の多チャネルマルチプレクサ。
- 多入力チャネルシステムの複数の入力チャネルを操作する方法であって、前記複数の入力チャネルのそれぞれは、少なくとも1つの、ある導電型のドープバルクウェルを備え、前記方法は、
前記複数の入力チャネルのうちの選択された各入力チャネルを、少なくとも1つの対応する制御電圧により、非導通状態にするステップと、
前記複数の入力チャネルのうちの前記選択された各入力チャネルの前記少なくとも1つのドープバルクウェルのそれぞれを、少なくとも1つの対応する所定電圧にするステップと、を含み、
前記少なくとも1つの対応する所定電圧は、前記導電型に応じて、前記対応する制御電圧より小さいか、前記対応する制御電圧より大きいかのいずれかである、
方法。 - 対応する入力チャネルのドープバルクウェルに含まれる少なくとも1つの金属酸化膜半導体(MOS)トランジスタの少なくとも1つの特性に基づいて、前記少なくとも1つの対応する所定電圧を決定するステップをさらに含む、
請求項14に記載の方法。 - 前記少なくとも1つのドープバルクウェルのそれぞれを前記少なくとも1つの対応する所定電圧にするステップは、チャージポンプにより電圧をポンピングすることを含む、請求項14に記載の方法。
- 対応する入力チャネルのドープバルクウェルに含まれる少なくとも1つのMOSトランジスタのソース端子および/またはドレイン端子のうちの少なくとも一方における対応するトランジスタ電圧を制御するステップをさらに含む、
請求項16に記載の方法。 - 前記対応するトランジスタ電圧を制御する前記ステップは、前記対応する入力チャネルの前記ドープバルクウェルに含まれる前記少なくとも1つのMOSトランジスタの少なくとも1つの特性に基づく、請求項17に記載の方法。
- 1つの入力チャネル以外のすべての入力チャネルを非導通状態にするステップと、
前記1つの入力チャネルで受信された入力電圧を出力チャネルに転送するステップと、
をさらに含む、請求項14に記載の方法。 - 入力チャネルのうちの前記選択された各入力チャネルを、前記少なくとも1つの対応する制御電圧により、非導通状態にするステップはさらに、
前記対応する入力チャネルの前記少なくとも1つのMOSトランジスタのゲート端子に、前記少なくとも1つの対応する制御電圧を印加するステップを含む、
請求項15に記載の方法。
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