JP2015519743A - Semiconductor device - Google Patents

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マドゥール ボブデ，
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チューフェイ チェン，
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ミスバ ウル アザム，
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カイル テリル，
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ヤン ガオ，
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シャロン シ，
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Abstract

ハイブリッドスプリットゲート型半導体。本技術に係る一実施形態において、半導体デバイスは、垂直チャネル領域と、当該垂直チャネル領域の第１の側で第１の深さにあるゲートと、垂直チャネル領域の第１の側で第２の深さにあるシールド電極と、垂直チャネル領域の第２の側で第１の深さにあるハイブリッドゲートとを備える。垂直チャネル領域の第２の側でハイブリッドゲートの下方の領域には、如何なる電極も存在しない。【選択図】 図１Hybrid split gate type semiconductor. In one embodiment according to the present technology, a semiconductor device includes a vertical channel region, a gate at a first depth on a first side of the vertical channel region, and a second on a first side of the vertical channel region. A shield electrode at a depth and a hybrid gate at a first depth on a second side of the vertical channel region. There is no electrode in the region below the hybrid gate on the second side of the vertical channel region. [Selection] Figure 1

Description

関連案件Related projects

[0001]本願は、２００９年１０月２１日に出願された米国特許出願第１２／６０３，０２８号「Ｓｐｌｉｔ Ｇａｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｕｒｖｅｄ Ｇａｔｅ Ｏｘｉｄｅ Ｐｒｏｆｉｌｅ」に関連する。また、本願は、２０１０年８月２６日に出願された米国特許出願第１２／８６９，５５４号「Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓｐｌｉｔ Ｇａｔｅ ＭＩＳ Ｄｅｖｉｃｅｓ」に関連する。さらに、本願は、２０１２年４月３０日に出願された米国特許出願第１３／４６０，５６７号「ＨＹＢＲＩＤ ＳＰＬＩＴ ＧＡＴＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ」に関連しており、その優先権を主張する。このようなすべての出願は、参照によりそれら全体を本明細書に援用する。   [0001] This application is related to US patent application Ser. No. 12 / 603,028, “Split Gate Semiconductor Device Curved Gate Oxide Profile,” filed Oct. 21, 2009. This application is also related to US patent application Ser. No. 12 / 869,554 “Structures and Methods of Fabricating Split Gate MIS Devices” filed Aug. 26, 2010. In addition, this application is related to and claims priority to US Patent Application No. 13 / 460,567, “HYBRID SPLIT GATE SEMICONDUCTOR”, filed April 30, 2012. All such applications are incorporated herein by reference in their entirety.

[0002]本技術の実施形態は、集積回路の設計及び製造の分野に関する。本技術の実施形態は、より詳細にはハイブリッドスプリットゲート型半導体のシステム及び方法に関する。本技術は、ハイブリッドスプリットゲート型半導体に関する。   [0002] Embodiments of the technology relate to the field of integrated circuit design and manufacture. Embodiments of the present technology relate more particularly to hybrid split gate semiconductor systems and methods. The present technology relates to a hybrid split gate type semiconductor.

[0003]スプリットゲート型パワーＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）は、非スプリットゲート構造のパワーＭＯＳＦＥＴと比べて有利であると理解されている。しかし、従来のスプリットゲート型パワーＭＯＳＦＥＴは実質的に、プロセスジオメトリの縮小、例えばゲートピッチの縮小の利益を享受していない。一般的に、チャネル密度を高くするには、サブミクロンのセルピッチのスケーリングが望ましく、これにより、単位面積当たりのチャネル抵抗が減少する。しかし、このようなスケーリングは、単位面積当たりのメサ幅が狭くなる望ましくないことになり、ドリフト領域の抵抗が増大する場合がある。加えて、ゲート及びシールド電極の密度が高くなると、ゲート電荷及び出力キャパシタンスが有害なほど大きくなる場合がある。   [0003] Split-gate power MOSFETs (metal oxide semiconductor field effect transistors) are understood to be advantageous over non-split-gate power MOSFETs. However, conventional split gate power MOSFETs do not substantially benefit from reduced process geometry, such as reduced gate pitch. In general, sub-micron cell pitch scaling is desirable for higher channel density, which reduces channel resistance per unit area. However, such scaling may undesirably reduce the mesa width per unit area and may increase the resistance of the drift region. In addition, as the density of the gate and shield electrodes increases, the gate charge and output capacitance can be deleteriously increased.

[0004]したがって、ハイブリッドスプリットゲート型半導体デバイスのシステム及び方法が求められている。加えて、より微細、例えばより微小なゲートピッチ寸法で性能を向上させたハイブリッドスプリットゲート型半導体デバイスのシステム及び方法が求められている。集積回路の設計、製造、及び試験の既存のシステム及び方法と互換性があり、相互補完的な関係にあるハイブリッドスプリットゲート型半導体デバイスのシステム及び方法がさらに求められている。本技術の実施形態は、これらの問題に対処しようとするものである。   [0004] Accordingly, there is a need for systems and methods for hybrid split gate semiconductor devices. In addition, there is a need for a hybrid split gate semiconductor device system and method with improved performance with finer, eg, smaller, gate pitch dimensions. There is a further need for a hybrid split gate semiconductor device system and method that is compatible and complementary to existing systems and methods of integrated circuit design, manufacturing, and testing. Embodiments of the present technology attempt to address these issues.

[0005]本技術に係る一実施形態において、半導体デバイスは、垂直チャネル領域と、当該垂直チャネル領域の第１の側で第１の深さにあるゲートと、垂直チャネル領域の第１の側で第２の深さにあるシールド構造と、垂直チャネル領域の第２の側で第１の深さにあるハイブリッドゲートとを備える。垂直チャネル領域の第２の側でハイブリッドゲートの下方の領域には、如何なるゲート又は電極も存在しない。   [0005] In one embodiment according to the present technology, a semiconductor device includes a vertical channel region, a gate at a first depth on a first side of the vertical channel region, and a first side of the vertical channel region. A shield structure at a second depth and a hybrid gate at a first depth on a second side of the vertical channel region. There is no gate or electrode in the region below the hybrid gate on the second side of the vertical channel region.

[0006]本技術の別の実施形態によれば、構造は、半導体基板の表面直下に配設された第１の細長構造を備える。この第１の細長構造は、上記表面の下方の第１の深さにあるゲート構造と、当該表面の下方の第２の深さにあるシールド構造とを備える。上記構造は、上記表面直下に形成され、第１の深さにハイブリッドゲート構造を具備した第２の細長構造をさらに備える。この第２の細長構造には、別のゲート又は電極構造が存在しない。第１及び第２の細長構造は、平行であってもよい。   [0006] According to another embodiment of the present technology, the structure comprises a first elongated structure disposed directly under the surface of the semiconductor substrate. The first elongate structure comprises a gate structure at a first depth below the surface and a shield structure at a second depth below the surface. The structure further includes a second elongated structure formed immediately below the surface and having a hybrid gate structure at a first depth. There is no separate gate or electrode structure in this second elongated structure. The first and second elongated structures may be parallel.

[0007]本技術のさらに別の実施形態によれば、構造は、半導体基板に第１の深さまで形成された第１複数の第１のトレンチと、半導体基板に第２の深さまで形成された第２複数の第２のトレンチとを備える。第１のトレンチは第２のトレンチと平行であり、また、第１のトレンチは第２のトレンチと交互になっている。第１のトレンチには、第１のポリシリコンと、当該第１のポリシリコンの上に第２のポリシリコンとを含む第１の材料を充填してもよい。   [0007] According to yet another embodiment of the present technology, a structure is formed to a first plurality of first trenches formed to a first depth in a semiconductor substrate and to a second depth in the semiconductor substrate. A second plurality of second trenches. The first trenches are parallel to the second trenches, and the first trenches alternate with the second trenches. The first trench may be filled with a first material including a first polysilicon and a second polysilicon on the first polysilicon.

[0008]本技術の方法の実施形態によれば、半導体基板に複数の第１のトレンチを第１の深さまで形成する。また、半導体基板に複数の第２のトレンチを第２の深さまで形成する。複数の第１のトレンチは、複数の第２のトレンチと平行である。また、複数の第１のトレンチの一部のトレンチは、複数の第２のトレンチの一部のトレンチと交互に隣接している。   [0008] According to an embodiment of the method of the present technology, a plurality of first trenches are formed in a semiconductor substrate to a first depth. A plurality of second trenches are formed in the semiconductor substrate to the second depth. The plurality of first trenches are parallel to the plurality of second trenches. Further, some of the plurality of first trenches are alternately adjacent to some of the plurality of second trenches.

[0009]本技術の別の方法の実施形態によれば、半導体基板に複数のトレンチを第１の深さまで形成する。これら複数のトレンチの一部のトレンチは、互いに平行である。また、複数のトレンチの１つおきのトレンチをマスキングし、複数のトレンチのマスキングしていないトレンチの深さを第２の深さまで深くする。また、パッド酸化物のパターン層により、上記深くするためのマスクを形成するようにしてもよい。   [0009] According to another method embodiment of the present technology, a plurality of trenches are formed in a semiconductor substrate to a first depth. Some of the plurality of trenches are parallel to each other. Further, every other trench of the plurality of trenches is masked, and the depth of the unmasked trenches of the plurality of trenches is increased to the second depth. Further, the mask for deepening may be formed by a pattern layer of pad oxide.

[0010]本技術のさらに別の方法の実施形態によれば、複数の平行な充填トレンチ構造を備えた縦型トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを形成する。平行な充填トレンチ構造は、０．６μｍ以下のピッチ距離で離間しており、当該平行な充填トレンチ構造がそれぞれ、ＭＯＳＦＥＴのゲート構造を備える。   [0010] According to yet another method embodiment of the present technology, a vertical trench metal oxide semiconductor field effect transistor (MOSFET) device with a plurality of parallel filled trench structures is formed. The parallel filled trench structures are spaced apart by a pitch distance of 0.6 μm or less, and each of the parallel filled trench structures includes a MOSFET gate structure.

[0011]本明細書に組み込まれ、その一部を構成する添付の図面は、本技術の実施形態を示しており、以下の記述と併せて、本発明の原理を説明するのに役立つ。特に断りのない限り、図面は、正確な縮尺で描写していない。   [0011] The accompanying drawings, which are incorporated in and constitute a part of this specification, illustrate embodiments of the technology and, together with the following description, serve to explain the principles of the invention. Unless otherwise noted, the drawings are not drawn to scale.

ハイブリッドスプリットゲート型半導体デバイスのトレンチ部の断面図である。It is sectional drawing of the trench part of a hybrid split gate type semiconductor device. ハイブリッドスプリットゲート型半導体の製造方法に係る図である。It is a figure which concerns on the manufacturing method of a hybrid split gate type semiconductor. ハイブリッドスプリットゲート型半導体の製造方法に係る図である。It is a figure which concerns on the manufacturing method of a hybrid split gate type semiconductor. ハイブリッドスプリットゲート型半導体の製造方法に係る図である。It is a figure which concerns on the manufacturing method of a hybrid split gate type semiconductor. ハイブリッドスプリットゲート型半導体の製造方法に係る図である。It is a figure which concerns on the manufacturing method of a hybrid split gate type semiconductor. ハイブリッドスプリットゲート型半導体の製造方法に係る図である。It is a figure which concerns on the manufacturing method of a hybrid split gate type semiconductor. ハイブリッドスプリットゲート型半導体の製造方法に係る図である。It is a figure which concerns on the manufacturing method of a hybrid split gate type semiconductor.

[0014]以下、本発明の種々の実施形態を、その添付の図面に例示されるハイブリッドスプリットゲート型半導体に詳しく参照する。本発明は、これら実施形態に関連して説明するが、本発明をこれら実施形態に限定するものではないことを理解されたい。逆に、本発明は、添付の特許請求の範囲に規定する本発明の主旨及び範囲に含まれ得る代替、変更、及び均等物を網羅するものである。さらに、以下の本発明の詳細な説明においては、非常に多くの具体的詳細を記載することによって、本発明を十分理解できるようにする。しかし、当業者であれば、これら具体的詳細を伴わずに本発明を実施できることが理解するであろう。他の例では、本発明の態様が無用に不明瞭となることのないように、周知の方法、手順、構成要素、及び回路の詳細な説明を省略している。   [0014] Reference will now be made in detail to various embodiments of the invention, such as the hybrid split gate semiconductor illustrated in the accompanying drawings. While the invention will be described in conjunction with these embodiments, it will be understood that it is not intended to limit the invention to these embodiments. On the contrary, the invention is intended to cover alternatives, modifications, and equivalents that may be included within the spirit and scope of the invention as defined by the appended claims. Furthermore, in the following detailed description of the present invention, numerous specific details are set forth in order to provide a thorough understanding of the present invention. However, one skilled in the art will understand that the invention may be practiced without these specific details. In other instances, detailed descriptions of well-known methods, procedures, components, and circuits are omitted so as not to obscure aspects of the present invention unnecessarily.

表記法及び命名法
[0015]以下の詳細な説明の一部は、手順、ステップ、論理ブロック、処理、演算等、コンピュータメモリ上で実行可能なデータビットの演算の記号的表現として提示する。これらの記述及び表現は、データ処理技術の当業者が他の当業者に対して自身の仕事の内容を最も効果的に伝えるために使用する手段である。本明細書においても一般的にも、手順、コンピュータ実行ステップ、論理ブロック、処理、演算等は、所望の結果を導く首尾一貫した一連のステップ又は命令と考えられる。各ステップは、物理量の物理的操作を要する。通例、これらの量は、必ずしもそうとは限らないが、コンピュータシステムにおいて格納、移動、組み合わせ、比較、或いは操作可能な電気的又は磁気的な信号の形態を取る。これらの信号は、主に一般的な使用上の理由で、ビット、値、要素、記号、文字、用語、数字等と称するのが好都合な場合もあることが分かっている。 Notation and nomenclature
[0015] Some portions of the detailed descriptions that follow are presented as symbolic representations of operations on data bits that can be executed on computer memory, such as procedures, steps, logic blocks, processes, operations, etc. These descriptions and representations are the means used by those skilled in the data processing arts to most effectively convey the substance of their work to others skilled in the art. As used herein and generally, procedures, computer-executed steps, logic blocks, processes, operations, etc. are considered a consistent series of steps or instructions that lead to a desired result. Each step requires physical manipulation of physical quantities. Typically, these quantities are not necessarily so, but take the form of electrical or magnetic signals that can be stored, moved, combined, compared, or manipulated in a computer system. It has proven convenient at times, principally for reasons of common usage, to refer to these signals as bits, values, elements, symbols, characters, terms, numbers, or the like.

[0016]しかし、これらの用語及び類似する用語はすべて、然るべき物理量と関連付けられることになり、これらの量に適用された便利な標識に過ぎないことに留意する必要がある。以下の議論において特に明確な指定のない限りは、本発明の全体において、「取り付け」、「処理」、「分離」、「形成」、「ドープ」、「充填」、「エッチング」、「粗面化」、「アクセス」、「実施」、「生成」、「調整」、「作成」、「実行」、「継続」、「指標化」、「処理」、「演算」、「変換」、「計算」、「決定」、「測定」、「収集」、「起動」等の用語を使用する議論は、レジスタ及びメモリ内で物理（電子）量として表されたデータを操作して、コンピュータシステムメモリ、レジスタ、又はそのような他の情報記憶、伝送、若しくは表示装置内で同様に物理量として表されるその他のデータに変換するコンピュータシステム又は類似の電子演算装置の動作及び処理を指すことを理解されたい。   [0016] However, it should be noted that all of these terms and similar terms will be associated with the appropriate physical quantities and are merely convenient labels applied to these quantities. Unless otherwise specified in the discussion below, throughout the present invention, "attachment", "treatment", "separation", "formation", "dope", "filling", "etching", "rough surface" , Access, implementation, generation, adjustment, creation, execution, continuation, indexing, processing, operation, transformation, calculation ”,“ Determining ”,“ measuring ”,“ collecting ”,“ start-up ”, etc., the discussion uses the data represented as physical (electronic) quantities in registers and memory to manipulate computer system memory, It should be understood that it refers to the operation and processing of a computer system or similar electronic computing device that translates into a register, or other such data storage, transmission, or other data that is also represented as a physical quantity in a display device. .

[0017]図面は、原寸に比例して示されておらず、構造の一部並びに当該構造を形成する様々な層のみを示している場合がある。さらに、製造プロセス及び作業は、本明細書に論じられたプロセス及び作業と併せて行う場合がある。すなわち、本明細書に図示及び記載の作業の前、最中、及び／又は後にいくつかのプロセス作業が存在する場合がある。本発明に係る実施形態は、大きな混乱なく、これらその他（おそらくは従来の）プロセス及び作業と関連して実装できることが重要である。一般的に、本発明に係る実施形態は、周辺のプロセス及び作業に大きな影響を及ぼすことなく、従来プロセスの一部の置換及び／又は補完となる場合がある。   [0017] The drawings are not drawn to scale, and may show only a portion of a structure as well as the various layers that form the structure. Further, the manufacturing processes and operations may be performed in conjunction with the processes and operations discussed herein. That is, some process operations may exist before, during, and / or after the operations shown and described herein. It is important that embodiments in accordance with the present invention can be implemented in connection with these other (possibly conventional) processes and operations without significant confusion. In general, embodiments according to the present invention may replace and / or supplement a portion of a conventional process without significantly affecting the surrounding processes and operations.

[0018]本明細書において、文字「ｎ」はｎ型ドーパントを表し、文字「ｐ」はｐ型ドーパントを表す。プラス記号「＋」又はマイナス記号「−」はそれぞれ、ドーパントの濃度が相対的に高いこと又は相対的に低いことを表すのに用いる。   [0018] As used herein, the letter “n” represents an n-type dopant and the letter “p” represents a p-type dopant. A plus sign “+” or a minus sign “−” is used to indicate that the dopant concentration is relatively high or relatively low, respectively.

[0019]本明細書において使用される場合、用語「チャネル」は、一般的に認められた態様で使用している。すなわち、ＦＥＴにおいて、電流は、ソース接続からドレイン接続までチャネル中を移動する。チャネルは、ｎ型又はｐ型半導体材料のいずれかで構成可能である。したがって、ＦＥＴは、ｎチャネル又はｐチャネルデバイスのいずれかとして規定される。一部の図面は、ｎチャネルデバイス、具体的にはｎチャネルパワーＭＯＳＦＥＴの文脈で議論している。しかし、本発明に係る実施形態は、これに限定されない。すなわち、本明細書に記載の特徴は、ｐチャネルデバイスにおいても利用可能である。ｎチャネルデバイスに関する議論は、ｎ型ドーパント及び材料の代わりに対応するｐ型ドーパント及び材料を用いることによって、容易にｐチャネルデバイスに置き換え可能であり、その逆も同様である。   [0019] As used herein, the term "channel" is used in a generally accepted manner. That is, in the FET, current moves through the channel from the source connection to the drain connection. The channel can be composed of either n-type or p-type semiconductor material. Thus, FETs are defined as either n-channel or p-channel devices. Some drawings are discussed in the context of n-channel devices, specifically n-channel power MOSFETs. However, the embodiment according to the present invention is not limited to this. That is, the features described herein can also be used in p-channel devices. The discussion regarding n-channel devices can be easily replaced with p-channel devices by using corresponding p-type dopants and materials instead of n-type dopants and materials, and vice versa.

[0020]用語「トレンチ」は、半導体技術において、２つの異なるが関連した意味を有している。一般的に、プロセス、例えばエッチングに言及する場合、トレンチという用語は、材料の空洞、例えば孔又は溝を意味する、又は言及するのに使用する。また、一般的に、このような孔の長さは、その幅又は深さよりもはるかに大きい。しかし、半導体構造又はデバイスに言及する場合、トレンチという用語は、基板の表面直下に配設され、基板とは異なる複雑な構成を有し、電界効果トランジスタ（ＦＥＴ）のチャネルに隣接する固体垂直構造を意味する、又は言及するのに使用する。この構造は、例えばＦＥＴのゲートを備える。したがって、トレンチ半導体デバイスは一般的に、トレンチではないメサ構造と、２つの隣接する構造としての「トレンチ」の一部、例えば半分とを備える。   [0020] The term "trench" has two different but related meanings in semiconductor technology. In general, when referring to a process, such as etching, the term trench means or is used to refer to a cavity of material, such as a hole or groove. Also, in general, the length of such a hole is much larger than its width or depth. However, when referring to a semiconductor structure or device, the term trench is a solid vertical structure that is disposed directly under the surface of the substrate, has a complex configuration different from the substrate, and is adjacent to the channel of a field effect transistor (FET). Is used to mean or refer to. This structure comprises, for example, a FET gate. Thus, a trench semiconductor device typically comprises a mesa structure that is not a trench and a portion, eg, half, of two “trench” as adjacent structures.

[0021]通常「トレンチ」と称する半導体構造は、トレンチをエッチングした後に当該トレンチを充填することによって形成可能であるが、本発明の実施形態に関して当該構造的な用語を本明細書に使用していても、そのようなプロセスを示唆したものではなく、また、そのようなプロセスに限定されないことを理解されたい。   [0021] Although a semiconductor structure, commonly referred to as a "trench", can be formed by etching the trench and then filling the trench, the structural terminology is used herein with respect to embodiments of the invention. However, it should be understood that such processes are not implied and are not limited to such processes.

ハイブリッドスプリットゲート型半導体
[0022]図１は、本発明の実施形態に係る、ハイブリッドスプリットゲート型半導体デバイス１００のトレンチ部の断面図である。ハイブリッドスプリットゲート型半導体デバイス１００は、半導体材料、例えばシリコンのメサ１０１に接触したソース電極１１０を備える。メサ１０１のドープによって、縦型トレンチ金属酸化物半導体電界効果トランジスタの領域、例えばソース領域１７０、１７１、ボディ領域１８０、及びドリフト領域１５０を形成している。また、図には例示的な導電型を示しており、例えばソース領域１７０、１７１はｎ＋、ボディ領域１８０はｐ、ドリフト領域１５０はｎ又はｎ＋であってもよい。一部の実施形態において、メサ１０１は、エピタキシャル形成した材料を含んでいてもよい。ハイブリッドスプリットゲート型半導体デバイス１００は、通常は基板の底部、例えば図１のメサ１０１の下方にドレイン領域（図示せず）をさらに備える。 Hybrid split gate type semiconductor
[0022] FIG. 1 is a cross-sectional view of a trench portion of a hybrid split gate semiconductor device 100 according to an embodiment of the present invention. The hybrid split gate semiconductor device 100 includes a source electrode 110 in contact with a semiconductor material, for example, a mesa 101 of silicon. By doping the mesa 101, regions of the vertical trench metal oxide semiconductor field effect transistor, for example, the source regions 170 and 171, the body region 180, and the drift region 150 are formed. The figure shows exemplary conductivity types. For example, the source regions 170 and 171 may be n +, the body region 180 may be p, and the drift region 150 may be n or n +. In some embodiments, mesa 101 may include an epitaxially formed material. The hybrid split gate semiconductor device 100 further includes a drain region (not shown), usually at the bottom of the substrate, for example, below the mesa 101 of FIG.

[0023]また、ハイブリッドスプリットゲート型半導体デバイス１００は、スプリットゲートを形成するゲート１３０及びシールド電極１４０を備える。ゲート１３０は、ゲート電極（図示せず）に電気的に結合されている。シールド電極１４０は、ソース電極１１０に電気的に結合されている。ゲート１３０及びシールド電極１４０は、酸化物１２１、例えばゲート酸化物によって分離されている。   [0023] The hybrid split gate semiconductor device 100 also includes a gate 130 and a shield electrode 140 forming a split gate. Gate 130 is electrically coupled to a gate electrode (not shown). Shield electrode 140 is electrically coupled to source electrode 110. The gate 130 and the shield electrode 140 are separated by an oxide 121, such as a gate oxide.

[0024]本発明の実施形態によれば、ハイブリッドスプリットゲート型半導体デバイス１００は、ハイブリッドゲート１６０をさらに備える。ハイブリッドゲート１６０は、ゲート１３０に電気的に結合されている。また、ハイブリッドゲート１６０は、酸化物１２０、例えばゲート酸化物によって、メサ１０１から分離されている。   [0024] According to an embodiment of the present invention, the hybrid split gate semiconductor device 100 further comprises a hybrid gate 160. Hybrid gate 160 is electrically coupled to gate 130. The hybrid gate 160 is also separated from the mesa 101 by an oxide 120, such as a gate oxide.

[0025]多くのトレンチパワー半導体は、複数列のトレンチを備えており、多くのトレンチのゲートは、一体的に結合されていることが多いことを理解されたい。本発明に係る実施形態は、このような構成によく適合している。   [0025] It should be understood that many trench power semiconductors include multiple rows of trenches, and the gates of many trenches are often coupled together. Embodiments according to the present invention are well adapted to such a configuration.

[0026]本発明の実施形態によれば、ハイブリッドスプリットゲート型半導体デバイス１００は、図１に示すように、メサの一方側に１つのゲート、例えばメサ１０１の左側にハイブリッドゲート１６０を備える。また、図１に示すように、メサの他方側にスプリットゲート構造、例えばメサ１０１の右側にゲート１３０及びシールド電極１４０を備える。   [0026] According to an embodiment of the present invention, the hybrid split gate semiconductor device 100 comprises one gate on one side of the mesa, eg, the hybrid gate 160 on the left side of the mesa 101, as shown in FIG. Further, as shown in FIG. 1, a split gate structure is provided on the other side of the mesa, for example, a gate 130 and a shield electrode 140 are provided on the right side of the mesa 101.

[0027]従来のスプリットゲート型デバイスは、基板メサの両側に、スプリットゲート、例えばゲート及びシールド電極を備えることを理解されたい。本発明の実施形態によれば、ハイブリッドスプリットゲート型半導体デバイス１００は、従来のスプリットゲート型デバイスとは対照的に、メサの両側にスプリットゲート構造が存在するわけではない。むしろ、ハイブリッドスプリットゲート型半導体デバイス１００は、図１に示すように、メサの一方側、例えばメサ１０１の左側に第２すなわちシールド電極が存在しない。   [0027] It should be understood that conventional split gate devices include split gates, eg, gate and shield electrodes, on both sides of the substrate mesa. According to embodiments of the present invention, the hybrid split gate semiconductor device 100 does not have split gate structures on both sides of the mesa, in contrast to conventional split gate devices. Rather, the hybrid split gate semiconductor device 100 does not have a second or shield electrode on one side of the mesa, for example, the left side of the mesa 101, as shown in FIG.

[0028]従来技術によれば、プロセス微細化すなわちトレンチピッチの縮小は、何ら利益をもたらさない場合が多いか、又はスプリットゲート型トレンチＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）の性能に悪影響を及ぼす場合さえある。例えば、トレンチピッチを小さくすると、所与のダイ面積においてチャネル幅を大きくすることができ、チャネル抵抗を低減することが有利である。しかし、このようにトレンチピッチを小さくすると、例えばシールド電極の密度が高くなって、出力キャパシタンスが有害なほど大きくなる場合がある。   [0028] According to the prior art, process miniaturization or trench pitch reduction often does not provide any benefit or adversely affects the performance of split gate trench MOSFETs (metal oxide semiconductor field effect transistors). There are even cases. For example, reducing the trench pitch can increase the channel width at a given die area, and it is advantageous to reduce channel resistance. However, when the trench pitch is reduced in this way, for example, the density of the shield electrode is increased, and the output capacitance may be increased harmfully.

[0029]本発明の実施形態によれば、シールド電極のピッチは、総ゲートピッチの半分である。例えば、シールド電極、例えばシールド電極１４０ごとに、２つのゲート、例えばゲート１３０及びハイブリッドゲート１６０が存在する。この新規な態様においては、出力キャパシタンスの増大を制限しつつトレンチピッチを小さくすることによって、チャネル抵抗が低減される場合がある。例えば、各デバイスにはシールド電極が１つしかないため、ゲートキャパシタンスが増大するよりも急速にチャネル抵抗が低下するため、従来技術と比較して、そのようなデバイスの全体的な改善につながる。シールド電極を１つおきに交互に削除することによる別の利点として、メサの拡幅による電流伝導が挙げられる。このようなメサの拡幅によって、パワーＭＯＳＦＥＴの総抵抗が低くなる場合がある。   [0029] According to an embodiment of the present invention, the pitch of the shield electrodes is half of the total gate pitch. For example, for each shield electrode, eg, shield electrode 140, there are two gates, eg, gate 130 and hybrid gate 160. In this novel aspect, the channel resistance may be reduced by reducing the trench pitch while limiting the increase in output capacitance. For example, because each device has only one shield electrode, the channel resistance decreases more rapidly than the gate capacitance increases, leading to an overall improvement of such devices compared to the prior art. Another advantage of alternately removing every other shield electrode is current conduction due to mesa widening. Such mesa widening may reduce the total resistance of the power MOSFET.

[0030]パワーＭＯＳＦＥＴは、その「性能指数（Ｆｉｇｕｒｅ ｏｆ Ｍｅｒｉｔ）」によって特徴付けられる場合が多い。性能指数は、デバイスのチャネル抵抗にゲート電荷を乗じた積を指す。一般的には、性能指数の低いデバイスがより望ましい。   [0030] Power MOSFETs are often characterized by their “Figure of Merit”. The figure of merit refers to the product of the device channel resistance multiplied by the gate charge. In general, a device with a low figure of merit is more desirable.

[0031]以下の表１は、本発明の一部の利点を実証した結果を示す。

Figure 2015519743
[0031] Table 1 below shows results that demonstrate some of the advantages of the present invention.
Figure 2015519743

[0032]表１の各列は、縦型トレンチＭＯＳＦＥＴに関する３種類の例示的な試験バージョンに対応する。「低密度スプリットゲート」という表記の列は、ピッチ０．８μｍで、公称２５Ｖ動作用に設計された従来のスプリットゲート構成のデバイスを指す。「高密度スプリットゲート」という表記の列は、ピッチ０．６μｍで、公称２５Ｖ動作用に設計された従来のスプリットゲート構成のデバイスを指す。特に、「高密度スプリットゲート」デバイスは、「低密度スプリットゲート」デバイスの場合の０．８μｍピッチと比較して、より密、例えばより近接な０．６μｍピッチで構築されている。「高密度ハイブリッドスプリットゲート」という表記の列は、本発明の実施形態に係る、ピッチ０．６μｍで、公称２５Ｖ動作用に設計された新規なハイブリッドゲート構成のデバイスを指す。   [0032] Each column in Table 1 corresponds to three exemplary test versions for a vertical trench MOSFET. The column labeled “Low Density Split Gate” refers to a device in a conventional split gate configuration designed for nominal 25V operation with a pitch of 0.8 μm. The column labeled “High Density Split Gate” refers to a device in a conventional split gate configuration designed for nominal 25V operation with a pitch of 0.6 μm. In particular, “high density split gate” devices are constructed with a denser, for example closer 0.6 μm pitch, compared to the 0.8 μm pitch in the case of “low density split gate” devices. The column labeled “High Density Hybrid Split Gate” refers to a device in a novel hybrid gate configuration designed for nominal 25V operation at a pitch of 0.6 μm, according to an embodiment of the present invention.

[0033]表１の用語「抵抗」は、アクティブ領域が１ｍｍ２のデバイスで、ゲートバイアスが４．５Ｖの場合のＭＯＳＦＥＴの「オン」抵抗を指す。表１の用語「ゲート電荷」は、アクティブ領域が１ｍｍ２のデバイスにおいて、ゲート端子を４．５Ｖに駆動してゲートをオンするのに必要なゲート電荷を指す。 [0033] The term “resistance” in Table 1 refers to the “on” resistance of a MOSFET for a device with an active area of 1 mm 2 and a gate bias of 4.5V. The term “gate charge” in Table 1 refers to the gate charge required to drive the gate terminal to 4.5V and turn on the gate in a device with an active area of 1 mm 2 .

[0034]表１の用語「出力電荷」は、ＭＯＳＦＥＴがオン状態からオフ状態に切り替えられた場合に、ドレインのソース出力キャパシタンスへの充電／放電に付随する電荷を指しており、１ｍｍ２のアクティブ領域に対するナノクーロンで測定したものである。 [0034] The term "output charge" in Table 1 refers to the charge associated with charging / discharging the source output capacitance of the drain when the MOSFET is switched from an on state to an off state, and is 1 mm 2 active It is measured by nano coulomb for the region.

[0035]表１の用語「性能指数」は、デバイスのチャネル抵抗にゲート電荷を乗じた積を指しており、その伝導損失とスイッチング損失との組み合わせの指標である。例えば、「低密度スプリットゲート」デバイスの場合、性能指数は、ＲＤＳ２Ａ＊ＱＧ４．５＝５．２１＊６．７７＝３５．２７である。一般的には、性能指数の低いデバイスがより望ましい。   [0035] The term "performance index" in Table 1 refers to the product of the device channel resistance multiplied by the gate charge, and is an indicator of the combination of its conduction loss and switching loss. For example, for a “low density split gate” device, the figure of merit is RDS2A * QG4.5 = 5.21 * 6.77 = 35.27. In general, a device with a low figure of merit is more desirable.

[0036]「高密度スプリットゲート」デバイスは一般的に、大型の「低密度スプリットゲート」デバイスよりも望ましくないことを理解されたい。例えば、これら２つのデバイス間では、パラメータの多くが類似しているものの、ゲート電荷及び出力電荷は大幅に異なっている。その結果、より小ピッチの「高密度スプリットゲート」デバイスは、性能指数が高くなってあまり望ましくない。   [0036] It should be understood that "high density split gate" devices are generally less desirable than large "low density split gate" devices. For example, between these two devices, although many of the parameters are similar, the gate charge and output charge are significantly different. As a result, smaller pitch “high density split gate” devices are less desirable due to their higher figure of merit.

[0037]これに対して、本発明の実施形態によれば、「高密度ハイブリッドスプリットゲート」デバイスは、「低密度スプリットゲート」デバイス及び「高密度スプリットゲート」デバイスの両者と比較して、抵抗が改善している。従来の「低密度スプリットゲート」デバイスと比較して、抵抗は大幅に改善しており、例えばおよそ２０％改善していることを理解されたい。   [0037] In contrast, according to embodiments of the present invention, a "high density hybrid split gate" device is more resistant than both a "low density split gate" device and a "high density split gate" device. Has improved. It should be understood that the resistance has been significantly improved compared to conventional “low density split gate” devices, for example by approximately 20%.

[0038]図２Ａ〜図２Ｆは、本発明の実施形態に係る、ハイブリッドスプリットゲート型半導体の製造方法を示している。本発明の実施形態によれば、図２Ａは、基板２１０に適用されたパッド酸化物２３０に第１のトレンチマスク２２０が適用された様子を示している。基板２１０は、バルク材料及び／又は１つ若しくは複数のエピタキシャル層を備えていてもよい。   [0038] FIGS. 2A-2F illustrate a method of manufacturing a hybrid split gate semiconductor according to an embodiment of the present invention. 2A shows a first trench mask 220 applied to the pad oxide 230 applied to the substrate 210, according to an embodiment of the present invention. The substrate 210 may comprise a bulk material and / or one or more epitaxial layers.

[0039]本発明の実施形態によれば、図２Ｂは、第１のトレンチマスク２２０に基づいて、例えば反応性イオンエッチング（ＲＩＥ）プロセスにより、パッド酸化物２３０を介して基板２１０中に複数のトレンチ２４１〜２４５が形成された様子を示している。トレンチ２４１〜２４５の形成においては、酸化物２３０のエッチングと基板２１０のエッチングとを別個の作業として行うようにしてもよいことを理解されたい。また、一部の実施形態において、基板２１０は、エピタキシャル成長した材料を含んでいてもよい。本発明に係る実施形態は、任意の適切なトレンチ形成方法によく適合していることを理解されたい。トレンチ２４１〜２４５は、基板２１０の表面下の深さｄ１まで形成する。   [0039] In accordance with an embodiment of the present invention, FIG. 2B illustrates a plurality of multiple layers in the substrate 210 via the pad oxide 230, eg, by a reactive ion etching (RIE) process, based on the first trench mask 220. A state where trenches 241 to 245 are formed is shown. It should be understood that in forming trenches 241-245, oxide 230 and substrate 210 may be etched separately. In some embodiments, the substrate 210 may include an epitaxially grown material. It should be understood that embodiments in accordance with the present invention are well suited to any suitable trench formation method. The trenches 241 to 245 are formed to a depth d1 below the surface of the substrate 210.

[0040]本発明の実施形態によれば、図２Ｃは、１つおきのトレンチ、例えばトレンチ２４１、２４３、２４５上に第２のトレンチマスク２５０が適用された様子を示している。任意選択として、第２のトレンチマスク２５０は、それが覆うトレンチ、例えばトレンチ２４１、２４３、２４５に充填されていてもよい。トレンチ２４２、２４４はトレンチマスク２５０で覆われておらず、露出したままであることを理解されたい。   [0040] In accordance with an embodiment of the present invention, FIG. 2C shows a second trench mask 250 applied over every other trench, eg, trenches 241, 243, 245. FIG. Optionally, the second trench mask 250 may fill the trench that it covers, eg, trenches 241, 243, 245. It should be understood that the trenches 242, 244 are not covered by the trench mask 250 and remain exposed.

[0041]本発明の実施形態によれば、図２Ｄは、基板２１０の表面下のより大きな深さｄ２までトレンチ２４２、２４４をエッチングして深いトレンチ２５２、２５４を形成した様子を示している。トレンチ２５２、２５４は、第２のトレンチマスク２５０及びパッド酸化物２３０のパターンに基づいて、例えば反応性イオンエッチング（ＲＩＥ）プロセスによりエッチングする。本発明に係る実施形態は、このようなトレンチを形成する任意の適切な方法によく適合していることを理解されたい。   [0041] In accordance with an embodiment of the present invention, FIG. 2D shows the trenches 242 and 244 being etched to a deeper depth d2 below the surface of the substrate 210 to form deep trenches 252 and 254. FIG. The trenches 252 and 254 are etched by, for example, a reactive ion etching (RIE) process based on the pattern of the second trench mask 250 and the pad oxide 230. It should be understood that embodiments in accordance with the present invention are well suited to any suitable method of forming such trenches.

[0042]本発明の実施形態によれば、トレンチ２４２、２４４をエッチングした際のパッド酸化物２３０によって、トレンチ２５３、２５４をエッチングするための自己整合マスクを形成可能であるため、必ずしもトレンチマスク２５０を露出していないトレンチ２４２、２４４の縁部と整合させる必要はない。例えば、トレンチ２４１〜２４５の形成時には、酸化物２３０及び基板２１０の両者をエッチングしたが、トレンチ２４２、２４４をより深くエッチングするのに酸化物２３０のエッチングを行う必要はないため、酸化物２３０によって、トレンチ２５２、２５４をエッチングするためのマスクを形成可能である。   [0042] According to embodiments of the present invention, the pad oxide 230 when the trenches 242 and 244 are etched can form a self-aligned mask for etching the trenches 253 and 254, so that the trench mask 250 is not necessarily used. Need not be aligned with the edges of the unexposed trenches 242, 244. For example, when the trenches 241 to 245 are formed, both the oxide 230 and the substrate 210 are etched, but it is not necessary to etch the oxide 230 in order to etch the trenches 242 and 244 deeper. A mask for etching the trenches 252 and 254 can be formed.

[0043]本発明の実施形態によれば、図２Ｅは、トレンチ２４１、２４３、２４５、及び深いトレンチ２５２、２５４に第１のポリシリコン２６１を堆積させた様子を示している。以下に詳述する通り、第１のポリシリコン２６１は、ハイブリッドスプリットゲート型半導体デバイスのスプリットすなわちシールド電極を形成することになる。エッチバック（リセスエッチング）プロセスにおいて、すべてのトレンチからポリｐ１をおよそｄ１の深さまでエッチングにより除去する。このようなリセスエッチングによって、トレンチ２４１、２４３、２４５からはすべてのポリｐ１ ２６１を除去し、深いトレンチ２５２、２５４の底部にのみポリｐ１ ２６１を残すことになることを理解されたい。   [0043] In accordance with an embodiment of the present invention, FIG. 2E shows a first polysilicon 261 deposited in trenches 241, 243, 245 and deep trenches 252, 254. FIG. As will be described in detail below, the first polysilicon 261 will form the split or shield electrode of the hybrid split gate semiconductor device. In an etch back process, the poly p1 is etched away from all trenches to a depth of approximately d1. It should be understood that such a recess etch removes all the poly p1 261 from the trenches 241, 243, 245 and leaves the poly p1 261 only at the bottom of the deep trenches 252, 254.

[0044]本発明の実施形態によれば、図２Ｆは、すべてのトレンチ２４１、２５２、２４３、２５４、２４５に第２のポリシリコン２６２を堆積させた様子を示している。少なくとも深いトレンチ２５２、２５４には、第２のポリシリコン２６２の充填前に、酸化物を形成して、第１のポリシリコンｐ１ １６１を第２のポリシリコンｐ２ ２６２から分離するようにしてもよい。以下にさらに議論する通り、第２のポリシリコン２６２は、標準的なゲート、例えばスプリットゲート型半導体のトップゲートすなわち「非シールド」電極と、ハイブリッドスプリットゲート型半導体デバイスのハイブリッドゲートとを形成することになる。   [0044] According to an embodiment of the present invention, FIG. 2F shows a second polysilicon 262 deposited in all trenches 241, 252, 243, 254, 245. FIG. At least deep trenches 252 and 254 may be formed with an oxide prior to filling with second polysilicon 262 to separate first polysilicon p1 161 from second polysilicon p2 262. . As discussed further below, the second polysilicon 262 forms a standard gate, eg, a top gate or “unshielded” electrode of a split gate semiconductor and a hybrid gate of a hybrid split gate semiconductor device. become.

[0045]Ｇａｏほかにより２００９年１０月２１日に出願された米国特許出願第１２／６０３，０２８号「Ｓｐｌｉｔ Ｇａｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｕｒｖｅｄ Ｇａｔｅ Ｏｘｉｄｅ Ｐｒｏｆｉｌｅ」及びＴｅｒｒｉｌｌほかにより２０１０年８月２６日に出願された米国特許出願第１２／８６９，５５４号「Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓｐｌｉｔ Ｇａｔｅ ＭＩＳ Ｄｅｖｉｃｅｓ」の全体を本明細書に援用するが、これらの特許出願には、スプリットゲート型半導体デバイスの形成に関する追加詳細が示されている。本発明に係る実施形態は、これら参照出願に記載のプロセス及び材料と互換である。   [0045] US patent application Ser. No. 12 / 603,028, “Split Gate Semiconductor device with Curved Gate Oxide Profile” filed Oct. 21, 2009 by Gao et al. And Terrill et al. US patent application Ser. No. 12 / 869,554, “Structures and Methods of Fabrication Split Gate MIS Devices,” is incorporated herein by reference in its entirety for additional details regarding the formation of split gate semiconductor devices. It is shown. Embodiments according to the present invention are compatible with the processes and materials described in these referenced applications.

[0046]図１及び図２Ｆを参照して、トレンチ２５４のポリシリコンｐ２ ２６２は、ゲート、例えばゲート１３０を形成している。トレンチ２５４のポリシリコンｐ１ ２６１は、シールド電極、例えばシールド電極１４０を形成している。トレンチ２４３のポリシリコンｐ２ ２６２は、ハイブリッドゲート、例えばハイブリッドゲート１６０を形成している。トレンチ２５４、２４３間において、バルク及び／又はエピタキシャル材料を含み得る基板２１０の一部は、メサ、例えばメサ１０１を形成している。   [0046] Referring to FIGS. 1 and 2F, polysilicon p2 262 in trench 254 forms a gate, eg, gate 130. The polysilicon p1 261 in the trench 254 forms a shield electrode, for example, a shield electrode 140. The polysilicon p2 262 in the trench 243 forms a hybrid gate, for example, the hybrid gate 160. Between trenches 254, 243, a portion of substrate 210 that may include bulk and / or epitaxial material forms a mesa, eg, mesa 101.

[0047]深いトレンチ２５４の内部及びそれ自体の構造並びにトレンチ２４５の内部及びそれ自体の構造は、ハイブリッドスプリットゲート型半導体デバイスも形成していることを理解されたい。この構成において、スプリットゲートは左側にあり、例えば深いトレンチ２５４のポリシリコンｐ１ ２６１により形成されたシールド電極と、深いトレンチ２５４のポリシリコンｐ２ ２６２により形成されたゲートとを備える。また、ハイブリッドゲートは右側にあり、例えばトレンチ２４５のポリシリコンｐ２ ２６２により形成されている。例えば、トレンチ２４５及び深いトレンチ２５４内部及びそれ自体の構造により形成されたハイブリッドスプリットゲート型半導体デバイスは、図１に示すように、ハイブリッドスプリットゲート型半導体デバイス１００の鏡像として見られる場合がある。   [0047] It should be understood that the internal structure of the deep trench 254 and itself and the internal structure of the trench 245 and itself also form a hybrid split gate semiconductor device. In this configuration, the split gate is on the left side and includes, for example, a shield electrode formed by polysilicon p1 261 in deep trench 254 and a gate formed by polysilicon p2 262 in deep trench 254. The hybrid gate is on the right side, and is formed by, for example, polysilicon p2 262 in the trench 245. For example, a hybrid split gate semiconductor device formed by trench 245 and deep trench 254 and its own structure may be seen as a mirror image of hybrid split gate semiconductor device 100, as shown in FIG.

[0048]トレンチ間の領域をドープすることによって、縦型トレンチ金属酸化物半導体電界効果トランジスタの領域、例えば図１に示すように、ソース領域１７０、１７１、ボディ領域１８０、及びドリフト領域１５０を形成するようにしてもよいことを理解されたい。このようなドープは、トレンチの形成前又は後に行ってもよく、また、処理の異なる段階で行ってもよい。例えば、ボディ領域１８０及びドリフト領域１５０をいずれかのトレンチの形成前にドープする一方、ソース領域１７０、１７１は、トレンチの形成及び充填後にドープしてもよい。本発明に係る実施形態は、ハイブリッドスプリットゲート型半導体デバイスの様々な領域をドープする任意のシーケンス及び／又はプロセスによく適合している。   [0048] Doping the regions between the trenches forms regions of the vertical trench metal oxide semiconductor field effect transistor, eg, source regions 170, 171, body region 180, and drift region 150, as shown in FIG. It should be understood that this may be done. Such doping may be performed before or after formation of the trench, and may be performed at different stages of processing. For example, the body region 180 and the drift region 150 may be doped before any trench formation, while the source regions 170, 171 may be doped after the trench formation and filling. Embodiments in accordance with the present invention are well suited to any sequence and / or process for doping various regions of a hybrid split gate semiconductor device.

[0049]本発明に係る実施形態は、ハイブリッドスプリットゲート型半導体デバイスのシステム及び方法を提供する。加えて、本発明に係る実施形態は、より微細なゲートピッチ寸法で性能を向上させたハイブリッドスプリットゲート型半導体デバイスのシステム及び方法を提供する。さらには、本発明に係る実施形態は、集積回路の設計、製造、及び試験の既存のシステム及び方法と互換性があり、相互補完的な関係にあるハイブリッドスプリットゲート型半導体デバイスのシステム及び方法を提供する。   [0049] Embodiments in accordance with the present invention provide systems and methods for hybrid split gate semiconductor devices. In addition, embodiments according to the present invention provide systems and methods for hybrid split gate semiconductor devices with improved performance at finer gate pitch dimensions. Furthermore, embodiments according to the present invention provide systems and methods for hybrid split gate semiconductor devices that are compatible and complementary to existing systems and methods for integrated circuit design, manufacturing, and testing. provide.

[0050]以上、種々実施形態を説明した。本発明は、特定の実施形態において説明したが、そのような実施形態に限定されるものと解釈すべきではなく、以下の特許請求の範囲に従うものと解釈すべきであることを理解されたい。   [0050] Various embodiments have been described above. While the invention has been described in certain embodiments, it should be understood that it is not to be construed as limited to such embodiments, but is to be construed in accordance with the following claims.

[0051]本明細書に記載の要素、部品、ステップは、すべて含むのが好ましい。当業者には自明の通り、これら要素、部品、ステップのいずれも、他の要素、部品、ステップで置き換えてもよいし、すべて削除してもよいことを理解されたい。   [0051] All elements, parts, and steps described herein are preferably included. As will be appreciated by those skilled in the art, it should be understood that any of these elements, parts, or steps may be replaced with other elements, parts, or steps, or may all be deleted.

＜概念＞
本明細書は、少なくとも以下の概念を提示する。 <Concept>
This specification presents at least the following concepts.

概念１．垂直チャネル領域と、
上記垂直チャネル領域の第１の側で第１の深さにあるゲートと、
上記垂直チャネル領域の上記第１の側で第２の深さにあるシールド電極と、
上記垂直チャネル領域の第２の側で上記第１の深さにあるハイブリッドゲートと、を備え、
上記垂直チャネル領域の上記第２の側で上記ハイブリッドゲートの下方の領域には、如何なる電極も存在しない、半導体デバイス。 Concept 1. A vertical channel region;
A gate at a first depth on a first side of the vertical channel region;
A shield electrode at a second depth on the first side of the vertical channel region;
A hybrid gate at the first depth on the second side of the vertical channel region,
A semiconductor device wherein no electrode is present in the region below the hybrid gate on the second side of the vertical channel region.

概念２．上記ゲート、上記シールド電極、及び上記ハイブリッドゲートがポリシリコンを含む、概念１に記載の半導体デバイス。   Concept 2. The semiconductor device of Concept 1, wherein the gate, the shield electrode, and the hybrid gate comprise polysilicon.

概念３．上記ゲート及び上記ハイブリッドゲートが電気的に結合された、概念１又は２に記載の半導体デバイス。   Concept 3. 3. The semiconductor device according to concept 1 or 2, wherein the gate and the hybrid gate are electrically coupled.

概念４．上記ゲート及び上記シールド電極が、酸化物によって物理的に分離された、概念１〜３のいずれか一項に記載の半導体デバイス。   Concept 4. The semiconductor device according to any one of concepts 1 to 3, wherein the gate and the shield electrode are physically separated by an oxide.

概念５．上記シールド電極及び上記ハイブリッドゲートが、上記垂直チャネル領域によって物理的に分離された、概念１〜４のいずれか一項に記載の半導体デバイス。   Concept 5. The semiconductor device according to any one of concepts 1 to 4, wherein the shield electrode and the hybrid gate are physically separated by the vertical channel region.

概念６．上記シールド電極に結合されたソース電極をさらに備えた、概念１〜５のいずれか一項に記載の半導体デバイス。   Concept 6. The semiconductor device according to any one of concepts 1 to 5, further comprising a source electrode coupled to the shield electrode.

概念７．トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、概念１〜６のいずれか一項に記載の半導体デバイス。   Concept 7. 7. The semiconductor device according to any one of concepts 1-6, comprising a trench metal oxide semiconductor field effect transistor (MOSFET) device.

概念８．半導体基板の表面直下に配設された第１の細長構造であって、
上記表面の下方の第１の深さにあるゲート構造と、
上記表面の下方の第２の深さにあるシールド電極構造と、を備えた、第１の細長構造と、
上記表面直下に形成され、上記第１の深さにハイブリッドゲート構造を具備した第２の細長構造と、を備え、
上記第２の細長構造には、別の電極が存在しない、構造。 Concept 8. A first elongated structure disposed directly under the surface of the semiconductor substrate,
A gate structure at a first depth below the surface;
A first elongated structure comprising: a shield electrode structure at a second depth below the surface;
A second elongated structure formed immediately below the surface and having a hybrid gate structure at the first depth;
The second elongated structure has a structure in which no other electrode exists.

概念９．上記第１及び第２の細長構造が平行である、概念８に記載の構造。   Concept 9. 9. The structure of concept 8, wherein the first and second elongated structures are parallel.

概念１０．上記ゲート構造及び上記ハイブリッドゲート構造が電気的に結合された、概念８又は９に記載の構造。   Concept 10. 10. The structure according to concept 8 or 9, wherein the gate structure and the hybrid gate structure are electrically coupled.

概念１１．上記ゲート構造及び上記シールド電極構造が、酸化物によって物理的に分離された、概念８〜１０のいずれか一項に記載の構造。   Concept 11. The structure according to any one of concepts 8 to 10, wherein the gate structure and the shield electrode structure are physically separated by an oxide.

概念１２．上記半導体基板のドープによって、上記第１及び第２の細長構造間にボディ領域を形成した、概念８〜１１のいずれか一項に記載の構造。   Concept 12. The structure according to any one of concepts 8 to 11, wherein a body region is formed between the first and second elongated structures by doping the semiconductor substrate.

概念１３．上記半導体基板が、ソース領域及びドリフト領域をさらに備えた、概念８〜１２のいずれか一項に記載の構造。   Concept 13. The structure according to any one of Concepts 8 to 12, wherein the semiconductor substrate further comprises a source region and a drift region.

概念１４．トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、概念８〜１３のいずれか一項に記載の構造。   Concept 14. 14. The structure according to any one of concepts 8 to 13, comprising a trench power metal oxide semiconductor field effect transistor (MOSFET) device.

概念１５．半導体基板に第１の深さまで形成された第１複数の第１のトレンチと、
上記半導体基板に第２の深さまで形成された第２複数の第２のトレンチと、を備え、
上記第１のトレンチが上記第２のトレンチと平行であり、
さらに、上記第１のトレンチが上記第２のトレンチと交互になっている、構造。 Concept 15. A first plurality of first trenches formed in the semiconductor substrate to a first depth;
A second plurality of second trenches formed in the semiconductor substrate to a second depth;
The first trench is parallel to the second trench;
Further, the structure wherein the first trenches alternate with the second trenches.

概念１６．上記第１のトレンチが、第１のポリシリコンと、当該第１のポリシリコンの上の第２のポリシリコンとを含む第１の材料で充填された、概念１５に記載の構造。   Concept 16. 16. The structure of concept 15, wherein the first trench is filled with a first material that includes a first polysilicon and a second polysilicon over the first polysilicon.

概念１７．上記第２のトレンチが、上記第２のポリシリコンを含む第２の材料で充填された、概念１５又は１６に記載の構造。   Concept 17. A structure according to concepts 15 or 16, wherein the second trench is filled with a second material comprising the second polysilicon.

概念１８．上記第１の材料が、上記第１のポリシリコンを上記第２のポリシリコンから分離する酸化物を含む、概念１６に記載の構造。   Concept 18. 17. The structure of concept 16, wherein the first material comprises an oxide that separates the first polysilicon from the second polysilicon.

概念１９．上記半導体基板のドープによって、上記第１及び第２のトレンチ間に第３複数のボディ領域を形成した、概念１５〜１８のいずれか一項に記載の構造。   Concept 19. The structure according to any one of concepts 15 to 18, wherein a third plurality of body regions are formed between the first and second trenches by doping the semiconductor substrate.

概念２０．トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、概念１５〜１９のいずれか一項に記載の構造。   Concept 20. 20. The structure according to any one of concepts 15-19, comprising a trench power metal oxide semiconductor field effect transistor (MOSFET) device.

Claims (20)

垂直チャネル領域と、
前記垂直チャネル領域の第１の側で第１の深さにあるゲートと、
前記垂直チャネル領域の前記第１の側で第２の深さにあるシールド電極と、
前記垂直チャネル領域の第２の側で前記第１の深さにあるハイブリッドゲートと、を備え、
前記垂直チャネル領域の前記第２の側で前記ハイブリッドゲートの下方の領域には、如何なる電極も存在しない、半導体デバイス。 A vertical channel region;
A gate at a first depth on a first side of the vertical channel region;
A shield electrode at a second depth on the first side of the vertical channel region;
A hybrid gate at the first depth on a second side of the vertical channel region;
A semiconductor device, wherein no electrode is present in a region below the hybrid gate on the second side of the vertical channel region. 前記ゲート、前記シールド電極、及び前記ハイブリッドゲートがポリシリコンを含む、請求項１に記載の半導体デバイス。   The semiconductor device of claim 1, wherein the gate, the shield electrode, and the hybrid gate comprise polysilicon. 前記ゲート及び前記ハイブリッドゲートが電気的に結合された、請求項１に記載の半導体デバイス。   The semiconductor device of claim 1, wherein the gate and the hybrid gate are electrically coupled. 前記ゲート及び前記シールド電極が、酸化物によって物理的に分離された、請求項１に記載の半導体デバイス。   The semiconductor device of claim 1, wherein the gate and the shield electrode are physically separated by an oxide. 前記シールド電極及び前記ハイブリッドゲートが、前記垂直チャネル領域によって物理的に分離された、請求項１に記載の半導体デバイス。   The semiconductor device of claim 1, wherein the shield electrode and the hybrid gate are physically separated by the vertical channel region. 前記シールド電極に結合されたソース電極をさらに備えた、請求項１に記載の半導体デバイス。   The semiconductor device of claim 1, further comprising a source electrode coupled to the shield electrode. トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項１に記載の半導体デバイス。   The semiconductor device of claim 1, comprising a trench metal oxide semiconductor field effect transistor (MOSFET) device. 半導体基板の表面直下に配設された第１の細長構造であって、
前記表面の下方の第１の深さにあるゲート構造と、
前記表面の下方の第２の深さにあるシールド電極構造と、を備えた、第１の細長構造と、
前記表面直下に形成され、前記第１の深さにハイブリッドゲート構造を具備した第２の細長構造と、を備え、
前記第２の細長構造には、別の電極が存在しない、構造。 A first elongated structure disposed directly under the surface of the semiconductor substrate,
A gate structure at a first depth below the surface;
A first elongated structure comprising: a shield electrode structure at a second depth below the surface;
A second elongated structure formed immediately below the surface and having a hybrid gate structure at the first depth;
The second elongated structure has a structure in which no other electrode exists. 前記第１及び第２の細長構造が平行である、請求項８に記載の構造。   9. The structure of claim 8, wherein the first and second elongated structures are parallel. 前記ゲート構造及び前記ハイブリッドゲート構造が電気的に結合された、請求項８に記載の構造。   9. The structure of claim 8, wherein the gate structure and the hybrid gate structure are electrically coupled. 前記ゲート構造及び前記シールド電極構造が、酸化物によって物理的に分離された、請求項８に記載の構造。   9. The structure of claim 8, wherein the gate structure and the shield electrode structure are physically separated by an oxide. 前記半導体基板がドープされて、前記第１及び第２の細長構造間にボディ領域を形成した、請求項８に記載の構造。   The structure of claim 8, wherein the semiconductor substrate is doped to form a body region between the first and second elongated structures. 前記半導体基板が、ソース領域及びドリフト領域をさらに備えた、請求項８に記載の構造。   The structure of claim 8, wherein the semiconductor substrate further comprises a source region and a drift region. トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項８に記載の構造。   9. The structure of claim 8, comprising a trench power metal oxide semiconductor field effect transistor (MOSFET) device. 半導体基板に第１の深さまで形成された第１複数の第１のトレンチと、
前記半導体基板に第２の深さまで形成された第２複数の第２のトレンチと、を備え、
前記第１のトレンチが前記第２のトレンチと平行であり、
さらに、前記第１のトレンチが前記第２のトレンチと交互になっている、構造。 A first plurality of first trenches formed in the semiconductor substrate to a first depth;
A second plurality of second trenches formed in the semiconductor substrate to a second depth;
The first trench is parallel to the second trench;
Further, the structure wherein the first trenches alternate with the second trenches. 前記第１のトレンチが、第１のポリシリコンと、当該第１のポリシリコンの上の第２のポリシリコンとを含む第１の材料で充填された、請求項１５に記載の構造。   16. The structure of claim 15, wherein the first trench is filled with a first material that includes a first polysilicon and a second polysilicon over the first polysilicon. 前記第２のトレンチが、前記第２のポリシリコンを含む第２の材料で充填された、請求項１６に記載の構造。   The structure of claim 16, wherein the second trench is filled with a second material comprising the second polysilicon. 前記第１の材料が、前記第１のポリシリコンを前記第２のポリシリコンから分離する酸化物を含む、請求項１６に記載の構造。   The structure of claim 16, wherein the first material comprises an oxide that separates the first polysilicon from the second polysilicon. 前記半導体基板がドープされて、前記第１及び第２のトレンチ間に第３複数のボディ領域を形成した、請求項１５に記載の構造。   The structure of claim 15, wherein the semiconductor substrate is doped to form a third plurality of body regions between the first and second trenches. トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項１５に記載の構造。   The structure of claim 15 comprising a trench power metal oxide semiconductor field effect transistor (MOSFET) device.
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