JP2015230971A - Method for forming laminated wafer - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000003475 lamination Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 155
- 239000004065 semiconductor Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000006664 bond formation reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
Description
本発明は、複数のウェーハを貼り合わせた積層ウェーハの形成方法に関する。 The present invention relates to a method for forming a laminated wafer in which a plurality of wafers are bonded together.
半導体デバイスの製造プロセスにおいては、半導体ウェーハの表面にストリートと呼ばれる分割予定ラインによって区画された各領域にＩＣやＬＳＩ等のデバイスが形成される。そして、分割予定ラインに沿って半導体ウェーハをチップに分割することで、個々の半導体デバイスが製造される。このようにして製造された半導体デバイスは各種電子機器に広く利用されている。 In the manufacturing process of semiconductor devices, devices such as ICs and LSIs are formed in each region partitioned by dividing lines called streets on the surface of a semiconductor wafer. Then, individual semiconductor devices are manufactured by dividing the semiconductor wafer into chips along the division line. Semiconductor devices manufactured in this way are widely used in various electronic devices.
近年、電子機器の小型化・薄型化及び高性能化を図るため、半導体デバイスを複数個積層して構成した積層型半導体デバイスが実用化されている。このような積層型半導体デバイスは、例えばそれぞれ異なるデバイスが形成された複数のウェーハを積層した積層ウェーハを所定の厚みに薄化した後、切削装置等により分割することで製造される。 In recent years, in order to reduce the size, thickness and performance of electronic devices, stacked semiconductor devices in which a plurality of semiconductor devices are stacked have been put into practical use. Such a laminated semiconductor device is manufactured, for example, by thinning a laminated wafer obtained by laminating a plurality of wafers on which different devices are formed to a predetermined thickness and then dividing the wafer by a cutting device or the like.
積層型半導体デバイスの薄型化、高性能化を達成するためには、積層ウェーハの表面粗さをより平坦に、例えば０．１μｍ以下に抑えたいという要望がある。 In order to achieve thinning and high performance of the stacked semiconductor device, there is a demand for the surface roughness of the stacked wafer to be flatter, for example, 0.1 μm or less.
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、より平坦な積層ウェーハを形成可能な積層ウェーハの形成方法を提供することである。 This invention is made | formed in view of such a point, The place made into the objective is providing the formation method of the laminated wafer which can form a flatter laminated wafer.
本発明によると、積層ウェーハの形成方法であって、均一厚みを有する第一ウェーハの表面に第二ウェーハの表面を貼着し、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、該貼り合わせウェーハ形成ステップを実施した後、該貼り合わせウェーハの該第一ウェーハ側をチャックテーブルで保持する第一ウェーハ側保持ステップと、該第一ウェーハ側保持ステップを実施した後、該チャックテーブルに保持された該貼り合わせウェーハの該第二ウェーハを研削して所定の厚みへと薄化するとともに平坦化する第二ウェーハ研削ステップと、該第二ウェーハ研削ステップを実施した後、該貼り合わせウェーハの該第二ウェーハ側をチャックテーブルで保持する第二ウェーハ側保持ステップと、該第二ウェーハ側保持ステップを実施した後、該チャックテーブルに保持された該貼り合わせウェーハの該第一ウェーハを研削して所定の厚みへと薄化するとともに平坦化する第一ウェーハ研削ステップと、を備えたことを特徴とする積層ウェーハの形成方法が提供される。 According to the present invention, there is provided a method for forming a laminated wafer, wherein a bonded wafer forming step of bonding a surface of a second wafer to a surface of a first wafer having a uniform thickness to form a bonded wafer, and the bonding After performing the wafer forming step, the first wafer side holding step for holding the first wafer side of the bonded wafer with the chuck table, and the first wafer side holding step are performed, and then held on the chuck table. The second wafer of the bonded wafer is ground and thinned to a predetermined thickness and flattened, and after the second wafer grinding step, the bonded wafer is A second wafer side holding step for holding the second wafer side by a chuck table, and the second wafer side holding step; And a first wafer grinding step of grinding and flattening the first wafer of the bonded wafer held on the chuck table to a predetermined thickness and performing flattening. A method for forming a laminated wafer is provided.
好ましくは、積層ウェーハの形成方法は、該第一ウェーハ研削ステップを実施した後、第三ウェーハの表面を該貼り合わせウェーハに貼り合わせ三層ウェーハを形成する第三ウェーハ貼り合わせステップと、該第三ウェーハ貼り合わせステップを実施した後、該第一ウェーハの研削された裏面をチャックテーブルで保持し、第三ウェーハの裏面を露出させる第三ウェーハ露出ステップと、該第三ウェーハ露出ステップを実施した後、露出する該第三ウェーハの裏面を研削して所定の厚みへと薄化するとともに平坦化する第三ウェーハ研削ステップと、を更に備えている。 Preferably, the method for forming a laminated wafer includes a third wafer bonding step of forming a three-layer wafer by bonding the surface of the third wafer to the bonded wafer after performing the first wafer grinding step, After performing the three-wafer bonding step, the third wafer exposing step for holding the ground back surface of the first wafer with a chuck table and exposing the back surface of the third wafer and the third wafer exposing step were performed. And a third wafer grinding step of grinding and flattening the exposed back surface of the third wafer to a predetermined thickness.
本発明の積層ウェーハの形成方法では、均一厚みを有する第一ウェーハに第二ウェーハを貼り合わせた後、均一厚みを有する第一ウェーハ側をチャックテーブルで保持した状態で第二ウェーハを研削して平坦化する。第二ウェーハは第一ウェーハに倣って平坦化できるため、より平坦な積層ウェーハを形成することができる。 In the method for forming a laminated wafer according to the present invention, after the second wafer is bonded to the first wafer having a uniform thickness, the second wafer is ground while the first wafer side having the uniform thickness is held by the chuck table. Flatten. Since the second wafer can be planarized following the first wafer, a flatter laminated wafer can be formed.
以下、本発明の実施形態を図面を参照して詳細に説明する。図１を参照すると、第一ウェーハの表面側斜視図が示されている。第一ウェーハ１１は厚さが均一のシリコンウェーハからなっており、表面１１ａに複数の分割予定ライン１３が格子状に形成されているとともに、複数の分割予定ライン１３によって区画された各領域にＩＣ、ＬＳＩ等のデバイス１５が形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Referring to FIG. 1, a front side perspective view of a first wafer is shown. The first wafer 11 is made of a silicon wafer having a uniform thickness, and a plurality of division lines 13 are formed in a lattice pattern on the surface 11a, and an IC is formed in each region partitioned by the plurality of division lines 13. A device 15 such as an LSI is formed.
このように構成された第一ウェーハ１１は、デバイス１５が形成されているデバイス領域１７と、デバイス領域１７を囲繞する外周余剰領域１９をその表面に備えている。第一ウェーハ１１の外周部には円弧状の面取り部１１ｅが形成されている。２１はシリコンウェーハの結晶方位を示すマークとしてのノッチである。 The first wafer 11 configured as described above includes a device region 17 in which the device 15 is formed and an outer peripheral surplus region 19 surrounding the device region 17 on its surface. An arc-shaped chamfered portion 11 e is formed on the outer peripheral portion of the first wafer 11. Reference numeral 21 denotes a notch as a mark indicating the crystal orientation of the silicon wafer.
本発明の積層ウェーハの形成方法では、まず図２に示すように、均一厚みを有する第一ウェーハ１１の表面１１ａに第二ウェーハ１１Ａの表面１１ａを貼着し、貼り合わせウェーハ１２を形成する貼り合わせウェーハ形成ステップを実施する。 In the method for forming a laminated wafer according to the present invention, first, as shown in FIG. 2, the surface 11a of the second wafer 11A is bonded to the surface 11a of the first wafer 11 having a uniform thickness, and the bonded wafer 12 is formed. A bonded wafer forming step is performed.
第二ウェーハ１１Ａは第一ウェーハ１１と同一の直径を有し、第一ウェーハ１１と同一のパターニングで同一位置にデバイス１５が形成されている。しかし、第二ウェーハ１１Ａのデバイス１５は第一ウェーハ１１のデバイス１５と必ずしも同一のデバイスではなく、異なるデバイスである場合もある。 The second wafer 11 </ b> A has the same diameter as the first wafer 11, and the device 15 is formed at the same position by the same patterning as the first wafer 11. However, the device 15 of the second wafer 11A is not necessarily the same device as the device 15 of the first wafer 11, and may be a different device.
この貼り合わせウェーハ形成ステップでは、接着剤を使用せずにウェーハ同士を直接接合するウェーハ直接接合技術を使用して、第一ウェーハ１１の表面１１ａに第二ウェーハ１１Ａの表面１１ａを貼着する。 In this bonded wafer forming step, the surface 11a of the second wafer 11A is bonded to the surface 11a of the first wafer 11 using a wafer direct bonding technique that directly bonds the wafers without using an adhesive.
このウェーハ直接接合技術では、第一ウェーハ１１の表面１１ａと第二ウェーハ１１Ａの表面１１ａが数ｎｍ以下のレベルで平坦であること、即ち鏡面加工されていることが必要となる。 This direct wafer bonding technique requires that the surface 11a of the first wafer 11 and the surface 11a of the second wafer 11A be flat at a level of several nanometers or less, that is, mirror-finished.
まず始めに、酸等の化学薬品と純水を用いて第一及び第二ウェーハの洗浄と表面処理を実施する。この処理により第一及び第二ウェーハの表面を僅かに酸化させて薄い酸化膜（ＳｉＯ２）を形成し、同時に表面に多数の水酸基を付着させる。このように処理した表面は、水が非常によくなじみ表面に広がる性質、即ち親水性を示すことから、この処理のことを親水化処理という。 First, cleaning and surface treatment of the first and second wafers are performed using a chemical such as acid and pure water. By this treatment, the surfaces of the first and second wafers are slightly oxidized to form a thin oxide film (SiO 2 ), and at the same time, many hydroxyl groups are attached to the surface. Since the surface treated in this way exhibits the property that water is very well-fitted and spreads over the surface, that is, hydrophilicity, this treatment is called hydrophilic treatment.
次に、親水化処理した第一及び第二ウェーハの表面同士を重ね合わせて直接接合する。重ね合わせた第一及び第二ウェーハの一部を軽く押さえて接触させてやると接合部が形成され、接合部がウェーハ全面に広がっていく。 Next, the surfaces of the hydrophilized first and second wafers are overlapped and directly bonded. When a part of the superimposed first and second wafers is lightly pressed and brought into contact with each other, a bonded part is formed, and the bonded part spreads over the entire surface of the wafer.
この現象は、ウェーハの表面同士がお互いに引き付けあう力（表面間引力）により自動的に接合が形成されていくもので、シリコンウェーハのように非常に平滑に表面が研磨されている場合のみ観察される。このような自動的な接合の形成はウェーハ直接接合の大きな特徴となっており、殆ど無加圧での接合が可能である。 This phenomenon is caused by the fact that the bonding is automatically formed by the force that attracts the wafer surfaces to each other (attractive force between the surfaces), and is observed only when the surface is polished very smoothly like a silicon wafer. Is done. Such automatic bonding formation is a major feature of direct wafer bonding, and bonding with almost no pressure is possible.
貼り合わせウェーハ形成ステップを実施した後、図３に示すように、貼り合わせウェーハ１２の第一ウェーハ１１側を研削装置のチャックテーブル１４で保持する第一ウェーハ側保持ステップを実施する。第一ウェーハ側保持ステップでは、均一厚みを有する第一ウェーハ１１の裏面１１ｂをチャックテーブル１４で直接保持する。 After performing the bonded wafer forming step, as shown in FIG. 3, the first wafer side holding step for holding the first wafer 11 side of the bonded wafer 12 by the chuck table 14 of the grinding apparatus is performed. In the first wafer side holding step, the back surface 11 b of the first wafer 11 having a uniform thickness is directly held by the chuck table 14.
この第一ウェーハ側保持ステップを実施する前に、予め研削ホイールでチャックテーブル１４の保持面をセルフグラインドしてチャックテーブル１４の保持面と研削砥石の研削面とを平行出ししておく。 Before carrying out the first wafer side holding step, the holding surface of the chuck table 14 is self-ground with a grinding wheel in advance so that the holding surface of the chuck table 14 and the grinding surface of the grinding wheel are parallelized.
第一ウェーハ側保持ステップを実施した後、図４に示すように、チャックテーブル１４に保持された貼り合わせウェーハ１２の第二ウェーハ１１Ａの裏面１１ｂを研削して、第二ウェーハ１１Ａを所定の厚みへと薄化するとともに平坦化する第二ウェーハ研削ステップを実施する。 After performing the first wafer side holding step, as shown in FIG. 4, the back surface 11b of the second wafer 11A of the bonded wafer 12 held on the chuck table 14 is ground, so that the second wafer 11A has a predetermined thickness. A second wafer grinding step is performed that thins and flattens.
図４において、研削ユニット１６は、モータにより回転駆動されるスピンドル１８と、スピンドル１８の先端に固定されたホイールマウント２０と、ホイールマウント２０に着脱可能に装着された研削ホイール２２とを含んでいる。研削ホイール２２は、環状のホイール基台２４と、ホイール基台２４の下面外周部に環状に固着された複数の研削砥石２６とから構成される。 4, the grinding unit 16 includes a spindle 18 that is rotationally driven by a motor, a wheel mount 20 that is fixed to the tip of the spindle 18, and a grinding wheel 22 that is detachably attached to the wheel mount 20. . The grinding wheel 22 includes an annular wheel base 24 and a plurality of grinding wheels 26 that are annularly fixed to the outer periphery of the lower surface of the wheel base 24.
この第二ウェーハ研削ステップでは、貼り合わせウェーハ１２を保持したチャックテーブル１４を矢印ａで示す方向に例えば３００ｒｐｍで回転しつつ、研削ホイール２２を矢印ｂで示す方向に例えば６０００ｒｐｍで回転させるとともに、図示しない研削ユニット送り機構を駆動して研削ホイール２２の研削砥石２６を貼り合わせウェーハ１２の第二ウェーハ１１Ａの裏面１１ｂに接触させる。 In this second wafer grinding step, the chuck table 14 holding the bonded wafer 12 is rotated in the direction indicated by the arrow a at 300 rpm, for example, while the grinding wheel 22 is rotated in the direction indicated by the arrow b at 6000 rpm, for example. The grinding unit feeding mechanism is driven to bring the grinding wheel 26 of the grinding wheel 22 into contact with the back surface 11b of the second wafer 11A of the bonded wafer 12.
そして、研削ホイール２２を所定の研削送り速度で所定量研削送りすることにより、第二ウェーハ１１Ａの裏面１１ｂを研削して第二ウェーハ１１Ａを薄化するとともに平坦化する。 Then, by feeding the grinding wheel 22 by a predetermined amount at a predetermined grinding feed speed, the back surface 11b of the second wafer 11A is ground to make the second wafer 11A thinner and flattened.
第二ウェーハ研削ステップを実施した後、図５に示すように、貼り合わせウェーハ１２を反転し、貼り合わせウェーハ１２の研削された第二ウェーハ１２Ａ側をチャックテーブル１４で保持する第二ウェーハ側保持ステップを実施する。 After performing the second wafer grinding step, as shown in FIG. 5, the bonded wafer 12 is inverted, and the second wafer 12 </ b> A side of the bonded wafer 12 that is ground is held by the chuck table 14. Perform the steps.
第二ウェーハ側保持ステップを実施した後、図６に示すように、チャックテーブル１４に保持された貼り合わせウェーハ１２の第一ウェーハ１１の裏面１１ｂを研削して所定の厚みへと薄化するとともに平坦化する第一ウェーハ研削ステップを実施する。この第一ウェーハ研削ステップの研削条件は、図４を参照して説明した第二ウェーハ研削ステップの研削条件と同様である。 After performing the second wafer side holding step, as shown in FIG. 6, the back surface 11b of the first wafer 11 of the bonded wafer 12 held by the chuck table 14 is ground and thinned to a predetermined thickness. Perform a first wafer grinding step to planarize. The grinding conditions of the first wafer grinding step are the same as the grinding conditions of the second wafer grinding step described with reference to FIG.
第一ウェーハ研削ステップを実施した後、図７に示すように、第三ウェーハ１１Ｂの裏面１１ｂを例えば作業テーブル上に載置して、第三ウェーハ１１Ｂの表面１１ａを薄化された貼り合わせウェーハ１２の第二ウェーハ１１Ａの裏面１１ｂに貼り合わせて（接合して）、三層ウェーハを形成する第三ウェーハ貼り合わせステップを実施する。 After performing the first wafer grinding step, as shown in FIG. 7, a bonded wafer in which the back surface 11b of the third wafer 11B is placed on a work table, for example, and the front surface 11a of the third wafer 11B is thinned. A third wafer bonding step for forming a three-layer wafer is performed by bonding (bonding) to the back surface 11b of the 12 second wafers 11A.
この第三ウェーハ貼り合わせステップは、上述したウェーハ直接接合技術を使用して実施する。尚、第三ウェーハ貼り合わせステップは、第三ウェーハ１１Ｂの表面１１ａを薄化された貼り合わせウェーハ１２の第一ウェーハ１１の裏面１１ｂに貼り合わせるようにしても良い。 This third wafer bonding step is performed using the wafer direct bonding technique described above. In the third wafer bonding step, the front surface 11a of the third wafer 11B may be bonded to the back surface 11b of the first wafer 11 of the thinned bonded wafer 12.
第三ウェーハ貼り合わせステップを実施した後、図８に示すように、第一ウェーハ１１の裏面１１ｂを研削装置のチャックテーブル１４で保持し、第三ウェーハ１１Ｂの裏面１１ｂを露出させる第三ウェーハ露出ステップを実施する。 After performing the third wafer bonding step, as shown in FIG. 8, the third wafer exposure is performed such that the back surface 11b of the first wafer 11 is held by the chuck table 14 of the grinding apparatus and the back surface 11b of the third wafer 11B is exposed. Perform the steps.
第三ウェーハ露出ステップを実施した後、図９に示したように、露出する第三ウェーハ１１Ｂの裏面１１ｂを研削ホイール２２で研削して所定の厚みへと薄化するとともに平坦化する第三ウェーハ研削ステップを実施する。この第三ウェーハ研削ステップの研削条件は、図４を参照して説明した第二ウェーハ研削ステップの研削条件と同様である。 After performing the third wafer exposure step, as shown in FIG. 9, the exposed rear surface 11 b of the third wafer 11 </ b> B is ground by the grinding wheel 22 to be thinned to a predetermined thickness and flattened. Perform a grinding step. The grinding conditions of the third wafer grinding step are the same as the grinding conditions of the second wafer grinding step described with reference to FIG.
第三ウェーハ研削ステップを実施すると、ウェーハ直接接合技術で接合され、更に研削ステップで研削されて所定の厚みへと薄化されて平坦化された図１０に示すような第一ウェーハ１１、第二ウェーハ１１Ａ及び第三ウェーハ１１Ｂとからなる積層ウェーハ３０を形成することができる。 When the third wafer grinding step is performed, the first wafer 11 and the second wafer 11 shown in FIG. 10 are bonded by the wafer direct bonding technique, ground by the grinding step, thinned to a predetermined thickness, and flattened. A laminated wafer 30 composed of the wafer 11A and the third wafer 11B can be formed.
１１ 第一ウェーハ
１１Ａ 第二ウェーハ
１１Ｂ 第三ウェーハ
１１ａ 表面
１１ｂ 裏面
１２ 貼り合わせウェーハ
１４ チャックテーブル
１５ デバイス
１６ 研削ユニット
２２ 研削ホイール
２６ 研削砥石
３０ 積層ウェーハ
11 First wafer 11A Second wafer 11B Third wafer 11a Front surface 11b Back surface 12 Bonded wafer 14 Chuck table 15 Device 16 Grinding unit 22 Grinding wheel 26 Grinding wheel 30 Multilayer wafer
Claims (2)
均一厚みを有する第一ウェーハの表面に第二ウェーハの表面を貼着し、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、
該貼り合わせウェーハ形成ステップを実施した後、該貼り合わせウェーハの該第一ウェーハ側をチャックテーブルで保持する第一ウェーハ側保持ステップと、
該第一ウェーハ側保持ステップを実施した後、該チャックテーブルに保持された該貼り合わせウェーハの該第二ウェーハを研削して所定の厚みへと薄化するとともに平坦化する第二ウェーハ研削ステップと、
該第二ウェーハ研削ステップを実施した後、該貼り合わせウェーハの該第二ウェーハ側をチャックテーブルで保持する第二ウェーハ側保持ステップと、
該第二ウェーハ側保持ステップを実施した後、該チャックテーブルに保持された該貼り合わせウェーハの該第一ウェーハを研削して所定の厚みへと薄化するとともに平坦化する第一ウェーハ研削ステップと、
を備えたことを特徴とする積層ウェーハの形成方法。 A method for forming a laminated wafer comprising:
A bonded wafer forming step of bonding the surface of the second wafer to the surface of the first wafer having a uniform thickness and forming a bonded wafer;
After performing the bonded wafer forming step, a first wafer side holding step for holding the first wafer side of the bonded wafer with a chuck table;
A second wafer grinding step of performing the first wafer side holding step and then grinding the second wafer of the bonded wafer held on the chuck table to a predetermined thickness and flattening the ground wafer; ,
After performing the second wafer grinding step, a second wafer side holding step of holding the second wafer side of the bonded wafer with a chuck table;
A first wafer grinding step in which, after performing the second wafer side holding step, the first wafer of the bonded wafer held on the chuck table is ground to a predetermined thickness and flattened; ,
A method for forming a laminated wafer, comprising:
該第三ウェーハ貼り合わせステップを実施した後、該第一ウェーハの研削された裏面をチャックテーブルで保持し、第三ウェーハの裏面を露出させる第三ウェーハ露出ステップと、
該第三ウェーハ露出ステップを実施した後、露出する該第三ウェーハの裏面を研削して所定の厚みへと薄化するとともに平坦化する第三ウェーハ研削ステップと、
を更に備えた請求項１記載の積層ウェーハの形成方法。 A third wafer bonding step for forming a three-layer wafer by bonding the surface of the third wafer to the bonded wafer after performing the first wafer grinding step;
After performing the third wafer bonding step, a third wafer exposure step of holding the ground back surface of the first wafer with a chuck table and exposing the back surface of the third wafer;
After performing the third wafer exposing step, a third wafer grinding step of grinding and flattening the exposed back surface of the third wafer to a predetermined thickness;
The method for forming a laminated wafer according to claim 1, further comprising:
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014116611A JP2015230971A (en) | 2014-06-05 | 2014-06-05 | Method for forming laminated wafer |
| TW104113395A TW201546892A (en) | 2014-06-05 | 2015-04-27 | Method of forming laminated wafer |
| KR1020150072727A KR20150140218A (en) | 2014-06-05 | 2015-05-26 | Method for forming stacked wafer |
| CN201510299682.5A CN105304574A (en) | 2014-06-05 | 2015-06-03 | Forming method of laminated chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014116611A JP2015230971A (en) | 2014-06-05 | 2014-06-05 | Method for forming laminated wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015230971A true JP2015230971A (en) | 2015-12-21 |
Family
ID=54887610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014116611A Pending JP2015230971A (en) | 2014-06-05 | 2014-06-05 | Method for forming laminated wafer |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2015230971A (en) |
| KR (1) | KR20150140218A (en) |
| CN (1) | CN105304574A (en) |
| TW (1) | TW201546892A (en) |
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|---|---|
| KR20150140218A (en) | 2015-12-15 |
| CN105304574A (en) | 2016-02-03 |
| TW201546892A (en) | 2015-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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