JP2015228702A - Voltage-controlled oscillator with single-end capacitance reduced - Google Patents

Voltage-controlled oscillator with single-end capacitance reduced Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a radio communication circuit and the like comprising a voltage-controlled oscillator (VCO) with single-end capacitance reduced.SOLUTION: In one embodiment, a VCO may include a transformer, a capacitor bank, and a gain stage. The transformer may include a primary inductor and a secondary inductor, and the secondary inductor may be inductively coupled with the primary inductor. The capacitor bank may be coupled with the secondary inductor, and may provide majority of the total capacitance of the VCO. The gain stage may be configured to be coupled with the primary inductor, to receive a supply signal, to drive differential current at the primary inductor, and to cause an output signal having a frequency equal to the resonant frequency of the VCO over the secondary inductor.

Description

本開示の実施形態は、概して、電子回路に関し、特に、電圧制御発振器に関する。   Embodiments of the present disclosure relate generally to electronic circuits, and more particularly to voltage controlled oscillators.

インダクタンス−キャパシタンス電圧制御発振器（ＬＣ−ＶＣＯ；inductance-capacitance voltage controlled oscillator）は、無線通信システムのような通信システムにおいて重要なビルディングブロックである。ＬＣ−ＶＣＯ設計における主な課題の１つは、電力消費を低く保ちながら低い位相ノイズを達成することである。シングルエンドの寄生キャパシタンスは、ＬＣ−ＶＣＯ回路における位相ノイズの最大の原因の１つである。   An inductance-capacitance voltage controlled oscillator (LC-VCO) is an important building block in a communication system such as a wireless communication system. One of the main challenges in LC-VCO design is achieving low phase noise while keeping power consumption low. Single-ended parasitic capacitance is one of the largest sources of phase noise in LC-VCO circuits.

様々な実施形態に従う電圧制御発振器の回路図である。FIG. 6 is a circuit diagram of a voltage controlled oscillator according to various embodiments. 様々な実施形態に従う電圧制御発振器の代替の構成の回路図である。FIG. 6 is a circuit diagram of an alternative configuration of a voltage controlled oscillator according to various embodiments. 様々な実施形態に従う電圧制御発振器を含む無線通信装置のブロック図である。1 is a block diagram of a wireless communication device including a voltage controlled oscillator according to various embodiments. FIG.

本開示の実施形態は、実施例として、しかし制限なしに記載され、添付の図面において表されている。図面において、同じ参照符号は同じ要素を表す。   Embodiments of the present disclosure are described by way of example but without limitation and represented in the accompanying drawings. In the drawings, the same reference number represents the same element.

本開示の実施例は、シングルエンドのキャパシタンスが低減された電圧制御発振器のための方法及び装置を含むがこれらに限られない。   Embodiments of the present disclosure include, but are not limited to, methods and apparatus for voltage controlled oscillators with reduced single-ended capacitance.

実施例の様々な態様は、当業者によって一般的に用いられている用語を用いて、それらの働きの本質を当業者に伝えるよう記載される。なお、当業者に明らかなように、代替の実施形態は、記載される態様の一部のみを有して実施されてよい。説明のために、具体的な数、材料、及び構成は、実施例の完全な理解を提供するために説明される。なお、当業者に明らかなように、代替の実施形態は、具体的な詳細によらずに実施されてよい。他の場合に、よく知られている特徴は、実施例を不明瞭にしないように省略又は簡略化される。   Various aspects of the embodiments are described using terms commonly used by those skilled in the art to convey the essence of their work to those skilled in the art. It will be apparent to those skilled in the art that alternative embodiments may be practiced with only some of the described aspects. For purposes of explanation, specific numbers, materials, and configurations are set forth in order to provide a thorough understanding of the embodiments. It will be apparent to those skilled in the art that alternative embodiments may be practiced without the specific details. In other instances, well-known features are omitted or simplified in order not to obscure the embodiments.

更に、様々な動作は、複数の動作として、つまり、実施例を理解するのに最も有用である方法において、記載される。なお、記載の順序は、それらの動作が必然的に順序に依存することを暗示するように解釈されるべきでない。特に、それらの動作は提示の順序で実行される必要はない。   Further, the various operations are described as a plurality of operations, i.e., in a manner that is most useful for understanding the embodiments. Note that the order of description should not be construed to imply that their operation is necessarily dependent on the order. In particular, these operations need not be performed in the order of presentation.

語句“幾つかの実施形態において”は繰り返し使用される。該語句は、概して、同じ実施形態に言及しない。しかし、そうであることもある。語“有する”、“備える”及び“含む”は、文脈が別なふうに述べない限り、同義的である。語句“Ａ及び／又はＢ”は（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。語句“Ａ／Ｂ”は、“Ａ及び／又はＢ”と同様に、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。語句“Ａ、Ｂ及びＣのうちの少なくとも１つ”は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）又は（Ａ、Ｂ及びＣ）を意味する。語句“（Ａ）Ｂ”は（Ｂ）又は（Ａ及びＢ）を意味し、すなわち、Ａは任意である。   The phrase “in some embodiments” is used repeatedly. The phrases generally do not refer to the same embodiment. But that may be the case. The words “comprising”, “comprising” and “including” are synonymous unless the context dictates otherwise. The phrase “A and / or B” means (A), (B) or (A and B). The phrase “A / B” means (A), (B) or (A and B) as well as “A and / or B”. The phrase “at least one of A, B and C” means (A), (B), (C), (A and B), (A and C), (B and C) or (A, B And C). The phrase “(A) B” means (B) or (A and B), ie, A is optional.

具体的な実施形態が本願において図示及び記載されているが、当業者に明らかなように、多種多様な代替及び／又は等価な実施は、本開示の実施形態の適用範囲から逸脱することなしに、図示及び記載される具体的な実施形態に取って代わってよい。本願は、本願で開示される実施形態の如何なる適応又は変形もカバーするよう意図される。従って、本開示の実施形態は特許請求の範囲及びその均等によってのみ制限されることが、はっきりと意図される。   While specific embodiments are illustrated and described herein, it will be apparent to those skilled in the art that a wide variety of alternative and / or equivalent implementations may be used without departing from the scope of the embodiments of the present disclosure. The specific embodiments shown and described may be substituted. This application is intended to cover any adaptations or variations of the embodiments disclosed herein. Therefore, it is manifestly intended that embodiments of the present disclosure be limited only by the claims and the equivalents thereof.

本願で使用されるように、用語“モジュール”は、１以上のソフトウェア若しくはファームウェアプログラム、組み合わせ論理回路、及び／又は記載される機能を提供する他の適切なコンポーネントを実行する特定用途向け集積回路（ＡＳＩＣ；Application Specific Integrated Circuit）、電子回路、プロセッサ（共有、専用、又はグループ）及び／又はメモリ（共有、専用、又はグループ）に言及しても、その部分であっても、あるいは、それを有してもよい。   As used herein, the term “module” refers to an application specific integrated circuit that executes one or more software or firmware programs, combinational logic, and / or other suitable components that provide the described functionality ( An ASIC (Application Specific Integrated Circuit), an electronic circuit, a processor (shared, dedicated, or group) and / or a memory (shared, dedicated, or group), or part thereof, or having it May be.

様々な実施形態は、シングルエンドのキャパシタンスが低減された電圧制御発振器（ＶＣＯ）を提供する。一実施形態において、ＶＣＯは変圧器、キャパシタバンク、及びゲイン段を有してよい。変圧器は一次インダクタ及び二次インダクタを有してよく、二次インダクタは一次インダクタへ誘導結合されてよい。キャパシタバンクは二次インダクタへ結合されてよく、キャパシタバンクはＶＣＯの総キャパシタンスの大部分を提供してよい。ゲイン段は一次インダクタへ結合され、供給信号を受信し、一次インダクタにおいて差動電流を駆動して、ＶＣＯの共振周波数に等しい周波数を有する出力信号を二次インダクタにわたって引き起こすよう構成されてよい。幾つかの実施形態において、ＶＣＯは、一次インダクタと並列にゲイン段へ結合される１以上のバラクタを更に有してよい。一実施形態において、バラクタは供給信号を受信してよい。   Various embodiments provide a voltage controlled oscillator (VCO) with reduced single-ended capacitance. In one embodiment, the VCO may include a transformer, a capacitor bank, and a gain stage. The transformer may have a primary inductor and a secondary inductor, and the secondary inductor may be inductively coupled to the primary inductor. The capacitor bank may be coupled to the secondary inductor, and the capacitor bank may provide the majority of the total capacitance of the VCO. The gain stage may be coupled to the primary inductor and configured to receive the supply signal and drive a differential current in the primary inductor to cause an output signal having a frequency equal to the resonant frequency of the VCO across the secondary inductor. In some embodiments, the VCO may further include one or more varactors coupled to the gain stage in parallel with the primary inductor. In one embodiment, the varactor may receive a supply signal.

一実施形態においては、ＶＣＯ回路は、第１のノードへ結合される第１のドレイン端子を有する第１のトランジスタと、第２のノードへ結合される第２のドレイン端子を有する第２のトランジスタとを含むゲイン段を有してよい。回路は、前記第１のノードと前記第２のノードとの間に結合される一対のバラクタであって、該一対のバラクタの間の供給ノードで供給信号を受信するよう構成される前記一対のバラクタを更に有してよい。回路は、第１のノードと第２のノードとの間に結合される第１のインダクタと、第３のノードと第４のノードとの間に結合され、第１のインダクタへ誘導結合される第２のインダクタとを更に有してよい。加えて、回路は、第３のノードと第４のノードとの間に結合されるキャパシタバンクであって、選択的に、オンされる場合に第３のノードと第４のノードとの間に結合されるよう構成される複数のスイッチドキャパシタを含む前記キャパシタバンクを更に有してよい。キャパシタバンクは、ＶＣＯの総キャパシタンスの大部分を提供してよい。   In one embodiment, the VCO circuit includes a first transistor having a first drain terminal coupled to the first node and a second transistor having a second drain terminal coupled to the second node. And a gain stage including: The circuit is a pair of varactors coupled between the first node and the second node, the pair of varactors configured to receive a supply signal at a supply node between the pair of varactors. You may further have a varactor. The circuit is coupled between a first inductor coupled between the first node and the second node, between the third node and the fourth node, and inductively coupled to the first inductor. A second inductor may be further included. In addition, the circuit is a capacitor bank coupled between a third node and a fourth node, optionally between the third node and the fourth node when turned on. The capacitor bank may further include a plurality of switched capacitors configured to be coupled. The capacitor bank may provide the majority of the total capacitance of the VCO.

図１Ａは、様々な実施形態に従うＶＣＯ１００を表す。ＶＣＯ１００は、インダクタンス−キャパシタンスＶＣＯ（ＬＣ−ＶＣＯ）１００であってよい。様々な実施形態において、ＶＣＯ１００は、一次段１０３及び二次段１０５を備える変圧器１０２を有してよい。一次段１０３は一次インダクタ１０４を有してよく、二次段１０５は二次インダクタ１０６を有してよい。ＶＣＯ１００は、ゲイン段１０８及びキャパシタバンク１１０を更に有してよい。ゲイン段１０８は一次段１０３へ結合されてよく、入力信号（例えば、供給電圧／電流）を受信して一次インダクタ１０４において電流を駆動してよい。キャパシタバンク１１０は二次段１０５へ結合されて（例えば、二次インダクタ１０６へ結合されて）よく、ＶＣＯ１００の総キャパシタンスの大部分を含んでよい。   FIG. 1A represents a VCO 100 according to various embodiments. The VCO 100 may be an inductance-capacitance VCO (LC-VCO) 100. In various embodiments, the VCO 100 may include a transformer 102 that includes a primary stage 103 and a secondary stage 105. Primary stage 103 may include primary inductor 104 and secondary stage 105 may include secondary inductor 106. The VCO 100 may further include a gain stage 108 and a capacitor bank 110. The gain stage 108 may be coupled to the primary stage 103 and may receive an input signal (eg, supply voltage / current) and drive current in the primary inductor 104. Capacitor bank 110 may be coupled to secondary stage 105 (eg, coupled to secondary inductor 106) and may include a majority of the total capacitance of VCO 100.

幾つかの実施形態において、ＶＣＯ１００は、供給ノード１１２で入力信号を受信し、出力ノード１１４ａ〜ｂにわたって出力信号を生成してよい。二次インダクタ１０６は、一次インダクタ１０４にわたる差動電流（例えば、交流（ＡＣ））が二次インダクタ１０６にわたって差動電圧を引き起こすように、一次インダクタ１０４へ誘導結合されてよい。   In some embodiments, the VCO 100 may receive an input signal at the supply node 112 and generate an output signal across the output nodes 114a-b. Secondary inductor 106 may be inductively coupled to primary inductor 104 such that a differential current (eg, alternating current (AC)) across primary inductor 104 causes a differential voltage across secondary inductor 106.

様々な実施形態において、キャパシタバンク１１０は、二次インダクタ１０６と並列結合されてよい。ＶＣＯ１００のキャパシタンス（例えば、キャパシタバンク１１０から）及びインダクタンス（例えば、一次インダクタ１０４及び／又は二次インダクタ１０６から）は、ＶＣＯ１００に、直流（ＤＣ）入力信号を、ＶＣＯ１００の共振周波数に等しい周波数を有する交流（ＡＣ）出力信号に変換させてよい。ゲイン段１０８は、一次インダクタ１０４において差動電流を駆動して出力信号を保持するためのゲインを提供してよい。   In various embodiments, the capacitor bank 110 may be coupled in parallel with the secondary inductor 106. The capacitance (eg, from capacitor bank 110) and inductance (eg, from primary inductor 104 and / or secondary inductor 106) of VCO 100 have a direct current (DC) input signal to VCO 100 and a frequency equal to the resonant frequency of VCO 100. It may be converted to an alternating current (AC) output signal. The gain stage 108 may provide gain for driving the differential current in the primary inductor 104 to hold the output signal.

幾つかの実施形態において、キャパシタバンク１１０は、複数のスイッチドキャパシタ１１８を有してよい。図１に示されるように、幾つかの実施形態において、スイッチドキャパシタ１１８は対をなして、キャパシタ１１８の夫々の対の間に配置されるスイッチ１２０とともに配置される。代替的に、キャパシタ１１８は、単一のキャパシタ１１８として及び／又は他の配置において配置されてよい。キャパシタ１１８は選択的に、夫々のスイッチ１２０がオンされる場合に第２のインダクタ１０６と並列に結合されてよい。スイッチ１２０は、個々に、集合的に、部分集合単位で（例えば、スイッチ１２０の個々のサブセットは別々に制御される。）制御されてよい。ＶＣＯ１００の共振周波数は、特定の時点でオンされるスイッチ１２０の個数に基づいてよい。幾つかの実施形態において、ＶＣＯ１００は、約２乃至約１０２４対のスイッチドキャパシタ１１８といったように、如何なる適切な個数のスイッチドキャパシタ１１８も有してよい。   In some embodiments, capacitor bank 110 may include a plurality of switched capacitors 118. As shown in FIG. 1, in some embodiments, the switched capacitors 118 are arranged in pairs with a switch 120 disposed between each pair of capacitors 118. Alternatively, capacitor 118 may be arranged as a single capacitor 118 and / or in other arrangements. Capacitor 118 may optionally be coupled in parallel with second inductor 106 when each switch 120 is turned on. The switches 120 may be controlled individually, collectively, and in subset units (eg, individual subsets of the switch 120 are controlled separately). The resonant frequency of the VCO 100 may be based on the number of switches 120 that are turned on at a particular time. In some embodiments, VCO 100 may have any suitable number of switched capacitors 118, such as from about 2 to about 1024 pairs of switched capacitors 118.

幾つかの実施形態において、ＶＣＯ１００は、１以上のバラクタ１１６のような追加の容量素子を有してよい。ＶＣＯ１００の共振周波数は、入力信号の振幅（例えば、電圧レベル）を変えることによって更に調整されてよく、これにより、バラクタ１１６のキャパシタンスは変更されてよい。幾つかの実施形態において、図１Ａに示されるように、一対のバラクタ１１６が、一次インダクタ１０４と並列にゲイン段１０８へ結合されてよい。供給ノード１１２はバラクタ１１６の対の間に配置されてよい。幾つかの実施形態において、キャパシタバンク１１０は、一次インダクタ１０４へ結合されるバラクタ１１６に加えて、又はそれに代えて１以上のバラクタを有してよい。   In some embodiments, VCO 100 may have additional capacitive elements such as one or more varactors 116. The resonant frequency of the VCO 100 may be further adjusted by changing the amplitude (eg, voltage level) of the input signal, which may change the capacitance of the varactor 116. In some embodiments, a pair of varactors 116 may be coupled to the gain stage 108 in parallel with the primary inductor 104, as shown in FIG. 1A. Supply node 112 may be disposed between a pair of varactors 116. In some embodiments, capacitor bank 110 may have one or more varactors in addition to or instead of varactor 116 coupled to primary inductor 104.

様々な実施形態において、キャパシタバンク１１０は、ＶＣＯ１００の総キャパシタンスの大部分を提供してよい。キャパシタバンク１１０は、シングルエンドのキャパシタンスの大きな出所であってよい。本願で使用されるように、シングルエンドのキャパシタンスは、出力ノード１１４ａ又は１１４ｂと接地との間のキャパシタンスとして定義されてよい。シングルエンドのキャパシタンスは、出力ノード１１４ａ〜ｂの対の間の差動キャパシタンスとは区別されてよい。（ゲイン段が直接にキャパシタバンクを駆動するＶＣＯトポロジで起こり得るように）シングルエンドのキャパシタンスがゲイン段１０８へ送られる場合は、それは出力信号において位相ノイズを引き起こし得る。しかし、変圧器１０２は、キャパシタバンク１１０によって引き起こされるシングルエンドのキャパシタンスが二次インダクタ１０６と一次インダクタ１０４との間を通過することを防ぐことができる。むしろ、差動キャパシタンスのみが二次インダクタ１０６と一次インダクタ１０４との間を通過してよい。然るに、二次段１０５へ結合される（例えば、二次インダクタ１０６へ結合される）ＶＣＯ１００の総キャパシタンスの大部分を有することによって、ＶＣＯ１００のシングルエンドのキャパシタンスは実質的に低減され得る。然るに、ＶＣＯ１００は低位相ノイズを有することができる。加えて、ＶＣＯ１００の電力消費は総体的に小さくなり得る。   In various embodiments, capacitor bank 110 may provide the majority of the total capacitance of VCO 100. Capacitor bank 110 may be a great source of single-ended capacitance. As used herein, single-ended capacitance may be defined as the capacitance between output node 114a or 114b and ground. Single-ended capacitance may be distinguished from differential capacitance between a pair of output nodes 114a-b. If a single-ended capacitance is sent to the gain stage 108 (as can happen in a VCO topology where the gain stage directly drives the capacitor bank), it can cause phase noise in the output signal. However, the transformer 102 can prevent single-ended capacitance caused by the capacitor bank 110 from passing between the secondary inductor 106 and the primary inductor 104. Rather, only differential capacitance may pass between the secondary inductor 106 and the primary inductor 104. However, by having most of the total capacitance of the VCO 100 coupled to the secondary stage 105 (eg, coupled to the secondary inductor 106), the single-ended capacitance of the VCO 100 can be substantially reduced. However, the VCO 100 can have low phase noise. In addition, the power consumption of the VCO 100 can be reduced overall.

１つの実験において、変圧器の二次段へ結合されたスイッチドキャパシタバンクを有する５８ＧＨｚのＶＣＯは、キャリアからの１ＭＨｚオフセット及び２ＧＨｚのバンド幅で約−１１０ｄＢｃ／Ｈｚ（帯域幅のヘルツごとのキャリアを下回るデシベル）の位相ノイズを示した。そのような結果は、他のＶＣＯ設計によって提供されたものを下回る位相ノイズを示す。   In one experiment, a 58 GHz VCO with a switched capacitor bank coupled to the secondary stage of the transformer is approximately -110 dBc / Hz (carrier per hertz of bandwidth) with 1 MHz offset from the carrier and 2 GHz bandwidth. Phase noise of less than decibels). Such a result indicates a phase noise below that provided by other VCO designs.

幾つかの実施形態において、ＶＣＯ１００の総キャパシタンスの実質的に全ては二次インダクタ１０６へ結合されてよい。例えば、ＶＣＯ１００におけるスイッチドキャパシタ１１８の全てが二次インダクタ１０６へ結合されてよい。一次インダクタ１０４は、バラクタ１１６の対へ結合されてもされなくてもよい。バラクタ１１６の対は、ＶＣＯ１００の総キャパシタンスの比較的小さい部分を占めてよい。他の実施形態において、１以上のスイッチドキャパシタ１１８は一次インダクタ１０４へ結合されてよい。   In some embodiments, substantially all of the total capacitance of the VCO 100 may be coupled to the secondary inductor 106. For example, all of the switched capacitors 118 in the VCO 100 may be coupled to the secondary inductor 106. Primary inductor 104 may or may not be coupled to a pair of varactors 116. The pair of varactors 116 may occupy a relatively small portion of the total capacitance of the VCO 100. In other embodiments, one or more switched capacitors 118 may be coupled to the primary inductor 104.

幾つかの実施形態において、ゲイン段１０８は、一対の交差結合されたトランジスタ１２２ａ〜ｂ（例えば、第１のトランジスタ１２２ａ及び第２のトランジスタ１２２ｂ）を有してよい。一実施形態において、第２のトランジスタ１２２ｂのゲートは、一次インダクタ１０４の第１の端子１２４で第１のトランジスタ１２２ａのドレインへ結合されてよく、第１のトランジスタ１２２ａのゲートは、一次インダクタ１０４の第２の端子１２６で第２のトランジスタ１２２ｂのドレインへ結合されてよい。第１のトランジスタ１２２ａ及び第２のトランジスタ１２２ｂの夫々のソースは接地端子１２８へ結合されてよい。   In some embodiments, gain stage 108 may include a pair of cross-coupled transistors 122a-b (eg, first transistor 122a and second transistor 122b). In one embodiment, the gate of the second transistor 122b may be coupled to the drain of the first transistor 122a at the first terminal 124 of the primary inductor 104, and the gate of the first transistor 122a may be coupled to the primary inductor 104. The second terminal 126 may be coupled to the drain of the second transistor 122b. The respective sources of the first transistor 122a and the second transistor 122b may be coupled to the ground terminal 128.

図１Ｂは、トランジスタ１２２ａ〜ｂのゲートが二次段１０５へ結合されるＶＣＯ１００におけるゲイン段１０８の代替の構成を示す。図１Ｂに示されるように、第２のトランジスタ１２２ｂのゲートは、二次インダクタ１０６の第１の端子１３０へ結合されてよく、第１のトランジスタ１２２ａのゲートは、二次インダクタ１０６の第２の端子１３２へ結合されてよい。トランジスタ１２２ａ〜ｂは依然として図１Ｂに示される構成において交差結合されてよい。これは、夫々のトランジスタ１２２ａ〜ｂのゲートが夫々、トランジスタ１２２ａ〜ｂのドレインが夫々結合される端子１２４又は１２６から見てＶＣＯ１００の反対側で、二次インダクタ１０６の端子１３２又は１３０へ結合されてよいためである。   FIG. 1B shows an alternative configuration of gain stage 108 in VCO 100 in which the gates of transistors 122a-b are coupled to secondary stage 105. FIG. As shown in FIG. 1B, the gate of the second transistor 122b may be coupled to the first terminal 130 of the secondary inductor 106, and the gate of the first transistor 122a may be coupled to the second terminal of the secondary inductor 106. It may be coupled to terminal 132. Transistors 122a-b may still be cross-coupled in the configuration shown in FIG. 1B. This is because the gate of each transistor 122a-b is coupled to the terminal 132 or 130 of the secondary inductor 106 on the opposite side of the VCO 100 as viewed from the terminal 124 or 126 to which the drain of the transistor 122a-b is coupled, respectively. Because it is good.

第１及び第２のトランジスタ１２２ａ及び１２２ｂは夫々ｎ型トランジスタ（例えば、型金属酸化膜半導体（ＮＭＯＳ；n-type metal-oxide-semiconductor）トランジスタ）として図１Ａ乃至１Ｂで示されているが、他の実施形態においては、第１及び第２のトランジスタ１２２ａ及び１２２ｂはｐ型トランジスタ（例えば、ｐ型金属酸化膜半導体（ＰＭＯＳ；p-type metal-oxide-semiconductor）トランジスタ）であってよい。代替的に、第１のトランジスタ１２２ａ又は第２のトランジスタ１２２ｂの一方はｎ型トランジスタであってよく、他方はｐ型トランジスタであってよい。更に、実施形態は、ゲイン段が変圧器の一次段を駆動し且つＶＣＯの総キャパシタンスの大部分が変圧器の二次段へ結合されるよう変圧器を有する如何なるＶＣＯトポロジも有してよい。   The first and second transistors 122a and 122b are shown in FIGS. 1A-1B as n-type transistors (eg, n-type metal-oxide-semiconductor (NMOS) transistors), respectively. In this embodiment, the first and second transistors 122a and 122b may be p-type transistors (eg, p-type metal-oxide-semiconductor (PMOS) transistors). Alternatively, one of the first transistor 122a or the second transistor 122b may be an n-type transistor and the other may be a p-type transistor. Furthermore, embodiments may have any VCO topology with a transformer such that the gain stage drives the primary stage of the transformer and most of the total capacitance of the VCO is coupled to the secondary stage of the transformer.

様々な実施形態において、入力信号は、電圧源及び／又は電流源のような供給源（図示せず。）によって供給されてよい。幾つかの実施形態において、供給源は、図１Ａ乃至Ｂに示されるように供給ノード１１２でＶＣＯ１００へ結合されてよい。他の実施形態においては、供給源は、図１Ａ乃至Ｂに示される供給ノード１１２とは異なるノードへ、例えば、第２のトランジスタ１２２ａ及び第２のトランジスタ１２２ｂのソースで結合されてよい。   In various embodiments, the input signal may be provided by a source (not shown) such as a voltage source and / or a current source. In some embodiments, the source may be coupled to the VCO 100 at the supply node 112 as shown in FIGS. 1A-B. In other embodiments, the source may be coupled to a node different from the supply node 112 shown in FIGS. 1A-B, for example, at the source of the second transistor 122a and the second transistor 122b.

様々な実施形態において、一次インダクタ１０４及び／又は二次インダクタ１０６は如何なる適切な巻数も有してよい。幾つかの実施形態において、一次インダクタ１０４及び二次インダクタ１０６は同じ巻数を有してよい。他の実施形態においては、一次インダクタ１０４は、二次インダクタ１０６よりも多い巻数又は少ない巻数を有してよい。   In various embodiments, primary inductor 104 and / or secondary inductor 106 may have any suitable number of turns. In some embodiments, primary inductor 104 and secondary inductor 106 may have the same number of turns. In other embodiments, primary inductor 104 may have more or fewer turns than secondary inductor 106.

本願で記載されるＶＣＯ１００は様々なシステムに組み込まれてよい。図２は、一実施形態に関し、１以上のプロセッサ２０４と、プロセッサ２０４の少なくとも１つへ結合されるシステム制御ロジック２０８と、システム制御ロジック２０８へ結合されるシステムメモリ２１２と、システム制御ロジック２０８へ結合される不揮発性メモリ（ＮＶＭ；non-volatile memory）／ストレージ２１６と、システム制御ロジック２０８へ結合されるネットワークインターフェース２２０とを有するシステム２００を例示する。様々な実施形態において、システム２００は無線通信装置であってよい。   The VCO 100 described herein may be incorporated into various systems. FIG. 2 illustrates one embodiment with one or more processors 204, system control logic 208 coupled to at least one of the processors 204, system memory 212 coupled to system control logic 208, and system control logic 208. 1 illustrates a system 200 having a non-volatile memory (NVM) / storage 216 coupled and a network interface 220 coupled to a system control logic 208. In various embodiments, system 200 may be a wireless communication device.

１以上のプロセッサ２０４は、１以上のシングルコア又はマルチコアプロセッサを有してよい。１以上のプロセッサ２０４は、汎用のプロセッサと専用のプロセッサ（例えば、グラフィクスプロセッサ、アプリケーションプロセッサ、等）との如何なる組み合わせも有してよい。   One or more processors 204 may include one or more single core or multi-core processors. The one or more processors 204 may include any combination of general-purpose processors and dedicated processors (eg, graphics processors, application processors, etc.).

一実施形態のためのシステム制御ロジック２０８は、プロセッサ２０４の少なくとも１つへの及び／又はシステム制御ロジック２０８と通信する如何なる適切な装置若しくは構成要素への如何なる適切なインターフェースも提供するよう如何なる適切なインターフェースコントローラも有してよい。   The system control logic 208 for an embodiment is any suitable to provide any suitable interface to at least one of the processors 204 and / or to any suitable device or component that communicates with the system control logic 208. An interface controller may also be included.

一実施形態のためのシステム制御ロジック２０８は、システムメモリ２１２へのインターフェースを提供するよう１以上のメモリコントローラを有してよい。システムメモリ２１２は、例えば、システム２００のための、データ及び／又は命令をロードし且つ記憶するために使用されてよい。一実施形態のためのシステムメモリ２１２は、例えば、適切な動的ランダムアクセスメモリ（ＤＲＡＭ；dynamic random access memory）のような、如何なる適切な揮発性メモリも有してよい。   System control logic 208 for one embodiment may include one or more memory controllers to provide an interface to system memory 212. System memory 212 may be used, for example, to load and store data and / or instructions for system 200. The system memory 212 for one embodiment may include any suitable volatile memory, such as, for example, suitable dynamic random access memory (DRAM).

ＮＶＭ／ストレージ２１６は、例えば、データ及び／又は命令を記憶するために使用される１以上の有形な、非一時的なコンピュータ可読媒体を有してよい。ＮＶＭ／ストレージ２１６は、例えば、フラッシュメモリのような如何なる適切な不揮発性メモリも有してよく、且つ／あるいは、例えば、１以上のハードディスクドライブ（ＨＤＤ；hard disc drive）、１以上のコンパクトディスク（ＣＤ；compact disk）ドライブ、及び／又は１以上のデジタルバーサタイルディスク（ＤＶＤ；digital versatile disk）ドライブのような如何なる適切な不揮発性記憶装置も有してよい。   NVM / storage 216 may comprise one or more tangible, non-transitory computer readable media used, for example, to store data and / or instructions. The NVM / storage 216 may include any suitable non-volatile memory, such as, for example, flash memory and / or, for example, one or more hard disc drives (HDDs), one or more compact discs ( Any suitable non-volatile storage device may be included such as a CD (compact disk) drive and / or one or more digital versatile disk (DVD) drives.

ＮＶＭ／ストレージ２１６は記憶リソースを有してよく、システム２００が組み込まれる装置の物理的に一部であるか、又はそのような装置によってアクセス可能であってよいが、必ずしも装置の一部である必要はない。例えば、ＮＶＭ／ストレージ２１６は、ネットワークインターフェース２２０を介してネットワーク上でアクセスされてよい。   NVM / storage 216 may have storage resources and may be physically part of, or accessible by, such a device that system 200 is incorporated, but is not necessarily part of the device. There is no need. For example, NVM / storage 216 may be accessed over a network via network interface 220.

ネットワークインターフェース２２０は、システム２００が１以上のネットワーク上で及び／又は何らかの他の適切な装置と通信するための無線インターフェースを提供するよう無線トランシーバ２２２を有してよい。ネットワークインターフェース２２０は、如何なる適切なハードウェア及び／又はファームウェアも有してよい。ネットワークインターフェース２２０は１以上のアンテナを有してよい。例えば、ネットワークインターフェース２２０は、ＭＩＭＯ無線インターフェースを提供するよう複数のアンテナを有してよい。一実施形態のためのネットワークインターフェース２２０は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、及び／又は無線モデムを有してよい。   The network interface 220 may include a wireless transceiver 222 to provide a wireless interface for the system 200 to communicate over one or more networks and / or with some other suitable device. The network interface 220 may have any suitable hardware and / or firmware. The network interface 220 may have one or more antennas. For example, the network interface 220 may have multiple antennas to provide a MIMO wireless interface. The network interface 220 for one embodiment may include, for example, a network adapter, a wireless network adapter, a telephone modem, and / or a wireless modem.

幾つかの実施形態において、トランシーバ２２２は、無線通信ネットワーク上でデータ信号を送信及び／又は受信するよう構成されてよい。データ信号はキャリア周波数により送信及び／又は受信されてよい。他の実施形態において、トランシーバ２２２は、ワイヤ線ネットワーク及び／又は他の通信インターフェースを介してデータ信号を送信してよい。   In some embodiments, the transceiver 222 may be configured to transmit and / or receive data signals over a wireless communication network. Data signals may be transmitted and / or received on a carrier frequency. In other embodiments, the transceiver 222 may transmit data signals via a wireline network and / or other communication interface.

様々な実施形態において、ＶＣＯ１００は、トランシーバ２２２がデータ信号を送信及び／又は受信するのを助けるようトランシーバ２２２へ結合されてよい。ＶＣＯ１００は、トランシーバ２２２にＶＣＯ１００の出力信号を供給してよく、ＶＣＯ１００の共振周波数は、キャリア周波数に等しい周波数を有する出力信号を生成するよう（例えば、スイッチ並びに／又は入力信号及び供給ノード１１２を制御することによって）調整されてよい。トランシーバ２２２は、無線通信ネットワーク上でデータ信号を送信及び／又は受信するためにＶＣＯ１００の出力信号を使用してよい。   In various embodiments, VCO 100 may be coupled to transceiver 222 to assist transceiver 222 in transmitting and / or receiving data signals. The VCO 100 may provide the transceiver 222 with the output signal of the VCO 100, and the resonant frequency of the VCO 100 generates an output signal having a frequency equal to the carrier frequency (eg, controlling the switch and / or the input signal and supply node 112). May be adjusted). Transceiver 222 may use the output signal of VCO 100 to transmit and / or receive data signals over a wireless communication network.

幾つかの実施形態において、システム２００は、例えば、２００９年５月１３日付けであらゆる修正、更新及び／又は改訂とともに承認された電気電子技術者協会（ＩＥＥＥ；Institute of Electrical and Electronics Engineers）８０２．１６−２００９、第３世代パートナーシッププロジェクト（３ＧＰＰ；3rd Generation Partnership Project）ロングタームエボリューション（ＬＴＥ；long-term evolution）プロジェクト、アドバンスドＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ；ultra mobile broadband）プロジェクト（“３ＧＰＰ２”とも称される。）等において提示されるマルチキャリア伝送方法によって使用される直交周波数分割多重アクセス（ＯＦＤＭＡ；orthogonal frequency division multiple access）を用いる無線通信ネットワークにおいて使用されてよい。他の実施形態においては、通信は、追加／代替の通信標準及び／又は仕様に従ってよい。   In some embodiments, the system 200 may be, for example, an Institute of Electrical and Electronics Engineers (IEEE) 802. 16-2009, 3rd Generation Partnership Project (3GPP) long-term evolution (LTE) project, advanced LTE project, ultra mobile broadband (UMB) project ("3GPP2") In a wireless communication network using orthogonal frequency division multiple access (OFDMA) used by the multicarrier transmission method presented in May be used. In other embodiments, the communication may be in accordance with additional / alternative communication standards and / or specifications.

一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム制御ロジック２０８の１以上のコントローラのためのロジックとともにパッケージ化されてよい。一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム・イン・パッケージ（ＳｉＰ；System in Package）を形成するようシステム制御ロジック２０８の１以上のコントローラのためのロジックとともにパッケージ化されてよい。一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム制御ロジック２０８の１以上のコントローラのためのロジックとともに同じダイ上に集積されてよい。一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム・オン・チップ（ＳｏＣ；System on Chip）を形成するようシステム制御ロジック２０８の１以上のコントローラのためのロジックとともに同じダイ上に集積されてよい。   For one embodiment, at least one of the processors 204 may be packaged with logic for one or more controllers of the system control logic 208. For one embodiment, at least one of the processors 204 may be packaged with logic for one or more controllers of the system control logic 208 to form a system in package (SiP). For one embodiment, at least one of the processors 204 may be integrated on the same die with logic for one or more controllers of the system control logic 208. For one embodiment, at least one of the processors 204 is integrated on the same die with logic for one or more controllers of the system control logic 208 to form a system on chip (SoC). Good.

システム２００は、入力／出力（Ｉ／Ｏ）デバイス２３２を更に有してよい。Ｉ／Ｏデバイス２３２は、システム２００とのユーザインタラクションを可能にするよう設計されるユーザインターフェース、システム２００との周辺機器インタラクションを可能にするよう設計される周辺機器インターフェース、且つ／あるいは、システム２００に関連する環境条件及び／又は位置情報を決定するよう設計されるセンサを有してよい。   System 200 may further include an input / output (I / O) device 232. The I / O device 232 may be a user interface designed to allow user interaction with the system 200, a peripheral device interface designed to allow peripheral device interaction with the system 200, and / or the system 200. There may be sensors designed to determine relevant environmental conditions and / or location information.

様々な実施形態において、ユーザインターフェースは、ディスプレイ（例えば、液晶ディスプレイ、タッチスクリーンディスプレイ、等）、スピーカ、マイクロホン、１以上のカメラ（例えば、スチルカメラ及び／又はビデオカメラ）、フラッシュライト（例えば、発光ダイオードフラッシュ）、及びキーボードを含んでよいがこれらに限られない。   In various embodiments, the user interface includes a display (eg, a liquid crystal display, a touch screen display, etc.), a speaker, a microphone, one or more cameras (eg, a still camera and / or a video camera), a flashlight (eg, a light emitting device). A diode flash), and a keyboard.

様々な実施形態において、周辺機器インターフェースは、不揮発性メモリポート、オーディオジャック、及び電源インターフェースを含んでよいがこれらに限られない。   In various embodiments, the peripheral interface may include, but is not limited to, a non-volatile memory port, an audio jack, and a power interface.

様々な実施形態において、センサは、ジャイロセンサ、加速度計、近接センサ、周囲光センサ、及び位置決めユニットを含んでよいがこれらに限られない。位置決めユニットはまた、位置決めネットワークの構成要素、例えば、グローバルポジショニングシステム（ＧＰＳ；global positioning system）衛星と通信するようネットワークインターフェース２２０の一部であっても、又はそれと相互作用してもよい。   In various embodiments, sensors may include, but are not limited to, gyro sensors, accelerometers, proximity sensors, ambient light sensors, and positioning units. The positioning unit may also be part of or interact with a network interface 220 to communicate with components of a positioning network, such as a global positioning system (GPS) satellite.

様々な実施形態において、システム２００は、ラップトップコンピュータ装置、タブレットコンピュータ装置、ネットブック、スマートフォン、等のような、しかしこれらに限られないモバイルコンピュータ装置であってよい。加えて、又は代替的に、システム２００は、デスクトップコンピュータ装置（例えば、パーソナルコンピュータ）、セットトップボックス、及び／又は無線基地局（例えば、エボルブドＮｏｄｅＢ（ｅＮｏｄｅＢ）、アクセスポイント（ＡＰ）等）であってよい。様々な実施形態において、システム２００は、より多い若しくはより少ない構成要素、及び／又は異なるアーキテクチャを有してよい。   In various embodiments, the system 200 may be a mobile computing device such as, but not limited to, a laptop computing device, a tablet computing device, a netbook, a smartphone, etc. Additionally or alternatively, the system 200 can be a desktop computing device (eg, a personal computer), a set top box, and / or a wireless base station (eg, an evolved NodeB (eNodeB), an access point (AP), etc.). It's okay. In various embodiments, the system 200 may have more or fewer components and / or different architectures.

更なる実施形態において、ＶＣＯ１００及び／又はＶＣＯ２００は、装置間のワイヤ線通信を容易にするように、及び／又は同じ装置の異なる構成要素間の通信を容易にするように、他の装置において及び／又は他の目的のために組み込まれてよい。   In further embodiments, the VCO 100 and / or VCO 200 can be in other devices to facilitate wireline communication between devices and / or to facilitate communication between different components of the same device and / Or may be incorporated for other purposes.

特定の例となる方法、装置、及び製品が本願で記載されてきたが、本開示の保護範囲はそれらに制限されない。それどころか、本願は、文字通りに又は均等の原則の下で添付の特許請求の範囲の適用範囲内に適正にある全ての方法、装置及び、製品に及ぶ。例えば、上記は、とりわけ、ハードウェアで実行されるソフトウェア又はファームウェアを含むシステムの例を開示するが、そのようなシステムは単に例示であり、限定として見なされるべきでない点が留意されるべきである。特に、開示されるハードウェア、ソフトウェア、及び／又はファームウェア部品の何れか又は全てはもっぱらハードウェアにおいて、もっぱらソフトウェアにおいて、もっぱらファームウェアにおいて、あるいは、ハードウェア、ソフトウェア、及び／又はファームウェアの何らかの組み合わせにおいて具現されてよいと考えられる。   While specific example methods, apparatus, and products have been described herein, the protection scope of the present disclosure is not limited thereto. On the contrary, this application covers all methods, devices and products that are reasonably within the scope of the appended claims, either literally or under equivalent principles. For example, the above discloses, among other things, examples of systems that include software or firmware running in hardware, but it should be noted that such systems are merely exemplary and should not be considered limiting . In particular, any or all of the disclosed hardware, software, and / or firmware components are embodied solely in hardware, entirely in software, exclusively in firmware, or some combination of hardware, software, and / or firmware. It is thought that it may be done.

１０２ 変圧器
１０３ 一次段
１０４ 一次インダクタ
１０５ 二次段
１０６ 二次インダクタ
１０８ ゲイン段
１１０ キャパシタバンク
１１２ 供給ノード
１１４ａ，ｂ 出力ノード
１１６ バラクタ
１１８ スイッチドキャパシタ
１２０ スイッチ
１２２ａ 第１のトランジスタ
１２２ｂ 第２のトランジスタ
１２４，１３０ 第１の端子
１２６，１３２ 第２の端子
１２８ ソースは接地端子
２００ システム
２０４ プロセッサ
２０８ システム制御ロジック
２１２ システムメモリ
２１６ ストレージ
２２０ ネットワークインターフェース
２２２ 無線トランシーバ
２３２ Ｉ／Ｏデバイス 102 transformer 103 primary stage 104 primary inductor 105 secondary stage 106 secondary inductor 108 gain stage 110 capacitor bank 112 supply node 114a, b output node 116 varactor 118 switched capacitor 120 switch 122a first transistor 122b second transistor 124 , 130 First terminal 126, 132 Second terminal 128 Source is ground terminal 200 System 204 Processor 208 System control logic 212 System memory 216 Storage 220 Network interface 222 Wireless transceiver 232 I / O device

Claims (26)

無線通信のための回路であって、
無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合される電圧制御発振器と
を有し、
前記電圧制御発振器は、
巻数が同じである一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクと、
前記一次インダクタへ結合され、供給信号を受信し、前記電圧制御発振器の共振周波数と略等しい周波数を有して前記二次インダクタの両端で出力信号を生成すように前記一次インダクタにおいて電流を駆動するゲイン段と
を有する、回路。 A circuit for wireless communication,
A wireless transceiver that transmits or receives wireless communication signals at a carrier frequency over a wireless communication network;
A voltage controlled oscillator coupled to the wireless transceiver;
The voltage controlled oscillator is:
A transformer having a primary inductor and a secondary inductor having the same number of turns, the secondary inductor configured to be inductively coupled to the primary inductor;
A capacitor bank coupled to the secondary inductor and providing a majority of the total capacitance of the voltage controlled oscillator;
Coupled to the primary inductor, receiving a supply signal and driving current in the primary inductor to generate an output signal across the secondary inductor having a frequency substantially equal to a resonant frequency of the voltage controlled oscillator A circuit having a gain stage. 前記無線トランシーバは、前記無線通信信号を送信し、
前記出力信号の周波数は、キャリア周波数に対応する、
請求項１に記載の回路。 The wireless transceiver transmits the wireless communication signal;
The frequency of the output signal corresponds to a carrier frequency,
The circuit of claim 1. 前記電圧制御発振器は、前記ゲイン段へ結合される１つ以上のバラクタを更に有し、該１つ以上のバラクタは、前記一次インダクタと並列に結合され、前記供給信号を受信する、
請求項１に記載の回路。 The voltage controlled oscillator further comprises one or more varactors coupled to the gain stage, the one or more varactors coupled in parallel with the primary inductor to receive the supply signal;
The circuit of claim 1. 前記キャパシタバンクは、複数のスイッチを有し、該複数のスイッチのうちの個々のスイッチは、前記キャパシタバンクの１つ以上のキャパシタを選択的に前記二次インダクタと並列に結合するように該１つ以上のキャパシタへ結合される、
請求項１に記載の回路。 The capacitor bank includes a plurality of switches, and individual switches of the plurality of switches are configured to selectively couple one or more capacitors of the capacitor bank in parallel with the secondary inductor. Coupled to one or more capacitors,
The circuit of claim 1. 前記一次インダクタはセンタータップを有する、
請求項１に記載の回路。 The primary inductor has a center tap;
The circuit of claim 1. 前記一次インダクタは、第１端子及び第２端子を有し、
前記ゲイン段は、第１ドレイン及び第１ゲートを備える第１トランジスタと、第２ドレイン及び第２ゲートを備える第２トランジスタとを有し、
前記第１ドレインは、前記第１端子へ結合され、
前記第２ドレインは、前記第２端子へ結合され、
前記第１ゲートは、前記第２端子へ結合され、
前記第２ゲートは、前記第１端子へ結合される、
請求項１乃至５のうちいずれか一項に記載の回路。 The primary inductor has a first terminal and a second terminal;
The gain stage includes a first transistor having a first drain and a first gate, and a second transistor having a second drain and a second gate,
The first drain is coupled to the first terminal;
The second drain is coupled to the second terminal;
The first gate is coupled to the second terminal;
The second gate is coupled to the first terminal;
The circuit according to claim 1. 前記一次インダクタは、第１端子及び第２端子を有し、
前記二次インダクタは、第３端子及び第４端子を有し、
前記ゲイン段は、第１ドレイン及び第１ゲートを備える第１トランジスタと、第２ドレイン及び第２ゲートを備える第２トランジスタとを有し、
前記第１ドレインは、前記第１端子へ結合され、
前記第２ドレインは、前記第２端子へ結合され、
前記第１ゲートは、前記第４端子へ結合され、
前記第２ゲートは、前記第３端子へ結合される、
請求項１乃至５のうちいずれか一項に記載の回路。 The primary inductor has a first terminal and a second terminal;
The secondary inductor has a third terminal and a fourth terminal,
The gain stage includes a first transistor having a first drain and a first gate, and a second transistor having a second drain and a second gate,
The first drain is coupled to the first terminal;
The second drain is coupled to the second terminal;
The first gate is coupled to the fourth terminal;
The second gate is coupled to the third terminal;
The circuit according to claim 1. 前記キャパシタバンクは、前記供給信号とは異なる制御信号を受信し、該制御信号は、前記キャパシタバンクのキャパシタンスを制御する、
請求項１に記載の回路。 The capacitor bank receives a control signal different from the supply signal, the control signal controlling a capacitance of the capacitor bank;
The circuit of claim 1. 前記一次インダクタ及び前記二次インダクタは、巻数が２である、
請求項１に記載の回路。 The primary inductor and the secondary inductor have two turns.
The circuit of claim 1. 前記一次インダクタにおいて前記ゲイン段によって駆動される前記電流は、差動電流である、
請求項１に記載の回路。 The current driven by the gain stage in the primary inductor is a differential current;
The circuit of claim 1. 無線通信のための集積回路であって、
無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合され、出力周波数により出力信号を供給し、該出力信号の周波数が前記キャリア周波数に対応する電圧制御発振器と
を有し、
前記電圧制御発振器は、
一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記一次インダクタへ結合され、前記二次インダクタの出力端子で前記出力信号を生じさせるゲイン段と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクと
を有する、集積回路。 An integrated circuit for wireless communication,
A wireless transceiver that transmits or receives wireless communication signals at a carrier frequency over a wireless communication network;
A voltage controlled oscillator coupled to the wireless transceiver and providing an output signal by an output frequency, the frequency of the output signal corresponding to the carrier frequency;
The voltage controlled oscillator is:
A transformer having a primary inductor and a secondary inductor, the secondary inductor configured to be inductively coupled to the primary inductor;
A gain stage coupled to the primary inductor and producing the output signal at an output terminal of the secondary inductor;
And a capacitor bank coupled to the secondary inductor and providing a majority of the total capacitance of the voltage controlled oscillator. 前記ゲイン段は、供給信号を受信し、
前記キャパシタバンクは、前記供給信号とは異なる制御信号を受信し、該制御信号は、前記キャパシタバンクのキャパシタンスを制御する、
請求項１１に記載の集積回路。 The gain stage receives a supply signal;
The capacitor bank receives a control signal different from the supply signal, the control signal controlling a capacitance of the capacitor bank;
The integrated circuit according to claim 11. 前記無線通信信号を処理するベースバンド回路を更に有する
請求項１１に記載の集積回路。 The integrated circuit according to claim 11, further comprising a baseband circuit that processes the wireless communication signal. 前記一次インダクタ及び前記二次インダクタは、巻数が同じである、
請求項１１に記載の集積回路。 The primary inductor and the secondary inductor have the same number of turns.
The integrated circuit according to claim 11. 前記一次インダクタは、第１端子及び第２端子を有し、
前記ゲイン段は、第１ドレイン及び第１ゲートを備える第１トランジスタと、第２ドレイン及び第２ゲートを備える第２トランジスタとを有し、
前記第１ドレインは、前記第１端子へ結合され、
前記第２ドレインは、前記第２端子へ結合され、
前記第１ゲートは、前記第２端子へ結合され、
前記第２ゲートは、前記第１端子へ結合される、
請求項１１に記載の集積回路。 The primary inductor has a first terminal and a second terminal;
The gain stage includes a first transistor having a first drain and a first gate, and a second transistor having a second drain and a second gate,
The first drain is coupled to the first terminal;
The second drain is coupled to the second terminal;
The first gate is coupled to the second terminal;
The second gate is coupled to the first terminal;
The integrated circuit according to claim 11. 前記一次インダクタは、第１端子及び第２端子を有し、
前記二次インダクタは、第３端子及び第４端子を有し、
前記ゲイン段は、第１ドレイン及び第１ゲートを備える第１トランジスタと、第２ドレイン及び第２ゲートを備える第２トランジスタとを有し、
前記第１ドレインは、前記第１端子へ結合され、
前記第２ドレインは、前記第２端子へ結合され、
前記第１ゲートは、前記第４端子へ結合され、
前記第２ゲートは、前記第３端子へ結合される、
請求項１１に記載の集積回路。 The primary inductor has a first terminal and a second terminal;
The secondary inductor has a third terminal and a fourth terminal,
The gain stage includes a first transistor having a first drain and a first gate, and a second transistor having a second drain and a second gate,
The first drain is coupled to the first terminal;
The second drain is coupled to the second terminal;
The first gate is coupled to the fourth terminal;
The second gate is coupled to the third terminal;
The integrated circuit according to claim 11. 前記出力周波数は、前記キャリア周波数と略等しい、
請求項１１乃至１６のうちいずれか一項に記載の集積回路。 The output frequency is substantially equal to the carrier frequency;
The integrated circuit according to claim 11. 前記ゲイン段は、一対の交差結合トランジスタを有する、
請求項１１乃至１６のうちいずれか一項に記載の集積回路。 The gain stage has a pair of cross-coupled transistors,
The integrated circuit according to claim 11. 複数のアンテナと、
プロセッサと、
前記プロセッサ及び前記複数のアンテナと結合され、ＭＩＭＯインターフェースを提供するネットワークインターフェースと
を有し、
前記ネットワークインターフェースは、
前記アンテナのうちの１つ以上を用いて無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合され、出力周波数により出力信号を供給し、該出力信号の周波数が前記キャリア周波数に対応する電圧制御発振器と
を有し、
前記電圧制御発振器は、
一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクであって、該キャパシタバンクのキャパシタンスを制御する制御信号を受信する前記キャパシタバンクと、
前記一次インダクタへ結合され、前記制御信号とは異なる供給信号を受信し、前記二次インダクタの両端で前記出力信号を生成すように前記一次インダクタにおいて差動電流を駆動するゲイン段と
を有する、コンピュータ装置。 Multiple antennas,
A processor;
A network interface coupled to the processor and the plurality of antennas to provide a MIMO interface;
The network interface is
A wireless transceiver that transmits or receives a wireless communication signal at a carrier frequency over a wireless communication network using one or more of the antennas;
A voltage controlled oscillator coupled to the wireless transceiver and providing an output signal by an output frequency, the frequency of the output signal corresponding to the carrier frequency;
The voltage controlled oscillator is:
A transformer having a primary inductor and a secondary inductor, the secondary inductor configured to be inductively coupled to the primary inductor;
A capacitor bank coupled to the secondary inductor and providing a majority of the total capacitance of the voltage controlled oscillator, the capacitor bank receiving a control signal controlling the capacitance of the capacitor bank;
A gain stage coupled to the primary inductor, receiving a supply signal different from the control signal, and driving a differential current in the primary inductor to generate the output signal across the secondary inductor; Computer device. 前記プロセッサへ結合されるタッチスクリーンディスプレイを更に有する
請求項１９に記載のコンピュータ装置。 The computer apparatus of claim 19, further comprising a touch screen display coupled to the processor. 前記プロセッサへ結合されるバッテリと、
前記プロセッサへ結合されるハードディスクドライブと
を更に有する請求項１９に記載のコンピュータ装置。 A battery coupled to the processor;
20. The computer device of claim 19, further comprising a hard disk drive coupled to the processor. 前記プロセッサへ結合されるバッテリと、
前記プロセッサへ結合される不揮発性メモリポートと
を更に有する請求項１９に記載のコンピュータ装置。 A battery coupled to the processor;
The computer apparatus of claim 19, further comprising: a non-volatile memory port coupled to the processor. 前記一次インダクタは、第１端子及び第２端子を有し、
前記ゲイン段は、第１ドレイン及び第１ゲートを備える第１トランジスタと、第２ドレイン及び第２ゲートを備える第２トランジスタとを有し、
前記第１ドレインは、前記第１端子へ結合され、
前記第２ドレインは、前記第２端子へ結合され、
前記第１ゲートは、前記第２端子へ結合され、
前記第２ゲートは、前記第１端子へ結合される、
請求項１９乃至２２のうちいずれか一項に記載のコンピュータ装置。 The primary inductor has a first terminal and a second terminal;
The gain stage includes a first transistor having a first drain and a first gate, and a second transistor having a second drain and a second gate,
The first drain is coupled to the first terminal;
The second drain is coupled to the second terminal;
The first gate is coupled to the second terminal;
The second gate is coupled to the first terminal;
The computer apparatus according to any one of claims 19 to 22. 前記出力周波数は、前記キャリア周波数と略等しい、
請求項１９乃至２２のうちいずれか一項に記載のコンピュータ装置。 The output frequency is substantially equal to the carrier frequency;
The computer apparatus according to any one of claims 19 to 22. プロセッサと、
前記プロセッサへ結合されるシステムメモリと、
前記プロセッサへ結合される電源インターフェースと、
前記プロセッサへ結合されるオーディオコネクタと、
前記プロセッサと結合されるネットワークインターフェースと
を有し、
前記ネットワークインターフェースは、
１つ以上のアンテナを用いて無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合され、出力周波数により出力信号を供給し、該出力信号の周波数が前記キャリア周波数に対応する電圧制御発振器と
を有し、
前記電圧制御発振器は、
一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクであって、該キャパシタバンクのキャパシタンスを制御する制御信号を受信する前記キャパシタバンクと、
前記一次インダクタへ結合され、前記制御信号とは異なる供給信号を受信し、前記二次インダクタの両端で前記出力信号を生成すように前記一次インダクタにおいて差動電流を駆動するゲイン段と
を有する、無線通信システム。 A processor;
System memory coupled to the processor;
A power interface coupled to the processor;
An audio connector coupled to the processor;
A network interface coupled to the processor;
The network interface is
A wireless transceiver that transmits or receives a wireless communication signal at a carrier frequency over a wireless communication network using one or more antennas;
A voltage controlled oscillator coupled to the wireless transceiver and providing an output signal by an output frequency, the frequency of the output signal corresponding to the carrier frequency;
The voltage controlled oscillator is:
A transformer having a primary inductor and a secondary inductor, the secondary inductor configured to be inductively coupled to the primary inductor;
A capacitor bank coupled to the secondary inductor and providing a majority of the total capacitance of the voltage controlled oscillator, the capacitor bank receiving a control signal controlling the capacitance of the capacitor bank;
A gain stage coupled to the primary inductor, receiving a supply signal different from the control signal, and driving a differential current in the primary inductor to generate the output signal across the secondary inductor; Wireless communication system. 前記出力周波数は、前記キャリア周波数と略等しい、
請求項２５に記載の無線通信システム。 The output frequency is substantially equal to the carrier frequency;
The wireless communication system according to claim 25.
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