JP2015219606A

JP2015219606A - Arithmetic processing system, signal processing circuit, and electronic apparatus

Info

Publication number: JP2015219606A
Application number: JP2014100874A
Authority: JP
Inventors: 進介山下; Shinsuke Yamashita
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2014-05-14
Filing date: 2014-05-14
Publication date: 2015-12-07

Abstract

PROBLEM TO BE SOLVED: To improve the processing capability of an arithmetic processing system.SOLUTION: An arithmetic processing system 1 includes a plurality of bus masters accessing main memory 10, such as a CPU 2 and a DMA controller 12. A bus 8 connects the plurality of bus masters 2, 12 and a cache 14. An arbiter 16 arbitrates a right to use the bus by plurality of bus masters 2, 12. The arithmetic processing system 1 is configured so that the cache 14 intervenes in access from the CPU 2 and DMA controller 12 to the main memory 10.

Description

本発明は、メモリおよびプロセッサを備える演算処理回路に関する。 The present invention relates to an arithmetic processing circuit including a memory and a processor.

さまざまな電子機器に、プロセッサ、キャッシュ、メモリを備える演算処理システムが搭載される。図１は、本発明者が検討した比較技術に係る演算処理システムのブロック図である。演算処理システム１ｒは、ＣＰＵ２、キャッシュ４、バスコントローラ６、バス８、メインメモリ（大容量メモリ）１０、ＤＭＡ（Direct Memory Access）コントローラ１２を備える。メインメモリ１０は、システムバスと同期動作するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、ＣＰＵ２が実行すべき命令および各種のデータを格納する。 Various electronic devices are equipped with an arithmetic processing system including a processor, a cache, and a memory. FIG. 1 is a block diagram of an arithmetic processing system according to a comparative technique examined by the present inventors. The arithmetic processing system 1r includes a CPU 2, a cache 4, a bus controller 6, a bus 8, a main memory (large capacity memory) 10, and a DMA (Direct Memory Access) controller 12. The main memory 10 is an SDRAM (Synchronous Dynamic Random Access Memory) that operates in synchronization with the system bus, and stores instructions to be executed by the CPU 2 and various data.

ＣＰＵ２は、メインメモリ１０に格納されたデータ、命令など（以下、情報と総称する）を処理する。一般にメインメモリ１０は、そのリード速度、ライト速度がＣＰＵ２の演算処理速度に比べて遅いため、メインメモリ１０へのアクセスは処理のボトルネックとなる。この問題を解消するために、メインメモリ１０よりも上流に、高速なキャッシュ４が設けられる。ＣＰＵ２は、メインメモリ１０に格納される情報のうち、アクセスされる頻度が高い、あるいは確率が高い一部を、およびそれらの属性とともにキャッシュ４にコピーする。ＣＰＵ２がメインメモリ１０のあるアドレスにアクセスしたとき、そのアドレスがキャッシュ４のキャッシングの対象であるときには、キャッシュ４に格納されたデータがアクセスされる（キャッシュヒット）。アクセス先のアドレスがキャッシュ４のキャッシングの対象でない場合には、メインメモリ１０の該当アドレスにアクセスされる。 The CPU 2 processes data, instructions, etc. (hereinafter collectively referred to as information) stored in the main memory 10. Generally, the main memory 10 has a read speed and a write speed that are slower than the arithmetic processing speed of the CPU 2, so that access to the main memory 10 becomes a bottleneck for processing. In order to solve this problem, a high-speed cache 4 is provided upstream of the main memory 10. The CPU 2 copies a part of the information stored in the main memory 10 that is frequently accessed or has a high probability to the cache 4 together with their attributes. When the CPU 2 accesses an address in the main memory 10, if the address is a cache 4 cache target, the data stored in the cache 4 is accessed (cache hit). When the access destination address is not the target of caching in the cache 4, the corresponding address in the main memory 10 is accessed.

図示しない周辺機器とメインメモリ１０の間のデータ転送は、２つの方法がサポートされる。ひとつは、ＣＰＵ２が入力（ＩＮＰＵＴ）命令、出力（ＯＵＴＰＵＴ）命令を実行することにより、データ転送を行うものである。この方法は、転送周期が長くなるため、大容量のデータ転送には適していない。 Two methods of data transfer between a peripheral device (not shown) and the main memory 10 are supported. One is that the CPU 2 executes data transfer by executing an input (INPUT) command and an output (OUTPUT) command. This method is not suitable for large-capacity data transfer because the transfer cycle becomes long.

別の方法は、ＤＭＡ（Direct Memory Access）と呼ばれるもので、ＣＰＵ２を介在することなくＤＭＡコントローラ１２の制御下でメインメモリ１０と周辺機器の間で直接、データ転送が行われる。ＤＭＡ転送を行っている間、ＣＰＵ２は、バス８へのアクセスを必要としない処理を行うことができる。 Another method is called DMA (Direct Memory Access), in which data is directly transferred between the main memory 10 and peripheral devices under the control of the DMA controller 12 without the CPU 2 being interposed. During the DMA transfer, the CPU 2 can perform processing that does not require access to the bus 8.

バス８へのアクセス主体をバスマスタと称する。図１のシステムでは、ＣＰＵ２およびＤＭＡコントローラ１２がバスマスタとなる。バス８の使用権は、単一のバスマスタにのみ付与される。バスコントローラ６は、バスアービタとも称され、複数のバスマスタの間で、バス８の使用権を調停する。 An access subject to the bus 8 is referred to as a bus master. In the system of FIG. 1, the CPU 2 and the DMA controller 12 are bus masters. The right to use the bus 8 is granted only to a single bus master. The bus controller 6 is also called a bus arbiter, and arbitrates the right to use the bus 8 among a plurality of bus masters.

特開２０００−３０５８４２号公報JP 2000-305842 A

図１の演算処理システム１ｒのように、複数のバスマスタが存在するアーキテクチャでは、キャッシュ４に格納される情報と、メインメモリ１０に格納される対応する情報の間の整合性（キャッシュコヒーレンシ）が問題となる。 In an architecture having a plurality of bus masters as in the arithmetic processing system 1r of FIG. 1, there is a problem in consistency (cache coherency) between information stored in the cache 4 and corresponding information stored in the main memory 10. It becomes.

キャッシュコヒーレンシの問題は、たとえば以下のように生ずる。
ステップ１．メインメモリ１０の所定のアドレスの情報がキャッシュ４にコピーされる。
ステップ２．その状態でＣＰＵ２がキャッシュ４にアクセスし、キャッシュ４上の情報が更新される。
このとき、キャッシュ４上のデータと、メインメモリ１０上の対応するデータは不一致となる。
ステップ３．キャッシュ４のデータがメインメモリ１０に書き戻される前に、ＤＭＡコントローラ１２によるＤＭＡ転送が発生すると、ステップ２における情報の更新が反映されずに、周辺機器に転送されてしまう。 The problem of cache coherency occurs, for example, as follows.
Step 1. Information on a predetermined address in the main memory 10 is copied to the cache 4.
Step 2. In this state, the CPU 2 accesses the cache 4 and the information on the cache 4 is updated.
At this time, the data on the cache 4 and the corresponding data on the main memory 10 do not match.
Step 3. If the DMA transfer by the DMA controller 12 occurs before the data in the cache 4 is written back to the main memory 10, the information update in step 2 is not reflected and is transferred to the peripheral device.

キャッシュコヒーレンシの問題を解決するためには、以下のアプローチがとり得る。
１．ＤＭＡコントローラ１２によるＤＭＡ転送の対象領域を、キャッシュ４によるキャッシングの対象外とする。
２．ＤＭＡコントローラ１２によるＤＭＡ転送の実行前に、キャッシュ４をフラッシュする。 In order to solve the problem of cache coherency, the following approaches can be taken.
1. A target area for DMA transfer by the DMA controller 12 is excluded from caching by the cache 4.
2. Before the DMA transfer by the DMA controller 12, the cache 4 is flushed.

いずれのアプローチをとる場合であっても、キャッシュコヒーレンスを確保するために、ソフトウェア処理が必要となるため、演算処理システム１ｒの処理能力の低下の要因となる。 Regardless of which approach is used, software processing is required to secure cache coherence, which causes a reduction in processing capability of the arithmetic processing system 1r.

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、処理能力が改善された演算処理システムの提供にある。 SUMMARY An advantage of some aspects of the invention is that it provides an arithmetic processing system with improved processing capability.

本発明のある態様は、演算処理システムに関する。演算処理システムは、複数のバスマスタと、メインメモリと、キャッシュと、複数のバスマスタ、メインメモリおよびキャッシュを接続するバスと、複数のバスマスタによるバスの使用権を調停するアービタと、を備える。演算処理システムは、複数のバスマスタからメインメモリへのアクセスに、キャッシュが介在するよう構成される。 One embodiment of the present invention relates to an arithmetic processing system. The arithmetic processing system includes a plurality of bus masters, a main memory, a cache, a plurality of bus masters, a bus connecting the main memory and the cache, and an arbiter for arbitrating the right to use the bus by the plurality of bus masters. The arithmetic processing system is configured such that a cache intervenes in accessing a main memory from a plurality of bus masters.

この態様によると、メインメモリとキャッシュの間の情報の不一致を抑制できるため、キャッシュコヒーレンスを確保するソフトウェア処理が不要となり、処理能力を改善できる。 According to this aspect, information inconsistency between the main memory and the cache can be suppressed, so that software processing for ensuring cache coherence is unnecessary, and the processing capability can be improved.

複数のバスマスタのひとつは、プロセッサであってもよい。複数のバスマスタの別のひとつは、ＤＭＡＣ（Direct Memory Access Controller）であってもよい。複数のバスマスタは、複数のプロセッサを含んでもよい。 One of the plurality of bus masters may be a processor. Another one of the plurality of bus masters may be a direct memory access controller (DMAC). The plurality of bus masters may include a plurality of processors.

本発明の別の態様もまた、演算処理システムである。この演算処理システムは、複数のバスマスタと、メインメモリと、キャッシュと、複数のバスマスタ、メインメモリおよびキャッシュを接続するバスと、複数のバスマスタによるバスの使用権を調停するアービタと、を備える。キャッシュは、アービタよりもメインメモリ側に配置される。 Another aspect of the present invention is also an arithmetic processing system. The arithmetic processing system includes a plurality of bus masters, a main memory, a cache, a plurality of bus masters, a bus connecting the main memory and the cache, and an arbiter that arbitrates the right to use the bus by the plurality of bus masters. The cache is arranged on the main memory side from the arbiter.

この態様によると、メインメモリとキャッシュの間の情報の不一致を抑制できるため、キャッシュコヒーレンスを確保するためのソフトウェア処理が不要となり、処理能力を改善できる。 According to this aspect, information inconsistency between the main memory and the cache can be suppressed, so that software processing for ensuring cache coherence is not necessary, and the processing capability can be improved.

本発明のさらに別の態様は、メインメモリと接続される信号処理回路に関する。この信号処理回路は、プロセッサと、ＤＭＡ（Direct Memory Access）コントローラと、キャッシュと、プロセッサ、ＤＭＡコントローラ、メインメモリおよびキャッシュを接続するバスと、複数のバスマスタによるバスの使用権を調停するアービタと、を備える。信号処理回路は、複数のバスマスタからメインメモリへのアクセスに、キャッシュが介在するよう構成され、ひとつの半導体基板（ダイ）に一体集積化される。 Yet another embodiment of the present invention relates to a signal processing circuit connected to a main memory. The signal processing circuit includes a processor, a DMA (Direct Memory Access) controller, a cache, a bus that connects the processor, the DMA controller, the main memory, and the cache, an arbiter that arbitrates the right to use the bus by a plurality of bus masters, Is provided. The signal processing circuit is configured such that a cache is interposed for accessing a main memory from a plurality of bus masters, and is integrated on a single semiconductor substrate (die).

「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。 “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate.

本発明のさらに別の態様もまた、信号処理回路である。この信号処理回路は、プロセッサと、ＤＭＡ（Direct Memory Access）コントローラと、キャッシュと、プロセッサ、ＤＭＡコントローラ、メインメモリおよびキャッシュを接続するバスと、複数のバスマスタによるバスの使用権を調停するアービタと、を備え、ひとつの半導体基板に一体集積化される。キャッシュは、アービタよりもメインメモリ側に配置される。 Yet another embodiment of the present invention is also a signal processing circuit. The signal processing circuit includes a processor, a DMA (Direct Memory Access) controller, a cache, a bus that connects the processor, the DMA controller, the main memory, and the cache, an arbiter that arbitrates the right to use the bus by a plurality of bus masters, And integrated on a single semiconductor substrate. The cache is arranged on the main memory side from the arbiter.

プロセッサは、コアと、少なくともひとつの組み込みメモリと、を含んでもよい。 The processor may include a core and at least one embedded memory.

信号処理回路は、複数の音源からのデジタルオーディオデータを受け、デコードするオーディオインタフェース回路であってもよい。 The signal processing circuit may be an audio interface circuit that receives and decodes digital audio data from a plurality of sound sources.

メインメモリは、信号処理回路と別の半導体基板に集積化されてもよい。メインメモリのダイと信号処理回路のダイは、スタッキングされた態様にて１つのパッケージ（スタックパッケージ）に収容されてもよい。 The main memory may be integrated on a semiconductor substrate separate from the signal processing circuit. The main memory die and the signal processing circuit die may be housed in a single package (stack package) in a stacked manner.

メインメモリは、信号処理回路と同一の半導体基板に集積化されてもよい。 The main memory may be integrated on the same semiconductor substrate as the signal processing circuit.

本発明の別の態様は電子機器に関する。電子機器は、上述の信号処理回路を備える。 Another embodiment of the present invention relates to an electronic device. The electronic device includes the above-described signal processing circuit.

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above-described constituent elements, and those in which constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明のある態様によれば、処理能力を改善できる。 According to an aspect of the present invention, the processing capacity can be improved.

本発明者が検討した比較技術に係る演算処理システムのブロック図である。It is a block diagram of the arithmetic processing system which concerns on the comparison technique which this inventor examined. 実施の形態に係る演算処理システムのブロック図である。It is a block diagram of the arithmetic processing system which concerns on embodiment. 図３（ａ）〜（ｄ）は、図２の演算処理システムの動作を示す図である。3A to 3D are diagrams illustrating the operation of the arithmetic processing system in FIG. 信号処理回路のブロック図である。It is a block diagram of a signal processing circuit. 演算処理システムを用いた電子機器のブロック図である。It is a block diagram of the electronic device using an arithmetic processing system. 図６（ａ）、（ｂ）は、変形例に係る演算処理システムのブロック図である。6A and 6B are block diagrams of an arithmetic processing system according to a modification.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。 In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are electrically connected in addition to the case where the member A and the member B are physically directly connected. It includes the case of being indirectly connected through another member that does not affect the connection state. In addition, “the state in which the member C is provided between the member A and the member B” means that the member A and the member C or the member B and the member C are directly connected, as well as an electrical connection. The case where it is indirectly connected through another member that does not affect the state is also included.

図２は、実施の形態に係る演算処理システム１のブロック図である。演算処理システム１は、ＣＰＵ２、バス８、ＤＭＡコントローラ１２、キャッシュ１４、アービタ１６、メインメモリ１０を備える。 FIG. 2 is a block diagram of the arithmetic processing system 1 according to the embodiment. The arithmetic processing system 1 includes a CPU 2, a bus 8, a DMA controller 12, a cache 14, an arbiter 16, and a main memory 10.

このアーキテクチャでは、ＤＭＡコントローラ１２によるメモリ制御が、キャッシュ１４を介して行われる。言い換えれば、すべてのバスマスタからのメインメモリ１０へのアクセスに、キャッシュ１４が介在する。 In this architecture, memory control by the DMA controller 12 is performed via the cache 14. In other words, the cache 14 is interposed in access to the main memory 10 from all bus masters.

具体的には、キャッシュ１４は、アービタ１６よりもメインメモリ１０側に設けられる。アービタ１６は、ＣＰＵ２およびＤＭＡコントローラ１２は、バス８の使用権を調停する。アービタ１６により使用権を付与されたバスマスタは、キャッシュ１４を介してメインメモリ１０にアクセスする。 Specifically, the cache 14 is provided on the main memory 10 side with respect to the arbiter 16. The arbiter 16 and the CPU 2 and the DMA controller 12 arbitrate the right to use the bus 8. The bus master granted the usage right by the arbiter 16 accesses the main memory 10 via the cache 14.

以上が演算処理システム１の構成である。続いてその動作を説明する。 The above is the configuration of the arithmetic processing system 1. Next, the operation will be described.

図３（ａ）〜（ｄ）は、図２の演算処理システム１の動作を示す図である。
図３（ａ）において、アービタ１６によりＣＰＵ２が選択され、ＣＰＵ２が、メインメモリ１０のキャッシュ対象のアドレス領域（キャッシュ領域という）ＣＡに格納される情報Ｄ１を、キャッシュ４にコピーする。 3A to 3D are diagrams showing the operation of the arithmetic processing system 1 in FIG.
In FIG. 3A, the CPU 2 is selected by the arbiter 16, and the CPU 2 copies the information D <b> 1 stored in the cache target address area (called a cache area) CA of the main memory 10 to the cache 4.

図３（ｂ）では、引き続きアービタ１６によりＣＰＵ２が選択され、ＣＰＵ２がメインメモリ１０のキャッシュ領域ＣＡ内のあるアドレスに格納される情報に、書き換えをともなうアクセスする。キャッシュ１４は、ＣＰＵ２からアクセスに応答する。具体的には、バスマスタであるＣＰＵ２のアクセス先のアドレスＡＤＲ１が、キャッシュ領域内にあるか否かを判定する。図３（ｂ）では、キャッシュ領域ＣＡ内であるため、ＣＰＵ２はメインメモリ１０にアクセスすることなく、キャッシュ１４にコピーされた情報を書き換える（キャッシュヒット）。この処理により、キャッシュ１４の情報は、Ｄ１からＤ２に書き換えられる。 In FIG. 3B, the CPU 2 is continuously selected by the arbiter 16, and the CPU 2 accesses information stored at a certain address in the cache area CA of the main memory 10 with rewriting. The cache 14 responds to access from the CPU 2. Specifically, it is determined whether or not the address ADR1 of the access destination of the CPU 2 that is the bus master is in the cache area. In FIG. 3B, since it is in the cache area CA, the CPU 2 rewrites the information copied to the cache 14 without accessing the main memory 10 (cache hit). By this processing, the information in the cache 14 is rewritten from D1 to D2.

続いてＣＰＵ２が、メインメモリ１０のキャッシュ領域ＣＡを対象としたＤＭＡ転送命令を実行する。ＤＭＡ転送に際して、ＣＰＵ２は、転送の対象となる領域の先頭アドレス、終了アドレス、データコピーの方向（すなわちメインメモリ１０から周辺機器へ、または周辺機器からメインメモリ１０へのいずれか）を指示する制御コードを、ＤＭＡコントローラ１２に与える。 Subsequently, the CPU 2 executes a DMA transfer instruction for the cache area CA of the main memory 10. During DMA transfer, the CPU 2 controls the start address, end address, and data copy direction (that is, either from the main memory 10 to the peripheral device or from the peripheral device to the main memory 10) of the area to be transferred. A code is provided to the DMA controller 12.

図３（ｃ）に示すように、ＤＭＡ転送に際して、アービタ１６は、バス８の使用権を、ＣＰＵ２からＤＭＡコントローラ１２に移す。そしてＤＭＡコントローラ１２は、ＤＭＡ転送を実行する。ここでのＤＭＡ転送は、たとえばキャッシュ領域ＣＡの情報を、周辺機器２０にコピーすることである。 As shown in FIG. 3C, during the DMA transfer, the arbiter 16 transfers the right to use the bus 8 from the CPU 2 to the DMA controller 12. Then, the DMA controller 12 executes DMA transfer. The DMA transfer here is, for example, copying the information in the cache area CA to the peripheral device 20.

キャッシュ１４は、ＤＭＡコントローラ１２からアクセスに応答する。具体的には、バスマスタであるＤＭＡコントローラ１２のアクセス先のアドレスが、キャッシュ領域内にあるか否かを判定する。この例では、ＤＭＡ転送の対象が、キャッシュ領域ＣＡである（キャッシュヒット）から、ＤＭＡコントローラ１２はメインメモリ１０にアクセスすることなく、キャッシュ１４に格納された情報Ｄ２を、周辺機器に転送する。 The cache 14 responds to access from the DMA controller 12. Specifically, it is determined whether or not the access destination address of the DMA controller 12 which is a bus master is in the cache area. In this example, since the target of the DMA transfer is the cache area CA (cache hit), the DMA controller 12 transfers the information D2 stored in the cache 14 to the peripheral device without accessing the main memory 10.

やがて、図３（ｄ）に示すように、ＣＰＵ２からの命令に応じて、キャッシュ１４の情報Ｄ２が、メインメモリ１０のキャッシュ領域ＣＡに書き戻される。以上が演算処理システム１の動作である。 Eventually, as shown in FIG. 3D, the information D2 of the cache 14 is written back to the cache area CA of the main memory 10 in accordance with an instruction from the CPU 2. The above is the operation of the arithmetic processing system 1.

この演算処理システム１によれば、複数のバスマスタすべてについて、キャッシュ１４を介してメインメモリ１０にアクセスすることが約束されるため、キャッシュコヒーレンシの問題を解決できる。これにより、ソフトウェア的にキャッシュコヒーレンシを確保するための処理が不要になるため、演算処理システム１の処理能力を改善できる。 According to this arithmetic processing system 1, since it is promised that all the plurality of bus masters access the main memory 10 via the cache 14, the problem of cache coherency can be solved. This eliminates the need for processing for ensuring cache coherency in terms of software, thereby improving the processing capability of the arithmetic processing system 1.

続いて演算処理システム１の用途を説明する。図４は、信号処理回路１００のブロック図である。信号処理回路１００は、図２の演算処理システム１のうち、ＣＰＵ２、ＤＭＡコントローラ１２、キャッシュ１４、アービタ１６を内蔵して集積化されたＬＳＩ（Large Scale Integrated circuit）であり、外付けのメインメモリ１０とともに演算処理システム１を構成する。 Next, the use of the arithmetic processing system 1 will be described. FIG. 4 is a block diagram of the signal processing circuit 100. The signal processing circuit 100 is an LSI (Large Scale Integrated circuit) integrated with the CPU 2, the DMA controller 12, the cache 14, and the arbiter 16 in the arithmetic processing system 1 of FIG. 10 constitutes an arithmetic processing system 1.

メインメモリ１０が集積化されるダイ（半導体基板）と、信号処理回路１００が集積化されるダイは、スタックされ、いわゆるスタックパッケージを構成してもよい。あるいは、メインメモリ１０と信号処理回路１００は別々のパッケージを構成してもよい。 The die (semiconductor substrate) on which the main memory 10 is integrated and the die on which the signal processing circuit 100 is integrated may be stacked to form a so-called stack package. Alternatively, the main memory 10 and the signal processing circuit 100 may constitute separate packages.

たとえばＣＰＵ２は、コア３０、命令キャッシュ３２、組み込みメモリ３４を含む。コア３０は命令を実行する。命令キャッシュ３２には、コア３０が実行すべき命令が格納される。組み込みメモリ３４には、コア３０からより高速にアクセス可能に接続されており、メインメモリ１０あるいはキャッシュ１４から読み出された命令やデータを格納する。 For example, the CPU 2 includes a core 30, an instruction cache 32, and an embedded memory 34. The core 30 executes instructions. The instruction cache 32 stores instructions to be executed by the core 30. The embedded memory 34 is connected so as to be accessible from the core 30 at a higher speed, and stores instructions and data read from the main memory 10 or the cache 14.

図５は、演算処理システム１を用いた電子機器のブロック図である。
電子機器５０は、たとえばオーディオコンポをはじめとするオーディオ再生機能を有する装置であり、演算処理システム１の信号処理回路１００は、ＵＳＢメモリ、ＣＤプレイヤなどの音源６２ａ〜６２ｂからのデジタルオーディオデータを受け、デコードするオーディオインタフェース回路である。 FIG. 5 is a block diagram of an electronic device using the arithmetic processing system 1.
The electronic device 50 is a device having an audio playback function such as an audio component, for example, and the signal processing circuit 100 of the arithmetic processing system 1 receives digital audio data from sound sources 62a to 62b such as a USB memory and a CD player. An audio interface circuit for decoding.

信号処理回路１００によりデコードされたオーディオ信号は、ＤＳＰ（Digital Sound Processor）５２に入力される。ＤＳＰ５２は、イコライジング処理、バスブースト処理、ラウドネス処理、デジタルボリウム制御などを行い、アナログオーディオ信号に変換する。アンプ５４Ｌ、５４Ｒは、ＬチャンネルおよびＲチャンネルのアナログオーディオ信号を増幅し、対応するスピーカ６０Ｌ、６０Ｒを駆動する。 The audio signal decoded by the signal processing circuit 100 is input to a DSP (Digital Sound Processor) 52. The DSP 52 performs equalizing processing, bass boost processing, loudness processing, digital volume control, and the like, and converts them into analog audio signals. The amplifiers 54L and 54R amplify the L channel and R channel analog audio signals and drive the corresponding speakers 60L and 60R.

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。 The present invention has been described based on the embodiments. This embodiment is an exemplification, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. is there. Hereinafter, such modifications will be described.

図６（ａ）、（ｂ）は、変形例に係る演算処理システムのブロック図である。図６（ａ）の演算処理システム１ａでは、複数のバスマスタとして、複数のＣＰＵ２が接続される。少なくともひとつのＣＰＵには、キャッシュ１４よりも上位のキャッシュが接続されてもよい。図６（ｂ）の演算処理システム１ｂでは、複数のバスマスタとして、複数のＣＰＵ２およびＤＭＡコントローラ１２が接続されている。 6A and 6B are block diagrams of an arithmetic processing system according to a modification. In the arithmetic processing system 1a of FIG. 6A, a plurality of CPUs 2 are connected as a plurality of bus masters. A cache higher than the cache 14 may be connected to at least one CPU. In the arithmetic processing system 1b of FIG. 6B, a plurality of CPUs 2 and DMA controllers 12 are connected as a plurality of bus masters.

これらの変形例においても、全てのバスマスタからのメインメモリ１０に、共通のキャッシュ１４が介在することとなるため、キャッシュコヒーレンシの問題を解決できる。つまり本発明において、バスマスタの個数や種類は特に限定されない。 Also in these modified examples, since the common cache 14 is interposed in the main memory 10 from all the bus masters, the problem of cache coherency can be solved. That is, in the present invention, the number and type of bus masters are not particularly limited.

実施の形態では、信号処理回路１００とメインメモリ１０が異なるダイに個別に集積化される場合を説明したが、ＳＤＲＡＭ混載プロセスや大容量ＲＡＭを搭載可能な先端プロセスに移行した際には、それらを単一のダイに集積化してもよい。 In the embodiment, the case where the signal processing circuit 100 and the main memory 10 are individually integrated on different dies has been described. However, when the process shifts to an SDRAM mixed process or a high-end process capable of mounting a large capacity RAM, May be integrated on a single die.

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。 Although the present invention has been described using specific terms based on the embodiments, the embodiments only illustrate the principles and applications of the present invention, and the embodiments are defined in the claims. Many variations and modifications of the arrangement are permitted without departing from the spirit of the present invention.

１…演算処理システム、２…ＣＰＵ、４…キャッシュ、６…バスコントローラ、８…バス、１０…メインメモリ、１２…ＤＭＡコントローラ、１４…キャッシュ、１６…アービタ、３０…コア、３２…命令キャッシュ、３４…組み込みメモリ、１００…信号処理回路、５０…電子機器、５２…ＤＳＰ、５４…アンプ、６０…スピーカ。 DESCRIPTION OF SYMBOLS 1 ... Arithmetic processing system, 2 ... CPU, 4 ... Cache, 6 ... Bus controller, 8 ... Bus, 10 ... Main memory, 12 ... DMA controller, 14 ... Cache, 16 ... Arbiter, 30 ... Core, 32 ... Instruction cache, 34 ... Embedded memory, 100 ... Signal processing circuit, 50 ... Electronic equipment, 52 ... DSP, 54 ... Amplifier, 60 ... Speaker.

Claims

複数のバスマスタと、
メインメモリと、
キャッシュと、
前記複数のバスマスタ、前記メインメモリおよび前記キャッシュを接続するバスと、
前記複数のバスマスタによる前記バスの使用権を調停するアービタと、
を備え、
前記複数のバスマスタそれぞれから前記メインメモリへのアクセスに、前記キャッシュが介在するよう構成されることを特徴とする演算処理システム。 Multiple bus masters,
Main memory,
Cache,
A bus connecting the plurality of bus masters, the main memory and the cache;
An arbiter for arbitrating the right to use the bus by the plurality of bus masters;
With
An arithmetic processing system, wherein the cache is interposed in access to the main memory from each of the plurality of bus masters.

前記複数のバスマスタのひとつは、プロセッサであることを特徴とする請求項１に記載の演算処理システム。 The arithmetic processing system according to claim 1, wherein one of the plurality of bus masters is a processor.

前記複数のバスマスタの別のひとつは、ＤＭＡ（Direct Memory Access）コントローラであることを特徴とする請求項２に記載の演算処理システム。 The arithmetic processing system according to claim 2, wherein another one of the plurality of bus masters is a DMA (Direct Memory Access) controller.

前記複数のバスマスタは、複数のプロセッサを含むことを特徴とする請求項２または３に記載の演算処理システム。 The arithmetic processing system according to claim 2, wherein the plurality of bus masters include a plurality of processors.

複数のバスマスタと、
メインメモリと、
キャッシュと、
前記複数のバスマスタ、前記メインメモリおよび前記キャッシュを接続するバスと、
前記複数のバスマスタによる前記バスの使用権を調停するアービタと、
を備え、
前記キャッシュは、前記アービタよりも前記メインメモリ側に配置されることを特徴とする演算処理システム。 Multiple bus masters,
Main memory,
Cache,
A bus connecting the plurality of bus masters, the main memory and the cache;
An arbiter for arbitrating the right to use the bus by the plurality of bus masters;
With
The arithmetic processing system, wherein the cache is arranged on the main memory side with respect to the arbiter.

前記複数のバスマスタのひとつは、プロセッサであることを特徴とする請求項５に記載の演算処理システム。 6. The arithmetic processing system according to claim 5, wherein one of the plurality of bus masters is a processor.

前記複数のバスマスタの別のひとつは、ＤＭＡ（Direct Memory Access）コントローラであることを特徴とする請求項６に記載の演算処理システム。 The arithmetic processing system according to claim 6, wherein another one of the plurality of bus masters is a DMA (Direct Memory Access) controller.

前記複数のバスマスタは、複数のプロセッサを含むことを特徴とする請求項６または７に記載の演算処理システム。 The arithmetic processing system according to claim 6, wherein the plurality of bus masters include a plurality of processors.

メインメモリと接続される信号処理回路であって、
プロセッサと、
ＤＭＡ（Direct Memory Access）コントローラと、
キャッシュと、
前記プロセッサ、前記ＤＭＡコントローラ、前記メインメモリおよび前記キャッシュを接続するバスと、
前記プロセッサおよび前記ＤＭＡコントローラによる前記バスの使用権を調停するアービタと、
を備え、
前記プロセッサおよび前記ＤＭＡコントローラそれぞれから前記メインメモリへのアクセスに、前記キャッシュが介在するよう構成され、
ひとつの半導体基板に一体集積化されることを特徴とする信号処理回路。 A signal processing circuit connected to the main memory,
A processor;
A DMA (Direct Memory Access) controller;
Cache,
A bus connecting the processor, the DMA controller, the main memory and the cache;
An arbiter that arbitrates use of the bus by the processor and the DMA controller;
With
The cache is arranged to access the main memory from each of the processor and the DMA controller,
A signal processing circuit which is integrated on a single semiconductor substrate.

メインメモリと接続される信号処理回路であって、
プロセッサと、
ＤＭＡ（Direct Memory Access）コントローラと、
キャッシュと、
前記プロセッサ、前記ＤＭＡコントローラ、前記メインメモリおよび前記キャッシュを接続するバスと、
前記プロセッサおよび前記ＤＭＡコントローラによる前記バスの使用権を調停するアービタと、
を備え、
前記キャッシュは、前記アービタよりも前記メインメモリ側に配置され、
ひとつの半導体基板に一体集積化されることを特徴とする信号処理回路。 A signal processing circuit connected to the main memory,
A processor;
A DMA (Direct Memory Access) controller;
Cache,
A bus connecting the processor, the DMA controller, the main memory and the cache;
An arbiter that arbitrates use of the bus by the processor and the DMA controller;
With
The cache is arranged on the main memory side from the arbiter,
A signal processing circuit which is integrated on a single semiconductor substrate.

前記プロセッサは、
コアと、
少なくともひとつの組み込みメモリと、
を含むことを特徴とする請求項９または１０に記載の信号処理回路。 The processor is
The core,
At least one embedded memory,
The signal processing circuit according to claim 9 or 10, characterized by comprising:

前記信号処理回路は、複数の音源からのデジタルのオーディオデータを受け、デコードするオーディオインタフェース回路であることを特徴とする請求項９から１１のいずれかに記載の信号処理回路。 The signal processing circuit according to claim 9, wherein the signal processing circuit is an audio interface circuit that receives and decodes digital audio data from a plurality of sound sources.

前記メインメモリは、前記信号処理回路と別の半導体基板に集積化され、スタッキングされた態様にて１つのパッケージに収容されることを特徴とする請求項９から１２のいずれかに記載の信号処理回路。 The signal processing according to claim 9, wherein the main memory is integrated on a semiconductor substrate different from the signal processing circuit, and is housed in one package in a stacked manner. circuit.

前記メインメモリは、前記信号処理回路と同一の半導体基板に集積化されることを特徴とする請求項９から１２のいずれかに記載の信号処理回路。 The signal processing circuit according to claim 9, wherein the main memory is integrated on the same semiconductor substrate as the signal processing circuit.

請求項９から１４のいずれかに記載の信号処理回路を備えることを特徴とする電子機器。 An electronic apparatus comprising the signal processing circuit according to claim 9.