JP2015210579A - Floor plan design device, method, program, and storage medium - Google Patents
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Abstract
Description
本発明は、半導体集積回路のフロアプランを設計するフロアプラン設計装置、フロアプラン設計方法、フロアプラン設計用プログラム及びフロアプラン設計用プログラムを記録したコンピュータ読み取り可能な記録媒体に関する。 The present invention relates to a floor plan design apparatus for designing a floor plan of a semiconductor integrated circuit, a floor plan design method, a floor plan design program, and a computer-readable recording medium on which a floor plan design program is recorded.
従来から、ＬＳＩ（Large Scale Integration）等の集積回路を設計する場合、集積回路を構成する回路要素の詳細なレイアウトを設計する前段階として、回路要素の概略配置を決定するフロアプランの設計が行われている（例えば特許文献１、２参照）。
従来、フロアプランの設計は、設計対象となるネットリストを構成するトランジスタ等の回路素子や複数の回路素子から成る回路ブロックを用いて、それらの概略配置を設計するようにしている。
Conventionally, when designing an integrated circuit such as an LSI (Large Scale Integration), a floor plan for determining the rough layout of circuit elements has been performed as a pre-stage for designing a detailed layout of circuit elements constituting the integrated circuit. (For example, see
Conventionally, the floor plan is designed by using a circuit element such as a transistor or a circuit block comprising a plurality of circuit elements constituting a net list to be designed, and designing a schematic arrangement thereof.
前記ネットリストは階層構造を有しており、下位の階層から最上位の階層へ向けて各階層毎にセルのフロアプランを生成し、最終的に最適な最上位階層のフロアプランを集積回路のフロアプランとして生成する。
このようにしてフロアプランの設計は可能であるが、回路素子や回路ブロックの特性は各々異なるため、多数の回路素子や回路ブロックを含む集積回路のフロアプランを設計するためには多くの演算処理が必要になり、最適なフロアプランの設計に長時間要するという問題がある。
The netlist has a hierarchical structure, and a cell floor plan is generated for each hierarchy from the lower hierarchy to the highest hierarchy, and finally the optimum floor plan of the highest hierarchy is generated for the integrated circuit. Generate as a floor plan.
Although a floor plan can be designed in this way, the characteristics of circuit elements and circuit blocks are different. Therefore, a lot of arithmetic processing is required to design a floor plan of an integrated circuit including a large number of circuit elements and circuit blocks. There is a problem that it takes a long time to design an optimal floor plan.
また、各階層においては上位階層を考慮することなく、各階層毎に当該階層において所定制約を満足する単一のフロアプランを生成し、当該フロアプランを利用してその上位階層のフロアプランを生成するようにしている。当該フロアプランがその上位階層のフロアプランを生成するのに最適なフロアプランの場合には、前記上位階層のフロアプランを生成するのに効率的である。 In addition, in each hierarchy, without considering the upper hierarchy, a single floor plan that satisfies the predetermined constraints in the hierarchy is generated for each hierarchy, and the floor plan of the upper hierarchy is generated using the floor plan. Like to do. When the floor plan is the optimum floor plan for generating the floor plan of the upper hierarchy, it is efficient to generate the floor plan of the upper hierarchy.
しかしながら、当該フロアプランがその上位階層のフロアプランを生成するのに最適なフロアプランでない場合には、前記上位階層では最適なフロアプランの生成ができない。このように、上記階層におけるフロアプランを考慮せずに各階層における所定の制約を満足する単一のフロアプランのみを生成するように構成した場合、上位階層では最適なフロアプランを生成できない恐れがある。 However, if the floor plan is not the optimal floor plan for generating the floor plan of the upper hierarchy, the optimal floor plan cannot be generated in the upper hierarchy. As described above, if only a single floor plan that satisfies the predetermined constraints in each hierarchy is generated without considering the floor plan in the above hierarchy, there is a possibility that an optimal floor plan cannot be generated in the upper hierarchy. is there.
本発明は、前記問題点に鑑み成されたもので、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすることを課題としている。
また、本発明は、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランの設計を可能にすることを課題としている。
The present invention has been made in view of the above problems, and an object of the present invention is to make it possible to design a floor plan of an integrated circuit including a large number of circuit elements with less processing.
Another object of the present invention is to make it possible to design a floor plan of an integrated circuit including a large number of circuit elements with a small number of processes and to design a more suitable floor plan.
本発明の第１の視点によれば、ネットリストを記憶する記憶手段と、前記ネットリストに含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化手段と、前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成手段とを備えて成ることを特徴とするフロアプラン設計装置が提供される。 According to the first aspect of the present invention, a storage means for storing a netlist and each circuit element included in the netlist are converted into a circuit having a characteristic equivalent to a combination of basic elements having a predetermined characteristic. What is claimed is: 1. A floorplan design apparatus comprising: unitization means; and floorplan generation means for generating a floorplan corresponding to the netlist using a circuit converted into basic elements by the unitization means. Provided.
また、本発明の第２の視点によれば、ユニット化手段がネットリストに含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化工程と、フロアプラン生成手段が前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成工程とを備えて成ることを特徴とするフロアプラン設計方法が提供される。 According to the second aspect of the present invention, the unitizing step in which the unitizing means converts each circuit element included in the netlist into a circuit configured by a combination of basic elements having predetermined characteristics and having equivalent characteristics; And a floor plan generation method for generating a floor plan corresponding to the netlist using a circuit converted into basic elements by the unitization means. Is provided.
また、本発明の第３の視点によれば、コンピュータに前記フロアプラン設計方法を実行させることを特徴とするフロアプラン設計用プログラムが提供される。
また、本発明の第４の視点によれば、前記フロアプラン設計用プログラムを記録して成ることを特徴とするコンピュータ読み取り可能な記録媒体が提供される。
According to a third aspect of the present invention, there is provided a floor plan design program that causes a computer to execute the floor plan design method.
According to a fourth aspect of the present invention, there is provided a computer-readable recording medium characterized by recording the floor plan design program.
本発明のフロアプラン設計装置によれば、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように構成することにより、より好ましいフロアプランを設計することが可能になる。 According to the floor plan design apparatus of the present invention, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with a small number of processes. In addition, using a netlist having a hierarchical structure, a plurality of floor plan candidates are generated in each hierarchy using floor plan candidates generated in a lower hierarchy, and the floor plan candidates satisfying predetermined constraints in the highest hierarchy Is generated as a floor plan corresponding to the netlist, a more preferable floor plan can be designed.
また、本発明のフロアプラン設計方法によれば、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように構成することにより、より好ましいフロアプランを設計することが可能になる。 Further, according to the floor plan design method of the present invention, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with a small amount of processing. In addition, using a netlist having a hierarchical structure, a plurality of floor plan candidates are generated in each hierarchy using floor plan candidates generated in a lower hierarchy, and the floor plan candidates satisfying predetermined constraints in the highest hierarchy Is generated as a floor plan corresponding to the netlist, a more preferable floor plan can be designed.
また、コンピュータが本発明のフロアプラン設計用プログラムを実行することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、より好ましいフロアプランを設計することが可能になる。 In addition, when the computer executes the floor plan design program of the present invention, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with a small amount of processing. In addition, using a netlist having a hierarchical structure, a plurality of floor plan candidates are generated in each hierarchy using floor plan candidates generated in a lower hierarchy, and the floor plan candidates satisfying predetermined constraints in the highest hierarchy By constructing the floor plan design program so as to generate a floor plan corresponding to the netlist, a more preferable floor plan can be designed.
また、本発明の記録媒体に記録したフロアプラン設計用プログラムをコンピュータに実行させることにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、より好ましいフロアプランを設計することが可能になる。 Further, by causing a computer to execute a floor plan design program recorded on the recording medium of the present invention, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with a small amount of processing. In addition, using a netlist having a hierarchical structure, a plurality of floor plan candidates are generated in each hierarchy using floor plan candidates generated in a lower hierarchy, and the floor plan candidates satisfying predetermined constraints in the highest hierarchy By constructing the floor plan design program so as to generate a floor plan corresponding to the netlist, a more preferable floor plan can be designed.
以下、本発明の実施の形態に係るフロアプラン設計装置、フロアプラン設計方法、フロアプラン設計方法をコンピュータに実行させるためのフロアプラン設計用プログラム及びフロアプラン設計用プログラムを記録したコンピュータ読み取り可能な記録媒体について、図面を用いて説明する。尚、各図において同一部分には同一符号を付している。 Hereinafter, a floor plan design apparatus, a floor plan design method, a floor plan design program for causing a computer to execute the floor plan design method, and a computer readable record recording the floor plan design program are described below. The medium will be described with reference to the drawings. In the drawings, the same parts are denoted by the same reference numerals.
本発明の実施の形態に係るフロアプラン設計装置は、半導体集積回路（ＩＣ）を構成する回路要素の詳細なレイアウトを設計する前段階として、前記回路要素の概略配置を表すフロアプランを設計する機能を有している。また、本発明の実施の形態に係るフロアプラン設計装置は、設計したフロアプランを表示する機能を有している。また、本発明の実施の形態に係るフロアプラン設計装置には付加的に、設計したフロアプランに基づいてレイアウトを設計し表示する機能が設けられている。本発明の実施の形態に係るフロアプラン設計装置と前記レイアウトを設計し表示する機能とをあわせて、フロアプラン及びレイアウト設計装置が構成される。 A floor plan design apparatus according to an embodiment of the present invention has a function of designing a floor plan representing a schematic arrangement of circuit elements as a pre-stage for designing a detailed layout of circuit elements constituting a semiconductor integrated circuit (IC). have. Moreover, the floor plan design apparatus according to the embodiment of the present invention has a function of displaying the designed floor plan. The floor plan design apparatus according to the embodiment of the present invention is additionally provided with a function of designing and displaying a layout based on the designed floor plan. The floor plan and layout design apparatus are configured by combining the floor plan design apparatus according to the embodiment of the present invention and the function of designing and displaying the layout.
図１は、本発明の実施の形態に係るフロアプラン設計装置のブロック図である。
図１において、フロアプラン設計装置１００は、入力部１０１、フロアプラン生成処理部１０２、表示部１０３、記憶部１０４を備えている。また、フロアプラン設計装置１００には、フロアプラン生成処理部１０２が生成したフロアプランに基づいてレイアウトを設計するレイアウト生成部１０５が付加されている。
FIG. 1 is a block diagram of a floor plan design apparatus according to an embodiment of the present invention.
In FIG. 1, the floor
フロアプラン設計装置１００は、キーボードやマウスなどの入力部、表示部、中央処理装置（ＣＰＵ）及び記憶部を備えたコンピュータによって構成することができる。前記コンピュータに、コンピュータ読み取り可能な記録媒体（例えば、記憶部１０４、あるいは図示しない半導体メモリやＣＤ−ＲＯＭ等）に記録されたフロアプラン設計用プログラムをインストールして実行させることにより、フロアプラン設計装置１００として機能させることができる。
The floor
入力部１０１は、データや命令を入力するためのもので、マウス、キーボードあるいは、ＵＳＢ（Universal Serial Bus）端子等の入力インタフェースによって構成される。
フロアプラン生成処理部１０２は、所定制約を満たすように、ネットリストに対応するフロアプランを生成する機能を有している。尚、本実施の形態において、フロアプランを設計するために満足すべき条件、各階層のフロアプラン候補や最上位階層のフロアプランを選定するために満足すべき条件を含めて制約と称している。
The input unit 101 is for inputting data and commands, and is configured by an input interface such as a mouse, a keyboard, or a USB (Universal Serial Bus) terminal.
The floor plan
記憶部１０４は、回路素子の論理的な接続関係を表す情報であるネットリスト１１５、基本素子（ユニット）を図形で表すための図形情報である基本素子のシンボル１１６を記憶する。また記憶部１０４には、ネットリスト１１５に含まれない制約が記憶される。
ここで、回路素子の種類としては、トランジスタ（ＭＯＳトランジスタやバイポーラトランジスタを含む。）、抵抗、キャパシタ等の電子的な素子がある。また、回路要素には、回路素子のみならず配線パターン等の回路を構成する要素が含まれる。本実施の形態では、各回路素子を、基本素子の組み合わせ（組み合わせ回路）によって構成され回路素子と等価な特性を有する回路を用いて、フロアプラン設計を行う。またフロアプランを基本素子のシンボルによって表すようにしている。
The
Here, the types of circuit elements include electronic elements such as transistors (including MOS transistors and bipolar transistors), resistors, and capacitors. The circuit elements include not only circuit elements but also elements constituting a circuit such as a wiring pattern. In the present embodiment, floor plan design is performed using a circuit that is configured by a combination of basic elements (combination circuit) and has characteristics equivalent to the circuit elements. In addition, the floor plan is represented by basic element symbols.
基本素子とは特性が基本となる所定値（例えば、ＭＯＳトランジスタであれば消費電流やチャネル長Ｌあるいはチャネル幅Ｗが所定値、抵抗であれば抵抗値が所定値、キャパシタであればキャパシタンスが所定値）を有する回路素子であり、基本となる特性及びその所定値は回路素子の種類毎に定められる。基本素子には、電気的に機能する回路素子の基本素子と、電気的には機能しないダミーの回路素子の基本素子がある。
回路素子を複数の基本素子によって等価な特性の組み合わせ回路に変換し、前記基本素子を用いてフロアプランを生成する。また、前記フロアプラン内の前記基本素子に、対応するシンボルを割り当ててフロアプラン表示を行う。
The basic element is a predetermined value whose characteristics are fundamental (for example, a current consumption or channel length L or channel width W is a predetermined value for a MOS transistor, a resistance value is a predetermined value for a resistor, and a capacitance is a predetermined value for a capacitor. The basic characteristic and the predetermined value are determined for each type of circuit element. The basic element includes a basic element of a circuit element that functions electrically and a basic element of a dummy circuit element that does not function electrically.
A circuit element is converted into a combinational circuit having equivalent characteristics by a plurality of basic elements, and a floor plan is generated using the basic elements. In addition, a floor plan display is performed by assigning a corresponding symbol to the basic element in the floor plan.
入力部１０１からフロアプラン設計対象のネットリスト及び基本素子のシンボルのデータを入力すると、保存処理部１１４が各々、ネットリスト１１５、基本素子のシンボル１１６として記憶部１０４に記憶する。また、入力部１０１からフロアプラン設計に用いる制約を入力すると、記憶部１０４には前記制約が記憶される。記憶部１０４には、フロアプラン設計処理に必要なその他のデータやプログラム、レイアウト設計に必要なデータやプログラムも記憶される。
When the floor plan design target netlist and basic element symbol data are input from the input unit 101, the storage processing unit 114 stores the
フロアプラン生成処理部１０２は、記憶部１０４から、フロアプラン設計対象のネットリスト１１５を取り込むネットリスト取込部１０６、ネットリスト取込部１０６が取り込んだネットリスト１１５から制約を抽出する制約抽出部１０７を備えている。
また、フロアプラン生成処理部１０２は、ネットリスト１１５を用いて当該ネットリスト１１５に含まれる回路素子を種類毎のグループに分けるグループ分け部１０８を備えている。
The floor plan
In addition, the floor plan
また、フロアプラン生成処理部１０２はユニット化部１０９を備えており、ユニット化部１０９は、グループ分け部１０８がグループ分けしたグループ毎に、ネットリスト１１５に含まれる回路素子を基本素子に置き換えた（即ちユニット化した）ネットリストを生成する機能を有している。このように、ユニット化部１０９は、グループ分け部１０８によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する、回路素子の基本素子の組み合わせ回路に変換する機能を有している。
Further, the floor plan
また、フロアプラン生成処理部１０２は、前記各グループを統合したフロアプランを生成するフロアプラン生成部１１０を備えており、フロアプラン生成部１１０は、制約抽出部１０７が抽出した制約（あるいは入力部１０１から入力された他の制約）を満たすように、グループ毎にユニット化されたネットリストを用いてフロアプランを生成する。
The floor plan
フロアプラン生成部１１０は、各グループ単位のフロアプランを生成するグループ単位フロアプラン生成部１１１を備えている。また、フロアプラン生成部１０６は、各グループ単位のフロアプランを統合して、ネットリスト１１５に対応する全体のフロアプランを生成する統合フロアプラン生成部１１２を備えている。
The floor plan generation unit 110 includes a group unit floor plan generation unit 111 that generates a floor plan for each group unit. Further, the floor plan generation unit 106 includes an integrated floor
また、フロアプラン生成処理部１０２は、前記フロアプランに含まれる基本素子に、記憶部１０４に記憶された対応するシンボル１１６を割り当てるシンボル割り当て部１１３を備えている。
表示部１０３は、フロアプラン生成処理部１０２によるフロアプラン生成処理途中で得られる情報や、シンボル割り当て部１１３によって基本素子にシンボルが割り当てられたフロアプランを表示する機能を有している。
Further, the floor plan
The
フロアプラン設計装置１００には、フロアプラン生成部１１０が生成したフロアプランに基づいてレイアウトを生成するレイアウト生成部１０５が付加されている。レイアウト生成部１０５はフロアプラン設計装置１００には含まれない要素であり、公知のレイアウト生成手段によって構成することができる。レイアウト生成部１０５が生成したレイアウトは表示部１０３によって表示される。
The floor
尚、入力部１０１は入力手段を構成し、フロアプラン生成処理部１０２はフロアプラン生成処理手段を構成し、表示部１０３は表示手段を構成し、記憶部１０４は記憶手段を構成し、レイアウト生成部１０５はレイアウト生成手段を構成している。また、ネットリスト取込部１０６はネットリスト取込手段を構成し、制約抽出部１０７は制約抽出手段を構成し、グループ分け部１０８はグループ分け手段を構成している。
The input unit 101 constitutes an input unit, the floor plan
また、ユニット化部１０９はユニット化手段を構成し、フロアプラン生成部１１０はフロアプラン生成手段を構成し、シンボル割り当て部１１３はシンボル割り当て手段を構成している。また、グループ単位フロアプラン生成部１１１はグループ単位フロアプラン生成手段を構成し、統合フロアプラン生成部１１２は統合フロアプラン生成手段を構成している。
Further, the
図２〜図４は、変換前後の特性が変わらないように、１個の回路素子を複数個の基本素子を組み合わせた組み合わせ回路に等価的に変換する例を示す図である。
図２は回路素子がＭＯＳトランジスタの例、図３は回路素子が抵抗の例、図４は回路素子がキャパシタの例を示している。
2 to 4 are diagrams showing an example in which one circuit element is equivalently converted into a combination circuit in which a plurality of basic elements are combined so that the characteristics before and after conversion do not change.
2 shows an example in which the circuit element is a MOS transistor, FIG. 3 shows an example in which the circuit element is a resistor, and FIG. 4 shows an example in which the circuit element is a capacitor.
図２において、回路素子であるＭＯＳトランジスタを、同じ種類（回路素子がＮＭＯＳトランジスタの場合は回路素子の基本素子もＮＭＯＳトランジスタ、回路素子がＰＭＯＳトランジスタの場合は回路素子の基本素子もＰＭＯＳトランジスタ）の複数個の基本素子を組み合わせた回路に変換する。ユニット化部１０９は、変換前のＭＯＳトランジスタの特性と変換後のＭＯＳトランジスタの基本素子の組み合わせ回路の特性とが変わらないように変換する。
In FIG. 2, the MOS transistor as the circuit element is of the same type (when the circuit element is an NMOS transistor, the basic element of the circuit element is also an NMOS transistor, and when the circuit element is a PMOS transistor, the basic element of the circuit element is also a PMOS transistor). Convert to a circuit that combines multiple basic elements. The
図２の例では、定格電流が小さいＭＯＳトランジスタ２０１、２０２（例えば、チャネル長Ｌが１μｍ、チャネル幅Ｗが８μｍ）は、各々、４個のＭＯＳトランジスタの基本素子（例えば、チャネル長Ｌｕが０．５μｍ、チャネル幅Ｗｕが４μｍ）の組み合わせ回路２０４、２０５に変換される。定格電流が大きいＭＯＳトランジスタ２０３（例えば、チャネル長Ｌが１μｍ、チャネル幅Ｗが１６μｍ）は８個の前記基本素子の組み合わせ回路２０６に変換される。前記ＭＯＳトランジスタの各基本素子の特性は同一である。
In the example of FIG. 2, the
図３において、回路素子である抵抗によって構成された回路を、同じ種類（抵抗）の複数個の基本素子の組み合わせ回路に変換する。ユニット化部１０９は、変換前の抵抗の特性と、変換後の基本素子の組み合わせ回路の特性とが変わらないように変換する。
図３の例では、抵抗値が８ｋΩの抵抗３０１、３０２は、各々、８個の抵抗の基本素子の組み合わせ回路３０３、３０４に変換されている。即ち、抵抗３０１、３０２は、各々、抵抗値が１ｋΩの抵抗の基本素子を８個直列接続した組み合わせ回路によって構成される。このように、変換前後の抵抗値は８ｋΩであり、特性が変わらないように変換している。前記抵抗の各基本素子の特性は同一である。
In FIG. 3, a circuit constituted by resistors as circuit elements is converted into a combination circuit of a plurality of basic elements of the same type (resistance). The
In the example of FIG. 3, the
図４において、回路素子であるキャパシタによって構成された回路を、同じ種類（キャパシタ）の複数個の基本素子の組み合わせ回路に変換する。ユニット化部１０９は、変換前のキャパシタの特性と変換後の基本素子の組み合わせ回路の特性とが変わらないように変換する。前記キャパシタの各基本素子の特性は同一である。
In FIG. 4, a circuit constituted by capacitors as circuit elements is converted into a combination circuit of a plurality of basic elements of the same type (capacitor). The
図４の例では、キャパシタンスが１０ｐＦのキャパシタ４０１、４０２は、各々、１０個のキャパシタの基本素子の組み合わせ回路４０３、４０４に変換されている。即ち、キャパシタ４０１、４０２は、各々、キャパシタンスが１ｐＦのキャパシタの基本素子を１０個並列接続した組み合わせ回路によって構成される。
図５は、本発明の実施の形態に係るフロアプラン設計装置１００で使用するシンボルを示す図である。図５に示した各シンボルは、回路素子を構成する基本素子（回路素子の基本素子及び回路素子のダミーの基本素子の両方を含む。）を表示するシンボルとして使用するものである。
In the example of FIG. 4, the
FIG. 5 is a diagram showing symbols used in the floor
図５において、図５（ａ）はＰＭＯＳトランジスタの基本素子、同図（ｂ）はＰＭＯＳトランジスタのダミーの基本素子、同図（ｃ）はＮＭＯＳトランジスタの基本素子、同図（ｄ）はＮＭＯＳトランジスタのダミーの基本素子、同図（ｅ）はキャパシタの基本素子、同図（ｆ）はキャパシタのダミーの基本素子、同図（ｇ）は抵抗の基本素子、同図（ｈ）は抵抗のダミーの基本素子を表すシンボルである。
尚、回路素子のダミーの基本素子は、電気的に働く機能は有しておらず、前記基本素子間のスペースを確保する等のためにブロック内に挿入される擬似的な素子である。
5A is a basic element of a PMOS transistor, FIG. 5B is a dummy basic element of a PMOS transistor, FIG. 5C is a basic element of an NMOS transistor, and FIG. 5D is an NMOS transistor. (E) is the basic element of the capacitor, (f) is the basic element of the capacitor, (g) is the basic element of the resistor, and (h) is the dummy of the resistor. This symbol represents the basic element.
Note that the dummy basic element of the circuit element does not have an electrically working function, and is a pseudo element inserted into the block in order to secure a space between the basic elements.
同じ種類の基本素子のシンボルは同じ大きさである。即ち、ＰＭＯＳトランジスタの基本素子、ＮＭＯＳトランジスタの基本素子及びこれらのダミーの基本素子のシンボルは同じ大きさである。また、抵抗の基本素子及びこのダミーの基本素子のシンボルは同じ大きさである。また、キャパシタの基本素子とこのダミーの基本素子のシンボルは同じ大きさである。異なる種類の基本素子のシンボルは互いに異なる大きさでもよく又、互いに同じ大きさでもよい。また、白黒表示にする必要はなく、階調や色彩を付すことによってシンボルを区別するように構成してもよい。 Symbols of basic elements of the same type have the same size. That is, the basic element of the PMOS transistor, the basic element of the NMOS transistor, and the symbols of these dummy basic elements have the same size. Further, the basic element of the resistor and the symbol of the dummy basic element have the same size. The basic element of the capacitor and the symbol of the dummy basic element have the same size. The symbols of the different types of basic elements may be different sizes or the same size. In addition, it is not necessary to display in black and white, and the symbols may be distinguished by adding gradations and colors.
図６は、本発明の実施の形態に係るフロアプラン設計装置１００の処理を概略的に示す説明である。
先ず、本発明の実施の形態に係るフロアプラン設計装置１００の動作を概略説明すると、本実施の形態においてフロアプランの設計対象であるネットリスト１１５は階層構造を有している。各階層毎にセルのフロアプランを生成し、下位階層で生成したセルのフロアプランをその上位階層のフロアプラン生成に利用する。各階層では、所定の制約を満足するフロアプランの中から、所定数以下の複数のフロアプランを、上位階層で使用するセルのフロアプランの候補として生成する。
FIG. 6 is a diagram schematically illustrating the processing of the floor
First, the operation of the floor
最上位階層（ＴＯＰ）において、所定制約を満足するフロアプランの中から最も制約を満足する１つのフロアプランを、ネットリスト１１５に対応するフロアプランとして生成する。例えば、配線長、面積、ブロックの縦横比（アスペクト比）を考慮して最適なものを１つ選択する。以上の処理を基本素子を用いて行うことにより、フロアプラン生成処理を迅速化している。
尚、最上位階層（ＴＯＰ）において、所定制約を満足するフロアプランの中から複数のフロアプランを、ネットリスト１１５に対応するフロアプランとして生成するように構成することもできる。
In the highest hierarchy (TOP), one floor plan that most satisfies the constraints is generated as a floor plan corresponding to the
It should be noted that a plurality of floor plans can be generated as floor plans corresponding to the
上述したフロアプラン生成処理の概要を図６に沿って説明すると、フロアプランの生成処理は矢印で示すように、最下位階層から最上位階層へ向かって進められる。尚、各階層で用いる回路要素は既に基本素子に変換されているものとする。
ネットリスト１１５の最下位階層には、回路要素（セル）Ｃ３１〜Ｃ３４があり又、回路要素（セル）Ｃ３５〜Ｃ３８がある。セルＣ３１〜Ｃ３８は、回路素子等の単一の回路要素によって構成される。
The outline of the floor plan generation process described above will be described with reference to FIG. 6. The floor plan generation process proceeds from the lowest hierarchy to the highest hierarchy as indicated by arrows. It is assumed that the circuit elements used in each layer have already been converted into basic elements.
At the lowest level of the
セルＣ３１〜Ｃ３４は、それらの上位階層に位置するセルＣ２１を構成する要素である。セルＣ２１は複数の回路要素を含む回路ブロックである。セルＣ２１のフロアプランは、最下位層のネットリストを用いて、セルＣ３１〜Ｃ３４を構成要素とし、所定の制約（例えばセル形状が所定のアスペクト比）を満たすフロアプランのうち所定（例えば本実施の形態では３つ以下）の複数のフロアプラン候補Ｃ２１−１、Ｃ２１−２が生成される。フロアプラン候補を所定数以下に制限する理由は処理量を一定量以下にして処理を迅速化するためである。 The cells C31 to C34 are elements constituting the cell C21 located in the upper hierarchy thereof. The cell C21 is a circuit block including a plurality of circuit elements. The floor plan of the cell C21 is a predetermined floor plan (for example, the present embodiment) using the netlist of the lowest layer and having the cells C31 to C34 as constituent elements and satisfying a predetermined constraint (for example, the cell shape has a predetermined aspect ratio). In this embodiment, three or less floor plan candidates C21-1, C21-2 are generated. The reason for limiting the floor plan candidates to a predetermined number or less is to speed up the processing by reducing the processing amount to a certain amount or less.
セルＣ３５〜Ｃ３８は、それらの上位階層に位置するセルＣ２２を構成する要素である。セルＣ２２は複数の回路要素を含む回路ブロックである。セルＣ２２のフロアプランは、最下位階層のネットリストを用いて、セルＣ３５〜Ｃ３８を構成要素とし、所定の制約（例えばセル形状が所定のアスペクト比）を満たすフロアプランのうち前記所定の複数のフロアプラン候補Ｃ２２−１、Ｃ２２−２、Ｃ２２−３が生成される。 The cells C35 to C38 are elements constituting the cell C22 located in the upper hierarchy thereof. The cell C22 is a circuit block including a plurality of circuit elements. The floor plan of the cell C22 uses the netlist of the lowest hierarchy, the cells C35 to C38 as constituent elements, and the predetermined plurality of predetermined floor plans satisfying a predetermined restriction (for example, a cell shape has a predetermined aspect ratio). Floor plan candidates C22-1, C22-2, and C22-3 are generated.
次に、セルＣ１１のフロアプランとして、最下位階層よりも１つ上位の階層（セルＣ２１の階層）のネットリストを用いて、セルＣ２１〜Ｃ２４を構成要素とし、所定の制約を満たすフロアプランのうち前記所定の複数のフロアプラン候補Ｃ１１−１、Ｃ１１−２、Ｃ１１−３が生成される。 Next, as a floor plan of the cell C11, a floor plan that satisfies the predetermined constraints using the cells C21 to C24 as constituent elements using a netlist of a hierarchy one level higher than the lowest hierarchy (the hierarchy of the cell C21). Among these, the predetermined plurality of floor plan candidates C11-1, C11-2, C11-3 are generated.
同様に、セルＣ１２のフロアプランとして、最下位階層よりも１つ上位階層（セルＣ２１の階層）のネットリストを用いて、セルＣ２１、Ｃ２５、Ｃ２６を構成要素とし、所定の制約を満たすフロアプランのうち前記所定の複数のフロアプラン候補Ｃ１２−１、Ｃ１２−２が生成される。 Similarly, as a floor plan of the cell C12, a floor plan satisfying a predetermined constraint with the cells C21, C25, and C26 as constituent elements using a netlist that is one layer higher than the lowest layer (the layer of the cell C21). The predetermined plurality of floor plan candidates C12-1 and C12-2 are generated.
次に、最上位階層セル（ＴＯＰセル）のフロアプランとして、更に１つ上位階層（セルＣ１１の階層）のネットリストを用いて、セルＣ１１〜Ｃ１６を構成要素とし、所定の制約を最もよく満足する１つのフロアプランＣ０が生成される。最上位階層セルのフロアプランＣ０がネットリスト１１５に対応するフロアプランである。
尚、最上位階層セルのフロアプランとして、所定の制約を満たすフロアプランのうち前記所定の複数のフロアプランを生成するように構成することもできる。
Next, as a floor plan of the highest layer cell (TOP cell), using the netlist of the next higher layer (layer of cell C11), cells C11 to C16 are the constituent elements, and the predetermined constraints are best satisfied. One floor plan C0 is generated. The floor plan C0 of the highest hierarchical cell is a floor plan corresponding to the
In addition, as a floor plan of the highest hierarchy cell, it is also possible to generate the predetermined plurality of floor plans among the floor plans satisfying predetermined constraints.
図７はフロアプラン設計装置１００の全体的なフローチャートであり、主としてフロアプラン生成処理部１０２が行う処理を示している。
図８は、図７の処理ステップＳ７０５、Ｓ７０７におけるフロアプラン生成処理の詳細を示すフローチャートである。
図９、図１０は、各階層において基本素子の種類毎にグループ化して複数のフロアプラン候補を生成する場合の処理を示すフローチャートであり、図９は基本素子がＭＯＳトランジスタの例、図１０は基本素子が抵抗又はキャパシタの例である。
FIG. 7 is an overall flowchart of the floor
FIG. 8 is a flowchart showing details of the floor plan generation processing in the processing steps S705 and S707 of FIG.
FIG. 9 and FIG. 10 are flowcharts showing processing when a plurality of floor plan candidates are generated by grouping for each type of basic element in each hierarchy. FIG. 9 shows an example in which the basic element is a MOS transistor, and FIG. The basic element is an example of a resistor or a capacitor.
図１１は、本発明の実施の形態に係るフロアプラン設計装置１００がフロアプランを生成する対象となるネットリスト１１５に対応する回路１１００を示す図で、回路１１００として差動増幅回路を例示している。図１１において、フロアプラン設計対象の回路１１００は、ＮＭＯＳトランジスタ１１０１〜１１０４、ＰＭＯＳトランジスタ１１０５〜１１０９、抵抗１１１０、１１１１、キャパシタ１１１２、１１１３、複数の回路素子によって構成される回路ブロック１１１４、１１１５を備えている。
FIG. 11 is a diagram showing a
図１２は、フロアプラン設計装置１００が生成した、図１１の回路１１００（即ちネットリスト１１５）に対応するフロアプラン１２００の表示を示す図である。
図１２において、フロアプランは、ＭＯＳトランジスタのブロック１２０１、抵抗のブロック１２０２、回路ブロックのブロック１２０３、１２０４、キャパシタのブロック１２０５を備えている。
FIG. 12 is a diagram showing a display of the
In FIG. 12, the floor plan includes a
ブロック１２０１は、ＮＭＯＳトランジスタ１１０１〜１１０４とＰＭＯＳトランジスタ１１０５〜１１０９を、各々、ＮＭＯＳトランジスタの基本素子に変換した組み合わせ回路と、ＰＭＯＳトランジスタの基本素子に変換した組み合わせ回路とを有しており、各ＭＯＳトランジスタの基本素子及びダミーの基本素子のシンボルが含まれている。
The
ブロック１２０２は、抵抗１１１０、１１１１を複数の抵抗の基本素子に変換した組み合わせ回路を有しており、抵抗の基本素子及びダミーの基本素子のシンボルが含まれている。
また、ブロック１２０５は、キャパシタ１１１２、１１１３を複数のキャパシタの基本素子に変換した組み合わせ回路を有しており、キャパシタの基本素子及びダミーの基本素子のシンボルが含まれている。
また、回路ブロック１１１４、１１１５は、各々、ブロック１２０３、１２０４に対応している。
The
The
The circuit blocks 1114 and 1115 correspond to the
図１３は、フロアプランの対象となる回路１１００とシンボル表示されたフロアプラン１２００（図１３にはブロック１２０１の部分を示す。）とレイアウト１３０１の各一部分について、対応関係を示す図である。図１３において、回路１１００、シンボル表示されたフロアプラン１２００及びレイアウト１３０１の対応関係にある部分を楕円及び破線矢印で示している。
FIG. 13 is a diagram showing a correspondence relationship between a
以下、図１〜図１３を用いて本発明の実施の形態の動作を説明する。尚、予め入力部１０１によってネットリスト１１５及び複数種類の回路素子の基本素子及びダミーの基本素子のシンボル１１６が入力され、保存処理部１１４によって記憶部１０４に記憶されているものとする。
Hereinafter, the operation of the embodiment of the present invention will be described with reference to FIGS. It is assumed that the
先ずフロアプラン生成処理部１０２のネットリスト取込部１０６は、記憶部１０４に記憶されたネットリスト１１５の最下位階層の処理から開始して（図７のステップＳ７０１）、当該階層のネットリストを取り込む（ステップＳ７０２）。
次に制約抽出部１０７は、前記階層のネットリストから制約を抽出する（ステップＳ７０３）。
First, the netlist fetching unit 106 of the floor plan
Next, the
グループ分け部１０８が現在処理中の階層（現時点では最下位階層）は最上位階層（即ちトップセル）でないと判定した場合（ステップＳ７０４）、グループ分け部１０８、ユニット化部１０９及びフロアプラン生成部１１０は、当該階層における複数のフロアプラン候補を生成した後（ステップＳ７０５）、当該階層の１つ上位の階層へ移行して（ステップＳ７０６）、再び処理ステップＳ７０２以降の処理を行う。
When the grouping unit 108 determines that the layer currently being processed (currently lowest layer) is not the highest layer (ie, top cell) (step S704), the grouping unit 108, the
グループ分け部１０８が現在処理中の階層は最上位階層（即ちトップセル）であると判定した場合には、グループ分け部１０８、ユニット化部１０９及びフロアプラン生成部１１０は、当該階層における単一のフロアプランを生成した後（ステップＳ７０７）、当該フロアプランをネットリスト１１５に対応するフロアプランとして出力する（ステップＳ７０８）。
When the grouping unit 108 determines that the hierarchy currently being processed is the highest hierarchy (ie, top cell), the grouping unit 108, the
上述した処理ステップＳ７０５では以下の処理が行われる。
即ち、先ずグループ分け部１０８は当該階層のネットリストに含まれる回路素子の種類別にグループ分けする（図８のステップＳ８０１）。本実施の形態では、回路素子として、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、抵抗、キャパシタが含まれているものとする。
In the processing step S705 described above, the following processing is performed.
That is, first, the grouping unit 108 performs grouping according to the type of circuit element included in the netlist of the hierarchy (step S801 in FIG. 8). In this embodiment, it is assumed that a circuit element includes a PMOS transistor, an NMOS transistor, a resistor, and a capacitor.
グループ分け部１０８は、ＭＯＳトランジスタ（ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ）が１つのグループを構成し、抵抗が１つのグループを構成し、キャパシタが１つのグループを構成するように、当該階層のネットリストに含まれる回路素子を種別毎にグループ分けする。 The grouping unit 108 is included in the netlist of the hierarchy so that the MOS transistors (PMOS transistor and NMOS transistor) constitute one group, the resistor constitutes one group, and the capacitor constitutes one group. Circuit elements to be grouped by type.
尚、グループ分けの方法として、グループ分け部１０８は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが各々１つのグループを構成するようにしてもよい。
処理ステップＳ８０１は、グループ分け部１０８が、当該階層のネットリストを用いて当該ネットリストに含まれる回路素子を種類毎のグループに分けるグループ分け工程を構成している。
As a grouping method, the grouping unit 108 may be configured so that the PMOS transistor and the NMOS transistor each form one group.
Processing step S801 constitutes a grouping step in which the grouping unit 108 uses the netlist of the hierarchy to divide the circuit elements included in the netlist into groups for each type.
ユニット化部１０９は、グループ分け部１０８がグループ分けしたグループ毎に、各グループに含まれる回路素子を特性が等価な、基本素子の組み合わせ回路に変換したネットリストを生成する（即ちユニット化する。ステップＳ８０２）。
処理ステップＳ８０２は、ユニット化部１０９が、グループ分け部１０８によって分けられたグループ毎に、前記各グループに含まれる回路素子を特性が変わらないように、所定特性を有する基本素子の組み合わせに変換するユニット化工程を構成している。
The
In processing step S802, the
次に、フロアプラン生成部１１０は、前記基本素子を用いて、各グループを統合した複数種類のフロアプランを生成する（ステップＳ８０３、Ｓ８０４）。このとき、フロアプラン生成部１１０は、ネットリスト１１５から抽出した制約や別途設けた制約（例えば配線長を最短にする制約である配線長制約、回路素子間の距離を規定するスペース制約、回路素子を対称に配置するシンメトリ制約等）に基づいてフロアプランを生成する。
Next, the floor plan generation unit 110 generates a plurality of types of floor plans obtained by integrating the groups using the basic elements (steps S803 and S804). At this time, the floor plan generation unit 110 includes constraints extracted from the
ここで、フロアプラン生成部１１０を構成するグループ単位フロアプラン生成部１１１は、各グループ毎に基本素子を用いてフロアプランを生成する（ステップＳ８０３）。このとき、所定の制約に従って各基本素子間に所定の距離を確保する等のために、ダミーが必要なブロックにはダミーの基本素子を配置する。また、グループ単位フロアプラン生成部１１１は、各グループ毎に、所定の制約を満足するように複数のフロアプラン候補を生成する。各グループのフロアプランとして、縦横比を変える等して各々複数種類のフロアプランが生成される。 Here, the group unit floor plan generation unit 111 constituting the floor plan generation unit 110 generates a floor plan using a basic element for each group (step S803). At this time, in order to ensure a predetermined distance between the basic elements in accordance with predetermined restrictions, dummy basic elements are arranged in blocks that require dummy. The group unit floor plan generation unit 111 generates a plurality of floor plan candidates for each group so as to satisfy a predetermined constraint. As the floor plan of each group, a plurality of types of floor plans are generated by changing the aspect ratio.
図１２に示す例では、グループ単位フロアプラン生成部１１１は、ＭＯＳトランジスタのブロックとしてブロック１２０１を生成し、抵抗のブロックとしてブロック１２０２を生成し、回路ブロック１１１４のブロックとしてブロック１２０３、回路ブロック１１１５のブロックとしてブロック１２０４を生成し、キャパシタのブロックとしてブロック１２０５を生成している。グループ単位フロアプラン生成部１１１は、これ以外にも各グループ毎に、所定の制約を満足する複数のフロアプランを生成する。尚、この段階では未だ、各基本素子にはシンボルが割り当てられていない。
In the example illustrated in FIG. 12, the group unit floor plan generation unit 111 generates a
また、統合フロアプラン生成部１１２は、所定の制約を満たすように、グループ単位フロアプラン生成部１１１が生成した複数種類のフロアプラン候補を用いて、各グループのフロアプランを統合した全体的なフロアプラン候補を複数種類生成する（ステップＳ８０４）。
In addition, the integrated floor
グループ単位フロアプラン生成部１１１が各グループ毎に複数のフロアプラン候補を生成した場合、統合フロアプラン生成部１１２は、前記複数のフロアプラン候補の組み合わせのうち、所定の制約を満たすことが可能で所定数以下の複数のフロアプランの組み合わせを、統合したフロアプラン候補として生成する。
以上のようにして処理ステップＳ７０５では各階層毎に複数のフロアプラン候補が生成される。
When the group unit floor plan generation unit 111 generates a plurality of floor plan candidates for each group, the integrated floor
As described above, in the processing step S705, a plurality of floor plan candidates are generated for each layer.
ここで、処理ステップＳ８０３及び処理ステップＳ８０４は、フロアプラン生成部１１０が、各グループを統合したフロアプランを生成するフロアプラン生成工程を構成している。また、前記フロアプラン生成工程は、グループ単位フロアプラン生成部１１１が各グループ単位のフロアプランを生成するグループ単位フロアプラン生成工程（処理ステップＳ８０３）と、統合フロアプラン生成部１１２が各グループ単位のフロアプランを統合して全体のフロアプランを生成する統合フロアプラン生成工程（処理ステップＳ８０４）とを備えている。
Here, the processing step S803 and the processing step S804 constitute a floor plan generation process in which the floor plan generation unit 110 generates a floor plan that integrates each group. The floor plan generation process includes a group unit floor plan generation process (processing step S803) in which the group unit floor plan generation unit 111 generates a floor plan for each group unit, and an integrated floor
一方、処理ステップＳ７０７では、最上位階層のフロアプランとして単一のフロアプランを生成する点以外は処理ステップＳ７０５と同じ処理が行われる。処理ステップＳ７０７により、所定制約を満足するフロアプランのうち最もよく前記所定制約を満たす単一のフロアプランが最上位階層のフロアプランとして出力される。
尚、処理ステップＳ７０７において、所定の制約を満足するフロアプランのうち所定の複数のフロアプランを最上位階層のフロアプランとして生成するようにしてもよい。この場合には、処理ステップＳ７０５と同様の処理が行われることになる。
On the other hand, in processing step S707, the same processing as processing step S705 is performed except that a single floor plan is generated as the floor plan of the highest hierarchy. By processing step S707, a single floor plan that best satisfies the predetermined constraint among the floor plans that satisfy the predetermined constraint is output as the floor plan of the highest hierarchy.
In the processing step S707, a predetermined plurality of floor plans among the floor plans satisfying the predetermined constraints may be generated as the floor plan of the highest hierarchy. In this case, the same process as in process step S705 is performed.
統合フロアプラン生成部１１２が生成した最上位階層のフロアプランは、記憶部１０４に記憶される。また、統合フロアプラン生成部１１２が生成した最上位階層のフロアプランは、シンボル割り当て部１１３に出力される。
シンボル割り当て部１１３は、フロアプラン生成部１１０が生成した前記フロアプランに含まれる基本素子に、記憶部１０４に記憶された対応するシンボルを割り当てる。
The floor plan of the highest hierarchy generated by the integrated floor
The symbol allocation unit 113 allocates the corresponding symbol stored in the
シンボル割り当て部１１３が前記基本素子にシンボルを割り当てる処理は、シンボル割り当て部１１３が前記フロアプランに含まれる基本素子（回路素子の基本素子及びダミーの基本素子の両方を含む。）に、記憶部１０４に記憶された対応するシンボルを割り当てるシンボル割り当て工程を構成している。
The symbol allocating unit 113 allocates a symbol to the basic element. The symbol allocating unit 113 stores the basic unit included in the floor plan (including both the basic element of the circuit element and the dummy basic element) in the
また、シンボル割り当て部１１３は、前記シンボルが割り当てられたフロアプランを表示部１０３、記憶部１０４に出力する。
表示部１０３は、シンボル割り当て部１１３から前記シンボルが割り当てられたフロアプランのデータを受けて、図１２に示すようにフロアプラン１２００を表示する。基本素子の数と同じ数（この数にはダミーは含まれない。）だけ、回路素子の基本素子のシンボルが表示される。また、シンボルが割り当てられたフロアプラン１２００は記憶部１０４に記憶される。
表示部１０３がフロアプラン１２００を表示する工程はフロアプラン表示工程を構成している。
Further, the symbol assignment unit 113 outputs the floor plan to which the symbol is assigned to the
The
The process in which the
このように、フロアプランに含まれる基本素子はブロック毎にグループ分けされるとともにシンボルで表示されるため、フロアプランの内容を容易に把握することが可能になる。
各ブロックのフロアプランを統合したフロアプランのうち、前記所定の制約を満たすフロアプランが複数ある場合、統合フロアプラン生成部１０８は所定制約を満たす全てのフロアプランを出力して表示部１０３に表示し、使用者が入力部１０１を用いて好ましいフロアプランを選択するように構成することができる。
As described above, since the basic elements included in the floor plan are grouped for each block and displayed with the symbols, the contents of the floor plan can be easily grasped.
When there are a plurality of floor plans satisfying the predetermined constraints among the floor plans obtained by integrating the floor plans of the respective blocks, the integrated floor plan generation unit 108 outputs all the floor plans satisfying the predetermined constraints and displays them on the
特性が異なる回路素子が多数含まれている回路の場合にはフロアプランの生成処理に長い時間必要になる場合があるが、本実施の形態のように回路素子を基本素子の組み合わせ回路に変換し、基本素子を用いてフロアプランを生成するため、フロアプラン生成処理を単純化でき又、フロアプランの生成処理を短時間で行うことが可能になる。 In the case of a circuit that includes many circuit elements with different characteristics, it may take a long time to generate the floor plan. However, as in this embodiment, the circuit elements are converted into a combination circuit of basic elements. Since the floor plan is generated using the basic elements, the floor plan generation process can be simplified, and the floor plan generation process can be performed in a short time.
統合フロアプラン生成部１１２が生成した最上位階層のフロアプランは、レイアウト生成部１０５にも出力される。
レイアウト生成部１０５は、前記最上位階層のフロアプランに基づいてレイアウトを生成する。前記レイアウトは記憶部１０４に記憶され又、表示部１０３に出力される。表示部１０３は前記レイアウトを表示する。表示部１０３がレイアウトを表示する工程はレイアウト表示工程を構成している。
The highest-level floor plan generated by the integrated floor
The
前述した処理ステップ７０５における処理について、回路素子がＭＯＳトランジスタの場合の例を図９に沿って説明すると、先ずグループ分け部１０８は当該階層のネットリストに含まれるＭＯＳトランジスタを抽出して１つのグループにする（図９のステップＳ９０１）。尚、グループ分けの方法として、グループ分け部１０８は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが各々１つのグループを構成するようにしてもよい。
With respect to the processing in the
ユニット化部１０９は、ＭＯＳトランジスタの特性（ここではチャネル長Ｌ及びチャネル幅Ｗ）に基づいて、ＭＯＳトランジスタを複数のＭＯＳトランジスタの基本素子の組み合わせ回路に変換（ユニット化）し、前記基本素子に変換した回路のネットリストを生成する（ステップＳ９０２）。
The
次にグループ単位フロアプラン生成部１１１は、前記ネットリストから抽出した所定の制約や入力部１０１から設定された制約を満足するようにフロアプランを生成し（ステップＳ９０３）、前記制約を満足するフロアプランの中から所定数以下の複数のフロアプランをＭＯＳトランジスタのフロアプラン候補として生成する（ステップＳ９０４）。 Next, the group unit floor plan generation unit 111 generates a floor plan so as to satisfy the predetermined constraints extracted from the net list and the constraints set from the input unit 101 (step S903), and the floor satisfying the constraints. A plurality of floor plans equal to or less than a predetermined number are generated as MOS transistor floor plan candidates from the plan (step S904).
図９の例では、ネット長を最小化すること、電源やグランドが所定経路であること、端子（Ｐｉｎ）が所定位置であること、所定配列（Ａｌｉｇｎ）であり又、対称（Ｓｙｍｍｅｔｒｙ）であること、ダミーを挿入することを処理ステップＳ９０３における制約としている。
上記のようにしてグループ単位フロアプラン生成部１１１は、当該階層における複数のＭＯＳトランジスタのフロアプランを生成する。図９の例では、ブロックのアスペクト比が異なる２つのフロアプラン候補Ｃ９１、Ｃ９２を生成している。
In the example of FIG. 9, the net length is minimized, the power supply and the ground are in a predetermined path, the terminal (Pin) is in a predetermined position, the predetermined arrangement (Align), and the symmetry (Symmetry). In other words, the insertion of a dummy is a restriction in the processing step S903.
As described above, the group unit floor plan generation unit 111 generates a floor plan of a plurality of MOS transistors in the hierarchy. In the example of FIG. 9, two floor plan candidates C91 and C92 having different block aspect ratios are generated.
処理ステップ７０５の処理について、回路素子が抵抗又はキャパシタの場合の例を図１０に沿って説明すると、先ず、グループ分け部１０８は当該階層のネットリストに含まれる抵抗（キャパシタのフロアプランの場合にはキャパシタ）を抽出して１つのグループにする（図１０のステップＳ１００１）。
ユニット化部１０９は、抵抗を抵抗の複数の基本素子（キャパシタのフロアプランの場合にはキャパシタの複数の基本素子）の組み合わせ回路に変換（ユニット化）し、前記基本素子に変換した回路のネットリストを生成する（ステップＳ１００２）。
Regarding the processing of the
The
次にグループ単位フロアプラン生成部１１１は、前記ネットリストから抽出した所定の制約や入力部１０１から設定された制約を満足するようにフロアプランを生成し（ステップＳ１００３）、前記制約を満足するフロアプランの中から所定数以下の複数のフロアプランを抵抗（キャパシタのフロアプランの場合にはキャパシタ）のフロアプラン候補として生成する（ステップＳ１００４）。
図１０の例では、基本素子はコモンセントロイドパターン（点対称）となるように配置すること、所定のダミーを挿入することを処理ステップＳ１００３における制約としている。
Next, the group unit floor plan generation unit 111 generates a floor plan so as to satisfy the predetermined constraints extracted from the net list and the constraints set from the input unit 101 (step S1003), and the floor satisfying the constraints. A plurality of floor plans equal to or less than a predetermined number are generated from the plans as floor plan candidates for resistors (capacitors in the case of capacitor floor plans) (step S1004).
In the example of FIG. 10, the basic element is placed in a common centroid pattern (point symmetry), and a predetermined dummy is inserted in the processing step S1003.
上記のようにしてグループ単位フロアプラン生成部１１１は、当該階層におけるフロアプラン候補として複数の抵抗（キャパシタのフロアプランの場合にはキャパシタ）のフロアプランを生成する。図１０の例では、抵抗の複数のフロアプラン候補として相互にアスペクト比が異なる３つのフロアプランＣ１００１〜Ｃ１００３が生成され、キャパシタの複数のフロアプラン候補として相互にアスペクト比が異なる２つのフロアプランＣ１００４、Ｃ１００５が生成されている。 As described above, the group unit floor plan generation unit 111 generates a floor plan of a plurality of resistors (capacitors in the case of a capacitor floor plan) as floor plan candidates in the hierarchy. In the example of FIG. 10, three floor plans C1001 to C1003 having different aspect ratios are generated as a plurality of floor plan candidates for resistors, and two floor plans C1004 having different aspect ratios as a plurality of capacitor floor plan candidates are generated. , C1005 is generated.
これらのフロアプラン候補Ｃ９１、Ｃ９２、Ｃ１００１〜１００５は、統合フロアプラン生成部１１２によって所定制約を満足するように統合され、当該階層の複数のフロアプラン候補として生成される。
以上の処理を繰り返すことにより、最終的に図１１の回路１１００の最上位階層のフロアプランが得られる。
These floor plan candidates C91, C92, and C1001 to 1005 are integrated by the integrated floor
By repeating the above processing, the floor plan of the highest hierarchy of the
前記最上位階層のフロアプランは統合フロアプラン生成部１１２からシンボル割り当て部１１３及びレイアウト生成部１０５に出力される。
表示部１０３では、シンボルが割り当てられたフロアプランが図１２のように表示される。また、前記フロアプランに対応するレイアウトがレイアウト生成部１０５によって生成され、表示部１０３によって表示される。
The floor plan of the highest hierarchy is output from the integrated floor
On the
フロアプランの対象となる回路１１００と、シンボル表示されたフロアプラン１２００と、レイアウト１３０１との対応関係は図１３のようになる。
尚、各ブロックのフロアプランを統合したフロアプランのうち、前記所定の制約を満たすフロアプランが複数ある場合、統合フロアプラン生成部１０８は所定制約を満たす全てのフロアプランを出力して表示部１０３に表示し、使用者が入力部１０１を用いて好ましいフロアプランを選択するように構成する等、種々の変更が可能である。
FIG. 13 shows a correspondence relationship between the
When there are a plurality of floor plans satisfying the predetermined constraint among the floor plans obtained by integrating the floor plans of the respective blocks, the integrated floor plan generation unit 108 outputs all floor plans satisfying the predetermined constraint, and displays the
以上述べたように本発明の実施の形態は、ネットリスト１１５を記憶する記憶部１０４と、ネットリスト１１５に含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化部１０９と、ユニット化部１０９によって基本素子に変換された回路を用いてネットリスト１１５に対応するフロアプランを生成するフロアプラン生成部１１０とを備えて成ることを特徴としている。
As described above, according to the embodiment of the present invention, the
ここで、ネットリスト１１５は階層構造を有し、フロアプラン生成部１１０は、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において生成したフロアプランをネットリスト１１５に対応するフロアプランとして生成するように構成することができる。
Here, the
また、ネットリスト１１５に含まれる各回路素子を種類毎のグループに分けるグループ分け部１０８を備えて成り、ユニット化部１０９は、グループ分け部１０８によって分けられたグループ毎に、前記各グループに含まれる回路素子を、前記基本素子の組み合わせによって構成され特性が等価な回路に変換するように構成することができる。
In addition, it comprises a grouping unit 108 that divides each circuit element included in the
また、フロアプラン生成部１１０は、各階層において前記各グループ単位のフロアプラン候補を生成するグループ単位フロアプラン生成部１１１と、各階層において前記各グループ単位のフロアプラン候補を統合して全体のフロアプラン候補を生成する統合フロアプラン生成部１１２とを備えて成るように構成することができる。
In addition, the floor plan generation unit 110 integrates the group unit floor plan generation unit 111 that generates the floor plan candidates for each group in each layer, and the group plan floor plan candidates in each layer to create an overall floor. An integrated floor
また、記憶部１０４には前記基本素子を表すシンボル１１６が記憶され、前記フロアプランに含まれる基本素子に対応するシンボル１１６を割り当てるシンボル割り当て部１１３と、前記基本素子にシンボル１１６が割り当てられたフロアプランを表示する表示部１１３とを備えて成るように構成することができる。
The
係る構成により、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリスト１１５を用いて、各階層において、下位階層で生成したフロアプラン候補を用いて複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリスト１１５に対応するフロアプランとして生成するように構成することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランの設計を可能にすることが可能になる。
With such a configuration, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with less processing. In addition, using the
また、コンピュータが本発明の実施の形態に係るフロアプラン設計用プログラムを実行することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランを設計することが可能になる。 In addition, the computer can execute the floor plan design program according to the embodiment of the present invention, so that the floor plan of the integrated circuit including a large number of circuit elements can be designed with less processing. In addition, using a netlist having a hierarchical structure, a plurality of floor plan candidates are generated in each hierarchy using floor plan candidates generated in a lower hierarchy, and the floor plan candidates satisfying predetermined constraints in the highest hierarchy By constructing the floor plan design program so as to generate a floor plan corresponding to the netlist, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with less processing, and more suitable. It becomes possible to design a floor plan.
また、本発明の実施の形態に係る記録媒体に記録したフロアプラン設計用プログラムをコンピュータに実行させることにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計することが可能である。また、階層構造を有するネットリストを用いて、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において、所定制約を満たすフロアプラン候補を前記ネットリストに対応するフロアプランとして生成するように前記フロアプラン設計用プログラムを構成することにより、多数の回路要素を含む集積回路のフロアプランを少ない処理で設計可能にすると共に、より好適なフロアプランを設計することが可能になる。 Further, by causing a computer to execute a floor plan design program recorded on a recording medium according to an embodiment of the present invention, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with a small amount of processing. . In addition, using a netlist having a hierarchical structure, a plurality of floor plan candidates are generated in each hierarchy using floor plan candidates generated in a lower hierarchy, and the floor plan candidates satisfying predetermined constraints in the highest hierarchy By constructing the floor plan design program so as to generate a floor plan corresponding to the netlist, it is possible to design a floor plan of an integrated circuit including a large number of circuit elements with less processing, and more suitable. It becomes possible to design a floor plan.
尚、本実施の形態では、各階層では所定の制約を満足するフロアプランの中から所定数以下の複数のフロアプランを、上位階層で使用するセルのフロアプランの候補として選定したが、各階層では所定の制約を満足する全てのフロアプランを、上位階層で使用するセルのフロアプランの候補として選定するように構成してもよい。 In the present embodiment, a plurality of floor plans of a predetermined number or less are selected as floor plan candidates for cells to be used in the upper hierarchy from among floor plans that satisfy predetermined constraints in each hierarchy. Then, you may comprise so that all the floor plans which satisfy a predetermined | prescribed restriction | limiting may be selected as a floor plan candidate of the cell used by an upper hierarchy.
アナログ集積回路やデジタル集積回路のフロアプランを設計する発明に利用することが可能である。 The present invention can be applied to an invention for designing a floor plan of an analog integrated circuit or a digital integrated circuit.
１００・・・フロアプラン設計装置
１０１・・・入力部
１０２・・・フロアプラン生成処理部
１０３・・・表示部
１０４・・・記憶部
１０５・・・レイアウト生成部
１０６・・・ネットリスト取込部
１０７・・・制約抽出部
１０８・・・グループ分け部
１０９・・・ユニット化部
１１０・・・フロアプラン生成部
１１１・・・グループ単位フロアプラン生成部
１１２・・・統合フロアプラン生成部
１１３・・・シンボル割り当て部
１１４・・・保存処理部
１１５・・・ネットリスト
１１６・・・基本素子のシンボル
２０１〜２０３・・・ＭＯＳトランジスタ
２０４〜２０６、３０３、３０４、４０３、４０４・・・組み合わせ回路
３０１、３０２、１１１０、１１１１・・・抵抗
４０１、４０２、１１１２、１１１３・・・キャパシタ
１１００・・・回路
１１０１〜１１０４・・・ＮＭＯＳトランジスタ
１１０５〜１１０９・・・ＰＭＯＳトランジスタ
１１１４、１１１５・・・回路ブロック
１２００・・・フロアプラン
１２０１・・・ＭＯＳトランジスタのブロック
１２０２・・・抵抗のブロック
１２０３、１２０４・・・回路ブロックのブロック
１２０５・・・キャパシタのブロック
１３０１・・・レイアウト
DESCRIPTION OF
Claims (12)
前記ネットリストに含まれる各回路素子を、所定特性を有する基本素子の組み合わせによって構成され特性が等価な回路に変換するユニット化手段と、
前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成手段とを備えて成ることを特徴とするフロアプラン設計装置。 Storage means for storing a netlist;
Unitizing means for converting each circuit element included in the netlist into a circuit constituted by a combination of basic elements having predetermined characteristics and having equivalent characteristics;
A floor plan design device comprising: floor plan generation means for generating a floor plan corresponding to the net list using a circuit converted into basic elements by the unitization means.
前記フロアプラン生成手段は、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において生成したフロアプランを前記ネットリストに対応するフロアプランとして生成することを特徴とする請求項１記載のフロアプラン設計装置。 The netlist has a hierarchical structure;
The floor plan generation means generates a plurality of floor plan candidates using floor plan candidates generated at a lower hierarchy in each hierarchy, and generates a floor plan generated at the highest hierarchy as a floor plan corresponding to the netlist. The floor plan design apparatus according to claim 1, wherein the floor plan design apparatus generates the floor plan.
前記ユニット化手段は、前記グループ分け手段によって分けられたグループ毎に、前記各グループに含まれる回路素子を、前記基本素子の組み合わせによって構成され特性が等価な回路に変換することを特徴とする請求項２記載のフロアプラン設計装置。 It comprises a grouping means for dividing each circuit element included in the netlist into groups for each type,
The unitization means converts, for each group divided by the grouping means, a circuit element included in each group into a circuit configured by a combination of the basic elements and having an equivalent characteristic. Item 3. A floor plan design apparatus according to Item 2.
前記フロアプランに含まれる基本素子に対応するシンボルを割り当てるシンボル割り当て手段と、
前記基本素子にシンボルが割り当てられたフロアプランを表示する表示手段とを備えて成ることを特徴とする請求項３又は４記載のフロアプラン設計装置。 The storage means stores a symbol representing the basic element,
Symbol allocating means for allocating symbols corresponding to basic elements included in the floor plan;
5. The floor plan design apparatus according to claim 3, further comprising display means for displaying a floor plan in which symbols are assigned to the basic elements.
フロアプラン生成手段が前記ユニット化手段によって基本素子に変換された回路を用いて前記ネットリストに対応するフロアプランを生成するフロアプラン生成工程とを備えて成ることを特徴とするフロアプラン設計方法。 A unitization step in which the unitization means converts each circuit element included in the netlist into a circuit configured by a combination of basic elements having predetermined characteristics and having equivalent characteristics;
A floor plan generation method comprising: a floor plan generation step, wherein the floor plan generation means generates a floor plan corresponding to the netlist using a circuit converted into a basic element by the unitization means.
前記フロアプラン生成工程は、各階層において、下位階層で生成したフロアプラン候補を使用して複数のフロアプラン候補を生成し、最上位の階層において生成したフロアプランを前記ネットリストに対応するフロアプランとして生成することを特徴とする請求項６記載のフロアプラン設計方法。 The netlist has a hierarchical structure;
In the floor plan generation step, a plurality of floor plan candidates are generated using floor plan candidates generated in a lower hierarchy in each hierarchy, and the floor plan generated in the highest hierarchy is a floor plan corresponding to the netlist. The floor plan design method according to claim 6, wherein the floor plan design method is generated as follows.
前記ユニット化工程は、前記グループ分け工程によって分けられたグループ毎に、前記各グループに含まれる回路素子を、前記基本素子の組み合わせによって構成され特性が等価な回路に変換することを特徴とする請求項７記載のフロアプラン設計方法。 The grouping means comprises a grouping step of dividing each circuit element included in the netlist into groups for each type,
The unitizing step converts, for each group divided by the grouping step, a circuit element included in each group into a circuit configured by a combination of the basic elements and having an equivalent characteristic. Item 8. The floor plan design method according to Item 7.
表示手段が前記基本素子にシンボルが割り当てられたフロアプランを表示するフロアプラン表示工程とを備えて成ることを特徴とする請求項８又は９記載のフロアプラン設計方法。 A symbol assigning step in which a symbol assigning means assigns a symbol corresponding to a basic element included in the floor plan;
10. The floor plan design method according to claim 8, further comprising a floor plan display step of displaying a floor plan in which a symbol is assigned to the basic element.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120279A (en) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | Layout system of semiconductor integrated circuit |
| JPH02303142A (en) * | 1989-05-18 | 1990-12-17 | Sharp Corp | Automatic layout in analog lsi |
| JPH04211154A (en) * | 1990-02-01 | 1992-08-03 | Matsushita Electron Corp | Layout method for integrated circuit |
-
2014
- 2014-04-24 JP JP2014090276A patent/JP2015210579A/en active Pending
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