JP2015204541A - sensor circuit - Google Patents
sensor circuit Download PDFInfo
- Publication number
- JP2015204541A JP2015204541A JP2014083326A JP2014083326A JP2015204541A JP 2015204541 A JP2015204541 A JP 2015204541A JP 2014083326 A JP2014083326 A JP 2014083326A JP 2014083326 A JP2014083326 A JP 2014083326A JP 2015204541 A JP2015204541 A JP 2015204541A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- offset
- input
- component
- intg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
本発明は、オフセット除去を高精度化するときに回路が複雑化されないセンサ回路に関するものである。 The present invention relates to a sensor circuit in which the circuit is not complicated when the offset removal is made highly accurate.
様々な資源の効率的な利用の観点から、遠隔で観測した電力、交通、農業、環境等の
データを収集するデータ収集システムが重要視されている。
From the viewpoint of efficient use of various resources, a data collection system that collects data of remotely observed power, traffic, agriculture, environment, etc. is regarded as important.
図１４は、データ収集システムの模式図を示す。
本システムでは、センサと端末制御・通信部で構成されるセンサ端末においてセンサでセンシングする対象を電気信号に変換した後に端末制御・通信部でデジタル化してデータを生成し、ネットワークを通してサーバーに生成したデータを収集する。センサはトランスデューサとセンサ回路とで構成され、被測定量を電気信号に変換して出力するトランスデューサには出力の電気信号に所望の信号とオフセット信号が混載するものがある。
FIG. 14 shows a schematic diagram of a data collection system.
In this system, in the sensor terminal composed of the sensor and terminal control / communication unit, the object sensed by the sensor is converted into an electrical signal, then digitized by the terminal control / communication unit to generate data, and generated on the server through the network Collect data. A sensor is composed of a transducer and a sensor circuit, and there is a transducer that converts a measured quantity into an electrical signal and outputs the electrical signal, and a desired signal and an offset signal are mixedly mounted on the output electrical signal.
デジタル化する回路にはデジタル化できる電気信号の範囲ある。オフセット信号が混載した場合では、デジタル化できる範囲の一部がオフセット信号により占有されるため、オフセット信号がない場合と比較して所望の信号のデジタル化できる範囲が狭くなる。したがって、オフセット信号が混載した場合ではセンサ回路でオフセットを除去する必要がある。 A circuit to be digitized has a range of electrical signals that can be digitized. In the case where the offset signal is mixedly mounted, a part of the range that can be digitized is occupied by the offset signal, so that the range in which the desired signal can be digitized becomes narrower than in the case where there is no offset signal. Therefore, when the offset signal is mixedly mounted, it is necessary to remove the offset by the sensor circuit.
図１５は、従来のオフセット除去技術であるCorrelatedDoubleSampling(CDS)を示す（非特許文献１）。 FIG. 15 shows Correlated Double Sampling (CDS), which is a conventional offset removal technique (Non-Patent Document 1).
CDSではトランスデューサであるフォトダイオードPDの出力を２度サンプリングする。一度目ではオフセット信号のみをサンプリングしてCRに保持し、２度目には所望の信号とオフセット信号を保持してCSに保持する。この後、一度目でサンプリングした信号と２度目にサンプリングした信号を減算することにより、所望の信号を取り出すことができる。減算は差動増幅器を使用して行う。しかしながら、２つの経路の回路素子の非対称性による減算の精度の劣化や、オフセット除去の精度を上げるためにキャリブレーション回路等を付加するために回路が複雑になるという問題がある。 In CDS, the output of the photodiode PD as a transducer is sampled twice. At the first time, only the offset signal is sampled and held in CR, and the second time, the desired signal and offset signal are held and held in CS. Thereafter, a desired signal can be taken out by subtracting the signal sampled at the first time and the signal sampled at the second time. Subtraction is performed using a differential amplifier. However, there is a problem that the accuracy of subtraction is deteriorated due to the asymmetry of the circuit elements of the two paths, and the circuit becomes complicated because of the addition of a calibration circuit or the like to increase the accuracy of offset removal.
図１６は、別のオフセット除去技術であるオフセットトリミングを示す（非特許文献２）。
トランスデューサとなる抵抗素子含む４個の抵抗素子を使ってホイートストンブリッジを形成し、出力端子であるOUT+とOUT-を差動増幅器に入力する。高精度にオフセット信号を除去するためには、抵抗素子の非対称性などの理由によりホイートストンブリッジで除去しきれなかったオフセット信号を可変抵抗を用いてトリミングする。オフセットトリミングを用いてオフセット信号の除去を高精度化するためには可変抵抗の抵抗値の分解能を上げる必要がある。しかしながら、抵抗値の分解能をあげると高精度な抵抗素子が必要といった問題や回路が複雑になるという問題がある。
FIG. 16 shows offset trimming, which is another offset removal technique (Non-Patent Document 2).
A Wheatstone bridge is formed using four resistance elements including a resistance element to be a transducer, and output terminals OUT + and OUT- are input to a differential amplifier. In order to remove the offset signal with high accuracy, the offset signal that cannot be removed by the Wheatstone bridge due to the asymmetry of the resistance element is trimmed using a variable resistor. In order to improve the removal of the offset signal using the offset trimming, it is necessary to increase the resolution of the resistance value of the variable resistor. However, when the resolution of the resistance value is increased, there is a problem that a highly accurate resistance element is required and a circuit becomes complicated.
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、オフセット除去を高精度化するときに回路が複雑化されないセンサ回路を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a sensor circuit in which the circuit is not complicated when the offset removal is made highly accurate.
上記の課題を解決するために、第１の本発明に係るセンサ回路は、オフセット成分を含む入力信号が入力され、前記入力信号からオフセット成分以外の信号成分に応じた積分値を得るセンサ回路であって、前記入力信号から所定の基準電圧を減算した信号を第１の時間だけ積分した積分値と、前記基準電圧から所定のオフセット制御電圧を減算した信号を第２の時間だけ積分した積分値の合計を前記信号成分に応じた積分値として得るための回路部と、前記入力信号に前記オフセット成分のみが含まれる場合の前記合計の積分値がゼロになるように前記オフセット制御電圧を調整する制御部とを備えることを特徴とする。 In order to solve the above-described problems, a sensor circuit according to a first aspect of the present invention is a sensor circuit that receives an input signal including an offset component and obtains an integral value corresponding to a signal component other than the offset component from the input signal. An integrated value obtained by integrating a signal obtained by subtracting a predetermined reference voltage from the input signal for a first time, and an integrated value obtained by integrating a signal obtained by subtracting a predetermined offset control voltage from the reference voltage for a second time. For adjusting the offset control voltage so that the total integrated value becomes zero when only the offset component is included in the input signal. And a control unit.
第２の本発明に係るセンサ回路は、オフセット成分を含む入力信号が入力され、前記入力信号からオフセット成分以外の信号成分に応じた積分値を得るセンサ回路であって、前記入力信号から第１の電位に設定されたオフセット制御電圧を減算した信号を第１の時間だけ積分した積分値と、前記入力信号から第２の電位に設定されたオフセット制御電圧を減算した信号を第２の時間だけ積分した積分値の合計を前記信号成分に応じた積分値として得るための回路部と、前記入力信号に前記オフセット成分のみが含まれる場合の前記合計の積分値がゼロになるように前記第１の電位、前記第２の電位または前記第１の時間から前記第２の時間に切り替わるタイミングを調整する制御部とを備えることを特徴とする。 A sensor circuit according to a second aspect of the present invention is a sensor circuit that receives an input signal including an offset component, and obtains an integral value corresponding to a signal component other than the offset component from the input signal, wherein the first signal is input from the input signal. An integral value obtained by integrating a signal obtained by subtracting the offset control voltage set to the potential of the first time and a signal obtained by subtracting the offset control voltage set to the second potential from the input signal for the second time. A circuit unit for obtaining a sum of integrated integral values as an integral value corresponding to the signal component, and the first integral value so that the total integral value when the input signal includes only the offset component is zero. And a control unit that adjusts the timing of switching from the first time to the second time.
第３の本発明に係るセンサ回路は、オフセット成分を含む入力信号が入力され、前記入力信号からオフセット成分以外の信号成分に応じた積分値を得るセンサ回路であって、前記入力信号を第１の時間だけ積分した積分値と、前記基準電圧から所定のオフセット制御電圧を減算した信号を第２の時間だけ積分した積分値の合計を前記信号成分に応じた積分値として得るための回路部と、前記入力信号に前記オフセット成分のみが含まれる場合の前記合計の積分値がゼロになるように前記オフセット制御電圧を調整する制御部とを備えることを特徴とする。 A sensor circuit according to a third aspect of the present invention is a sensor circuit that receives an input signal including an offset component and obtains an integral value corresponding to a signal component other than the offset component from the input signal, and the first input signal is input to the sensor circuit. And a circuit unit for obtaining a sum of integral values obtained by integrating a signal obtained by subtracting a predetermined offset control voltage from the reference voltage for a second time as an integral value corresponding to the signal component. And a control unit that adjusts the offset control voltage so that the total integrated value becomes zero when only the offset component is included in the input signal.
本発明によれば、オフセット除去を高精度化するときに回路が複雑化されないセンサ回路を提供することができる。 According to the present invention, it is possible to provide a sensor circuit in which the circuit is not complicated when the offset removal is made highly accurate.
以下、本発明の実施の形態について図面を参照して説明する。説明において同一または類似の構成、機能を有する要素には同一の符号を付与し、重複説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the description, elements having the same or similar configuration and function are assigned the same reference numerals, and redundant description is omitted.
［第１の実施の形態］
図１に、第１の実施の形態に係るセンサ回路の回路部を示す。
第１の実施の形態のセンサ回路は、オフセット成分Ｖｐｒを含む入力信号（Ｖｓ＋Ｖｐｒ）を入力し、入力信号からオフセット成分Ｖｐｒ以外の信号成分Ｖｓに応じた積分値を得るセンサ回路であって、同図の回路部は、入力信号から所定の基準電圧Ｖｂを減算した信号を第１の時間だけ積分した積分値と、基準電圧Ｖｂから所定のオフセット制御電圧Ｖｏｆｓｃを減算した信号を第２の時間だけ積分した積分値の合計を信号成分Ｖｓに応じた積分値として得るためのものである。図１では省略するが、センサ回路は、入力信号にオフセット成分Ｖｐｒのみが含まれる場合の合計の積分値がゼロになるようにオフセット制御電圧Ｖｏｆｓｃを調整する制御部を備える。
[First Embodiment]
FIG. 1 shows a circuit portion of the sensor circuit according to the first embodiment.
Sensor circuit of the first embodiment, which receives an input signal containing an offset component V pr (V s + V pr ), to obtain an integration value corresponding to the signal component V s of the non-offset component V pr from the input signal a circuit, the circuit portion of the figure, a subtracting a predetermined reference voltage V b from the input signal signal and the integral value obtained by integrating the first time period, the predetermined from the reference voltage V b the offset control voltage V Ofsc the subtracted signal is used to obtain as an integral value corresponding to the sum of the signal component V s of integrating the integrated value by the second time. Although not shown in FIG. 1, the sensor circuit includes a control unit that adjusts the offset control voltage V ofsc so that the total integrated value becomes zero when only the offset component V pr is included in the input signal.
第１の時間、第２の時間は、それぞれ、後述の積算回数ｋ１と単位時間Δｔの積、積算回数ｋ２と単位時間Δの積である。 The first time and the second time are a product of an integration number k1 and a unit time Δt, respectively, and a product of an integration number k2 and a unit time Δ, respectively.
センサ回路の回路部は、トランスデューサからの入力信号の入力の許可と基準電圧Ｖｂの入力を切替えるスイッチＳＷ１と、抵抗Ｒｉｎｔｇおよび容量Ｃｉｎｔｇとともに積分器を構成するオペアンプＯｐ１と、積分器の積分動作の開始・停止を行うスイッチＳＷ２と、積分器の容量Ｃｉｎｔｇに蓄積されている電荷をゼロにリセットするスイッチＳＷ３と、オフセット設定値と変更信号に基づいてオフセット制御電圧Ｖｏｆｓｃを出力するオフセット生成部１と、基準電圧Ｖｂの抵抗Ｒｉｎｔｇへの入力とオフセット制御電圧Ｖｏｆｓｃの抵抗Ｒｉｎｔｇへの入力を切替えるスイッチＳＷ４とを含む。
Circuit portion of the sensor circuit, a switch SW1 for switching the input of the permission and the reference voltage V b of the input of the input signal from the transducer, an operational amplifier Op1 constituting the integrator with resistors R INTG and capacitance C INTG, integrator integrating A switch SW2 for starting / stopping the operation, a switch SW3 for resetting the charge accumulated in the capacitor C intg of the integrator to zero, and an offset for outputting the offset control voltage V ofsc based on the offset set value and the change signal It includes a
具体的には、センサ回路の回路部は、オペアンプＯｐ１と、オペアンプＯｐ１の負入力（−）と出力間に接続された容量Ｃｉｎｔｇと、オペアンプＯｐ１の負入力に一方端を接続された抵抗Ｒｉｎｔｇと、オフセット制御電圧Ｖｏｆｓｃを出力するオフセット生成部１と、オペアンプＯｐ１の正入力（＋）に接続された端子ａ１、入力信号（Ｖｓ＋Ｖｐｒ）が入力される回路節点に接続された端子ｂ１、基準電圧Ｖｂが印加される回路節点に接続された端子ｃ１を含むスイッチＳＷ１と、オペアンプＯｐ１の正入力と抵抗Ｒｉｎｔｇの他方端間に接続されたスイッチＳＷ２と、容量Ｃｉｎｔｇに並列に接続されたスイッチＳＷ３と、基準電圧Ｖｂが印加される回路節点に接続された端子ｂ４、抵抗Ｒｉｎｔｇの他方端に接続された端子ａ４、オフセット制御電圧Ｖｏｆｓｃが出力される回路節点に接続された端子ｃ４を含むスイッチＳＷ４とを含む。
Specifically, the circuit portion of the sensor circuit includes an operational amplifier Op1, a capacitor C intg connected between the negative input (−) and the output of the operational amplifier Op1, and a resistor R having one end connected to the negative input of the operational amplifier Op1. intg , an
入力信号は、本来検出すべき信号成分Ｖｓと除去すべきオフセット成分Ｖｐｒの和である。
リセット信号は、スイッチＳＷ３に入力され、信号ＩＮＴＧは、スイッチＳＷ２に入力される。信号ＩＮＴＧは、積分区間を定めるものである。
The input signal is the sum of the signal component V s that should be detected and the offset component V pr that should be removed.
The reset signal is input to the switch SW3, and the signal INTG is input to the switch SW2. The signal INTG defines an integration interval.
信号ＯＦＳＣは、スイッチＳＷ１、ＳＷ４に入力される。信号ＯＦＳＣが高電位であるとき、スイッチＳＷ１の端子ａ１と端子ｂ１が接続され、スイッチＳＷ４の端子ａ４と端子ｂ４が接続される。信号ＯＦＳＣが低電位であるとき、スイッチＳＷ１の端子ａ１と端子ｃ１が接続され、スイッチＳＷ４の端子ａ４と端子ｃ４が接続される。 The signal OFSC is input to the switches SW1 and SW4. When the signal OFSC is at a high potential, the terminal a1 and the terminal b1 of the switch SW1 are connected, and the terminal a4 and the terminal b4 of the switch SW4 are connected. When the signal OFSC is at a low potential, the terminal a1 and the terminal c1 of the switch SW1 are connected, and the terminal a4 and the terminal c4 of the switch SW4 are connected.
信号ＩＮＴＧが高電位になると、スイッチＳＷ２はオフになり積分動作を行い、信号ＩＮＴＧが低電位になると、スイッチＳＷ２はオンとなり積分動作を停止し、スイッチＳＷ２がオンになる直前までの積分値を出力する。 When the signal INTG becomes a high potential, the switch SW2 is turned off to perform an integration operation. When the signal INTG becomes a low potential, the switch SW2 is turned on to stop the integration operation, and the integration value until immediately before the switch SW2 is turned on is obtained. Output.
リセット信号が高電位であるとき、スイッチＳＷ３はオンになり、リセット信号が低電位であるとき、スイッチＳＷ３はオフになる。 When the reset signal is at a high potential, the switch SW3 is turned on, and when the reset signal is at a low potential, the switch SW3 is turned off.
オフセット生成部１は、Ｎｄ＝２ｎ階調のＤＡコンバータで構成され、オフセット設定値ｍｄはｎビットのデータである。オフセット生成部１は、変更信号が低電位であるときは、オフセット設定値ｍｄに対応した電位のオフセット制御電圧Ｖｏｆｓｃを出力し、変更信号が高電位であるときは、オフセット設定値にプラス１されたｍｄ＋１に対応したオフセット制御電圧Ｖｏｆｓｃを出力する。
The offset
図２は、センサ回路の回路部、制御部、トランスデューサとの接続を示す図である。
センサ回路の回路部は、図１に示す通りであり、センサ回路の制御部は、オペアンプＯｐ１の出力電圧をデジタル化するアナログデジタル変換部２（ＡＤＣ２）と、ＡＤＣ２の出力に基づいて、スイッチＳＷ１〜スイッチＳＷ４およびオフセット生成部１を制御するコントローラ３を備える。コントローラ３は、オフセット生成部１にオフセット設定値ｍｄと変更信号を与え、スイッチＳＷ１、ＳＷ４に信号ＯＦＳＣを与え、スイッチＳＷ２に信号ＩＮＴＧを与え、スイッチＳＷ３にリセット信号を与える。
FIG. 2 is a diagram illustrating connections between the circuit unit, the control unit, and the transducer of the sensor circuit.
The circuit part of the sensor circuit is as shown in FIG. 1, and the control part of the sensor circuit is an analog / digital converter 2 (ADC2) for digitizing the output voltage of the operational amplifier Op1, and the switch SW1 based on the output of the ADC2. A controller 3 that controls the switch SW4 and the offset
トランスデューサは、例えば、電源電圧ＶＤＤとグラウンド間に抵抗Ｒｓｅｎｓｏｒと抵抗Ｒの直列回路を接続したものであり、抵抗Ｒｓｅｎｓｏｒと抵抗Ｒの接続点が端子ｂ１に接続される。抵抗Ｒｓｅｎｓｏｒの抵抗値は、センス対象の状態により変化し、これにより、信号成分Ｖｓが変化する。よって、オフセット成分Ｖｐｒを除いた信号成分Ｖｓ自体を測定できれば、センス対象の状態を検出できる。 The transducer is, for example, those between the power supply voltage VDD and ground are connected a series circuit of a resistor R: sensor and the resistor R, the connection point of the resistors R: sensor and the resistor R is connected to the terminal b1. The resistance value of the resistor R sensor changes depending on the state of the sense target, and thereby the signal component V s changes. Therefore, if the signal component V s itself excluding the offset component V pr can be measured, the state of the sense target can be detected.
本実施の形態では、入力信号に信号成分Ｖｓが含まれておらず、すなわち、入力信号にはオフセット成分Ｖｐｒのみが含まれていると分かっているとき、コントローラ３は、後述する図３の動作を行いつつ、オペアンプＯｐ１の出力電圧をデジタル化したデータ（ＡＤＣ２の出力）がゼロになるようにオフセット設定値を調整する。場合によっては、図３の動作が複数回行われる。 In the present embodiment, when it is known that the signal component V s is not included in the input signal, that is, only the offset component V pr is included in the input signal, the controller 3 performs FIG. The offset setting value is adjusted so that the data obtained by digitizing the output voltage of the operational amplifier Op1 (the output of the ADC2) becomes zero. In some cases, the operation of FIG. 3 is performed a plurality of times.
一方、入力信号に信号成分Ｖｓとオフセット成分Ｖｐｒが含まれていると分かっているとき、コントローラ３は、ＡＤＣ２の出力がゼロとなったときのオフセット設定値を維持しつつ、後述する図３の動作を行う。
On the other hand, when it is known that the signal component V s and the offset component V pr are included in the input signal, the controller 3 maintains an offset set value when the output of the
図３は、第１の実施の形態に係るセンサ回路の波形図である。
信号ＩＮＴＧと信号ＯＦＳＣがともに高電位である場合、入力信号（Ｖｓ＋Ｖｐｒ）と基準電圧Ｖｂの差が積分される。積分器の積分動作により容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
When both the signal INTG and the signal OFSC are at a high potential, the difference between the input signal (V s + V pr ) and the reference voltage V b is integrated. The voltage generated in the capacitor C intg by the integration operation of the integrator is expressed by the following equation.
信号ＩＮＴＧが高電位で信号ＯＦＳＣが低電位である場合、基準電圧Ｖｂとオフセット制御電圧Ｖｏｆｓｃの差が積分される。この積分動作により容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
変更信号が低電位でオフセット設定値がｍｄであり、オフセット生成部１のＤＡコンバータの基準電圧をＶｄｄとすると、オフセット制御電圧Ｖｏｆｓｃ＝Ｖｄｄ・ｍｄ／Ｎｄとなるため、式（２）は以下の式となる。
コントローラ３は、高電位であったリセット信号を低電位としてスイッチＳＷ３をオフさせるとともに（図３（ａ））、低電位であった信号ＩＮＴＧを高電位としてスイッチＳＷ２をオフさせ、積分動作を開始する（図３（ｃ））。 The controller 3 turns off the switch SW3 with the reset signal that was at a high potential as a low potential (FIG. 3A), and turns off the switch SW2 with the signal INTG that was at a low potential as a high potential, and starts the integration operation. (FIG. 3C).
積算１回の動作において単位時間Δｔの区間では、入力信号（Ｖｓ＋Ｖｐｒ）と基準電圧Ｖｂの差を積分し、次の単位時間Δｔの区間では、基準電圧Ｖｂとオフセット制御電圧Ｖｏｆｓｃの差を積分する。 In the operation of one integration, in the interval of unit time Δt, the difference between the input signal (V s + V pr ) and the reference voltage V b is integrated, and in the next interval of unit time Δt, the reference voltage V b and the offset control voltage V are integrated. Integrate the difference of ofsc .
本実施の形態のセンサ回路では、変更信号を低電位にして積算をｋ１回繰り返した後、変更信号を高電位にしてｋ２回積算を繰り返す（図３（ｄ））。 In the sensor circuit of the present embodiment, the change signal is set to a low potential and the integration is repeated k1 times, and then the change signal is set to a high potential and the integration is repeated k2 times (FIG. 3 (d)).
変更信号を低電位にして積算をｋ１回繰り返した時の容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
次に変更信号を高電位にするとオフセット制御電圧ＶｏｆｓｃはＶｄｄ・（ｍｄ＋１）／Ｎｄとなるためｋ２回の積算で容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
コントローラ３は、積算が完了したら、信号ＩＮＴＧを低電位にし、これにより、積算した電圧（オペアンプＯｐ１の出力電圧）を容量Ｃｉｎｔｇに保持する。 When the integration is completed, the controller 3 sets the signal INTG to a low potential, thereby holding the integrated voltage (the output voltage of the operational amplifier Op1) in the capacitor C intg .
オペアンプＯｐ１の出力電圧は、図示しない端末制御・通信部などでデジタル化され、データが生成される。データには、オフセット成分Ｖｐｒが含まれないので、すなわち、信号成分Ｖｓを正しく検出できたことになる。 The output voltage of the operational amplifier Op1 is digitized by a terminal control / communication unit (not shown) to generate data. Since the data does not include the offset component V pr , that is, the signal component V s has been correctly detected.
コントローラ３は、データが生成されたら、リセット信号を再び高電位にして容量Ｃｉｎｔｇに保持している電圧をゼロに初期化する。 When the data is generated, the controller 3 sets the reset signal to a high potential again and initializes the voltage held in the capacitor C intg to zero.
式（４）と式（５）からｋ１＋ｋ２＝Ｎｐ回積算繰り返した後で保持した時に容量Ｃｉｎｔｇに生じる電圧の合計は以下の式で表される。
この時のオペアンプＯｐ１の出力電圧Ｖｏｕｔは、ＯＦＳＣ信号が低電位でオペアンプＯｐ１の正入力（＋）に基準電圧Ｖｂが入力され、スイッチＳＷ２もオンになっていることから、以下の式で表される。
出力電圧Ｖｏｕｔは、基準電圧Ｖｂを中心として積分値となる容量Ｃｉｎｔｇに生じる電圧が出力される。 As the output voltage V out , a voltage generated in the capacitor C intg that is an integrated value around the reference voltage V b is output.
Ｎｄ＝２ｎ階調のＤＡコンバータのみでオフセット除去の成分を生成した場合ではＶｄｄ／Ｎｄの分解能のオフセット除去の成分の電圧しか生成できない。これに対し、センサ回路ではＶｄｄ／（Ｎｄ・Ｎｐ）の分解能のオフセット除去の成分が生成できる。したがって、全積算回数を増やすことにより、オフセット生成部１のＤＡコンバータの階調を上げて回路を複雑化することなく、オフセット除去の成分を高精度化することができる。すなわち、本実施の形態では、オフセット除去を高精度化するときに回路が複雑化されないセンサ回路を提供できる。
When the offset removal component is generated only by the DA converter of N d = 2n gradation, only the voltage of the offset removal component with the resolution of V dd / N d can be generated. On the other hand, the sensor circuit can generate an offset removal component with a resolution of V dd / (N d · N p ). Therefore, by increasing the total number of integrations, it is possible to increase the accuracy of the offset removal component without increasing the gradation of the DA converter of the offset
（変形例）
図４は、第１の実施の形態の変形例に係るセンサ回路の回路部を示す。
回路部は、入力信号から第１の電位に設定されたオフセット制御電圧Ｖｏｆｓｃを減算した信号を第１の時間ｔｋ１だけ積分した積分値と、入力信号から第２の電位に設定されたオフセット制御電圧Ｖｏｆｓｃを減算した信号を第２の時間ｔｋ２だけ積分した積分値の合計を信号成分に応じた積分値として得るための回路部である。図示省略するが、センサ回路は、入力信号にオフセット成分のみが含まれる場合の合計の積分値がゼロになるように第１、第２の電位を調整する制御部を備える。制御部は、すなわち、上述のＡＤＣ２とコントローラ３を備える。
(Modification)
FIG. 4 shows a circuit section of a sensor circuit according to a modification of the first embodiment.
The circuit unit integrates a signal obtained by subtracting the offset control voltage V ofsc set to the first potential from the input signal for the first time tk1, and the offset control set to the second potential from the input signal. This is a circuit unit for obtaining a sum of integral values obtained by integrating a signal obtained by subtracting the voltage V ofsc for a second time tk2 as an integral value corresponding to the signal component. Although not shown, the sensor circuit includes a control unit that adjusts the first and second potentials so that the total integrated value becomes zero when only the offset component is included in the input signal. That is, the control unit includes the
なお、制御部（コントローラ３）は、合計の積分値をゼロにするのに、第１の電位（時間ｔｋ１の区間の電位）、第２の電位（時間ｔｋ２の区間の電位）、第１の時間ｔｋ１から第２の時間ｔｋ２に切り替わるタイミングの１つ以上を調整してもよい。 Note that the control unit (controller 3) sets the first integrated value (the potential in the section of time tk1), the second potential (the potential in the section of time tk2), the first potential to set the total integrated value to zero. One or more timings at which the time tk1 is switched to the second time tk2 may be adjusted.
図１のセンサ回路では離散的に信号の積分とオフセットの除去を行ったが、図４の回路部を用いて、連続的に信号の積分とオフセットの除去を行う。図４は、図１とは異なり、スイッチＳＷ１は、オペアンプＯｐ１の正入力と入力信号が入力される回路節点間と間に接続される。 In the sensor circuit of FIG. 1, signal integration and offset removal are discretely performed, but signal integration and offset removal are continuously performed using the circuit unit of FIG. 4 is different from FIG. 1 in that the switch SW1 is connected between the positive input of the operational amplifier Op1 and the circuit node to which the input signal is input.
すなわち、回路部は、オペアンプＯｐ１と、オペアンプＯｐ１の負入力と出力間に接続された容量Ｃｉｎｔｇと、オペアンプＯｐ１の負入力に一方端を接続された抵抗Ｒｉｎｔｇと、オフセット制御電圧Ｖｏｆｓｃを出力するオフセット生成部１と、オペアンプＯｐ１の正入力と電圧信号である入力信号が入力される回路節点間に接続されたスイッチＳＷ１と、オペアンプＯｐ１の正入力と抵抗Ｒｉｎｔｇの他方端間に接続されたスイッチＳＷ２と、容量Ｃｉｎｔｇに並列に接続されたスイッチＳＷ３と、基準電圧Ｖｂが印加される回路節点に接続された端子ｂ４、抵抗Ｒｉｎｔｇの他方端に接続された端子ａ４、オフセット制御電圧Ｖｏｆｓｃが出力される回路節点に接続された端子ｃ４を含むスイッチＳＷ４とを含む。
That is, the circuit unit includes the operational amplifier Op1, the capacitance C intg connected between the negative input and output of the operational amplifier Op1, the resistor R intg connected at one end to the negative input of the operational amplifier Op1, and the offset control voltage V ofsc . Connected between the offset
図１とは異なり、信号ＯＦＳＣが高電位であるとき、スイッチＳＷ１はオンとなり、低電位であるとき、オフとなる。その他は、図１と同じである。 Unlike FIG. 1, the switch SW1 is turned on when the signal OFSC is at a high potential, and turned off when the signal OFSC is at a low potential. Others are the same as FIG.
図５は、第１の実施の形態の変形例に係るセンサ回路の波形図である。
信号ＯＦＳＣと信号ＩＮＴＧがともに高電位である場合、入力信号（Ｖｓ＋Ｖｐｒ）とオフセット制御電圧Ｖｏｆｓｃの差が積分される。積分器の積分動作により容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
When both the signal OFSC and the signal INTG are at a high potential, the difference between the input signal (V s + V pr ) and the offset control voltage V ofsc is integrated. The voltage generated in the capacitor C intg by the integration operation of the integrator is expressed by the following equation.
コントローラ３は、高電位であったリセット信号を低電位としてスイッチＳＷ３をオフさせるとともに（図５（ａ））、低電位であった信号ＩＮＴＧを高電位としてスイッチＳＷ２をオフさせ、積分動作を開始する（図５（ｃ））。 The controller 3 turns off the switch SW3 with the reset signal that was at a high potential as a low potential (FIG. 5A), and turns off the switch SW2 with the signal INTG that was at a low potential as a high potential, and starts an integration operation. (FIG. 5C).
本変形例のセンサ回路では、変更信号を低電位にしてｔｋ１の時間積分した後、変更信号を高電位にしてｔｋ２の時間積分を行う（図５（ｄ））。 In the sensor circuit of this modification, the change signal is set to a low potential and time integration is performed for tk1, and then the change signal is set to a high potential and time integration is performed for tk2 (FIG. 5D).
図１の場合と同様に、変更信号が低電位の時には、オフセット制御電圧ＶｏｆｓｃはＶｄｄ・ｍｄ／Ｎｄであるため、容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
変更信号が低電位の状態でｔｋ１の時間の期間に容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
変更信号が高電位の状態がｔｋ２の時間続いたとき、オフセット制御電圧ＶｏｆｓｃはＶｄｄ・（ｍｄ＋１）／Ｎｄとなるため、この期間に容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
コントローラ３は、積算が完了したら、信号ＩＮＴＧと信号ＯＦＳＣを低電位にし、これにより、積算した電圧（オペアンプＯｐ１の出力電圧）を容量Ｃｉｎｔｇに保持する。 When the integration is completed, the controller 3 sets the signal INTG and the signal OFSC to a low potential, thereby holding the integrated voltage (the output voltage of the operational amplifier Op1) in the capacitor C intg .
本変形例では、入力信号に信号成分Ｖｓが含まれておらず、すなわち、入力信号にはオフセット成分Ｖｐｒのみが含まれていると分かっているとき、コントローラ３は、ＡＤＣ２の出力がゼロになるようにオフセット設定値を調整する。場合によっては、図５の動作が複数回行われる。
In this modification, when it is known that the signal component V s is not included in the input signal, that is, it is known that the input signal includes only the offset component V pr , the controller 3 outputs zero output from the
一方、入力信号に信号成分Ｖｓとオフセット成分Ｖｐｒが含まれていると分かっているとき、コントローラ３は、ＡＤＣ２の出力がゼロとなったときのオフセット設定値を維持しつつ、図５の動作を行う。
On the other hand, when it is known that the signal component V s and the offset component V pr are included in the input signal, the controller 3 maintains the offset set value when the output of the
オペアンプＯｐ１の出力電圧Ｖｏｕｔは、図示しない端末制御・通信部などでデジタル化され、データが生成される。データには、オフセット成分Ｖｐｒが含まれないので、すなわち、信号成分Ｖｓを正しく検出できたことになる。 The output voltage Vout of the operational amplifier Op1 is digitized by a terminal control / communication unit (not shown) to generate data. Since the data does not include the offset component V pr , that is, the signal component V s has been correctly detected.
コントローラ３は、データが生成されたら、リセット信号と信号ＯＦＳＣを再び高電位にして容量Ｃｉｎｔｇに保持している電圧をゼロに初期化する。 When the data is generated, the controller 3 sets the reset signal and the signal OFSC to the high potential again and initializes the voltage held in the capacitor C intg to zero.
式（１０）と式（１１）からｔｋ１＋ｔｋ２＝ｔｏｔの期間の積分により容量Ｃｉｎｔｇに生じる電圧の合計は以下の式で表される。
この時のオペアンプＯｐ１の出力電圧Ｖｏｕｔは、ＯＦＳＣ信号が低電位でスイッチＳＷ２もオンになり、オペアンプＯｐ１の正入力（＋）に基準電圧Ｖｂが入力されることから、以下の式で表される。
出力電圧Ｖｏｕｔは、基準電圧Ｖｂを中心として積分値となる容量Ｃｉｎｔｇに生じる電圧が出力される。 As the output voltage V out , a voltage generated in the capacitor C intg that is an integrated value around the reference voltage V b is output.
Ｎｄ＝２ｎ階調のＤＡコンバータのみでオフセット除去の成分を生成した場合ではＶｄｄ／Ｎｄの分解能のオフセット除去の成分の電圧しか生成できない。これに対し、センサ回路では、時間の分解能をδｔとすると（Ｖｄｄ／Ｎｄ）（δｔ／ｔｏｔ）のオフセット除去の成分の電圧が生成できる。したがって、積算時間であるｔｏｔを増やす、または時間の分解能δｔを微細にすることにより、オフセット生成部１のＤＡコンバータの階調を上げて回路を複雑化することなく、オフセット除去の成分を高精度化することができる。すなわち、本変形例では、オフセット除去を高精度化するときに回路が複雑化されないセンサ回路を提供できる。
When the offset removal component is generated only by the DA converter of N d = 2n gradation, only the voltage of the offset removal component with the resolution of V dd / N d can be generated. In contrast, in the sensor circuit can generate a voltage component of an offset removal when the resolution of time and δ t (V dd / N d ) (δ t / tot). Thus, increasing an integration time tot, or by a fine time resolution [delta] t, without complicating the circuit by increasing the DA converter tone offset
図６は、第１の実施の形態に係るセンサ回路に高感度化のためにプリアンプとチョッピングする回路を付加した場合の回路部を示す。チョッピングを行うためにスイッチＳＷＣ、プリアンプ４をセンサ回路に付加した。
FIG. 6 shows a circuit section in the case where a circuit for chopping with a preamplifier is added to the sensor circuit according to the first embodiment for high sensitivity. In order to perform chopping, a switch SWC and a
図７は、第１の実施の形態に係るセンサ回路に高感度化のためにプリアンプとチョッピングする回路を付加した場合の波形図である。 FIG. 7 is a waveform diagram in the case where a circuit for chopping with a preamplifier is added to the sensor circuit according to the first embodiment for high sensitivity.
コントローラ３は、高電位であったリセット信号を低電位としてスイッチＳＷ３をオフさせるとともに（図７（ａ））、低電位であった信号ＩＮＴＧが高電位としてスイッチＳＷ２をオフさせ、積分動作を開始する（図７（ｃ））。 The controller 3 turns off the switch SW3 by setting the reset signal that was at a high potential to a low potential (FIG. 7A), and also turns off the switch SW2 by setting the signal INTG that was at a low potential to a high potential, and starts an integration operation. (FIG. 7C).
積算１回の動作において単位時間Δｔの区間では、入力信号（Ｖｓ＋Ｖｐｒ）と基準電圧Ｖｂの差を積分し、次の単位時間Δｔの区間では、基準電圧Ｖｂとオフセット制御電圧Ｖｏｆｓｃの差を積分する。 In the operation of one integration, in the interval of unit time Δt, the difference between the input signal (V s + V pr ) and the reference voltage V b is integrated, and in the next interval of unit time Δt, the reference voltage V b and the offset control voltage V are integrated. Integrate the difference of ofsc .
チョッピングを行うため、図７（ｂ）のようにチョッピング信号が高電位の時のみ入力信号がプリアンプ出力に現れる。チョッピングのタイミングはＯＦＳＣ信号と同じである。 Since chopping is performed, the input signal appears at the preamplifier output only when the chopping signal is at a high potential as shown in FIG. Chopping timing is the same as that of the OFSC signal.
変更信号を低電位にして積算をｋ１回繰り返し、変更信号を高電位にして積算をｋ２回繰り返すことにより、式（６）で表される積分値が得られる。したがって、この場合でもオフセット除去を高精度化するときに回路が複雑化されないセンサ回路を提供できる。 By integrating the change signal at a low potential and repeating the integration k1 times, and by changing the change signal at a high potential and repeating the integration k2 times, an integrated value represented by the equation (6) is obtained. Therefore, even in this case, it is possible to provide a sensor circuit whose circuit is not complicated when the offset removal is made highly accurate.
図８は、第１の実施の形態に係るセンサ回路に高感度化のためにプリアンプとチョッピングする回路とハイパスフィルタを付加した場合の回路部を示す。チョッピングを行うためにスイッチＳＷＣ、プリアンプ４、ハイパスフィルタを構成する抵抗Ｒｈｐｆと容量Ｃｈｐｆをセンサ回路に付加した。
FIG. 8 shows a circuit unit when a preamplifier, a chopping circuit, and a high-pass filter are added to the sensor circuit according to the first embodiment for high sensitivity. In order to perform chopping, a switch SWC, a
図９は、第１の実施の形態に係るセンサ回路に高感度化のためにプリアンプとチョッピングする回路とハイパスフィルタを付加した場合の波形図である。 FIG. 9 is a waveform diagram in the case where a preamplifier, a chopping circuit, and a high-pass filter are added to the sensor circuit according to the first embodiment for high sensitivity.
コントローラ３は、高電位であったリセット信号を低電位としてスイッチＳＷ３をオフさせ（図９（ａ））、積分動作を開始する（図９（ｃ））。 The controller 3 sets the reset signal, which was at a high potential, to a low potential, turns off the switch SW3 (FIG. 9A), and starts an integration operation (FIG. 9C).
積算１回の動作において単位時間Δｔの区間では、入力信号（Ｖｓ＋Ｖｐｒ）と基準電圧Ｖｂの差を積分し、次の単位時間Δｔの区間では、基準電圧Ｖｂとオフセット制御電圧Ｖｏｆｓｃの差を積分する。 In the operation of one integration, in the interval of unit time Δt, the difference between the input signal (V s + V pr ) and the reference voltage V b is integrated, and in the next interval of unit time Δt, the reference voltage V b and the offset control voltage V are integrated. Integrate the difference of ofsc .
チョッピングを行い、ハイパスフィルタを通しているため、図９（ｂ）のようにパルス状の信号がプリアンプ出力に現れる。この場合では信号ＩＮＴＧをチョッピング信号と同期させ、信号ＩＮＴＧの高電位の期間（積分区間）を２Δｔとする。さらにΔｔの期間で入力信号（Ｖｓ＋Ｖｐｒ）と基準電圧Ｖｂの差を積分し、次のΔｔの期間で基準電圧Ｖｂとオフセット制御電圧Ｖｏｆｓｃの差を積分する。チョッピングのタイミングは信号ＩＮＴＧと同じである。 Since chopping is performed and the high-pass filter is passed, a pulse-like signal appears in the preamplifier output as shown in FIG. 9B. In this case, the signal INTG is synchronized with the chopping signal, and the high potential period (integration interval) of the signal INTG is set to 2Δt. Further, the difference between the input signal (V s + V pr ) and the reference voltage V b is integrated during the period Δt, and the difference between the reference voltage V b and the offset control voltage V ofsc is integrated during the next period Δt. Chopping timing is the same as the signal INTG.
変更信号を低電位にして積算をｋ１回繰り返し、変更信号を高電位にして積算をｋ２回繰り返すことにより、式（６）で表される積分値が得られる。したがって、この場合でもオフセット除去を高精度化するときに回路が複雑化されないセンサ回路を提供できる。 By integrating the change signal at a low potential and repeating the integration k1 times, and by changing the change signal at a high potential and repeating the integration k2 times, an integrated value represented by the equation (6) is obtained. Therefore, even in this case, it is possible to provide a sensor circuit whose circuit is not complicated when the offset removal is made highly accurate.
［第２の実施の形態］
図１０は、第２の実施の形態に係るセンサ回路の回路部を示す。
回路部は、入力信号から所定の基準電圧Ｖｂを減算した信号を第１の時間だけ積分した積分値と、基準電圧から所定のオフセット制御電圧Ｖｏｆｓｃを減算した信号を第２の時間だけ積分した積分値の合計を信号成分に応じた積分値として得るための回路部である。図示省略するが、センサ回路は、入力信号にオフセット成分のみが含まれる場合の合計の積分値がゼロになるようにオフセット制御電圧Ｖｏｆｓｃの電位を調整する制御部を備える。制御部は、すなわち、上述のＡＤＣ２とコントローラ３を備える。
[Second Embodiment]
FIG. 10 shows a circuit unit of a sensor circuit according to the second embodiment.
Circuit portion, were subtracting a predetermined reference voltage V b from the input signal signal and the integral value obtained by integrating the first time period, the subtracted signal a predetermined offset control voltage V Ofsc from the reference voltage by a second time integration This is a circuit unit for obtaining the sum of the integrated values as an integrated value corresponding to the signal component. Although not shown, the sensor circuit includes a control unit that adjusts the potential of the offset control voltage V ofsc so that the total integrated value becomes zero when only the offset component is included in the input signal. That is, the control unit includes the
第１の時間、第２の時間は、それぞれ、後述の積算回数ｋ１と単位時間Δｔの積、積算回数ｋ２と単位時間Δｔの積である。 The first time and the second time are a product of an integration count k1 and a unit time Δt, respectively, and a product of an integration count k2 and a unit time Δt, respectively.
センサ回路は、トランスデューサから出力された電気信号の入力を許可するスイッチＳＷ１と、抵抗Ｒｉｎｔｇおよび容量Ｃｉｎｔｇとともに積分器を構成するオペアンプＯｐ１と、スイッチＳＷ１がオフのとき、オペアンプＯｐ１の正入力を基準電圧と同じ電位にし、スイッチＳＷ１がオンのとき、オペアンプＯｐ１の正入力をスイッチＳＷ１の入力と同じ電位にする抵抗Ｒｆと、積分器の積分動作の開始・停止を行うスイッチＳＷ２と、積分器の容量Ｃｉｎｔｇに蓄積されている電荷をゼロにリセットするスイッチＳＷ３と、オフセット設定値と変更信号に基づいてオフセット制御電圧Ｖｏｆｓｃを出力するオフセット生成部１と、
基準電圧Ｖｂの抵抗Ｒｉｎｔｇへの入力とオフセット制御電圧Ｖｏｆｓｃの抵抗Ｒｉｎｔｇへの入力を切替えるスイッチＳＷ４とを含む。
The sensor circuit includes a switch SW1 that allows input of an electrical signal output from the transducer, an operational amplifier Op1 that constitutes an integrator together with a resistor R intg and a capacitor C intg , and a positive input of the operational amplifier Op1 when the switch SW1 is off. When the switch SW1 is on with the same potential as the reference voltage, the resistor Rf that sets the positive input of the operational amplifier Op1 to the same potential as the input of the switch SW1, the switch SW2 that starts and stops the integration operation of the integrator, and the integrator A switch SW3 that resets the charge accumulated in the capacitor C intg to zero, an offset
A switch SW4 that switches an input to the resistor R intg of the reference voltage V b and an input of the offset control voltage V ofsc to the resistor R intg .
具体的には、オペアンプＯｐ１と、オペアンプＯｐ１の負入力に一方の電極を接続された容量Ｃｉｎｔｇと、オペアンプＯｐ１の負入力に一方端を接続された抵抗Ｒｉｎｔｇと、オフセット制御電圧Ｖｏｆｓｃを出力するオフセット生成部１と、オペアンプＯｐ１の正入力と電圧信号である入力信号（Ｖｓ＋Ｖｐｒ）が入力される回路節点間に接続されたスイッチＳＷ１と、容量Ｃｉｎｔｇの他方の電極とオペアンプＯｐ１の出力間に接続されたスイッチＳＷ２と、容量Ｃｉｎｔｇに並列に接続されたスイッチＳＷ３と、基準電圧Ｖｂが印加される回路節点に接続された端子ｂ４、抵抗Ｒｉｎｔｇの他方端に接続された端子ａ４、オフセット制御電圧Ｖｏｆｓｃが出力される回路節点に接続された端子ｃ４を含むスイッチＳＷ４と、基準電圧Ｖｂが印加される回路節点とオペアンプＯｐ１の正入力に接続された抵抗Ｒｆと、容量Ｃｉｎｔｇの他方の電極に正入力が接続され、負入力が出力に接続されたオペアンプＯｐ２とを含む。
Specifically, an operational amplifier Op1, a capacitor C intg having one electrode connected to the negative input of the operational amplifier Op1, a resistor R intg having one end connected to the negative input of the operational amplifier Op1, and an offset control voltage V ofsc The offset
第２の実施の形態に係るセンサ回路の動作は、信号ＯＦＳＣが高電位の時、スイッチＳＷ１がオンとなり、低電位の時、オフとなること、及び信号ＩＮＴＧが高電位になるとスイッチＳＷ２がオンになり積分動作を行い、ＩＮＴＧが低電位になるとスイッチＳＷ２がオフとなること以外は、図３に示す動作（図１、図２のセンサ回路の動作）と同じである。 The operation of the sensor circuit according to the second embodiment is that the switch SW1 is turned on when the signal OFSC is at a high potential, the switch SW2 is turned off when the signal OFSC is at a low potential, and the switch SW2 is turned on when the signal INTG is at a high potential. The operation is the same as that shown in FIG. 3 (the operation of the sensor circuit in FIGS. 1 and 2) except that the integration operation is performed and the switch SW2 is turned off when INTG becomes a low potential.
信号ＩＮＴＧと信号ＯＦＳＣがともに高電位である場合、スイッチＳＷ１がオンとなり、入力信号（Ｖｓ＋Ｖｐｒ）がオペアンプＯｐ１の正入力（＋）に入力され、また基準電圧ＶｂがオペアンプＯｐ１の負入力（−）に入力されるため、入力信号（Ｖｓ＋Ｖｐｒ）と基準電圧Ｖｂの差が積分される。 When both the signal INTG and the signal OFSC are at high potential, the switch SW1 is turned on, the input signal (V s + V pr ) is input to the positive input (+) of the operational amplifier Op1, and the reference voltage V b is negative of the operational amplifier Op1. Since it is input to the input (−), the difference between the input signal (V s + V pr ) and the reference voltage V b is integrated.
信号ＩＮＴＧが高電位で信号ＯＦＳＣが低電位である場合、スイッチＳＷ１がオフとなり、基準電圧ＶｂがオペアンプＯｐ１の正入力（＋）に入力され、またオフセット制御電圧ＶｏｆｓｃがオペアンプＯｐ１の負入力（−）に入力されるため、基準電圧Ｖｂとオフセット制御電圧Ｖｏｆｓｃの差が積分される。 When the signal INTG is high and the signal OFSC is low, the switch SW1 is turned off, the reference voltage Vb is input to the positive input (+) of the operational amplifier Op1, and the offset control voltage V ofsc is the negative input of the operational amplifier Op1. Since it is input to (−), the difference between the reference voltage V b and the offset control voltage V ofsc is integrated.
第２の実施の形態に係るセンサ回路においても、信号ＯＦＳＣにより、積算１回の動作において単位時間Δｔの区間では、入力信号（Ｖｓ＋Ｖｐｒ）と基準電圧Ｖｂの差を積分し、次の単位時間Δｔの区間では、基準電圧Ｖｂとオフセット制御電圧Ｖｏｆｓｃの差を積分することが可能である。 Also in the sensor circuit according to the second embodiment, the signal OFSC is used to integrate the difference between the input signal (V s + V pr ) and the reference voltage V b during the unit time Δt in one integration operation. In the interval of the unit time Δt, it is possible to integrate the difference between the reference voltage V b and the offset control voltage V ofsc .
したがって、変更信号を低電位にして積算をｋ１回繰り返した後、変更信号を高電位にしてｋ２回積算を繰り返すことにより、式（７）で表される出力が得られる。 Therefore, after the integration is repeated k1 times with the change signal set to a low potential, the output represented by the equation (7) is obtained by repeating the integration with the change signal set to a high potential and k2 times.
したがって、全積算回数を増やすことにより、オフセット生成部１のＤＡコンバータの階調を上げて回路を複雑化することなく、オフセット除去の成分を高精度化することができる。
Therefore, by increasing the total number of integrations, it is possible to increase the accuracy of the offset removal component without increasing the gradation of the DA converter of the offset
図１１は、高感度化のためにプリアンプとチョッピングする回路とハイパスフィルタを付加した場合のセンサ回路を示す。チョッピングを行うためにスイッチＳＷＣ、プリアンプ４、ハイパスフィルタを構成する容量Ｃｈｐｆをセンサ回路に付加した。
FIG. 11 shows a sensor circuit in the case where a circuit for chopping with a preamplifier and a high-pass filter are added for high sensitivity. In order to perform chopping, a switch SWC, a
このセンサ回路では、スイッチＳＷ１がオンの時に容量Ｃｈｐｆと抵抗Ｒｆとでハイパスフィルタを形成する。動作は図８の場合と同じなので説明を省略する。 In this sensor circuit, a high-pass filter is formed by the capacitor C hpf and the resistor R f when the switch SW1 is on. Since the operation is the same as in FIG.
［第３の実施の形態］
図１２は、第３の実施の形態に係るセンサ回路の回路部を示す。
このセンサ回路では、電圧信号の入力信号でなく、電流信号の入力信号（Ｉｓ＋Ｉｐｒ）が入力される。Ｉｓは信号成分、Ｉｐｒはオフセット成分である。
[Third Embodiment]
FIG. 12 shows a circuit section of a sensor circuit according to the third embodiment.
In this sensor circuit, a current signal input signal (I s + I pr ) is input instead of a voltage signal input signal. I s is a signal component, and I pr is an offset component.
入力信号が電圧信号から電流信号に変わっても、センサ回路は、オフセット成分を含む入力信号を入力し、入力信号からオフセット成分以外の信号成分に応じた積分値を得るセンサ回路であることには変わりない。 Even if the input signal changes from a voltage signal to a current signal, the sensor circuit is a sensor circuit that inputs an input signal including an offset component and obtains an integral value corresponding to a signal component other than the offset component from the input signal. no change.
同図の回路部は、入力信号から、具体的には、入力信号（電流）に応じた電圧（入力信号）を第１の時間だけ積分した積分値と、基準電圧Ｖｂから所定のオフセット制御電圧Ｖｏｆｓｃを減算した信号を第２の時間だけ積分した積分値の合計を信号成分に応じた積分値として得るためのものである。よって、入力が電圧か電流かの違いはあるが、機能としては、第１の実施の形態の回路部と同様である。 The circuit unit shown in FIG. 11 is configured to perform predetermined offset control from an input signal, specifically, an integrated value obtained by integrating a voltage (input signal) corresponding to the input signal (current) for a first time, and a reference voltage Vb. This is to obtain a total of integration values obtained by integrating the signal obtained by subtracting the voltage V ofsc for the second time as an integration value corresponding to the signal component. Therefore, although there is a difference between whether the input is voltage or current, the function is the same as that of the circuit unit of the first embodiment.
図示省略するが、センサ回路は、入力信号にオフセット成分のみが含まれる場合の合計の積分値がゼロになるようにオフセット制御電圧Ｖｏｆｓｃの電位を調整する制御部、すなわち、上述のＡＤＣ２とコントローラ３を備える。
Although not shown, the sensor circuit is a control unit that adjusts the potential of the offset control voltage V ofsc so that the total integrated value when the input signal includes only the offset component becomes zero, that is, the above-described
センサ回路は、トランスデューサから出力された電気信号の入力の許可と基準信号の入力を切替えるスイッチＳＷ１と、トランスデューサから出力された電気信号が入力されるときはチャージ・センシティブ・アンプとして動作し、基準電圧Ｖｂが入力されるときは抵抗Ｒｉｎｔｇおよび容量Ｃｉｎｔｇとともに積分器を構成するオペアンプＯｐ１と、チャージ・センシティブ・アンプと積分器の積分動作の開始・停止を行うスイッチＳＷ２と、容量Ｃｉｎｔｇに蓄積されている電荷をゼロにリセットするスイッチＳＷ３と、オフセット設定値と変更信号に基づいてオフセット制御電圧Ｖｏｆｓｃを出力するオフセット生成部１と、基準電圧ＶｂのオペアンプＯｐ１の正入力（＋）への入力とオフセット制御電圧ＶｏｆｓｃのオペアンプＯｐ１の正入力（＋）の入力を切替えるスイッチＳＷ４とを含む。
The sensor circuit operates as a charge sensitive amplifier when the electrical signal output from the switch SW1 for switching the permission of the input of the electrical signal output from the transducer and the input of the reference signal is input, and the reference signal is input. When Vb is input, the operational amplifier Op1 constituting the integrator together with the resistor R intg and the capacitor C intg , the switch SW2 for starting / stopping the integration operation of the charge sensitive amplifier and the integrator, and the capacitor C intg A switch SW3 that resets accumulated charges to zero, an offset
具体的には、回路部は、オペアンプＯｐ１と、オペアンプＯｐ１の負入力に一方の電極を接続された容量Ｃｉｎｔｇと、基準電圧Ｖｂが印加される回路節点に一方端を接続された抵抗Ｒｉｎｔｇと、オフセット制御電圧Ｖｏｆｓｃを出力するオフセット生成部１と、オペアンプＯｐ１の負入力に接続された端子ａ１、電流信号である入力信号（Ｉｓ＋Ｉｐｒ）が入力される回路節点に接続された端子ｂ１、抵抗Ｒｉｎｔｇの他方端に接続された端子ｃ１を含むスイッチＳＷ１と、容量Ｃｉｎｔｇの他方の電極とオペアンプＯｐ１の出力間に接続されたスイッチＳＷ２と、容量Ｃｉｎｔｇに並列に接続されたスイッチＳＷ３と、基準電圧Ｖｂが印加される回路節点に接続された端子ｂ４、オペアンプＯｐ１の正入力に接続された端子ａ４、オフセット制御電圧Ｖｏｆｓｃが出力される回路節点に接続された端子ｃ４を含むスイッチＳＷ４と、容量Ｃｉｎｔｇの他方の電極に正入力が接続され、負入力が出力に接続されたオペアンプＯｐ２とを含む。
Specifically, the circuit unit includes an operational amplifier Op1, a capacitor C intg having one electrode connected to the negative input of the operational amplifier Op1, and a resistor R having one end connected to a circuit node to which the reference voltage Vb is applied. Intg , an offset
入力信号は、本来検出すべき信号成分Ｉｓと除去すべきオフセット成分Ｉｐｒの和である。
リセット信号は、スイッチＳＷ３に入力され、信号ＩＮＴＧは、スイッチＳＷ２に入力される。
Input signal is the sum of the offset component I pr to be removed and the signal component I s to be detected originally.
The reset signal is input to the switch SW3, and the signal INTG is input to the switch SW2.
信号ＯＦＳＣは、スイッチＳＷ１、ＳＷ４に入力される。信号ＯＦＳＣが高電位であるとき、スイッチＳＷ１の端子ａ１と端子ｂ１が接続され、スイッチＳＷ４の端子ａ４と端子ｂ４が接続される。信号ＯＦＳＣが低電位であるとき、スイッチＳＷ１の端子ａ１と端子ｃ１が接続され、スイッチＳＷ４の端子ａ４と端子ｃ４が接続される。 The signal OFSC is input to the switches SW1 and SW4. When the signal OFSC is at a high potential, the terminal a1 and the terminal b1 of the switch SW1 are connected, and the terminal a4 and the terminal b4 of the switch SW4 are connected. When the signal OFSC is at a low potential, the terminal a1 and the terminal c1 of the switch SW1 are connected, and the terminal a4 and the terminal c4 of the switch SW4 are connected.
信号ＩＮＴＧが高電位になると、スイッチＳＷ２はオンになり積分動作を行い、信号ＩＮＴＧが低電位になると、スイッチＳＷ２はオフとなり積分動作を停止し、スイッチＳＷ２がオンになる直前までの積分値を出力する。 When the signal INTG becomes a high potential, the switch SW2 is turned on to perform an integration operation. When the signal INTG becomes a low potential, the switch SW2 is turned off to stop the integration operation, and the integration value until immediately before the switch SW2 is turned on is obtained. Output.
本実施の形態では、入力信号に信号成分Ｉｓが含まれておらず、すなわち、入力信号にはオフセット成分Ｉｐｒのみが含まれていると分かっているとき、コントローラ３は、後述する図１３の動作を行いつつ、ＡＤＣ２の出力がゼロになるようにオフセット設定値を調整する。場合によっては、図１３の動作が複数回行われる。
In this embodiment, it does not include the signal component I s on the input signal, i.e., when the input signal has been found to contain only an offset component I pr, controller 3, FIG later 13 While performing the above operation, the offset set value is adjusted so that the output of the
一方、入力信号に信号成分Ｉｓとオフセット成分Ｉｐｒが含まれていると分かっているとき、コントローラ３は、ＡＤＣ２の出力がゼロとなったときのオフセット設定値を維持しつつ、後述する図１３の動作を行う。 Meanwhile, when they are found to contain the signal component I s and offset components I pr to the input signal, the controller 3, while maintaining the offset setting value when the output of ADC2 is zero will be described later Figure 13 operations are performed.
図１３は、第３の実施の形態に係るセンサ回路の波形図である。
信号ＩＮＴＧと信号ＯＦＳＣがともに高電位である場合、入力信号（Ｉｓ＋Ｉｐｒ）を積分する。積分器の積分動作により容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
When both the signal INTG and the signal OFSC are at a high potential, the input signal (I s + I pr ) is integrated. The voltage generated in the capacitor C intg by the integration operation of the integrator is expressed by the following equation.
信号ＩＮＴＧが高電位で信号ＯＦＳＣが低電位である場合、オフセット制御電圧Ｖｏｆｓｃと基準電圧Ｖｂの差が積分される。この積分動作により容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
変更信号が低電位でオフセット設定値がｍｄであり、オフセット生成部１のＤＡコンバータの基準電圧をＶｄｄとすると、オフセット制御電圧ＶｏｆｓｃはＶｄｄ・ｍｄ／Ｎｄとなるため式（１５）は以下の式となる。
コントローラ３は、高電位であったリセット信号を低電位としてスイッチＳＷ３をオフさせるとともに（図１３（ａ））、低電位であった信号ＩＮＴＧを高電位としてスイッチＳＷ２をオフさせ、積分動作を開始する（図１３（ｃ））。 The controller 3 turns off the switch SW3 with the reset signal that was at a high potential as a low potential (FIG. 13A), and turns off the switch SW2 with the signal INTG that was at a low potential as a high potential, and starts an integration operation. (FIG. 13C).
積算１回の動作において単位時間Δｔの区間では、入力信号（Ｉｓ＋Ｉｐｒ）を積分し、次の単位時間Δｔの区間では、オフセット制御電圧Ｖｏｆｓｃと基準電圧Ｖｂの差を積分する。 In the operation of one integration, the input signal (I s + I pr ) is integrated during the unit time Δt, and the difference between the offset control voltage V ofsc and the reference voltage V b is integrated during the next unit time Δt.
本実施の形態のセンサ回路では、変更信号を低電位にして積算をｋ１回繰り返した後、変更信号を高電位にしてｋ２回積算を繰り返す（図１３（ｄ））。 In the sensor circuit of this embodiment, the change signal is set to a low potential and integration is repeated k1 times, and then the change signal is set to a high potential and integration is repeated k2 times (FIG. 13D).
変更信号を低電位にして積算をｋ１回繰り返した時の容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
次に変更信号を高電位にするとオフセット制御電圧ＶｏｆｓｃはＶｄｄ・（ｍｄ＋１）／Ｎｄとなるためｋ２回の積算で容量Ｃｉｎｔｇに生じる電圧は以下の式で表される。
コントローラ３は、積算が完了したら、信号ＩＮＴＧを低電位にし、これにより、積算した電圧（オペアンプＯｐ２の出力電圧）を容量Ｃｉｎｔｇに保持する。 When the integration is completed, the controller 3 sets the signal INTG to a low potential, thereby holding the integrated voltage (the output voltage of the operational amplifier Op2 ) in the capacitor C intg .
このオペアンプＯｐ２の出力電圧Ｖｏｕｔは、図示しない端末制御・通信部などでデジタル化され、データが生成される。データには、オフセット成分Ｉｐｒが含まれないので、すなわち、信号成分Ｉｓを正しく検出できたことになる。 The output voltage Vout of the operational amplifier Op2 is digitized by a terminal control / communication unit (not shown) to generate data. The data does not contain the offset components I pr, namely, it means that correctly detects the signal component I s.
コントローラ３は、データが生成されたら、リセット信号を再び高電位にして容量Ｃｉｎｔｇに保持している電圧をゼロに初期化する。 When the data is generated, the controller 3 sets the reset signal to a high potential again and initializes the voltage held in the capacitor C intg to zero.
式（１７）と式（１８）からｋ１＋ｋ２＝Ｎｐ回積算繰り返した後で保持した時に容量Ｃｉｎｔｇに生じる電圧の合計は以下の式で表される。
この時のオペアンプＯｐ２の出力電圧Ｖｏｕｔは、ＯＦＳＣ信号が低電位でオペアンプＯｐ１の正入力（＋）に基準電圧Ｖｂが入力され、スイッチＳＷ２もオンになっていることから、以下の式で表される。
出力電圧Ｖｏｕｔは、基準電圧Ｖｂを中心として積分値となる容量Ｃｉｎｔｇに生じる電圧が出力される。 As the output voltage V out , a voltage generated in the capacitor C intg that is an integrated value around the reference voltage V b is output.
第３の実施の形態では、Ｖｄｄ／（Ｎｄ・Ｎｐ）の分解能のオフセット除去の成分の電圧が生成できる。したがって、全積算回数を増やすことにより、オフセット生成部１のＤＡコンバータの階調を上げて回路を複雑化することなく、オフセット除去の成分を高精度化することができる。すなわち、本実施の形態では、オフセット除去を高精度化するときに回路が複雑化されないセンサ回路を提供できる。
In the third embodiment, it is possible to generate an offset removal component voltage having a resolution of V dd / (N d · N p ). Therefore, by increasing the total number of integrations, it is possible to increase the accuracy of the offset removal component without increasing the gradation of the DA converter of the offset
１ オフセット生成部
２ アナログデジタル変換部
３ コントローラ
４ プリアンプ
Ｖｂ 基準電圧
Ｖｏｆｓｃ オフセット制御電圧
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷＣ スイッチ
Ｖｓ、Ｉｓ 信号成分
Ｖｐｒ、Ｉｐｒ オフセット成分
1 offset
Claims (3)
前記入力信号から所定の基準電圧を減算した信号を第１の時間だけ積分した積分値と、前記基準電圧から所定のオフセット制御電圧を減算した信号を第２の時間だけ積分した積分値の合計を前記信号成分に応じた積分値として得るための回路部と、
前記入力信号に前記オフセット成分のみが含まれる場合の前記合計の積分値がゼロになるように前記オフセット制御電圧を調整する制御部と
を備えることを特徴とするセンサ回路。 An input signal including an offset component is input, and the sensor circuit obtains an integral value corresponding to a signal component other than the offset component from the input signal,
A sum of an integration value obtained by integrating a signal obtained by subtracting a predetermined reference voltage from the input signal for a first time and an integration value obtained by integrating a signal obtained by subtracting a predetermined offset control voltage from the reference voltage for a second time. A circuit unit for obtaining an integral value corresponding to the signal component;
And a controller that adjusts the offset control voltage so that the total integrated value becomes zero when only the offset component is included in the input signal.
前記入力信号から第１の電位に設定されたオフセット制御電圧を減算した信号を第１の時間だけ積分した積分値と、前記入力信号から第２の電位に設定されたオフセット制御電圧を減算した信号を第２の時間だけ積分した積分値の合計を前記信号成分に応じた積分値として得るための回路部と、
前記入力信号に前記オフセット成分のみが含まれる場合の前記合計の積分値がゼロになるように前記第１の電位、前記第２の電位または前記第１の時間から前記第２の時間に切り替わるタイミングを調整する制御部と
を備えることを特徴とするセンサ回路。 An input signal including an offset component is input, and the sensor circuit obtains an integral value corresponding to a signal component other than the offset component from the input signal,
An integrated value obtained by integrating a signal obtained by subtracting the offset control voltage set at the first potential from the input signal for a first time, and a signal obtained by subtracting the offset control voltage set at the second potential from the input signal. A circuit unit for obtaining a sum of integral values obtained by integrating the signal components for a second time as an integral value corresponding to the signal component;
Timing at which the first potential, the second potential, or the first time is switched to the second time so that the total integrated value becomes zero when only the offset component is included in the input signal. A sensor circuit comprising: a control unit that adjusts
前記入力信号を第１の時間だけ積分した積分値と、前記基準電圧から所定のオフセット制御電圧を減算した信号を第２の時間だけ積分した積分値の合計を前記信号成分に応じた積分値として得るための回路部と、
前記入力信号に前記オフセット成分のみが含まれる場合の前記合計の積分値がゼロになるように前記オフセット制御電圧を調整する制御部と
を備えることを特徴とするセンサ回路。 An input signal including an offset component is input, and the sensor circuit obtains an integral value corresponding to a signal component other than the offset component from the input signal,
An integrated value obtained by integrating the input signal for a first time and an integrated value obtained by integrating a signal obtained by subtracting a predetermined offset control voltage from the reference voltage for a second time is defined as an integrated value corresponding to the signal component. A circuit part to obtain,
And a controller that adjusts the offset control voltage so that the total integrated value becomes zero when only the offset component is included in the input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014083326A JP6243281B2 (en) | 2014-04-15 | 2014-04-15 | Sensor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014083326A JP6243281B2 (en) | 2014-04-15 | 2014-04-15 | Sensor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015204541A true JP2015204541A (en) | 2015-11-16 |
| JP6243281B2 JP6243281B2 (en) | 2017-12-06 |
Family
ID=54597756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014083326A Active JP6243281B2 (en) | 2014-04-15 | 2014-04-15 | Sensor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6243281B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020100575A1 (en) * | 2018-11-12 | 2020-05-22 | 日本電信電話株式会社 | Self-calibration function-equipped ad converter |
| JPWO2020234995A1 (en) * | 2019-05-21 | 2020-11-26 | ||
| CN113228516A (en) * | 2018-12-21 | 2021-08-06 | ams有限公司 | Sensor device and method for dark count elimination |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05180661A (en) * | 1992-01-08 | 1993-07-23 | Toyota Autom Loom Works Ltd | Sensor-signal extracting circuit |
| JPH07245532A (en) * | 1993-12-23 | 1995-09-19 | Sgs Thomson Microelectron Sa | Amplifier with offset-correction function |
| JPH09280927A (en) * | 1996-04-08 | 1997-10-31 | Nippon Cement Co Ltd | A/d-converter for weight inspecting apparatus |
| JPH10135830A (en) * | 1996-10-25 | 1998-05-22 | Philips Electron Nv | A/d converter with dynamic input control |
| JP2003318668A (en) * | 2002-04-19 | 2003-11-07 | Tempearl Ind Co Ltd | Auto-offset correction integrating circuit |
| JP2006319392A (en) * | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP2007088845A (en) * | 2005-09-22 | 2007-04-05 | Sentencia Corp | Offset elimination circuit |
| US20100103017A1 (en) * | 2008-10-27 | 2010-04-29 | Kabushiki Kaisha Toshiba | Analog-to-digital converter, solid-state imaging device including the same, and method of digitizing analog signal |
| JP2010226354A (en) * | 2009-03-23 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | Integrating ad converter circuit and ad converting method |
-
2014
- 2014-04-15 JP JP2014083326A patent/JP6243281B2/en active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05180661A (en) * | 1992-01-08 | 1993-07-23 | Toyota Autom Loom Works Ltd | Sensor-signal extracting circuit |
| JPH07245532A (en) * | 1993-12-23 | 1995-09-19 | Sgs Thomson Microelectron Sa | Amplifier with offset-correction function |
| JPH09280927A (en) * | 1996-04-08 | 1997-10-31 | Nippon Cement Co Ltd | A/d-converter for weight inspecting apparatus |
| JPH10135830A (en) * | 1996-10-25 | 1998-05-22 | Philips Electron Nv | A/d converter with dynamic input control |
| JP2003318668A (en) * | 2002-04-19 | 2003-11-07 | Tempearl Ind Co Ltd | Auto-offset correction integrating circuit |
| JP2006319392A (en) * | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP2007088845A (en) * | 2005-09-22 | 2007-04-05 | Sentencia Corp | Offset elimination circuit |
| US20100103017A1 (en) * | 2008-10-27 | 2010-04-29 | Kabushiki Kaisha Toshiba | Analog-to-digital converter, solid-state imaging device including the same, and method of digitizing analog signal |
| JP2010103913A (en) * | 2008-10-27 | 2010-05-06 | Toshiba Corp | A/d converter, and solid-state imaging apparatus having the same |
| JP2010226354A (en) * | 2009-03-23 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | Integrating ad converter circuit and ad converting method |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020100575A1 (en) * | 2018-11-12 | 2020-05-22 | 日本電信電話株式会社 | Self-calibration function-equipped ad converter |
| JP2020080456A (en) * | 2018-11-12 | 2020-05-28 | 日本電信電話株式会社 | Self-calibration function-equipped ad converter |
| JP7079914B2 (en) | 2018-11-12 | 2022-06-03 | 日本電信電話株式会社 | AD converter with self-calibration function |
| CN113228516A (en) * | 2018-12-21 | 2021-08-06 | ams有限公司 | Sensor device and method for dark count elimination |
| JPWO2020234995A1 (en) * | 2019-05-21 | 2020-11-26 | ||
| JP7315868B2 (en) | 2019-05-21 | 2023-07-27 | 日本電信電話株式会社 | AD converter with self-calibration function |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6243281B2 (en) | 2017-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2019198119A (en) | Analog/digital converter having charge rebalancing integrator | |
| EP2930851A1 (en) | Capacitance-to-digital converter and method for providing a digital output signal | |
| US9671253B2 (en) | Electronic measurement circuit | |
| KR101817056B1 (en) | Sampling circuitry and sampling method for a plurality of electrodes | |
| TW201531039A (en) | Analogue-to-digital converter | |
| JP6243281B2 (en) | Sensor circuit | |
| TW200919983A (en) | Method and systems for calibrating RC apparatus | |
| US20140354460A1 (en) | Pulse generator and analog-digital converter including the same | |
| JP6362915B2 (en) | Sensor circuit configuration | |
| JP2011107086A (en) | Capacitance detection circuit, pressure detector, acceleration detector and transducer for microphone | |
| US11635531B2 (en) | Apparatus for measuring photon information and photon measurement device | |
| ES2382168T3 (en) | Analog / digital converter with a SAR topology as well as corresponding procedure | |
| EP3072241B1 (en) | Capacitance processing circuit and a mems device | |
| Bruschi et al. | A low-power capacitance to pulse width converter for MEMS interfacing | |
| KR101800205B1 (en) | Analog operational amplifier based pulse-width modulation circuits for optical chemical sensor readout and optical-chemical sensor system comprising the same | |
| JP6791886B2 (en) | Broadband capacitive sensing with perceived signal modulation | |
| US7911256B2 (en) | Dual integrator circuit for analog front end (AFE) | |
| US20140192360A1 (en) | Differential photodiode integrator circuit for absorbance measurements | |
| JP6389161B2 (en) | Sensor interface calibration device | |
| KR101907329B1 (en) | Device for digitizing an analogue signal | |
| JP5678707B2 (en) | Analog to digital converter | |
| JP2012112873A (en) | Frequency measurement circuit | |
| Sanjurjo et al. | A high-sensitivity reconfigurable integrating dual-slope CDC for MEMS capacitive sensors | |
| JP6200303B2 (en) | Sensor circuit | |
| JP2012026802A (en) | Electrostatic capacitance detection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160719 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170404 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170530 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171109 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6243281 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |