JP2015204425A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】窒化物半導体を用いたエンハンスメント型のＦＥＴが、制御性および再現性よくより容易に製造できるようにする。【解決手段】第１窒化物半導体からなるチャネル層１０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなりチャネル層１０１の上に形成された障壁層１０２とを備える。ゲート形成領域１２１のチャネル層１０１および障壁層１０２は、主表面を−ｃ面とし、ソース形成領域１２２およびドレイン形成領域１２３のチャネル層１０１および障壁層１０２は、主表面を＋ｃ面としている。【選択図】 図１

Description

本発明は、窒化物半導体を用いた電界効果トランジスタおよびその製造方法に関するものである。

ＧａＮなどの窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）として、例えば、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ；Heterostructure Field Effect Transistor）がある。この窒化物半導体ＦＥＴは、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。

ＧａＮを用いたＧａＮ系のＨＦＥＴなどの窒化物半導体ＦＥＴは、通常、極性面方向である＋ｃ面（（０００１）面）方向に形成される。このように成長した窒化物半導体のヘテロ構造では、ヘテロ界面に大きな分極電荷が存在するものとなる。この結果、窒化物半導体ＦＥＴでは、一般に、キャリア供給のためのドーピング処理が施されていなくても、伝導に寄与するキャリアが、チャネル電子（２次元電子）としてチャネルに誘起される。

このような特徴を有する窒化物半導体ＦＥＴは、大電流が得られやすいという有利な面がある一方、一般に、デバイス動作としては、しきい値が負の、いわゆるデプレション型（あるいは、ノーマリーオン型）のデバイス動作に向いている。つまり、ゲート電極に電圧を印加しない状態（すなわちゲート電圧がゼロの時）であっても、ドレイン電圧の印加によってドレイン電流が流れ、ゲート電極に負の電圧を印加することによって、ドレイン電流がゼロになる（すなわちピンチオフする）というトランジスタ動作に向いている。

一方、上述した動作と相反する動作のデバイスとして、いわゆるエンハンスメント型（ノーマリーオフ型）がある。この、ゲート電極に電圧を印加しない状態（ゲート電圧がゼロの時）においては、ドレイン電圧の印加によっても、ドレイン電流が流れず、ゲート電極に正の電圧を印加することによってドレイン電流が流れるというトランジスタ動作のデバイス動作は、一般的な窒化物半導体ＦＥＴにとっては不利である。このように、しきい値が正のエンハンスメント型のデバイス動作は、一般的な窒化物半導体ＦＥＴとしては不利ではあるが、実現が可能であることが示されている（非特許文献１参照）。

電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作を実現することが必須である。このため、エンハンスメント型のデバイスの研究が、デプレション型のデバイスの研究と同時に盛んに進められている。

エンハンスメント型動作を得るための基本的な要請は、まず、ゲートに電圧を印加しない状態において、ゲート電極下には電子（キャリア）が存在しないことがあげられる。これは、しきい値が正となるための条件である。加えて、ゲート電極以外の領域においては、電子が存在することがあげられる。これは、正のゲート電圧印加によるオン状態において、ドレイン電流を得るための条件である。

上述した条件を満たすための最も一般的な代表的な技術に、ゲート電極領域下の一部の領域の障壁層半導体の層厚を、これ以外の領域の障壁層半導体の層厚よりも小さくする、リセスゲート構造がある（非特許文献２参照）。

M. A. Khan et al. , "Enhancement and depletion mode GaN/AlGaN heterostructure field effect transistors",Appl. Phys. Lett. ,vol.68, no.4, pp.514-516, 1996. W.B. Lanford et al. , "Recessed-gate enhancement-mode GaN HEMT with high threshold voltage", ELECTRONICS LETTERS, vol.41, no.7, 2005. R. Dimitrov et al. , "Two-dimensional electron gases in Ga-face and N-face AlGaNOGaN heterostructures grown by plasma-induced molecular beam epitaxy and metalorganic chemical vapor deposition on sapphire", JOURNAL OF APPLIED PHYSICS, vol.87, no.7, pp.3375-3380, 2000.

しかし、リセスゲート構造によりリセス領域（障壁層半導体の層厚を小さくした領域）の電子を空乏させるためには、一般に当該領域の障壁層半導体の層厚を５ｎｍ以下の非常に小さい層厚とする必要がある。また、ＦＥＴのしきい値は、障壁層の膜厚に強く依存するため、正のしきい値（すなわちエンハンスメント型動作）を実現する際の作製プロセス上のマージンが狭い。これらのため、制御性および再現性よく、窒化物半導体を用いたエンハンスメント型のＦＥＴを作製するのが困難であるという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いたエンハンスメント型のＦＥＴが、制御性および再現性よくより容易に製造できるようにすることを目的とする。

本発明に係る電界効果トランジスタは、第１窒化物半導体からなるチャネル層と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなりチャネル層の上に形成された障壁層と、障壁層の上に形成されたゲート電極と、ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の障壁層の上に形成されたソース電極およびドレイン電極とを備え、ゲート形成領域のチャネル層および障壁層は、主表面を−ｃ面とされ、ソース形成領域およびドレイン形成領域のチャネル層および障壁層は、主表面を＋ｃ面とされている。

上記電界効果トランジスタにおいて、チャネル層から障壁層の積層方向の一部領域に不純物が導入された不純物層が形成されているようにしてもよい。

上記電界効果トランジスタにおいて、第１窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなりチャネル層の下に形成された下部障壁層を備え、ゲート形成領域の下部障壁層は、主表面を−ｃ面とされ、ソース形成領域およびドレイン形成領域の下部障壁層は、主表面を＋ｃ面とされているようにしてもよい。

上記電界効果トランジスタにおいて、ゲート電極は、ゲート絶縁層を介して障壁層の上に形成されているようにするとよい。

また、本発明に係る電界効果トランジスタの製造方法は、サファイアからなる基板の上のゲート形成領域を挟んだソース形成領域およびドレイン形成領域にＡｌＮを堆積し、基板のゲート形成領域に基板表面が露出する露出領域と、ソース形成領域およびドレイン形成領域に形成されたＡｌＮ層の領域とを備える素子形成面を形成する第１工程と、基板の素子形成面の上に、ゲート形成領域の主表面は−ｃ面とし、ソース形成領域およびドレイン形成領域の主表面は＋ｃ面とし、第１窒化物半導体をエピタキシャル成長してチャネル層を形成する第２工程と、チャネル層の上に、ゲート形成領域の主表面は−ｃ面とし、ソース形成領域およびドレイン形成領域の主表面は＋ｃ面とし、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体をエピタキシャル成長して障壁層を形成する第３工程と、ゲート形成領域の障壁層の上にゲート電極を形成する第４工程と、ソース形成領域およびドレイン形成領域の障壁層の上にソース電極およびドレイン電極を形成する第５工程とを備える。

以上説明したことにより、本発明によれば、窒化物半導体を用いたエンハンスメント型のＦＥＴが、制御性および再現性よくより容易に製造できるようになるという優れた効果が得られる。

図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す構成図である。 図２は、実施の形態１におけるゲート形成領域１２１およびソース形成領域１２２，ドレイン形成領域１２３の各々の領域における、チャネル層１０１と障壁層１０２とのヘテロ構造におけるポテンシャルの状態を説明するための説明図である。 図３は、本発明の実施の形態２における電界効果トランジスタの構成を示す構成図である。 図４Ａは、本発明の実施の形態２における電界効果トランジスタの一部製造方法について説明する各構成の状態を示す構成図である。 図４Ｂは、本発明の実施の形態２における電界効果トランジスタの一部製造方法について説明する各構成の状態を示す構成図である。 図４Ｃは、本発明の実施の形態２における電界効果トランジスタの一部製造方法について説明する各構成の状態を示す構成図である。 図４Ｄは、本発明の実施の形態２における電界効果トランジスタの一部製造方法について説明する各構成の状態を示す構成図である。 図５は、本発明の実施の形態３における電界効果トランジスタの構成を示す構成図である。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す構成図である。図１では、断面を模式的に示している。

この電界効果トランジスタは、第１窒化物半導体からなるチャネル層１０１と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなりチャネル層１０１の上に形成された障壁層１０２とを備える。また、この電界効果トランジスタは、障壁層１０２の上に形成されたゲート電極１０３を備える。実施の形態１では、障壁層１０２の上に、ゲート絶縁層１０４を介してゲート電極１０３が形成されている。

また、ゲート電極１０３が形成されたゲート形成領域１２１を挟んだソース形成領域１２２およびドレイン形成領域１２３の障壁層１０２の上には、ソース電極１０５およびドレイン電極１０６を備える。

上述した構成において、実施の形態１では、ゲート形成領域１２１のチャネル層１０１および障壁層１０２は、主表面を−ｃ面（（０００−１）面）とし、ソース形成領域１２２およびドレイン形成領域１２３のチャネル層１０１および障壁層１０２は、主表面を＋ｃ面としている。窒化物半導体の−ｃ面は、窒素原子面（窒素原子極性面）であり、窒化物半導体の＋ｃ面は、ＩＩＩ族原子面（ＩＩＩ族原子極性面）である。

上記構成とした実施の形態１によれば、ソース形成領域１２２およびドレイン形成領域１２３においては、チャネル層１０１と障壁層１０２とのヘテロ界面近傍のチャネル層１０１に２次元電子１３１が形成されるようになる。

例えば、表面方向の面方位がＩＩＩ族原子面となる窒化物半導体は、分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法によって、主表面を（０００１）面としたサファイア基板上に、５ｎｍ以上のＡｌＮバッファー層を積層した後に、ＧａＮ、ＡｌＧａＮ等の窒化物半導体をエピタキシャル成長することで形成できる（非特許文献３参照）。

また、表面方向の面方位が窒素原子面となる窒化物半導体は、ＭＢＥ法によって、主表面を（０００１）面としたサファイア基板上にＧａＮをエピタキシャル成長することで実現できる（非特許文献３参照）。また、ＧａＮに限らず、ＡｌＧａＮ等の窒化物半導体においてＡｌ組成が０．５未満の窒化物半導体をエピタキシャル成長してもよい。Ａｌ組成が０．５未満の窒化物半導体とすることは、サファイア表面上にＭＢＥ法によって成長した場合に、窒化物半導体の表面方向の面方位が窒素原子面となるための条件である。

なお、有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法によって、サファイア（０００１）基板、シリコンカーバイド（０００１）基板、シリコン（１１１）基板上に窒化物半導体をエピタキシャル成長すると、一般には、表面の面方位はＩＩＩ族原子面となる。

次に、ゲート形成領域１２１およびソース形成領域１２２，ドレイン形成領域１２３の各々の領域における、チャネル層１０１と障壁層１０２とのヘテロ構造におけるポテンシャルの状態について、図２を用いて説明する。図２において、（ａ）は、ソース形成領域１２２，ドレイン形成領域１２３における、チャネル層１０１と障壁層１０２とのヘテロ構造におけるポテンシャル形状および電子分布の状態を示している。また、図２において、（ｂ）は、ゲート形成領域１２１におけるチャネル層１０１と障壁層１０２とのヘテロ構造におけるポテンシャル形状を示している。

図２の（ａ）に示すように、窒化物半導体からなるチャネル層１０１，障壁層１０２の表面方向の面方位が、ＩＩＩ族原子面の領域では、チャネル層１０１と障壁層１０２とのヘテロ界面に、正の分極電荷２０１が存在する結果、チャネル層１０１のヘテロ界面近傍に２次元電子１３１が誘起される。

一方、図２の（ｂ）に示すように、窒化物半導体からなるチャネル層１０１，障壁層１０２の表面方向の面方位が、窒素原子面の領域では、チャネル層１０１と障壁層１０２とのヘテロ界面に、負の分極電荷２０２が存在するため、チャネル層１０１のヘテロ界面近傍には２次元電子は誘起されていない。この２次元電子が存在しない状態（電子空乏）は、障壁層１０２の層厚に依らずに実現される。

上述したように、実施の形態１では、ゲート形成領域１２１は、電子空乏の状態となり、ゲート電極１０３の下には電子が存在しない状態（しきい値が正となるための条件）となる。一方、ゲート電極１０３以外の領域であるソース形成領域１２２およびドレイン形成領域１２３においては、電子が存在し、正のゲート電圧印加によるオン状態においてドレイン電流を得るための条件が成立する。このように、実施の形態によれば、エンハンスメント型動作を得るための基本的な状態が得られるようになる。

ここで、ゲート電極１０３下に電子が存在しないという状態が、一般に任意の層厚の障壁層１０２に対して実現されるのが本発明の特徴である。この特徴により、窒化物半導体を用いた電界効果トランジスタにおいて、エンハンスメント型動作を実現するための構造を作製する際に十分に広い作製プロセス上のマージンが確保され、制御性および再現性よくエンハンスメント型の電界効果トランジスタを作製することが可能となる。

なお、チャネル層１０１から障壁層１０２の積層方向の所望とする一部領域に、ｎ型あるいはｐ型の不純物を導入して不純物層（不純物導入領域）を形成することで、所望とする正のしきい値を実現することができる。また、実施の形態１のようにゲート絶縁層１０４を用いることで、ゲート耐圧が高く、ゲートリーク電流の低い良好な特性のエンハンスメント型の電界効果トランジスタとすることができる。なお、ゲート絶縁層を用いずに、ショットキーゲート電極構造としてもよい。

［実施の形態２］
次に、本発明の実施の形態２について、図３，図４Ａ〜図４Ｄを用いて説明する。図３は、本発明の実施の形態２における電界効果トランジスタの構成を示す構成図である。また、図４Ａ〜図４Ｄは、本発明の実施の形態２における電界効果トランジスタの一部製造方法について説明する各構成の状態を示す構成図である。図３，図４Ａ〜図４Ｄでは、断面を模式的に示している。

この電界効果トランジスタは、まず、主表面を（０００１）としたサファイアからなる基板３０１と、基板３０１のソース形成領域１２２およびドレイン形成領域１２３に形成されたＡｌＮ層３０２とを備える。また、基板３０１およびＡｌＮ層３０２の上に形成されたチャネル層１０１と、チャネル層１０１の上に形成された障壁層１０２とを備える。また、この電界効果トランジスタは、障壁層１０２の上に形成されたゲート電極１０３を備える。実施の形態１では、障壁層１０２の上に、ゲート絶縁層１０４を介してゲート電極１０３が形成されている。

また、ゲート電極１０３が形成されたゲート形成領域１２１を挟んだソース形成領域１２２およびドレイン形成領域１２３の障壁層１０２の上には、ソース電極１０５およびドレイン電極１０６を備える。また、障壁層１０２積層方向の一部領域に、ｎ型あるいはｐ型の不純物を導入した不純物層３０３を備える。

上述したチャネル層１０１，障壁層１０２，ゲート電極１０３，ゲート絶縁層１０４，ソース電極１０５，およびドレイン電極１０６は、前述した実施の形態１と同様である。この実施の形態２においても、ゲート形成領域１２１のチャネル層１０１および障壁層１０２は、主表面を−ｃ面とし、ソース形成領域１２２およびドレイン形成領域１２３のチャネル層１０１および障壁層１０２は、主表面を＋ｃ面としている。

実施の形態２では、ゲート形成領域１２１では、窒素原子面（−ｃ面）とし、ソース形成領域１２２およびドレイン形成領域１２３では、ＩＩＩ族原子面（＋ｃ面）とするために、基板３０１のソース形成領域１２２およびドレイン形成領域１２３にＡｌＮ層３０２を形成している。基板３０１のゲート形成領域１２１は、サファイア面となっている。

なお、ＡｌＮ層３０２を形成した段階において、ＡｌＮ層３０２の表面と、ゲート形成領域１２１の基板３０１の露出面とは、ほぼ同一の平面となる平坦な状態とすることが望ましい。例えば、ソース形成領域１２２およびドレイン形成領域１２３は、基板３０１をＡｌＮ層３０２と同じ厚さエッチング除去して薄層化し、この後、ＡｌＮ層３０２を形成すればよい。

実施の形態２によれば、まず、ゲート形成領域１２１においては、チャネル層１０１が基板３０１に接してエピタキシャル成長している。一方、ソース形成領域１２２およびドレイン形成領域１２３においては、チャネル層１０１が、ＡｌＮ層３０２の上にエピタキシャル成長している。ここで、上述したように、ＡｌＮ層３０２の最上面との位置と、ゲート形成領域１２１における基板３０１の最上面の位置とは、一致している状態が理想であるが、両者の間に相異（段差）がが５ｎｍ以下であればよい。段差が５ｎｍ以下であれば、チャネルが形成される障壁層１０２／チャネル層１０１のヘテロ構造の界面において形成される段差は高々５ｎｍ以下であり、この程度の段差であれば、電子輸送を大きく妨げてトランジスタの特性を著しく劣化させてることが生じない。

次に、実施の形態２における電界効果トランジスタの製造方法について説明する。まず、図４Ａに示すように、ゲート形成領域１２１における基板３０１上に、マスクパターン４０１を形成する。例えば、基板３０１の上に、スパッタ法などにより酸化シリコン膜を堆積形成し、形成した酸化シリコン膜を、公知のリソグラフィー技術およびエッチング技術によいパターニングすることで、酸化シリコンからなるマスクパターン４０１を形成すればよい。

次に、マスクパターン４０１をマスクとして、基板３０１をエッチングし、図４Ｂに示すように、ソース形成領域１２２およびドレイン形成領域１２３の基板３０１を薄層化し、マスクパターン４０１の直下に、凸部３０１ａを形成する。例えば、収束イオンビーム（ＦＩＢ；Focused Ion Beam）法等の加工方法により、マスクパターン４０１の形成されていない領域の基板３０１を、この後形成するＡｌＮ層３０２の厚さだけ切削すればよい。例えば、厚さ１０ｎｍエッチングし、厚さ１０ｎｍの凸部３０１ａを形成すればよい。

次に、ＭＢＥ法によりＡｌＮを堆積することで、図４Ｃに示すように、基板３０１およびマスクパターン４０１の上に、ＡｌＮ膜４０２を形成する。ＡｌＮ膜４０２は、凸部３０１ａと同じ厚さに形成する。例えば、厚さ１０ｎｍに形成すればよい。この後、マスクパターン４０１を除去（リフトオフ）することで、図４Ｄに示すように、ソース形成領域１２２およびドレイン形成領域１２３に、層厚１０ｎｍのＡｌＮ層３０２が形成された状態が得られる。このとき、凸部３０１ａの最上面３０１ｂの位置と、ＡｌＮ層３０２の最上面３０２ａとの位置とは、一致して１つの平面を形成する状態となる。

以上のようにしてＡｌＮ層３０２を形成した後、ＭＢＥ法により、ＧａＮを層厚３μｍエピタキシャル成長し、引き続いて、Ａｌ_0.3Ｇａ_0.7Ｎを層厚２０ｎｍエピタキシャル成長することで、チャネル層１０１および障壁層１０２を形成する。ここで、Ａｌ_0.3Ｇａ_0.7Ｎのエピタキシャル成長においては、下端より成長方向に４〜１２ｎｍの位置の厚さ８ｎｍの領域に、５×１０¹⁸ｃｍ^-3程度のホール濃度を生じるように、Ｍｇをドーピングし、不純物層３０３を形成する。

以上のように障壁層１０２を形成した後、ソース電極１０５およびドレイン電極１０６を形成する。例えば、各電極位置に開口部を備えるマスクパターンを形成し、次いで、蒸着などにより電極金属を堆積し、この後、マスクパターンをリフトオフすることで、ソース電極１０５およびドレイン電極１０６が形成できる。

次に、ソース電極１０５およびドレイン電極１０６の間に、ゲート絶縁層１０４を形成する。例えば、原子層堆積（ＡＬＤ；Atomic Layer Deposition）法によりＡｌ₂Ｏ₃を堆積することで、層厚２５ｎｍのゲート絶縁層１０４とすればよい。さらに、ゲート絶縁膜１０４上に、ゲート電極金属を蒸着することによるリフトオフ法によりゲート電極１０３を形成すればよい。ゲート長は例えば１μｍとすればよい。

上述した実施の形態２における実際に作製した電界効果トランジスタの静特性評価を行ったところ、＋３.０Ｖなるしきい値を有するエンハンスメント型のデバイス動作が確認された。また、上述した製造方法により実施の形態２における電界効果トランジスタを繰り返し作製し、静特性評価を行ったところ、同じ特性のエンハンスメント型の動作が得られることが確認された。

［実施の形態３］
次に、本発明の実施の形態３について図５を用いて説明する。図５は、本発明の実施の形態３における電界効果トランジスタの構成を示す構成図である。図５では、断面を模式的に示している。

この電界効果トランジスタは、まず、主表面を（０００１）としたサファイアからなる基板３０１と、基板３０１のソース形成領域１２２およびドレイン形成領域１２３に形成されたＡｌＮ層３０２とを備える。また、基板３０１およびＡｌＮ層３０２の上に形成されたチャネル層１０１と、チャネル層１０１の上に形成された障壁層１０２とを備える。また、この電界効果トランジスタは、障壁層１０２の上に形成されたゲート電極１０３を備える。実施の形態１では、障壁層１０２の上に、ゲート絶縁層１０４を介してゲート電極１０３が形成されている。

また、ゲート電極１０３が形成されたゲート形成領域１２１を挟んだソース形成領域１２２およびドレイン形成領域１２３の障壁層１０２の上には、ソース電極１０５およびドレイン電極１０６を備える。また、障壁層１０２積層方向の一部領域に、ｎ型あるいはｐ型の不純物を導入した不純物層３０３を備える。また、実施の形態３では、チャネル層１０１の下に形成された下部障壁層５０１を備える。下部障壁層５０１は、チャネル層１０１を構成する第１窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体から構成されている。下部障壁層５０１は、例えば、障壁層１０２と同じ第２窒化物半導体から構成してもよい。

上述したチャネル層１０１，障壁層１０２，ゲート電極１０３，ゲート絶縁層１０４，ソース電極１０５，およびドレイン電極１０６は、前述した実施の形態１と同様である。この実施の形態３においても、ゲート形成領域１２１のチャネル層１０１および障壁層１０２は、主表面を−ｃ面とし、ソース形成領域１２２およびドレイン形成領域１２３のチャネル層１０１および障壁層１０２は、主表面を＋ｃ面としている。同様に、下部障壁層５０１も、ゲート形成領域１２１では主表面を−ｃ面とし、ソース形成領域１２２およびドレイン形成領域１２３では主表面を＋ｃ面としている。

また、実施の形態３でも、ゲート形成領域１２１では、窒素原子面（−ｃ面）とし、ソース形成領域１２２およびドレイン形成領域１２３では、ＩＩＩ族原子面（＋ｃ面）とするために、前述した実施の形態２と同様に、基板３０１のソース形成領域１２２およびドレイン形成領域１２３にＡｌＮ層３０２を形成している。

実施の形態３における電界効果トランジスタは、チャネル層１０１を下部障壁層５０１と障壁層１０２とで挾む、ダブルヘテロ構造としている。このようにダブルヘテロ構造とすることで、前述した実施の形態２のヘテロ構造に比較して、一般に、より高い正のしきい値が得られるという特徴がある。

一方、実施の形態２と比較すると、実施の形態３では、ヘテロ構造の結晶成長の難易度がより高いという不利な点が存在する。ただし、実施の形態３における下部障壁層５０１によって、より高耐圧のトランジスタ特性が得られるという有利な点が存在する。

なお、実施の形態３においても、実施の形態２で説明した製造方法により作製することができる。実施の形態３では、ＡｌＮ層３０２の層厚を１０ｎｍとし、下部障壁層５０１は、Ａｌ_0.05Ｇａ_0.95Ｎから構成して層厚２μｍとし、チャネル層１０１は、ＧａＮから構成して層厚４０ｎｍとし、障壁層１０２は、Ａｌ_0.3Ｇａ_0.7Ｎから構成して層厚２０ｎｍとした。また、障壁層１０２においては、下端より成長方向に４〜１２ｎｍの位置の厚さ８ｎｍの領域に、５×１０¹⁸ｃｍ^-3程度のホール濃度を生じるように、Ｍｇをドーピングし、不純物層３０３を形成する。これらは、ＭＢＥ法によりエピタキシャル成長することで形成した。

また、実施の形態２と同様に、障壁層１０２を形成した後、ソース電極１０５およびドレイン電極１０６を形成し、次いで、ソース電極１０５およびドレイン電極１０６の間に、層厚２５ｎｍのＡｌ₂Ｏ₃からなるゲート絶縁層１０４を形成する。実施の形態３においても、ゲート長は１μｍとする。

上述した実施の形態３における実際に作製した電界効果トランジスタの静特性評価を行ったところ、＋４.０Ｖなるしきい値を有するエンハンスメント型のデバイス動作が確認された。また、上述した製造方法により実施の形態３における電界効果トランジスタを繰り返し作製し、静特性評価を行ったところ、同じ特性のエンハンスメント型の動作が得られることが確認された。

以上に説明したように、本発明によれば、ゲート電極下には電子が存在せず、かつ、ゲート電極以外の領域においては電子が存在する、というエンハンスメント型動作のための構成を備える電界効果トランジスタが、十分に広い作製プロセス上のマージンのもとに実現することが可能となり、窒化物半導体を用いたエンハンスメント型の電界効果トランジスタが、制御性および再現性よくより容易に製造できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。

例えば、実施の形態２において、障壁層／チャネル層の窒化物半導体材料の組み合わせとして、障壁層をＡｌ_0.3Ｇａ_0.7Ｎとし、チャネル層をＧａＮとした構造を用いたが、これに限るものではない。例えば、障壁層／チャネル層の組み合わせが、Ａｌ_XＧａ_1-XＮ／ＧａＮ(０＜Ｘ＜１)、Ａｌ_X1Ｇａ_1-X1Ｎ／Ｉｎ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２≦１）、Ａｌ_X1Ｇａ_1-X1Ｎ／Ａｌ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２＜０．５、Ｘ１＞Ｘ２）、ＧａＮ／Ｉｎ_XＧａ_1-XＮ（０＜Ｘ≦１）、Ｉｎ_X1Ｇａ_1-X1Ｎ／Ｉｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、Ｉｎ_XＡｌ_1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、Ｉｎ_X1Ａｌ_1-X1Ｎ／Ａｌ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜０．５）、Ｉｎ_X1Ａｌ_1-X1Ｎ／Ｉｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のいずれかであればよい。これらのいずれかの組み合わせにより障壁層／チャネル層を構成すれば、障壁層のバンドギャップがチャネル層よりも大きいものとなり、前述した実施の形態１と同様である。

また、実施の形態３において、 障壁層／チャネル層の窒化物半導体材料の組み合わせとして、障壁層をＡｌ_0.3Ｇａ_0.7Ｎとし、チャネル層をＧａＮとした構造を用いたが、これに限るものではない。例えば、障壁層／チャネル層の組み合わせが、Ａｌ_XＧａ_1-XＮ／ＧａＮ(０＜Ｘ＜１)、Ａｌ_X1Ｇａ_1-X1Ｎ／Ｉｎ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２≦１）、Ａｌ_X1Ｇａ_1-X1Ｎ／Ａｌ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１＜１、０≦Ｘ２＜０．５、Ｘ１＞Ｘ２）、ＧａＮ／Ｉｎ_XＧａ_1-XＮ（０＜Ｘ≦１）、Ｉｎ_X1Ｇａ_1-X1Ｎ／Ｉｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、Ｉｎ_XＡｌ_1-XＮ／ＧａＮ（０≦Ｘ＜０．５）、Ｉｎ_X1Ａｌ_1-X1Ｎ／Ａｌ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜０．５）、Ｉｎ_X1Ａｌ_1-X1Ｎ／Ｉｎ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）のいずれかであればよい。これらのいずれかの組み合わせにより障壁層／チャネル層を構成すれば、障壁層のバンドギャップがチャネル層よりも大きいものとなり、前述した実施の形態２と同様である。

また、実施の形態３において、チャネル層／下部障壁層の窒化物半導体材料の組み合わせとして、チャネル層をＧａＮ、下部障壁層をＡｌ_0.05Ｇａ_0.95Ｎとした構造を用いたが、これに限るものではない。例えば、チャネル層／下部障壁層の組み合わせが、ＧａＮ／Ａｌ_XＧａ_1-XＮ(０＜Ｘ＜０．５)、Ｉｎ_X1Ｇａ_1-X1Ｎ／Ａｌ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１≦１、０＜Ｘ２＜０．５）、Ａｌ_X1Ｇａ_1-X1Ｎ／Ａｌ_X2Ｇａ_1-X2Ｎ（０≦Ｘ１＜Ｘ２＜０．５）、Ｉｎ_XＧａ_1-XＮ／ＧａＮ（０＜Ｘ≦１）、Ｉｎ_X1Ｇａ_1-X1Ｎ／Ｉｎ_X2Ｇａ_1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ２＜Ｘ１）のいずれかであればよい。これらのいずれかの組み合わせによりチャネル層／下部障壁層を構成すれば、下部障壁層のバンドギャップがチャネル層よりも大きいものとなり、前述した実施の形態３と同様である。

また、上述した実施の形態２，３において、ゲート絶縁層をＡｌ₂Ｏ₃から構成したが、これに限るものではない。ゲート絶縁層は、ＳｉＮ、ＳｉＯ₂、ＡｌＮ、ＺｒＯ₂、ＨｆＯ₂のいずれかから構成してもよく、また、これ以外の絶縁材料から構成してもよい。

１０１…チャネル層、１０２…障壁層、１０３…ゲート電極、１０４…ゲート絶縁層、１０５…ソース電極、１０６…ドレイン電極、１２１…ゲート形成領域、１２２…ソース形成領域、１２３…ドレイン形成領域、１３１…２次元電子。

Claims (5)

1. 第１窒化物半導体からなるチャネル層と、
   前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり前記チャネル層の上に形成された障壁層と、
   前記障壁層の上に形成されたゲート電極と、
   前記ゲート電極が形成されたゲート形成領域を挟んだソース形成領域およびドレイン形成領域の前記障壁層の上に形成されたソース電極およびドレイン電極と
   を備え、
   前記ゲート形成領域の前記チャネル層および前記障壁層は、主表面を−ｃ面とされ、
   前記ソース形成領域および前記ドレイン形成領域の前記チャネル層および前記障壁層は、主表面を＋ｃ面とされている
   ことを特徴とする電界効果トランジスタ。
2. 請求項１記載の電界効果トランジスタにおいて、
   前記チャネル層から前記障壁層の積層方向の一部領域に不純物が導入された不純物層が形成されていることを特徴とする電界効果トランジスタ。
3. 請求項１または２記載の電界効果トランジスタにおいて、
   前記第１窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなり前記チャネル層の下に形成された下部障壁層を備え、
   前記ゲート形成領域の前記下部障壁層は、主表面を−ｃ面とされ、
   前記ソース形成領域および前記ドレイン形成領域の前記下部障壁層は、主表面を＋ｃ面とされている
   ことを特徴とする電界効果トランジスタ。
4. 請求項１〜３のいずれか１項に記載の電界効果トランジスタにおいて、
   前記ゲート電極は、ゲート絶縁層を介して前記障壁層の上に形成されていることを特徴とする電界効果トランジスタ。
5. サファイアからなる基板の上のゲート形成領域を挟んだソース形成領域およびドレイン形成領域にＡｌＮを堆積し、前記基板の前記ゲート形成領域に基板表面が露出する露出領域と、前記ソース形成領域およびドレイン形成領域に形成されたＡｌＮ層の領域とを備える素子形成面を形成する第１工程と、
   前記基板の前記素子形成面の上に、前記ゲート形成領域の主表面は−ｃ面とし、前記ソース形成領域および前記ドレイン形成領域の主表面は＋ｃ面とし、第１窒化物半導体をエピタキシャル成長してチャネル層を形成する第２工程と、
   前記チャネル層の上に、前記ゲート形成領域の主表面は−ｃ面とし、前記ソース形成領域および前記ドレイン形成領域の主表面は＋ｃ面とし、前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体をエピタキシャル成長して障壁層を形成する第３工程と、
   前記ゲート形成領域の前記障壁層の上にゲート電極を形成する第４工程と、
   前記ソース形成領域および前記ドレイン形成領域の前記障壁層の上にソース電極およびドレイン電極を形成する第５工程と
   を備えることを特徴とする電界効果トランジスタの製造方法。