JP2015197932A - semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To suppress an increase in a chip area due to the mounting of an electric fuse circuit for relieving a bad memory cell while improving a relief success rate.SOLUTION: A semiconductor device according to the present invention comprises a core chip and an interface chip, the core chip being provided with a plurality of memory cells, a redundant memory cell, a plurality of electric fuses for holding, as a relief solution, the information necessary for replacing a bad memory cell among the plurality of memory cells with the redundant memory cell, and a write control circuit for writing the relief solution to the plurality of electric fuses, the interface chip being provided with a test circuit for generating the relief solution in accordance with the result of detecting the bad memory cell in the plurality of memory cells and a transmission circuit for transmitting the generated relief solution to the write control circuit.

Description

本発明は、半導体装置に関し、特に、不良のあるメモリセルを冗長メモリセルによって置換可能な半導体記憶装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor memory device capable of replacing a defective memory cell with a redundant memory cell.

大容量の半導体記憶装置では、一般に、不良メモリセル（フェイルビット）の救済を行うことで歩留りの改善を図る。典型的な場合、拡散工程を完了したウエハのプロービング・テストの工程で、不良メモリセルの救済が行われる。まず、ウエハ上の各チップに対して、メモリテスタとウエハ・プローバーでプロービング・テストを実施し、メモリテスタ上の不良メモリセル解析用のメモリに不良メモリセルのアドレスを記憶させる。次に、メモリテスタに搭載されている解析用のソフトウエアまたはハードウエアにより、冗長メモリセルに置換すべきロウアドレスやカラムアドレスを算出する。さらに、レーザー救済装置によるヒューズの切断または電気ヒューズによって不良メモリセルを冗長メモリセルに置換する。最後に、救済済みウエハのプロービング・テストを再度実施して、正しく救済できたかどうかを確認する。   In a large-capacity semiconductor memory device, generally, yield is improved by repairing a defective memory cell (fail bit). In a typical case, a defective memory cell is relieved in the process of probing and testing the wafer after completing the diffusion process. First, a probing test is performed on each chip on the wafer with a memory tester and a wafer prober, and the address of the defective memory cell is stored in a memory for analyzing a defective memory cell on the memory tester. Next, a row address and a column address to be replaced with redundant memory cells are calculated by analysis software or hardware installed in the memory tester. Further, a defective memory cell is replaced with a redundant memory cell by cutting a fuse with a laser relief device or by using an electric fuse. Finally, the probing test of the repaired wafer is performed again to confirm whether or not the repair was correctly performed.

このように、ウエハ状態で各チップの不良メモリセルの救済を実施しても、プロービング・テストよりも条件の厳しいテストの実施、または、温度ストレスや電圧ストレスによる劣化などにより、組立後のバーン・イン工程や選別テスト工程においてもある程度の不良メモリセルが発生する。また、選別工程をパスした良品をモジュールなどに組立した後においても、同様に、ある程度の不良メモリセルが発生する。これらの選別不良率やモジュール不良率を低減するために、電気ヒューズを用いた不良メモリセル救済方法が、特許文献１、２に記載されている。   In this way, even after repairing a defective memory cell on each chip in the wafer state, the post-assembly burn / burn process may be performed due to the implementation of a test more severe than the probing test, or deterioration due to temperature stress or voltage stress. A certain amount of defective memory cells are generated in the in-process and the sorting test process. Similarly, a certain amount of defective memory cells are generated after assembling non-defective products that have passed the sorting process into modules or the like. Patent Documents 1 and 2 describe a defective memory cell remedy method using an electric fuse in order to reduce the selection defect rate and the module failure rate.

関連技術として、特許文献３には、電気ヒューズ回路に対するロウアドレスおよびカラムアドレスの書き込みの一方を禁止することにより、不良メモリの救済効率を向上させる技術が記載されている。   As a related technique, Patent Document 3 describes a technique for improving the repair efficiency of a defective memory by prohibiting one of writing of a row address and a column address to an electric fuse circuit.

特開平１１−０１６３８５号公報Japanese Patent Laid-Open No. 11-016385 特開２００２−０２５２８９号公報JP 2002-025289 A 特開２０１３−１９６７１１号公報JP 2013-196711 A

上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。   The entire disclosure of the above patent document is incorporated herein by reference. The following analysis was made by the present inventors.

積層メモリは、プローブテストにて救済された複数枚のチップ（コアチップ）とコントロールチップ（ＩＦチップ）を積層して組み立てることによって製造される。したがって、組み立て後のバーン・イン工程や選別テスト工程で発生する不良率は積層数に応じて増大し、単品のメモリよりも不良率が大きくなる。すなわち、積層メモリでは、組み立て以降における不良メモリの救済が、単品のメモリの場合と比較してより重要となる。   A stacked memory is manufactured by stacking and assembling a plurality of chips (core chips) rescued by a probe test and a control chip (IF chip). Therefore, the defect rate generated in the burn-in process after assembly and the screening test process increases according to the number of stacked layers, and the defect rate becomes larger than that of a single memory. That is, in the stacked memory, the repair of the defective memory after the assembly becomes more important than the case of the single memory.

しかし、組立て以降の工程において使用可能な救済用の電気ヒューズ（以下、電気ヒューズを「救済セット」ともいう。）はチップ面積および救済方式により、使用可能な本数が制限されるため、救済成功率が低下し、歩留りへのインパクトが大きくなる。そこで、電気ヒューズ回路を搭載することによるチップ面積の増加を押さえつつ、救済成功率を向上させることが望まれる。   However, since the number of usable electrical fuses that can be used in the processes after assembly (hereinafter, the electrical fuse is also referred to as a “relief set”) is limited by the chip area and the repair method, the repair success rate is limited. Decreases and the impact on yield increases. Therefore, it is desired to improve the repair success rate while suppressing an increase in the chip area due to the mounting of the electric fuse circuit.

関連技術の半導体装置における不良メモリセルの救済方法について、図面を参照して説明する。図７は、半導体装置の構成を一例として示すブロック図である。ＩＦチップ６０内に搭載されたフェイルマップアナライザ（ＦＭＡ：Fail Map Analyzer）１６Ａ、１６Ｂは、コアチップ５０から転送されるテスト結果を受けて、後工程救済用不良ビットのトポロジーを解析して救済解を算出する。   A method for relieving a defective memory cell in a related-art semiconductor device will be described with reference to the drawings. FIG. 7 is a block diagram illustrating a configuration of a semiconductor device as an example. Fail map analyzers (FMA) 16A and 16B mounted in the IF chip 60 receive the test results transferred from the core chip 50, analyze the topology of defective bits for post-process repair, and provide a repair solution. calculate.

具体的には、ＦＭＡ１６Ａ、１６Ｂは、取り込んだ不良アドレスと現状の不良種類を比較し、最新の不良種類に更新する。例えば、ＦＭＡは、取り込んだ不良アドレス(例えば、x,y=0,0)と現状の不良種類(例えば、SingleBit不良、x,y=0,10)を解析することにより、最新の不良種類として「WordLine不良、x=0」という結果を返却する。ＦＭＡ１６Ａ、１６Ｂは、これを繰り返すことにより、最終的には、救済可能または救済不可能のいずれであるか、救済可能な場合、どのような不良種類であり、救済アドレスはいくつであるかという情報を含む救済解を出力する。   Specifically, the FMAs 16A and 16B compare the fetched defect address with the current defect type and update it to the latest defect type. For example, the FMA analyzes the fetched defect address (for example, x, y = 0, 0) and the current defect type (for example, SingleBit defect, x, y = 0, 10) as the latest defect type. Returns the result of “WordLine bad, x = 0”. By repeating this, the FMAs 16A and 16B finally can be relieved or cannot be relieved. If relieved, the FMAs 16A and 16B indicate what kind of defect and how many relieving addresses are available. A remedy solution containing is output.

リペアアドレスアナライザ（ＲＡＡ：Repair Address Analyzer）２３は、ＦＭＡ１６Ａ、１６Ｂによって算出された救済アドレスが重複していないかどうかを確認し、救済セットの割付を行い、結果を電気ヒューズ回路２７Ａ、２７Ｂに転送して冗長アドレスと置換する。   A repair address analyzer (RAA) 23 checks whether or not the repair addresses calculated by the FMAs 16A and 16B are duplicated, assigns a repair set, and transfers the result to the electrical fuse circuits 27A and 27B. To replace the redundant address.

上記関連技術においては、救済単位毎に後工程専用の救済セット（電気ヒューズ）を準備して救済が行われる。救済セット数は、必要な本数を調査した上で決定した値であるため、最適な個数となっている。しかしながら、前工程と比較して後工程で使用可能な救済セットの本数は少なくなるため、前工程で既に多くの救済セットを使用済みの場合、後工程における救済の成功率が低下する。   In the related art, relief is performed by preparing a relief set (electric fuse) dedicated to the post process for each relief unit. Since the number of relief sets is a value determined after investigating the required number, it is an optimal number. However, since the number of repair sets that can be used in the subsequent process is smaller than that in the previous process, the success rate of repair in the subsequent process decreases when a large number of repair sets have already been used in the previous process.

また、上記関連技術においては、救済セットは救済単位毎に限定されているため、仮に別エリアの救済セットが空いていても代用することができない。例えば、メモリマット単位で後工程救済専用の救済セットを準備している場合、あるメモリマットで生じた不良ビットは当該メモリマット用に設けられた救済セットでしか救済することができない。したがって、特定のメモリマットに集中して不良が存在する場合、他のメモリマット用に用意された後工程用の救済セットが未使用であっても、利用することができず、結果として救済ＮＧという判定結果となってしまう。なお、「メモリマット」とは、１つのビット線に割り当てられたワード線の範囲（すなわち、ロウアドレスの範囲）と、１つのワード線に割り当てられたビット線の範囲（すなわち、カラムアドレスの範囲）とによって規定されるエリア（領域）をいう。   In the related art, since the relief set is limited for each relief unit, it cannot be substituted even if a relief set in another area is available. For example, in the case where a repair set dedicated to the post-process repair is prepared for each memory mat, a defective bit generated in a certain memory mat can be repaired only by the repair set provided for the memory mat. Therefore, when there are defects concentrated on a specific memory mat, even if a relief set for a subsequent process prepared for another memory mat is not used, it cannot be used, resulting in a relief NG. It will be the determination result. The “memory mat” means a range of word lines assigned to one bit line (ie, a range of row addresses) and a range of bit lines assigned to one word line (ie, a range of column addresses). ) And the area (region) defined by.

本発明の一態様に係る半導体装置は、コアチップおよびインターフェースチップを備え、前記コアチップは、複数のメモリセルと、冗長メモリセルと、前記複数のメモリセルのうちの不良メモリセルを冗長メモリセルによって置換するための情報を救済解として保持する複数の電気ヒューズと、前記複数の電気ヒューズに前記救済解を書き込む書込制御回路と、を備え、前記インターフェースチップは、前記複数のメモリセルにおける不良メモリセルの検出結果に応じて、前記救済解を生成するテスト回路と、生成された前記救済解を前記書込制御回路へ送付する送信回路と、を備えている。   A semiconductor device according to one embodiment of the present invention includes a core chip and an interface chip, and the core chip replaces a plurality of memory cells, a redundant memory cell, and a defective memory cell of the plurality of memory cells with a redundant memory cell. A plurality of electrical fuses for holding information for repair as a repair solution, and a write control circuit for writing the repair solution to the plurality of electrical fuses, wherein the interface chip is a defective memory cell in the plurality of memory cells A test circuit that generates the repair solution according to the detection result, and a transmission circuit that sends the generated repair solution to the write control circuit.

本発明の一態様に係る半導体装置によると、コアチップに設けられた冗長メモリセルを用いて不良メモリセルを救済することが可能となり、不良メモリセル救済用の電気ヒューズ回路の搭載によるチップ面積の増加を押さえつつ、救済成功率を向上させることが可能となる。   According to the semiconductor device of one embodiment of the present invention, a defective memory cell can be relieved using a redundant memory cell provided in a core chip, and the chip area is increased by mounting an electric fuse circuit for relieving a defective memory cell. It is possible to improve the success rate of relief while holding down.

実施形態に係る半導体装置の全体構成を例示するブロック図である。1 is a block diagram illustrating the overall configuration of a semiconductor device according to an embodiment. 第１の実施形態に係る半導体装置の構成を例示するブロック図である。1 is a block diagram illustrating a configuration of a semiconductor device according to a first embodiment. 実施形態に係る半導体装置におけるカラム冗長判定回路の構成を一例として示す図である。It is a figure which shows the structure of the column redundancy determination circuit in the semiconductor device which concerns on embodiment as an example. 実施形態に係る半導体装置の実装構造を例示する断面図である。It is sectional drawing which illustrates the mounting structure of the semiconductor device which concerns on embodiment. 実施形態に係る半導体装置における電気ヒューズのデバイス構造を例示する断面図である。It is sectional drawing which illustrates the device structure of the electrical fuse in the semiconductor device which concerns on embodiment. 第２の実施形態に係る半導体装置の構成を例示するブロック図である。6 is a block diagram illustrating the configuration of a semiconductor device according to a second embodiment; FIG. 関連技術の半導体装置の構成を例示するブロック図である。It is a block diagram which illustrates the composition of the semiconductor device of related technology.

＜実施形態１＞
次に、第１の実施形態に係る半導体装置について、図面を参照して説明する。 <Embodiment 1>
Next, the semiconductor device according to the first embodiment will be described with reference to the drawings.

図１は、本実施形態に係る半導体装置の構成を例示するブロック図である。図１を参照すると、半導体装置はワンチップに集積された積層メモリであり、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されたメモリセルアレイ１０１を備えている。メモリセルアレイ１０１は、複数のワード線ＷＬと複数のビット線ＢＬを含み、その交点にメモリセルＭＣが配置される。図１においては、簡単のため、１本のワード線ＷＬ、１本のビット線ＢＬおよびこれらの交点に配置された１個のメモリセルＭＣのみを図示している。   FIG. 1 is a block diagram illustrating the configuration of the semiconductor device according to this embodiment. Referring to FIG. 1, the semiconductor device is a stacked memory integrated on a single chip, and includes a memory cell array 101 divided into eight banks BANK0 to BANK7. The memory cell array 101 includes a plurality of word lines WL and a plurality of bit lines BL, and memory cells MC are arranged at the intersections. For the sake of simplicity, FIG. 1 shows only one word line WL, one bit line BL, and one memory cell MC arranged at the intersection of these.

メモリセルアレイ１０１に含まれる複数のワード線のうち、不良のあるワード線は、ロウ冗長回路１０２に含まれる冗長ワード線に置換される。また、メモリセルアレイ１０１に含まれる複数のビット線のうち、不良のあるビット線は、カラム冗長回路１０３に含まれる冗長ビット線に置換される。ここで、不良のあるワード線とは、ワード線自体に不良がある場合のみならず、ワード線そのものには不良がないものの当該ワード線により選択される１または２以上のメモリセルに不良がある場合を含む。同様に、不良のあるビット線とは、ビット線自体に不良がある場合のみならず、ビット線そのものには不良がないものの当該ビット線に接続される１または２以上のメモリセルに不良がある場合を含む。   Of the plurality of word lines included in the memory cell array 101, defective word lines are replaced with redundant word lines included in the row redundancy circuit 102. Of the plurality of bit lines included in the memory cell array 101, defective bit lines are replaced with redundant bit lines included in the column redundancy circuit 103. Here, the defective word line is not only when the word line itself is defective but also when one or more memory cells selected by the word line are defective even though the word line itself is not defective. Including cases. Similarly, a defective bit line is not only a case where the bit line itself is defective, but one or more memory cells connected to the bit line are defective although the bit line itself is not defective. Including cases.

メモリセルアレイ１０１に対するロウアクセスは、ロウデコーダ１０４によって行われる。ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤをデコードし、デコード結果に基づいて、メモリセルアレイ１０１に含まれるいずれかのワード線を選択する。また、ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のワード線の代わりに、ロウ冗長回路１０２内の冗長ワード線に対して代替アクセスを行う。   Row access to the memory cell array 101 is performed by the row decoder 104. The row decoder 104 decodes the row address XADD supplied from the row address control circuit 110 and selects one of the word lines included in the memory cell array 101 based on the decoding result. Also, the row decoder 104 replaces the row redundancy in place of the word line in the memory cell array 101 when the row address XADD supplied from the row address control circuit 110 matches the defective address held in the relief control circuit 140. Alternative access is performed to the redundant word line in the circuit 102.

一方、メモリセルアレイ１０１に対するカラムアクセスは、カラムデコーダ１０５によって行われる。カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤをデコードし、デコード結果に基づいて、カラム制御回路１０７に含まれるいずれかのカラムスイッチを選択する。カラムスイッチは、センスアンプ列１０６に含まれるいずれかのセンスアンプをカラム制御回路１０７に接続するためのスイッチであり、いずれかのスイッチが導通状態になると、対応するセンスアンプを介して所定のビット線とカラム制御回路１０７とが接続される。また、カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のビット線の代わりに、カラム冗長回路１０３内の冗長ビット線に対して代替アクセスを行う。   On the other hand, column access to the memory cell array 101 is performed by the column decoder 105. The column decoder 105 decodes the column address YADD supplied from the column address control circuit 111, and selects any column switch included in the column control circuit 107 based on the decoding result. The column switch is a switch for connecting one of the sense amplifiers included in the sense amplifier row 106 to the column control circuit 107. When one of the switches becomes conductive, a predetermined bit is passed through the corresponding sense amplifier. The line and the column control circuit 107 are connected. Further, the column decoder 105 replaces the column redundancy in place of the bit line in the memory cell array 101 when the column address YADD supplied from the column address control circuit 111 coincides with the defective address held in the relief control circuit 140. An alternative access is made to the redundant bit line in the circuit 103.

ロウアドレス制御回路１１０およびカラムアドレス制御回路１１１には、アドレス端子１１２およびアドレスバッファ１１３を介して、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２が供給される。アドレスＡ０〜Ａ１５は、ロウアドレスＸＡＤＤまたはカラムアドレスＹＡＤＤとして用いられる部分であり、バンクアドレスＢＡ０〜ＢＡ２は、バンクＢＡＮＫ０〜ＢＡＮＫ７の選択に用いられる部分である。   The row address control circuit 110 and the column address control circuit 111 are supplied with addresses A0 to A15 and bank addresses BA0 to BA2 via an address terminal 112 and an address buffer 113. The addresses A0 to A15 are portions used as the row address XADD or the column address YADD, and the bank addresses BA0 to BA2 are portions used to select the banks BANK0 to BANK7.

また、半導体装置には、アドレス端子１１２の他に、コマンド端子１２０、コントロール端子１２１およびクロック端子１２２が設けられている。   In addition to the address terminal 112, the semiconductor device is provided with a command terminal 120, a control terminal 121, and a clock terminal 122.

コマンド端子１２０は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および、チップセレクト信号／ＣＳが入力される端子群である。コマンド端子１２０に入力されたこれらのコマンド信号は、コマンドバッファ１２３を介して、コマンドデコーダ１２４およびモードレジスタ１２５に供給される。コマンドデコーダ１２４は、コマンド信号をデコードすることによって内部コマンドを生成し、これをコントロールロジック１２７などに供給する回路である。また、モードレジスタ１２５は、アドレスＡ０〜Ａ１５を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジック１２７などに供給される。   The command terminal 120 is a terminal group to which a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and a chip select signal / CS are input. These command signals input to the command terminal 120 are supplied to the command decoder 124 and the mode register 125 via the command buffer 123. The command decoder 124 is a circuit that generates an internal command by decoding a command signal and supplies the internal command to the control logic 127 or the like. The mode register 125 is a register in which a set value can be rewritten using addresses A0 to A15, and the set value is supplied to the control logic 127 and the like.

コントロール端子１２１は、データマスク信号ＤＭ、オンダイターミネーション信号ＯＤＴおよびリセット信号／ＲＥＳＥＴが入力される端子と、キャリブレーション端子ＺＱから成る端子群である。コントロール端子１２１に入力されたこれらのコントロール信号は、コントロールバッファ１２６を介して、コントロールロジック１２７に供給される。コントロールロジック１２７は、コントロール信号、内部コマンドおよびモードレジスタ１２５の設定値に基づいて、各種制御信号を生成する回路である。生成される制御信号は、ロウアドレス制御回路１１０、カラムアドレス制御回路１１１およびデータコントロール回路１０８に供給され、これらの回路ブロックの動作を制御する。   The control terminal 121 is a terminal group including a terminal to which a data mask signal DM, an on-die termination signal ODT and a reset signal / RESET are input, and a calibration terminal ZQ. These control signals input to the control terminal 121 are supplied to the control logic 127 via the control buffer 126. The control logic 127 is a circuit that generates various control signals based on the control signal, the internal command, and the set value of the mode register 125. The generated control signal is supplied to the row address control circuit 110, the column address control circuit 111, and the data control circuit 108, and controls the operation of these circuit blocks.

クロック端子１２２は、クロック信号ＣＫ、反転クロック信号／ＣＫおよびクロックイネーブル信号ＣＫＥが入力される端子群である。クロック端子１２２に入力されたこれらのクロック信号は、クロックバッファ１２８を介して、クロック生成回路１２９に供給される。クロック生成回路１２９は、これらクロック信号に基づいて内部クロック信号を生成する回路であり、生成された内部クロック信号は各種回路ブロックに供給される。内部クロック信号の一部はＤＬＬ回路１３０に供給される。ＤＬＬ回路１３０は、内部クロック信号に基づいて位相制御された出力用クロックを生成する回路であり、生成された出力用クロックはデータコントロール回路１０８および入出力バッファ１０９に供給される。   The clock terminal 122 is a terminal group to which the clock signal CK, the inverted clock signal / CK, and the clock enable signal CKE are input. These clock signals input to the clock terminal 122 are supplied to the clock generation circuit 129 via the clock buffer 128. The clock generation circuit 129 is a circuit that generates an internal clock signal based on these clock signals, and the generated internal clock signal is supplied to various circuit blocks. A part of the internal clock signal is supplied to the DLL circuit 130. The DLL circuit 130 is a circuit that generates an output clock that is phase-controlled based on an internal clock signal, and the generated output clock is supplied to the data control circuit 108 and the input / output buffer 109.

データコントロール回路１０８は、カラム制御回路１０７を介してパラレルに出力されるリードデータをラッチし、これをシリアル変換して入出力バッファ１０９に供給するとともに、入出力バッファ１０９を介してシリアルに入力されたライトデータをラッチし、これをパラレル変換してカラム制御回路１０７に供給する回路である。入出力バッファ１０９は、データ系端子１３１に接続されている。データ系端子１３１は、データ入出力端子ＤＱ０〜ＤＱ７およびデータストローブ端子ＤＱＳ、／ＤＱＳから成る。データ入出力端子ＤＱ０〜ＤＱ７は、リードデータの出力およびライトデータの入力を行う端子であり、データストローブ端子ＤＱＳ、／ＤＱＳは相補のデータストローブ信号を入出力する端子である。   The data control circuit 108 latches the read data output in parallel via the column control circuit 107, converts this into serial data, supplies it to the input / output buffer 109, and inputs it serially via the input / output buffer 109. The write data is latched, converted into parallel data, and supplied to the column control circuit 107. The input / output buffer 109 is connected to the data system terminal 131. The data system terminal 131 includes data input / output terminals DQ0 to DQ7 and data strobe terminals DQS and / DQS. Data input / output terminals DQ0 to DQ7 are terminals for outputting read data and write data, and data strobe terminals DQS and / DQS are terminals for inputting and outputting complementary data strobe signals.

かかる構成により、コマンド端子１２０を介してリードコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してリード動作が行われ、読み出されたリードデータがデータ入出力端子ＤＱ０〜ＤＱ７を介して出力される。一方、コマンド端子１２０を介してライトコマンドが入力された場合、アドレスＡ０〜Ａ１５およびバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してライト動作が行われ、データ入出力端子ＤＱ０〜ＤＱ７を介して入力されたライトデータが書き込まれる。そして、これらリード動作およびライト動作において、アクセス先のメモリセルが不良メモリセルである場合には、ロウ冗長回路１０２またはカラム冗長回路１０３に対して代替アクセスが行われる。上述の通り、不良メモリセルのアドレスは、救済制御回路１４０に保持されている。   With this configuration, when a read command is input via the command terminal 120, a read operation is performed on the memory cells specified by the addresses A0 to A15 and the bank addresses BA0 to BA2, and the read data read out The data is output via data input / output terminals DQ0 to DQ7. On the other hand, when a write command is input via the command terminal 120, a write operation is performed on the memory cells specified by the addresses A0 to A15 and the bank addresses BA0 to BA2, and the data input / output terminals DQ0 to DQ7 are used. The write data input is written. In the read operation and the write operation, when the access destination memory cell is a defective memory cell, an alternative access is made to the row redundancy circuit 102 or the column redundancy circuit 103. As described above, the address of the defective memory cell is held in the repair control circuit 140.

救済制御回路１４０に保持される不良アドレスは、光学ヒューズ回路１４１および電気ヒューズ回路１４２から転送される。光学ヒューズ回路１４１は、レーザービームの照射によってヒューズ素子を切断することにより情報を記憶する回路である。また、電気ヒューズ回路１４２は、ヒューズ素子に高電圧を印加することによって情報を記憶する回路である。電気ヒューズ回路１４２を構成するヒューズ素子としては、特に限定されるものではないが、一例として、アンチヒューズ素子を用いることができる。アンチヒューズ素子は、高電圧の印加によって絶縁膜を絶縁破壊することによって情報を記憶する。   The defective address held in the relief control circuit 140 is transferred from the optical fuse circuit 141 and the electrical fuse circuit 142. The optical fuse circuit 141 is a circuit that stores information by cutting a fuse element by laser beam irradiation. The electrical fuse circuit 142 is a circuit that stores information by applying a high voltage to the fuse element. Although it does not specifically limit as a fuse element which comprises the electric fuse circuit 142, As an example, an antifuse element can be used. The antifuse element stores information by breaking down an insulating film by applying a high voltage.

このように、本実施形態による半導体装置においては、一つの冗長ワード線を光学ヒューズ回路１４１でも電気ヒューズ回路１４２でも使用することができる。同様に、一つの冗長ビット線を光学ヒューズ回路１４１でも電気ヒューズ回路１４２でも使用することができる。もちろん、同じ冗長ワード線または同じ冗長ビット線を光学ヒューズ回路１４１と電気ヒューズ回路１４２で同時に使用することはできない。冗長ワード線および冗長ビット線は、光学ヒューズ回路１４１による１次救済で使用され、１次救済にて使用されなかった残余の冗長ワード線および冗長ビット線が電気ヒューズ回路１４２による２次救済で使用される。   Thus, in the semiconductor device according to the present embodiment, one redundant word line can be used for either the optical fuse circuit 141 or the electrical fuse circuit 142. Similarly, one redundant bit line can be used in either the optical fuse circuit 141 or the electrical fuse circuit 142. Of course, the same redundant word line or the same redundant bit line cannot be used in the optical fuse circuit 141 and the electric fuse circuit 142 at the same time. Redundant word lines and redundant bit lines are used for primary relief by the optical fuse circuit 141, and the remaining redundant word lines and redundant bit lines not used in the primary relief are used for secondary relief by the electrical fuse circuit 142. Is done.

２次救済における不良メモリセルの検出は、カラム制御回路１０７内に設けられたデータ判定回路１０７ａによって行われ、判定の結果得られる判定信号Ｐ／Ｆが解析回路１４３に供給される。判定信号Ｐ／Ｆは、読み出されたデータにエラーが含まれていない場合には「パス」を示し、読み出されたデータにエラーが含まれている場合には「フェイル」を示す。   Detection of a defective memory cell in the secondary remedy is performed by a data determination circuit 107 a provided in the column control circuit 107, and a determination signal P / F obtained as a result of the determination is supplied to the analysis circuit 143. The determination signal P / F indicates “pass” when the read data does not include an error, and indicates “fail” when the read data includes an error.

解析回路１４３は、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良メモリセルのアドレスを特定し、既に検出された不良メモリセルのアドレスとの関係を解析する。解析回路１４３による解析作業には、解析用メモリ１４４が用いられる。解析用メモリ１４４は、一例として、ＳＲＡＭから成る。解析回路１４３には、判定信号Ｐ／Ｆおよびアドレスの他、内部クロック信号、内部コマンドおよびＤＦＴ回路１４５からの制御信号が供給される。   When the determination signal P / F indicates failure, the analysis circuit 143 identifies the address of the defective memory cell by referring to the accessed address, and shows the relationship with the address of the already detected defective memory cell. To analyze. The analysis memory 144 is used for the analysis work by the analysis circuit 143. As an example, the analysis memory 144 is composed of SRAM. In addition to the determination signal P / F and the address, the analysis circuit 143 is supplied with an internal clock signal, an internal command, and a control signal from the DFT circuit 145.

図２は、本実施形態の半導体装置（図１）の構成のうち、不良メモリセルの救済に関する構成を例示するブロック図である。   FIG. 2 is a block diagram illustrating a configuration related to repair of a defective memory cell in the configuration of the semiconductor device (FIG. 1) of this embodiment.

図２を参照すると、半導体装置は、メモリアレイを有するコアチップ１０と、制御回路を有するインターフェース（ＩＦ：Interface）チップ２０を備えている。コアチップ１０は、複数に分割されたメモリバンク１２Ａ、１２Ｂと、電気ヒューズ回路１４、１４Ｂと、ロウ冗長判定回路２４と、書込制御回路３２を備えている。一方、ＩＦチップ２０は、フェイルマップアナライザ（ＦＭＡ：Fail Map Analyzer）１６Ａ、１６Ｂと、ファイルマップインデックスメモリ（ＦＭＩＭ：Fail Map Index Memory）１８Ａ、１８Ｂと、リペアアドレスアナライザ（ＲＡＡ：Repair Address Analyzer）２２と、ロウ冗長判定回路２４と、救済アドレス送信回路２６とを備えている。   Referring to FIG. 2, the semiconductor device includes a core chip 10 having a memory array and an interface (IF) chip 20 having a control circuit. The core chip 10 includes memory banks 12A and 12B divided into a plurality of parts, electric fuse circuits 14 and 14B, a row redundancy determination circuit 24, and a write control circuit 32. On the other hand, the IF chip 20 includes fail map analyzers (FMA) 16A and 16B, file map index memories (FMIM) 18A and 18B, and a repair address analyzer (RAA) 22. And a row redundancy determination circuit 24 and a relief address transmission circuit 26.

なお、図２のメモリバンク１２Ａ、１２Ｂは、図１のバンクＢＡＮＫ０〜ＢＡＮＫ７に相当する。また、図２の電気ヒューズ回路１４Ａ、１４Ｂは、図１の電気ヒューズ回路１４２に相当する。さらに、図２のロウ冗長判定回路２４、書込制御回路３２、ＦＭＡ１６Ａ、１６Ｂ、ＲＡＡ２２、ロウ冗長判定回路２４、および、救済アドレス送信回路２６は、図１の解析回路１４３に相当する。さらに、図２のＦＭＩＭ１８Ａ、１８Ｂは、図１の解析用メモリ１４４に相当する。   The memory banks 12A and 12B in FIG. 2 correspond to the banks BANK0 to BANK7 in FIG. Also, the electric fuse circuits 14A and 14B in FIG. 2 correspond to the electric fuse circuit 142 in FIG. Furthermore, the row redundancy determination circuit 24, the write control circuit 32, the FMAs 16A and 16B, the RAA 22, the row redundancy determination circuit 24, and the relief address transmission circuit 26 in FIG. 2 correspond to the analysis circuit 143 in FIG. Further, FMIMs 18A and 18B in FIG. 2 correspond to the analysis memory 144 in FIG.

後工程において発生した不良メモリセルは、対応するワード線を冗長ワード線に置換するか、または、対応するビット線を冗長ビット線に置換することによって救済される。以下、前者の救済方法を「ロウ救済」といい、後者の救済方法を「カラム救済」という。また、電気ヒューズ回路１４Ａ、１４Ｂは、ロウ救済用の複数の電気ヒューズとカラム救済用の複数の電気ヒューズを含む。以下、ロウ救済用の個々の電気ヒューズを「ロウ救済セット」といい、カラム救済用の個々の電気ヒューズを「カラム救済セット」という。   A defective memory cell generated in a subsequent process is relieved by replacing a corresponding word line with a redundant word line or replacing a corresponding bit line with a redundant bit line. Hereinafter, the former relief method is referred to as “row relief”, and the latter relief method is referred to as “column relief”. The electric fuse circuits 14A and 14B include a plurality of electric fuses for row relief and a plurality of electric fuses for column relief. Hereinafter, individual electric fuses for row relief are referred to as “row relief sets”, and individual electric fuses for column relief are referred to as “column relief sets”.

ＩＦチップ２０内に後工程用の救済セット（電気ヒューズ）を搭載する場合、2High/4High/8Highで別々のＩＦチップを準備するか、または、最大積層数に合わせて救済セットを搭載する必要がある。前者の場合にはマスクの増加を伴い、後者の場合ＩＦチップ２０の面積の増大を招くという問題がある。そこで、本実施形態では、図７のようにＩＦチップ６０内に後工程救済用の電気ヒューズ回路２７Ａ、２７Ｂを設ける代わりに、コアチップ１０内に設けられた電気ヒューズ回路１４Ａ、１４Ｂを用いる。   When mounting a relief set (electric fuse) for the post process in the IF chip 20, it is necessary to prepare separate IF chips at 2High / 4High / 8High, or to install a relief set according to the maximum number of layers. is there. In the former case, there is a problem that the mask is increased, and in the latter case, the area of the IF chip 20 is increased. Therefore, in the present embodiment, the electrical fuse circuits 14A and 14B provided in the core chip 10 are used instead of providing the electrical fuse circuits 27A and 27B for post-process relief in the IF chip 60 as shown in FIG.

本実施形態のように、コアチップ１０内の電気ヒューズ回路１４Ａ、１４Ｂを用いる場合、ＩＦチップ２０に搭載されたＲＡＡ２２によって救済解を求める際に必要とされる既救済情報（救済セットの使用状況）をコアチップ１０からＩＦチップ２０に送信する必要がある。また、コアチップ１０側の電気ヒューズ回路１４Ａ、１４Ｂに含まれる救済セットを切断するために、ＩＦチップ側２０のＲＡＡ２２で求めた救済解をＩＦチップ２０からコアチップ１０に送信する必要がある。   When using the electrical fuse circuits 14A and 14B in the core chip 10 as in the present embodiment, the already-relieved information (relief set usage status) required when the RAA 22 mounted on the IF chip 20 obtains a repair solution Needs to be transmitted from the core chip 10 to the IF chip 20. Further, in order to cut the repair set included in the electrical fuse circuits 14A and 14B on the core chip 10 side, it is necessary to transmit the repair solution obtained by the RAA 22 on the IF chip side 20 from the IF chip 20 to the core chip 10.

そこで、コアチップ１０側に搭載されている電気ヒューズ回路１４Ａ、１４Ｂは、ＩＦチップ２０側に搭載されているテスト回路（ＦＭＡ１６Ａ、１６Ｂ、ＦＭＩＭ１８Ａ、１８Ｂ、ＲＡＡ２２）に対して、後工程用の救済セットの使用状況（Para Test Result）を転送する。一方、ＩＦチップ２０のテスト回路は、コアチップ１０に対して、後工程のロウ救済セットの使用状況を考慮した救済情報を転送する。コアチップ１０のカラム冗長判定回路２８は、カラム救済セットのイネーブル（Enable）情報を読み出して、カラム救済セットの使用状況を把握し、最終的な救済解を求めて電気ヒューズ回路１４Ａ、１４Ｂに含まれる電気ヒューズのうちの救済解に対応する電気ヒューズを切断(STORE)する。   Therefore, the electrical fuse circuits 14A and 14B mounted on the core chip 10 side are a relief set for a post-process with respect to the test circuits (FMA 16A, 16B, FMIM 18A, 18B, RAA22) mounted on the IF chip 20 side. Transfer usage status (Para Test Result). On the other hand, the test circuit of the IF chip 20 transfers relief information to the core chip 10 in consideration of the use status of the row relief set in the subsequent process. The column redundancy judgment circuit 28 of the core chip 10 reads the column repair set enable information, grasps the use status of the column repair set, and obtains a final repair solution and is included in the electrical fuse circuits 14A and 14B. The electrical fuse corresponding to the repair solution among the electrical fuses is cut (STORE).

図２を参照して、上記の動作について、さらに説明する。電気ヒューズ回路１４Ａ、１４Ｂは、メモリセルのうちの不良メモリセルを冗長メモリセルによって置換するための情報を救済解として保持する複数の電気ヒューズを有する。テスト回路（ＦＭＡ１６Ａ、１６Ｂ、ＦＭＩＭ１８Ａ、１８Ｂ、ＲＡＡ２２）は、メモリセルにおける不良メモリセルの検出結果に応じて、救済解を生成する。ロウ冗長判定回路２４は、電気ヒューズのうちのロウ救済用の電気ヒューズ（ロウ救済セット）の使用状況を参照して、テスト回路によって生成された救済解に基づくロウ救済が可能か否かを判定する。救済アドレス送信回路２６は、テスト回路によって生成された救済解と、ロウ冗長判定回路２４による判定結果を、コアチップ１０側のカラム冗長判定回路２８に送信する。   The above operation will be further described with reference to FIG. The electrical fuse circuits 14A and 14B have a plurality of electrical fuses that hold information for replacing defective memory cells among the memory cells with redundant memory cells as a repair solution. The test circuit (FMA 16A, 16B, FMIM 18A, 18B, RAA 22) generates a repair solution according to the detection result of the defective memory cell in the memory cell. The row redundancy judgment circuit 24 determines whether or not row relief is possible based on the relief solution generated by the test circuit with reference to the usage status of the row relief electrical fuse (row relief set) of the electrical fuses. To do. The repair address transmission circuit 26 transmits the repair solution generated by the test circuit and the determination result by the row redundancy determination circuit 24 to the column redundancy determination circuit 28 on the core chip 10 side.

カラム冗長判定回路２８は、電気ヒューズのうちのカラム救済用の電気ヒューズ（カラム救済セット）の使用状況を参照して、テスト回路によって生成された救済解に基づくカラム救済が可能か否かを判定する。書込制御回路３２は、テスト回路によって生成された救済解と、ロウ冗長判定回路２４およびカラム冗長判定回路２８による判定結果を考慮した最終的な救済解を、電気ヒューズ回路１４Ａ、１４Ｂに含まれる電気ヒューズに書き込む。   The column redundancy determination circuit 28 determines whether or not column repair is possible based on the repair solution generated by the test circuit with reference to the use status of the column repair electrical fuse (column repair set) among the electrical fuses. To do. The write control circuit 32 includes the repair solution generated by the test circuit and the final repair solution in consideration of the determination results by the row redundancy determination circuit 24 and the column redundancy determination circuit 28 in the electric fuse circuits 14A and 14B. Write to electrical fuse.

後工程における不良メモリセルの救済効率の向上を図るため、救済判定条件として以下の条件を用いる。
（１）ＲＡＡ２２のアルゴリズム
・ロウ救済については、後工程救済専用のロウ救済セットを設ける。
・ＲＡＡ２２の演算は、カラム救済よりもロウ救済を優先する。すなわち、カラム救済セットの使用を最小限にし、かつ、不良メモリセルの救済可能性が高いロウ救済セットを極力用いて救済する。
（２）カラム救済の使用情報検索方式による救済機能
・カラム救済については、全カラム救済セットを後工程救済の対象とする。
・ＲＡＡ演算における救済の残数チェックは、ロウ救済セットについてのみ行う。
・救済解の演算後に、該当する救済対象のメモリマットのイネーブル（Enable）情報のみを読出し、救済に利用可能なカラム救済セットを検索する。
（３）カラム救済セット数
・未使用のカラム救済セットを後工程のカラム救済用として使用する。 In order to improve the repair efficiency of a defective memory cell in a later process, the following conditions are used as repair determination conditions.
(1) For the RAA22 algorithm row relief, a row relief set dedicated to post-step relief is provided.
The calculation of RAA 22 gives priority to row relief over column relief. In other words, the use of the column relief set is minimized, and the row relief set having a high possibility of relief of the defective memory cell is used for relief as much as possible.
(2) With regard to the relief function and column relief by the column relief use information retrieval method, all column relief sets are targeted for post-process relief.
-The remaining number of repairs in the RAA operation is checked only for the row repair set.
After the repair solution is calculated, only the enable information of the corresponding memory mat to be repaired is read, and a column repair set that can be used for repair is searched.
(3) Number of column relief sets / unused column relief sets are used for column relief in the subsequent process.

図３は、カラム冗長判定回路２８の構成を例示する。図３を参照すると、カラム冗長判定回路２８は、セレクタ２９、シフトレジスタ３１、レジスタ３３、および、カウンタ回路３５を備えている。カラム冗長判定回路２８は、ＩＦチップ２０に設けられたＲＡＡ２２が算出した救済解と、電気ヒューズ回路１４Ａ、１４Ｂから読み出したヒューズイネーブル（FuseEnable）情報を入力とする。カラム冗長判定回路２８は、ヒューズイネーブル情報に基づいて、救済セットの使用状況（未使用または使用済）を確認し、いずれの救済セットに割り付けるかを決定し、割り付けた救済セットを、カラム救済使用情報およびカラム救済使用数として出力する。   FIG. 3 illustrates the configuration of the column redundancy determination circuit 28. Referring to FIG. 3, the column redundancy determination circuit 28 includes a selector 29, a shift register 31, a register 33, and a counter circuit 35. The column redundancy judgment circuit 28 receives the repair solution calculated by the RAA 22 provided in the IF chip 20 and the fuse enable (FuseEnable) information read from the electrical fuse circuits 14A and 14B. Based on the fuse enable information, the column redundancy judgment circuit 28 confirms the use status (unused or used) of the relief set, determines which relief set is assigned, and uses the assigned relief set for column relief use. Output as information and the number of column remedies used.

図３において、セレクタ２９は、選択信号ＴＭＯＤＥに応じて、直接入力用のアドレスパスＸ＜１３：９＞またはＲＡＡ２２からの救済解ＲｅｄＸ＜１３：９＞の一方を選択して、メモリマットの選択信号として出力する。ロウアドレスＸのうちのビットＸ＜１３：９＞（Ｘ９〜Ｘ１３）は、メモリマットを特定するビットである。シフトレジスタ３１は、ヒューズイネーブル（FuseEnable）情報を受信し、受信したヒューズイネーブル情報を転送クロック信号（Ｅｎ転送ＣＬＫ）に同期して転送する。また、シフトレジスタ３１のデータは、データセット・リセット信号（Dataset/reset）に応じてセットないしリセットされる。レジスタ３３は、シフトレジスタ３１から転送されたヒューズイネーブル情報をカラム救済使用情報として保持する。カウンタ回路３５は、カラム救済セットの使用数をカウントし、カウントした使用数を保持する。   In FIG. 3, the selector 29 selects one of the address path X <13: 9> for direct input or the repair solution RedX <13: 9> from the RAA 22 according to the selection signal TMODE to select the memory mat. Output as a signal. Bits X <13: 9> (X9 to X13) of the row address X are bits that specify a memory mat. The shift register 31 receives fuse enable (FuseEnable) information and transfers the received fuse enable information in synchronization with the transfer clock signal (En transfer CLK). The data in the shift register 31 is set or reset in accordance with a data set / reset signal (Dataset / reset). The register 33 holds the fuse enable information transferred from the shift register 31 as column rescue use information. The counter circuit 35 counts the number of column relief sets used and holds the counted number used.

図３に示したカラム冗長判定回路２８によると、救済解が示すメモリマット以外のメモリマットを用いたカラム救済が可能となり、メモリマット単位でカラム救済セットが固定的に割り当てられている場合と比較して、救済成功率を向上させることができる。   According to the column redundancy determination circuit 28 shown in FIG. 3, column repair using a memory mat other than the memory mat indicated by the repair solution is possible, and compared with a case where a column repair set is fixedly assigned in units of memory mats. Thus, the rescue success rate can be improved.

本実施形態では、救済単位が決まっているロウを優先的に救済し、カラム冗長判定回路２８（図３）により未使用のカラム救済セットを検索することにより、メモリマット内で使用可能なカラム救済セットの使用状況を確認した上、前工程救済で使用していないカラム救済セットを割り付ける。カラム救済においては、ロウがオーバーフロー（すなわち、ロウ救済セットが枯渇）してロウ救済が不可能な場合であっても、救済解を出力可能とする。これにより、カラム救済セットが余っている限り、テストを繰り返すことで何度でもカラム救済を実行することができる。   In the present embodiment, a column whose repair unit is determined is preferentially repaired, and an unused column repair set is searched by the column redundancy judgment circuit 28 (FIG. 3), so that the column repair that can be used in the memory mat is performed. After confirming the usage status of the set, a column relief set that is not used in the previous process relief is assigned. In the column relief, even when the row overflows (that is, the row relief set is exhausted) and the row relief is impossible, the relief solution can be output. As a result, as long as there are remaining column relief sets, the column relief can be executed any number of times by repeating the test.

次に、本実施形態に係る半導体装置（図１、図２）の実装構造について説明する。図４は、本実施形態の半導体装置の実装構造を例示する断面図である。図４に示すように、本実施形態に係る半導体装置は、同一の機能と構造を有し同一の製造マスクで製作される８枚のコアチップ１０ａ〜１０ｈと、コアチップとは異なる製造マスクで製作される１枚のインターフェースチップ２０と、１枚のインターポーザＩＰが積層された構造を有する。コアチップ１０ａ〜１０ｈおよびインターフェースチップ２０はシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂から成る回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。   Next, a mounting structure of the semiconductor device (FIGS. 1 and 2) according to the present embodiment will be described. FIG. 4 is a cross-sectional view illustrating the mounting structure of the semiconductor device of this embodiment. As shown in FIG. 4, the semiconductor device according to the present embodiment is manufactured with eight core chips 10a to 10h having the same function and structure and manufactured with the same manufacturing mask, and a manufacturing mask different from the core chip. 1 interface chip 20 and one interposer IP are stacked. The core chips 10a to 10h and the interface chip 20 are semiconductor chips using a silicon substrate, and all are electrically connected to adjacent chips vertically by a large number of through silicon vias TSV (Through Silicon Via) penetrating the silicon substrate. . On the other hand, the interposer IP is a circuit board made of resin, and a plurality of external terminals (solder balls) SB are formed on the back surface IPb thereof.

インターポーザＩＰは、半導体装置の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。すなわち、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図４には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。   The interposer IP functions as a rewiring board for ensuring the mechanical strength of the semiconductor device and increasing the electrode pitch. That is, the electrode 91 formed on the upper surface IPa of the interposer IP is drawn out to the back surface IPb by the through-hole electrode 92, and the pitch of the external terminals SB is expanded by the rewiring layer 93 provided on the back surface IPb. Although only two external terminals SB are shown in FIG. 4, a large number of external terminals are actually provided.

最上部のコアチップ１０ａの上面は、ＮＣＦ（Non-Conductive Film）９４およびリードフレーム９５によって覆われている。コアチップ１０ａ〜１０ｈおよびインターフェースチップ２０の各チップ間のギャップは、アンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。   The upper surface of the uppermost core chip 10 a is covered with an NCF (Non-Conductive Film) 94 and a lead frame 95. The gaps between the core chips 10 a to 10 h and the interface chip 20 are filled with an underfill 96, and the periphery thereof is covered with a sealing resin 97. Thereby, each chip is physically protected.

図５は、本実施形態に係る半導体装置の電気ヒューズ回路１４Ａ、１４Ｂに含まれる救済セット（電気ヒューズ）の素子構造を例示する。図５は、救済セットがアンチヒューズである場合の素子構造の断面図を示す。   FIG. 5 illustrates an element structure of a relief set (electrical fuse) included in the electrical fuse circuits 14A and 14B of the semiconductor device according to the present embodiment. FIG. 5 shows a cross-sectional view of the element structure when the relief set is an antifuse.

図５を参照すると、半導体基板２１０上に素子分離領域２０６で囲まれた活性領域２０２が設けられ、活性領域２０２の表面にゲート絶縁膜２０４が形成されている。ゲート電極２０１は、ゲート絶縁膜２０４を介して活性領域２０２上に設けられている。半導体基板２１０と異なる導電型の不純物を導入した拡散層２０５は、ゲート電極２０１に対して自己整合的に活性領域２０２に形成されている。ゲート電極２０１および拡散層２０５は、層間絶縁膜２０７に設けられたコンタクトプラグ２０８を介して上部配線２０９に接続されている。なお、図５に示す素子構造は例示に過ぎず、本発明において、救済セットとしてアンチヒューズを採用する場合の素子構造は、図示の態様に限定されるものではない。   Referring to FIG. 5, an active region 202 surrounded by an element isolation region 206 is provided on a semiconductor substrate 210, and a gate insulating film 204 is formed on the surface of the active region 202. The gate electrode 201 is provided on the active region 202 with the gate insulating film 204 interposed therebetween. A diffusion layer 205 into which an impurity having a conductivity type different from that of the semiconductor substrate 210 is introduced is formed in the active region 202 in a self-aligned manner with respect to the gate electrode 201. The gate electrode 201 and the diffusion layer 205 are connected to the upper wiring 209 via a contact plug 208 provided in the interlayer insulating film 207. Note that the element structure shown in FIG. 5 is merely an example, and in the present invention, the element structure when the antifuse is employed as the relief set is not limited to the illustrated mode.

本実施形態の半導体装置によると、カラム検索システムを用いて、未使用の電気ヒューズ（救済セット）を検索することで、救済失敗を回避することができる。さらに、カラム救済を繰り返して実行できるため、積層メモリの歩留り向上を図ることができる。また、本実施形態によると、各コアチップに配置された救済用の電気ヒューズ回路を有効活用することで、新規に電気ヒューズ回路を搭載する必要がなく、コアチップの積層数に依存することなく不良メモリセルを救済することが可能となる。   According to the semiconductor device of this embodiment, a failure in repair can be avoided by searching for an unused electric fuse (relief set) using a column search system. Furthermore, since the column relief can be repeatedly executed, the yield of the stacked memory can be improved. In addition, according to the present embodiment, by effectively utilizing the electrical fuse circuit for repair arranged in each core chip, there is no need to newly install an electrical fuse circuit, and the defective memory is not dependent on the number of core chips stacked. It becomes possible to rescue the cell.

＜実施形態２＞
次に、第２の実施形態に係る半導体装置について、図面を参照して説明する。図６は、本実施形態の半導体装置の構成を例示するブロック図である。本実施形態においても、半導体装置が積層メモリである場合について説明する。 <Embodiment 2>
Next, a semiconductor device according to a second embodiment will be described with reference to the drawings. FIG. 6 is a block diagram illustrating the configuration of the semiconductor device of this embodiment. Also in this embodiment, the case where the semiconductor device is a stacked memory will be described.

図６は、本実施形態の半導体装置の構成のうちの、不良メモリセルの救済に関する構成を例示するブロック図である。   FIG. 6 is a block diagram illustrating a configuration related to repair of a defective memory cell in the configuration of the semiconductor device of this embodiment.

図６を参照すると、本実施形態では、ロウ冗長判定回路２４の他に、カラム救済の全機能（カラム冗長判定回路２８）もＩＦチップ４０側に搭載する。本実施形態では、コアチップ３０からＩＦチップ４０に向けて、救済結果、ロウ救済セットの使用情報（Row Enable Info.）、および、カラム救済セットの使用情報（Col. Enable Info.）を転送する。すなわち、本実施形態では、ＩＦチップ４０側で、ロウ救済およびカラム救済の救済判定をすべて行った後、コアチップ３０側に救済アドレスを転送して電気ヒューズ回路１４Ａ、１４Ｂにデータを格納する。   Referring to FIG. 6, in this embodiment, in addition to the row redundancy determination circuit 24, all column repair functions (column redundancy determination circuit 28) are also mounted on the IF chip 40 side. In the present embodiment, the relief result, the row relief set usage information (Row Enable Info.), And the column relief set usage information (Col. Enable Info.) Are transferred from the core chip 30 to the IF chip 40. That is, in the present embodiment, after all the repair decisions for row relief and column relief are performed on the IF chip 40 side, the relief address is transferred to the core chip 30 side and the data is stored in the electrical fuse circuits 14A and 14B.

本実施形態の半導体装置によると、コアチップ３０内のカラム冗長判定回路２８もＩＦチップ４０に搭載されるため、第１の実施形態の半導体装置（図２）のコアチップ１０と比較して、コアチップ３０の面積を削減することが可能となる。   According to the semiconductor device of the present embodiment, since the column redundancy determination circuit 28 in the core chip 30 is also mounted on the IF chip 40, the core chip 30 is compared with the core chip 10 of the semiconductor device (FIG. 2) of the first embodiment. It is possible to reduce the area.

上記実施形態によると、積層メモリにおいて、各コアチップにそれぞれ配置される救済用の電気ヒューズを有効活用することで、コアの積層数に依存することなく救済が可能となる。また、未使用の電気ヒューズを検索して使用することにより、救済の失敗を回避することが可能となる。さらに、カラム救済を繰り返し実行可能としたことにより、積層メモリにおける歩留り向上が実現される。   According to the embodiment described above, in the stacked memory, the repair can be performed without depending on the number of stacked cores by effectively using the repair electrical fuses arranged in the respective core chips. In addition, by searching for and using unused electric fuses, it is possible to avoid failure of relief. Further, the yield improvement in the stacked memory is realized by enabling the column relief to be repeatedly executed.

なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。   It should be noted that the entire disclosure of the above patent document is incorporated herein by reference. Within the scope of the entire disclosure (including claims) of the present invention, the embodiment can be changed and adjusted based on the basic technical concept. Further, various combinations or selections of various disclosed elements (including each element of each claim, each element of each embodiment, each element of each drawing, etc.) are possible within the framework of the entire disclosure of the present invention. is there. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea. In particular, with respect to the numerical ranges described in this document, any numerical value or small range included in the range should be construed as being specifically described even if there is no specific description.

１０、１０ａ〜１０ｈ、３０、５０ コアチップ
２０、４０、６０ ＩＦチップ
１２Ａ、１２Ｂ メモリバンク
１４Ａ、１４Ｂ 電気ヒューズ回路
１６Ａ、１６Ｂ ＦＭＡ
１８Ａ、１８Ｂ ＦＭＩＭ
２２、２３ ＲＡＡ
２４ ロウ冗長判定回路
２５Ａ、２５Ｂ 電気ヒューズインタフェース回路
２６ 救済アドレス送信回路
２７Ａ、２７Ｂ 電気ヒューズ回路
２８ カラム冗長判定回路
２９ セレクタ
３１ シフトレジスタ
３２ 書込制御回路
３３ レジスタ
３５ カウンタ回路
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１０１ メモリセルアレイ
１０２ ロウ冗長回路
１０３ カラム冗長回路
１０４ ロウデコーダ
１０５ カラムデコーダ
１０６ センスアンプ列
１０７ カラム制御回路
１０７ａ データ判定回路
１０８ データコントロール回路
１０９ 入出力バッファ
１１０ ロウアドレス制御回路
１１１ カラムアドレス制御回路
１１２ アドレス端子
１１３ アドレスバッファ
１２０ コマンド端子
１２１ コントロール端子
１２２ クロック端子
１２３ コマンドバッファ
１２４ コマンドデコーダ
１２５ モードレジスタ
１２６ コントロールバッファ
１２７ コントロールロジック
１２８ クロックバッファ
１２９ クロック生成回路
１３０ ＤＬＬ回路
１３１ データ系端子
１４０ 救済制御回路
１４１ 光学ヒューズ回路
１４２ 電気ヒューズ回路
１４３ 解析回路
１４４ 解析用メモリ
１４５ ＤＦＴ回路
２０１ ゲート電極
２０２ 活性領域
２０４ ゲート絶縁膜
２０５ 拡散層
２０６ 素子分離領域
２０７ 層間絶縁膜
２０８ コンタクトプラグ
２０９ 上部配線
２１０ 半導体基板 10, 10a to 10h, 30, 50 Core chips 20, 40, 60 IF chips 12A, 12B Memory banks 14A, 14B Electrical fuse circuits 16A, 16B FMA
18A, 18B FMIM
22, 23 RAA
24 row redundancy judgment circuit 25A, 25B electric fuse interface circuit 26 relief address transmission circuit 27A, 27B electric fuse circuit 28 column redundancy judgment circuit 29 selector 31 shift register 32 write control circuit 33 register 35 counter circuit 91 electrode 92 through hole electrode 93 Rewiring layer 94 NCF
95 Lead frame 96 Underfill 97 Sealing resin 101 Memory cell array 102 Row redundancy circuit 103 Column redundancy circuit 104 Row decoder 105 Column decoder 106 Sense amplifier row 107 Column control circuit 107a Data determination circuit 108 Data control circuit 109 Input / output buffer 110 Row address Control circuit 111 Column address control circuit 112 Address terminal 113 Address buffer 120 Command terminal 121 Control terminal 122 Clock terminal 123 Command buffer 124 Command decoder 125 Mode register 126 Control buffer 127 Control logic 128 Clock buffer 129 Clock generation circuit 130 DLL circuit 131 Data system Terminal 140 Relief Control Circuit 141 Optical Fuse Circuit 14 2 Electrical fuse circuit 143 Analysis circuit 144 Memory for analysis 145 DFT circuit 201 Gate electrode 202 Active region 204 Gate insulating film 205 Diffusion layer 206 Element isolation region 207 Interlayer insulating film 208 Contact plug 209 Upper wiring 210 Semiconductor substrate

Claims (5)

コアチップおよびインターフェースチップを備え、
前記コアチップは、複数のメモリセルと、
冗長メモリセルと、
前記複数のメモリセルのうちの不良メモリセルを冗長メモリセルによって置換するための情報を救済解として保持する複数の電気ヒューズと、
前記複数の電気ヒューズに前記救済解を書き込む書込制御回路と、を備え、
前記インターフェースチップは、前記複数のメモリセルにおける不良メモリセルの検出結果に応じて、前記救済解を生成するテスト回路と、
生成された前記救済解を前記書込制御回路へ送付する送信回路と、を備える、
ことを特徴とする半導体装置。 With core chip and interface chip,
The core chip includes a plurality of memory cells,
Redundant memory cells;
A plurality of electrical fuses holding information for replacing defective memory cells of the plurality of memory cells with redundant memory cells as a repair solution;
A write control circuit for writing the repair solution to the plurality of electrical fuses,
The interface chip includes a test circuit that generates the repair solution according to a detection result of a defective memory cell in the plurality of memory cells;
A transmission circuit for sending the generated repair solution to the write control circuit,
A semiconductor device. 前記インターフェースチップは、前記複数の電気ヒューズのうちの、冗長ワード線を用いたロウ救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくロウ救済が可能か否かを判定するロウ冗長判定回路を有し、
前記コアチップは、前記複数の電気ヒューズのうちの、冗長ビット線を用いたカラム救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくカラム救済が可能か否かを判定するカラム冗長判定回路を有する、
請求項１に記載の半導体装置。 The interface chip determines whether or not row relief based on the relief solution is possible with reference to the usage status of row relief electrical fuses using redundant word lines among the plurality of electrical fuses. A redundancy judgment circuit;
The core chip determines whether or not column repair based on the repair solution is possible by referring to the use status of the column repair electrical fuse using a redundant bit line among the plurality of electrical fuses. Having a judgment circuit,
The semiconductor device according to claim 1. 前記インターフェースチップは、前記複数の電気ヒューズのうちの、冗長ワード線を用いたロウ救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくロウ救済が可能か否かを判定するロウ冗長判定回路と、
前記複数の電気ヒューズのうちの、冗長ビット線を用いたカラム救済用の電気ヒューズの使用状況を参照して、前記救済解に基づくカラム救済が可能か否かを判定するカラム冗長判定回路と、を有する、
請求項１に記載の半導体装置。 The interface chip determines whether or not row relief based on the relief solution is possible with reference to the usage status of row relief electrical fuses using redundant word lines among the plurality of electrical fuses. A redundancy judgment circuit;
A column redundancy determination circuit that determines whether or not column repair based on the repair solution is possible with reference to the use status of the column repair electrical fuse using a redundant bit line among the plurality of electrical fuses; Having
The semiconductor device according to claim 1. 前記テスト回路は、冗長ビット線を用いたカラム救済よりも冗長ワード線を用いたロウ救済を優先するように前記救済解を生成し、
前記カラム冗長判定回路は、前記複数の電気ヒューズのうちの、前記救済解が示すメモリマットにおけるカラム救済用の電気ヒューズの使用状況を検索し、カラム救済が可能か否かを判定する、
請求項２または３に記載の半導体装置。 The test circuit generates the repair solution so that priority is given to row repair using redundant word lines over column repair using redundant bit lines.
The column redundancy determination circuit searches the use status of the column fuse electrical fuse in the memory mat indicated by the repair solution among the plurality of electrical fuses, and determines whether column repair is possible;
The semiconductor device according to claim 2. 前記カラム冗長判定回路は、前記複数の電気ヒューズのうちの、前記救済解が示すメモリマット以外のメモリマットにおけるカラム救済用の電気ヒューズの使用状況を検索し、カラム救済が可能か否かを判定する、
請求項４に記載の半導体装置。 The column redundancy determination circuit searches the use status of the column fuse electrical fuse in a memory mat other than the memory mat indicated by the repair solution among the plurality of electrical fuses, and determines whether column repair is possible. To
The semiconductor device according to claim 4.

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