JP2015184529A

JP2015184529A - liquid crystal display device

Info

Publication number: JP2015184529A
Application number: JP2014061585A
Authority: JP
Inventors: 樋口　潤; Jun Higuchi; 潤樋口
Original assignee: JVCKenwood Corp
Current assignee: JVCKenwood Corp
Priority date: 2014-03-25
Filing date: 2014-03-25
Publication date: 2015-10-22

Abstract

PROBLEM TO BE SOLVED: To enable a pixel voltage to be set to a desired fixed value without being affected by an OFF operation of a transfer switch, and to attain a stable operation.SOLUTION: A pixel 12 is composed of: an SRAM unit 121; a transfer unit 122; and a pixel unit 123, and the transfer unit 122 is composed of a transfer switch by a transmission gate composed of an NTr2 and a PTr1, and an inverter INV3. To a high voltage side power source terminal of the inverter INV3, a voltage V1 is applied that is different from a high voltage side power source voltage VDD of the SRAM unit 121, and to a low voltage side power source terminal of the inverter INV3, a voltage V0 is applied that is different from ground potential GND of the low voltage side power source of the SRAM unit 121. An output voltage of the inverter INV3 is the voltages V1 or V0, in which the voltages V1 and V0 can be set to a pixel voltage matching an image display unit exclusive for respective colors of a red, green and blue.

Description

本発明は液晶表示装置に係り、特に複数ビットで表される階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。 The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device that performs gradation display by a combination of a plurality of subframes according to a gradation level represented by a plurality of bits.

従来より、液晶表示装置における中間調表示方式の一つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。 Conventionally, a sub-frame driving method is known as one of halftone display methods in a liquid crystal display device. In the sub-frame driving method, which is a type of time-axis modulation method, a predetermined period (for example, one frame, which is a display unit of one image in the case of a moving image) is divided into a plurality of sub-frames to obtain gradations to be displayed. The pixel is driven by a combination of the corresponding subframes. The gradation to be displayed is determined by the ratio of the pixel driving period in a predetermined period, and this ratio is specified by a combination of subframes.

このサブフレーム駆動方式の液晶表示装置において、複数本の行走査線と複数本の列データ線との各交差部に設けられた各画素のそれぞれが、列データ線を介して供給されるサブフレームデータをサンプリングして書き込んで記憶させるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）と、ＳＲＡＭに記憶されたサブフレームデータを読み出してサブフレーム期間保持して液晶表示素子の画素電極に印加して液晶表示素子により画像表示させるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とから構成された液晶表示装置が知られている（例えば、特許文献１参照）。 In this sub-frame driving type liquid crystal display device, a sub-frame in which each pixel provided at each intersection of a plurality of row scanning lines and a plurality of column data lines is supplied via the column data lines. A static random access memory (SRAM) that samples, writes, and stores data, and reads subframe data stored in the SRAM, holds it for a subframe period, applies it to the pixel electrode of the liquid crystal display element, and displays the liquid crystal 2. Description of the Related Art A liquid crystal display device including a dynamic random access memory (DRAM) that displays an image using an element is known (see, for example, Patent Document 1).

上記のＳＲＡＭは、行走査線にゲートが接続され、列データ線にドレインが接続された画素選択トランジスタと、互いの入力端子が他方の出力端子に接続された２つのインバータからなる自己保持型メモリとからなり、２つのインバータの一方の入力端子と他方の出力端子とが画素選択トランジスタのソースに接続された構成である。また、上記のＤＲＡＭは、ＳＲＡＭから出力されるサブフレームデータを所定のタイミングでオンされて転送させる転送スイッチ（例えばトランスミッションゲートにより構成される）と、その転送スイッチを通して供給されるサブフレームデータを保持する保持容量とからなり、保持容量で保持されたサブフレームデータを画素電極に印加する構成である。転送スイッチはトリガパルスによりスイッチングされる。 The above SRAM is a self-holding memory comprising a pixel selection transistor having a gate connected to a row scanning line and a drain connected to a column data line, and two inverters each having an input terminal connected to the other output terminal. And one input terminal and the other output terminal of the two inverters are connected to the source of the pixel selection transistor. Further, the DRAM holds a transfer switch (configured by a transmission gate, for example) that turns on and transfers the subframe data output from the SRAM at a predetermined timing, and holds the subframe data supplied through the transfer switch. The sub-frame data held in the holding capacitor is applied to the pixel electrode. The transfer switch is switched by a trigger pulse.

特許文献１記載の液晶表示装置の画素書き込み時は、行走査線を介して供給される行選択信号により１行（１ライン）の複数の画素ずつ排他的に順番に選択されていき、１フレームではすべての行（全ライン）の複数の画素が選択される。この画素選択時にＳＲＡＭを構成する画素選択トランジスタがオンとされ、列データ線を介して供給されるサブフレームデータがサンプリングされて自己保持型メモリに供給されて記憶される。 At the time of pixel writing of the liquid crystal display device described in Patent Document 1, a plurality of pixels in one row (one line) are exclusively selected in order by a row selection signal supplied via a row scanning line, and one frame Then, a plurality of pixels in all rows (all lines) are selected. When this pixel is selected, the pixel selection transistor constituting the SRAM is turned on, and the subframe data supplied via the column data line is sampled, supplied to the self-holding memory, and stored.

全ての画素に対して上記と同様の動作により各サブフレームデータの書き込みが終了すると、所定論理値のトリガパルスにより全画素の転送スイッチがほぼ同時にオンとされ、各画素内の転送スイッチを通してＳＲＡＭからサブフレームデータを読み出して保持容量に供給してサブフレーム期間保持させると共に画素電極に印加する。これにより、全画素の液晶表示素子によりサブフレーム期間の画像表示が行われる。そのサブフレーム期間の表示中に、次のサブフレームのサブフレームデータの各画素への書き込みが開始され、次のサブフレームの表示までに全画素への書き込みが終了する。以下、上記と同様の動作が１フレームの全てのサブフレームで繰り返される。なお、詳細な説明は後述するが、液晶表示素子の共通電極にはサブフレームに同期して反転する共通電極が印加される。 When the writing of each sub-frame data is completed for all the pixels by the same operation as described above, the transfer switches of all the pixels are turned on almost simultaneously by a trigger pulse of a predetermined logic value, and the SRAM is passed through the transfer switch in each pixel. The subframe data is read out and supplied to the storage capacitor to hold it for the subframe period and to apply it to the pixel electrode. Thereby, the image display in the sub-frame period is performed by the liquid crystal display elements of all pixels. During the display of the subframe period, the writing of the subframe data of the next subframe to each pixel is started, and the writing to all the pixels is completed before the display of the next subframe. Thereafter, the same operation as described above is repeated in all subframes of one frame. Although a detailed description will be given later, a common electrode that is inverted in synchronization with the subframe is applied to the common electrode of the liquid crystal display element.

このようにして、サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一または異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて白の表示を行い、最小階調表示時は全てのサブフレームにおいて黒表示とし、それ以外の階調の場合は表示する階調に応じてサブフレーム毎に黒または白を選択し、複数のサブフレームの組み合わせによって階調表示を行う。この従来の液晶表示装置は、入力されるサブフレームデータが階調を示すデータであり、画素がＳＲＡＭとＤＲＡＭの２つの記憶部からなるデジタル駆動方式となっている。 In this manner, in the sub-frame driving type liquid crystal display device, all the sub-frames within one frame period are assigned in advance to a predetermined period in which the display period is the same or different. During display, white is displayed in all subframes, and in the minimum gradation display, black is displayed in all subframes. For other gradations, black or black is displayed for each subframe depending on the gradation to be displayed. White is selected, and gradation display is performed by combining a plurality of subframes. In this conventional liquid crystal display device, the input sub-frame data is data indicating gradation, and the pixel is a digital drive system in which the pixel is composed of two storage units, SRAM and DRAM.

特開２０１３−９２７１４号公報JP2013-92714A

しかしながら、上記の従来の液晶表示装置では、保持容量が保持する画素電圧は、同じ画素の転送スイッチのオフ動作の状態によって変化してしまう問題がある。例えば、転送スイッチを構成するＮチャネルのＭＯＳ型電界効果トランジスタのゲートにトリガパルスを印加してスイッチングする構成では、トリガパルスの“Ｈ”レベル期間、転送スイッチをオンとしてＳＲＡＭに記憶されているサブフレームデータを保持容量に転送させる。 However, in the above-described conventional liquid crystal display device, there is a problem that the pixel voltage held by the storage capacitor changes depending on the off-state of the transfer switch of the same pixel. For example, in a configuration in which a trigger pulse is applied to the gate of an N-channel MOS field effect transistor constituting the transfer switch for switching, the transfer switch is turned on and stored in the SRAM during the “H” level period of the trigger pulse. Transfer the frame data to the storage capacity.

この場合、全画素のＳＲＡＭから“Ｈ”レベルのサブフレームデータを読み出す時は、トリガパルスが“Ｈ”レベルから“Ｌ”レベルへ立ち下がっていく早い段階で転送スイッチがオフとなるので、トリガパルス伝送線の負荷（寄生容量）が軽くなり、トリガパルスの立ち下がりが早くなる。これに対し、１画素のＳＲＡＭのみから“Ｈ”レベルのサブフレームデータを読み出し、残りの全ての画素のＳＲＡＭからは“Ｌ”レベルのサブフレームデータを読み出す時は、トリガパルスが立ち下がっていくとき転送スイッチがオンのままなので、トリガパルス伝送線の負荷（寄生容量）が重くなり、トリガパルスの立ち下がりが遅くなる。 In this case, when the “H” level subframe data is read from the SRAM of all pixels, the transfer switch is turned off at an early stage when the trigger pulse falls from the “H” level to the “L” level. The load (parasitic capacitance) on the pulse transmission line becomes lighter and the trigger pulse falls more quickly. On the other hand, when “H” level subframe data is read from only one pixel SRAM and “L” level subframe data is read from all remaining pixel SRAMs, the trigger pulse falls. Since the transfer switch remains on, the load (parasitic capacitance) on the trigger pulse transmission line becomes heavy and the trigger pulse falls late.

全画素の記憶データが“Ｈ”レベルの時の“Ｈ”レベルの画素データはフィードスルーの影響で電圧低下が大きく、１画素のみ記憶データが“Ｈ”レベルの時の“Ｈ”レベルの画素データは電圧低下が小さくなり、同じ“Ｈ”レベルであっても画素電圧が異なってしまう。このようにトリガパルスの波形が異なると、保持容量に保持される画素電圧が同じ論理値でも異なってしまう。画素電圧の値が僅かでも異なると、例えば数十ｍＶでも変化すると、その変化が画像として見えてしまう。 The pixel data of “H” level when the storage data of all the pixels is “H” level has a large voltage drop due to the effect of feedthrough, and the pixel of “H” level when the storage data of only one pixel is “H” level Data decreases in voltage drop, and even at the same “H” level, the pixel voltage differs. When the trigger pulse waveforms are different, the pixel voltages held in the holding capacitors are different even with the same logical value. If the value of the pixel voltage is slightly different, for example, if it changes even at several tens of mV, the change appears as an image.

本発明は以上の点に鑑みなされたもので、転送スイッチのオフ動作に影響されず画素電圧を所望の一定値に設定可能とし、安定な動作を実現した液晶表示装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a liquid crystal display device capable of setting a pixel voltage to a desired constant value without being affected by an off operation of a transfer switch and realizing a stable operation. To do.

本発明は上記の目的を達成するため、複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる画像表示部と、画像表示部を構成する複数の画素の全てに、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介して順次に書き込んだ後、書き込んだサブフレームデータを全画素から読み出す画素制御手段とを備えるとともに、
複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、サブフレームデータを、列データ線を介してサンプリングして保持するスタティック・ランダム・アクセス部と、スタティック・ランダム・アクセス部に保持されたサブフレームデータを読み出して上書き保持して画素電極に画素電圧として出力する転送部とを備え、
スタティック・ランダム・アクセス部は、書き込み時にオンとされて列データ線を介して供給されるサブフレームデータをサンプリング出力する画素選択スイッチと、画素選択スイッチによりサンプリング出力されたサブフレームデータを保持する、互いの出力端子が他方の入力端子に接続された２のインバータからなる自己保持型メモリとからなり、
転送部は、サブフレームデータ表示時にオンとされて自己保持型メモリに保持されているサブフレームデータを読み出して転送する転送スイッチと、スタティック・ランダム・アクセス部の高電位側電源電圧と異なる高電位側電源電圧Ｖ1とスタティック・ランダム・アクセス部の低電位側電源電圧と異なる低電位側電源電圧Ｖ0とに設定されており、転送スイッチにより転送されたサブフレームデータを、上書き保持するとともに極性反転して画素電極へ電圧Ｖ1またはＶ0を画素電圧として出力するインバータとからなることを特徴とする。 In order to achieve the above object, the present invention comprises an image display unit composed of a plurality of pixels provided at each intersection where a plurality of column data lines and a plurality of row scanning lines intersect, and an image display unit Each subframe data for displaying each frame of the video signal in a plurality of subframes having a display period shorter than one frame period of the video signal is sequentially written to all of the plurality of pixels via the column data lines. And a pixel control means for reading out the written subframe data from all the pixels,
Each of a plurality of pixels has a display element in which liquid crystal is filled and sealed between a pixel electrode and a common electrode facing each other, and a static random access unit that samples and holds subframe data via column data lines And a transfer unit that reads and overwrites and holds the subframe data held in the static random access unit and outputs it as a pixel voltage to the pixel electrode,
The static random access unit holds the sub-frame data sampled and output by the pixel selection switch, which is turned on at the time of writing and samples and outputs the sub-frame data supplied via the column data line. It consists of a self-holding memory consisting of two inverters whose output terminals are connected to the other input terminal,
The transfer unit is turned on when subframe data is displayed and reads out and transfers the subframe data held in the self-holding memory, and a high potential different from the high potential side power supply voltage of the static random access unit -Side power supply voltage V1 and low-potential-side power supply voltage V0 that is different from the low-potential-side power supply voltage of the static random access unit. And an inverter that outputs the voltage V1 or V0 as a pixel voltage to the pixel electrode.

本発明によれば、転送スイッチのオフ動作に影響されず画素電圧を所望の値に設定でき、また安定な動作を実現することができる。 According to the present invention, the pixel voltage can be set to a desired value without being influenced by the off operation of the transfer switch, and a stable operation can be realized.

本発明の液晶表示装置の一実施の形態の構成図である。It is a block diagram of one embodiment of the liquid crystal display device of the present invention. 図１中の一画素の一実施の形態の回路図である。FIG. 2 is a circuit diagram of an embodiment of one pixel in FIG. 1. 図２の動作説明用タイミングチャートである。3 is a timing chart for explaining the operation of FIG. 2.

次に、本発明の実施の形態について図面と共に説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明になる液晶表示装置の一実施の形態の構成図を示す。同図において、本実施の形態の液晶表示装置１０は、画像表示部１１、タイミングジェネレータ１３、垂直シフトレジスタ１４、データラッチ回路１５、水平シフトレジスタ１６、ラッチ回路１７、及びレベルシフタ/画素ドライバ１８により構成されている、サブフレーム駆動方式の液晶表示装置である。 FIG. 1 shows a configuration diagram of an embodiment of a liquid crystal display device according to the present invention. In the figure, the liquid crystal display device 10 of the present embodiment includes an image display unit 11, a timing generator 13, a vertical shift register 14, a data latch circuit 15, a horizontal shift register 16, a latch circuit 17, and a level shifter / pixel driver 18. This is a sub-frame driving type liquid crystal display device.

画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向に延在するｍ本（ｍは２以上の自然数）の行走査線G1〜Gmと、レベルシフタ/画素ドライバ１８に一端が接続されて列方向に延在するｎ本（ｎは２以上の自然数）の列データ線VD1〜VDnとが交差する各交差部に設けられ、二次元マトリクス状に配置された全部でｍ×ｎ個の画素１２から構成されている。画像表示部１１を構成する画素１２は、一端がタイミングジェネレータ１３に接続された一組のトリガ線（ＴＲＧ及びＴＲＧＢ）に共通接続されている。なお、図１では図示の便宜上、トリガ線は１本のみとしている。また、全ての画素１２には外部から電源電圧Ｖ0及びＶ1が共通に印加される。本実施の形態の液晶表示装置１０は、後述する画素１２の構成に特徴がある。 The image display section 11 has one end connected to the vertical shift register 14 and one end connected to the m scanning lines G1 to Gm (m is a natural number of 2 or more) extending in the row direction and the level shifter / pixel driver 18. And n × n (n is a natural number of 2 or more) column data lines VD1 to VDn extending in the column direction are provided at each intersection and arranged in a two-dimensional matrix in a total of m × n. Pixel 12. The pixels 12 constituting the image display unit 11 are commonly connected to a set of trigger lines (TRG and TRGB) whose one ends are connected to the timing generator 13. In FIG. 1, only one trigger line is shown for convenience of illustration. Further, the power supply voltages V0 and V1 are commonly applied to all the pixels 12 from the outside. The liquid crystal display device 10 of the present embodiment is characterized by the configuration of the pixel 12 described later.

タイミングジェネレータ１３は、上位装置１９から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックCLKといった外部信号を入力信号として受け、これらの外部信号に基づいて、ＶスタートパルスVST、ＨスタートパルスHST、クロック信号VCK及びHCK、ラッチパルスLT、２種類のトリガパルスTRG及びTRGBなどの各種信号を生成する。 The timing generator 13 receives external signals such as a vertical synchronizing signal Vst, a horizontal synchronizing signal Hst, and a basic clock CLK from the host device 19 as input signals, and based on these external signals, a V start pulse VST, an H start pulse HST, a clock Various signals such as signals VCK and HCK, latch pulse LT, and two types of trigger pulses TRG and TRGB are generated.

ＶスタートパルスVSTは、各サブフレーム開始タイミングに出力されるパルス信号であり、ＶスタートパルスVSTによってサブフレームの切り替わりが制御される。ＨスタートパルスHSTは、水平シフトレジスタ１６に入力する開始タイミングに出力されるパルス信号である。クロック信号VCKは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号VCKのタイミングで垂直シフトレジスタ１４がシフト動作を行う。クロック信号HCKは、水平シフトレジスタ１６におけるシフトクロックであり、例えば３２ビット幅でサブフレームデータをシフトしていくための信号である。 The V start pulse VST is a pulse signal output at each subframe start timing, and switching of subframes is controlled by the V start pulse VST. The H start pulse HST is a pulse signal output at the start timing input to the horizontal shift register 16. The clock signal VCK is a shift clock that defines one horizontal scanning period (1H) in the vertical shift register 14, and the vertical shift register 14 performs a shift operation at the timing of the clock signal VCK. The clock signal HCK is a shift clock in the horizontal shift register 16, and is a signal for shifting subframe data with a 32-bit width, for example.

ラッチパルスLTは、水平シフトレジスタ１６が水平方向の１行の画素のサブフレームデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスは常に逆論理値の関係にある正転トリガパルスTRGと反転トリガパルスとからなり、これらはトリガ線を通して画像表示部１１を構成する全画素１２に共通に供給される。これら正転トリガパルスTRGと反転トリガパルスとは、サブフレーム期間内で画像表示部１１内の各画素１２内の後述するＳＲＡＭ部に順次サブフレームデータを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全画素の後述する転送スイッチをオンに制御してＳＲＡＭ部の記憶サブフレームデータを同じ画素１２内の画素電極に一度に転送させる。 The latch pulse LT is a pulse signal output at the timing when the horizontal shift register 16 has finished shifting the sub-frame data of the pixels in one row in the horizontal direction. The trigger pulse is composed of a normal rotation trigger pulse TRG and an inversion trigger pulse which are always in the relationship of reverse logic values, and these are supplied in common to all the pixels 12 constituting the image display unit 11 through the trigger line. The normal trigger pulse TRG and the inversion trigger pulse are output immediately after the subframe data is sequentially written in the SRAM unit (described later) in each pixel 12 in the image display unit 11 within the subframe period. Within a period, the transfer switch (described later) of all the pixels in the image display unit 11 is turned on to transfer the storage subframe data in the SRAM unit to the pixel electrodes in the same pixel 12 at a time.

垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスVSTを、クロック信号VCKによって転送し、行走査線G1〜Gmに対して行選択信号を１Ｈ単位で順次排他的に供給する。これにより、画像表示部１１において最も上にある行走査線G1から最も下にある行走査線Gmに向かって、行走査線が１本ずつ順次１Ｈ単位で選択されていく。 The vertical shift register 14 transfers the V start pulse VST supplied at the beginning of each subframe by the clock signal VCK, and sequentially supplies the row selection signals to the row scanning lines G1 to Gm in units of 1H. To do. As a result, the row scanning lines are sequentially selected in units of 1H from the uppermost row scanning line G1 to the lowermost row scanning line Gm in the image display unit 11.

データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分別された３２ビット幅のサブフレームデータを、上位装置１９からの基本クロックCLKに基づいてラッチした後、基本クロックCLKに同期して水平シフトレジスタ１６へ出力する。ここで、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。 The data latch circuit 15 latches the subframe data having a 32-bit width sorted for each subframe supplied from an external circuit (not shown) based on the basic clock CLK from the host device 19 and then uses the basic clock CLK. Synchronously output to the horizontal shift register 16. Here, in the present embodiment in which one frame of a video signal is divided into a plurality of subframes having a display period shorter than one frame period of the video signal and gradation display is performed by a combination of subframes, the external circuit described above Converts the gradation data indicating the gradation for each pixel of the video signal into 1-bit subframe data for each subframe for displaying the gradation of each pixel in the entire plurality of subframes. The external circuit further supplies the sub-frame data for 32 pixels in the same sub-frame together to the data latch circuit 15 as the 32-bit width data.

水平シフトレジスタ１６は、タイミングジェネレータ１３からの１Ｈの最初に供給されるＨスタートパルスHSTによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号HCKに同期してシフトする。ラッチ回路１７は、水平シフトレジスタ１６が画像表示部１１の１行分の画素数ｎと同じｎビット分（これは３２ビットの複数倍のビット数）のデータをシフトし終わった時点で、タイミングジェネレータ１３から供給されるラッチパルスLTに従って、水平シフトレジスタ１６から並列に供給されるｎビットのサブフレームデータをラッチし、レベルシフタ/画素ドライバ１８のレベルシフタへ出力する。ラッチ回路１７へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスHSTが再び出力され、水平シフトレジスタ１６は、クロック信号HCKに同期してデータラッチ回路１５から供給される次のサブフレームの３２ビット幅のデータのシフトを再開する。 The horizontal shift register 16 starts shifting by the H start pulse HST supplied at the beginning of 1H from the timing generator 13, and shifts the 32-bit width data supplied from the data latch circuit 15 in synchronization with the clock signal HCK. To do. The latch circuit 17 performs timing when the horizontal shift register 16 has finished shifting data of n bits (this is a multiple of 32 bits), which is the same as the number of pixels n for one row of the image display unit 11. In accordance with the latch pulse LT supplied from the generator 13, n-bit subframe data supplied in parallel from the horizontal shift register 16 is latched and output to the level shifter of the level shifter / pixel driver 18. When the data transfer to the latch circuit 17 is completed, the H start pulse HST is output again from the timing generator 13, and the horizontal shift register 16 receives the next subframe supplied from the data latch circuit 15 in synchronization with the clock signal HCK. The shift of 32-bit data is resumed.

レベルシフタ/画素ドライバ１８のレベルシフタは、ラッチ回路１７によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ/画素ドライバ１８の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線VD1〜VDnに並列に出力する。 The level shifter of the level shifter / pixel driver 18 shifts the signal level of n subframe data corresponding to n pixels in one row supplied by being latched by the latch circuit 17 to the liquid crystal driving voltage. The pixel driver of the level shifter / pixel driver 18 outputs n subframe data corresponding to n pixels in one row after the level shift to n column data lines VD1 to VDn in parallel.

水平ドライバを構成する水平シフトレジスタ１６、ラッチ回路１７及びレベルシフタ/画素ドライバ１８は、１Ｈ内において今回サブフレームデータを書き込む画素行に対するサブフレームデータの出力と、次の１Ｈ内でサブフレームデータを書き込む画素行に関するデータのシフトとを並行して行う。或る１Ｈにおいて、ラッチされた１行分のｎ個（ｎビット）のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線VD1〜VDnに並列に、かつ、一斉に出力される。 The horizontal shift register 16, the latch circuit 17, and the level shifter / pixel driver 18 constituting the horizontal driver output subframe data for the pixel row in which the current subframe data is written in 1H, and write the subframe data in the next 1H. The data regarding the pixel row is shifted in parallel. At a certain 1H, latched n (n-bit) subframe data for one row is output as data signals in parallel to n column data lines VD1 to VDn, respectively.

画像表示部１１を構成する複数の画素のうち、垂直シフトレジスタ１４からの行選択信号により選択された１行のｎ個の画素１２は、レベルシフタ/画素ドライバ１８から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線VD1〜VDnを介して画素毎にサンプリングしてそれぞれの画素内のＳＲＡＭ部に書き込む。同様の動作をＨスタートパルスHSTの出力から繰り返し行い、ｍ行分の画素１２への書き込みを１行の画素単位で行うことで画像表示部１１を構成する全画素への１サブフレームの書き込みが終了する。 Among a plurality of pixels constituting the image display unit 11, n pixels 12 in one row selected by a row selection signal from the vertical shift register 14 are for one row output from the level shifter / pixel driver 18 at a time. The n subframe data are sampled for each pixel via n column data lines VD1 to VDn and written to the SRAM portion in each pixel. The same operation is repeated from the output of the H start pulse HST, and writing to the pixels 12 for m rows is performed in units of pixels of one row, thereby writing one subframe to all the pixels constituting the image display unit 11. finish.

次に、本実施形態の液晶表示装置１０の特徴である画素１２の構成について説明する。 Next, the configuration of the pixel 12 that is a feature of the liquid crystal display device 10 of the present embodiment will be described.

図２は、図１中の一画素の一実施の形態の回路図を示す。図２に示す一画素１２は、図１に示したｎ本の列データ線VD1〜VDnのうちの任意の１本の列データ線ＶＤと、ｍ本の行走査線G1〜Gmのうちの任意の１本の行走査線Ｇとが交差する交差部に設けられた、アクティブマトリックス型液晶表示装置の画素である。 FIG. 2 shows a circuit diagram of an embodiment of one pixel in FIG. One pixel 12 shown in FIG. 2 includes any one column data line VD among the n column data lines VD1 to VDn shown in FIG. 1 and any one of the m row scanning lines G1 to Gm. The pixel of the active matrix type liquid crystal display device is provided at the intersection where the one row scanning line G intersects.

図２に示すように、本実施の形態の画素１２は、スタティック・ランダム・アクセス・メモリ部（ＳＲＡＭ部）１２１、転送部１２２、及び画素部１２３から構成されている。ＳＲＡＭ部１２１は、スイッチングトランジスタであるＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）NTr1と、２個のインバータＩＮＶ１及びＩＮＶ２とから構成されている。NTr1は画素選択スイッチを構成しており、そのドレインが列データ線ＶＤに接続され、そのゲートが行走査線Ｇに接続され、そのソースがインバータＩＮＶ１の入力端子及びインバータＩＮＶ２の出力端子に接続されている。インバータＩＮＶ１及びＩＮＶ２は一方の出力端子が他方の入力端子に接続されて公知の自己保持型メモリを構成している。 As shown in FIG. 2, the pixel 12 of this embodiment includes a static random access memory unit (SRAM unit) 121, a transfer unit 122, and a pixel unit 123. The SRAM unit 121 includes an N-channel MOS field effect transistor (hereinafter referred to as an NMOS transistor) NTr1, which is a switching transistor, and two inverters INV1 and INV2. NTr1 constitutes a pixel selection switch, its drain is connected to the column data line VD, its gate is connected to the row scanning line G, and its source is connected to the input terminal of the inverter INV1 and the output terminal of the inverter INV2. ing. Inverters INV1 and INV2 have one output terminal connected to the other input terminal to form a known self-holding memory.

ＳＲＡＭ部１２１では、転送スイッチNTr1からのデータ書き込みを容易にするため、インバータＩＮＶ２を構成するトランジスタの駆動力は、インバータＩＮＶ１を構成するトランジスタの駆動力及びNTr1の駆動力に比べて小さく設定されているが、詳細な説明は本発明の要旨ではないので省略する。 In the SRAM unit 121, in order to facilitate data writing from the transfer switch NTr1, the driving power of the transistor configuring the inverter INV2 is set smaller than the driving power of the transistor configuring the inverter INV1 and the driving power of NTr1. However, the detailed description is not the gist of the present invention, and will be omitted.

転送部１２２は、それぞれのドレイン同士、及びソース同士が接続されたＮＭＯＳトランジスタNTr2及びＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）PTr1とからなるトランスミッションゲートによる転送スイッチと、インバータＩＮＶ３とから構成されている。転送スイッチをトランスミッションゲート（相補スイッチ）としているのは、ＳＲＡＭ部１２１の出力電圧がＶＤＤ、ＧＮＤのどちらでも信号を効率良く通すことができるので、安定動作に貢献するためである。 The transfer unit 122 includes a transfer switch using a transmission gate composed of an NMOS transistor NTr2 and a P-channel MOS type field effect transistor (hereinafter referred to as a PMOS transistor) PTr1 connected to each other and the drains, and an inverter INV3. It is configured. The reason why the transfer switch is a transmission gate (complementary switch) is to contribute to stable operation because the signal can be passed efficiently regardless of whether the output voltage of the SRAM section 121 is VDD or GND.

転送スイッチは入力端子（NTr2及びPTr1のドレイン又はソース）がインバータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端子に接続され、出力端子が（NTr2及びPTr1のソース又はドレイン）がインバータＩＮＶ３の入力端子に接続され、NTr2のゲートが正転トリガパルスTRG伝送線に接続され、PTr1のゲートが反転トリガパルスTRGB伝送線に接続されている。インバータＩＮＶ３は出力端子が画素電極PEに接続されている。また、インバータＩＮＶ３の高電圧側電源端子にはＳＲＡＭ部１２１の高電圧側電源電圧VDDとは異なるＶ1が印加され、ＩＮＶ３の低電圧側電源端子にはＳＲＡＭ部１２１の低電圧側電源の接地電位GNDとは異なるＶ0が印加されている。これにより、インバータＩＮＶ３の出力電圧はＶ1又はＶ0となる。また、インバータＩＮＶ３の出力電圧がVDD、GNDとは異なるＶ1又はＶ0に設定できるため、赤、緑、青の３原色のそれぞれ専用の画像表示部で液晶表示装置を構成する場合などでは、Ｖ1、Ｖ0を赤、緑、青それぞれの色に合った画素電圧に設定することが可能となる。なお、一例として、GND＜Ｖ0＜Ｖ1＜VDDである。 The transfer switch has an input terminal (the drain or source of NTr2 and PTr1) connected to the output terminal of the inverter INV1 and an input terminal of the inverter INV2, and an output terminal (source or drain of NTr2 and PTr1) connected to the input terminal of the inverter INV3. The gate of NTr2 is connected to the normal trigger pulse TRG transmission line, and the gate of PTr1 is connected to the reverse trigger pulse TRGB transmission line. The inverter INV3 has an output terminal connected to the pixel electrode PE. Further, V1 different from the high voltage side power supply voltage VDD of the SRAM unit 121 is applied to the high voltage side power supply terminal of the inverter INV3, and the ground potential of the low voltage side power supply of the SRAM unit 121 is applied to the low voltage side power supply terminal of INV3. V0 different from GND is applied. As a result, the output voltage of the inverter INV3 becomes V1 or V0. In addition, since the output voltage of the inverter INV3 can be set to V1 or V0 different from VDD and GND, when the liquid crystal display device is configured with dedicated image display portions for the three primary colors of red, green, and blue, V1, It becomes possible to set V0 to a pixel voltage suitable for each color of red, green, and blue. As an example, GND <V0 <V1 <VDD.

画素部１２３は、離間対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが充填封入された構造の公知の液晶素子により構成されている。画素毎に設けられた画素電極ＰＥには転送部１２２からサブフレームデータが印加され、全画素に共通に設けられた共通電極ＣＥには共通電圧Ｖcomが外部装置１９から印加される。後述するように、共通電圧Ｖcomはサブフレーム期間毎に極性反転し、かつ、ハイレベル電圧値とローレベル電圧値とがそれぞれ所定値に設定された矩形波である。 The pixel unit 123 is configured by a known liquid crystal element having a structure in which a liquid crystal LCM is filled and sealed between a pixel electrode PE and a common electrode CE that are arranged to face each other. The subframe data is applied from the transfer unit 122 to the pixel electrode PE provided for each pixel, and the common voltage Vcom is applied from the external device 19 to the common electrode CE provided in common to all the pixels. As will be described later, the common voltage Vcom is a rectangular wave in which the polarity is inverted every subframe period, and the high level voltage value and the low level voltage value are set to predetermined values, respectively.

ここで、転送部１２２にインバータＩＮＶ３を使う利点について説明する。転送スイッチを構成するNTr2及びPTr1のそれぞれのゲートに印加される正転トリガパルスTRG及び反転トリガパルスTRGBの波形が従来の液晶表示装置と同様の理由で、全画素のＳＲＡＭ部の記憶状態によって変化して転送スイッチを通してＳＲＡＭ部１２１からインバータＩＮＶ３に供給されるデータのレベルが若干変化しても、インバータＩＮＶ３は、入力データレベルが閾値以上であるか否かにより論理値を判定して、その論理値を反転したデータを出力する。 Here, an advantage of using the inverter INV3 for the transfer unit 122 will be described. Waveforms of forward trigger pulse TRG and inverted trigger pulse TRGB applied to the respective gates of NTr2 and PTr1 constituting the transfer switch change depending on the storage state of the SRAM portion of all pixels for the same reason as in the conventional liquid crystal display device. Even if the level of data supplied from the SRAM unit 121 to the inverter INV3 through the transfer switch slightly changes, the inverter INV3 determines the logical value based on whether the input data level is equal to or higher than the threshold value, and Output data with the value inverted.

このため、インバータＩＮＶ３は、供給されるデータのレベルが同じ論理値の場合は、そのレベルが若干変化しても同じ論理値であると判定するため、入力データの論理値を正確に判定して、かつ、その論理値を反転した予め設定されたレベル変動の無い電圧Ｖ0またはＶ1を出力し、画素電圧として画素電極PEへ印加する。従って、インバータＩＮＶ３を用いることで、従来の液晶表示装置のようなトリガパルスの波形の変化が画素電圧に影響を与えることはない。 For this reason, when the level of the supplied data is the same logical value, the inverter INV3 determines that the logical value of the input data is accurately determined even if the level is slightly changed. In addition, a preset voltage V0 or V1 that is inverted in logical value and has no level fluctuation is output and applied to the pixel electrode PE as a pixel voltage. Therefore, by using the inverter INV3, the change in the waveform of the trigger pulse as in the conventional liquid crystal display device does not affect the pixel voltage.

次に、本実施の形態の液晶表示装置１０の動作について、図３のタイミングチャートを併せ参照して説明する。 Next, the operation of the liquid crystal display device 10 of the present embodiment will be described with reference to the timing chart of FIG.

前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの行走査信号により行走査線G1から行走査線Gmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２は、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。 As described above, in the liquid crystal display device 10 of FIG. 1, the row scanning lines are sequentially selected in units of 1H from the row scanning line G1 to the row scanning line Gm by the row scanning signal from the vertical shift register 14. Therefore, the plurality of pixels 12 constituting the image display unit 11 is written with data in units of n pixels in one row commonly connected to the selected row scanning line. Then, after the writing to all of the plurality of pixels 12 constituting the image display unit 11 is completed, all the pixels are simultaneously read based on the trigger pulse.

図３（Ａ）は、レベルシフタ/画素ドライバ１８から列データ線VD（VD1〜VDn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。右下がりの斜線の水平投影区間が書き込み期間を示す。なお、図３（Ａ）中、ｎＢ０、ｎＢ１、ｎＢ２はＢＯ、Ｂ１、Ｂ２のサブフレームデータの反転データであることを示す。また、図３（Ｂ）は、タイミングジェネレータ１３から正転トリガパルス用トリガ線に出力されるトリガパルスTRGを示す。このトリガパルスTRGは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線に出力される反転トリガパルスTRGBは正転トリガパルスTRGと常に逆論理値であるのでその図示は省略してある。 FIG. 3A schematically shows a writing period and a reading period of one pixel of 1-bit subframe data output from the level shifter / pixel driver 18 to the column data lines VD (VD1 to VDn). A horizontal projection section with a slanting line to the right indicates a writing period. In FIG. 3A, nB0, nB1, and nB2 indicate inverted data of the subframe data of BO, B1, and B2. FIG. 3B shows the trigger pulse TRG output from the timing generator 13 to the normal trigger pulse trigger line. This trigger pulse TRG is output every subframe. The inversion trigger pulse TRGB output to the inversion trigger pulse trigger line is always an inverse logical value with respect to the normal rotation trigger pulse TRG, and is not shown.

まず、図２に示す画素１２は行選択信号により選択されると、画素選択スイッチNTr1がオンとされ、その時列データ線VDに出力される図３（Ａ）のビットＢ０の正転サブフレームデータ（論理値「１」のときVDD、論理値「０」のとき0）が画素選択スイッチNTr1によりサンプリングされて２つのインバータＩＮＶ１及びＩＮＶ２からなる自己保持型メモリに書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２のＳＲＡＭ部１２１の自己保持型メモリにビットＢ０のサブフレームデータの書き込みが行われる。 First, when the pixel 12 shown in FIG. 2 is selected by the row selection signal, the pixel selection switch NTr1 is turned on, and the normal subframe data of the bit B0 of FIG. 3A output to the column data line VD at that time. (VDD when the logical value is “1”, 0 when the logical value is “0”) is sampled by the pixel selection switch NTr1 and written into the self-holding memory including the two inverters INV1 and INV2. Thereafter, similarly, the sub-frame data of bit B0 is written into the self-holding memory of the SRAM unit 121 of all the pixels 12 constituting the image display unit 11.

上記書き込み動作が終了した後の図３に示す時刻ｔ1で、図３（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスTRGが画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、全ての画素１２の転送部１２２内の転送スイッチNTr2及びPTr1がオンとされるため、ＳＲＡＭ部１２１に記憶されているビットＢ０の正転サブフレームデータが反転されて転送スイッチNTr2及びPTr1を通してインバータＩＮＶ３に一斉に転送される。 At time t1 shown in FIG. 3 after the completion of the writing operation, the “H” level normal rotation trigger pulse TRG is simultaneously supplied to all the pixels 12 constituting the image display unit 11 as shown in FIG. Is done. As a result, the transfer switches NTr2 and PTr1 in the transfer unit 122 of all the pixels 12 are turned on, so that the normal subframe data of the bit B0 stored in the SRAM unit 121 is inverted and the transfer switches NTr2 and PTr1 Through the inverter INV3.

インバータＩＮＶ３は、入力されたビットＢ０のサブフレームデータ（論理値「１」のときVDD、論理値「０」のとき０）を一時保持するとともに再び極性反転してビットＢ０の正転サブフレームデータを画素電極ＰＥに印加する。このインバータＩＮＶ３によるビットＢ０の正転サブフレームデータの保持期間は、時刻ｔ1から図３（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスTRGが入力される時刻ｔ2までの１サブフレーム期間である。 The inverter INV3 temporarily holds the input sub-frame data of the bit B0 (VDD when the logical value is “1”, 0 when the logical value is “0”), and reverses the polarity again to rotate the normal sub-frame data of the bit B0. Is applied to the pixel electrode PE. The inverter INV3 holds the normal rotation subframe data of bit B0 from time t1 to time t2 when the next "H" level normal rotation trigger pulse TRG is input as shown in FIG. 3B. It is a subframe period.

ここで、インバータＩＮＶ３から画素電極ＰＥに印加されるサブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには電源電圧Ｖ1が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときにはＶ0が印加される。一方、液晶素子の共通電極ＣＥには、自由な電圧が共通電極電圧Ｖcomとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖcomは、正転サブフレームデータが画素電極PEに印加されるサブフレーム期間は、図３（Ｉ）に示すように０Ｖよりも例えば液晶LCMの閾値電圧だけ低いマイナスの電圧ｃに設定される。 Here, when the bit value of the subframe data applied from the inverter INV3 to the pixel electrode PE is "1", that is, "H" level, the power supply voltage V1 is applied, and the bit value is "0", that is, "L" level. In this case, V0 is applied. On the other hand, a free voltage can be applied to the common electrode CE of the liquid crystal element as the common electrode voltage Vcom, and the voltage is set to the specified voltage at the same time as when the “H” level forward trigger pulse is input. It is made to switch. Here, the common electrode voltage Vcom is a negative voltage lower than 0 V, for example, by the threshold voltage of the liquid crystal LCM, as shown in FIG. 3 (I), during the subframe period in which the normal rotation subframe data is applied to the pixel electrode PE. c.

液晶素子は画素電極PEの画素電圧と共通電極CEの共通電極電圧との差電圧の絶対値である液晶LCMの印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが画素電極PEに印加される時刻ｔ1〜ｔ2の１サブフレーム期間では、液晶LCMの印加電圧はサブフレームデータのビット値が「１」であるときは、図３（Ｊ）に示すように（Ｖ1−ｃ）という正の大きな電圧となり、液晶素子は白を表示する。一方、サブフレームデータのビット値が「０」であるときは、図３（Ｋ）に示すように（Ｖ0−ｃ）という正の小さな電圧となり、液晶素子は黒を表示する。 The liquid crystal element performs gradation display according to the applied voltage of the liquid crystal LCM, which is the absolute value of the difference voltage between the pixel voltage of the pixel electrode PE and the common electrode voltage of the common electrode CE. Therefore, during one subframe period from time t1 to time t2 when the normal subframe data of bit B0 is applied to the pixel electrode PE, the applied voltage of the liquid crystal LCM is when the bit value of the subframe data is “1”. As shown in FIG. 3J, a large positive voltage of (V1-c) is generated, and the liquid crystal element displays white. On the other hand, when the bit value of the subframe data is “0”, as shown in FIG. 3K, the voltage becomes a small positive voltage (V0−c), and the liquid crystal element displays black.

上記のビットＢ０の正転サブフレームデータを表示している時刻ｔ1〜ｔ2の１サブフレーム期間内において、図３（Ａ）に示すように次のビットＢ０の反転サブフレームデータｎＢ０の全画素１２内のＳＲＡＭ部１２１への書き込みが、前述したＢ０の正転サブフレームデータの書き込み時と同様にして行われる。これにより、全画素１２内のＳＲＡＭ部１２１は、それまで記憶していたビットＢ０の正転サブフレームデータを反転サブフレームデータｎＢ０に書き換える（上書き記憶する）。 Within one subframe period from time t1 to t2 when the normal subframe data of bit B0 is displayed, all pixels 12 of the inverted subframe data nB0 of the next bit B0 as shown in FIG. Writing to the internal SRAM unit 121 is performed in the same manner as the writing of B0 normal rotation subframe data. Thereby, the SRAM unit 121 in all the pixels 12 rewrites the normal rotation subframe data of the bit B0 stored so far to the reverse subframe data nB0 (overwrite storage).

その書き込み動作が終了した後の図３に示す時刻ｔ2で、図３（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスTRGが画像表示部１１を構成する全ての画素１２に同時に供給される。これにより、全ての画素１２の転送部１２２内の転送スイッチNTr2及びPTr1がオンとされるため、ＳＲＡＭ部１２１に記憶されているビットＢ０の反転サブフレームデータｎＢ０が反転されて転送スイッチNTr2及びPTr1を通してインバータＩＮＶ３に一斉に転送される。 At time t2 shown in FIG. 3 after the end of the writing operation, a normal rotation trigger pulse TRG of “H” level is simultaneously supplied to all the pixels 12 constituting the image display unit 11 as shown in FIG. Is done. As a result, since the transfer switches NTr2 and PTr1 in the transfer unit 122 of all the pixels 12 are turned on, the inverted subframe data nB0 of the bit B0 stored in the SRAM unit 121 is inverted and the transfer switches NTr2 and PTr1 Through the inverter INV3.

インバータＩＮＶ３は、入力された正転サブフレームデータＢ０（論理値「１」のときVDD、論理値「０」のとき０）を上書き保持するとともに再び極性反転して反転サブフレームデータｎＢ０（論理値「１」のときV1、論理値「０」のときＶ0）を画素電極ＰＥに印加する。このインバータＩＮＶ３による反転サブフレームデータｎＢ０の保持期間は、時刻ｔ2から図３（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスTRGが入力される時刻ｔ3までの１サブフレーム期間である。 The inverter INV3 overwrites and holds the input normal rotation subframe data B0 (VDD when the logical value is “1”, 0 when the logical value is “0”), and reverses the polarity again to invert the subframe data nB0 (logical value). V1 is applied to the pixel electrode PE when “1” and V0 when the logical value is “0”. The holding period of the inverted subframe data nB0 by the inverter INV3 is one subframe period from time t2 to time t3 when the next "H" normal rotation trigger pulse TRG is input as shown in FIG. 3B. It is.

ここで、共通電極電圧Ｖcomは、反転サブフレームデータが画素電極PEに印加されるサブフレーム期間は、図３（Ｉ）に示すようにＶ1よりも大きな所定の正の電圧ｄに設定される。従って、反転サブフレームデータｎＢ０が画素電極PEに印加される時刻ｔ2〜ｔ3の１サブフレーム期間では、液晶LCMの印加電圧は反転サブフレームデータのビット値が「１」であるときは、図３（Ｋ）に示すように（Ｖ1−d）という負の小さな電圧となり、液晶素子は黒を表示する。一方、反転サブフレームデータのビット値が「０」であるときは、図３（Ｊ）に示すように（Ｖ0−d）という負の大きな電圧となり、液晶素子は白を表示する。 Here, the common electrode voltage Vcom is set to a predetermined positive voltage d higher than V1 as shown in FIG. 3I during the subframe period in which the inverted subframe data is applied to the pixel electrode PE. Therefore, in one subframe period from time t2 to time t3 when the inverted subframe data nB0 is applied to the pixel electrode PE, the applied voltage of the liquid crystal LCM is shown in FIG. 3 when the bit value of the inverted subframe data is “1”. As shown in (K), the voltage becomes a small negative voltage (V1-d), and the liquid crystal element displays black. On the other hand, when the bit value of the inverted subframe data is “0”, as shown in FIG. 3J, a negative large voltage of (V0−d) is obtained, and the liquid crystal element displays white.

すなわち、液晶の印加電圧において、図３（Ｊ）に示す正の大きな電圧（Ｖ1−c）と負の大きな電圧（Ｖ0−ｄ）とは極性が異なるが絶対値が同一の大なる値であり、いずれの場合も液晶素子は白を表示する。一方、図３（Ｋ）に示す正の小さな電圧（Ｖ0−c）と負の小さな電圧（Ｖ1−ｄ）とは極性が異なるが絶対値が同一の小なる値であり、いずれの場合も液晶素子は黒を表示する。 That is, in the voltage applied to the liquid crystal, the positive large voltage (V1−c) and the negative large voltage (V0−d) shown in FIG. 3 (J) have different polarities but the same absolute value. In either case, the liquid crystal element displays white. On the other hand, the small positive voltage (V0-c) and the small negative voltage (V1-d) shown in FIG. 3 (K) are small values having the same absolute value but different polarities. The element displays black.

また、図３（Ａ）に示すようにビットＢ０の正転サブフレームデータに続いて、Ｂ０の反転サブフレームデータｎＢ０が供給される。ここで、ビットＢ０の正転サブフレームデータとＢ０の反転サブフレームデータｎＢ０のビット値は常に逆論理値の関係にある。従って、ビットＢ０の正転サブフレームデータが論理値「１」のときは続いて入力される反転サブフレームデータｎＢ０の論理値は「０」である。逆に、ビットＢ０の正転サブフレームデータが論理値「０」のときは続いて入力される反転サブフレームデータｎＢ０の論理値は「１」である。 As shown in FIG. 3A, the inverted subframe data nB0 of B0 is supplied following the normal subframe data of bit B0. Here, the bit values of the normal subframe data of bit B0 and the inverted subframe data nB0 of B0 are always in the relationship of reverse logical values. Therefore, when the normal subframe data of bit B0 is the logical value “1”, the logical value of the subsequently input inverted subframe data nB0 is “0”. On the other hand, when the normal subframe data of bit B0 is the logical value “0”, the logical value of the subsequently input inverted subframe data nB0 is “1”.

従って、時刻t1〜t2の期間においてビットＢ０の正転サブフレームデータが論理値「１」で液晶の印加電圧が図３（Ｊ）に示すように（Ｖ1−ｃ）という正の大きな電圧で白を表示するときは、続いて時刻t2〜t3の期間において入力される反転サブフレームデータｎＢ０が論理値「０」であり、そのときの液晶の印加電圧が図３（Ｊ）に示すように負の大きな電圧（Ｖ0−ｄ）であり時刻t1〜t2と同じ白を表示する。すなわち、ビットＢ０は時刻t1〜t3の２サブフレーム期間にわたって、同じ白を表示する。 Accordingly, during the period from time t1 to time t2, the normal subframe data of bit B0 is the logical value “1” and the applied voltage of the liquid crystal is white with a large positive voltage of (V1−c) as shown in FIG. Is displayed, the inverted subframe data nB0 input during the period from time t2 to time t3 has a logical value “0”, and the applied voltage of the liquid crystal at that time is negative as shown in FIG. And the same white as the time t1 to t2 is displayed. That is, bit B0 displays the same white over two subframe periods from time t1 to time t3.

一方、時刻t1〜t2の期間においてビットＢ０の正転サブフレームデータが論理値「０」で液晶の印加電圧が図３（Ｋ）に示すように（Ｖ0−ｃ）という正の小さな電圧で黒を表示するときは、続いて時刻t2〜t3の期間において入力される反転サブフレームデータｎＢ０が論理値「１」であり、そのときの液晶の印加電圧が図３（Ｋ）に示すように負の小さな電圧（Ｖ1−ｄ）であり時刻t1〜t2と同じ黒を表示する。このように、正転サブフレームデータと反転サブフレームデータにより、同じビットの２サブフレーム期間にわたって常に同じ白表示または黒表示を行う。 On the other hand, during the period from time t1 to t2, the normal rotation subframe data of bit B0 is the logical value “0”, and the applied voltage of the liquid crystal is black with a small positive voltage (V0−c) as shown in FIG. Is displayed, the inverted subframe data nB0 input during the period from time t2 to time t3 is the logical value “1”, and the applied voltage of the liquid crystal at that time is negative as shown in FIG. Is the same voltage (V1-d), and the same black as at times t1 to t2 is displayed. In this way, the same white display or black display is always performed over the two subframe periods of the same bit by the normal subframe data and the inverted subframe data.

また、画素電極ＰＥに印加される画素電圧は、時刻t1〜t2の１サブフレーム期間と時刻t2〜t3の次の１サブフレーム期間とは絶対値は同じであるが極性が反転しているので液晶素子の交流駆動ができる。 In addition, the pixel voltage applied to the pixel electrode PE has the same absolute value in one subframe period from time t1 to t2 and the next subframe period from time t2 to t3, but the polarity is inverted. The AC drive of the liquid crystal element can be performed.

時刻t3以降も上記と同様の動作が行われる。図３（Ｃ）はビットＢ０〜Ｂ３の正転サブフレームデータがすべて論理値「１」（反転サブフレームデータｎＢ０〜ｎＢ３がすべて論理値「０」）のときの列データ線VDのサブフレームデータの波形、同図（Ｄ）はそのときのＳＲＡＭ部１２１の出力サブフレームデータの波形、同図（Ｅ）はそのときの画素電位を示す。また、図３（Ｆ）はビットＢ０〜Ｂ３の正転サブフレームデータがすべて論理値「０」（反転サブフレームデータｎＢ０〜ｎＢ３がすべて論理値「１」）のときの列データ線VDのサブフレームデータの波形、同図（Ｇ）はそのときのＳＲＡＭ部１２１の出力サブフレームデータの波形、同図（Ｈ）はそのときの画素電位を示す。 The same operation as described above is performed after time t3. FIG. 3C shows the subframe data of the column data line VD when the normal subframe data of the bits B0 to B3 are all logical values “1” (the inverted subframe data nB0 to nB3 are all logical values “0”). (D) shows the waveform of the output subframe data of the SRAM unit 121 at that time, and (E) shows the pixel potential at that time. FIG. 3F shows the sub-column data line VD when the normal subframe data of bits B0 to B3 are all logical values “0” (the inverted subframe data nB0 to nB3 are all logical values “1”). The waveform of the frame data, (G) in the figure shows the waveform of the output subframe data of the SRAM unit 121 at that time, and (H) in the figure shows the pixel potential at that time.

なお、１ビットのサブフレームビットの書き込み期間は図３（Ａ）に右下がりの斜線で模式的に示すように各サブフレームビットで同じであるが、サブフレーム表示期間は各サブフレーム毎に異なっていてよい。図３の例では１番目のサブフレームビットの２サブフレーム表示期間（Ｂ０＋ｎＢ０）と、２番目のサブフレームビットの２サブフレーム表示期間（Ｂ１＋ｎＢ１）と、３番目のサブフレームビットの２サブフレーム表示期間（Ｂ２＋ｎＢ２）と、４番目のサブフレームビットの２サブフレーム表示期間（Ｂ３＋ｎＢ３）とは、１：２：４：８の関係にあり、これにより４ビットのパルス幅変調（ＰＷＭ）方式での階調表現が行われる。ただし、本発明はこのような関係に限定されるものではない。 Note that the writing period of one subframe bit is the same for each subframe bit as schematically shown by the right-downward oblique line in FIG. 3A, but the subframe display period differs for each subframe. It may be. In the example of FIG. 3, two subframe display periods (B0 + nB0) of the first subframe bit, two subframe display periods (B1 + nB1) of the second subframe bit, and two subframe displays of the third subframe bit The period (B2 + nB2) and the 2 subframe display period (B3 + nB3) of the 4th subframe bit are in a relationship of 1: 2: 4: 8, and thus, in the 4-bit pulse width modulation (PWM) system. Gradation expression is performed. However, the present invention is not limited to such a relationship.

このように、本実施の形態によれば、転送部１２２を、転送スイッチNTr2及びPTr1からのサブフレームデータをインバータＩＮＶ３で一時保持してインバータＩＮＶ３の電源電圧Ｖ1またはＶ0を画素電極ＰＥへ印加する構成としたため、トリガパルスTRG及びTRGBの伝送線に接続される画素１２の状態が異なることによる保持電圧差が生じないので、画質を安定させることができる。 Thus, according to the present embodiment, the transfer unit 122 temporarily holds the subframe data from the transfer switches NTr2 and PTr1 by the inverter INV3, and applies the power supply voltage V1 or V0 of the inverter INV3 to the pixel electrode PE. Since the configuration is adopted, the holding voltage difference due to the state of the pixel 12 connected to the transmission lines of the trigger pulses TRG and TRGB does not occur, so that the image quality can be stabilized.

また、本実施形態では、インバータＩＮＶ３の電源電圧Ｖ1またはＶ0を上位装置１９により制御可能としており、それらは他の回路部の電源電圧VDD及びGNDとは異なる電圧値にすることができる。このため、赤、緑、青の３原色のそれぞれ専用の画像表示部で液晶表示装置１０を構成する場合などでは、Ｖ1、Ｖ0を赤、緑、青の専用の画像表示部毎にそれぞれの色に合った画素電圧に設定、調整することができる。 Further, in the present embodiment, the power supply voltage V1 or V0 of the inverter INV3 can be controlled by the host device 19, and they can be set to voltage values different from the power supply voltages VDD and GND of other circuit units. For this reason, in the case where the liquid crystal display device 10 is configured with dedicated image display units for the three primary colors of red, green, and blue, V1 and V0 are the respective colors for the dedicated image display units for red, green, and blue. It is possible to set and adjust the pixel voltage suitable for.

なお、本発明は以上の実施形態に限定されるものではなく、例えば画素電極ＰＥは反射電極及び透過電極のいずれでもよい。また、ＳＲＡＭ部に書き込んだサブフレームデータを読み出す方法としては、全画素から同時に読み出す場合に限らず、画素１つずつ順番に読み出してもよいし、複数本のラインの画素群単位で順番に読み出すようにしてもよい。 Note that the present invention is not limited to the above embodiment. For example, the pixel electrode PE may be either a reflective electrode or a transmissive electrode. In addition, the method of reading the subframe data written in the SRAM unit is not limited to reading from all the pixels simultaneously, and may be read sequentially for each pixel or sequentially for each pixel group of a plurality of lines. You may do it.

１０液晶表示装置
１１画像表示部
１２画素
１３タイミングジェネレータ
１４垂直シフトレジスタ
１５データラッチ回路
１６水平シフトレジスタ
１７ラッチ回路
１８レベルシフタ/画素ドライバ
１９上位装置
１２１スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）部
１２２転送部
１２３画素部
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３インバータ
NTr1 画素選択スイッチを構成するＮＭＯＳトランジスタ
NTr2 転送スイッチを構成するＮＭＯＳトランジスタ
PTr1 転送スイッチを構成するＰＭＯＳトランジスタ
PE 画素電極
CE 共通電極
LCM 液晶 DESCRIPTION OF SYMBOLS 10 Liquid crystal display device 11 Image display part 12 Pixel 13 Timing generator 14 Vertical shift register 15 Data latch circuit 16 Horizontal shift register 17 Latch circuit 18 Level shifter / Pixel driver 19 Host device 121 Static random access memory (SRAM) part 122 Transfer Part 123 pixel part INV1, INV2, INV3 inverter
NMOS transistor constituting NTr1 pixel selection switch
NMOS transistor composing NTr2 transfer switch
PMOS transistor composing PTr1 transfer switch
PE pixel electrode
CE common electrode
LCM LCD

Claims

複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる画像表示部と、
前記画像表示部を構成する前記複数の画素の全てに、映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介して順次に書き込んだ後、書き込んだ前記サブフレームデータを全画素から読み出す画素制御手段とを備えるとともに、
前記複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
前記サブフレームデータを、前記列データ線を介してサンプリングして保持するスタティック・ランダム・アクセス部と、
前記スタティック・ランダム・アクセス部に保持された前記サブフレームデータを読み出して上書き保持して前記画素電極に画素電圧として出力する転送部と
を備え、
前記スタティック・ランダム・アクセス部は、
書き込み時にオンとされて前記列データ線を介して供給される前記サブフレームデータをサンプリング出力する画素選択スイッチと、
前記画素選択スイッチによりサンプリング出力された前記サブフレームデータを保持する、互いの出力端子が他方の入力端子に接続された２のインバータからなる自己保持型メモリとからなり、
前記転送部は、
サブフレームデータ表示時にオンとされて前記自己保持型メモリに保持されている前記サブフレームデータを読み出して転送する転送スイッチと、
前記スタティック・ランダム・アクセス部の高電位側電源電圧と異なる高電位側電源電圧Ｖ1と前記スタティック・ランダム・アクセス部の低電位側電源電圧と異なる低電位側電源電圧Ｖ0とに設定されており、前記転送スイッチにより転送された前記サブフレームデータを、上書き保持するとともに極性反転して前記画素電極へ前記電圧Ｖ1またはＶ0を前記画素電圧として出力するインバータとからなる
ことを特徴とする液晶表示装置。 An image display unit composed of a plurality of pixels provided at each intersection where a plurality of column data lines and a plurality of row scanning lines intersect;
Each subframe data for displaying each frame of a video signal in a plurality of subframes having a display period shorter than one frame period of the video signal on all of the plurality of pixels constituting the image display unit, And a pixel control means for reading out the written subframe data from all pixels after sequentially writing through the column data lines,
Each of the plurality of pixels is
A display element in which liquid crystal is filled and sealed between the opposing pixel electrode and the common electrode;
A static random access unit that samples and holds the subframe data via the column data line;
A transfer unit that reads out the subframe data held in the static random access unit, overwrites it, and outputs it as a pixel voltage to the pixel electrode; and
The static random access unit is
A pixel selection switch which is turned on at the time of writing and samples and outputs the subframe data supplied via the column data line;
A self-holding memory that holds the subframe data sampled and output by the pixel selection switch, and that includes two inverters whose output terminals are connected to the other input terminal;
The transfer unit is
A transfer switch that is turned on when displaying subframe data and reads and transfers the subframe data held in the self-holding memory;
A high potential side power supply voltage V1 different from the high potential side power supply voltage of the static random access section and a low potential side power supply voltage V0 different from the low potential side power supply voltage of the static random access section; A liquid crystal display device comprising: an inverter which overwrites and holds the subframe data transferred by the transfer switch, and reverses the polarity and outputs the voltage V1 or V0 as the pixel voltage to the pixel electrode.

前記電圧Ｖ1及びＶ0は、外部の上位装置により、前記スタティック・ランダム・アクセス部の高電位側電源電圧より小で、かつ、低電位側電源電圧より大なる電圧の範囲内の、任意の値に設定可能とされていることを特徴とする請求項１記載の液晶表示装置。 The voltages V1 and V0 are set to arbitrary values within a voltage range that is smaller than the high-potential-side power supply voltage and larger than the low-potential-side power supply voltage by the external host device. The liquid crystal display device according to claim 1, wherein the liquid crystal display device can be set.