JP2015179758A - Lead frame for semiconductor device and method of manufacturing the same - Google Patents

Lead frame for semiconductor device and method of manufacturing the same Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a lead frame having higher reliability without exposure of the base material surface in the outer periphery of a plating film serving as an external connection terminal exposed from a mold resin.SOLUTION: Each area of surface portions in contact with a die pad part 36 for mounting a semiconductor element thereon, the die pad part 36 of a base material 37 for supporting an internal terminal and an external terminal, and internal/external terminals is formed so as to be smaller than that of the die pad part 36 and the internal/external terminals. Stepped portions 30, 31 are made to be formed between the bottom surface peripheral edge of the die pad part 36 and the internal/external terminals and the surface portion of a lead frame base material 37.

Description

本発明は、半導体装置用リードフレーム、特に樹脂封止後に外部接続端子となるめっき層がモールド樹脂から露出しているＱＦＮやＳＯＮなどの半導体装置用リードフレーム、及びその製造方法に関する。   The present invention relates to a lead frame for a semiconductor device, and more particularly to a lead frame for a semiconductor device such as QFN or SON in which a plating layer serving as an external connection terminal after resin sealing is exposed from a mold resin, and a manufacturing method thereof.

近年、リードフレームへの要求として、半導体装置の小型高密度化及び集積化による細密化、多列化および大判化は当然のことながら、多様な用途に合わせて半導体装置の基材となるリードフレームのダイパッドやリードその他のパーツの形状も多種多様に要求される。更に必要な期間に必要な量だけを生産するために、少量多品種及び短納期も要求される。これらの諸要求を満足させるために、フォトエッチングで製造されるリードフレームへの需要が大幅に増加してきた。   In recent years, as a requirement for lead frames, it is natural that miniaturization, multi-rows, and large size by miniaturization and integration of semiconductor devices have become natural, and lead frames that serve as base materials for semiconductor devices for various applications. The shape of die pads, leads and other parts is also required in a wide variety. Furthermore, in order to produce only the necessary amount during the required period, a small variety and a short delivery time are also required. In order to satisfy these various requirements, the demand for lead frames manufactured by photoetching has increased significantly.

従来より、リードフレームの基材となる金属板からリードフレームを形成する方法として、金属板を液状やフィルム状のフォトレジストで被覆し、リソグラフィーを行って、部分的に必要なパターンにめっきを行うフォトフォーミングを利用し、リードフレームの表側に、半導体素子が搭載される部分や、半導体素子と外部端子を接続するためのワイヤーボンディングを行う内部接続端子や、その他の配線パターン部分をめっきしたり、加えて或いは同時に、リードフレームの裏側に実装のための外部接続端子となる部分に、貴金属などのめっきを行い、次に、フォトフォーミングで形成された貴金属などのめっき層を残したまま、再度液状やフィルム状のフォトレジストで基材を被覆し、同じくリソグラフィーを行って、めっき層以外の金属板の部分をエッチングし、リードフレームとしての必要な形状を得る方法が用いられている。フォトレジストを使用して必要なパターンにめっきを行う方法は、一般的にフォトフォーミングと呼ばれるが、これに対してエッチングを行う方法は、フォトエッチングと呼ばれている。図１（ａ）は係る従来の製造方法の工程フローを、図２は各工程の詳細を、それぞれ示す説明図である。   Conventionally, as a method of forming a lead frame from a metal plate as a base material for a lead frame, the metal plate is covered with a liquid or film-like photoresist, and lithography is performed to partially plate a necessary pattern. Using photoforming, on the front side of the lead frame, plating the part where the semiconductor element is mounted, the internal connection terminal that performs wire bonding to connect the semiconductor element and the external terminal, and other wiring pattern parts, In addition, or at the same time, plating the noble metal or the like on the part that will become the external connection terminal for mounting on the back side of the lead frame, and then leave the noble metal or other plating layer formed by photoforming again and leave the liquid state again The substrate is covered with a film-like photoresist, and lithography is performed in the same manner. The portion of the plate by etching, a method to obtain the necessary shape of the lead frame is used. A method of plating a necessary pattern using a photoresist is generally called photoforming, and a method of etching with respect to this is called photoetching. FIG. 1A is a process flow of the conventional manufacturing method, and FIG. 2 is an explanatory diagram showing details of each process.

最初にフォトフォーミングを行い、その後フォトエッチングを組み合わせる製造方法は、下記の特許文献１に詳しく記載されている。   A manufacturing method in which photoforming is performed first and then photoetching is described in detail in Patent Document 1 below.

この製造形態によれば、リードフレームの側面にめっきが施されることはなく、リードフレームの表裏面において、その面の必要な部分にだけめっきすることで、高価な貴金属めっき部分の面積や量を減らし、安価なリードフレームを供給することが可能であるとされている。   According to this manufacturing mode, the side surface of the lead frame is not plated, and only the necessary part of the surface is plated on the front and back surfaces of the lead frame, so that the area and amount of the expensive noble metal plating part is increased. It is said that it is possible to supply an inexpensive lead frame.

特許第４８５２８０２号公報Japanese Patent No. 4852802

特許文献１には、この種リードフレームの製造方法として次のように記載されている。即ち、最初にリードフレームの基材となる金属板にフォトレジストを被覆し、リードフレームに必要な所望のめっきパターンが形成されるように描画されたマスクを使用して露光する。その後、現像にて基材表面を露出させてめっきを積層し、その後レジストを剥離する。この際、めっきは基材の表面のみ、または裏面のみ、あるいは表裏同時に、意図して必要な部分のみにめっきを形成することができる。その後、めっきが形成された基材に、フォトレジストを再度被覆し、所望のリードフレーム形状を得るためのパターンが描画されたマスクを、先にリードフレームの所定の位置にめっきされたパターンに合わせ込み、露光を行ってから、現像にて基材表面を露出させてエッチングを行い、その後、レジストを剥離してリードフレームを得る。また、先にフォトフォーミングにてめっきパターンを形成し、その上にフォトレジストを被覆してエッチングを行うことにより、エッチング液からめっき面を保護する効果もあるようにしている。また、特許文献１には、別の実施例として、基材表面に先にフォトフォーミングにてめっきパターンを形成し、２回目のフォトレジストを使用せずに、そのままエッチング液を噴き付け、めっき被膜をマスクとして、エッチングを行ってリードフレームを得るようにすることも記載されている。   Patent Document 1 describes a method for manufacturing this type of lead frame as follows. That is, first, a metal plate serving as a base material of a lead frame is coated with a photoresist, and then exposed using a mask drawn so that a desired plating pattern necessary for the lead frame is formed. Thereafter, the substrate surface is exposed by development, plating is laminated, and then the resist is peeled off. In this case, the plating can be formed only on the necessary part on the surface of the base material only, the back surface only, or the front and back surfaces at the same time. Then, coat the base material on which the plating has been formed with the photoresist again, and align the mask on which the pattern for obtaining the desired leadframe shape has been plated with the pattern plated in advance on the leadframe. After the exposure, the substrate surface is exposed by development and etching is performed. Thereafter, the resist is peeled off to obtain a lead frame. In addition, the plating pattern is first formed by photoforming, and a photoresist is coated thereon and etching is performed, so that the plating surface is protected from the etching solution. Further, in Patent Document 1, as another example, a plating pattern is first formed on the surface of a substrate by photoforming, and an etching solution is sprayed as it is without using a second photoresist. It is also described that a lead frame is obtained by performing etching using as a mask.

レジストを使用したフォトフォーミングでのめっき形状は、使用するレジストの厚みや解像度により形成可能な最小寸法と形状が決定される。一般的には、仮に厚さ２５μｍ程度のドライフィルムレジストを使用した場合、最小の幅寸法として、３０μｍ程度までは解像されるので、それ以上の寸法であれば、殆どの形状は露光後の現像パターンとして形成可能であり、半導体装置に要求される一般的なめっきの形状や寸法の殆どを網羅することが可能である。   The minimum dimension and shape that can be formed by the thickness and resolution of the resist to be used are determined as the plating shape in the photoforming using the resist. In general, if a dry film resist having a thickness of about 25 μm is used, the minimum width dimension is resolved up to about 30 μm. It can be formed as a development pattern, and can cover most of the general plating shapes and dimensions required for semiconductor devices.

ここで、先にフォトフォーミングされためっきパターンに、その後に行うフォトエッチングのパターンを合致させる芯合わせ、いわゆるアライメントが非常に重要となってくる。この位置合わせの方法は様々であるが、近年の半導体装置の細密化、多列化およびリードフレームの大判化に伴い、非常に高度なアライメント技術が要求されるようになってきた。
特に露光工程では、材料の位置決め方法も重要であるが、その他にも紫外線を使って露光を行うために、材料や露光マスクの熱膨張、リール材であれば材料の蛇行など、様々な影響を受ける。そのためリードフレームメーカーでは、このアライメント技術が一つの重要な工程能力を左右するファクターとなる。 Here, so-called alignment, that is, alignment so that the pattern of photoetching to be performed later is matched with the plating pattern previously photoformed is very important. There are various alignment methods, but with the recent progress of finer and more multi-row semiconductor devices and larger lead frames, very advanced alignment techniques have been required.
Especially in the exposure process, the positioning method of the material is also important, but in addition to the exposure using ultraviolet rays, there are various effects such as the thermal expansion of the material and exposure mask, and the material of the reel material meandering. receive. Therefore, in lead frame manufacturers, this alignment technology is an important factor affecting the process capability.

また、フォトエッチングの露光で使用されるエッチング用のマスクパターンは、最終的な出来上がりのフレーム形状いわゆる製品図面の形状とは大きく異なる。その理由は、エッチングが深さ方向に進行するにつれて、横方向にも進行するためである。また、その横方向への進行量は、レジストマスクの開口幅やその形状、エッチング深さおよびエッチング条件でも変わってくる。そのため、エッチングマスクのデザインは、それらの特性を考慮し補正されたデザインを使用しなければならず、経験やデータに基づいた高度なマスクのデザインルール技術が必要とされる。   Further, the etching mask pattern used in the photoetching exposure is greatly different from the final frame shape, that is, the shape of the product drawing. The reason is that as the etching proceeds in the depth direction, it also proceeds in the lateral direction. Further, the amount of progress in the lateral direction varies depending on the opening width of the resist mask, its shape, the etching depth, and the etching conditions. Therefore, the etching mask design must use a design corrected in consideration of these characteristics, and an advanced mask design rule technique based on experience and data is required.

また、フォトエッチングで作製可能な形状にも限界がある。例えば、図６に示すような四角の形状を残す場合あるいは四角な形状にエッチングを行う場合、エッチングの深さやデザインでその大きさは異なるものの、コーナーの部分は例外なく丸みを帯びる。これは先に記述したように、エッチングが縦方向と横方向に進行するためであり、薬液を使用したウェットエッチングでは不可避な現象で、これはエッチング可能な形状にも限界があることを示している。   In addition, there is a limit to the shape that can be produced by photoetching. For example, when a square shape as shown in FIG. 6 is left or etching is performed into a square shape, the corner portion is rounded without exception, although the size differs depending on the etching depth and design. As described above, this is because etching proceeds in the vertical and horizontal directions, and this phenomenon is unavoidable in wet etching using chemicals. This indicates that there are limits to the shape that can be etched. Yes.

つまり、最初に行うフォトフォーミングでのめっきの形状や寸法の自由度およびその寸法の工程能力は高いももの、次に行うフォトエッチングでは、高度なアライメント技術やマスクのデザインルール技術を必要とする。また、そのエッチング形状にも限界があるので、完全にめっきの形状に追従して、エッチングを完成させることは不可能である。   In other words, the degree of freedom of the shape and dimensions of the plating in the first photoforming and the process capability of the dimensions are high, and the next photoetching requires advanced alignment technology and mask design rule technology. In addition, since the etching shape is limited, it is impossible to completely follow the plating shape and complete the etching.

例えば、図７に示すように、めっきパターンの中心とエッチングパターンの中心がずれた場合、パターンの片側は基材表面が露出し、反対側はめっきの下側までエッチングが進行してめっきバリとなってしまう。また、エッチングの進行のバラツキにより、基材表面が露出してしまったり、めっきバリになることもある。   For example, as shown in FIG. 7, when the center of the plating pattern is shifted from the center of the etching pattern, the surface of the substrate is exposed on one side of the pattern, and etching proceeds to the lower side of the plating on the other side. turn into. Further, due to variations in etching progress, the surface of the base material may be exposed or may become a plating burr.

また、例えば、図８に示すように、一つのめっきパターンと隣り合うめっきパターンの間隔が狭く、その間をエッチングしたいとなった場合、エッチング用のレジストで解像すなわち現像で開口できない場合は、エッチングも不可能である。また、解像が可能であっても、エッチングの横方向への広がりにより、めっきバリになってしまう。   Further, for example, as shown in FIG. 8, when the interval between plating patterns adjacent to one plating pattern is narrow and it is desired to etch between them, etching can be performed when the resist cannot be opened by resolution or development with an etching resist. Is also impossible. Even if resolution is possible, plating burrs are caused by the lateral spread of etching.

また、例えば、図９に示すように、めっきの形状が四角のパターンであり、その外周をエッチングする場合、エッチングでは四角のコーナーは丸みを帯びるので、めっきのコーナー部は、めっきの下までエッチングがなされ、その部分がめっきバリとなってしまう。そのため、めっきバリになることを防ぐために、あらかじめめっきの形状として、コーナーを丸くしたり、エッチングの形状や寸法が、めっきの形状や寸法より大きくなるように、作製することもある。   Also, for example, as shown in FIG. 9, when the shape of the plating is a square pattern and the outer periphery is etched, the square corners are rounded in the etching, so the corners of the plating are etched down to the bottom of the plating. And the part becomes a plating burr. Therefore, in order to prevent the formation of a plating burr, the corner may be rounded in advance as the plating shape, or the etching shape and dimensions may be larger than the plating shape and dimensions.

以上のことから、図９に示すようにリードフレームの製品図面の中には、エッチングの影響を考慮しためっきパターンに修正されたり、めっきパターンの外周における基材表面の露出寸法の規格やめっきバリの寸法の規格を前以て設定することが一般的に行われている。しかしながら、本発明が成そうとする技術分野においては、モールド樹脂から露出する外部接続用端子となる貴金属めっき被膜の外周に、基材の表面が露出した場合、貴金属と基材金属との間で異種金属のイオン化傾向差から発生する基材金属の腐食が懸念される。   From the above, as shown in FIG. 9, the lead frame product drawing may be modified to a plating pattern that takes into account the effects of etching, the standard of the exposed dimension of the substrate surface on the outer periphery of the plating pattern, and the plating variability. It is common practice to set the standard of dimensions in advance. However, in the technical field that the present invention intends to achieve, when the surface of the base material is exposed on the outer periphery of the noble metal plating film serving as the external connection terminal exposed from the mold resin, it is between the noble metal and the base metal. There is a concern about the corrosion of the base metal that occurs due to the difference in ionization tendency of different metals.

また、特許文献１に記載された実施例で、基材表面に先にフォトフォーミングによりめっきパターンを形成し、２回目のフォトレジストを使用せずに、そのままエッチング液を噴き付け、めっき被膜をマスクとしてエッチングを行い、リードフレームを得ることが記述されているが、一般的なリードフレームの厚みは、０．１〜０．２５ｍｍであるので、これをめっき被膜をレジストマスクとして、エッチングで貫通させて形状を得ようとすれば、エッチングの横方向への進行により、めっき被膜が庇状のバリとなって、そのバリが欠損して所望の面積が得られなかったり、組立工程ではワイヤーボンディング不良やショート不良、更には実装での不良を起こすことが考えられる。   Further, in the embodiment described in Patent Document 1, a plating pattern is first formed on the surface of the substrate by photoforming, and an etching solution is sprayed as it is without using the second photoresist to mask the plating film. It is described that a lead frame is obtained by performing etching as described above, but since a typical lead frame has a thickness of 0.1 to 0.25 mm, this is penetrated by etching using a plating film as a resist mask. If an attempt is made to obtain the shape, the lateral progress of the etching will cause the plating film to become burrs, and the burrs will be lost and the desired area will not be obtained, or the wire bonding failure in the assembly process It is conceivable that a short circuit failure or even a mounting failure may occur.

本発明は、かかる問題を解決するためになされたものであり、モールド樹脂から露出した外部接続用端子となるめっき被膜の外周には、基材表面の露出がなく、より信頼性の高いリードフレームを提供することを目的とする。   The present invention has been made to solve such a problem, and there is no exposure of the surface of the base material on the outer periphery of the plating film serving as an external connection terminal exposed from the mold resin, so that the lead frame is more reliable. The purpose is to provide.

本発明は、特許文献１に記載さているように、リードフレームの基材となる金属板に、最初にフォトフォーミングでめっきパターンを形成し、次にフォトエッチングによりリードフレームの形状を得る製造方法に対して、更に、新たな加工工程を追加することにより、上記目的を達成しようとするものである。即ち、本発明によるリードフレームの製造方法は、リードフレーム基材となる金属板の表面側に、半導体素子を搭載するためのダイパッド部と、該ダイパッド部に搭載された半導体素子の電極とワイヤーを介して接続される内部端子部と、該内部端子部に対応して前記金属板の裏面側に設けられた外部端子部とに貴金属めっき層を形成する第１工程と、前記第１工程で処理されたリードフレーム基材の表裏面に耐エッチングレジスト膜を形成し、前記第１工程で形成した貴金属めっき層を残して、リードフレーム基材としての機能上必要な形状、例えば、コネクティングバーやサイドレールやタイバー等を具備し、ハーフエッチング加工や貫通エッチングなどのパターンエッチング加工を行う第２工程と、前記第１工程で形成された貴金属めっき層をレジストマスクとして、前記貴金属めっき層を腐食させずに前記リードフレーム基材の表面全体をマイクロエッチングする第３工程と、前記ダイパッド部に半導体素子を搭載した後、該半導体素子の電極と対応する前記内部端子部とをボンディングワイヤーによって接続して電気的導通回路を形成し、前記半導体素子及びボンディングワイヤーを含む前記リードフレーム基材の表面側をモールド樹脂で封止する第４工程を含むことを特徴とする。   As described in Patent Document 1, the present invention is a manufacturing method in which a plating pattern is first formed by photoforming on a metal plate that is a base material of a lead frame, and then the shape of the lead frame is obtained by photoetching. On the other hand, the above object is achieved by adding a new processing step. That is, the manufacturing method of the lead frame according to the present invention includes a die pad portion for mounting a semiconductor element on the surface side of a metal plate serving as a lead frame substrate, and electrodes and wires of the semiconductor element mounted on the die pad portion. A first step of forming a noble metal plating layer on the internal terminal portion connected via the external terminal portion provided on the back side of the metal plate corresponding to the internal terminal portion, and processing in the first step An etching resistant resist film is formed on the front and back surfaces of the lead frame base material, and the noble metal plating layer formed in the first step is left, and the shape necessary for the function as the lead frame base material, for example, a connecting bar or side A second step that includes rails, tie bars, etc., and performs pattern etching processing such as half etching processing and through etching, and a precious metal formed in the first step. A third step of microetching the entire surface of the lead frame base material without corroding the noble metal plating layer using a resist layer as a resist mask; and after mounting a semiconductor element on the die pad portion, Including a fourth step of forming an electrically conductive circuit by connecting the corresponding internal terminal portion with a bonding wire, and sealing the surface side of the lead frame substrate including the semiconductor element and the bonding wire with a mold resin. It is characterized by that.

また、本発明は、前記貴金属めっき層が、Ag、Pd、Au、Ni／Ag、Ni／Au、Ni／Pd、Ni／Pd／Au、Ni／Pd／Ag、Pd／AuおよびPd／Agのめっきの中から選択される貴金属のめっき層で形成されていることを特徴とする。   In the present invention, the noble metal plating layer is made of Ag, Pd, Au, Ni / Ag, Ni / Au, Ni / Pd, Ni / Pd / Au, Ni / Pd / Ag, Pd / Au, and Pd / Ag. It is characterized by being formed of a precious metal plating layer selected from among plating.

また、本発明は、前記第１工程において、感光性樹脂をレジストマスクとして所定の部分にめっきを行うフォトフォーミング法が使用され、前記第２工程において、ハーフエッチング加工及び貫通エッチング加工も感光性樹脂をレジストマスクとして使用するフォトエッチング法が使用されることを特徴とする。   In the present invention, in the first step, a photoforming method is used in which a predetermined portion is plated using a photosensitive resin as a resist mask. In the second step, the half etching process and the through etching process are also performed in the photosensitive resin. A photo-etching method is used in which is used as a resist mask.

また、本発明は、前記第３工程において、リードフレーム基材の表面または裏面あるいは両面に形成された貴金属めっき層をエッチングマスクとして、リードフレーム基材の金属を選択的にエッチングするエッチング剤により、リードフレーム基材の両面または片面からマイクロエッチングして、前記貴金属めっき層の周囲の基材金属板表面を除去するようにしたことを特徴とする。   Further, in the third step, the present invention provides an etching agent that selectively etches the metal of the lead frame base material using the noble metal plating layer formed on the front surface, the back surface, or both surfaces of the lead frame base material as an etching mask. The substrate metal plate surface around the noble metal plating layer is removed by microetching from both sides or one side of the lead frame substrate.

また、本発明は、前記第１工程で形成されためっきパターンが、前記第３工程において基材金属の表面を全て選択的にマイクロエッチングするため、めっき部とマイクロエッチング部では段差が形成され、樹脂封止された半導体装置の外部端子部側では、マイクロエッチングにより段差が形成され、前記第４工程で樹脂封止する際、その段差に樹脂が充填されて、樹脂パッケージから露出した外部端子部の貴金属めっき層の周囲に基材金属が露出しないようにしたことを特徴とする。   In the present invention, since the plating pattern formed in the first step selectively microetches the entire surface of the base metal in the third step, a step is formed between the plating portion and the microetching portion. On the external terminal side of the resin-encapsulated semiconductor device, a step is formed by microetching, and when the resin is sealed in the fourth step, the step is filled with resin and exposed from the resin package. The base metal is not exposed around the noble metal plating layer.

また、本発明は、前記第２工程で形成されるリードフレームの形状は、第３工程におけるマイクロエッチングにより、所望のリードフレーム形状および寸法を得ることができるように少し大きめに作製され、同時に第１工程で形成されためっきパターンの周囲には、第３工程でめっきとの段差が形成され得るように、基材金属表面が少なくとも、０．００５ｍｍ以上確保されていることを特徴とする。   Further, according to the present invention, the shape of the lead frame formed in the second step is slightly larger so that a desired lead frame shape and size can be obtained by microetching in the third step. Around the plating pattern formed in one step, at least 0.005 mm or more of the base metal surface is secured so that a step with the plating can be formed in the third step.

また、本発明によれば、貴金属めっき層の周囲の基材表面をマイクロエッチングする量は、０．００５ｍｍから０．０３０ｍｍとすることを特徴とする。   Further, according to the present invention, the amount of microetching the substrate surface around the noble metal plating layer is 0.005 mm to 0.030 mm.

また、本発明は、貴金属めっき層の周囲の基材金属表面をマイクロエッチングした際にできる貴金属めっき層のバリの大きさが、０．０２ｍｍ以下であるようにしたことを特徴とする。   In addition, the present invention is characterized in that the size of burrs in the noble metal plating layer formed when the base metal surface around the noble metal plating layer is micro-etched is 0.02 mm or less.

また、本発明による半導体装置用リードフレームは、半導体素子を搭載するためのダイパッド部と内部端子部と外部端子部を支持する基材の該ダイパッド部及び内外部端子部と接する面部分の各面積を、該ダイパッド部及び内外部端子部の各面積よりも小さくなるように形成して、該ダイパッド部及び内外端子部の底面周縁と基材の前記面部分との間に段差が形成されるようにしたことを特徴とする。   The lead frame for a semiconductor device according to the present invention includes a die pad portion for mounting a semiconductor element, an internal terminal portion, and an area of a surface portion in contact with the inner and outer terminal portions of a base material supporting the external terminal portion. Are formed so as to be smaller than the respective areas of the die pad part and the internal / external terminal part, and a step is formed between the bottom surface periphery of the die pad part and the internal / external terminal part and the surface part of the base material. It is characterized by that.

本発明によれば、半導体装置用リードフレームにおいて、表側のダイパッド部，内部端子部および配線パターンや、裏側の外部接続端子部となるめっき被膜の外周に基材金属の露出表面がなく、特にダイパッド部や外部接続端子部の面には、貴金属めっき層のみが露出して、基材金属が全く露出していないことにより、信頼性の高い半導体装置を構成することが可能なリードフレームを得ることができる。   According to the present invention, in the lead frame for a semiconductor device, there is no exposed surface of the base metal on the outer periphery of the plating film that becomes the front side die pad part, the internal terminal part and the wiring pattern, and the external connection terminal part on the back side. A lead frame that can constitute a highly reliable semiconductor device is obtained by exposing only the noble metal plating layer on the surface of the external connection terminal and the external connection terminal portion and not exposing the base metal at all. Can do.

（a）は従来技術による半導体素子搭載用リードフレームの製造工程を示すフロー図、（b）は本発明による半導体素子搭載用リードフレームの製造工程を示すフロー図である。(A) is a flowchart which shows the manufacturing process of the lead frame for semiconductor element mounting by a prior art, (b) is a flowchart which shows the manufacturing process of the lead frame for semiconductor element mounting by this invention. 従来技術による半導体素子搭載用リードフレームの製造方法を示す説明図である。It is explanatory drawing which shows the manufacturing method of the lead frame for semiconductor element mounting by a prior art. 本発明により形成されるフォトエッチング後のリードフレーム端子の例を説明するための図である。It is a figure for demonstrating the example of the lead frame terminal after the photo-etching formed by this invention. 本発明により追加されたマイクロエッチング処理と処理後のリードフレーム端子部の例を説明するための図で、（a）は第３工程でのマイクロエッチング処理の状態を、（b）はマイクロエッチング前のリード部の形状を、（c）はマイクロエッチング後のリード部の形状をそれぞれ示す。It is a figure for demonstrating the example of the microetching process added by this invention, and the lead frame terminal part after a process, (a) is the state of the microetching process in a 3rd process, (b) is before a microetching. (C) shows the shape of the lead part after microetching. 本発明によるリードフレームを使用して組み立てられた半導体装置の例を説明するための図である。It is a figure for demonstrating the example of the semiconductor device assembled using the lead frame by this invention. 図面上の形状とフォトエッチング後の仕上り形状の例を説明するための図である。It is a figure for demonstrating the example of the shape on a drawing, and the finishing shape after photoetching. めっきパターンとエッチングパターンのずれを説明するための図である。It is a figure for demonstrating the shift | offset | difference of a plating pattern and an etching pattern. めっきパターンとエッチングパターンの配置の一例を説明するための図である。It is a figure for demonstrating an example of arrangement | positioning of a plating pattern and an etching pattern. めっきパターンとエッチングパターンの配置の他の例を説明するための図である。It is a figure for demonstrating the other example of arrangement | positioning of a plating pattern and an etching pattern.

本発明によるリードフレームの製造方法は、最初にリードフレームの基材となる金属板にフォトレジストを被覆し、リードフレームに必要なめっきパターンが形成されるように描画されたマスクを使用して露光する。その後、現像により基材表面を露出させてめっきを積層し、その後フォトレジストを剥離する。この際、めっきは基材の表面のみ、または裏面のみ、あるいは表裏面同時に、意図して必要な部分のみにめっきを形成することができる。その後、めっきが形成された基材に、フォトレジストを再度被覆し、所望のリードフレーム形状を得るためのパターンが描画されたマスクを、最初にリードフレームの所定の位置にめっきされたパターンに合わせ込み、露光を行ってから、現像にて基材表面を露出させてエッチングを行い、その後、フォトレジストを剥離して所望するリードフレームの形状を得る。   In the lead frame manufacturing method according to the present invention, first, a metal plate as a base material of a lead frame is coated with a photoresist, and exposure is performed using a mask drawn so that a necessary plating pattern is formed on the lead frame. To do. Thereafter, the substrate surface is exposed by development to deposit a plating, and then the photoresist is peeled off. In this case, the plating can be formed only on a necessary part only on the surface of the base material, only on the back surface, or on the front and back surfaces simultaneously. After that, the substrate on which the plating is formed is coated with the photoresist again, and a mask on which a pattern for obtaining a desired lead frame shape is drawn is first aligned with the pattern plated at a predetermined position of the lead frame. After the exposure, the substrate surface is exposed by development and etching is performed. Thereafter, the photoresist is peeled off to obtain a desired lead frame shape.

この場合、上述のフォトエッチングにより得られるリードフレームの形状は、最初に形成されためっきパターンに対して、その周囲に敢えて基材金属表面が露出するように、あらかじめ大きく形成されるようにする。つまり、フォトエッチング用のマスクのデザインにて基材金属表面が露出するようにマスクの作成とエッチングを行う。   In this case, the shape of the lead frame obtained by the above-described photoetching is formed in advance so that the base metal surface is intentionally exposed around the initially formed plating pattern. That is, the mask is created and etched so that the surface of the base metal is exposed in the photoetching mask design.

この場合、露出する基材金属表面の大きさは、０．００５〜０．０５０ｍｍが適当である。この基材金属表面の露出面の大きさは、上述したように、めっきパターンとエッチングパターンとのアライメント公差やエッチング寸法公差などを考慮して導いた大きさである。   In this case, the size of the exposed base metal surface is suitably 0.005 to 0.050 mm. As described above, the size of the exposed surface of the base metal surface is a size derived in consideration of the alignment tolerance between the plating pattern and the etching pattern, the etching dimension tolerance, and the like.

次に、予めめっきパターンより大きく作製したフォトエッチング後のリードフレーム半製品を、最初にフォトフォーミングで形成された貴金属めっき被膜をレジストマスクとしてマイクロエッチングを行い、貴金属めっき被膜の外周に設置された基材金属表面をエッチングして、除去することを特徴としている。   Next, the pre-etched lead frame semi-finished product, which was previously made larger than the plating pattern, was micro-etched using the noble metal plating film initially formed by photoforming as a resist mask, and the substrate installed on the outer periphery of the noble metal plating film The material metal surface is etched and removed.

マイクロエッチングを行うエッチング剤は、貴金属めっき被膜を腐食させず、基材金属を選択的にエッチングするエッチング剤を使用する。選択エッチング剤については、多様な金属間での選択性を持ったエッチング剤が、幾つかの薬品メーカーより販売されているので、容易に入手することが可能である。   As the etching agent that performs micro-etching, an etching agent that selectively etches the base metal without corroding the noble metal plating film is used. As for the selective etching agent, etching agents having selectivity between various metals are sold by several chemical manufacturers and can be easily obtained.

また、貴金属めっき被膜をレジストマスクとして、マイクロエッチングを行うため形成されるめっきバリの大きさは、めっき被膜が欠損せず、後の半導体装置のアセンブリ工程で支障が出ない大きさとして、０．０２０ｍｍ以下に抑えることを特徴としている。   In addition, the size of the plating burr formed for performing micro-etching using a noble metal plating film as a resist mask is set so that the plating film is not lost and does not cause trouble in the subsequent assembly process of the semiconductor device. It is characterized by being suppressed to 020 mm or less.

また、マイクロエッチングで形成された貴金属めっき被膜の外周に形成されためっき面からの段差の中には、半導体装置の封止工程にてモールド樹脂が充填されるので、実装側の面には、基材金属が全く露出しないことを特徴とした半導体装置が得られる。   In addition, in the step from the plating surface formed on the outer periphery of the noble metal plating film formed by microetching, the mold resin is filled in the sealing process of the semiconductor device. A semiconductor device is obtained in which the base metal is not exposed at all.

以下、添付した図面を参照して、本発明を具体的に説明する。   Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

本発明によるリードフレームの製造方法は、図１（b）に示したように、フォトフォーミングを行う第１工程と、フォトエッチングを行う第２工程と、マイクロエッチングを行う第３工程とで構成されている。   As shown in FIG. 1B, the lead frame manufacturing method according to the present invention includes a first process for performing photoforming, a second process for performing photoetching, and a third process for performing microetching. ing.

先ず、図２を参照して、上記第１工程と第２工程についての実施例を説明する。
図２（ａ）は、リードフレームの基材１となる金属板として、厚さ２ｍｍの銅合金である１９４アロイを使用し、フォトレジスト２として、例えば、旭化成イーマテリアルズ株式会社製のＤＦＲ（ドライフィルムレジスト）であるＡＱ−２５５８を、基材１の表裏面に専用のラミネート装置を使用して貼付し、ガラス乾板にリードフレームの表側と裏側のめっき用パターンを描画した露光マスク３及び４を、上記フォトレジスト２の貼付された基材１の上下面側にそれぞれ配置し、紫外光５を照射して露光を行っている状態を示している。 First, with reference to FIG. 2, the Example about the said 1st process and a 2nd process is described.
FIG. 2 (a) uses a 194 alloy that is a copper alloy having a thickness of 2 mm as a metal plate to be a base material 1 of a lead frame, and a photoresist 2 is, for example, a DFR (manufactured by Asahi Kasei E-Materials Corporation). AQ-2558, which is a dry film resist), is applied to the front and back surfaces of the substrate 1 using a dedicated laminating apparatus, and exposure masks 3 and 4 are drawn on the glass dry plate with the plating patterns on the front and back sides of the lead frame. Are respectively disposed on the upper and lower surfaces of the base material 1 to which the photoresist 2 is applied, and the exposure is performed by irradiating with ultraviolet light 5.

次に、図２（ｂ）は、図２（ａ）でフォトレジスト２にめっき用パターンを露光した材料を、１重量％の炭酸ナトリウムで約６０秒間現像を行い、めっきパターンとなる部分のフォトレジスト２を取り除き、基材１の表裏面を露出させた状態、即ち、露光により感光したフォトレジスト部分６及び７が基材１上に形成されている状態を示している。   Next, FIG. 2 (b) shows the photo of the portion that becomes the plating pattern by developing the material obtained by exposing the plating pattern on the photoresist 2 in FIG. 2 (a) with 1% by weight of sodium carbonate for about 60 seconds. The resist 2 is removed and the front and back surfaces of the substrate 1 are exposed, that is, the photoresist portions 6 and 7 exposed by exposure are formed on the substrate 1.

次に、図２（ｃ）は、図２（ｂ）で開口された基材部分に貴金属めっきを施した状態、即ち、基材１の表側にめっき層８を、基材１の裏側にめっき層９を積層した状態を示している。この場合、めっき層の金属としては、先ず厚さ１μｍのＮｉをめっきし、その上に厚さ０．０５μｍのＰｄめっきを行い、最後に厚さ０．０１μｍのＡｕめっきを行った。実施例では、表裏両面に同じめっき金属を積層したが、必要に応じて、表側と裏側のめっき金属を変えることも可能である。その場合は、片側にプロテクトテープを貼付して各々めっきすることも可能であるし、片側の面にめっきパターンを露光し、反対側の面はパターンを入れずに全面を露光して基材を隠し、それぞれ必要なめっき金属をめっきするように、フォトフォーミングを繰り返し行うことも可能である。   Next, FIG. 2C shows a state in which the base material portion opened in FIG. 2B is subjected to noble metal plating, that is, the plating layer 8 is plated on the front side of the base material 1 and the back side of the base material 1 is plated. The state in which the layer 9 is laminated is shown. In this case, as the metal of the plating layer, Ni having a thickness of 1 μm was first plated, Pd plating having a thickness of 0.05 μm was performed thereon, and Au plating having a thickness of 0.01 μm was finally performed. In the embodiment, the same plated metal is laminated on both the front and back surfaces, but the plated metal on the front side and the back side can be changed as necessary. In that case, it is also possible to apply a protective tape on one side and plate each, or to expose the plating pattern on one side and expose the whole surface without putting the pattern on the other side. It is also possible to repeatedly perform photoforming so as to conceal and plate the necessary plating metal.

次に、図２（ｄ）は、図２（ｃ）で示した如くめっきした後に、基材上のレジスト６，７を、３重量％の水酸化ナトリウムで７０秒間処理して剥離を行い、基材１の表裏面にめっきパターン８，９を形成した状態を示している。   Next, in FIG. 2D, after plating as shown in FIG. 2C, the resists 6 and 7 on the base material were treated with 3% by weight of sodium hydroxide for 70 seconds to peel off, The state which formed the plating patterns 8 and 9 in the front and back of the base material 1 is shown.

次に、第２工程であるフォトエッチングについて説明する。図２（ｅ）は、第１工程で作製されためっきパターン形成済みの基材１に、第１工程の場合と同様に、ドライフィルムレジストＡＱ−２５５８を両面に貼付し、エッチングパターンを描画した露光マスク１０，１１を、基材の上下面側に設置し、紫外光５を照射して露光を行っている状態を示している。   Next, the second step, photoetching, will be described. In FIG. 2 (e), the dry film resist AQ-2558 was applied to both surfaces of the substrate 1 on which the plating pattern was formed in the first step, as in the first step, and an etching pattern was drawn. The exposure masks 10 and 11 are installed on the upper and lower surfaces of the base material, and the exposure is performed by irradiating with ultraviolet light 5.

次に、図２（ｆ）は、図２（ｅ）においてエッチングパターンが露光された材料を、第１工程と同様に、１重量％の炭酸ナトリウムで６０秒間処理し、エッチングを行う部分のドライフィルムレジストを現像して取り除き、開口させて基材１の表面を露出させた状態を示している。これは、露光により感光したドライフィルムレジスト１２，１３が、リードフレームの形状をエッチングで形成するためのレジストパターンとして形成されている状態を示している。また、エッチングする部分は、第１工程で形成されためっきパターン以外の基材部分であり、またおのずと、ドライフィルムレジストは第１工程で形成されためっきパターンを保護することになる。   Next, FIG. 2 (f) shows that the material exposed to the etching pattern in FIG. 2 (e) is treated with 1% by weight of sodium carbonate for 60 seconds in the same manner as in the first step, and the portion to be etched is dried. The state where the film resist was developed and removed and opened to expose the surface of the substrate 1 is shown. This shows a state in which the dry film resists 12 and 13 exposed by exposure are formed as a resist pattern for forming the shape of the lead frame by etching. Further, the portion to be etched is a base material portion other than the plating pattern formed in the first step, and naturally, the dry film resist protects the plating pattern formed in the first step.

次に、図２（ｇ）は、図２（ｆ）でエッチング用レジストパターンが形成された材料に、エッチング液１４として塩化第II鉄液を噴射して、エッチングを行っている状態を示している。   Next, FIG. 2 (g) shows a state in which etching is performed by injecting ferric chloride solution as the etching solution 14 onto the material on which the resist pattern for etching is formed in FIG. 2 (f). Yes.

図２（ｈ）は、図２（ｇ）のエッチング処理により、基材１を表裏側から溶解し、その後、３重量％の水酸化ナトリウムにて７０秒間処理してドライフィルムレジストを剥離し、最終的なリードフレームの形状となった状態を示している。リードフレームの構成としては、図の中央にダイパット部１５が、その両側に内外端子部接続部１８が配置された結果となる。そして、その各々の部分の表裏には、第１工程で形成されためっきパターンである１６，１７，１９，２０が形成されている。   In FIG. 2 (h), the base material 1 is dissolved from the front and back sides by the etching process of FIG. 2 (g), and then treated with 3% by weight of sodium hydroxide for 70 seconds to peel off the dry film resist. The final lead frame shape is shown. The configuration of the lead frame is that the die pad portion 15 is disposed in the center of the drawing and the inner and outer terminal portion connection portions 18 are disposed on both sides thereof. And the plating patterns 16, 17, 19, and 20 formed at the 1st process are formed in the front and back of each part.

図３は、本発明に必要な仕上がりの形状を示している。これは、第１工程で形成されたダイパッド部１５aおよび内外端子部接続部１８aのめっきパターン１６ａ，１７ａおよび１９ａ，２０ａの周囲に基材金属の露出部２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２４ｂが確保されている状態を示している。   FIG. 3 shows the finished shape required for the present invention. This is because the exposed portions 21a, 21b, 22a, 22b, 23a, 23b of the base metal around the plating patterns 16a, 17a and 19a, 20a of the die pad portion 15a and the inner / outer terminal portion connecting portion 18a formed in the first step. , 24a, 24b are shown secured.

次に、図４（ａ）は、第３工程でのマイクロエッチング処理の状態を示している。ここでは、選択性を有するマイクロエッチング液２５を上下両側から噴射し、第１工程で形成されためっきパターン１６ａ，１７ａおよび１９ａ，２０ａをレジストマスクとしてエッチングを行っている。ここでは、エッチング剤として、メック株式会社のＣＺ−８１００を使用して、３０秒間処理を行った。選択性を有するマイクロエッチング液としては、この他に、塩化アンモニウム液と塩化銅を使用したアルカリエッチャントや有機酸を使用したエッチング液なども使用可能であり、ランニングコストや排水処理などを考慮し、エッチング液を選択することが可能である。   Next, FIG. 4A shows the state of the microetching process in the third step. Here, the micro-etching liquid 25 having selectivity is sprayed from both the upper and lower sides, and etching is performed using the plating patterns 16a, 17a and 19a, 20a formed in the first step as a resist mask. Here, CZ-8100 manufactured by MEC Co., Ltd. was used as an etching agent, and the treatment was performed for 30 seconds. In addition to this, as a selective micro-etching solution, an alkaline etchant using an ammonium chloride solution and copper chloride, an etching solution using an organic acid, or the like can be used. An etchant can be selected.

次に、図４（ｂ）は、マイクロエッチングする前の内外端子部接続部１８aの形状を示している。また、図４（ｃ）は、マイクロエッチングした後の内外端子部接続部１８bの形状を示している。前述したように第１工程で形成されためっきパターン１９ａ，２０ａをレジストマスクとしてエッチングすることにより、めっきパターンの周囲の基材金属の露出部２３ａ，２３ｂおよび２４ａ，２４ｂが除去され、段差２６，２７が形成されている。また、内外端子部接続部１８bの側面も同様にマイクロエッチングされている。   Next, FIG. 4B shows the shape of the inner / outer terminal portion connecting portion 18a before microetching. FIG. 4C shows the shape of the inner / outer terminal portion connecting portion 18b after microetching. As described above, etching is performed using the plating patterns 19a and 20a formed in the first step as a resist mask, thereby removing the exposed portions 23a and 23b and 24a and 24b of the base metal around the plating pattern. 27 is formed. Similarly, the side surfaces of the inner / outer terminal portion connecting portion 18b are micro-etched.

この時の段差２６および２７は、深さ０．０１５から０．０２０ｍｍであった。また、マイクロエッチングで形成されためっきバリ２８，２９の大きさ３０および３１は、０から０．００５ｍｍであった。   The steps 26 and 27 at this time had a depth of 0.015 to 0.020 mm. The sizes 30 and 31 of the plating burrs 28 and 29 formed by microetching were 0 to 0.005 mm.

マイクロエッチングの深さについては、第１工程で形成されるめっきパターンと第２工程で形成されるエッチングパターンのアライメントの精度により、設定する基材金属の露出部２３ａ，２３ｂおよび２４ａ，２４ｂの大きさにより、マイクロエッチングの深さを小さくすることも可能であるし、この基材金属の露出部の大きさが大きい場合、逆にこのマイクロエッチングの深さを少し大きくすることにより、モールド樹脂の充填性を上げることも可能である。   Regarding the depth of the microetching, the size of the exposed portions 23a, 23b and 24a, 24b of the base metal to be set depends on the alignment accuracy of the plating pattern formed in the first step and the etching pattern formed in the second step. Therefore, it is possible to reduce the depth of the microetching, and when the size of the exposed portion of the base metal is large, conversely, by slightly increasing the depth of the microetching, It is also possible to increase the filling property.

以上説明したマイクロエッチング処理により、リードフレームの表側および裏側のめっきパターンの周囲には、基材金属表面の露出が全くなく、めっきバリの大きさが極めて小さく、めっき層の欠損やこれによるショート不良やその他組立てでの不具合のない信頼性の高いリードフレームを得ることができた。   By the micro-etching process described above, there is no exposure of the base metal surface around the plating pattern on the front and back sides of the lead frame, the size of the plating burr is extremely small, and the plating layer is missing or short-circuited due to this. In addition, a highly reliable lead frame without any problems in assembly was obtained.

１，３７ リードフレーム基材となる金属板
２，６，７ フォトレジスト
１０，１１ エッチングマスク
１２，１３ ドライフィルムレジスト
１５，１５a，３６ ダイパッド部
１９a 内部端子部
２０a 外部端子部
２６，２７ 段差
２９ 外部接続端子部
３０，３１ 段差
３２ 貴金属メッキ層
３３ 半導体素子
３４ ワイヤー 1, 37 Metal plates 2, 6 and 7 as lead frame base materials Photoresists 10, 11 Etching masks 12, 13 Dry film resists 15, 15a, 36 Die pad portion 19a Internal terminal portion 20a External terminal portions 26, 27 Step 29 External Connection terminal portion 30, 31 Step 32 Precious metal plating layer 33 Semiconductor element 34 Wire

Claims (9)

リードフレーム基材となる金属板の表面側に、半導体素子を搭載するためのダイパッド部と、該ダイパッド部に搭載された半導体素子の電極とワイヤーを介して接続される内部端子部と、該内部端子部に対応して前記金属板の裏面側に設けられた外部接続端子部とに貴金属めっき層を形成する第１工程と、
前記第１工程で処理されたリードフレーム基材の表裏面に耐エッチングレジスト膜を形成し、前記第１工程で形成した貴金属めっき層を残して、リードフレーム基材としての機能上必要な形状を形成するハーフエッチング加工や貫通エッチングなどのパターンエッチング加工を行う第２工程と、
前記第１工程で形成された貴金属めっき層をレジストマスクとして、前記貴金属めっき層を腐食させずに前記リードフレーム基材の表面全体をマイクロエッチングする第３工程と、
前記ダイパッド部に半導体素子を搭載した後、該半導体素子の電極と対応する前記内部端子部とをボンディングワイヤーによって接続して電気的導通回路を形成し、前記半導体素子及びボンディングワイヤーを含む前記リードフレーム基材の表面側をモールド樹脂で封止する第４工程とを含むことを特徴とする半導体装置用リードフレームの製造方法。 A die pad portion for mounting a semiconductor element on the surface side of a metal plate serving as a lead frame base material, an internal terminal portion connected via a wire to an electrode of the semiconductor element mounted on the die pad portion, and the internal A first step of forming a noble metal plating layer on the external connection terminal provided on the back side of the metal plate corresponding to the terminal;
Etch-resistant resist films are formed on the front and back surfaces of the lead frame substrate processed in the first step, and the shape necessary for the function as the lead frame substrate is formed, leaving the noble metal plating layer formed in the first step. A second step of performing pattern etching processing such as half etching processing or through etching to be formed;
A third step of micro-etching the entire surface of the lead frame substrate without corroding the noble metal plating layer using the noble metal plating layer formed in the first step as a resist mask;
After the semiconductor element is mounted on the die pad portion, an electrode of the semiconductor element and the corresponding internal terminal portion are connected by a bonding wire to form an electrical conduction circuit, and the lead frame including the semiconductor element and the bonding wire And a fourth step of sealing the surface side of the base material with a mold resin. 前記貴金属めっき層が、Ag、Pd、Au、Ni／Ag、Ni／Au、Ni／Pd、Ni／Pd／Au、Ni／Pd／Ag、Pd／AuおよびPd／Agのめっきの中から選択される貴金属のめっき層で形成されていることを特徴とする請求項１に記載の半導体装置用リードフレームの製造方法。   The noble metal plating layer is selected from Ag, Pd, Au, Ni / Ag, Ni / Au, Ni / Pd, Ni / Pd / Au, Ni / Pd / Ag, Pd / Au and Pd / Ag. 2. The method of manufacturing a lead frame for a semiconductor device according to claim 1, wherein the lead frame is formed of a noble metal plating layer. 前記第１工程において、感光性樹脂をレジストマスクとして所定の部分にめっきを行うフォトフォーミング法が使用され、前記第２工程において、ハーフエッチング加工及び貫通エッチング加工も感光性樹脂をレジストマスクとして使用するフォトエッチング法が使用されることを特徴とする請求項１または２に記載の半導体装置用リードフレームの製造方法。   In the first step, a photoforming method is used in which a predetermined portion is plated using a photosensitive resin as a resist mask. In the second step, the half-etching process and the through-etching process also use the photosensitive resin as a resist mask. The method for manufacturing a lead frame for a semiconductor device according to claim 1, wherein a photo-etching method is used. 前記第３工程において、リードフレーム基材の表面または裏面あるいは両面に形成された貴金属めっき層をエッチングマスクとして、リードフレーム基材の金属を選択的にエッチングするエッチング剤により、リードフレーム基材の両面または片面からマイクロエッチングして、前記貴金属めっき層の周囲の基材表面を除去するようにしたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置用リードフレームの製造方法。   In the third step, using the noble metal plating layer formed on the front surface, the back surface, or both surfaces of the lead frame base material as an etching mask, both surfaces of the lead frame base material are etched with an etchant that selectively etches the metal of the lead frame base material. 4. The method of manufacturing a lead frame for a semiconductor device according to claim 1, wherein the substrate surface around the noble metal plating layer is removed by microetching from one side. 前記第１工程で形成されためっきパターンが、前記第３工程において基材の表面を全て選択的にマイクロエッチングするため、めっき部とマイクロエッチング部では段差が形成され、樹脂封止された半導体装置の外部接続端子側では、マイクロエッチングにより段差が形成され、前記第４工程で樹脂封止する際、その段差に樹脂が充填されて、樹脂パッケージから露出した外部接続端子部の貴金属めっき層の周囲に基材が露出しないようにしたことを特徴とする請求項１乃至４のいずれかに記載の半導体装置用リードフレームの製造方法。   Since the plating pattern formed in the first step selectively microetches the entire surface of the substrate in the third step, a step is formed in the plating portion and the microetching portion, and the resin-sealed semiconductor device On the external connection terminal side, a step is formed by microetching, and when the resin sealing is performed in the fourth step, the step is filled with resin, and the periphery of the noble metal plating layer of the external connection terminal exposed from the resin package 5. The method of manufacturing a lead frame for a semiconductor device according to claim 1, wherein the base material is not exposed to the substrate. 前記第２工程で形成されるリードフレーム基材の形状は、第３工程におけるマイクロエッチングにより、所望のリードフレーム形状および寸法を得ることができるように少し大きめに作製され、同時に第１工程で形成されためっきパターンの周囲には、第３工程でめっきとの段差が形成され得るように、基材表面が少なくとも、０．００５ｍｍ以上確保されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置用リードフレームの製造方法。   The shape of the lead frame substrate formed in the second step is slightly larger so that the desired lead frame shape and dimensions can be obtained by microetching in the third step, and simultaneously formed in the first step. The base material surface is secured at least 0.005 mm or more around the plated pattern so that a step with the plating can be formed in the third step. A manufacturing method of a lead frame for a semiconductor device according to claim 1. 前記貴金属めっき層の周囲のリードフレーム基材表面をマイクロエッチングする量は、０．００５ｍｍから０．０３０ｍｍとすることを特徴とする請求項１乃至６のいずれかに記載の半導体装置用リードフレームの製造方法。   7. The lead frame for a semiconductor device according to claim 1, wherein an amount of microetching of the surface of the lead frame base around the noble metal plating layer is 0.005 mm to 0.030 mm. Production method. 前記貴金属めっき層の周囲のリードフレーム基材表面をマイクロエッチングした際にできる貴金属めっき層のバリの大きさが、０．０２ｍｍ以下であるようにしたことを特徴とする請求項１乃至７のいずれかに記載の半導体装置用リードフレームの製造方法。   The burrs of the noble metal plating layer formed when the lead frame substrate surface around the noble metal plating layer is micro-etched are set to 0.02 mm or less. A manufacturing method of a lead frame for a semiconductor device according to claim 1. 半導体素子を搭載するためのダイパッド部と内部端子部と外部端子部を支持するリードフレーム基材の該ダイパッド部及び内外部端子部と接する面部分の各面積を、該ダイパッド部及び内外部端子部の各面積よりも小さくなるように形成して、該ダイパッド部及び内外部端子部の底面周縁とリードフレーム基材の前記面部分との間に段差が形成されるようにしたことを特徴とする半導体装置用リードフレーム。   The die pad portion for mounting the semiconductor element, the internal terminal portion, and the area of the surface portion in contact with the internal / external terminal portion of the lead frame base material supporting the external terminal portion, the die pad portion and the internal / external terminal portion The step is formed so as to be smaller than the respective areas, and a step is formed between the peripheral surface of the bottom surface of the die pad portion and the internal / external terminal portion and the surface portion of the lead frame base material. Lead frame for semiconductor devices.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098299A (en) * 2016-12-09 2018-06-21 大口マテリアル株式会社 Lead frame

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51402A (en) * 1974-06-22 1976-01-06 Kyodo Printing Co Ltd SHOKUKOKUHO
JP2003078097A (en) * 2001-06-19 2003-03-14 Sumitomo Metal Mining Co Ltd Lead frame and manufacturing method therefor
JP2012503877A (en) * 2008-09-25 2012-02-09 エルジー イノテック カンパニー リミテッド Multi-row lead frame, semiconductor chip package and manufacturing method thereof
JP2012174966A (en) * 2011-02-23 2012-09-10 Toppan Printing Co Ltd Lead frame for semiconductor light-emitting device and manufacturing method therefor
JP2013145825A (en) * 2012-01-16 2013-07-25 Dainippon Printing Co Ltd Lead frame for semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51402A (en) * 1974-06-22 1976-01-06 Kyodo Printing Co Ltd SHOKUKOKUHO
JP2003078097A (en) * 2001-06-19 2003-03-14 Sumitomo Metal Mining Co Ltd Lead frame and manufacturing method therefor
JP2012503877A (en) * 2008-09-25 2012-02-09 エルジー イノテック カンパニー リミテッド Multi-row lead frame, semiconductor chip package and manufacturing method thereof
JP2012174966A (en) * 2011-02-23 2012-09-10 Toppan Printing Co Ltd Lead frame for semiconductor light-emitting device and manufacturing method therefor
JP2013145825A (en) * 2012-01-16 2013-07-25 Dainippon Printing Co Ltd Lead frame for semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098299A (en) * 2016-12-09 2018-06-21 大口マテリアル株式会社 Lead frame
CN108231719A (en) * 2016-12-09 2018-06-29 友立材料株式会社 Lead frame
CN108231719B (en) * 2016-12-09 2022-03-01 大口电材株式会社 Lead frame

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