JP2015177369A - Bias circuit and output circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To make unnecessary the use of transistors of a cascode connection in an output circuit, when a bias circuit is used for an output circuit.SOLUTION: With the provision of: a first circuit in which the base-emitter of a transistor Q27 having a current I1 flowing through the collector is connected in series with the base-emitter of a transistor Q28 having the same current I1 as the above current I1 flowing through the collector; and a second circuit in which the base-emitter of a transistor Q29 having a current I2 flowing through the collector is connected in series with the base-emitter of a transistor Q32 having a bias current Ix flowing through the collector, NPN transistors are selected as the transistors Q27, Q28, Q29, Q32. The first and second circuits configure a transfer linear loop. The bias current Ix is extracted from the collector of the transistor Q32.

Description

本発明は、バイアス回路およびそれを利用した出力回路に関する。   The present invention relates to a bias circuit and an output circuit using the bias circuit.

トランスリニアフルスイング出力回路として、図２に示す出力回路１０が知られている。この出力回路１０は、電流がＩ１の電流源１，２、電流がＩ３（＝２×Ｉ１）の電流源３，４、ダイオード接続（ベースとコレクタを共通接続）のＰＮＰトランジスタＱ１，Ｑ２、ダイオード接続のＮＰＮトランジスタＱ３，Ｑ４、ＰＮＰの出力トランジスタＱ５、ＮＰＮの出力トランジスタＱ６、電流源３，４によって電流Ｉ１が流れるバイアス用のＰＮＰトランジスタＱ７、同様に電流源３，４によって電流Ｉ１が流れるバイアス用のＮＰＮトランジスタＱ８からなる。５，６は同相信号が入力する入力端子、７は負荷に接続される出力端子である。トランスリニア回路として特許文献１に記載がある。   An output circuit 10 shown in FIG. 2 is known as a translinear full swing output circuit. This output circuit 10 includes current sources 1 and 2 with current I1, current sources 3 and 4 with current I3 (= 2 × I1), PNP transistors Q1 and Q2 with diode connection (base and collector are connected in common), diodes Connected NPN transistors Q3, Q4, PNP output transistor Q5, NPN output transistor Q6, bias PNP transistor Q7 through which current I1 flows through current sources 3 and 4, and similarly bias through which current I1 flows through current sources 3 and 4. And an NPN transistor Q8. Reference numerals 5 and 6 are input terminals for receiving an in-phase signal, and 7 is an output terminal connected to a load. Patent Document 1 describes a translinear circuit.

図２の出力回路では、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ７でトランスリニア回路が構成され、Ｉ１×Ｉ１＝Ｉｏ５×Ｉ１が成立すれば、トランジスタＱ５のコレクタに流れるアイドリング電流Ｉｏ５は、
Ｉｏ５＝（Ｉ１×Ｉ１）／Ｉ１
＝Ｉ１ （１）
となる。 In the output circuit of FIG. 2, a translinear circuit is configured by the transistors Q1, Q2, Q5, and Q7, and if I1 × I1 = Io5 × I1 holds,
Io5 = (I1 × I1) / I1
= I1 (1)
It becomes.

また、トランジスタＱ３，Ｑ４，Ｑ６，Ｑ８でトランスリニア回路が構成され、Ｉ１×Ｉ１＝Ｉｏ６×Ｉ１が成立すれば、トランジスタＱ６のコレクタに流れるアイドリング電流Ｉｏ６も、
Ｉｏ６＝（Ｉ１×Ｉ１）／Ｉ１
＝Ｉ１ （２）
となる。 Further, if a translinear circuit is configured by the transistors Q3, Q4, Q6, and Q8, and I1 × I1 = Io6 × I1 is established, the idling current Io6 flowing through the collector of the transistor Q6 is also
Io6 = (I1 × I1) / I1
= I1 (2)
It becomes.

ところで、ダイオード接続のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、そのベース・エミッタ間電圧Ｖｂｅがそのままコレクタ・エミッタ間電圧Ｖｃｅであり、これが擬似飽和領域で使用されるとき、図３に示すように、動作点がＰ１となって、そのコレクタ電流がＩ１となる。   By the way, the diode-connected transistors Q1, Q2, Q3, and Q4 have the base-emitter voltage Vbe as it is as the collector-emitter voltage Vce, and when this is used in the pseudo-saturation region, as shown in FIG. The operating point is P1, and the collector current is I1.

一方、トランジスタＱ５，Ｑ６のコレクタ・エミッタ間電圧ＶｃｅはＶｃｃ／２となるので、その動作点はＰ３となり、そのアイドリング電流Ｉｏ５，Ｉｏ６はＩ２となる。トランジスタＱ７，Ｑ８についてはそのコレクタ・エミッタ間電圧がＶｃｃ−２Ｖｂｅとなって、Ｖｃｃ／２より大きくなるので、そのコレクタ電流はＩ２より若干大きくなるが、Ｉ２とみなすことができる。   On the other hand, since the collector-emitter voltage Vce of the transistors Q5 and Q6 is Vcc / 2, its operating point is P3, and its idling currents Io5 and Io6 are I2. The transistors Q7 and Q8 have a collector-emitter voltage of Vcc-2Vbe, which is larger than Vcc / 2, and therefore the collector current is slightly larger than I2, but can be regarded as I2.

したがって、トランジスタＱ５，Ｑ６のコレクタに流れるアイドリング電流Ｉ２は、前記した式（１）、（２）の電流Ｉ１とは異なってくる。つまり、図２の出力回路１０はトランジスタＱ１〜Ｑ４が擬似飽和領域で使用されるとき、トランジスタＱ１〜Ｑ４のベース・エミッタ間電圧とトランジスタＱ５〜Ｑ８のベース・エミッタ間電圧が異なって、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ７、トランジスタＱ３，Ｑ４，Ｑ６，Ｑ８は、それぞれトランスリニアループを構成しない。   Therefore, the idling current I2 flowing through the collectors of the transistors Q5 and Q6 is different from the current I1 in the above equations (1) and (2). That is, in the output circuit 10 of FIG. 2, when the transistors Q1 to Q4 are used in the pseudo saturation region, the base-emitter voltage of the transistors Q1 to Q4 and the base-emitter voltage of the transistors Q5 to Q8 are different. , Q2, Q5, Q7 and transistors Q3, Q4, Q6, Q8 do not constitute a translinear loop, respectively.

このとき、トランジスタＱ５，Ｑ６のコレクタに流れる電流Ｉ２（＝Ｉｏ５，Ｉｏ６）は、図３から明らかなように、電流Ｉ１に対して、（Ｉ２／Ｉ１）倍に増大した電流であり、大きなアイドリング電流となり、消費電力増大を招く。   At this time, the current I2 (= Io5, Io6) flowing through the collectors of the transistors Q5 and Q6 is increased by (I2 / I1) times as large as the current I1, as is apparent from FIG. It becomes an electric current and causes an increase in power consumption.

そこで、図４に示すように、トランジスタＱ５〜Ｑ８に対して、トランジスタＱ９〜Ｑ１２をそれぞれカスコード接続して、トランジスタＱ５〜Ｑ８のコレクタ・エミッタ間電圧ＶｃｅがトランジスタＱ１〜Ｑ４のエミッタ・コレクタ電圧Ｖｃｅ（＝Ｖｂｅ）と同じなるように、それらのトランジスタＱ９〜Ｑ１２のバイアスを設定して、出力トランジスタＱ５〜Ｑ８のコレクタに流れる電流をＩ１に修正する対策が採用されている。   Therefore, as shown in FIG. 4, the transistors Q9 to Q12 are cascode-connected to the transistors Q5 to Q8, respectively, so that the collector-emitter voltage Vce of the transistors Q5 to Q8 is the emitter-collector voltage Vce of the transistors Q1 to Q4. A measure is taken to correct the current flowing through the collectors of the output transistors Q5 to Q8 to I1 by setting the bias of the transistors Q9 to Q12 so as to be the same as (= Vbe).

特開２０１１−９９０６号公報JP 2011-9906 A

しかしながら、トランジスタＱ５，Ｑ６にトランジスタＱ９，Ｑ１０をカスコード接続すると、出力端子７に出力する出力電圧の振幅が、トランジスタＱ９，Ｑ１０のコレクタ・エミッタ間電圧の分だけ狭められ、ＧＮＤからＶｃｃまでフルスイングできないという問題があった。また、このカスコード接続するトランジスタは、大電流を出力する出力回路１０ではエミッタ面積を大きくする必要があって、チップ面積増大につながり、コストアップ上昇を招く問題もあった。   However, when the transistors Q9 and Q10 are cascode-connected to the transistors Q5 and Q6, the amplitude of the output voltage output to the output terminal 7 is narrowed by the collector-emitter voltage of the transistors Q9 and Q10, and the full swing from GND to Vcc. There was a problem that I could not. Further, this cascode-connected transistor requires a large emitter area in the output circuit 10 that outputs a large current, leading to an increase in chip area and an increase in cost.

本発明の目的は、出力回路に適用したときに、出力回路にカスコード接続のトランジスタを使用する必要がなく、また出力回路の出力トランジスタとダイオード接続トランジスタが温度によって特性に差が生じる場合であっても、アイドリング電流に影響を与えないようにしたバイアス回路およびそのバイアス回路を使用した出力回路を提供することである。   An object of the present invention is that when applied to an output circuit, there is no need to use a cascode-connected transistor in the output circuit, and there is a difference in characteristics between the output transistor and the diode-connected transistor of the output circuit depending on the temperature. Another object of the present invention is to provide a bias circuit which does not affect the idling current and an output circuit using the bias circuit.

上記目的を達成するために、請求項１にかかる発明のバイアス回路は、電流Ｉ１がコレクタに流れる第２７のトランジスタのベース・エミッタおよび前記電流Ｉ１と同じ電流Ｉ１がコレクタに流れる第２８のトランジスタのベース・エミッタを直列接続した第１の回路と、電流Ｉ２がコレクタに流れる第２９のトランジスタのベース・エミッタおよび出力するバイアス電流がコレクタに流れる第３２のトランジスタのベース・エミッタを直列した第２の回路とを備え、前記第２７、第２８、第２９および第３２のトランジスタとして第１の極性のトランジスタを選定し、且つ前記第１の回路と前記第２の回路によりトランスリニアループを構成したことすることを特徴とする。   In order to achieve the above object, a bias circuit according to a first aspect of the present invention includes a base / emitter of a twenty-seventh transistor in which a current I1 flows in a collector and a twenty-eighth transistor in which the same current I1 as the current I1 flows in a collector A first circuit in which a base and an emitter are connected in series, a base and emitter of a 29th transistor in which a current I2 flows to the collector, and a base and emitter of a 32nd transistor in which an output bias current flows to the collector are connected in series. A first polarity transistor is selected as the 27th, 28th, 29th and 32nd transistors, and a translinear loop is formed by the first circuit and the second circuit. It is characterized by doing.

請求項２にかかる発明は、請求項１に記載のバイアス回路において、前記第３２のトランジスタのコレクタに流れるバイアス電流をＩｘとするとき、Ｉｘ＝Ｉ１×（Ｉ１／Ｉ２）で設定されることを特徴とする。   According to a second aspect of the present invention, in the bias circuit according to the first aspect, when the bias current flowing through the collector of the thirty-second transistor is Ix, Ix = I1 × (I1 / I2) is set. Features.

請求項３にかかる発明は、請求項１又は２に記載のバイアス回路のバイアス電流を利用する出力回路であって、電流Ｉ１がコレクタに流れる直列接続されたダイオード接続の第１および第２のトランジスタと、前記電流Ｉ１がコレクタに流れる第７のトランジスタと、ベース・エミッタが該第７のトランジスタのベース・エミッタと直列接続されコレクタが出力端子に接続された第５のトランジスタとを備え、前記第１、第２、第７および第５のトランジスタとして第１の極性のトランジスタが選定された出力回路において、前記電流Ｉ１を、前記バイアス回路の前記バイアス電流に比例した電流に設定したことを特徴とする。   The invention according to claim 3 is an output circuit using the bias current of the bias circuit according to claim 1 or 2, wherein the diode-connected first and second transistors connected in series where the current I 1 flows to the collector A seventh transistor in which the current I1 flows to a collector, and a fifth transistor having a base and an emitter connected in series to the base and emitter of the seventh transistor and a collector connected to an output terminal, In the output circuit in which the first polarity transistor is selected as the first, second, seventh and fifth transistors, the current I1 is set to a current proportional to the bias current of the bias circuit. To do.

請求項４にかかる発明は、請求項３に記載の出力回路において、前記第５のトランジスタのアイドリング電流をＩｏ５とするとき、Ｉｏ５＝Ｉ１×（Ｉ２／Ｉ１）×（Ｉ１／Ｉ２）で設定されることを特徴とする。   According to a fourth aspect of the present invention, in the output circuit according to the third aspect, when the idling current of the fifth transistor is Io5, Io5 = I1 × (I2 / I1) × (I1 / I2) is set. It is characterized by that.

本発明のバイアス回路によれば、（Ｉ１／Ｉ２）に比例するバイアス電流を生成することができる。このため、アイドリング電流が電流Ｉ１よりも（Ｉ２／Ｉ１）だけ大きくなる従来の出力回路の出力トランジスタに対して、（Ｉ１／Ｉ２）の成分を乗算することで（Ｉ２／Ｉ１）の成分をキャンセルして、出力回路の出力トランジスタのアイドリング電流をＩ１に低減することができる。このとき、出力トランジスタにカスコード接続のトランジスタを接続する必要がないので、出力電圧をフルスイングさせることができると共に、チップサイズを小さくすることができ、コスト安を実現できる。また、出力回路の出力トランジスタとダイオード接続トランジスタが温度によって特性に差が生じる場合であっても、アイドリング電流に影響を与えないようにすることができる。   According to the bias circuit of the present invention, a bias current proportional to (I1 / I2) can be generated. Therefore, the component (I2 / I1) is canceled by multiplying the output transistor of the conventional output circuit in which the idling current is larger than the current I1 by (I2 / I1) by the component (I1 / I2). Thus, the idling current of the output transistor of the output circuit can be reduced to I1. At this time, since there is no need to connect a cascode-connected transistor to the output transistor, the output voltage can be fully swung, the chip size can be reduced, and the cost can be reduced. Further, even when there is a difference in characteristics between the output transistor and the diode-connected transistor of the output circuit due to temperature, it is possible to prevent the idling current from being affected.

本発明の１つの実施例のバイアス回路の回路図である。It is a circuit diagram of the bias circuit of one Example of this invention. 従来の出力回路の回路図である。It is a circuit diagram of the conventional output circuit. 図２の出力回路の動作特性図である。FIG. 3 is an operational characteristic diagram of the output circuit of FIG. 2. 別の従来の出力回路の回路図である。It is a circuit diagram of another conventional output circuit.

前述したように、図２の出力回路１０においては、出力トランジスタＱ５，Ｑ６のアイドリング電流Ｉｏ５，Ｉｏ６が所望の電流Ｉ１とはならず、Ｉ２（＝Ｉ１×（Ｉ２／Ｉ１））に増大していた。そこで、本発明のバイアス回路２０では、その増大分(Ｉ２／Ｉ１)をキャンセルできるバイアス電流Ｉｘ（（Ｉ１／Ｉ２）に比例する電流）を生成するバイアス回路２０を構成し、このバイアス回路２０で生成されたバイアス電流Ｉｘをカレントミラー回路（図示せず）を利用して、図２の出力回路１０の電流源１，２に供給する。電流源３，４に対してはカレントミラー回路のミラー比を２倍にして、電流源１，２の２倍の電流を供給する。   As described above, in the output circuit 10 of FIG. 2, the idling currents Io5 and Io6 of the output transistors Q5 and Q6 do not become the desired current I1, but increase to I2 (= I1 × (I2 / I1)). It was. Therefore, in the bias circuit 20 of the present invention, the bias circuit 20 that generates the bias current Ix (current proportional to (I1 / I2)) that can cancel the increase (I2 / I1) is configured. The generated bias current Ix is supplied to the current sources 1 and 2 of the output circuit 10 of FIG. 2 using a current mirror circuit (not shown). For the current sources 3 and 4, the mirror ratio of the current mirror circuit is doubled and a current twice that of the current sources 1 and 2 is supplied.

図１に１つの実施例のバイアス回路２０を示す。これはトランジスタＱ５〜Ｑ８の動作点を図３のＰ２に移すためのものである。２１，２２は電流Ｉ１を流す電流源、２３はＶｃｃ／２の電圧の電圧源、Ｑ２１〜Ｑ３２はＮＰＮ型のトランジスタである。トランジスタＱ２１とＱ２２、トランジスタＱ２３とＱ２４とＱ２５、トランジスタＱ２６とＱ２７とＱ２９とＱ３０、トランジスタＱ３１とＱ３２は、それぞれミラー比が１のカレントミラー回路を構成する。つまり、トランジスタＱ２１〜Ｑ３２の全ては同じエミッタ面積である。   FIG. 1 shows a bias circuit 20 of one embodiment. This is to move the operating points of the transistors Q5 to Q8 to P2 in FIG. Reference numerals 21 and 22 denote current sources for passing the current I1, 23 denotes a voltage source having a voltage of Vcc / 2, and Q21 to Q32 denote NPN transistors. Transistors Q21 and Q22, transistors Q23 and Q24 and Q25, transistors Q26 and Q27 and Q29 and Q30, and transistors Q31 and Q32 constitute a current mirror circuit with a mirror ratio of 1, respectively. That is, all of the transistors Q21 to Q32 have the same emitter area.

トランジスタＱ２４のコレクタ・エミッタ間電圧Ｖｃｅは、トランジスタＱ２３のベース・エミッタ間電圧ＶｂｅとトランジスタＱ２１のベース・エミッタ間電圧Ｖｂｅの加算値からトランジスタＱ２２のベース・エミッタ間電圧Ｖｂｅを減算した値であるので、Ｖｂｅとなる。   The collector-emitter voltage Vce of the transistor Q24 is a value obtained by subtracting the base-emitter voltage Vbe of the transistor Q22 from the sum of the base-emitter voltage Vbe of the transistor Q23 and the base-emitter voltage Vbe of the transistor Q21. , Vbe.

また、トランジスタＱ２５のコレクタ・エミッタ間電圧Ｖｃｅは、電圧源２３の電圧Ｖｃｃ／２にトランジスタＱ２３のベース・エミッタ間電圧Ｖｂｅを加算し、トランジスタＱ３１のベース・エミッタ間電圧Ｖｂｅを減算した値であるので、Ｖｃｃ／２となる。   The collector-emitter voltage Vce of the transistor Q25 is a value obtained by adding the base-emitter voltage Vbe of the transistor Q23 to the voltage Vcc / 2 of the voltage source 23 and subtracting the base-emitter voltage Vbe of the transistor Q31. Therefore, it becomes Vcc / 2.

よって、トランジスタＱ２４は図３の動作点Ｐ１で動作し、そのコレクタ電流はＩ１となる。また、トランジスタＱ２５は図３の動作点Ｐ３で動作しそのコレクタ電流はＩ２となる。   Therefore, the transistor Q24 operates at the operating point P1 in FIG. 3, and its collector current is I1. Transistor Q25 operates at operating point P3 in FIG. 3, and its collector current is I2.

一方、トランジスタＱ２７，Ｑ２８，Ｑ３２，Ｑ２９は特性が等しくサイズも同一であり、これらはトランスリニア回路を構成する。よって、コレクタ電流について、
Ｉｃ（Ｑ２７）×Ｉｃ（Ｑ２８）＝Ｉｃ（Ｑ２９）×Ｉｃ（Ｑ３２） （３）
が成立するので、トランジスタＱ３２のコレクタ電流Ｉｃ（Ｑ３２）は、
Ｉｃ（Ｑ３２）＝[Ｉｃ（Ｑ２７）×Ｉｃ（Ｑ２８）]／Ｉｃ（Ｑ２９） （４）
となる。 On the other hand, the transistors Q27, Q28, Q32, and Q29 have the same characteristics and the same size, and these constitute a translinear circuit. Therefore, about collector current,
Ic (Q27) × Ic (Q28) = Ic (Q29) × Ic (Q32) (3)
Therefore, the collector current Ic (Q32) of the transistor Q32 is
Ic (Q32) = [Ic (Q27) × Ic (Q28)] / Ic (Q29) (4)
It becomes.

そして、Ｉｃ（Ｑ２７）＝Ｉ１、Ｉｃ（Ｑ２８）＝Ｉ１、Ｉｃ（Ｑ２９）＝Ｉ２であるので、
Ｉｃ（Ｑ３２）＝Ｉ１×（Ｉ１／Ｉ２）
＝Ｉｘ （５）
となる。 Since Ic (Q27) = I1, Ic (Q28) = I1, and Ic (Q29) = I2,
Ic (Q32) = I1 × (I1 / I2)
= Ix (5)
It becomes.

ここで、このバイアス電流Ｉｘを、カレントミラー回路を利用して図２の電流源１〜２にそれぞれ供給すれば、図２のアイドリング電流Ｉｏ５，Ｉｏ６は、図２の回路動作で説明したトランジスタＱ１〜Ｑ４に流れる電流の（Ｉ２／Ｉ１）倍されたものとなる。   Here, if this bias current Ix is supplied to each of the current sources 1 and 2 in FIG. 2 using a current mirror circuit, the idling currents Io5 and Io6 in FIG. 2 are the transistors Q1 described in the circuit operation in FIG. ~ (I2 / I1) times the current flowing in Q4.

したがって、トランジスタＱ５に流れるアイドリング電流Ｉｏ５は、
Ｉｏ５＝[Ｉ１×（Ｉ１／Ｉ２）]×（Ｉ２／Ｉ１）
＝Ｉ１ （６）
となり、所望の動作点Ｐ２の電流Ｉ１となる。トランジスタＱ６を流れるアイドリング電流Ｉｏ６についても同様である。 Therefore, the idling current Io5 flowing through the transistor Q5 is
Io5 = [I1 × (I1 / I2)] × (I2 / I1)
= I1 (6)
Thus, the current I1 at the desired operating point P2 is obtained. The same applies to the idling current Io6 flowing through the transistor Q6.

なお、図２の出力回路のトランジスタＱ５，Ｑ６のコレクタ・エミッタ間電圧Ｖｃｅは、Ｖｃｃ／２であるが、トランジスＱ７，Ｑ８のコレクタ・エミッタ間電圧Ｖｃｅは、Ｖｃｃ−２Ｖｂｅであり、そのトランジスタＱ７，Ｑ８を流れる電流の誤差は精度よく補償できない。   The collector-emitter voltage Vce of the transistors Q5 and Q6 of the output circuit of FIG. 2 is Vcc / 2, while the collector-emitter voltage Vce of the transistors Q7 and Q8 is Vcc-2Vbe, and the transistor Q7 , Q8 cannot accurately compensate for errors in the current flowing through Q8.

通常、この誤差は大きな問題とはならないが、この誤差を補償する場合は、トランジスタＱ７，Ｑ８のみに対して、図４で説明したようにトランジスタＱ１１，Ｑ１２でカスコード接続を行い、そのトランジスタＱ７，Ｑ８のコレクタ・エミッタ間電圧をトランジスタＱ１１，Ｑ１２のバイアスＶ１，Ｖ２を適宜設定することで、トランジスタＱ７，Ｑ８のコレクタ・エミッタ間電圧ＶｃｅをＶｃｃ／２に設定すれよい。   Normally, this error is not a big problem, but when this error is compensated, only the transistors Q7 and Q8 are cascode-connected by the transistors Q11 and Q12 as described in FIG. The collector-emitter voltage Vce of the transistors Q7, Q8 may be set to Vcc / 2 by appropriately setting the biases V1, V2 of the transistors Q11, Q12 as the collector-emitter voltage of Q8.

この場合、出力トランジスタＱ５，Ｑ６にはカスコード接続のトランジスタは接続されていないので、出力電圧をＧＮＤからＶｃｃまでの範囲でフルスイングすることが可能となり、しかも、その出力トランジスタＱ５，Ｑのアイドリング電流Ｉｏ５，Ｉｏ６を精度よく所望の電流Ｉ１にすることができる。   In this case, since no cascode-connected transistors are connected to the output transistors Q5 and Q6, the output voltage can be fully swung in the range from GND to Vcc, and the idling current of the output transistors Q5 and Q can be obtained. Io5 and Io6 can be accurately set to the desired current I1.

以上のように、バイアス回路２０は（Ｉ１／Ｉ２）に比例するバイアス電流Ｉｘを生成する。このため、アイドリング電流が電流Ｉ１よりも（Ｉ２／Ｉ１）だけ大きくなる従来の出力回路１０の出力トランジスタＱ５，Ｑ６に対して、（Ｉ１／Ｉ２）の成分を乗算することで（Ｉ２／Ｉ１）の成分をキャンセルして、その出力トランジスタＱ５，Ｑ６のアイドリング電流Ｉｏ５，Ｉｏ６をＩ１に低減することができる。このとき、出力トランジスタＱ５，Ｑ６にカスコード接続のトランジスタを接続する必要がないので、出力電圧をＧＮＤからＶｃｃまでの範囲でフルスイングさせることができると共に、チップサイズを小さくすることができ、コスト安を実現できる。また、出力回路１０の出力トランジスタＱ５，Ｑ６とダイオード接続トランジスタＱ１〜Ｑ４が温度によって特性に差が生じる場合であっても、出力トランジスタＱ５，Ｑ６のアイドリング電流Ｉｏ５，Ｉｏ６はバイアス回路２０によって決まり、影響を受けることはない。   As described above, the bias circuit 20 generates the bias current Ix that is proportional to (I1 / I2). Therefore, by multiplying the output transistors Q5 and Q6 of the conventional output circuit 10 in which the idling current is larger than the current I1 by (I2 / I1), the component (I1 / I2) is multiplied (I2 / I1). The idling currents Io5 and Io6 of the output transistors Q5 and Q6 can be reduced to I1. At this time, since it is not necessary to connect a cascode-connected transistor to the output transistors Q5 and Q6, the output voltage can be fully swung in the range from GND to Vcc, the chip size can be reduced, and the cost can be reduced. Can be realized. Even when the output transistors Q5 and Q6 of the output circuit 10 and the diode-connected transistors Q1 to Q4 have a difference in characteristics depending on the temperature, the idling currents Io5 and Io6 of the output transistors Q5 and Q6 are determined by the bias circuit 20, It will not be affected.

１０：出力回路、１〜４，２１，２２：電流源、５，６：入力端子、７：出力端子
２０：バイアス回路、２１、２２：電流源 10: output circuit, 1-4, 21, 22: current source, 5, 6: input terminal, 7: output terminal 20: bias circuit, 21, 22: current source

Claims (4)

電流Ｉ１がコレクタに流れる第２７のトランジスタのベース・エミッタおよび前記電流Ｉ１と同じ電流Ｉ１がコレクタに流れる第２８のトランジスタのベース・エミッタを直列接続した第１の回路と、電流Ｉ２がコレクタに流れる第２９のトランジスタのベース・エミッタおよび出力するバイアス電流がコレクタに流れる第３２のトランジスタのベース・エミッタを直列した第２の回路とを備え、
前記第２７、第２８、第２９および第３２のトランジスタとして第１の極性のトランジスタを選定し、且つ前記第１の回路と前記第２の回路によりトランスリニアループを構成したことすることを特徴とするバイアス回路。 A first circuit in which a base and emitter of a 27th transistor in which the current I1 flows to the collector and a base and emitter of the 28th transistor in which the same current I1 as the current I1 flows to the collector are connected in series, and a current I2 flows to the collector A second circuit in which the base and emitter of the thirty-second transistor and the base and emitter of the thirty-second transistor in which the bias current to be output flows to the collector are connected in series;
A transistor having a first polarity is selected as the 27th, 28th, 29th and 32nd transistors, and a translinear loop is configured by the first circuit and the second circuit. Bias circuit. 請求項１に記載のバイアス回路において、
前記第３２のトランジスタのコレクタに流れるバイアス電流をＩｘとするとき、
Ｉｘ＝Ｉ１×（Ｉ１／Ｉ２）
で設定されることを特徴とするバイアス回路。 The bias circuit of claim 1, wherein
When the bias current flowing through the collector of the thirty-second transistor is Ix,
Ix = I1 × (I1 / I2)
A bias circuit which is set by 請求項１又は２に記載のバイアス回路のバイアス電流を利用する出力回路であって、
電流Ｉ１がコレクタに流れる直列接続されたダイオード接続の第１および第２のトランジスタと、前記電流Ｉ１がコレクタに流れる第７のトランジスタと、ベース・エミッタが該第７のトランジスタのベース・エミッタと直列接続されコレクタが出力端子に接続された第５のトランジスタとを備え、前記第１、第２、第７および第５のトランジスタとして第１の極性のトランジスタが選定された出力回路において、
前記電流Ｉ１を、前記バイアス回路の前記バイアス電流に比例した電流に設定したことを特徴とする出力回路。 An output circuit using a bias current of the bias circuit according to claim 1 or 2,
Series-connected diode-connected first and second transistors in which the current I1 flows to the collector, a seventh transistor in which the current I1 flows to the collector, and a base and emitter in series with the base and emitter of the seventh transistor A fifth transistor having a collector connected to the output terminal and a first polarity transistor selected as the first, second, seventh and fifth transistors;
The output circuit, wherein the current I1 is set to a current proportional to the bias current of the bias circuit. 請求項３に記載の出力回路において、
前記第５のトランジスタのアイドリング電流をＩｏ５とするとき、Ｉｏ５は、
Ｉｏ５＝Ｉ１×（Ｉ２／Ｉ１）×（Ｉ１／Ｉ２）
で設定されることを特徴とする出力回路。 The output circuit according to claim 3.
When the idling current of the fifth transistor is Io5, Io5 is
Io5 = I1 × (I2 / I1) × (I1 / I2)
An output circuit characterized by being set in the above.
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