JP2015177369A - Bias circuit and output circuit - Google Patents
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Abstract
Description
本発明は、バイアス回路およびそれを利用した出力回路に関する。 The present invention relates to a bias circuit and an output circuit using the bias circuit.
トランスリニアフルスイング出力回路として、図2に示す出力回路10が知られている。この出力回路10は、電流がI1の電流源1,2、電流がI3(=2×I1)の電流源3,4、ダイオード接続(ベースとコレクタを共通接続)のPNPトランジスタQ1,Q2、ダイオード接続のNPNトランジスタQ3,Q4、PNPの出力トランジスタQ5、NPNの出力トランジスタQ6、電流源3,4によって電流I1が流れるバイアス用のPNPトランジスタQ7、同様に電流源3,4によって電流I1が流れるバイアス用のNPNトランジスタQ8からなる。5,6は同相信号が入力する入力端子、7は負荷に接続される出力端子である。トランスリニア回路として特許文献1に記載がある。
An
図2の出力回路では、トランジスタQ1,Q2,Q5,Q7でトランスリニア回路が構成され、I1×I1=Io5×I1が成立すれば、トランジスタQ5のコレクタに流れるアイドリング電流Io5は、
Io5=(I1×I1)/I1
=I1 (1)
となる。
In the output circuit of FIG. 2, a translinear circuit is configured by the transistors Q1, Q2, Q5, and Q7, and if I1 × I1 = Io5 × I1 holds,
Io5 = (I1 × I1) / I1
= I1 (1)
It becomes.
また、トランジスタQ3,Q4,Q6,Q8でトランスリニア回路が構成され、I1×I1=Io6×I1が成立すれば、トランジスタQ6のコレクタに流れるアイドリング電流Io6も、
Io6=(I1×I1)/I1
=I1 (2)
となる。
Further, if a translinear circuit is configured by the transistors Q3, Q4, Q6, and Q8, and I1 × I1 = Io6 × I1 is established, the idling current Io6 flowing through the collector of the transistor Q6 is also
Io6 = (I1 × I1) / I1
= I1 (2)
It becomes.
ところで、ダイオード接続のトランジスタQ1,Q2,Q3,Q4は、そのベース・エミッタ間電圧Vbeがそのままコレクタ・エミッタ間電圧Vceであり、これが擬似飽和領域で使用されるとき、図3に示すように、動作点がP1となって、そのコレクタ電流がI1となる。 By the way, the diode-connected transistors Q1, Q2, Q3, and Q4 have the base-emitter voltage Vbe as it is as the collector-emitter voltage Vce, and when this is used in the pseudo-saturation region, as shown in FIG. The operating point is P1, and the collector current is I1.
一方、トランジスタQ5,Q6のコレクタ・エミッタ間電圧VceはVcc/2となるので、その動作点はP3となり、そのアイドリング電流Io5,Io6はI2となる。トランジスタQ7,Q8についてはそのコレクタ・エミッタ間電圧がVcc−2Vbeとなって、Vcc/2より大きくなるので、そのコレクタ電流はI2より若干大きくなるが、I2とみなすことができる。 On the other hand, since the collector-emitter voltage Vce of the transistors Q5 and Q6 is Vcc / 2, its operating point is P3, and its idling currents Io5 and Io6 are I2. The transistors Q7 and Q8 have a collector-emitter voltage of Vcc-2Vbe, which is larger than Vcc / 2, and therefore the collector current is slightly larger than I2, but can be regarded as I2.
したがって、トランジスタQ5,Q6のコレクタに流れるアイドリング電流I2は、前記した式(1)、(2)の電流I1とは異なってくる。つまり、図2の出力回路10はトランジスタQ1〜Q4が擬似飽和領域で使用されるとき、トランジスタQ1〜Q4のベース・エミッタ間電圧とトランジスタQ5〜Q8のベース・エミッタ間電圧が異なって、トランジスタQ1,Q2,Q5,Q7、トランジスタQ3,Q4,Q6,Q8は、それぞれトランスリニアループを構成しない。
Therefore, the idling current I2 flowing through the collectors of the transistors Q5 and Q6 is different from the current I1 in the above equations (1) and (2). That is, in the
このとき、トランジスタQ5,Q6のコレクタに流れる電流I2(=Io5,Io6)は、図3から明らかなように、電流I1に対して、(I2/I1)倍に増大した電流であり、大きなアイドリング電流となり、消費電力増大を招く。 At this time, the current I2 (= Io5, Io6) flowing through the collectors of the transistors Q5 and Q6 is increased by (I2 / I1) times as large as the current I1, as is apparent from FIG. It becomes an electric current and causes an increase in power consumption.
そこで、図4に示すように、トランジスタQ5〜Q8に対して、トランジスタQ9〜Q12をそれぞれカスコード接続して、トランジスタQ5〜Q8のコレクタ・エミッタ間電圧VceがトランジスタQ1〜Q4のエミッタ・コレクタ電圧Vce(=Vbe)と同じなるように、それらのトランジスタQ9〜Q12のバイアスを設定して、出力トランジスタQ5〜Q8のコレクタに流れる電流をI1に修正する対策が採用されている。 Therefore, as shown in FIG. 4, the transistors Q9 to Q12 are cascode-connected to the transistors Q5 to Q8, respectively, so that the collector-emitter voltage Vce of the transistors Q5 to Q8 is the emitter-collector voltage Vce of the transistors Q1 to Q4. A measure is taken to correct the current flowing through the collectors of the output transistors Q5 to Q8 to I1 by setting the bias of the transistors Q9 to Q12 so as to be the same as (= Vbe).
しかしながら、トランジスタQ5,Q6にトランジスタQ9,Q10をカスコード接続すると、出力端子7に出力する出力電圧の振幅が、トランジスタQ9,Q10のコレクタ・エミッタ間電圧の分だけ狭められ、GNDからVccまでフルスイングできないという問題があった。また、このカスコード接続するトランジスタは、大電流を出力する出力回路10ではエミッタ面積を大きくする必要があって、チップ面積増大につながり、コストアップ上昇を招く問題もあった。
However, when the transistors Q9 and Q10 are cascode-connected to the transistors Q5 and Q6, the amplitude of the output voltage output to the
本発明の目的は、出力回路に適用したときに、出力回路にカスコード接続のトランジスタを使用する必要がなく、また出力回路の出力トランジスタとダイオード接続トランジスタが温度によって特性に差が生じる場合であっても、アイドリング電流に影響を与えないようにしたバイアス回路およびそのバイアス回路を使用した出力回路を提供することである。 An object of the present invention is that when applied to an output circuit, there is no need to use a cascode-connected transistor in the output circuit, and there is a difference in characteristics between the output transistor and the diode-connected transistor of the output circuit depending on the temperature. Another object of the present invention is to provide a bias circuit which does not affect the idling current and an output circuit using the bias circuit.
上記目的を達成するために、請求項1にかかる発明のバイアス回路は、電流I1がコレクタに流れる第27のトランジスタのベース・エミッタおよび前記電流I1と同じ電流I1がコレクタに流れる第28のトランジスタのベース・エミッタを直列接続した第1の回路と、電流I2がコレクタに流れる第29のトランジスタのベース・エミッタおよび出力するバイアス電流がコレクタに流れる第32のトランジスタのベース・エミッタを直列した第2の回路とを備え、前記第27、第28、第29および第32のトランジスタとして第1の極性のトランジスタを選定し、且つ前記第1の回路と前記第2の回路によりトランスリニアループを構成したことすることを特徴とする。 In order to achieve the above object, a bias circuit according to a first aspect of the present invention includes a base / emitter of a twenty-seventh transistor in which a current I1 flows in a collector and a twenty-eighth transistor in which the same current I1 as the current I1 flows in a collector A first circuit in which a base and an emitter are connected in series, a base and emitter of a 29th transistor in which a current I2 flows to the collector, and a base and emitter of a 32nd transistor in which an output bias current flows to the collector are connected in series. A first polarity transistor is selected as the 27th, 28th, 29th and 32nd transistors, and a translinear loop is formed by the first circuit and the second circuit. It is characterized by doing.
請求項2にかかる発明は、請求項1に記載のバイアス回路において、前記第32のトランジスタのコレクタに流れるバイアス電流をIxとするとき、Ix=I1×(I1/I2)で設定されることを特徴とする。 According to a second aspect of the present invention, in the bias circuit according to the first aspect, when the bias current flowing through the collector of the thirty-second transistor is Ix, Ix = I1 × (I1 / I2) is set. Features.
請求項3にかかる発明は、請求項1又は2に記載のバイアス回路のバイアス電流を利用する出力回路であって、電流I1がコレクタに流れる直列接続されたダイオード接続の第1および第2のトランジスタと、前記電流I1がコレクタに流れる第7のトランジスタと、ベース・エミッタが該第7のトランジスタのベース・エミッタと直列接続されコレクタが出力端子に接続された第5のトランジスタとを備え、前記第1、第2、第7および第5のトランジスタとして第1の極性のトランジスタが選定された出力回路において、前記電流I1を、前記バイアス回路の前記バイアス電流に比例した電流に設定したことを特徴とする。
The invention according to claim 3 is an output circuit using the bias current of the bias circuit according to
請求項4にかかる発明は、請求項3に記載の出力回路において、前記第5のトランジスタのアイドリング電流をIo5とするとき、Io5=I1×(I2/I1)×(I1/I2)で設定されることを特徴とする。 According to a fourth aspect of the present invention, in the output circuit according to the third aspect, when the idling current of the fifth transistor is Io5, Io5 = I1 × (I2 / I1) × (I1 / I2) is set. It is characterized by that.
本発明のバイアス回路によれば、(I1/I2)に比例するバイアス電流を生成することができる。このため、アイドリング電流が電流I1よりも(I2/I1)だけ大きくなる従来の出力回路の出力トランジスタに対して、(I1/I2)の成分を乗算することで(I2/I1)の成分をキャンセルして、出力回路の出力トランジスタのアイドリング電流をI1に低減することができる。このとき、出力トランジスタにカスコード接続のトランジスタを接続する必要がないので、出力電圧をフルスイングさせることができると共に、チップサイズを小さくすることができ、コスト安を実現できる。また、出力回路の出力トランジスタとダイオード接続トランジスタが温度によって特性に差が生じる場合であっても、アイドリング電流に影響を与えないようにすることができる。 According to the bias circuit of the present invention, a bias current proportional to (I1 / I2) can be generated. Therefore, the component (I2 / I1) is canceled by multiplying the output transistor of the conventional output circuit in which the idling current is larger than the current I1 by (I2 / I1) by the component (I1 / I2). Thus, the idling current of the output transistor of the output circuit can be reduced to I1. At this time, since there is no need to connect a cascode-connected transistor to the output transistor, the output voltage can be fully swung, the chip size can be reduced, and the cost can be reduced. Further, even when there is a difference in characteristics between the output transistor and the diode-connected transistor of the output circuit due to temperature, it is possible to prevent the idling current from being affected.
前述したように、図2の出力回路10においては、出力トランジスタQ5,Q6のアイドリング電流Io5,Io6が所望の電流I1とはならず、I2(=I1×(I2/I1))に増大していた。そこで、本発明のバイアス回路20では、その増大分(I2/I1)をキャンセルできるバイアス電流Ix((I1/I2)に比例する電流)を生成するバイアス回路20を構成し、このバイアス回路20で生成されたバイアス電流Ixをカレントミラー回路(図示せず)を利用して、図2の出力回路10の電流源1,2に供給する。電流源3,4に対してはカレントミラー回路のミラー比を2倍にして、電流源1,2の2倍の電流を供給する。
As described above, in the
図1に1つの実施例のバイアス回路20を示す。これはトランジスタQ5〜Q8の動作点を図3のP2に移すためのものである。21,22は電流I1を流す電流源、23はVcc/2の電圧の電圧源、Q21〜Q32はNPN型のトランジスタである。トランジスタQ21とQ22、トランジスタQ23とQ24とQ25、トランジスタQ26とQ27とQ29とQ30、トランジスタQ31とQ32は、それぞれミラー比が1のカレントミラー回路を構成する。つまり、トランジスタQ21〜Q32の全ては同じエミッタ面積である。
FIG. 1 shows a
トランジスタQ24のコレクタ・エミッタ間電圧Vceは、トランジスタQ23のベース・エミッタ間電圧VbeとトランジスタQ21のベース・エミッタ間電圧Vbeの加算値からトランジスタQ22のベース・エミッタ間電圧Vbeを減算した値であるので、Vbeとなる。 The collector-emitter voltage Vce of the transistor Q24 is a value obtained by subtracting the base-emitter voltage Vbe of the transistor Q22 from the sum of the base-emitter voltage Vbe of the transistor Q23 and the base-emitter voltage Vbe of the transistor Q21. , Vbe.
また、トランジスタQ25のコレクタ・エミッタ間電圧Vceは、電圧源23の電圧Vcc/2にトランジスタQ23のベース・エミッタ間電圧Vbeを加算し、トランジスタQ31のベース・エミッタ間電圧Vbeを減算した値であるので、Vcc/2となる。
The collector-emitter voltage Vce of the transistor Q25 is a value obtained by adding the base-emitter voltage Vbe of the transistor Q23 to the voltage Vcc / 2 of the
よって、トランジスタQ24は図3の動作点P1で動作し、そのコレクタ電流はI1となる。また、トランジスタQ25は図3の動作点P3で動作しそのコレクタ電流はI2となる。 Therefore, the transistor Q24 operates at the operating point P1 in FIG. 3, and its collector current is I1. Transistor Q25 operates at operating point P3 in FIG. 3, and its collector current is I2.
一方、トランジスタQ27,Q28,Q32,Q29は特性が等しくサイズも同一であり、これらはトランスリニア回路を構成する。よって、コレクタ電流について、
Ic(Q27)×Ic(Q28)=Ic(Q29)×Ic(Q32) (3)
が成立するので、トランジスタQ32のコレクタ電流Ic(Q32)は、
Ic(Q32)=[Ic(Q27)×Ic(Q28)]/Ic(Q29) (4)
となる。
On the other hand, the transistors Q27, Q28, Q32, and Q29 have the same characteristics and the same size, and these constitute a translinear circuit. Therefore, about collector current,
Ic (Q27) × Ic (Q28) = Ic (Q29) × Ic (Q32) (3)
Therefore, the collector current Ic (Q32) of the transistor Q32 is
Ic (Q32) = [Ic (Q27) × Ic (Q28)] / Ic (Q29) (4)
It becomes.
そして、Ic(Q27)=I1、Ic(Q28)=I1、Ic(Q29)=I2であるので、
Ic(Q32)=I1×(I1/I2)
=Ix (5)
となる。
Since Ic (Q27) = I1, Ic (Q28) = I1, and Ic (Q29) = I2,
Ic (Q32) = I1 × (I1 / I2)
= Ix (5)
It becomes.
ここで、このバイアス電流Ixを、カレントミラー回路を利用して図2の電流源1〜2にそれぞれ供給すれば、図2のアイドリング電流Io5,Io6は、図2の回路動作で説明したトランジスタQ1〜Q4に流れる電流の(I2/I1)倍されたものとなる。
Here, if this bias current Ix is supplied to each of the
したがって、トランジスタQ5に流れるアイドリング電流Io5は、
Io5=[I1×(I1/I2)]×(I2/I1)
=I1 (6)
となり、所望の動作点P2の電流I1となる。トランジスタQ6を流れるアイドリング電流Io6についても同様である。
Therefore, the idling current Io5 flowing through the transistor Q5 is
Io5 = [I1 × (I1 / I2)] × (I2 / I1)
= I1 (6)
Thus, the current I1 at the desired operating point P2 is obtained. The same applies to the idling current Io6 flowing through the transistor Q6.
なお、図2の出力回路のトランジスタQ5,Q6のコレクタ・エミッタ間電圧Vceは、Vcc/2であるが、トランジスQ7,Q8のコレクタ・エミッタ間電圧Vceは、Vcc−2Vbeであり、そのトランジスタQ7,Q8を流れる電流の誤差は精度よく補償できない。 The collector-emitter voltage Vce of the transistors Q5 and Q6 of the output circuit of FIG. 2 is Vcc / 2, while the collector-emitter voltage Vce of the transistors Q7 and Q8 is Vcc-2Vbe, and the transistor Q7 , Q8 cannot accurately compensate for errors in the current flowing through Q8.
通常、この誤差は大きな問題とはならないが、この誤差を補償する場合は、トランジスタQ7,Q8のみに対して、図4で説明したようにトランジスタQ11,Q12でカスコード接続を行い、そのトランジスタQ7,Q8のコレクタ・エミッタ間電圧をトランジスタQ11,Q12のバイアスV1,V2を適宜設定することで、トランジスタQ7,Q8のコレクタ・エミッタ間電圧VceをVcc/2に設定すれよい。 Normally, this error is not a big problem, but when this error is compensated, only the transistors Q7 and Q8 are cascode-connected by the transistors Q11 and Q12 as described in FIG. The collector-emitter voltage Vce of the transistors Q7, Q8 may be set to Vcc / 2 by appropriately setting the biases V1, V2 of the transistors Q11, Q12 as the collector-emitter voltage of Q8.
この場合、出力トランジスタQ5,Q6にはカスコード接続のトランジスタは接続されていないので、出力電圧をGNDからVccまでの範囲でフルスイングすることが可能となり、しかも、その出力トランジスタQ5,Qのアイドリング電流Io5,Io6を精度よく所望の電流I1にすることができる。 In this case, since no cascode-connected transistors are connected to the output transistors Q5 and Q6, the output voltage can be fully swung in the range from GND to Vcc, and the idling current of the output transistors Q5 and Q can be obtained. Io5 and Io6 can be accurately set to the desired current I1.
以上のように、バイアス回路20は(I1/I2)に比例するバイアス電流Ixを生成する。このため、アイドリング電流が電流I1よりも(I2/I1)だけ大きくなる従来の出力回路10の出力トランジスタQ5,Q6に対して、(I1/I2)の成分を乗算することで(I2/I1)の成分をキャンセルして、その出力トランジスタQ5,Q6のアイドリング電流Io5,Io6をI1に低減することができる。このとき、出力トランジスタQ5,Q6にカスコード接続のトランジスタを接続する必要がないので、出力電圧をGNDからVccまでの範囲でフルスイングさせることができると共に、チップサイズを小さくすることができ、コスト安を実現できる。また、出力回路10の出力トランジスタQ5,Q6とダイオード接続トランジスタQ1〜Q4が温度によって特性に差が生じる場合であっても、出力トランジスタQ5,Q6のアイドリング電流Io5,Io6はバイアス回路20によって決まり、影響を受けることはない。
As described above, the
10:出力回路、1〜4,21,22:電流源、5,6:入力端子、7:出力端子
20:バイアス回路、21、22:電流源
10: output circuit, 1-4, 21, 22: current source, 5, 6: input terminal, 7: output terminal 20: bias circuit, 21, 22: current source
Claims (4)
前記第27、第28、第29および第32のトランジスタとして第1の極性のトランジスタを選定し、且つ前記第1の回路と前記第2の回路によりトランスリニアループを構成したことすることを特徴とするバイアス回路。 A first circuit in which a base and emitter of a 27th transistor in which the current I1 flows to the collector and a base and emitter of the 28th transistor in which the same current I1 as the current I1 flows to the collector are connected in series, and a current I2 flows to the collector A second circuit in which the base and emitter of the thirty-second transistor and the base and emitter of the thirty-second transistor in which the bias current to be output flows to the collector are connected in series;
A transistor having a first polarity is selected as the 27th, 28th, 29th and 32nd transistors, and a translinear loop is configured by the first circuit and the second circuit. Bias circuit.
前記第32のトランジスタのコレクタに流れるバイアス電流をIxとするとき、
Ix=I1×(I1/I2)
で設定されることを特徴とするバイアス回路。 The bias circuit of claim 1, wherein
When the bias current flowing through the collector of the thirty-second transistor is Ix,
Ix = I1 × (I1 / I2)
A bias circuit which is set by
電流I1がコレクタに流れる直列接続されたダイオード接続の第1および第2のトランジスタと、前記電流I1がコレクタに流れる第7のトランジスタと、ベース・エミッタが該第7のトランジスタのベース・エミッタと直列接続されコレクタが出力端子に接続された第5のトランジスタとを備え、前記第1、第2、第7および第5のトランジスタとして第1の極性のトランジスタが選定された出力回路において、
前記電流I1を、前記バイアス回路の前記バイアス電流に比例した電流に設定したことを特徴とする出力回路。 An output circuit using a bias current of the bias circuit according to claim 1 or 2,
Series-connected diode-connected first and second transistors in which the current I1 flows to the collector, a seventh transistor in which the current I1 flows to the collector, and a base and emitter in series with the base and emitter of the seventh transistor A fifth transistor having a collector connected to the output terminal and a first polarity transistor selected as the first, second, seventh and fifth transistors;
The output circuit, wherein the current I1 is set to a current proportional to the bias current of the bias circuit.
前記第5のトランジスタのアイドリング電流をIo5とするとき、Io5は、
Io5=I1×(I2/I1)×(I1/I2)
で設定されることを特徴とする出力回路。 The output circuit according to claim 3.
When the idling current of the fifth transistor is Io5, Io5 is
Io5 = I1 × (I2 / I1) × (I1 / I2)
An output circuit characterized by being set in the above.
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