JP2015177127A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】優れた電荷保持特性を実現する不揮発性半導体記憶装置を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、半導体層と、制御ゲート電極と、半導体層と制御ゲート電極との間に設けられ、オキシメタルもしくはクロロメタルを中心にもつポルフィリン構造を含む有機分子を有する有機分子層と、を備える。【選択図】図1
Description
本発明の実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置の低ビットコスト化を実現し、かつ、メモリ性能を上げる方法としては、メモリセルの寸法を微細化する方法が有力である。しかし、メモリセルの微細化は、技術的に困難になってきている。
そこで、電荷蓄積層に有機分子を使うことが提唱されている。有機分子は様々な分子構造や置換基を有機合成することが出来る。このため、所望の電気化学的性質を付与でき、その構成単位も小さいため、メモリセルの微細化を実現できる可能性がある。
電荷蓄積層に有機分子を使った不揮発性半導体記憶装置では、電荷保持特性のさらなる向上が望まれる。
本発明が解決しようとする課題は、優れた電荷保持特性を実現する不揮発性半導体記憶装置を提供することにある。
実施形態の不揮発性半導体記憶装置は、半導体層と、制御ゲート電極と、半導体層と制御ゲート電極との間に設けられ、分子式(1)で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
ただし、Mはオキシメタルまたはクロロメタルであり、Ar1〜4は、水素、炭素、フッ素、フェニル基、ハロゲン化フェニル基、アルキルフェニル基、アルコキシフェニル基、ニトロ化フェニル基、シアン化フェニル基の中から独立にそれぞれ選択され、Xはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、nは0以上の整数である。
を備える。
を備える。
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の相対的位置関係を示すために、「上」、「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、図面を参照しつつ実施形態を説明する。
(第1の実施形態)
本実施形態の不揮発性半導体記憶装置は、半導体層と、制御ゲート電極と、半導体層と制御ゲート電極との間に設けられ、下記分子式(1)または分子式(2)で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
ただし、Mはオキシメタルまたはクロロメタルであり、Ar1〜4は、水素、炭素、フッ素、フェニル基、ハロゲン化フェニル基、アルキルフェニル基、アルコキシフェニル基、ニトロ化フェニル基、シアン化フェニル基の中から独立にそれぞれ選択され、Xはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、nは0以上の整数である。
ただし、Mはオキシメタルまたはクロロメタルであり、R1〜11は水素、メチル基、ハロゲン、アルコキシ基、カルボキシ基、シアノ基、ニトロ基から独立にそれぞれ選択され、Xはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、nは0以上の整数である。
本実施形態の不揮発性半導体記憶装置は、半導体層と、制御ゲート電極と、半導体層と制御ゲート電極との間に設けられ、下記分子式(1)または分子式(2)で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
半導体層と有機単分子層との間に設けられるトンネル絶縁膜と、有機分子層と制御ゲート電極との間に設けられるブロック絶縁膜を、さらに備える。
本実施形態の半導体記憶装置は、トンネル絶縁膜とブロック絶縁膜の間に電荷蓄積層となる有機単分子層があり、その有機分子層を構成する有機分子の分子構造が、オキシメタルもしくはクロロメタルを中心にもつポルフィリン構造を含む。そして、このポルフィリン構造が修飾置換基を介してトンネル絶縁膜に化学吸着している。
本実施形態の半導体記憶装置は、上記構成を備えることにより、ポルフィリン環に対する垂直方向のダイポールが出来、有機分子及び有機分子層の再配向エネルギーが増加する。したがって、電荷が電荷蓄積層に保持されやすくなる。よって、メモリセルの電荷保持特性(データリテンション特性)が向上する。
図1は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。図2は本実施形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。本実施形態の不揮発性半導体記憶装置は、NAND型の不揮発性半導体記憶装置である。
図2に示すように、例えば、m×n(m、nは整数)個のフローティングゲート構造のトランジスタであるメモリセルトランジスタMC11〜MC1n、MC21〜MC2n、・・・・・・・、MCm1〜MCmnでメモリセルアレイが構成される。メモリセルアレイにおいては、列方向、及び、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
メモリセルアレイにおいて、例えば、メモリセルトランジスタMC11〜MC1n、及び、選択ゲートトランジスタSTS1、STD1が直列接続されて、セルユニットであるNANDストリング(メモリストリング)を構成している。
直列接続された一群のメモリセルトランジスタMC11〜MC1nの配列の端部に位置するメモリセルトランジスタMC11のソース領域には、メモリセルトランジスタMC11〜MC1nを選択する選択ゲートトランジスタSTS1のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタMC11〜MC1nの配列の端部に位置するメモリセルトランジスタMC1nのドレイン領域には、メモリセルトランジスタMC11〜MC1nを選択する選択ゲートトランジスタSTD1のソース領域が接続されている。
選択ゲートトランジスタSTS2〜STSm、メモリセルトランジスタMC21〜MC2n、・・・・・・・、MCm1〜MCmn、及び選択ゲートトランジスタSTD2〜STDmもそれぞれ同様に直列接続されて、NANDストリングを構成している。
選択ゲートトランジスタSTS1〜STSmのソースには、共通のソース線SLが接続される。メモリセルトランジスタMC11、MC21、・・・・・、MCm1、メモリセルトランジスタMC12、MC22、・・・・・、MCm2、・・・・・・メモリセルトランジスタMC1n、MC2n、・・・・・、MCmnのそれぞれが制御ゲート電極に印加される動作電圧を制御するワード線WL1〜WLnで接続されている。
また、選択ゲートトランジスタSTS1〜STSmの共通の選択ゲート線SGSと、選択ゲートトランジスタSTD1〜STDmの共通の選択ゲート線SGDを備えている。
なお、図2のメモリセルアレイの周辺には、図示しない周辺回路が形成されている。
図1は、図2に示したメモリセルアレイ内の1つのメモリセル、例えば、図2中、点線で囲まれるメモリセルの断面を示している。本実施形態では、メモリセルのトランジスタが、正孔をキャリアとするp型トランジスタである場合を例に説明する。
メモリセルは、例えば、n型不純物を含むn型シリコンの半導体層10上に形成される。そして、シリコン半導体層10上のトンネル絶縁膜12、トンネル絶縁膜12上の有機分子層(電荷蓄積層)14、電荷蓄積層14上のブロック絶縁膜16、ブロック絶縁膜16上の制御ゲート電極18を備えている。制御ゲート電極18の両側の半導体層10中には、ソース領域20、ドレイン領域22が形成される。半導体層10中の制御ゲート電極18下の領域はチャネル領域24となる。チャネル領域24は、ソース領域20とドレイン領域22とに挟まれる。
ここで、電荷蓄積層14はメモリセル情報として積極的に電荷を蓄積する機能を備える。そして、トンネル絶縁膜12は、メモリセルの書き込み・消去時には、トンネリング現象により半導体層10中のチャネル領域24と電荷蓄積層14との間での電子・正孔移動経路として機能する。また、読み出し時・待機時にはそのバリアハイトにより、チャネル領域24と電荷蓄積層14との間での電子・正孔移動を抑制する機能を備える。また、ブロック絶縁膜16は、いわゆる電極間絶縁膜であり、電荷蓄積層14と制御ゲート電極18との間の電子・正孔の流れをブロックする機能を備えている。
半導体層10には、シリコンの他にも、シリコンジャーマナイド、ゲルマニウム、または化合物半導体等を適用することも可能である。
トンネル絶縁膜12は、例えば酸化シリコン(SiO2)膜である。トンネル絶縁膜12の材料としては、例示した酸化シリコンに限定されることはなく、その他の絶縁膜を適宜適用することが可能である。
また、トンネル絶縁膜12は積層膜でも構わない。例えば有機分子層14を構成する有機分子がトンネル絶縁膜表面へ化学結合(化学吸着)することを促進するために他の材料を積層することもあり得る。例えば、酸化アルミニウムがある。
電荷蓄積層14は、例えば、単分子膜で構成されている。電荷蓄積層14の厚さは、メモリセルを微細化する観点から20nm以下であることが望ましい。
ブロック絶縁膜16は、金属酸化膜、例えばハフニウム酸化物である。ブロック絶縁膜16は、上述の酸化ハフニウム(HfO2)以外にも、例えば、酸化アルミニウム(Al2O3)等が用いられる。
ブロック絶縁膜16は、単層膜でも良く、積層膜でも良い。ブロック絶縁膜16は、例えば、ALD(Atomic Layer Deposition)法によって形成される金属酸化膜である。
制御ゲート電極18は、例えば不純物が導入されて導電性が付与された多結晶シリコンである。制御ゲート電極18には、任意の導電材料を用いることができる。制御ゲート電極18には、上述の多結晶シリコンの他にも、例えば、不純物が導入されて導電性が付与された非晶質シリコン等を用いることが可能である。また、制御ゲート電極18には金属、合金、金属半導体化合物などが用いられてもかまわない。
そして、ソース領域20とドレイン領域22は、例えば、p型不純物を含むp型拡散層で形成されている。
図3は、本実施形態の半導体記憶装置のメモリセル部の一例の拡大模式図である。電荷蓄積層14に使われる有機分子の構造と吸着様式の詳細を示す図である。
電荷蓄積層14は有機分子(電荷蓄積分子)25で構成される。電荷蓄積分子25は、メモリセルのデータとなる電荷を蓄積する機能を備える。
図3に示すメモリセルの電荷蓄積分子25は、下記分子式(1)で記述される分子構造を有する。
ただし、Mはオキシメタルまたはクロロメタルであり、Ar1〜4は、水素、炭素、フッ素、フェニル基、ハロゲン化フェニル基、アルキルフェニル基、アルコキシフェニル基、ニトロ化フェニル基、シアン化フェニル基の中から独立にそれぞれ選択され、Xはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、nは0以上の整数である。
図3に示すメモリセルの電荷蓄積分子25は、少なくともポルフィリン環を構造内にもち、ポルフィリン環中心にオキシメタルもしくはクロロメタルが結合している。さらに、電荷蓄積分子25は、トンネル絶縁膜12に修飾置換基Xを介して化学結合(化学吸着)している。修飾置換基Xは、いわゆるリンカーである。
修飾置換基Xで電荷蓄積分子25が化学吸着しているため、電荷蓄積層14は有機単分子膜と考えることも出来る。電荷蓄積層14はナノメートルオーダーで、厳密にみると層になっていない場合もある。本明細書中、「層」とはそれを構成すると考える各元素の面密度が10の12乗平方センメートル以上存在する場合を指すことと定義する。
分子式(1)中のAr1とAr3が同一の置換基であることが、電荷蓄積分子25の製造を容易にする観点から望ましい。
図4は、本実施形態の半導体記憶装置のメモリセル部の別の一例の拡大模式図である。電荷蓄積層14に使われる有機分子の構造と吸着様式の詳細を示す図である。
図4に示すメモリセルの電荷蓄積分子25は、下記分子式(2)で記述される分子構造を有する。
ただし、Mはオキシメタルまたはクロロメタルであり、R1〜11は水素、メチル基、ハロゲン、アルコキシ基、カルボキシ基、シアノ基、ニトロ基から独立にそれぞれ選択され、Xはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、nは0以上の整数である。
図4に示すメモリセルの電荷蓄積分子25は分子式(2)に示すように、フェニル基がポルフィリン環に結合している構造である。分子式(2)のようなフェニル基を持つ構造にすることで、分子構造に新たな置換基を結合させ分子設計の多様化が図れる。また、エーテル基を備えることで、電荷蓄積分子25の製造が容易になる。
電荷蓄積分子25は電場の印加によって電荷蓄積を担う働きがある。電荷蓄積部分には耐熱性が高いポルフィリン構造を用いることが望ましい。また、ポルフィリン構造の中心に配位される元素群として、オキシメタルもしくはクロロメタルが用いられることで、電荷蓄積分子25による電荷保持特性が向上する。
オキシメタルもしくはクロロメタルの例示として、さらに好適な具体例としてはオキソバナジウム(V=O)、オキソチタニウム(Ti=O)、クロロアルミニウム(Cl−Al)があげられる。
分子式(1)及び分子式(2)の修飾置換基Xは、化学結合によってトンネル絶縁膜12上に電荷蓄積分子25を化学吸着させ固定化させる働きがある。これにより電荷蓄積分子25は多層形成されることなくトンネル絶縁膜12上に配置される。このため、電荷蓄積分子25が単分子膜となり、膜厚の均一性や、薄膜化による微細化が可能となる。
さらに、電荷蓄積分子25が修飾置換基Xを介してトンネル絶縁膜12に化学吸着することで、加熱された場合に電荷蓄積分子25が蒸発や気化、分解する温度が高くなる。すなわち、電荷蓄積層14の耐熱性が上がる。
修飾置換基Xには、一般に自己組織化単分子膜(SAM)に用いられる化学反応基を用いることが望ましい。例えば、修飾置換基Xは、シリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基から選ばれることが望ましい。
電荷蓄積分子25は、質量分析装置(MS)、二次イオン質量分析計(SIMS)、核磁気共鳴装置(NMR)、元素分析装置、赤外反射吸収分光法(IR−RAS)、蛍光X線分析装置(XRF)、X線光電子分光分析法(XPS)、紫外可視分光光度計(UV−vis)、分光蛍光光度計(FL)などを用いて検出することができる。
電荷蓄積層14の上に金属酸化物などの絶縁膜が形成されている場合は、例えば、アルゴンイオンを用いたスパッタ装置などで表面を削りながら分析する。あるいは、フッ化水素酸水溶液などにより電荷蓄積層14を、金属酸化物などの絶縁層と同時に溶解させて剥がし、その溶液を分析する。
また、上記スパッタ装置などにより表面を削って分析する方法では、削る方法として加熱処理しても良い。この場合、削った物質を含むガスは、活性炭などの別の物質に吸着させてから、そのガスが吸着した活性炭などの別の物質を分析して検出してもよい。また、上記フッ化水素酸水溶液などにより溶解させて剥がし、その溶液を分析する方法では、溶解させて剥がした物質を含む溶液を減圧、もしくは加熱処理して濃縮させてから分析して検出してもよい。
本実施形態のメモリセルの書き込み動作時には、制御ゲート電極18と半導体層10間に制御ゲート電極18が相対的に負の電圧となるように電圧を印加し、電荷蓄積層14に正電荷を蓄積する。制御ゲート電極18が相対的に負の電圧となると、チャネル領域24には、反転層が形成され正孔が蓄積する。この正孔がトンネル絶縁膜12中を移動して電荷蓄積層14の電荷蓄積分子に蓄積される。
この状態では、メモリセルのトランジスタの閾値が、正孔が蓄積されていない状態に比較して高くなる。すなわち、トランジスタがオンしにくい状態となっている。この状態が、データ“0”が書き込まれた状態となる。
データの消去動作時には、制御ゲート電極18と半導体層10間に制御ゲート電極18が相対的に正の電圧となるように電圧を印加する。制御ゲート電極18と半導体層10間の電界により、電荷蓄積層14に蓄積されていた正孔がトンネル絶縁膜12中を移動して半導体層10へと引き抜かれる。
この状態では、メモリセルのトランジスタの閾値が、データ“0”の状態に比較して低くなる。すなわち、トランジスタがオンしやすい状態となっている。この状態が、データ“1”となる。
データの読み出し時には、ソース領域20とドレイン領域22間に電圧を印加する。例えば、正孔が蓄積されているデータ“0”の状態のときは、トランジスタの閾値が高いため、チャネル領域24に反転層は形成されず、ソース・ドレイン間に電流が流れない。
一方、消去状態、すなわち、電荷が蓄積されていないデータ“1”の状態では、トランジスタの閾値が低いため、チャネル領域24に反転層が形成され、ソース・ドレイン間に電流が流れる。このように、トランジスタの電流量を検知することにより、データ“0”であるかデータ“1”であるかを読み出すことが可能となる。
なお、データの書き込み動作を行った後、書き込みが十分に行われたか否かを確認するデータのベリファイ動作時には、読み出し動作時と同様の動作を行う。ソース領域20とドレイン領域22間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行う。
以上のように、本実施形態のメモリセルの書き込み、消去、読み出し動作が行われ、不揮発性半導体記憶装置として機能する。
次に、本実施形態の半導体記憶装置の作用、効果について説明する。
電荷蓄積分子25は、トンネル絶縁膜12上にそれぞれが化学的に結合することで化学吸着し、均一な電荷蓄積層14を形成する。
上述のように、電荷蓄積分子25は、チャネル領域24から、トンネル絶縁膜12を介して注入された電荷を蓄積する働きを担う。
電荷蓄積分子25はポルフィリン構造を有しており、チャネル領域24からトンネル絶縁膜12を介して注入された電荷は中心配位体を含むポルフィリン環部分に局在化して蓄積される。電荷保持状態を長くするということは、電荷蓄積分子25の電荷蓄積状態、つまり荷電状態から中性状態に戻る速度を小さくすると考えればよい。この2状態の変移をマーカス理論も交えて捉えると以下のように考察することが出来る。
荷電状態から中性状態に戻る際の電子移動速度係数KETは下記式で考えることが出来る
VCN:荷電状態と中性状態の波動関数の重なり積分、FC:フランク・コンドン因子、λS:再配向エネルギー、T:温度、ΔG0:両状態のギブス自由エネルギー差、k: ボルツマン定数
よって、電子移動速度係数KETを小さくするには、(1)VCNを小さくすること、(2)―ΔG0を小さくすること、(3)λSを大きくことを考えればよい。(1)を実現するには、例えば電荷蓄積部とチャネル領域の電気的もしくは物理的な相互作用を小さくすることが考えられる。(2)を小さくするには例えば電荷が蓄積される分子軌道準位を制御することが考えられる。
λSを支配する最大因子は荷電状態にある分子が感じる電場である。特に荷電状態分子に双極子(ダイポール)がある場合、その双極子が大きくなると大きなλSになると考えられる。電荷蓄積分子25が1つ荷電状態になった場合、周辺の他の電荷蓄積分子が大きな双極子をもてば、λSは大きくなることが予想される。さらに、電荷が蓄積される部分に近い双極子が発生すれば、λSの更なる増大が見込める。
この考えに基づき、鋭意検討を重ねた結果、ポルフィリン環の中心配位体に双極子をもつ構造を電荷蓄積分子25に適用することを見出した。特に、中心配位体に中心金属元素をもち、さらにその中心金属元素に大きな電気陰性度をもつ元素が結合している構造にすることで、ポルフィリン環の面外に大きなダイポールが発生する。中心配位体としては、金属原子に酸素原子が結合したオキシメタル、または金属原子に塩素原子が結合したクロロメタルが好適である。この中心配位体は、さらに具体的にはオキシバナジウム(V=O)、オキシチタニウム(Ti=O)、クロロアルミニウム(Al−Cl)が好適である。
同一のポルフィリン誘導体の中心配位体として上記3つに加えて、中心配位体として金属のみの代表例として亜鉛(Zn)を用いた場合、それぞれの誘導体のダイポールモーメントを基底関数B3YP/6−31G(d)により計算値として求めたものが表1である。
表1を見れば明らかな通り、中心配位体としてオキシメタルやクロロメタルをもつ誘導体は中心に金属ももつ誘導体と比較して大きなダイポールモーメントをもち、かつその方向はポルフィリン環平面に対して垂直方向に集中する。
このようにポルフィリン構造の中心配位体にオキシメタルもしくはクロロメタルを用いた電荷蓄積分子25に用いることで、λSが大きくなり、電荷保持状態が長く、メモリセルの電荷保持特性が向上する。
次に、本実施形態の半導体記憶装置の製造方法について説明する。
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体層10上にトンネル絶縁膜12を形成し、上記トンネル絶縁膜12上に電荷蓄積層14を形成し、上記電荷蓄積層14上にブロック絶縁膜16を形成し、上記ブロック絶縁膜16上に制御ゲート電極18を形成する。
例えば、単結晶シリコンの半導体層10上に、トンネル絶縁膜12を形成する。トンネル絶縁膜12は、酸化シリコンの場合、例えば、シリコン基板を熱酸化炉に導入し、強制的に酸化させることによって形成できる。
また、トンネル絶縁膜12は、ALDや、スパッタなどの成膜装置によって、形成することも可能である。成膜する場合、成膜後の絶縁膜をRapid Thermal Annealing(RTA)装置でアニールすることが望ましい。
次に、トンネル絶縁膜12上に電荷蓄積層14を形成する。
電荷蓄積層14を形成する場合には、例えば以下の方法を適用出来る。
まず、電荷蓄積層14を形成する下地となるトンネル絶縁膜12の表面を、洗浄する。この洗浄には、例えば、硫酸と過酸化水素水の混合液(混合比は例えば2:1)による洗浄や、紫外光を絶縁膜表面に照射するUV洗浄を用いることができる。
次に、分子式(1)または分子式(2)の分子構造を有する電荷蓄積分子25を準備する。電荷蓄積分子25を溶剤に溶かした溶液に、洗浄したトンネル絶縁膜12の表面を浸す。そして、修飾置換基Xをトンネル絶縁膜12の表面と反応させる。
溶剤としては、有機分子がよく溶解するものを用いることが考えられ、アセトン、トルエン、エタノール、メタノール、ヘキサン、シクロヘキサノン、イソプロピルアルコール、プロピレングリコールモノメチルエーテルアセタート(PEGMA)などの有機溶媒などが考えられる。場合によっては、水に溶解する電荷蓄積分子25もあり、その場合は水を溶剤として用いることができる。また、これらの混合溶媒も溶剤として用いることも可能である。
溶剤に溶かす電荷蓄積分子25の濃度は、薄すぎると反応時間が長くなり、濃すぎるとリンス作業により除去しなければならない余計な吸着分子が増加する。このため、適切な濃度にすることが望ましい。例えば、その濃度は、0.01mM〜100mM程度にすることが望ましい。
絶縁膜の表面を、電荷蓄積分子25の溶液に浸す時間は、十分に反応する程度の時間であることが望ましく、具体的には1分間以上待つことが望ましい。
修飾置換基Xとトンネル絶縁膜12表面の吸着反応を促進するために、触媒を添加してもよい。触媒としては、例えば加水分解を促進させるために、酸や塩基を選択することがある。触媒の添加量は、多すぎると、パッキング分子が溶媒中で自己反応して重合などの副反応を引き起こすため、少量にすることが望ましい。望ましくは、溶液の体積に対して、3%以下がよい。
その後、使用した溶剤に浸して超音波洗浄機を使用してリンスする。この作業は、余計に物理吸着した有機物を洗い流すため、最低でも溶剤を新しいものに入れ替えて2回以上を行なうことが望ましい。
次いでエタノールに浸して同様に、超音波洗浄機を使用してリンスする。
その後、窒素のエアーガンや、スピンコーターなどによって、溶剤を除去し、乾燥させる。これにより、電荷蓄積分子25で構成された電荷蓄積層14がトンネル絶縁膜12上に形成される。
その後、例えば、ハフニウム酸化膜を電荷蓄積層14上に堆積し、ブロック絶縁膜16を形成する。
ブロック絶縁膜16は、ALD(Atomic Layer Deposition)やスパッタなどの成膜装置によって形成できる。成膜装置は、有機分子で形成された電荷蓄積層14が分解されない低ダメージの成膜装置が望ましく、例えば、サーマル式のALD装置が望ましい。成膜後の絶縁膜は、Rapid Thermal Annealing(RTA)装置でアニールすると、膜中の原子密度が上がるため望ましい。
その後、例えば、不純物がドープされた多結晶シリコン膜をCVD(Chemical Vapor Deposition)法により形成して、制御ゲート電極18を形成する。その後、積層した膜をパターニングすることで、ゲート電極構造が形成される。
その後、例えば、制御ゲート電極18をマスクにp型不純物をイオン注入して、ソース領域20及びドレイン領域22を形成する。このようにして、図1に示す不揮発性半導体記憶装置を製造することが可能となる。
以上のように、本実施形態によれば、電荷蓄積層14に分子式(1)または分子式(2)の分子構造を有する電荷蓄積分子25を用いることで、電荷保持特性に優れた不揮発性半導体記憶装置の実現が可能となる。
(第2の実施形態)
本実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜を備えず、電荷蓄積層が、トンネル絶縁膜の機能を備える点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、記述を省略する。
本実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜を備えず、電荷蓄積層が、トンネル絶縁膜の機能を備える点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、記述を省略する。
図5は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
メモリセルは、例えば、n型不純物を含むn型シリコンの半導体層10上に形成される。そして、シリコン半導体層10上の電荷蓄積層14、電荷蓄積層14上のブロック絶縁膜16、ブロック絶縁膜16上の制御ゲート電極18を備えている。制御ゲート電極18の両側の半導体層10中には、ソース領域20、ドレイン領域22が形成される。半導体層10中の制御ゲート電極18下の領域はチャネル領域24となる。チャネル領域24は、ソース領域20とドレイン領域22とに挟まれる。
本実施形態では、電荷蓄積層14中の電荷蓄積分子25がトンネル絶縁膜の機能を兼ね備える。本実施形態では、電荷蓄積分子25が、半導体層10に直接化学結合する。
第1の実施形態同様、電荷蓄積分子25は、メモリセルのデータとなる電荷を蓄積する機能を備える。
そして、電荷蓄積分子25のアルキル鎖部分により半導体層10との絶縁性を保つ機能が発現される。電荷蓄積分子25は、例えば、上記分子式(1)または分子式(2)において、アルキル鎖部分の炭素数(n)が6以上30以下のアルキル鎖である。
アルキル鎖の炭素数は6以上30以下であり、10以上20以下であることがより望ましい。上記範囲を下回ると、絶縁耐性が劣化するおそれ、自己組織化単分子膜が形成しにくくなるおそれがあるからである。また、上記範囲を上回ると、膜厚が厚くなり微細化が難しくなるおそれがあるからである。
本実施形態の不揮発性半導体装置の製造方法は、半導体層10上に、分子式(1)または分子式(2)の分子構造を有する電荷蓄積分子25を含む電荷蓄積層14を自己組織化により形成し、その電荷蓄積層14上にブロック絶縁膜16を形成し、上記ブロック絶縁膜16上に制御ゲート電極18を形成する。
例えば、単結晶シリコンの半導体層(半導体基板)10上に、電荷蓄積層14を自己組織化により形成する。
半導体層10上に、直接、電荷蓄積層14を形成する以外は、第1の実施形態と同様である。
本実施形態によれば、酸化物等、無機物のトンネル絶縁膜にかえて、電荷蓄積層14でトンネル絶縁膜の機能を実現する。したがって、メモリセル構造の物理膜厚を薄くすることが可能となる。よって、微細なメモリセルを備えた不揮発性半導体記憶装置が実現される。
また、無機物のトンネル絶縁膜の形成が不要となることで、製造プロセスの簡略化を実現することが可能となる。
なお、例えば、さらに有機分子層14の電荷蓄積分子25の制御ゲート電極18側に、アルキル鎖等を設けることで有機分子層14にブロック絶縁膜の機能を持たせ、酸化物等、無機物のブロック絶縁膜16を省略する構成とすることも可能である。
(第3の実施形態)
本実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜と電荷蓄積層との間に導電層が形成されること以外は第1の実施形態と同様である。以下、第1の実施形態と重複する内容については、記述を省略する。
本実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜と電荷蓄積層との間に導電層が形成されること以外は第1の実施形態と同様である。以下、第1の実施形態と重複する内容については、記述を省略する。
図6は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
メモリセルは、例えば、n型不純物を含むn型シリコンの半導体層10上に形成される。そして、シリコン半導体層10上のトンネル絶縁膜12、トンネル絶縁膜12上の導電層30、導電層30上の電荷蓄積層14、電荷蓄積層14上のブロック絶縁膜16、ブロック絶縁膜16上の制御ゲート電極18を備えている。制御ゲート電極18の両側の半導体層10中には、ソース領域20、ドレイン領域22が形成される。半導体層10中の制御ゲート電極18下の領域はチャネル領域24となる。チャネル領域24は、ソース領域20とドレイン領域22とに挟まれる。
導電層30は、電荷蓄積層14に蓄積される電荷を均一に分散させる機能を備える。したがって、電荷蓄積層14内にばらつきのない一定な電荷の濃度分布を与え、安定した動作が実現される。また、電荷蓄積層14に蓄積される電荷の読み出し、書き込み効率を向上させる機能を備える。
導電層30は、例えば、半導体膜、金属膜、あるいは、金属化合物膜である。例えば、不純物が導入されて導電性が付与された非晶質シリコンや多結晶シリコンを用いることが可能である。
本実施形態の場合、導電層30上に電荷蓄積分子25を自己組織化により結合させる。この際、導電層30がシリコンであれば、電荷蓄積分子25の修飾置換基Xはチオール基であることが、結合を容易にさせる観点から望ましい。
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体層10上にトンネル絶縁膜12を形成し、上記トンネル絶縁膜12上に導電層30を形成し、上記導電層30上に、分子式(1)または分子式(2)の分子構造を有する電荷蓄積分子25を含む電荷蓄積層14を形成し、上記電荷蓄積層14上にブロック絶縁膜16をALD法により形成し、上記ブロック絶縁膜16上に制御ゲート電極18を形成する。
導電層30は、例えば、CVD法、ALD法、または、スパッタ法等によってトンネル絶縁膜12上に形成される。そして、導電層30上に電荷蓄積層14を形成する。
半導体層10上にトンネル絶縁膜12を形成し、導電層30上に、電荷蓄積層14を形成する以外は、第1の実施形態と同様である。
本実施形態によれば、動作が安定し、読み出し、書き込み特性に優れた不揮発性半導体記憶装置が実現される。
(第4の実施形態)
本実施形態の不揮発性半導体記憶装置は、メモリセルのトランジスタが電子をキャリアとするn型トランジスタであること以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については記述を省略する。
本実施形態の不揮発性半導体記憶装置は、メモリセルのトランジスタが電子をキャリアとするn型トランジスタであること以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については記述を省略する。
図7は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
メモリセルは、例えば、p型不純物を含む単結晶のp型シリコンの半導体層10上に形成される。そして、シリコン半導体層10上のトンネル絶縁膜12、トンネル絶縁膜12上の電荷蓄積層14、電荷蓄積層14上のブロック絶縁膜16、ブロック絶縁膜16上の制御ゲート電極18を備えている。制御ゲート電極18の両側の半導体層10中には、ソース領域20、ドレイン領域22が形成される。半導体層10中の制御ゲート電極18下の領域はチャネル領域24となる。チャネル領域24は、ソース領域20とドレイン領域22とに挟まれる。
ソース領域20とドレイン領域22は、例えば、n型不純物を含むn型拡散層で形成されている。
本実施形態のメモリセルの書き込み動作時には、制御ゲート電極18と半導体層10間に制御ゲート電極18が相対的に正の電圧となるように電圧を印加し、電荷蓄積層14に負電荷を蓄積する。制御ゲート電極18が相対的に正の電圧となると、チャネル領域24には、反転層が形成され電子が蓄積する。この電子がトンネル絶縁膜12中を移動して電荷蓄積層14の電荷蓄積分子に蓄積される。
この状態では、メモリセルのトランジスタの閾値が、電子が蓄積されていない状態に比較して高くなる。すなわち、トランジスタがオンしにくい状態となっている。この状態が、データ“0”が書き込まれた状態となる。
データの消去動作時には、制御ゲート電極18と半導体層10間に制御ゲート電極18が相対的に負の電圧となるように電圧を印加する。制御ゲート電極18と半導体層10間の電界により、電荷蓄積層14に蓄積されていた電子がトンネル絶縁膜12中を移動して半導体層10へと引き抜かれる。
この状態では、メモリセルのトランジスタの閾値が、データ“0”の状態に比較して低くなる。すなわち、トランジスタがオンしやすい状態となっている。この状態が、データ“1”となる。
データの読み出し時には、ソース領域20とドレイン領域22間に電圧を印加する。例えば、電子が蓄積されているデータ“0”の状態のときは、トランジスタの閾値が高いため、チャネル領域24に反転層は形成されず、ソース・ドレイン間に電流が流れない。
一方、消去状態、すなわち、電荷が蓄積されていないデータ“1”の状態では、トランジスタの閾値が低いため、チャネル領域24に反転層が形成され、ソース・ドレイン間に電流が流れる。このように、トランジスタの電流量を検知することにより、データ“0”であるかデータ“1”であるかを読み出すことが可能となる。
なお、データの書き込み動作を行った後、書き込みが十分に行われたか否かを確認するデータのベリファイ動作時には、読み出し動作時と同様の動作を行う。ソース領域20とドレイン領域22間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行う。
以上のように、本実施形態のメモリセルの書き込み、消去、読み出し動作が行われ、不揮発性半導体記憶装置として機能する。
本実施形態においても、第1の実施形態同様、電荷蓄積層14に分子式(1)または分子式(2)の分子構造を有する電荷蓄積分子25を用いることで、電荷保持特性優れた不揮発性半導体記憶装置の実現が可能となる。
(第5の実施形態)
本実施形態の不揮発性半導体記憶装置は、絶縁層と制御ゲート電極とが交互に積層される積層体と、複数の制御ゲート電極に対向して設けられる半導体層と、半導体層と制御ゲート電極との間に設けられ、上記分子式(1)で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
本実施形態の不揮発性半導体記憶装置は、絶縁層と制御ゲート電極とが交互に積層される積層体と、複数の制御ゲート電極に対向して設けられる半導体層と、半導体層と制御ゲート電極との間に設けられ、上記分子式(1)で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
本実施形態の不揮発性半導体記憶装置は、3次元構造の装置である点で、第1の実施形態と異なっているが、第1の実施形態と重複する内容については記述を省略する。
図8は、本実施形態の不揮発性半導体記憶装置の3次元概念図である。図9は、図8のXY断面図である。図10は、図8のXZ断面図である。
本実施形態の不揮発性半導体記憶装置は、例えば、シリコンの基板50上に、絶縁層44と制御ゲート電極18が交互に複数積層される積層体60を備えている。
そして、例えば、積層体60の上面から最下層の制御ゲート電極18まで貫通する孔が設けられる。そして、その孔の側面にブロック絶縁膜16が設けられ、ブロック絶縁膜16の内面に電荷蓄積層14が設けられる。
さらに、電荷蓄積層14の内面にトンネル絶縁膜12が設けられる。また、トンネル絶縁膜12の内面に、柱状の半導体層10が形成されている。なお、半導体層10は必ずしも柱状でなくとも、例えば膜状であってもかまわない。
いいかえれば、複数の制御ゲート電極18に対向して設けられる半導体層10が設けられている。そして、半導体層10と制御ゲート電極18との間に、トンネル絶縁膜12、電荷蓄積層14、ブロック絶縁膜16が設けられる。
図8、図10中、破線で囲まれる領域が1つのメモリセルである。メモリセルの構造としては、半導体層10と制御ゲート電極18の間に、トンネル絶縁膜12、電荷蓄積層14、ブロック絶縁膜16が形成される構造となっている。
電荷蓄積層14中の電荷蓄積分子25は、分子式(1)中のリンカーである修飾置換基Xを介して、半導体層10側あるいは制御ゲート電極18側のいずれに化学結合してもかまわない。例えば、電荷蓄積分子25がリンカーによって、トンネル絶縁膜12に化学結合する構成とすることも可能である。また、例えば、電荷蓄積分子25がリンカーによって、ブロック絶縁膜14に化学結合する構成とすることも可能である。
なお、本実施形態の3次元構造は、公知の3次元構造の不揮発性半導体記憶装置の製造方法を適用することで製造可能である。
本実施形態の不揮発性半導体記憶装置は、電荷蓄積層14に分子式(1)または分子式(2)の分子構造を有する電荷蓄積分子25を用いることで、電荷保持特性が向上する。さらに、本実施形態によれば、メモリセルを3次元化することにより、メモリセルの集積度があがり、第1ないし第4の実施形態よりもさらに集積度の高い不揮発性半導体記憶装置を実現することが可能となる。
以下、実施例について説明する。
(実施例1)
第1の実施形態に対応する膜構造を作成して評価した。
第1の実施形態に対応する膜構造を作成して評価した。
p型のシリコン基板を用いて、2端子の素子を以下の方法で作製した。作成した素子に、データの書き込みとなるパルス電圧をかけて、その前後のキャパシタンス特性を測定することにより、電荷の蓄積量、電荷の保持時間を確認することができる。
p型のシリコン基板を熱酸化炉に導入し、表面に酸化シリコン膜を成膜した。酸化シリコンの膜厚は、膜厚測定の結果から約3nmであった。この基板の上にALDを用いて酸化アルミニウム(Al2O3)を約0.1nm分(ALDで1cycle分)成膜した。この酸化アルミニウム層は電荷蓄積分子25の修飾置換基Xの種類に依存し吸着量を制御するために使用している。本実施例の場合、電荷蓄積分子として中心にヴァナジウムオキシを持ち、修飾置換基Xがホスホン酸であるポルフィリン誘導体(V=O体)を用いた。
次に、UV洗浄機で10分間、この基板の表面を照らし、洗浄した。洗浄した基板を、0.5mMの濃度にしたV=O体を溶かしたトルエン/エタノール混合溶液(混合比率1:1)中に入れ、一昼夜静置した。
このV=O体のダイポールモーメントを分子軌道計算(ベースセットB3LYP/6−31G(d))で求めると分子全体のダイポールモーメントは2.71、ポルフィリン環に対して垂直方向のダイポールモーメントは2.02と算出された。
その後、基板を取り出して、未使用のトルエン/エタノール溶液の中に移し、1分間、超音波洗浄機でリンスを行なった。なお、この混合溶液によるリンス作業は混合溶液を新しいものに置換し、計2回行なった。
さらに、リンスした基板を、エタノール溶液の中に移し、1分間、超音波洗浄機でリンスを行なって、窒素のエアーダスターで乾燥させた。
次に、その基板をサーマル式のALD装置に導入し、V=O体が吸着した面の上に、150℃で酸化ハフニウムを成膜した。膜厚測定の結果、酸化ハフニウムの膜厚は20nm程度であった。
そして、その基板の裏面を濃フッ酸水溶液に漬け、裏面に形成された余計な酸化物の膜を除去し、純水でリンスした後、裏面にアルミニウムを蒸着し、基板側の電極とした。また、基板の酸化ハフニウムの上面には、金属製の穴の開いたマスクを通して、金を蒸着し、制御ゲート電極とした。最後に、Rapid Thermal Annealing(RTA)装置に導入し、300℃で30分間、3%のH2が混入したN2ガス雰囲気下でアニールして、2端子の素子を作製した。
(実施例2)
第4の実施形態に対応する4端子のトランジスタ素子を作成して評価した。膜構成は実施例1と同様とした。
第4の実施形態に対応する4端子のトランジスタ素子を作成して評価した。膜構成は実施例1と同様とした。
p型のシリコン基板をフォトレジストでパターニングし、リンのイオンインプランテーションを行ない、n型のチャネル領域を形成した。次に、熱酸化炉でシリコン基板上に酸化シリコンのトンネル膜を成膜した。酸化シリコンの膜厚は、膜厚測定の結果から、5nm程度であった。この基板の上にALDを用いて酸化アルミニウム(Al2O3)を約0.1nm分(ALDで1cycle分)成膜した。
次にこの、UV洗浄機で10分間、この基板の表面を照らし、洗浄した。洗浄した基板は、実施例1で用いた分子を0.5mMの濃度で溶かしたトルエン/エタノール混合溶液(混合比率1:1)中に入れ、一昼夜静置した。
その後、基板を取り出して、未使用のトルエン/エタノール溶液の中に移し、1分間、超音波洗浄機でリンスを行なった。なお、この混合溶液によるリンス作業は混合溶液を新しいものに置換し、計2回行なった。
さらに、リンスした基板を、エタノール溶液の中に移し、1分間、超音波洗浄機でリンスを行なって、窒素のエアーダスターで乾燥させた。
次に、その基板をサーマル式のALD装置に導入し、V=O体が吸着した面の上に、150℃で酸化ハフニウムを成膜した。膜厚測定の結果、酸化ハフニウムの膜厚は10nm程度であった。
次に、RTA装置に導入し、300℃で30分間、3%のH2が混入したN2ガス雰囲気下でアニールしてから、酸化ハフニウム上に電子ビーム(EB)蒸着装置でニッケルを100nm程度積層した。蒸着したニッケル膜は、フォトレジストでパターニングして、ゲート電極とした。
次に、チャネル領域につながるソース・ドレイン領域をフォトレジストでパターニングして、バッファードフッ酸でウエットエッチングして、シリコン表面を出して、その表面にアルミニウムを100nm程度蒸着して、ソース・ドレイン電極とした。また、基板の裏面をフッ酸でウエットエッチングして洗浄し、アルミニウムを200nm程度蒸着して、基板電極とし、ゲート、ソース、ドレイン、基板の4端子からなるトランジスタ素子を作製した。
(比較例1)
実施例1同様、第1の実施形態に対応する膜構造を作成して評価した。ただし、実施例1では電荷蓄積分子としてV=O体であったのにかえて、中心金属が亜鉛である他はすべて同じ分子構造である亜鉛ポルフィリン誘導体(Zn体)とした。電荷蓄積分子の種類以外は実施例1と同様のため、省略する。このZn体のダイポールモーメントを分子軌道計算(ベースセットB3LYP/6−31G(d))で求めると分子全体のダイポールモーメントは3.77、ポルフィリン環に対して垂直方向のダイポールモーメントは0.0と算出された。
実施例1同様、第1の実施形態に対応する膜構造を作成して評価した。ただし、実施例1では電荷蓄積分子としてV=O体であったのにかえて、中心金属が亜鉛である他はすべて同じ分子構造である亜鉛ポルフィリン誘導体(Zn体)とした。電荷蓄積分子の種類以外は実施例1と同様のため、省略する。このZn体のダイポールモーメントを分子軌道計算(ベースセットB3LYP/6−31G(d))で求めると分子全体のダイポールモーメントは3.77、ポルフィリン環に対して垂直方向のダイポールモーメントは0.0と算出された。
(比較例2)
実施例1、比較例2と同様、第1の実施形態に対応する膜構造を作成して評価した。ただし、比較例1で用いたZn体の構造において、ポルフィリン環についているAr2についている置換基を電子吸引性の高い置換基に変え、ポルフィリン環面に対して並行な方向のダイポールを増大させた亜鉛ポルフィリン誘導体(E−Zn体)とした。電荷蓄積分子の種類以外は実施例1と同様のため、省略する。このE−Zn体のダイポールモーメントを分子軌道計算(ベースセットB3LYP/6−31G(d))で求めると分子全体のダイポールモーメントは6.89、ポルフィリン環に対して垂直方向のダイポールモーメントは0.0と算出された。
実施例1、比較例2と同様、第1の実施形態に対応する膜構造を作成して評価した。ただし、比較例1で用いたZn体の構造において、ポルフィリン環についているAr2についている置換基を電子吸引性の高い置換基に変え、ポルフィリン環面に対して並行な方向のダイポールを増大させた亜鉛ポルフィリン誘導体(E−Zn体)とした。電荷蓄積分子の種類以外は実施例1と同様のため、省略する。このE−Zn体のダイポールモーメントを分子軌道計算(ベースセットB3LYP/6−31G(d))で求めると分子全体のダイポールモーメントは6.89、ポルフィリン環に対して垂直方向のダイポールモーメントは0.0と算出された。
(比較例3)
実施例2同様、第4の実施形態に対応する4端子のトランジスタ素子を作成して評価した。ただし、電荷蓄積分子は比較例1で用いた分子を用いた。電荷蓄積分子の種類以外は実施例1と同様のため、省略する。
実施例2同様、第4の実施形態に対応する4端子のトランジスタ素子を作成して評価した。ただし、電荷蓄積分子は比較例1で用いた分子を用いた。電荷蓄積分子の種類以外は実施例1と同様のため、省略する。
実施例1、比較例1〜2のそれぞれの素子の裏面のアルミニウム電極を測定装置のステージと接触させて端子を取り、上面の金電極に測定針を当てて端子を取り電圧を印加した。それぞれの素子について、電圧を変えながらキャパシタンス測定を行ない、次にパルス電圧をかけてデータの書き込みを行った。
図11は、実施例1のキャパシタンス測定の結果を示す図である。実施例1の素子に対して、電圧を−14Vに固定し、パルス印加時間を100μsから1sまで順次変え、その都度キャパシタンス測定を行った結果を重畳させた図である。
キャパシタンスの飽和領域が見られ、パルス印加時間を増やすに応じて、キャパシタ特性がマイナス方向にシフトしていくことが確認できた。この電圧シフトは、金のゲート電極から印加したパルス電圧によって、p型のシリコン基板から電荷蓄積層に正電荷(正孔)が移動し、電荷蓄積層に正電荷が蓄積されていることを示している。
次に、実施例1と、比較例1及び2について、蓄積電荷の保持特性を測定した。この保持特性は、まず素子に書き込みパルスを印加した直後にキャパシタンス測定を行った後、一定時間放置後に再度キャパシタンス測定を行うことで、キャパシタ特性の経時変化を測定することで評価した。
図12は、実施例1、比較例1及び比較例2の電荷保持特性を示す図である。図13は、実施例1、比較例1及び比較例2の電荷保持比率を示す図である。
各素子において蓄積電荷密度がほぼ同等になるよう金の制御ゲート電極にパルス電圧を制御印加し、正電荷が蓄積したことによりシフトしたキャパシタンスの閾値電圧(Vfb)を、一定時間経過後に再度キャパシタンス測定を行なうことによってキャパシタンスの閾値電圧を調べ、そのしきい値の経時変化を求めることで、蓄積された電荷量の時間的減衰を評価した。
図12は、各経過時間後の測定から算出された各Vfbを書き込み前のキャパシタ特性から、算出されたVfbをひいた値(ΔVfb)を縦軸に、経過時間を横軸にプロットしたグラフである。プロットした点に対して、対数で近似線を引き、書き込みパルス印加直後に測定した初期の電圧シフトした値に対して5%減衰するまでの時間を調べた。また、図13は、経過時間に対し、保持している電荷の比率をプロットしたグラフである。
閾値電圧(ΔVfb)が5%減衰するまでの時間は、実施例1は、比較例1に比べて約4600倍、比較例2に比べて約1300倍となり、実施例1が優れた電荷保持特性を有することが分かった。つまり電荷蓄積分子としてダイポールの大きさと共に、ダイポールの方向が蓄積電荷の保持特性に影響し、実施例1のようにポルフィリン環に対して垂直方向にダイポールモーメントがあることで、電荷保持特性が向上することが分かった。
図14は、実施例2及び比較例3の電荷保持比率を示す図である。実施例2と、比較例3について、それぞれのトランジスタ素子のゲート電極に、−14Vの電圧を100msの時間かけて書き込みを行ない、それによって生じた閾値電圧シフトを読み出し、経過時間に対して追跡した。なお、読み出しはソース−ドレイン間の電圧を0.1V一定にかけて、ゲート電圧を−3V〜3Vの間でかけて得られるドレイン電流を読み取ることで行ない、ドレイン電流が1×10−7A流れたときの電圧を閾値電圧とした。
図14は、閾値電圧シフトの経過時間変化を書き込み直後の閾値からの変化比率をプロットしたグラフである。実施例2の電荷保持時間の方が比較例3よりも長く、優れていることが分かった。
なお、ポルフィリン環に対して垂直方向のダイポールモーメントが大きな中心金属がクロロアルミニウム(Cl−Al)体、及びチタニルオキシ(Ti=O)体でも同様に比較例よりも優れた電荷保持特性が得られる。
実施形態では、有機分子(電荷蓄積分子)が修飾置換基Xを介して半導体層側に吸着する場合を例に説明したが、有機分子(電荷蓄積分子)が修飾置換基Xを介して制御ゲート電極側に吸着する構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 半導体層
12 トンネル絶縁膜
14 有機分子層
16 ブロック絶縁膜
18 制御ゲート電極
25 有機分子(電荷蓄積分子)
44 絶縁層
60 積層体
12 トンネル絶縁膜
14 有機分子層
16 ブロック絶縁膜
18 制御ゲート電極
25 有機分子(電荷蓄積分子)
44 絶縁層
60 積層体
Claims (1)
- 半導体層と、
制御ゲート電極と、
前記半導体層と前記制御ゲート電極との間に設けられ、分子式(1)で記述される分子構造を含む有機分子を有する有機分子層と、
を備えることを特徴とする不揮発性半導体記憶装置。
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