JP2015170996A - power-on reset circuit - Google Patents

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篠塚　利幸
Toshiyuki Shinozuka
利幸 篠塚
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Abstract

PROBLEM TO BE SOLVED: To shorten a time from application of a power supply voltage to a change in the state of a reset signal.SOLUTION: A power-on reset circuit 1 includes: a MOS capacitor 2 connected to a positive power supply terminal 10; an inverter 4 of which the input terminal is connected to the positive power supply terminal 10 via the MOS capacitor 2 and which outputs a reset signal from an output terminal; and an N-type MOS transistor 3 of which the gate is connected to the output terminal of the inverter 4, the source is connected to a ground and the drain is connected to the positive power supply terminal 10 via the MOS capacitor 2 and connected to the input terminal of the inverter 4.

Description

本発明は、パワーオンリセット回路に関する。   The present invention relates to a power-on reset circuit.

従来、電源電圧の立ち上がりが遅い場合に対応して正常なリセット信号を出力するパワーオンリセット回路が知られている（例えば、特許文献１参照）。
図５は、従来のパワーオンリセット回路１００の回路構成を示す図である。パワーオンリセット回路１００は、正電源端子１１０とノードＮＸとの間に接続されたＭＯＳ（Metal-Oxide-Semiconductor）容量１０２と、ノードＮＸにドレインが接続され、ゲート及びソースがグランドに接続されて常にオフ状態に設定されたＮ型ＭＯＳトランジスタ１０３と、正電源端子１１０に電源電圧が印加された後、ノードＮＸの電位が閾値電圧以下に低下したときにリセット信号ＰＯＲを回路ブロック１２０に出力する、縦続接続されたインバータ１０４、１０５及び１０６とを備える。 Conventionally, a power-on reset circuit that outputs a normal reset signal corresponding to a case where the rise of the power supply voltage is slow is known (for example, see Patent Document 1).
FIG. 5 is a diagram showing a circuit configuration of a conventional power-on reset circuit 100. The power-on reset circuit 100 includes a MOS (Metal-Oxide-Semiconductor) capacitor 102 connected between a positive power supply terminal 110 and a node NX, a drain connected to the node NX, and a gate and source connected to the ground. The reset signal POR is output to the circuit block 120 when the potential of the node NX drops below the threshold voltage after the power supply voltage is applied to the N-type MOS transistor 103 that is always set to the off state and the positive power supply terminal 110. And inverters 104, 105 and 106 connected in cascade.

このパワーオンリセット回路１００では、正電源端子１１０に電源電圧が印加されると、正電源端子１１０の電位は、０Ｖから所定の電位になるまで上昇を開始する。ここで、Ｎ型ＭＯＳトランジスタ１０３は、常にオフ状態であることから、オフリーク電流以外は流れない。このため、ノードＮＸの電位は、電荷保存則により正電源端子１１０の電位と同じように上昇を開始し、インバータ１０４の入力側の電位が電源電圧にほぼ等しくなる。よって、インバータ１０４の出力信号は、“Ｌｏ”であり、インバータ１０６のリセット信号ＰＯＲも“Ｌｏ”である。   In the power-on reset circuit 100, when a power supply voltage is applied to the positive power supply terminal 110, the potential of the positive power supply terminal 110 starts to rise from 0V to a predetermined potential. Here, since the N-type MOS transistor 103 is always in an off state, no current other than off-leakage current flows. For this reason, the potential of the node NX starts to rise in the same manner as the potential of the positive power supply terminal 110 according to the charge conservation law, and the potential on the input side of the inverter 104 becomes substantially equal to the power supply voltage. Therefore, the output signal of the inverter 104 is “Lo”, and the reset signal POR of the inverter 106 is also “Lo”.

その後、正電源端子１１０の電位が所定の電位まで上昇すると、ノードＮＸの電位も所定の電位とほぼ等しくなる。その後、ノードＮＸの電位は、Ｎ型ＭＯＳトランジスタ１０３のオフリーク抵抗とＭＯＳ容量１０２による時定数に従って指数関数的に低下する。ノードＮＸの電位が正電源端子１１０の電位の半分以下に低下すると、インバータ１０４の出力信号が“Ｌｏ”から“Ｈｉ”に変化し、インバータ１０６から出力されるリセット信号ＰＯＲも“Ｌｏ”から“Ｈｉ”に変化する。   Thereafter, when the potential of the positive power supply terminal 110 rises to a predetermined potential, the potential of the node NX becomes substantially equal to the predetermined potential. Thereafter, the potential of the node NX decreases exponentially according to the time constant due to the off-leak resistance of the N-type MOS transistor 103 and the MOS capacitor 102. When the potential of the node NX drops below half of the potential of the positive power supply terminal 110, the output signal of the inverter 104 changes from “Lo” to “Hi”, and the reset signal POR output from the inverter 106 also changes from “Lo” to “ It changes to “Hi”.

パワーオンリセット回路１００において、ＭＯＳ容量１０２に保存された電荷の漏れは、常時オフ状態のＮ型ＭＯＳトランジスタのオフリーク電流によることから、非常に少ない。したがって、パワーオンリセット回路１００は、電源電圧の立ち上がりが遅かったとしても、ノードＮＸの電位が正電源端子１１０の電位に追随して上昇するので、正常なリセット信号ＰＯＲを出力することができる。   In the power-on reset circuit 100, the leakage of the charge stored in the MOS capacitor 102 is very small because of the off-leak current of the N-type MOS transistor that is always off. Therefore, the power-on reset circuit 100 can output a normal reset signal POR because the potential of the node NX rises following the potential of the positive power supply terminal 110 even if the rise of the power supply voltage is slow.

図６は、従来のパワーオンリセット回路２００の回路構成を示す図である。パワーオンリセット回路２００は、図５に示すパワーオンリセット回路１００に対して、Ｐ型ＭＯＳトランジスタ１０７を設けた回路である。このＰ型ＭＯＳトランジスタ１０７は、ドレインがインバータ１０４の出力側に接続され、ゲートがインバータ１０５の出力側に接続され、ソースが正電源端子１１０に接続されており、リセット信号ＰＯＲの出力部にヒステリシス特性を持たせている。これにより、パワーオンリセット回路２００は、ノードＮＸの電位にノイズが含まれていてもリセット信号ＰＯＲに対する影響を抑制することができる。   FIG. 6 is a diagram showing a circuit configuration of a conventional power-on reset circuit 200. The power-on reset circuit 200 is a circuit in which a P-type MOS transistor 107 is provided with respect to the power-on reset circuit 100 shown in FIG. The P-type MOS transistor 107 has a drain connected to the output side of the inverter 104, a gate connected to the output side of the inverter 105, a source connected to the positive power supply terminal 110, and a hysteresis at the output portion of the reset signal POR. It has characteristics. Thus, the power-on reset circuit 200 can suppress the influence on the reset signal POR even if the potential of the node NX includes noise.

特開２００５−１５１０６８号公報Japanese Patent Application Laid-Open No. 2005-151068

しかしながら、パワーオンリセット回路１００及びパワーオンリセット回路２００は、ＭＯＳ容量１０２に保存された電荷の漏れが非常に少ないことから、電源電圧が印加されてからＭＯＳ容量１０２の一方の電位がインバータ１０４の出力信号が変化する電位まで低下するまでに時間がかかる。よって、電源電圧が印加されてから、回路ブロック１２０においてリセットが解除され所定の動作が開始されるまでの時間が掛かるという問題がある。   However, since the power-on reset circuit 100 and the power-on reset circuit 200 have very little leakage of charge stored in the MOS capacitor 102, one potential of the MOS capacitor 102 is not applied to the inverter 104 after the power supply voltage is applied. It takes time for the output signal to drop to the changing potential. Therefore, there is a problem that it takes time from when the power supply voltage is applied until the reset is released in the circuit block 120 and a predetermined operation is started.

そこで、本発明はこれらの点に鑑みてなされたものであり、電源電圧が印加されてからリセット信号の状態が変化するまでの時間を短くすることができるパワーオンリセット回路を提供することを目的とする。   Therefore, the present invention has been made in view of these points, and an object thereof is to provide a power-on reset circuit that can shorten the time from when a power supply voltage is applied until the state of a reset signal changes. And

本発明の第１の態様に係るパワーオンリセット回路は、正電源端子に接続された容量素子と、入力端子が前記容量素子を介して正電源端子に接続され、出力端子からリセット信号を出力する出力回路と、ゲートが前記出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、を備えることを特徴とする。また、前記出力回路はインバータにより構成されてもよい。   The power-on reset circuit according to the first aspect of the present invention includes a capacitive element connected to a positive power supply terminal, an input terminal connected to the positive power supply terminal via the capacitive element, and outputs a reset signal from the output terminal The output circuit and the gate are connected to the output terminal of the output circuit, the source is connected to the negative power supply terminal, the drain is connected to the positive power supply terminal via the capacitive element, and is connected to the input terminal of the output circuit And an N-type MOS transistor. Further, the output circuit may be constituted by an inverter.

本発明の第２の態様に係るパワーオンリセット回路は、正電源端子に接続された容量素子と、入力端子が前記容量素子を介して正電源端子に接続され、出力端子から信号を出力する第１出力回路と、入力端子が前記第１出力回路の出力端子に接続され、出力端子からリセット信号を出力し、前記第１出力回路に比べてダイナミックレンジが狭い第２出力回路と、ゲートが前記第１出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記第１出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、を備えることを特徴とする。   A power-on reset circuit according to a second aspect of the present invention includes a capacitive element connected to a positive power supply terminal, an input terminal connected to the positive power supply terminal via the capacitive element, and a signal output from an output terminal. A first output circuit; an input terminal connected to the output terminal of the first output circuit; a reset signal is output from the output terminal; a second output circuit having a narrow dynamic range compared to the first output circuit; N connected to the output terminal of the first output circuit, the source connected to the negative power supply terminal, the drain connected to the positive power supply terminal via the capacitive element, and connected to the input terminal of the first output circuit And a MOS transistor.

本発明によれば、電源電圧が印加されてからリセット信号の状態が変化するまでの時間を短くすることができるという効果を奏する。   According to the present invention, it is possible to shorten the time from when the power supply voltage is applied until the state of the reset signal changes.

第１の実施形態に係るパワーオンリセット回路の回路構成図である。1 is a circuit configuration diagram of a power-on reset circuit according to a first embodiment. 第１の実施形態に係るパワーオンリセット回路の動作波形を示す図である。It is a figure which shows the operation | movement waveform of the power-on reset circuit which concerns on 1st Embodiment. 第２の実施形態に係るパワーオンリセット回路の回路構成図である。It is a circuit block diagram of the power-on reset circuit which concerns on 2nd Embodiment. 第２の実施形態に係るパワーオンリセット回路の動作波形を示す図である。It is a figure which shows the operation | movement waveform of the power-on reset circuit which concerns on 2nd Embodiment. 従来のパワーオンリセット回路の回路構成図（その１）である。It is a circuit block diagram (the 1) of the conventional power-on reset circuit. 従来のパワーオンリセット回路の回路構成図（その２）である。It is a circuit block diagram (the 2) of the conventional power-on reset circuit.

＜第１の実施形態＞
［パワーオンリセット回路１の構成］
図１は、第１の実施形態に係るパワーオンリセット回路１の回路構成図である。
パワーオンリセット回路１は、容量素子としてのＭＯＳ容量２と、Ｎ型ＭＯＳトランジスタ３と、出力回路としてのインバータ４とを備え、リセット信号ＰＯＲをリセット対象の回路ブロック２０に出力する。 <First Embodiment>
[Configuration of Power-on Reset Circuit 1]
FIG. 1 is a circuit configuration diagram of a power-on reset circuit 1 according to the first embodiment.
The power-on reset circuit 1 includes a MOS capacitor 2 as a capacitive element, an N-type MOS transistor 3, and an inverter 4 as an output circuit, and outputs a reset signal POR to a circuit block 20 to be reset.

ＭＯＳ容量２は、ソース及びドレインが正電源端子１０に接続されており、ゲートがＮ型ＭＯＳトランジスタ３のドレインに接続されている。なお、第１実施形態では、パワーオンリセット回路１は、ＭＯＳ容量２を設けることとしたがこれに限らない。パワーオンリセット回路１は、ＭＯＳ容量２の代わりに、例えばＭＩＭ（Metal-Insulator-Metal）容量等の他の容量素子を設けていてもよい。   The MOS capacitor 2 has a source and a drain connected to the positive power supply terminal 10 and a gate connected to the drain of the N-type MOS transistor 3. In the first embodiment, the power-on reset circuit 1 is provided with the MOS capacitor 2. However, the present invention is not limited to this. The power-on reset circuit 1 may be provided with another capacitive element such as an MIM (Metal-Insulator-Metal) capacitor instead of the MOS capacitor 2.

Ｎ型ＭＯＳトランジスタ３は、ゲートがインバータ４の出力端子に接続され、ソースが負電源端子としてのグランドに接続され、ドレインがＭＯＳ容量２を介して正電源端子１０に接続されるとともにインバータ４の入力端子に接続されている。   The N-type MOS transistor 3 has a gate connected to the output terminal of the inverter 4, a source connected to the ground as a negative power supply terminal, a drain connected to the positive power supply terminal 10 through the MOS capacitor 2, and the inverter 4. Connected to the input terminal.

インバータ４は、入力端子が、ＭＯＳ容量２を介して正電源端子１０に接続されているとともにＮ型ＭＯＳトランジスタ３のドレインに接続されている。また、インバータ４は、出力端子が、Ｎ型ＭＯＳトランジスタ３のゲートに接続されているとともに、回路ブロック２０に接続されており、出力端子から、回路ブロック２０にリセット信号ＰＯＲを出力する。なお、図示は省略するが、インバータ４の正電源端子は、正電源端子１０に接続されており、電源電圧が供給される。また、インバータ４の負電源端子は、グランドに接続されている。ここで、正電源端子１０の電位を電位ＶＤ、ＭＯＳ容量２とＮ型ＭＯＳトランジスタ３との間のノードＮＡの電位を電位ＶＡという。   The inverter 4 has an input terminal connected to the positive power supply terminal 10 via the MOS capacitor 2 and to the drain of the N-type MOS transistor 3. The inverter 4 has an output terminal connected to the gate of the N-type MOS transistor 3 and to the circuit block 20, and outputs a reset signal POR to the circuit block 20 from the output terminal. In addition, although illustration is abbreviate | omitted, the positive power supply terminal of the inverter 4 is connected to the positive power supply terminal 10, and a power supply voltage is supplied. The negative power supply terminal of the inverter 4 is connected to the ground. Here, the potential of the positive power supply terminal 10 is referred to as a potential VD, and the potential of the node NA between the MOS capacitor 2 and the N-type MOS transistor 3 is referred to as a potential VA.

［パワーオンリセット回路１の動作］
続いて、パワーオンリセット回路１の動作について説明する。図２は、第１の実施形態に係るパワーオンリセット回路１の動作波形を示す図である。図２において、縦軸はＶＤ、ＶＡ及びリセット信号ＰＯＲの電位、横軸は電源電圧が印加されてからの時間を示している。
正電源端子１０に電源電圧が印加される前において、正電源端子１０の電位ＶＤは、０Ｖであるため、ノードＮＡの電位ＶＡも０Ｖである。よって、ＭＯＳ容量２には電荷が蓄積されず、ＭＯＳ容量２の端子間電圧も０Ｖである。また、インバータ４の出力端子側の電位も０Ｖであるため、Ｎ型ＭＯＳトランジスタ３はオフ状態である。 [Operation of power-on reset circuit 1]
Subsequently, the operation of the power-on reset circuit 1 will be described. FIG. 2 is a diagram illustrating operation waveforms of the power-on reset circuit 1 according to the first embodiment. In FIG. 2, the vertical axis represents the potentials of VD, VA and the reset signal POR, and the horizontal axis represents the time since the power supply voltage was applied.
Before the power supply voltage is applied to the positive power supply terminal 10, since the potential VD of the positive power supply terminal 10 is 0V, the potential VA of the node NA is also 0V. Therefore, no charge is accumulated in the MOS capacitor 2 and the voltage across the terminals of the MOS capacitor 2 is also 0V. Further, since the potential on the output terminal side of the inverter 4 is also 0 V, the N-type MOS transistor 3 is in an off state.

続いて、図２に示す時刻ｔ０において正電源端子１０に電源電圧が印加されると、正電源端子１０の電位ＶＤは上昇を開始する。このとき、ノードＮＡは、端子間電圧が０ＶのＭＯＳ容量２を介して正電源端子１０に接続されていることから、ノードＮＡの電位ＶＡは、電荷保存則により正電源端子１０の電位ＶＤの上昇と同じように上昇を開始する。このため、インバータ４の出力信号は、“Ｌｏ”を維持し、インバータ４の出力端子側の電位は、０Ｖから変化しない。よって、Ｎ型ＭＯＳトランジスタ３は、オフ状態を維持する。   Subsequently, when a power supply voltage is applied to the positive power supply terminal 10 at time t0 shown in FIG. 2, the potential VD of the positive power supply terminal 10 starts to rise. At this time, since the node NA is connected to the positive power supply terminal 10 via the MOS capacitor 2 having a terminal voltage of 0 V, the potential VA of the node NA is equal to the potential VD of the positive power supply terminal 10 according to the charge conservation law. Starts rising in the same way as rising. For this reason, the output signal of the inverter 4 maintains “Lo”, and the potential on the output terminal side of the inverter 4 does not change from 0V. Therefore, the N-type MOS transistor 3 maintains the off state.

続いて、図２に示す時刻ｔ１において正電源端子１０の電位ＶＤが所定の電位ＶＤＤまで上昇すると、ノードＮＡの電位ＶＡも、所定の電位ＶＤＤとほぼ同じ電位まで上昇する。その後、ノードＮＡの電位ＶＡは、Ｎ型ＭＯＳトランジスタ３のオフリーク抵抗と、ＭＯＳ容量２とによる時定数に従って緩やかに低下する。   Subsequently, when the potential VD of the positive power supply terminal 10 rises to the predetermined potential VDD at time t1 shown in FIG. 2, the potential VA of the node NA also rises to substantially the same potential as the predetermined potential VDD. Thereafter, the potential VA of the node NA gradually decreases according to the time constant due to the off-leak resistance of the N-type MOS transistor 3 and the MOS capacitor 2.

その後、図２に示す時刻ｔ２において、ノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下すると、インバータ４の出力端子側の電位が上昇を開始し、インバータ１０４の出力信号が“Ｌｏ”から“Ｈｉ”に変化する。また、Ｎ型ＭＯＳトランジスタ３のオフリーク抵抗が低下し始め、ノードＮＡの電位ＶＡが急激に低下する。その後、インバータ４の出力端子側の電位がＮ型ＭＯＳトランジスタ３の閾値を超えると、Ｎ型ＭＯＳトランジスタ３はオン状態となり、ノードＮＡの電位ＶＡがほぼ０Ｖとなる。   After that, when the potential VA of the node NA decreases to the input dynamic range of the inverter 4 at time t2 shown in FIG. 2, the potential on the output terminal side of the inverter 4 starts to rise, and the output signal of the inverter 104 changes from “Lo”. Changes to “Hi”. In addition, the off-leak resistance of the N-type MOS transistor 3 starts to decrease, and the potential VA of the node NA rapidly decreases. Thereafter, when the potential on the output terminal side of the inverter 4 exceeds the threshold value of the N-type MOS transistor 3, the N-type MOS transistor 3 is turned on, and the potential VA of the node NA becomes almost 0V.

［第１の実施形態の効果］
以上、第１の実施形態のパワーオンリセット回路１は、正電源端子１０に電源電圧が印加されてから、正電源端子１０の電位ＶＤが所定の電位ＶＤＤまで上昇し、さらにノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下するまで、Ｎ型ＭＯＳトランジスタ３がオフ状態を維持する。そして、ノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下すると、Ｎ型ＭＯＳトランジスタ３のオフ抵抗が小さくなり、最終的にオン状態に変化する。 [Effect of the first embodiment]
As described above, in the power-on reset circuit 1 according to the first embodiment, the potential VD of the positive power supply terminal 10 rises to the predetermined potential VDD after the power supply voltage is applied to the positive power supply terminal 10, and further the potential VA of the node NA. Until the input dynamic range of the inverter 4 falls to the input dynamic range, the N-type MOS transistor 3 remains off. When the potential VA of the node NA falls to the input dynamic range of the inverter 4, the off resistance of the N-type MOS transistor 3 becomes small and finally changes to the on state.

したがって、図５及び図６に示される、Ｎ型ＭＯＳトランジスタを常時オフに制御している従来のパワーオンリセット回路に比べて、電源電圧が印加されてからリセット信号ＰＯＲの状態が“Ｌｏ”から“Ｈｉ”に変化するまでの時間を短くすることができる。これにより、回路ブロック２０がリセット信号ＰＯＲを受けて所定の動作を開始するまでの時間を短くすることができる。   Therefore, as compared with the conventional power-on reset circuit shown in FIGS. 5 and 6 in which the N-type MOS transistor is always turned off, the state of the reset signal POR is changed from “Lo” after the power supply voltage is applied. The time until changing to “Hi” can be shortened. As a result, the time until the circuit block 20 receives the reset signal POR and starts a predetermined operation can be shortened.

また、Ｎ型ＭＯＳトランジスタ３のゲートをインバータ４の出力端子と接続させることにより、正帰還がかかり結果としてヒステリシス特性を有する。具体的には、電源電圧が立ち上がる間に生じた電源ノイズにより電位ＶＡが変動しても、リセット信号ＰＯＲが“Ｈｉ”になった後にはＮ型ＭＯＳトランジスタ３がオフ状態になっているので、電位ＶＡが所定の時間以上“Ｌｏ”を継続しなければ、リセット信号ＰＯＲが“Ｈｉ”に維持される。したがって、ノードＮＡの電位ＶＡにノイズが含まれていても、当該ノイズのリセット信号ＰＯＲへの影響を抑制することができ、安定してリセット信号ＰＯＲを出力することができる。   Further, by connecting the gate of the N-type MOS transistor 3 to the output terminal of the inverter 4, positive feedback is applied and as a result, it has hysteresis characteristics. Specifically, even if the potential VA fluctuates due to power supply noise generated while the power supply voltage rises, the N-type MOS transistor 3 is turned off after the reset signal POR becomes “Hi”. If the potential VA does not continue “Lo” for a predetermined time or more, the reset signal POR is maintained at “Hi”. Therefore, even when noise is included in the potential VA of the node NA, the influence of the noise on the reset signal POR can be suppressed, and the reset signal POR can be stably output.

また、パワーオンリセット回路１は、ヒステリシス特性を確保するために、図６に示すパワーオンリセット回路のように、ヒステリシス用のトランジスタを追加する必要がない。よって、パワーオンリセット回路１は、回路パターンの面積を小さくすることができる。   Further, the power-on reset circuit 1 does not need to add a transistor for hysteresis unlike the power-on reset circuit shown in FIG. 6 in order to ensure hysteresis characteristics. Therefore, the power-on reset circuit 1 can reduce the area of the circuit pattern.

＜第２の実施形態＞
［インバータ４の入力ダイナミックレンジを広く設定する］
続いて、第２の実施形態について説明する。第２の実施形態のパワーオンリセット回路１は、第２出力回路としてのインバータ５及びインバータ６をさらに備え、第１出力回路としてのインバータ４の入力ダイナミックレンジが、第１の実施形態のインバータ４の入力ダイナミックレンジに比べて広く設定されている点で第１の実施形態と異なり、その他の点では同じである。 <Second Embodiment>
[Set wide input dynamic range of inverter 4]
Next, the second embodiment will be described. The power-on reset circuit 1 of the second embodiment further includes an inverter 5 and an inverter 6 as the second output circuit, and the input dynamic range of the inverter 4 as the first output circuit is the inverter 4 of the first embodiment. This is different from the first embodiment in that it is set wider than the input dynamic range, and the other points are the same.

図３は、第２の実施形態に係るパワーオンリセット回路１の回路構成図である。図３に示すように、インバータ５とインバータ６とは直列に接続されている。インバータ５の入力端子は、インバータ４の出力端子に接続され、インバータ６の出力端子は、回路ブロック２０に接続されている。インバータ６は、回路ブロック２０にリセット信号ＰＯＲを出力する。
ここで、インバータ４は、第１の実施形態に係るインバータ４と比べて、回路利得が低く、入力ダイナミックレンジが広く設定されている。
また、インバータ５及びインバータ６は、インバータ４と比べて入力ダイナミックレンジが狭く設定されている。 FIG. 3 is a circuit configuration diagram of the power-on reset circuit 1 according to the second embodiment. As shown in FIG. 3, the inverter 5 and the inverter 6 are connected in series. The input terminal of the inverter 5 is connected to the output terminal of the inverter 4, and the output terminal of the inverter 6 is connected to the circuit block 20. The inverter 6 outputs a reset signal POR to the circuit block 20.
Here, the inverter 4 has a lower circuit gain and a wider input dynamic range than the inverter 4 according to the first embodiment.
Further, the inverter 5 and the inverter 6 are set to have a narrower input dynamic range than the inverter 4.

［パワーオンリセット回路１の動作］
続いて、パワーオンリセット回路１の動作について説明する。図４は、第２の実施形態に係るパワーオンリセット回路１の動作波形を示す図である。図４において、縦軸は電位、横軸は時間を示している。
図４に示す時刻ｔ１までのパワーオンリセット回路１の動作は、第１の実施形態と同様であるので説明を省略する。 [Operation of power-on reset circuit 1]
Subsequently, the operation of the power-on reset circuit 1 will be described. FIG. 4 is a diagram illustrating operation waveforms of the power-on reset circuit 1 according to the second embodiment. In FIG. 4, the vertical axis represents potential and the horizontal axis represents time.
Since the operation of the power-on reset circuit 1 up to time t1 shown in FIG. 4 is the same as that of the first embodiment, description thereof is omitted.

図４に示す時刻ｔ１において、ノードＮＡの電位ＶＡがほぼ所定の電位ＶＤＤまで上昇した後、ノードＮＡの電位ＶＡは、Ｎ型ＭＯＳトランジスタ３のオフリーク抵抗と、ＭＯＳ容量２とによる時定数に従って緩やかに低下する。   At time t1 shown in FIG. 4, after the potential VA of the node NA rises to almost the predetermined potential VDD, the potential VA of the node NA gradually decreases according to the time constant due to the off-leak resistance of the N-type MOS transistor 3 and the MOS capacitor 2. To drop.

続いて、図４に示す時刻ｔ２’において、ノードＮＡの電位ＶＡがインバータ４の入力ダイナミックレンジまで低下すると、インバータ４の出力端子側の電位Ｖ３が上昇を開始する。ここで、第２の実施形態のインバータ４は、第１の実施形態のインバータ４に比べて入力ダイナミックレンジが大きいことから、時刻ｔ１から時刻ｔ２’までの時間は、第１の実施形態に係る時刻ｔ１から時刻ｔ２までの時間よりも短くなる。   Subsequently, at time t <b> 2 ′ illustrated in FIG. 4, when the potential VA of the node NA decreases to the input dynamic range of the inverter 4, the potential V <b> 3 on the output terminal side of the inverter 4 starts to increase. Here, since the inverter 4 of the second embodiment has a larger input dynamic range than the inverter 4 of the first embodiment, the time from the time t1 to the time t2 ′ is related to the first embodiment. It becomes shorter than the time from time t1 to time t2.

続いて、インバータ４の出力端子側の電位Ｖ３が上昇したことに応じて、インバータ６の出力端子の電位も上昇を開始する。インバータ６の入力ダイナミックレンジは、第１の実施形態のインバータ４の入力ダイナミックレンジとほぼ同等であり、第１実施形態のリセット信号ＰＯＲと同等の立ち上がりのリセット信号ＰＯＲを出力する。これにより、第２の実施形態においてリセット信号ＰＯＲの状態が“Ｌｏ”から“Ｈｉ”に変化するまでの時間は、第１実施形態の当該時間に比べて短くなる。   Subsequently, in response to the increase in the potential V3 on the output terminal side of the inverter 4, the potential at the output terminal of the inverter 6 also starts increasing. The input dynamic range of the inverter 6 is substantially the same as the input dynamic range of the inverter 4 of the first embodiment, and the rising reset signal POR equivalent to the reset signal POR of the first embodiment is output. As a result, the time until the state of the reset signal POR changes from “Lo” to “Hi” in the second embodiment is shorter than the time in the first embodiment.

［第２の実施形態の効果］
以上のとおり、第２の実施形態に係るパワーオンリセット回路１は、インバータ４の入力ダイナミックレンジが、第１の実施形態のインバータ４の入力ダイナミックレンジに比べて広く設定されているので、インバータ４の出力端子側の信号の立ち上がり時間を、第１の実施形態に比べて短くすることができる。 [Effects of Second Embodiment]
As described above, in the power-on reset circuit 1 according to the second embodiment, the input dynamic range of the inverter 4 is set wider than the input dynamic range of the inverter 4 of the first embodiment. The rise time of the signal on the output terminal side can be shortened compared to the first embodiment.

また、第２の実施形態に係るパワーオンリセット回路１は、インバータ５及びインバータ６を備えることで、リセット信号ＰＯＲの状態が“Ｌｏ”から“Ｈｉ”に変化するまでの時間を、さらに短くすることができる。   Further, the power-on reset circuit 1 according to the second embodiment includes the inverter 5 and the inverter 6, thereby further reducing the time until the state of the reset signal POR changes from “Lo” to “Hi”. be able to.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

例えば、第２の実施形態において、回路ブロック２０が遅い立ち上がりのリセット信号を許容できる場合には、インバータ５及びインバータ６を設けずに、インバータ４から出力される信号をリセット信号ＰＯＲとして回路ブロック２０に出力するようにしてもよい。   For example, in the second embodiment, when the circuit block 20 can tolerate a late rising reset signal, the circuit block 20 is provided with the signal output from the inverter 4 as the reset signal POR without providing the inverter 5 and the inverter 6. May be output.

１・・・パワーオンリセット回路、２・・・ＭＯＳ容量、３・・・Ｎ型ＭＯＳトランジスタ、４、５、６・・・インバータ、１０・・・正電源端子、２０・・・回路ブロック、１００、２００・・・従来のパワーオンリセット回路、１０２・・・ＭＯＳ容量、１０３・・・Ｎ型ＭＯＳトランジスタ、１０４、１０５、１０６・・・インバータ、１０７・・・Ｐ型ＭＯＳトランジスタ、１２０・・・回路ブロック DESCRIPTION OF SYMBOLS 1 ... Power-on reset circuit, 2 ... MOS capacity, 3 ... N-type MOS transistor 4, 5, 6 ... Inverter, 10 ... Positive power supply terminal, 20 ... Circuit block, DESCRIPTION OF SYMBOLS 100, 200 ... Conventional power-on reset circuit, 102 ... MOS capacity, 103 ... N-type MOS transistor, 104, 105, 106 ... Inverter, 107 ... P-type MOS transistor, 120 ..Circuit blocks

Claims (3)

正電源端子に接続された容量素子と、
入力端子が前記容量素子を介して正電源端子に接続され、出力端子からリセット信号を出力する出力回路と、
ゲートが前記出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、
を備えるパワーオンリセット回路。 A capacitive element connected to the positive power supply terminal;
An output circuit in which an input terminal is connected to a positive power supply terminal via the capacitive element and outputs a reset signal from the output terminal;
An N-type having a gate connected to the output terminal of the output circuit, a source connected to a negative power supply terminal, a drain connected to the positive power supply terminal via the capacitive element, and connected to an input terminal of the output circuit A MOS transistor;
A power-on reset circuit comprising: 前記出力回路はインバータにより構成される、
請求項１に記載のパワーオンリセット回路。 The output circuit comprises an inverter;
The power-on reset circuit according to claim 1. 正電源端子に接続された容量素子と、
入力端子が前記容量素子を介して正電源端子に接続され、出力端子から信号を出力する第１出力回路と、
入力端子が前記第１出力回路の出力端子に接続され、出力端子からリセット信号を出力し、前記第１出力回路に比べてダイナミックレンジが狭い第２出力回路と、
ゲートが前記第１出力回路の出力端子に接続され、ソースが負電源端子に接続され、ドレインが前記容量素子を介して前記正電源端子に接続されるとともに前記第１出力回路の入力端子に接続されたＮ型ＭＯＳトランジスタと、
を備えるパワーオンリセット回路。 A capacitive element connected to the positive power supply terminal;
A first output circuit having an input terminal connected to a positive power supply terminal via the capacitive element and outputting a signal from the output terminal;
A second output circuit having an input terminal connected to the output terminal of the first output circuit, outputting a reset signal from the output terminal, and having a dynamic range narrower than that of the first output circuit;
The gate is connected to the output terminal of the first output circuit, the source is connected to the negative power supply terminal, the drain is connected to the positive power supply terminal via the capacitive element, and is connected to the input terminal of the first output circuit An N-type MOS transistor,
A power-on reset circuit comprising:
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* Cited by examiner, † Cited by third party
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CN107196632A (en) * 2017-05-07 2017-09-22 长沙方星腾电子科技有限公司 A kind of electrification reset circuit
CN112202433A (en) * 2020-10-22 2021-01-08 联芸科技（杭州）有限公司 Power-on reset circuit

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