JP2015167190A - 半導体装置 - Google Patents

Abstract

【課題】複数の電圧レギュレータ回路に対するオフセットトリミングを短時間で完了する。【解決手段】それぞれ対応する校正基準電位ＶＲＴＲＭと電源配線１４に現れる内部電位ＶＩＮＴを比較することによって、それぞれ出力信号ＡＯＵＴを生成する複数の差動アンプＤＥＦと、それぞれ対応する出力信号ＡＯＵＴに基づいて電源配線１４を駆動する複数の出力ドライバＤＲＶと、複数の出力ドライバＤＲＶのいずれか一つを活性化させ、残りを全て非活性化させた状態で、非活性化させた複数の出力ドライバＤＲＶに入力される複数の出力信号ＡＯＵＴをモニタする電圧モニタ回路６０とを備える。本発明によれば、複数の電圧レギュレータ回路に対して同時にオフセットトリミングを実行することが可能となる。これにより、電圧レギュレータ回路の数にかかわらず短時間でオフセットトリミングを完了することが可能となる。【選択図】図５

Description

本発明は半導体装置に関し、特に、複数の電圧レギュレータ回路を備える半導体装置に関する。

多くの半導体装置には、内部電位を生成するための電圧レギュレータ回路が設けられている（特許文献１参照）。電圧レギュレータ回路によって生成される内部電位は、電源配線を介して半導体装置内の各種回路ブロックに供給され、これら回路ブロックの動作電位として用いられる。

電圧レギュレータ回路は、電源配線の局所的な電圧変動を防止すべく、同じ電源配線に複数個が接続されることがある。この場合、電圧レギュレータ回路間において出力電位に差があると、負荷電流に対する応答速度が電圧レギュレータ回路ごとに相違するため、内部電位に変動が生じやすくなる。このため、半導体装置の製造段階においては、オフセットトリミングを行うことによって、電圧レギュレータ回路の出力電位の微調整が行われる。

特開２０１３−１１８７６９号公報

従来のトリミング方法では、同じ電源配線に接続された複数の電圧レギュレータ回路のうち、トリミング対象となる電圧レギュレータ回路のみを活性化させた状態で出力電位を測定することが一般的であった。この場合、複数の電圧レギュレータ回路の１つ１つを順番に活性化し、トリミングするため、電圧レギュレータ回路の数だけ測定を行う必要があるばかりでなく、出力電位を切り替えてから電位が安定するまでの時間を待って測定を行う必要がある。そのため、多数の電圧レギュレータ回路を備える半導体装置においては、オフセットトリミングに長い時間がかかるという問題があった。

本発明の一側面による半導体装置は、電源配線と、前記電源配線に現れる電位と基準電位とを比較することにより第１の出力信号を生成する第１の差動アンプと、前記第１の出力信号に基づいて前記電源配線を駆動する第１の出力ドライバと、第１のトリミングデータに基づいて前記基準電位から第１の校正基準電位を生成する第１の校正回路と、前記電源配線に現れる電位と前記第１の校正基準電位とを比較することにより第２の出力信号を生成する第２の差動アンプと、前記第２の出力信号に基づいて前記電源配線を駆動する第２の出力ドライバと、前記第２の出力ドライバを非活性化させた状態で、前記第２の出力信号のレベルに基づいて第１の判定信号を生成する第１の判定回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、電源配線と、それぞれ対応する基準電位と前記電源配線に現れる電位を比較することによって、それぞれ出力信号を生成する複数の差動アンプと、それぞれ対応する出力信号に基づいて前記電源配線を駆動する複数の出力ドライバと、前記複数の出力ドライバのいずれか一つを活性化させ、残りを全て非活性化させた状態で、前記非活性化させた複数の出力ドライバに入力される複数の出力信号をモニタする電圧モニタ回路と、を備えることを特徴とする。

本発明によれば、出力ドライバを非活性化させた状態で判定を行っていることから、複数の電圧レギュレータ回路に対して同時にオフセットトリミングを実行することが可能となる。これにより、電圧レギュレータ回路の数にかかわらず短時間でオフセットトリミングを完了することが可能となる。しかも、出力電位が安定するまでの時間を待つ必要もないことから、出力電位の切り替えについても高速に行うことが可能となる。

本発明の実施形態による半導体装置１０の構成を示すブロック図である。 半導体装置１０に接続されたテスタ１６を示すブロック図である。 第１の実施形態における電圧レギュレータ回路２０〜２Ｎの構成を説明するためのブロック図である。 第１の実施形態における初段の電圧レギュレータ回路２０の回路図である。 第１の実施形態における電圧レギュレータ回路２１〜２Ｎの回路図である。 第１の実施形態におけるオフセットトリミング動作を説明するためのタイミング図である。 第２の実施形態における電圧レギュレータ回路２０〜２Ｎの構成を説明するためのブロック図である。 第２の実施形態における初段の電圧レギュレータ回路２０の回路図である。 第２の実施形態における電圧レギュレータ回路２１〜２Ｎの回路図である。 第２の実施形態におけるオフセットトリミング動作を説明するためのタイミング図である。 第３の実施形態における電圧レギュレータ回路２０〜２Ｎの構成を説明するためのブロック図である。 第３の実施形態における初段の電圧レギュレータ回路２０の回路図である。 第３の実施形態における電圧レギュレータ回路２１〜２Ｎの回路図である。 第３の実施形態におけるオフセットトリミング動作を説明するためのタイミング図である。 第３の実施形態におけるオフセットトリミング動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

＜第１の実施形態＞
本発明の第１の実施形態について説明する。

図１は、本発明の各実施形態による半導体装置１０の構成を示すブロック図である。

半導体装置１０は、主回路１２と複数の電圧レギュレータ回路２０〜２Ｎを備えている。半導体装置１０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｆｌａｓｈ Ｍｅｍｒｍｏｙ、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＣＭ（Ｐｈａｃｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍｅｍｒｏｙ）などのメモリ系回路や、ＣＰＵやＤＰＳなどのロジック系回路などを含む半導体チップに該当し、又はそれらの半導体チップを含む半導体電子機器や半導体システムが該当する。

主回路１２は、当該半導体装置１０の主たる機能を実現するための回路である。主回路１２から読み出され、或いは、主回路１２によって生成されたデータは、出力回路１２ａによってデータ出力端子ＤＱから外部に出力される。

電圧レギュレータ回路２０〜２Ｎは、外部から供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これに基づいて内部電位ＶＩＮＴを生成する。

電源配線１４は、主回路１２に接続され、主回路１２は、電源配線１４を介して供給される内部電位ＶＩＮＴを電源として動作する。内部電位ＶＩＮＴは、電源配線１４に並列に接続されたＮ＋１個の電圧レギュレータ回路２０〜２Ｎによって生成される。

電圧レギュレータ回路２０〜２Ｎの出力レベルは、いずれも所望の内部電位ＶＩＮＴと一致するよう設計されているが、プロセスばらつきなどの影響により、実際に得られる出力レベルは所望の内部電位ＶＩＮＴに対してオフセットを有している。このようなオフセットは、半導体装置１０の製造段階でオフセットトリミングを行うことにより校正される。

図２は、半導体装置１０に接続されたテスタ１６を示す。

電圧レギュレータ回路２０〜２Ｎのオフセットトリミングは、図２に示すテスタ１６を用いて実行される。詳細については後述するが、本実施形態による半導体装置１０においては、複数の電圧レギュレータ回路２１〜２Ｎに対して並列にオフセットトリミングを行うことが可能である。

図３は、第１の実施形態における電圧レギュレータ回路２０〜２Ｎの構成を説明するためのブロック図である。

Ｎ＋１個の電圧レギュレータ回路２０〜２Ｎのうち、電圧レギュレータ回路２０を除くＮ個の電圧レギュレータ回路２１〜２Ｎは、それぞれ対応するトリミング制御回路３１〜３Ｎ及びアンチヒューズ回路（ＡＦ）４１〜４Ｎを備える。アンチヒューズ回路４１〜４Ｎは、それぞれ対応するトリミングデータＴＲＭを恒久的に記憶する回路である。特に限定されるものではないが、本実施形態においてはトリミングデータＴＲＭの値が「０」〜「Ｘ」までのＸ＋１段階に設定可能である。そして、トリミングデータＴＲＭが最小値である「０」に設定されている場合には、当該電圧レギュレータ回路２１〜２Ｎの出力レベルは最高となり、トリミングデータＴＲＭが最大値である「Ｘ」に設定されている場合には、当該電圧レギュレータ回路２１〜２Ｎの出力レベルは最低となる。

アンチヒューズ回路４１〜４Ｎに記憶されたトリミングデータＴＲＭは、電源投入時において、それぞれ対応するトリミング制御回路３１〜３Ｎによって読み出され、保持回路４０に一時的に保持される。保持回路４０に保持されたトリミングデータＴＲＭは、それぞれ対応する電圧レギュレータ回路２１〜２Ｎに供給される。電圧レギュレータ回路２１〜２Ｎは、トリミングデータＴＲＭに基づいて後述する校正基準電位ＶＲＴＲＭを生成し、これに基づいて微調整された出力レベルを有する内部電位ＶＩＮＴをそれぞれ発生させる。

トリミング制御回路３１〜３Ｎ内の保持回路４０に保持されたトリミングデータＴＲＭの値は、更新信号ＧＬに応答して更新される。更新信号ＧＬは、トリミング動作時においてテスタ１６から供給される信号である。その他、トリミング動作時においては、電圧レギュレータ回路２０〜２Ｎにテスト信号ＴＥＳＴ０，ＴＥＳＴ１及びテストクロック信号ＴＣＬＫがテスタ１６から供給される。

電圧レギュレータ回路２０〜２Ｎは、データ出力端子ＤＱに対してカスケード接続されている。これにより、前段の電圧レギュレータ回路から出力されるテスト出力信号ＴＯＵＴは、テスト入力信号ＴＩＮとして後段の電圧レギュレータ回路に供給される。初段の電圧レギュレータ回路２０へのテスト入力信号ＴＩＮは、ローレベル（ＶＳＳ）に固定されている。

図４は、第１の実施形態における初段の電圧レギュレータ回路２０の回路図である。

初段の電圧レギュレータ回路２０は、電源配線１４に現れる内部電位ＶＩＮＴと基準電位ＶＲとを比較することによって出力信号ＡＯＵＴを生成する差動アンプＤＥＦと、出力信号ＡＯＵＴに基づいて電源配線１４を駆動する出力ドライバＤＲＶを備えている。かかる構成により、初段の電圧レギュレータ回路２０に含まれる出力ドライバＤＲＶは、内部電位ＶＩＮＴが基準電位ＶＲと同電位となるよう、電源配線１４をプルアップする。

電圧レギュレータ回路２０は、ラッチ回路ＬＴを含む。ラッチ回路ＬＴは、入力ノードＩＮ及びＤ、出力ノードＯＵＴ、選択ノードＳ及びクロックノードＣＫを備えている。選択ノードＳは、使用する入力ノードを切り替えるためのノードであり、テスト信号ＴＥＳＴ０が供給される。これにより、テスト信号ＴＥＳＴ０がローレベルである期間は入力ノードＤが選択され、テスト信号ＴＥＳＴ０がハイレベルである期間は入力ノードＩＮが選択される。初段の電圧レギュレータ回路２０においては、入力ノードＩＮ及びＤがローレベル（ＶＳＳ）に固定される。

入力ノードＩＮが選択されている場合、入力ノードＩＮに供給される信号の論理レベルは、クロックノードＣＫに供給されるテストクロック信号ＴＣＬＫの立ち上がりエッジに同期してラッチされる。一方、テスト信号ＴＥＳＴ０がローレベルからハイレベルに変化した場合には、当該立ち上がりエッジに応答して、入力ノードＤに供給される信号の論理レベルがラッチされる。そして、ラッチ回路ＬＴにラッチされたラッチデータは、テスト出力信号ＴＯＵＴとして出力ノードＯＵＴから出力される。初段の電圧レギュレータ回路２０から出力されたテスト出力信号ＴＯＵＴは、次段の電圧レギュレータ回路２１のテスト入力信号ＴＩＮとして用いられる。

図５は、第１の実施形態における電圧レギュレータ回路２１〜２Ｎの回路図である。

電圧レギュレータ回路２１〜２Ｎは、図４に示した初段の電圧レギュレータ回路２０の構成に加え、校正回路ＯＦＴ、ドライバ制御回路ＣＮＴ及びインバータ回路ＡＤを備える。

電圧モニタ回路６０は、インバータ回路ＡＤ及びラッチ回路ＬＴを備える。インバータ回路ＡＤ及びラッチ回路ＬＴは、差動アンプＤＥＦからの出力信号ＡＯＵＴをモニタする電圧モニタ回路６０を校正する。

校正回路ＯＦＴは、対応するトリミングデータＴＲＭに基づき、基準電位ＶＲから校正基準電位ＶＲＴＲＭを生成する。校正基準電位ＶＲＴＲＭは、差動アンプＤＥＦに供給される。これにより、差動アンプＤＥＦは、電源配線１４に現れる内部電位ＶＩＮＴと校正基準電位ＶＲＴＲＭとを比較することによって出力信号ＡＯＵＴを生成する。出力信号ＡＯＵＴは、出力ドライバＤＲＶだけでなく、インバータ回路ＡＤにも供給される。

インバータ回路ＡＤは、アナログレベルである出力信号ＡＯＵＴを判定する判定回路であり、判定の結果は１ビットのデジタル信号である判定信号ＶＤＥＴとして出力される。判定信号ＶＤＥＴは、ラッチ回路ＬＴの入力ノードＤに供給される。また、電圧レギュレータ回路２１〜２Ｎにおいては、ラッチ回路ＬＴの入力ノードＩＮは、前段の電圧レギュレータ回路から出力されるテスト入力信号ＴＩＮが供給される。

ドライバ制御回路ＣＮＴは、出力ドライバＤＲＶの活性化及び非活性化を切り替える回路であり、その切り替えはテスト信号ＴＥＳＴ１によって行われる。具体的には、テスト信号ＴＥＳＴ１がローレベルであれば出力ドライバＤＲＶが活性化され、テスト信号ＴＥＳＴ１がハイレベルであれば出力ドライバＤＲＶが非活性化される。通常動作時においては、テスト信号ＴＥＳＴ１は常にローレベルであり、したがって全ての電圧レギュレータ回路２０〜２Ｎが活性化される。

図６は、第１の実施形態におけるオフセットトリミング動作を説明するためのタイミング図である。

オフセットトリミング期間では、テスト信号ＴＥＳＴ１がハイレベルとされる。これにより、電圧レギュレータ回路２１〜２Ｎに含まれる出力ドライバＤＲＶが全て非活性化されることから、電源配線１４は電圧レギュレータ回路２０のみによって駆動される。このため、電圧レギュレータ回路２１〜２Ｎに含まれる差動アンプＤＥＦは、電圧レギュレータ回路２０のみによって生成された内部電位ＶＩＮＴと、校正基準電位ＶＲＴＲＭとを比較する。比較により得られた出力信号ＡＯＵＴは、インバータ回路ＡＤによりＡ／Ｄ変換され、判定信号ＶＤＥＴとしてラッチ回路ＬＴに入力される。

オフセットトリミング期間のＴＥＳＴ１がハイレベルにあるタイミングでは、トリミングデータＴＲＭの初期値として最小値、例えば「０」が、トリミング制御回路３１〜３Ｎ内の保持回路４０に設定される。このため、各電圧レギュレータ回路２１〜２Ｎは、値が「０」であるトリミングデータＴＲＭによって校正された校正基準電位ＶＲＴＲＭを用い判定信号ＶＤＥＴが生成される。図示しないが、トリミングデータＴＲＭの値が「０」である場合、一例として、電圧レギュレータ回路２１〜２Ｎ−１の判定信号ＶＤＥＴがローレベルとなり、電圧レギュレータ回路２Ｎの判定信号ＶＤＥＴがハイレベルとなる。

時刻ｔ１０では、テスト信号ＴＥＳＴ０がハイレベルとされる。これにより、時刻ｔ１０に同期して判定信号ＶＤＥＴがラッチ回路ＬＴにラッチされるとともに、ラッチ回路ＬＴの入力ノードＩＮが選択される。そして、テストクロック信号ＴＣＬＫをクロッキングさせれば、電圧レギュレータ回路２０〜２Ｎにラッチされた判定信号ＶＤＥＴが出力回路１２ａに転送され、データ出力端子ＤＱからシリアルに出力される。データ出力端子ＤＱから出力された判定信号ＶＤＥＴは、テスタ１６に取り込まれ、テスタ１６内のメモリ１８に保存される。これにより、トリミングデータＴＲＭの値が「０」である場合の測定、つまり、図６に示す「トリミング設定０」が完了する。

ｔ１１では、テスト信号ＴＥＳＴ０がハイレベルからローレベルに戻る。

更新信号ＧＬがハイレベルのワンショットパルスとして入力されると、トリミング制御回路３１〜３Ｎ内の保持回路４０に保持されたトリミングデータＴＲＭは、「０」から「１」にカウントアップされる。

ここで、トリミングデータＴＲＭが「１」である場合、各電圧レギュレータ回路２１〜２Ｎは、値が「１」であるトリミングデータＴＲＭによって校正された校正基準電位ＶＲＴＲＭが用いる。各電圧レギュレータ回路２１〜２Ｎは、値が「１」であるトリミングデータＴＲＭを用いた場合の判定信号ＶＤＥＴを生成する。図示しないが、トリミングデータＴＲＭの値が「１」である場合、一例として、電圧レギュレータ回路２１及び２Ｎ−１の判定信号ＶＤＥＴがハイレベルとなる。

時刻ｔ１２では、テスト信号ＴＥＳＴ０が再びハイレベルとされる。これにより、時刻ｔ１２に同期して判定信号ＶＤＥＴがラッチ回路ＬＴにラッチされるとともに、ラッチ回路ＬＴの入力ノードＩＮが選択される。そして、テストクロック信号ＴＣＬＫをクロッキングさせれば、電圧レギュレータ回路２０〜２Ｎにラッチされた判定信号ＶＤＥＴが出力回路１２ａに転送され、データ出力端子ＤＱからシリアルに出力される。データ出力端子ＤＱから出力された判定信号ＶＤＥＴは、テスタ１６に取り込まれ、テスタ１６内のメモリ１８に保存される。これにより、トリミングデータＴＲＭの値が「０」である場合の測定、つまり、図６に示す「トリミング設定１」が完了する。

ｔ１３では、テスト信号ＴＥＳＴ０がハイレベルからローレベルに戻る。

オフセットトリミング動作では、上述した動作がトリム値の最大値「Ｘ」まで繰り返される。

上述した動作を繰り返すことによって、トリミングデータＴＲＭが最小値「０」である場合から最大値「Ｘ」である場合までの判定信号ＶＤＥＴが得られ、これらがテスタ１６内のメモリ１８に全て保存される。

最適なトリミングデータＴＲＭは、メモリ１８に保存された判定信号ＶＤＥＴに基づいてトリミング制御回路３１〜３Ｎ内の保持回路４０にそれぞれ設定される。トリミングデータＴＲＭの設定は、トリミングデータＴＲＭを対応するアンチヒューズ回路４１〜４Ｎに書き込むことによって実行される。このようにして、一連のオフセットトリミング動作が完了する。ここで、アンチヒューズ回路４１〜４Ｎに書き込むべき最適なトリミングデータＴＲＭとは、各電圧レギュレータ回路２１〜２Ｎに対応する判定信号ＶＤＥＴがハイレベルに変化した際のトリミングデータＴＲＭを採用すればよい。

本実施形態によれば、複数の電圧レギュレータ回路２１〜２Ｎに対して同時にオフセットトリミングを行うことができる。しかも、電圧レギュレータ回路２１〜２Ｎの出力ドライバＤＲＶを全て非活性化していることから、トリミングデータＴＲＭの切り替えによって変化する電位の安定を待つ必要もない。これにより、一連のトリミング動作を短時間で完了することが可能となる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図７は、第２の実施形態における電圧レギュレータ回路２０〜２Ｎの構成を説明するためのブロック図である。

電圧レギュレータ回路２０〜２Ｎは、データ出力端子ＤＱにカスケード接続されておらず、その代わりに、トリミング制御回路３１〜３Ｎの前段にＮＯＲゲート回路５１〜５Ｎが追加されている。これに伴い、テストクロック信号ＴＣＬＫ及びテスト信号ＴＥＳＴ０は使用されない。その他の点については、図３に示した第１の実施形態と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

ＮＯＲゲート回路５１〜５Ｎは、対応する電圧レギュレータ回路２１〜２Ｎから出力される判定信号ＶＤＥＴ（ＶＤＥＴ１〜ＶＤＥＴＮ）及び更新信号ＧＬを受け、その出力信号をトリミング制御回路３１〜３Ｎにそれぞれ供給する。このため、判定信号ＶＤＥＴがハイレベルに変化した電圧レギュレータ回路２１〜２Ｎに対応するトリミング制御回路３１〜３Ｎに対しては、更新信号ＧＬがマスクされることになる。

図８は、第２の実施形態における初段の電圧レギュレータ回路２０の回路図である。また、図９は、第２の実施形態における電圧レギュレータ回路２１〜２Ｎの回路図である。

電圧レギュレータ回路２０〜２Ｎは、ラッチ回路ＬＴが削除されている点において、図４及び図５に示した電圧レギュレータ回路２０〜２Ｎと同じ回路構成を有している。このため、同一の要素には同一の符号を付し、重複する説明は省略する。

図１０は、第２の実施形態におけるオフセットトリミング動作を説明するためのタイミング図である。

第２の実施形態におけるオフセットトリミング動作は、第１の実施形態と同様に、テスト信号ＴＥＳＴ１をハイレベルに固定した状態で、更新信号ＧＬが定期的に活性化される。本実施形態においては、テスト信号ＴＥＳＴ０は用いられない。

トリミングデータＴＲＭの初期値として最小値、例えば「０」が、トリミング制御回路３１〜３Ｎ内の保持回路４０に設定される。そして、更新信号ＧＬの活性化に応答してトリミングデータＴＲＭの値が「１」、「２」・・・とカウントアップされる。これに連動して、各電圧レギュレータ回路２１〜２Ｎにおいては、校正基準電位ＶＲＴＲＭが徐々に低下し、これが電源配線１４上の内部電位ＶＩＮＴを下回ると、当該判定信号ＶＤＥＴがハイレベルに変化する。

判定信号ＶＤＥＴがハイレベルに変化すると、これに対応するトリミング制御回路３１〜３Ｎにおいては更新信号ＧＬがマスクされるため、その後は、更新信号ＧＬが活性化してもトリミングデータＴＲＭの値が変化しなくなる。したがって、更新信号ＧＬをＸ回活性化させれば、トリミング制御回路３１〜３Ｎ内の保持回路４０には、判定信号ＶＤＥＴがハイレベルに変化する直前の値を持つトリミングデータＴＲＭがそれぞれ保持されることになる。

このようにして、トリミング制御回路３１〜３Ｎ内のトリミングデータＴＲＭの値がそれぞれ確定した後、当該トリミングデータＴＲＭをアンチヒューズ回路４１〜４Ｎに書き込めば一連のオフセットトリミング動作が完了する。

第２の実施形態においては、最適なトリミングデータＴＲＭが各トリミング制御回路３１〜３Ｎ内に保持されることから、第１の実施形態による効果に加え、判定信号ＶＤＥＴを外部に出力することなく、一連のオフセットトリミング動作を完了させることが可能となる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

図１１は、第３の実施形態における電圧レギュレータ回路２０〜２Ｎの構成を説明するためのブロック図である。

２種類の基準電位ＶＲａ，ＶＲｂは、電圧レギュレータ回路２０〜２Ｎに供給される。２組のトリミング制御回路３１ａ〜３Ｎａ及び３１ｂ〜３Ｎｂと、２組のアンチヒューズ回路４１ａ〜４Ｎａ及び４１ｂ〜４Ｎｂは、各電圧レギュレータ回路２１〜２Ｎに割り当てられる。その他の点については、図３に示した第１の実施形態と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

アンチヒューズ回路４１ａ〜４Ｎａは、それぞれ対応するトリミングデータＴＲＭａを記憶する回路である。アンチヒューズ回路４１ａ〜４Ｎａに記憶されたトリミングデータＴＲＭａはトリミング制御回路３１ａ〜３Ｎａによって読み出され、対応する電圧レギュレータ回路２１〜２Ｎに供給される。同様に、アンチヒューズ回路４１ｂ〜４Ｎｂは、それぞれ対応するトリミングデータＴＲＭｂを記憶する回路である。アンチヒューズ回路４１ｂ〜４Ｎｂに記憶されたトリミングデータＴＲＭｂはトリミング制御回路３１ｂ〜３Ｎｂによって読み出され、対応する電圧レギュレータ回路２１〜２Ｎに供給される。

図１２は、第３の実施形態における初段の電圧レギュレータ回路２０の回路図である。

電圧レギュレータ回路２０は、２つの差動アンプＤＥＦａ，ＤＥＦｂ及び２つの出力ドライバＤＲＶａ，ＤＲＶｂを備える。差動アンプＤＥＦａは、基準電位ＶＲａと電源配線１４上の内部電位ＶＩＮＴとを比較し、その結果に基づいて出力信号ＡＯＵＴａを生成する。出力信号ＡＯＵＴａは出力ドライバＤＲＶａに供給され、これにより電源配線１４がプルアップされる。一方、差動アンプＤＥＦｂは、基準電位ＶＲｂと電源配線１４上の内部電位ＶＩＮＴとを比較し、その結果に基づいて出力信号ＡＯＵＴｂを生成する。出力信号ＡＯＵＴｂは出力ドライバＤＲＶｂに供給され、これにより電源配線１４がプルダウンされる。

初段の電圧レギュレータ回路２０は、出力ドライバＤＲＶａ，ＤＲＶｂの活性化及び非活性化を制御するドライバ制御回路ＣＮＴａ，ＣＮＴｂを備える。

ドライバ制御回路ＣＮＴａは、テスト信号ＴＥＳＴ３によって制御され、ドライバ制御回路ＣＮＴｂは、テスト信号ＴＥＳＴ４によって制御される。その他の構成は、図４に示した電圧レギュレータ回路２０と同じである。通常動作時においては、テスト信号ＴＥＳＴ３，ＴＥＳＴ４は常にローレベルである。

図１３は、第３の実施形態における電圧レギュレータ回路２１〜２Ｎの回路図である。

電圧レギュレータ回路２１〜２Ｎは、初段の電圧レギュレータ回路２０と同様、２つの差動アンプＤＥＦａ，ＤＥＦｂ及び２つの出力ドライバＤＲＶａ，ＤＲＶｂを備えている。

差動アンプＤＥＦａは、校正回路ＯＦＴａによって校正された校正基準電位ＶＲＴＲＭａと電源配線１４上の内部電位ＶＩＮＴとを比較し、その結果に基づいて出力信号ＡＯＵＴａを生成する。出力信号ＡＯＵＴａは出力ドライバＤＲＶａに供給され、これにより電源配線１４がプルアップされる。校正回路ＯＦＴａは、トリミングデータＴＲＭａに基づいて基準電位ＶＲａを校正することによって生成される。出力ドライバＤＲＶａの活性化及び非活性化は、テスト信号ＴＥＳＴ１に基づき、ドライバ制御回路ＣＮＴａによって制御される。

差動アンプＤＥＦｂは、校正回路ＯＦＴｂによって校正された校正基準電位ＶＲＴＲＭｂと電源配線１４上の内部電位ＶＩＮＴとを比較し、その結果に基づいて出力信号ＡＯＵＴｂを生成する。出力信号ＡＯＵＴｂは出力ドライバＤＲＶｂに供給され、これにより電源配線１４がプルダウンされる。校正回路ＯＦＴｂは、トリミングデータＴＲＭｂに基づいて基準電位ＶＲｂを校正することによって生成される。出力ドライバＤＲＶｂの活性化及び非活性化は、テスト信号ＴＥＳＴ２に基づき、ドライバ制御回路ＣＮＴｂによって制御される。

通常動作時においては、テスト信号ＴＥＳＴ１，ＴＥＳＴ２は常にローレベルである。

また、出力信号ＡＯＵＴａはインバータ回路ＡＤａに供給され、その出力である判定信号ＶＤＥＴａはセレクタ５０を介してラッチ回路ＬＴの入力ノードＤに供給される。同様に、出力信号ＡＯＵＴｂはインバータ回路ＡＤｂに供給され、その出力である判定信号ＶＤＥＴｂはセレクタ５０を介してラッチ回路ＬＴの入力ノードＤに供給される。セレクタ５０は、テスト信号ＴＥＳＴ１に基づいて、判定信号ＶＤＥＴａ，ＶＤＥＴｂのいずれか一方を選択する。

このように、本実施形態ではプルアップ側の出力ドライバＤＲＶａとプルダウン側の出力ドライバＤＲＶｂを備えているため、電源配線１４上の内部電位ＶＩＮＴが低い場合は出力ドライバＤＲＶａによってプルアップされ、電源配線１４上の内部電位ＶＩＮＴが高い場合は出力ドライバＤＲＶｂによってプルダウンされる。これにより、電源配線１４上の内部電位ＶＩＮＴをより安定化させることが可能である。

図１４及び図１５は、第３の実施形態におけるオフセットトリミング動作を説明するためのタイミング図である。

第３の実施形態においては、プルアップ側のオフセットトリミング、プルダウン側のオフセットトリミングをこの順に行う。

まず、プルアップ側のオフセットトリミングを行う場合、図１４に示すように、テスト信号ＴＥＳＴ３をローレベルとし、テスト信号ＴＥＳＴ１，ＴＥＳＴ２，ＴＥＳＴ４をハイレベルとする。これにより、電圧レギュレータ回路２０内の出力ドライバＤＲＶａのみが活性化する。したがって、電源配線１４は、電圧レギュレータ回路２０内の出力ドライバＤＲＶａのみによって駆動される。この状態で、第１の実施形態と同様、テスト信号ＴＥＳＴ０及び更新信号ＧＬを変化させるとともに、テストクロック信号ＴＣＬＫのクロッキングを行う。これにより、テスタ１６内のメモリ１８には、プルアップ側に対応する判定信号ＶＤＥＴａが保存される。

次に、プルダウン側のオフセットトリミングを行う場合、図１５に示すように、テスト信号ＴＥＳＴ４をローレベルとし、テスト信号ＴＥＳＴ１，ＴＥＳＴ２，ＴＥＳＴ３をハイレベルとする。これにより、電圧レギュレータ回路２０内の出力ドライバＤＲＶｂのみが活性化する。したがって、電源配線１４は、電圧レギュレータ回路２０内の出力ドライバＤＲＶｂのみによって駆動される。この状態で、第１の実施形態と同様、テスト信号ＴＥＳＴ０及び更新信号ＧＬを変化させるとともに、テストクロック信号ＴＣＬＫのクロッキングを行う。これにより、テスタ１６内のメモリ１８には、プルダウン側に対応する判定信号ＶＤＥＴｂが保存される。

そして、メモリ１８に保存された判定信号ＶＤＥＴａに基づいてトリミング制御回路３１ａ〜３Ｎａ内の保持回路４０に最適なトリミングデータＴＲＭａをそれぞれ設定し、さらに、メモリ１８に保存された判定信号ＶＤＥＴｂに基づいてトリミング制御回路３１ｂ〜３Ｎｂ内の保持回路４０に最適なトリミングデータＴＲＭｂをそれぞれ設定する。最後に、保持回路４０に保持されたトリミングデータＴＲＭａをアンチヒューズ回路４１ａ〜４Ｎａに書き込み、トリミングデータＴＲＭｂをアンチヒューズ回路４１ｂ〜４Ｎｂに書き込めば一連のオフセットトリミング動作が完了する。

このように、本実施形態によれば、各電圧レギュレータ回路２０〜２Ｎにプルアップ用の出力ドライバＤＲＶａとプルダウン用の出力ドライバＤＲＶｂが設けられている場合であっても、一連のオフセットトリミング動作を短時間で完了することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の実施形態では、アンチヒューズ回路を用いてトリミングデータＴＲＭの恒久的な記憶を行っているが、アンチヒューズ回路の代わりに他の不揮発性記憶回路、例えば光学ヒューズ回路やＲＯＭ回路などを用いても構わない。

１０ 半導体装置
１２ 主回路
１２ａ 出力回路
１４ 電源配線
１６ テスタ
１８ メモリ
２０〜２Ｎ 電圧レギュレータ回路
３１〜３Ｎ，３１ａ〜３Ｎａ，３１ｂ〜３Ｎｂ トリミング制御回路
４０ 保持回路
４１〜４Ｎ，４１ａ〜４Ｎａ，４１ｂ〜４Ｎｂ アンチヒューズ回路
５０ セレクタ
５１〜５Ｎ ＮＯＲゲート回路
６０ 電圧モニタ回路
ＡＤ，ＡＤａ，ＡＤｂ インバータ回路（判定回路）
ＣＮＴ，ＣＮＴａ，ＣＮＴｂ ドライバ制御回路
ＤＥＦ，ＤＥＦａ，ＤＥＦｂ 差動アンプ
ＤＱ データ出力端子
ＤＲＶ，ＤＲＶａ，ＤＲＶｂ 出力ドライバ
ＬＴ ラッチ回路
ＯＦＴ，ＯＦＴａ，ＯＦＴｂ 校正回路
ＴＲＭ，ＴＲＭａ，ＴＲＭｂ トリミングデータ
ＶＤＥＴａ，ＶＤＥＴａ，ＶＤＥＴｂ 判定信号
ＶＩＮＴ 内部電位
ＶＲ，ＶＲａ，ＶＲｂ 基準電位
ＶＲＴＲＭ，ＶＲＴＲＭａ，ＶＲＴＲＭｂ 校正基準電位

Claims (12)

1. 電源配線と、
   前記電源配線に現れる電位と基準電位とを比較することにより第１の出力信号を生成する第１の差動アンプと、
   前記第１の出力信号に基づいて前記電源配線を駆動する第１の出力ドライバと、
   第１のトリミングデータに基づいて前記基準電位から第１の校正基準電位を生成する第１の校正回路と、
   前記電源配線に現れる電位と前記第１の校正基準電位とを比較することにより第２の出力信号を生成する第２の差動アンプと、
   前記第２の出力信号に基づいて前記電源配線を駆動する第２の出力ドライバと、
   前記第２の出力ドライバを非活性化させた状態で、前記第２の出力信号のレベルに基づいて第１の判定信号を生成する第１の判定回路と、を備えることを特徴とする半導体装置。
2. 第２のトリミングデータに基づいて前記基準電位から第２の校正基準電位を生成する第２の校正回路と、
   前記電源配線に現れる電位と前記第２の校正基準電位とを比較することにより第３の出力信号を生成する第３の差動アンプと、
   前記第３の出力信号に基づいて前記電源配線を駆動する第３の出力ドライバと、
   前記第２及び第３の出力ドライバを非活性化させた状態で、前記第３の出力信号のレベルに基づいて第２の判定信号を生成する第２の判定回路と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１乃至第３の出力ドライバは、いずれも前記電源配線をプルアップするドライバ回路であることを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２の出力ドライバは、いずれも前記電源配線をプルアップするドライバ回路であり、前記第３の出力ドライバは、前記電源配線をプルダウンするドライバ回路であることを特徴とする請求項２に記載の半導体装置。
5. 前記第１及び第２のトリミングデータをそれぞれ一時的に保持する第１及び第２のトリミング制御回路をさらに備えることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記第１及び第２のトリミング制御回路は、更新信号に同期して、それぞれ前記第１及び第２のトリミングデータを更新することを特徴とする請求項５に記載の半導体装置。
7. 前記第１及び第２のトリミング制御回路は、それぞれ前記第１及び第２の判定信号が第１の論理レベルを示したことに応答して、前記更新信号に同期した前記第１及び第２のトリミングデータの更新を停止することを特徴とする請求項６に記載の半導体装置。
8. 前記第１及び第２のトリミングデータをそれぞれ恒久的に保持する第１及び第２の不揮発性記憶回路をさらに備えることを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
9. 外部端子と、
   前記第１及び第２の判定信号をそれぞれラッチする第１及び第２のラッチ回路と、をさらに備え、
   前記第１及び第２のラッチ回路は、前記外部端子にカスケード接続されていることを特徴とする請求項２乃至８のいずれか一項に記載の半導体装置。
10. 電源配線と、
    それぞれ対応する基準電位と前記電源配線に現れる電位を比較することによって、それぞれ出力信号を生成する複数の差動アンプと、
    それぞれ対応する出力信号に基づいて前記電源配線を駆動する複数の出力ドライバと、
    前記複数の出力ドライバのいずれか一つを活性化させ、残りを全て非活性化させた状態で、前記非活性化させた複数の出力ドライバに入力される複数の出力信号をモニタする電圧モニタ回路と、を備えることを特徴とする半導体装置。
11. 前記電圧モニタ回路は、前記複数の出力信号をそれぞれラッチする複数のラッチ回路を含み、
    前記複数のラッチ回路は、カスケード接続されていることを特徴とする請求項１０に記載の半導体装置。
12. 前記基準電位のレベルを変化させる校正回路をさらに備えることを特徴とする請求項１０又は１１に記載の半導体装置。

Images