JP2015159161A - Wiring board, and method for manufacturing wiring board - Google Patents
Wiring board, and method for manufacturing wiring board Download PDFInfo
- Publication number
- JP2015159161A JP2015159161A JP2014032518A JP2014032518A JP2015159161A JP 2015159161 A JP2015159161 A JP 2015159161A JP 2014032518 A JP2014032518 A JP 2014032518A JP 2014032518 A JP2014032518 A JP 2014032518A JP 2015159161 A JP2015159161 A JP 2015159161A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- conductive layer
- core layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
本発明は、配線基板及び配線基板の製造方法に関するものである。 The present invention relates to a wiring board and a manufacturing method of the wiring board.
従来、厚さ方向に貫通する多数の線状導体が設けられた絶縁性基材を有する配線基板が知られている（例えば、特許文献１参照）。線状導体は、その両端が絶縁性基材から露出するように形成されている。この配線基板では、絶縁性基材の上面及び下面の対向する位置に各々パッドが形成されている。これら互いに対向するパッドは、線状導体を介して電気的に接続されている。 Conventionally, a wiring substrate having an insulating base material provided with a large number of linear conductors penetrating in the thickness direction is known (for example, see Patent Document 1). The linear conductor is formed so that both ends thereof are exposed from the insulating base material. In this wiring board, pads are respectively formed at positions facing the upper surface and the lower surface of the insulating base material. These opposing pads are electrically connected via a linear conductor.
しかしながら、上述した配線基板では、絶縁性基材の上面及び下面の対向する位置に各々パッドが形成されているが、実際には製造上のばらつき等により、各々のパッドを完全に対向する位置に形成することはできない。すなわち、製造上のばらつき等により、絶縁性基材の上面に形成されたパッドと絶縁性基材の下面に形成されたパッドとの間には位置ずれが発生する。このような位置ずれが大きくなると、両パッド間で電気的な接続ができなくなるという問題が生じる。 However, in the wiring board described above, the pads are formed at the positions where the upper and lower surfaces of the insulating base material face each other. It cannot be formed. In other words, due to manufacturing variations, misalignment occurs between the pad formed on the upper surface of the insulating substrate and the pad formed on the lower surface of the insulating substrate. When such a positional deviation becomes large, there arises a problem that electrical connection cannot be made between both pads.
本発明の一観点によれば、絶縁性基材、及び前記絶縁性基材を厚さ方向に貫通する多数の線状導体を有するコア層と、前記コア層の上面にベタ状に形成され、第１開口部を有する第１導電層と、前記コア層の下面にベタ状に形成され、第２開口部を有する第２導電層と、前記第２開口部から露出する前記コア層の下面に形成され、第３開口部を有する第３導電層と、を有し、前記第２開口部は、前記第１開口部よりも平面形状が大きく形成されるとともに、一部が前記第１開口部と平面視で重なる位置に形成され、前記第３開口部は、前記第１開口部と平面視で重なる位置に形成されるとともに、前記第１開口部の平面形状と同じ大きさに形成され、前記第１開口部及び前記第３開口部の底部には、複数の前記線状導体が露出されており、前記第１開口部に上端面が露出する前記線状導体の下端面は前記第３開口部に露出され、前記第１開口部及び前記第３開口部がアライメントマークである。 According to one aspect of the present invention, an insulating base material, and a core layer having a large number of linear conductors penetrating the insulating base material in the thickness direction, and a solid shape on the upper surface of the core layer, A first conductive layer having a first opening; a second conductive layer having a second opening formed on a lower surface of the core layer; and a lower surface of the core layer exposed from the second opening. And a third conductive layer having a third opening, and the second opening is formed to have a larger planar shape than the first opening, and a part thereof is the first opening. And the third opening is formed at a position overlapping with the first opening in a plan view, and is formed in the same size as the planar shape of the first opening, A plurality of the linear conductors are exposed at the bottoms of the first opening and the third opening, and the front The lower end surface of the linear conductor upper end face to the first opening is exposed is exposed to the third opening, the first opening and the third opening is an alignment mark.
本発明の一観点によれば、位置ずれを抑制することができるという効果を奏する。 According to one aspect of the present invention, there is an effect that positional deviation can be suppressed.
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。 Hereinafter, each embodiment will be described with reference to the accompanying drawings. In the accompanying drawings, in order to make the features easy to understand, the portions that become the features may be shown in an enlarged manner for the sake of convenience, and the dimensional ratios and the like of the respective components are not always the same as the actual ones. In the cross-sectional view, in order to make the cross-sectional structure of each member easy to understand, the hatching of some members is shown in place of a satin pattern, and the hatching of some members is omitted.
（第１実施形態）
以下、図１〜図１２に従って第１実施形態を説明する。
まず、配線基板１０の構造について説明する。
(First embodiment)
Hereinafter, the first embodiment will be described with reference to FIGS.
First, the structure of the wiring board 10 will be described.
図１（ａ）に示すように、配線基板１０は、コア層２０と、導電層３０と、導電層４０と、導電層５０とを有している。
コア層２０は、導電層３０等を形成するための基体となる平板状の部材である。コア層２０の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、コア層２０の平面形状は、２００ｍｍ×２００ｍｍ程度の正方形状とすることができる。また、コア層２０の厚さは、例えば、７０〜１００μｍ程度とすることができる。
As shown in FIG. 1A, the wiring substrate 10 includes a core layer 20, a conductive layer 30, a conductive layer 40, and a conductive layer 50.
The core layer 20 is a flat member serving as a base for forming the conductive layer 30 and the like. The planar shape of the core layer 20 can be any shape and any size. For example, the planar shape of the core layer 20 can be a square shape of about 200 mm × 200 mm. Moreover, the thickness of the core layer 20 can be about 70-100 micrometers, for example.
コア層２０は、絶縁性基材２１と、複数の線状導体２２とを有している。
絶縁性基材２１は、上面２１Ａと下面２１Ｂとを有している。絶縁性基材２１には、その絶縁性基材２１の厚さ方向に貫通する複数の貫通孔２１Ｘが形成されている。すなわち、各貫通孔２１Ｘは、絶縁性基材２１の上面２１Ａと下面２１Ｂとの間を貫通するように形成されている。
The core layer 20 has an insulating substrate 21 and a plurality of linear conductors 22.
The insulating base material 21 has an upper surface 21A and a lower surface 21B. The insulating base material 21 is formed with a plurality of through holes 21 </ b> X penetrating in the thickness direction of the insulating base material 21. That is, each through-hole 21X is formed so as to penetrate between the upper surface 21A and the lower surface 21B of the insulating base material 21.
絶縁性基材２１の材料としては、例えば、アルミナ（酸化アルミニウム）、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン酸鉛等の無機材料を用いることができる。 Examples of the material of the insulating base material 21 include alumina (aluminum oxide), mullite, aluminum nitride, glass ceramics (a composite material of glass and ceramics), barium strontium titanate, barium titanate, strontium titanate, and titanium zirconate. An inorganic material such as lead can be used.
各線状導体２２は、貫通孔２１Ｘ内を充填するように形成されている。この各線状導体２２は、絶縁性基材２１を厚さ方向に貫通するように形成されている。このため、各線状導体２２は、上端面２２Ａが絶縁性基材２１の上面２１Ａから露出されており、下端面２２Ｂが絶縁性基材２１の下面２１Ｂから露出されている。これら複数の線状導体２２は平行に隣接して形成されている。また、これら複数の線状導体２２は、絶縁性基材２１の上面２１Ａ又は下面２１Ｂが広がる方向（平面方向）全体に亘って形成されている。これら複数の線状導体２２の配置形態については、特に限定されず、例えば、ヘキサゴナル状に配置してもよいし、グリッド状に配置してもよい。 Each linear conductor 22 is formed so as to fill the inside of the through hole 21X. Each linear conductor 22 is formed so as to penetrate the insulating base material 21 in the thickness direction. For this reason, each linear conductor 22 has an upper end surface 22 </ b> A exposed from the upper surface 21 </ b> A of the insulating base material 21 and a lower end surface 22 </ b> B exposed from the lower surface 21 </ b> B of the insulating base material 21. The plurality of linear conductors 22 are formed adjacent to each other in parallel. Further, the plurality of linear conductors 22 are formed over the entire direction (planar direction) in which the upper surface 21A or the lower surface 21B of the insulating base material 21 extends. The arrangement form of the plurality of linear conductors 22 is not particularly limited, and may be arranged in a hexagonal form or a grid form, for example.
各線状導体２２の上端面２２Ａは、絶縁性基材２１の上面２１Ａと略面一となるように形成されている。また、各線状導体２２の下端面２２Ｂは、絶縁性基材２１の下面２１Ｂと略面一となるように形成されている。各線状導体２２の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、各線状導体２２は、直径が１０〜１０００ｎｍ程度の平面視円形状に形成されている。ここで、本明細書における「平面視円形状」とは、厳密に円形である場合のみならず、おおよそ円形である場合も含むものとする。また、各線状導体２２は、例えば、隣接する線状導体２２との間隔が各線状導体２２の直径以下となる程度に密度に形成されている。このような線状導体２２のピッチは、例えば、２０〜２０００ｎｍ程度とすることができる。なお、線状導体２２の材料としては、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）又はそれらの合金を用いることができる。 The upper end surface 22 </ b> A of each linear conductor 22 is formed so as to be substantially flush with the upper surface 21 </ b> A of the insulating base material 21. The lower end surface 22B of each linear conductor 22 is formed so as to be substantially flush with the lower surface 21B of the insulating base material 21. The planar shape of each linear conductor 22 can be an arbitrary shape and an arbitrary size. For example, each linear conductor 22 is formed in a circular shape in plan view with a diameter of about 10 to 1000 nm. Here, the “circular shape in plan view” in this specification includes not only a strictly circular shape but also a substantially circular shape. Moreover, each linear conductor 22 is formed in a density so that the space | interval with the adjacent linear conductor 22 may become below the diameter of each linear conductor 22, for example. The pitch of such linear conductors 22 can be, for example, about 20 to 2000 nm. In addition, as a material of the linear conductor 22, silver (Ag), copper (Cu), nickel (Ni), or those alloys can be used, for example.
導電層３０は、コア層２０の上面２０Ａ（絶縁性基材２１の上面２１Ａ及び線状導体２２の上端面２２Ａ）に形成されている。この導電層３０は、コア層２０の上面２０Ａにベタ状に形成されている。例えば、導電層３０は、コア層２０の上面２０Ａの略全面を被覆するように形成されている。導電層３０は、複数の線状導体２２と電気的に接続されている。 The conductive layer 30 is formed on the upper surface 20A of the core layer 20 (the upper surface 21A of the insulating base material 21 and the upper end surface 22A of the linear conductor 22). The conductive layer 30 is formed in a solid shape on the upper surface 20 </ b> A of the core layer 20. For example, the conductive layer 30 is formed so as to cover substantially the entire upper surface 20 </ b> A of the core layer 20. The conductive layer 30 is electrically connected to the plurality of linear conductors 22.
導電層３０には、所要の箇所（ここでは、４箇所）に、当該導電層３０を厚さ方向に貫通してコア層２０の上面２０Ａの一部を露出する開口部３０Ｘが形成されている。開口部３０Ｘの底部（コア層２０側（図中下側）の開口部）には、複数の線状導体２２の上端面２２Ａが露出されている。 In the conductive layer 30, openings 30 </ b> X that penetrate the conductive layer 30 in the thickness direction and expose a part of the upper surface 20 </ b> A of the core layer 20 are formed at required positions (here, four positions). . Upper ends 22A of the plurality of linear conductors 22 are exposed at the bottom of the opening 30X (the opening on the core layer 20 side (the lower side in the figure)).
図１（ｂ）に示すように、本例の開口部３０Ｘは、導電層３０の上面（コア層２０の上面２０Ａ）の四隅近傍に形成されている。各開口部３０Ｘの平面形状は、任意の形状及び任意の大きさとすることができる。例えば、各開口部３０Ｘの平面形状は、直径が１００〜３００μｍ程度の円形状とすることができる。 As shown in FIG. 1B, the opening 30X of this example is formed in the vicinity of the four corners of the upper surface of the conductive layer 30 (the upper surface 20A of the core layer 20). The planar shape of each opening 30X can be any shape and any size. For example, the planar shape of each opening 30X can be a circular shape having a diameter of about 100 to 300 μm.
図１（ａ）に示すように、導電層３０は、コア層２０の上面２０Ａから、金属層３１と金属層３２とが順に積層された構造を有している。金属層３２は、例えば、金属層３１の上面全面を被覆するように形成されている。金属層３２の材料としては、例えば、銅や銅合金を用いることができる。金属層３１の材料としては、金属層３２を構成する金属材料（例えば、銅）よりも絶縁性基材２１との密着性が高い金属材料を用いることが好ましい。金属層３１の材料としては、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、クロム（Ｃｒ）を用いることができる。なお、このような金属材料からなる金属層３１は、導電層３０と絶縁性基材２１との密着性を高める密着層として機能するとともに、金属層３２（例えば、Ｃｕ層）から絶縁性基材２１に銅が拡散することを抑制する金属バリア層としても機能する。また、金属層３１の厚さは、例えば１０〜１００ｎｍ程度とすることができ、金属層３２の厚さは、例えば１００〜１０００ｎｍ程度とすることができる。 As shown in FIG. 1A, the conductive layer 30 has a structure in which a metal layer 31 and a metal layer 32 are sequentially stacked from the upper surface 20 </ b> A of the core layer 20. For example, the metal layer 32 is formed so as to cover the entire upper surface of the metal layer 31. As a material of the metal layer 32, for example, copper or a copper alloy can be used. As a material of the metal layer 31, it is preferable to use a metal material having higher adhesion to the insulating base material 21 than a metal material (for example, copper) constituting the metal layer 32. As a material of the metal layer 31, for example, titanium (Ti), titanium nitride (TiN), tantalum nitride (TaN), tantalum (Ta), or chromium (Cr) can be used. The metal layer 31 made of such a metal material functions as an adhesion layer that enhances the adhesion between the conductive layer 30 and the insulating base material 21, and from the metal layer 32 (for example, Cu layer) to the insulating base material. It also functions as a metal barrier layer that suppresses copper from diffusing to 21. Moreover, the thickness of the metal layer 31 can be about 10-100 nm, for example, and the thickness of the metal layer 32 can be about 100-1000 nm, for example.
一方、導電層４０は、コア層２０の下面２０Ｂ（絶縁性基材２１の下面２１Ｂ及び線状導体２２の下端面２２Ｂ）に形成されている。導電層４０は、導電層３０と平面視で重なる位置に形成されている。この導電層４０は、コア層２０の下面２０Ｂにベタ状に形成されている。例えば、導電層４０は、コア層２０の下面２０Ｂの略全面を被覆するように形成されている。導電層４０は、複数の線状導体２２と電気的に接続されている。 On the other hand, the conductive layer 40 is formed on the lower surface 20B of the core layer 20 (the lower surface 21B of the insulating base material 21 and the lower end surface 22B of the linear conductor 22). The conductive layer 40 is formed at a position overlapping the conductive layer 30 in plan view. The conductive layer 40 is formed in a solid shape on the lower surface 20B of the core layer 20. For example, the conductive layer 40 is formed so as to cover substantially the entire lower surface 20B of the core layer 20. The conductive layer 40 is electrically connected to the plurality of linear conductors 22.
図１（ｃ）に示すように、導電層４０には、所要の箇所（ここでは、４箇所）に、当該導電層４０を厚さ方向に貫通してコア層２０の下面２０Ｂの一部を露出する開口部４０Ｘが形成されている。開口部４０Ｘは、その一部が開口部３０Ｘと平面視で重なる位置に形成されている。開口部４０Ｘの平面形状は、開口部３０Ｘよりも大きく形成されている。なお、開口部４０Ｘの平面形状は、任意の形状とすることができ、開口部３０Ｘと同様の形状（ここでは、円形状）であってもよいし、開口部３０Ｘと異なる形状（例えば、矩形状）であってもよい。例えば、開口部４０Ｘの平面形状は、５００×５００μｍ程度の正方形状とすることができる。 As shown in FIG. 1C, in the conductive layer 40, a part of the lower surface 20B of the core layer 20 passes through the conductive layer 40 in the thickness direction at a required portion (here, four locations). An exposed opening 40X is formed. The opening 40X is formed at a position where a part thereof overlaps the opening 30X in plan view. The planar shape of the opening 40X is larger than the opening 30X. The planar shape of the opening 40X can be an arbitrary shape, and may be the same shape (here, circular) as the opening 30X, or a shape different from the opening 30X (for example, rectangular). Shape). For example, the planar shape of the opening 40X can be a square of about 500 × 500 μm.
図１（ａ）に示すように、導電層４０は、コア層２０の下面２０Ｂから、金属層４１と金属層４２とが順に積層された構造を有している。金属層４２は、例えば、金属層４１の下面全面を被覆するように形成されている。金属層４２の材料としては、例えば、銅や銅合金を用いることができる。金属層４１の材料としては、金属層４２を構成する金属材料（例えば、銅）よりも絶縁性基材２１との密着性が高い金属材料を用いることが好ましい。金属層４１の材料としては、例えば、Ｔｉ、ＴｉＮ、ＴａＮ、Ｔａ、Ｃｒを用いることができる。なお、このような金属材料からなる金属層４１は、導電層４０と絶縁性基材２１との密着性を高める密着層として機能するとともに、金属層４２（例えば、Ｃｕ層）から絶縁性基材２１に銅が拡散することを抑制する金属バリア層としても機能する。また、金属層４１の厚さは、例えば１０〜１００ｎｍ程度とすることができ、金属層４２の厚さは、例えば１００〜１０００ｎｍ程度とすることができる。 As shown in FIG. 1A, the conductive layer 40 has a structure in which a metal layer 41 and a metal layer 42 are sequentially stacked from the lower surface 20 </ b> B of the core layer 20. For example, the metal layer 42 is formed so as to cover the entire lower surface of the metal layer 41. As a material of the metal layer 42, for example, copper or a copper alloy can be used. As a material of the metal layer 41, it is preferable to use a metal material having higher adhesion to the insulating base material 21 than a metal material (for example, copper) constituting the metal layer 42. As a material of the metal layer 41, for example, Ti, TiN, TaN, Ta, or Cr can be used. The metal layer 41 made of such a metal material functions as an adhesion layer that improves the adhesion between the conductive layer 40 and the insulating base material 21, and from the metal layer 42 (for example, Cu layer) to the insulating base material. It also functions as a metal barrier layer that suppresses copper from diffusing to 21. Moreover, the thickness of the metal layer 41 can be about 10-100 nm, for example, and the thickness of the metal layer 42 can be about 100-1000 nm, for example.
導電層５０は、開口部４０Ｘから露出されたコア層２０の下面２０Ｂに形成されている。このため、コア層２０の下面２０Ｂには、４つの導電層５０が形成されている。各導電層５０は、開口部４０Ｘ内に形成されている。各導電層５０は、複数の線状導体２２と電気的に接続されている。具体的には、各導電層５０は、開口部４０Ｘと平面視で重なる位置に形成された導電層３０と接続される線状導体２２と電気的に接続されている。なお、導電層５０の材料としては、例えば、銅やニッケルなどの電解めっきで成膜可能な金属を用いることができる。 The conductive layer 50 is formed on the lower surface 20B of the core layer 20 exposed from the opening 40X. For this reason, four conductive layers 50 are formed on the lower surface 20 </ b> B of the core layer 20. Each conductive layer 50 is formed in the opening 40X. Each conductive layer 50 is electrically connected to the plurality of linear conductors 22. Specifically, each conductive layer 50 is electrically connected to the linear conductor 22 connected to the conductive layer 30 formed at a position overlapping the opening 40X in plan view. In addition, as a material of the conductive layer 50, for example, a metal that can be formed by electrolytic plating such as copper or nickel can be used.
各導電層５０には、所要の箇所（ここでは、１箇所）に、当該導電層５０を厚さ方向に貫通してコア層２０の下面２０Ｂの一部を露出する開口部５０Ｘが形成されている。開口部５０Ｘの底部（コア層２０側（図中上側）の開口部）には、複数の線状導体２２の下端面２２Ｂが露出されている。開口部５０Ｘは、開口部３０Ｘと平面視で重なる位置に形成されている。図１（ｃ）に示すように、開口部５０Ｘの平面形状は、開口部３０Ｘと同様の形状（ここでは、円形状）に形成されている。また、開口部５０Ｘの平面形状は、開口部３０Ｘの平面形状と同じ大きさ、又は開口部３０Ｘの平面形状よりも若干小さく形成されている。例えば、開口部５０Ｘの平面形状は、直径が１００〜３００μｍ程度の円形状とすることができる。 Each conductive layer 50 has an opening 50 </ b> X that penetrates the conductive layer 50 in the thickness direction and exposes a part of the lower surface 20 </ b> B of the core layer 20 at a required location (here, one location). Yes. At the bottom of the opening 50X (opening on the core layer 20 side (upper side in the figure)), the lower end surfaces 22B of the plurality of linear conductors 22 are exposed. The opening 50X is formed at a position overlapping the opening 30X in plan view. As shown in FIG. 1C, the planar shape of the opening 50X is the same as the opening 30X (here, circular). Further, the planar shape of the opening 50X is formed to be the same size as the planar shape of the opening 30X or slightly smaller than the planar shape of the opening 30X. For example, the planar shape of the opening 50X can be a circular shape having a diameter of about 100 to 300 μm.
このような開口部５０Ｘと開口部３０Ｘとは、平面視において略完全に重なった状態で形成されている。詳述すると、開口部３０Ｘに上端面２２Ａが露出した線状導体２２の下端面２２Ｂは、開口部５０Ｘに露出している。すなわち、開口部３０Ｘと開口部５０Ｘとは、平面方向にほとんど位置ずれすることなく形成されている。なお、開口部３０Ｘ及び開口部５０Ｘから両端面が露出する線状導体２２は、導体には接続されず、電気的に孤立（フローティング）した状態となっている。 The opening 50X and the opening 30X are formed in a state where they are substantially completely overlapped in plan view. More specifically, the lower end surface 22B of the linear conductor 22 with the upper end surface 22A exposed at the opening 30X is exposed at the opening 50X. That is, the opening 30X and the opening 50X are formed with almost no displacement in the plane direction. The linear conductors 22 whose both end faces are exposed from the opening 30X and the opening 50X are not connected to the conductors and are electrically isolated (floating).
これら開口部３０Ｘ，５０Ｘは、導電層３０，４０が形成されている領域に配線パターン等を形成する際に、アライメントマークとして利用される。
次に、配線基板１０の製造方法について説明する。なお、説明の便宜上、最終的に配線基板１０の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
These openings 30X and 50X are used as alignment marks when forming a wiring pattern or the like in a region where the conductive layers 30 and 40 are formed.
Next, a method for manufacturing the wiring board 10 will be described. For convenience of explanation, portions that finally become the respective constituent elements of the wiring board 10 are described with reference numerals of the final constituent elements.
図２（ａ）に示す工程では、まず、多数の貫通孔２１Ｘを有する絶縁性基材２１を準備する。ここで、各貫通孔２１Ｘの深さは、例えば、７０〜１００μｍ程度とすることができる。各貫通孔２１Ｘは、例えば平面視円形状とすることができ、その場合の直径Φは例えば１０〜１０００ｎｍ程度とすることができる。また、貫通孔２１Ｘは、隣接する貫通孔２１Ｘの間隔Ｐが貫通孔２１Ｘの直径Φ以下となる程度に高密度に形成されている。このような貫通孔２１Ｘのピッチは、例えば、２０〜２０００ｎｍ程度とすることができる。 In the step shown in FIG. 2A, first, an insulating base material 21 having a large number of through holes 21X is prepared. Here, the depth of each through-hole 21X can be about 70-100 micrometers, for example. Each through-hole 21X can have a circular shape in plan view, for example, and the diameter Φ in that case can be, for example, about 10 to 1000 nm. The through holes 21X are formed with a high density so that the interval P between the adjacent through holes 21X is equal to or smaller than the diameter Φ of the through holes 21X. The pitch of such through holes 21X can be set to, for example, about 20 to 2000 nm.
このような微小径でアスペクト比（孔深さと孔径の比）が高く、且つ高密度に配置された貫通孔２１Ｘの形成方法の一例を以下に示す。貫通孔２１Ｘは、例えば、陽極酸化法を用いて形成することができる。ここでは、酸化アルミニウムからなる絶縁性基材２１に貫通孔２１Ｘを形成する方法について説明する。 An example of a method for forming the through-hole 21X having such a small diameter, a high aspect ratio (ratio of hole depth and hole diameter), and a high density is shown below. The through hole 21X can be formed using, for example, an anodic oxidation method. Here, a method of forming the through hole 21X in the insulating base material 21 made of aluminum oxide will be described.
具体的には、アルミニウム（Ａｌ）の基板の一方の面を絶縁被膜したＡｌ基板、又はガラス基板上にスパッタリング等によりＡｌの電極層を形成したＡｌ電極層を用意する。その用意したＡｌ基板又はＡｌ電極層の表面を洗浄後、電解液（好適には硫酸水溶液）中に浸漬し、浸漬したＡｌ基板又はＡｌ電極層を陽極とし、これに対向配置される白金（Ｐｔ）電極を陰極として通電（パルス電圧を印加）する。これにより、Ａｌ基板又はＡｌ電極層の表面に多孔質金属酸化膜（微小径の孔が規則正しく形成された酸化アルミニウムの膜）を形成することができる。 Specifically, an Al substrate obtained by insulatingly coating one surface of an aluminum (Al) substrate or an Al electrode layer in which an Al electrode layer is formed on a glass substrate by sputtering or the like is prepared. After the surface of the prepared Al substrate or Al electrode layer is washed, it is immersed in an electrolytic solution (preferably an aqueous sulfuric acid solution), and the immersed Al substrate or Al electrode layer is used as an anode, and platinum (Pt ) Energize (apply pulse voltage) using the electrode as a cathode. As a result, a porous metal oxide film (an aluminum oxide film in which minute diameter holes are regularly formed) can be formed on the surface of the Al substrate or the Al electrode layer.
この後、陽極酸化とは逆電位の電圧を各電極に印加（Ａｌ基板又はＡｌ電極層を陰極とし、白金電極を陽極として通電）することで、多孔質金属酸化膜をＡｌ配線基板又はＡｌ電極層から分離する。これによって、所望の微小径の貫通孔２１Ｘが高密度に形成された絶縁性基材２１が得られる。 Thereafter, a porous metal oxide film is formed on the Al wiring substrate or the Al electrode by applying a voltage having a potential opposite to that of the anodic oxidation to each electrode (the Al substrate or the Al electrode layer is used as a cathode and the platinum electrode is used as an anode). Separate from the layers. Thereby, the insulating base material 21 in which the through holes 21X having a desired minute diameter are formed at a high density is obtained.
なお、陽極酸化法では、電解液の種類、電圧、時間などの条件を変更することにより、絶縁性基材２１の厚さ（貫通孔２１Ｘの深さ）、貫通孔２１Ｘの径や貫通孔２１Ｘのピッチを調整することができる。 In the anodic oxidation method, the thickness of the insulating base material 21 (depth of the through hole 21X), the diameter of the through hole 21X, and the through hole 21X are changed by changing conditions such as the type of electrolyte, voltage, and time. Can be adjusted.
次に、図２（ｂ）に示す工程では、絶縁性基材２１の貫通孔２１Ｘに金属材料を充填して線状導体２２（ビア）を形成する。これにより、絶縁性基材２１を厚さ方向に貫通する複数の線状導体２２を有するコア層２０が製造される。線状導体２２は、例えば、スクリーン印刷法やインクジェット法等を用いて、銅や銀等の導電性ペーストを貫通孔２１Ｘに充填して形成することができる。また、絶縁性基材２１の一方の面に電極を設けた電解めっき法によっても線状導体２２を形成することができる。 Next, in the step shown in FIG. 2B, the through hole 21 </ b> X of the insulating base material 21 is filled with a metal material to form a linear conductor 22 (via). Thereby, the core layer 20 which has the some linear conductor 22 which penetrates the insulating base material 21 in the thickness direction is manufactured. The linear conductor 22 can be formed by filling the through hole 21X with a conductive paste such as copper or silver using, for example, a screen printing method or an ink jet method. The linear conductor 22 can also be formed by an electrolytic plating method in which an electrode is provided on one surface of the insulating substrate 21.
さらに、必要に応じて、機械研磨、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）等により両面を研磨して平坦化してもよい。これにより、線状導体２２の両端を絶縁性基材２１の両面から露出させることができ、線状導体２２の長さの均一性を確保することができる。 Furthermore, if necessary, both surfaces may be polished and flattened by mechanical polishing, chemical mechanical polishing (CMP), or the like. Thereby, the both ends of the linear conductor 22 can be exposed from both surfaces of the insulating base material 21, and the uniformity of the length of the linear conductor 22 can be ensured.
次に、図２（ｃ）に示す工程では、コア層２０の上面２０Ａに導電層３０を形成するとともに、コア層２０の下面２０Ｂに導電層４０を形成する。本工程では、導電層３０はコア層２０の上面２０Ａ全面を被覆するように形成され、導電層４０はコア層２０の下面２０Ｂ全面を被覆するように形成される。これら導電層３０，４０は、例えば、スパッタ法や無電解めっき法により形成することができる。 Next, in the step illustrated in FIG. 2C, the conductive layer 30 is formed on the upper surface 20 </ b> A of the core layer 20, and the conductive layer 40 is formed on the lower surface 20 </ b> B of the core layer 20. In this step, the conductive layer 30 is formed so as to cover the entire upper surface 20A of the core layer 20, and the conductive layer 40 is formed so as to cover the entire lower surface 20B of the core layer 20. These conductive layers 30 and 40 can be formed, for example, by sputtering or electroless plating.
例えば、スパッタ法により導電層３０を形成する場合には、まず、コア層２０の上面２０Ａ上にチタンをスパッタリングにより堆積させて金属層３１（Ｔｉ層）を形成する。その後、金属層３１上に銅をスパッタリングにより堆積させて金属層３２（Ｃｕ層）を形成する。これにより、２層構造（Ｔｉ層／Ｃｕ層）の導電層３０を形成することができる。同様に、スパッタ法により導電層４０を形成する場合には、まず、コア層２０の下面２０Ｂ上にチタンをスパッタリングにより堆積させて金属層４１（Ｔｉ層）を形成する。その後、金属層４１上に銅をスパッタリングにより堆積させて金属層４２（Ｃｕ層）を形成する。これにより、２層構造（Ｔｉ層／Ｃｕ層）の導電層４０を形成することができる。なお、コア層２０と金属層３２，４２（Ｃｕ層）との間に金属層３１，４１（Ｔｉ層）を形成することにより、絶縁性基材２１と導電層３０，４０との密着性を向上させることができる。 For example, when the conductive layer 30 is formed by sputtering, titanium is first deposited on the upper surface 20A of the core layer 20 by sputtering to form the metal layer 31 (Ti layer). Thereafter, copper is deposited on the metal layer 31 by sputtering to form a metal layer 32 (Cu layer). Thereby, the conductive layer 30 having a two-layer structure (Ti layer / Cu layer) can be formed. Similarly, when the conductive layer 40 is formed by sputtering, titanium is first deposited on the lower surface 20B of the core layer 20 by sputtering to form the metal layer 41 (Ti layer). Thereafter, copper is deposited on the metal layer 41 by sputtering to form a metal layer 42 (Cu layer). Thereby, the conductive layer 40 having a two-layer structure (Ti layer / Cu layer) can be formed. In addition, by forming the metal layers 31 and 41 (Ti layer) between the core layer 20 and the metal layers 32 and 42 (Cu layer), the adhesion between the insulating substrate 21 and the conductive layers 30 and 40 is improved. Can be improved.
続いて、図３（ａ）に示す工程では、導電層３０の上面に開口パターン６０Ｘを有するレジスト層６０を形成するとともに、導電層４０の下面に開口パターン６１Ｘを有するレジスト層６１を形成する。開口パターン６０Ｘは、開口部３０Ｘの形成領域に対応する部分の導電層３０を露出するように形成されている。また、開口パターン６１Ｘは、開口部４０Ｘ（図１（ａ）参照）の形成領域に対応する部分の導電層４０を露出するように形成されている。レジスト層６０，６１の材料としては、後工程のエッチング処理及びめっき処理に対して耐エッチング性及び耐めっき性がある材料を用いることができる。具体的には、レジスト層６０，６１の材料としては、例えば、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）を用いることができる。例えば、感光性のドライフィルムレジストを用いる場合には、導電層３０の上面及び導電層４０の下面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムを露光・現像によりパターニングして開口パターン６０Ｘ，６１Ｘを有するレジスト層６０，６１を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層６０，６１を形成することができる。また、レジスト層６０，６１として非感光性のレジストを用いるようにしてもよい。この場合には、例えば、ＣＯ２レーザやＵＶ−ＹＡＧレーザによるレーザ加工法等によって開口パターン６０Ｘ，６１Ｘを形成することができる。 3A, a resist layer 60 having an opening pattern 60X is formed on the upper surface of the conductive layer 30, and a resist layer 61 having an opening pattern 61X is formed on the lower surface of the conductive layer 40. In the step shown in FIG. The opening pattern 60X is formed so as to expose a portion of the conductive layer 30 corresponding to the formation region of the opening 30X. The opening pattern 61X is formed so as to expose a portion of the conductive layer 40 corresponding to the formation region of the opening 40X (see FIG. 1A). As a material for the resist layers 60 and 61, a material having an etching resistance and a plating resistance with respect to an etching process and a plating process in a later process can be used. Specifically, as a material of the resist layers 60 and 61, for example, a photosensitive dry film resist or a liquid photoresist (for example, a dry film resist or a liquid resist such as a novolac resin or an acrylic resin) is used. Can do. For example, when a photosensitive dry film resist is used, a dry film is laminated on the upper surface of the conductive layer 30 and the lower surface of the conductive layer 40 by thermocompression bonding, and the dry film is patterned by exposure and development to form an opening pattern 60X, Resist layers 60 and 61 having 61X are formed. In the case of using a liquid photoresist, the resist layers 60 and 61 can be formed through the same process. Further, as the resist layers 60 and 61, a non-photosensitive resist may be used. In this case, the opening patterns 60X and 61X can be formed by, for example, a laser processing method using a CO 2 laser or a UV-YAG laser.
ここで、開口パターン６０Ｘ，６１Ｘは平面視で重なる位置に形成される。さらに、開口パターン６１Ｘの平面形状は、開口パターン６０Ｘの平面形状よりも大きく形成される。このため、例えば、露光装置（製造装置）の位置精度（位置合わせ精度）等に起因して、開口パターン６０Ｘ，６１Ｘの形成位置が設計位置からずれた場合であっても、開口パターン６０Ｘの平面全面が開口パターン６１Ｘと平面視で重なるように開口パターン６０Ｘ，６１Ｘを好適に形成することができる。換言すると、開口パターン６１Ｘを開口パターン６０Ｘよりも大きく形成したため、露光装置の位置精度に起因した開口パターン６０Ｘ，６１Ｘの位置ずれによって、開口パターン６０Ｘの一部が開口パターン６１Ｘと平面視で重ならない位置に形成されることを抑制することができる。 Here, the opening patterns 60 </ b> X and 61 </ b> X are formed at overlapping positions in plan view. Furthermore, the planar shape of the opening pattern 61X is formed larger than the planar shape of the opening pattern 60X. For this reason, for example, even if the formation positions of the opening patterns 60X and 61X are deviated from the design positions due to the positional accuracy (positioning accuracy) of the exposure apparatus (manufacturing apparatus), the plane of the opening pattern 60X. The opening patterns 60X and 61X can be suitably formed so that the entire surface overlaps the opening pattern 61X in plan view. In other words, since the opening pattern 61X is formed larger than the opening pattern 60X, a part of the opening pattern 60X does not overlap the opening pattern 61X in plan view due to the positional deviation of the opening patterns 60X and 61X due to the positional accuracy of the exposure apparatus. It can suppress forming in a position.
次いで、図３（ｂ）に示す工程では、レジスト層６０，６１をエッチングマスクとして、導電層３０，４０をエッチングする。具体的には、レジスト層６０の開口パターン６０Ｘから露出する導電層３０（金属層３１，３２）をエッチングし、導電層３０に開口部３０Ｘを形成する。また、レジスト層６１の開口パターン６１Ｘから露出する導電層４０（金属層４１，４２）をエッチングし、導電層４０に開口部４０Ｘを形成する。 3B, the conductive layers 30 and 40 are etched using the resist layers 60 and 61 as etching masks. Specifically, the conductive layer 30 (metal layers 31 and 32) exposed from the opening pattern 60 </ b> X of the resist layer 60 is etched to form the opening 30 </ b> X in the conductive layer 30. In addition, the conductive layer 40 (metal layers 41 and 42) exposed from the opening pattern 61 </ b> X of the resist layer 61 is etched to form the opening 40 </ b> X in the conductive layer 40.
これにより、図４（ａ）に示すように、導電層３０の上面の四隅近傍に、平面視円形状の開口部３０Ｘが形成され、その開口部３０Ｘにコア層２０の上面２０Ａが露出される。また、図４（ｂ）に示すように、導電層４０の下面の四隅近傍に、平面視略矩形状の開口部４０Ｘが形成され、その開口部４０Ｘにコア層２０の下面２０Ｂが露出される。これら開口部３０Ｘと開口部４０Ｘとは、開口パターン６０Ｘと開口パターン６１Ｘと同様に、平面視で重なるように形成される。 As a result, as shown in FIG. 4A, openings 30X having a circular shape in plan view are formed in the vicinity of the four corners of the upper surface of the conductive layer 30, and the upper surface 20A of the core layer 20 is exposed in the openings 30X. . As shown in FIG. 4B, openings 40X having a substantially rectangular shape in plan view are formed near the four corners of the lower surface of the conductive layer 40, and the lower surface 20B of the core layer 20 is exposed in the openings 40X. . The opening 30X and the opening 40X are formed so as to overlap in a plan view, like the opening pattern 60X and the opening pattern 61X.
次に、図５（ａ）に示す工程では、レジスト層６０の上面全面を被覆するようにマスク材６２を形成する。このマスク材６２は、次工程のめっき処理におけるめっき液が開口部３０Ｘに露出する導電層３０やコア層２０に接触することを抑制するために形成される。マスク材６２の材料としては、例えば、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。例えば、マスク材６２の材料としては、マスキングテープやレジスト層を用いることができる。マスキングテープの材料としては、例えば、塩化ビニルやＰＥＴ（ポリエチレンテレフタレート）フィルムを用いることができる。例えば、マスク材６２としてマスキングテープを用いる場合には、レジスト層６０上にマスキングテープを貼り付けることによりマスク材６２を形成することができる。なお、この場合のマスク材６２（マスキングテープ）は、後工程においてレジスト層６０から容易に剥離できる状態で仮接着される。 Next, in the step shown in FIG. 5A, a mask material 62 is formed so as to cover the entire upper surface of the resist layer 60. This mask material 62 is formed in order to prevent the plating solution in the plating process in the next step from coming into contact with the conductive layer 30 and the core layer 20 exposed in the opening 30X. As a material of the mask material 62, for example, a material having a plating resistance against the plating process in the next step can be used. For example, as a material of the mask material 62, a masking tape or a resist layer can be used. As a material for the masking tape, for example, vinyl chloride or PET (polyethylene terephthalate) film can be used. For example, when a masking tape is used as the mask material 62, the mask material 62 can be formed by affixing the masking tape on the resist layer 60. In this case, the mask material 62 (masking tape) is temporarily bonded in a state where it can be easily peeled off from the resist layer 60 in a later step.
続いて、開口部４０Ｘから露出するコア層２０の下面２０Ｂに、開口部５０Ｘを有する導電層５０を形成する。例えば、レジスト層６１及びマスク材６２をめっきマスクとして、開口部４０Ｘから露出するコア層２０の下面２０Ｂに、導電層３０及びその導電層３０と電気的に接続された線状導体２２を給電経路とする電解めっき法（ここでは、電解銅めっき法）を施す。すると、開口部４０Ｘ及び開口パターン６１Ｘから露出するコア層２０の下面２０Ｂでは、平面視で重複する位置に導電層３０が存在する部分だけに、その導電層３０及び線状導体２２を介して給電され、その部分だけにめっき膜が析出成長される。これにより、開口部４０Ｘと平面視で重なる位置に形成された導電層３０と対向する位置に、導電層５０が形成される。 Subsequently, the conductive layer 50 having the opening 50X is formed on the lower surface 20B of the core layer 20 exposed from the opening 40X. For example, using the resist layer 61 and the mask material 62 as a plating mask, the conductive layer 30 and the linear conductor 22 electrically connected to the conductive layer 30 are fed to the lower surface 20B of the core layer 20 exposed from the opening 40X. The electrolytic plating method (here, electrolytic copper plating method) is applied. Then, on the lower surface 20B of the core layer 20 exposed from the opening 40X and the opening pattern 61X, power is fed via the conductive layer 30 and the linear conductor 22 only to the portion where the conductive layer 30 exists at the overlapping position in plan view. Then, a plating film is deposited and grown only on that portion. Accordingly, the conductive layer 50 is formed at a position facing the conductive layer 30 formed at a position overlapping the opening 40X in plan view.
図５（ｂ）に示すように、導電層５０は、開口部４０Ｘと平面視で重なる位置に形成された導電層３０に上端面２２Ａが接続された線状導体２２の下端面２２Ｂのみから、めっき膜が析出成長して形成される。また、開口部４０Ｘと平面視で重なる位置であって、導電層３０の形成されていない位置に配置された線状導体２２（つまり、開口部３０Ｘに上端面２２Ａが露出する線状導体２２）の下端面２２Ｂからは、めっき膜が析出成長されない。このため、導電層５０は、開口部４０Ｘと平面視で重なる位置に形成された導電層３０の平面形状が転写されて形成され、開口部３０Ｘと平面視で重なる位置に開口部５０Ｘが形成される。換言すると、図６（ａ）に示すように、開口部４０Ｘに露出するコア層２０の下面２０Ｂにおいて、開口部３０Ｘと平面視で重なる位置以外の部分に導電層５０が形成され、開口部３０Ｘと平面視で重なる位置に開口部５０Ｘが形成される。したがって、導電層５０の開口部５０Ｘを、開口部３０Ｘと平面視において、極めて精度良く重複する位置に形成することができる。 As shown in FIG. 5B, the conductive layer 50 is formed only from the lower end surface 22B of the linear conductor 22 in which the upper end surface 22A is connected to the conductive layer 30 formed at a position overlapping the opening 40X in plan view. A plating film is formed by precipitation growth. In addition, the linear conductor 22 is disposed at a position overlapping the opening 40X in a plan view and where the conductive layer 30 is not formed (that is, the linear conductor 22 with the upper end surface 22A exposed at the opening 30X). No plating film is deposited and grown from the lower end surface 22B of the film. Therefore, the conductive layer 50 is formed by transferring the planar shape of the conductive layer 30 formed at a position overlapping the opening 40X in plan view, and the opening 50X is formed at a position overlapping the opening 30X in plan view. The In other words, as shown in FIG. 6A, the conductive layer 50 is formed on the lower surface 20B of the core layer 20 exposed to the opening 40X in a portion other than the position overlapping the opening 30X in plan view, and the opening 30X. And the opening 50X is formed at a position overlapping in plan view. Therefore, the opening 50X of the conductive layer 50 can be formed at a position that overlaps with the opening 30X with extremely high accuracy in plan view.
なお、コア層２０の下面２０Ｂに析出成長されるめっき膜は、略等方的に成長するため、下面２０Ｂの平面方向へも成長する。このため、開口部５０Ｘの平面形状は、開口部３０Ｘよりも若干小さくなる場合がある。但し、この場合であっても、開口部５０Ｘは、直径が１００〜３００μｍ程度の平面視円形状の開口部３０Ｘよりも直径が１００〜５００ｎｍ程度小さくなるだけであるため、開口部３０Ｘとほとんど同じ大きさ及び形状と見ることができる。 In addition, since the plating film deposited and grown on the lower surface 20B of the core layer 20 grows approximately isotropically, it also grows in the planar direction of the lower surface 20B. For this reason, the planar shape of the opening 50X may be slightly smaller than the opening 30X. However, even in this case, the opening 50X is almost the same as the opening 30X because the diameter is only about 100 to 500 nm smaller than the circular opening 30X having a diameter of about 100 to 300 μm in plan view. It can be viewed as size and shape.
次に、図６（ｂ）に示す工程では、図５（ａ）に示したマスク材６２を除去する。例えば、マスク材６２としてマスキングテープを用いる場合には、レジスト層６０からマスク材６２（マスキングテープ）を機械的に剥離する。続いて、図５（ａ）に示したレジスト層６０，６１を、例えば、アルカリ性の剥離液により除去する。 Next, in the step shown in FIG. 6B, the mask material 62 shown in FIG. 5A is removed. For example, when a masking tape is used as the mask material 62, the mask material 62 (masking tape) is mechanically peeled from the resist layer 60. Subsequently, the resist layers 60 and 61 shown in FIG. 5A are removed by, for example, an alkaline stripping solution.
以上の製造工程により、図１に示した配線基板１０を製造することができる。すなわち、コア層２０の上面２０Ａ及び下面２０Ｂで位置ずれのほとんどない略同一形状の開口部３０Ｘ，５０Ｘ（アライメントマーク）が形成された配線基板１０を製造することができる。 The wiring board 10 shown in FIG. 1 can be manufactured by the above manufacturing process. That is, it is possible to manufacture the wiring board 10 in which the openings 30X and 50X (alignment marks) having substantially the same shape with almost no displacement are formed on the upper surface 20A and the lower surface 20B of the core layer 20.
（配線基板の適用例）
次に、配線基板１０を利用して、コア層２０の上面２０Ａ及び下面２０Ｂに配線パターンや絶縁層を形成する方法の一例について説明する。
(Application example of wiring board)
Next, an example of a method for forming a wiring pattern or an insulating layer on the upper surface 20A and the lower surface 20B of the core layer 20 using the wiring substrate 10 will be described.
まず、図７（ａ）に示す工程では、導電層３０の上面に開口パターン６３Ｘを有するレジスト層６３を形成するとともに、導電層４０の下面に開口パターン６４Ｘを有するレジスト層６４を形成する。開口パターン６３Ｘは、所定の配線パターンに対応する部分の導電層３０を露出するように形成されている。開口パターン６４Ｘは、所定の配線パターンに対応する部分の導電層４０を露出するように形成されている。また、レジスト層６３は、所定の認識マークに対応する部分の導電層３０を被覆するレジスト層６３Ａを有している。レジスト層６４は、所定の認識マークに対応する部分の導電層４０を被覆するレジスト層６４Ａを有している。レジスト層６３，６４の材料としては、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。具体的には、レジスト層６３，６４の材料としては、例えば、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）を用いることができる。 First, in the process shown in FIG. 7A, a resist layer 63 having an opening pattern 63X is formed on the upper surface of the conductive layer 30, and a resist layer 64 having an opening pattern 64X is formed on the lower surface of the conductive layer 40. The opening pattern 63X is formed so as to expose a portion of the conductive layer 30 corresponding to a predetermined wiring pattern. The opening pattern 64X is formed so as to expose a portion of the conductive layer 40 corresponding to a predetermined wiring pattern. The resist layer 63 has a resist layer 63A that covers a portion of the conductive layer 30 corresponding to a predetermined recognition mark. The resist layer 64 has a resist layer 64A that covers a portion of the conductive layer 40 corresponding to a predetermined recognition mark. As the material of the resist layers 63 and 64, a material having plating resistance against the plating process in the next step can be used. Specifically, as the material of the resist layers 63 and 64, for example, a photosensitive dry film resist or a liquid photoresist (for example, a dry film resist or a liquid resist such as a novolac resin or an acrylic resin) is used. Can do.
本工程では、平面視において略完全に重複して形成された開口部３０Ｘ，５０Ｘがアライメントマークとして利用される。例えば、レジスト層６３，６４の材料として感光性のドライフィルムレジストを用いる場合には、まず、導電層３０の上面全面及び導電層４０の下面全面にドライフィルムを熱圧着によりラミネートする。その後、開口部３０Ｘ（例えば、開口部３０Ｘの平面中心）をアライメントマークとしてＣＣＤカメラなどの撮像装置（図示略）で検出し、その検出した開口部３０Ｘを位置基準（基準位置）として用いて、露光装置によりマスクの位置合わせを行った上で、露光・現像を行う。これにより、導電層３０の上面に形成されたドライフィルムがパターニングされて、導電層３０の上面に所定の開口パターン６３Ｘを有するレジスト層６３が形成される。同様に、開口部５０Ｘ（例えば、開口部５０Ｘの平面中心）をアライメントマークとしてＣＣＤカメラなどの撮像装置（図示略）で検出し、その検出した開口部５０Ｘを位置基準として用いて、露光装置（図示略）によりマスクの位置合わせを行った上で、露光・現像を行う。これにより、導電層４０の下面に形成されたドライフィルムがパターニングされて、導電層４０の下面に所定の開口パターン６４Ｘを有するレジスト層６４が形成される。このとき、位置基準として利用される開口部３０Ｘ，５０Ｘが平面視において略完全に重複して形成されているため、レジスト層６３の開口パターン６３Ｘとレジスト層６４の開口パターン６４Ｘとを位置精度良く形成することができる。また、レジスト層６３Ａとレジスト層６４Ａとを位置精度良く形成することができる。 In this step, the openings 30X and 50X formed substantially completely overlapping in plan view are used as alignment marks. For example, when using a photosensitive dry film resist as the material of the resist layers 63 and 64, first, the dry film is laminated on the entire upper surface of the conductive layer 30 and the entire lower surface of the conductive layer 40 by thermocompression bonding. Thereafter, the opening 30X (for example, the center of the plane of the opening 30X) is detected as an alignment mark by an imaging device (not shown) such as a CCD camera, and the detected opening 30X is used as a position reference (reference position). After aligning the mask with the exposure apparatus, exposure and development are performed. Thereby, the dry film formed on the upper surface of the conductive layer 30 is patterned, and the resist layer 63 having the predetermined opening pattern 63X is formed on the upper surface of the conductive layer 30. Similarly, an aperture 50X (for example, the center of the plane of the aperture 50X) is detected as an alignment mark by an imaging device (not shown) such as a CCD camera, and the detected aperture 50X is used as a position reference to expose an exposure apparatus ( After aligning the mask in accordance with (not shown), exposure and development are performed. Thereby, the dry film formed on the lower surface of the conductive layer 40 is patterned, and the resist layer 64 having a predetermined opening pattern 64X is formed on the lower surface of the conductive layer 40. At this time, since the openings 30X and 50X used as the position reference are substantially completely overlapped in a plan view, the opening pattern 63X of the resist layer 63 and the opening pattern 64X of the resist layer 64 are accurately positioned. Can be formed. Further, the resist layer 63A and the resist layer 64A can be formed with high positional accuracy.
次に、図７（ｂ）に示す工程では、レジスト層６３，６４をめっきマスクとして、導電層３０上及び導電層４０上に、それら導電層３０，４０を給電経路とする電解めっき法を施す。例えば、レジスト層６３の開口パターン６３Ｘから露出された導電層３０の上面に電解銅めっき法を施すことにより、開口パターン６３Ｘ内に電解めっき層３３を形成する。また、レジスト層６４の開口パターン６４Ｘから露出された導電層４０の下面に電解銅めっき法を施すことにより、開口パターン６４Ｘ内に電解めっき層４３を形成する。なお、電解めっき層３３，４３の材料としては、例えば、銅や銅合金を用いることができる。 Next, in the step shown in FIG. 7B, electrolytic plating is performed on the conductive layer 30 and the conductive layer 40 using the resist layers 63 and 64 as plating masks and using the conductive layers 30 and 40 as power feeding paths. . For example, the electrolytic plating layer 33 is formed in the opening pattern 63X by performing electrolytic copper plating on the upper surface of the conductive layer 30 exposed from the opening pattern 63X of the resist layer 63. Further, the electrolytic plating layer 43 is formed in the opening pattern 64X by performing electrolytic copper plating on the lower surface of the conductive layer 40 exposed from the opening pattern 64X of the resist layer 64. In addition, as a material of the electrolytic plating layers 33 and 43, for example, copper or a copper alloy can be used.
続いて、図８（ａ）に示す工程では、図７（ｂ）に示したレジスト層６３，６４を、例えば、アルカリ性の剥離液により除去する。このとき、図７（ｂ）に示したレジスト層６３Ａが除去されると、レジスト層６３Ａが形成されていた位置に開口部３３Ｘが形成される。同様に、レジスト層６４Ａが除去されると、レジスト層６４Ａが形成されていた位置に開口部４３Ｘが形成される。 Subsequently, in the step shown in FIG. 8A, the resist layers 63 and 64 shown in FIG. 7B are removed by, for example, an alkaline stripping solution. At this time, when the resist layer 63A shown in FIG. 7B is removed, an opening 33X is formed at the position where the resist layer 63A was formed. Similarly, when the resist layer 64A is removed, an opening 43X is formed at the position where the resist layer 64A was formed.
次いで、図８（ｂ）に示す工程では、電解めっき層３３によって被覆されていない導電層３０（金属層３１，３２）をエッチング等により除去し、導電層３０をパターニングする。また、電解めっき層４３によって被覆されていない導電層４０（金属層４１，４２）をエッチング等により除去する。これらにより、電解めっき層３３と導電層３０とからなる配線パターン３４が形成され、電解めっき層４３と導電層４０とからなる配線パターン４４が形成される。また、配線パターン３４の一部（開口部３３Ｘ（図８（ａ）参照）が形成されていた位置）に開口部３４Ｘが形成される。開口部３４Ｘは、配線パターン３４（電解めっき層３３及び導電層３０）を厚さ方向に貫通してコア層２０の上面２０Ａを露出するように形成されている。同様に、開口部４３Ｘ（図８（ａ）参照）が形成されていた位置に、配線パターン４４によって囲まれた開口部４４Ｘが形成される。開口部４４Ｘは、配線パターン４４（電解めっき層４３及び導電層４０）を厚さ方向に貫通してコア層２０の下面２０Ｂを露出するように形成されている。これら開口部３４Ｘ，４４Ｘが後工程において認識マーク（アライメントマーク）として機能する。以下では、説明の便宜上、開口部３４Ｘを「認識マーク３４Ｘ」、開口部４４Ｘを「認識マーク４４Ｘ」と称する場合もある。 Next, in the step shown in FIG. 8B, the conductive layer 30 (metal layers 31 and 32) not covered with the electrolytic plating layer 33 is removed by etching or the like, and the conductive layer 30 is patterned. Further, the conductive layer 40 (metal layers 41 and 42) not covered with the electrolytic plating layer 43 is removed by etching or the like. As a result, a wiring pattern 34 composed of the electrolytic plating layer 33 and the conductive layer 30 is formed, and a wiring pattern 44 composed of the electrolytic plating layer 43 and the conductive layer 40 is formed. Further, an opening 34X is formed in a part of the wiring pattern 34 (a position where the opening 33X (see FIG. 8A) was formed). The opening 34 </ b> X is formed so as to penetrate the wiring pattern 34 (electrolytic plating layer 33 and conductive layer 30) in the thickness direction and expose the upper surface 20 </ b> A of the core layer 20. Similarly, an opening 44X surrounded by the wiring pattern 44 is formed at a position where the opening 43X (see FIG. 8A) has been formed. The opening 44 </ b> X is formed so as to penetrate the wiring pattern 44 (the electrolytic plating layer 43 and the conductive layer 40) in the thickness direction and expose the lower surface 20 </ b> B of the core layer 20. These openings 34X and 44X function as recognition marks (alignment marks) in a later process. Hereinafter, for convenience of description, the opening 34X may be referred to as “recognition mark 34X” and the opening 44X may be referred to as “recognition mark 44X”.
本工程では、金属層４２（Ｃｕ層）と併せて、図８（ａ）に示すように、導電層５０（Ｃｕ層）をエッチング等により除去する。また、本工程において、開口部３０Ｘ，５０Ｘ（アライメントマーク）が形成されたコア層２０の周縁領域（アライメントマーク形成領域）を切断する（例えば、図中の破線位置で切断する）ことにより、導電層５０を除去するようにしてもよい。 In this step, together with the metal layer 42 (Cu layer), as shown in FIG. 8A, the conductive layer 50 (Cu layer) is removed by etching or the like. Further, in this step, the peripheral region (alignment mark formation region) of the core layer 20 in which the openings 30X and 50X (alignment marks) are formed is cut (for example, cut at the position of the broken line in the drawing) to make the conductive The layer 50 may be removed.
以上の製造工程により、図９（ａ）に示すように、コア層２０の上面２０Ａの中央部に複数の配線パターン３４が形成され、それら複数の配線パターン３４が形成される領域の四隅に認識マーク（開口部）３４Ｘが形成される。また、図９（ｂ）に示すように、コア層２０の下面２０Ｂの中央部に複数の配線パターン４４が形成され、それら複数の配線パターン４４が形成される領域の四隅に認識マーク（開口部）４４Ｘが形成される。なお、図９（ａ）では、各配線パターン３４の平面形状については図示を省略し、図９（ｂ）では、各配線パターン４４の平面形状については図示を省略している。 Through the above manufacturing process, as shown in FIG. 9A, a plurality of wiring patterns 34 are formed in the central portion of the upper surface 20A of the core layer 20, and are recognized at the four corners of the region where the plurality of wiring patterns 34 are formed. A mark (opening) 34X is formed. Also, as shown in FIG. 9B, a plurality of wiring patterns 44 are formed at the center of the lower surface 20B of the core layer 20, and recognition marks (openings) are formed at the four corners of the region where the plurality of wiring patterns 44 are formed. ) 44X is formed. 9A, illustration of the planar shape of each wiring pattern 34 is omitted, and in FIG. 9B, illustration of the planar shape of each wiring pattern 44 is omitted.
ここで、図８及び図９を参照して、配線パターン３４，４４及び認識マーク３４Ｘ，４４Ｘについて説明する。
配線パターン３４，４４の厚さは、例えば、３〜３０μｍ程度とすることができる。配線パターン３４，４４の配置形態については、特に限定されず、例えば、ヘキサゴナル状に配置されていてもよいし、グリッド状に配置されていてもよい。配線パターン３４，４４のピッチは、例えば、５０μｍ程度とすることができる。各配線パターン３４，４４の平面形状は、任意の形状及び任意の大きさとすることができる。配線パターン３４の平面形状と配線パターン４４の平面形状とは、例えば、略同じ形状に形成されている。但し、配線パターン３４の平面形状と配線パターン４４の平面形状とは完全に同一の形状である必要はない。これら配線パターン３４，４４は、平面視において重複する位置に精度良く形成されたレジスト層６３．６４の開口パターン６３Ｘ，６４Ｘ（図７（ａ）参照）の平面形状が転写されて形成されている。このため、これら配線パターン３４と配線パターン４４とは、平面視において重複する位置に精度良く形成されている。すなわち、配線パターン３４と配線パターン４４とは、略同じ平面位置に形成されている。そして、配線パターン３４と配線パターン４４とは、複数の線状導体２２を介して電気的に接続されている。すなわち、コア層２０を介して対向配置された配線パターン３４と配線パターン４４とは単軸状に導電接続されている。ここで、「単軸状に導電接続される」とは、配線層等を平面方向に引き回すことなく、コア層２０の厚さ方向に形成された導体（ここでは、線状導体２２）により接続することをいう。
Here, the wiring patterns 34 and 44 and the recognition marks 34X and 44X will be described with reference to FIGS.
The thickness of the wiring patterns 34 and 44 can be about 3 to 30 μm, for example. The arrangement form of the wiring patterns 34 and 44 is not particularly limited. For example, the wiring patterns 34 and 44 may be arranged in a hexagonal form or in a grid form. The pitch of the wiring patterns 34 and 44 can be set to about 50 μm, for example. The planar shape of each wiring pattern 34, 44 can be any shape and any size. For example, the planar shape of the wiring pattern 34 and the planar shape of the wiring pattern 44 are formed in substantially the same shape. However, the planar shape of the wiring pattern 34 and the planar shape of the wiring pattern 44 are not necessarily the same shape. The wiring patterns 34 and 44 are formed by transferring the planar shape of the opening patterns 63X and 64X (see FIG. 7A) of the resist layer 63.64 that are accurately formed at overlapping positions in plan view. . For this reason, the wiring pattern 34 and the wiring pattern 44 are accurately formed at overlapping positions in plan view. That is, the wiring pattern 34 and the wiring pattern 44 are formed at substantially the same plane position. The wiring pattern 34 and the wiring pattern 44 are electrically connected through the plurality of linear conductors 22. That is, the wiring pattern 34 and the wiring pattern 44 that are arranged to face each other via the core layer 20 are conductively connected in a uniaxial manner. Here, “uniaxially conductively connected” means connected by a conductor (here, the linear conductor 22) formed in the thickness direction of the core layer 20 without routing the wiring layer or the like in the plane direction. To do.
このように、導電層３０をパターニングして配線パターン３４の一部が形成され、導電層４０をパターニングして配線パターン４４の一部が形成される。換言すると、配線基板１０の導電層３０は、少なくとも、配線パターン３４が形成される領域に形成されている。また、配線基板１０の導電層４０は、少なくとも、配線パターン４４が形成される領域に形成されている。 In this way, the conductive layer 30 is patterned to form part of the wiring pattern 34, and the conductive layer 40 is patterned to form part of the wiring pattern 44. In other words, the conductive layer 30 of the wiring board 10 is formed at least in a region where the wiring pattern 34 is formed. The conductive layer 40 of the wiring board 10 is formed at least in a region where the wiring pattern 44 is formed.
認識マーク３４Ｘ，４４Ｘの平面形状は、任意の形状及び任意の大きさとすることができる。例えば、認識マーク３４Ｘの平面形状は、直径が１００〜３００μｍ程度の円形状とすることができる。また、認識マーク４４Ｘの平面形状は、認識マーク３４Ｘと同様の形状（ここでは、円形状）に形成され、認識マーク３４Ｘと同じ大きさに形成されている。例えば、認識マーク４４Ｘの平面形状は、直径が１００〜３００μｍ程度の円形状とすることができる。これら認識マーク３４Ｘ，４４Ｘは、平面視において重複する位置に精度良く形成されたレジスト層６３Ａ，６４Ａの平面形状が転写されて形成されている。このため、これら認識マーク３４Ｘと認識マーク４４Ｘとは、平面視において重複する位置に精度良く形成されている。 The planar shape of the recognition marks 34X and 44X can be any shape and any size. For example, the planar shape of the recognition mark 34X can be a circular shape having a diameter of about 100 to 300 μm. The planar shape of the recognition mark 44X is formed in the same shape as the recognition mark 34X (here, a circular shape), and is formed in the same size as the recognition mark 34X. For example, the planar shape of the recognition mark 44X can be a circular shape having a diameter of about 100 to 300 μm. These recognition marks 34X and 44X are formed by transferring the planar shape of the resist layers 63A and 64A accurately formed at overlapping positions in plan view. For this reason, the recognition mark 34X and the recognition mark 44X are accurately formed at overlapping positions in plan view.
なお、認識マーク３４Ｘと認識マーク４４Ｘとを、異なる位置に形成するようにしてもよく、異なる形状及び異なる大きさに形成するようにしてもよい。
ここで、比較例に係る配線基板の製造方法を示しつつ、本実施形態の配線基板１０を利用して配線パターン３４，４４を形成する際の効果について説明する。
Note that the recognition mark 34X and the recognition mark 44X may be formed at different positions, or may be formed in different shapes and sizes.
Here, the effect at the time of forming the wiring patterns 34 and 44 using the wiring board 10 of this embodiment is demonstrated, showing the manufacturing method of the wiring board which concerns on a comparative example.
図３６（ａ）に示すように、比較例では、まず、絶縁性基材２０１とその絶縁性基材２０１を厚さ方向に貫通する多数の線状導体２０２とを有するコア層２００の所要の箇所に、当該コア層２００を厚さ方向に貫通する貫通孔２００Ｘを形成する。貫通孔２００Ｘは、後工程においてアライメントマークとして利用される。この貫通孔２００Ｘは、例えば、レーザ加工法や機械ドリル加工法などにより形成される。このとき、図３６（ａ）に示すように、貫通孔２００Ｘが絶縁性基材２０１に対して斜めに形成されると、コア層２００の上方から見た貫通孔２００Ｘの平面中心（アライメントマーク）と、コア層２００の下方から見た貫通孔２００Ｘの平面中心（アライメントマーク）との間には、位置ずれＤ１が発生してしまう。 As shown in FIG. 36A, in the comparative example, first, a required core layer 200 having an insulating base 201 and a large number of linear conductors 202 penetrating the insulating base 201 in the thickness direction is required. A through hole 200X that penetrates the core layer 200 in the thickness direction is formed at a location. The through hole 200X is used as an alignment mark in a subsequent process. The through hole 200X is formed by, for example, a laser processing method or a mechanical drilling method. At this time, as shown in FIG. 36A, when the through hole 200X is formed obliquely with respect to the insulating base material 201, the planar center (alignment mark) of the through hole 200X viewed from above the core layer 200 And a positional deviation D1 occurs between the plane center (alignment mark) of the through hole 200X viewed from below the core layer 200.
次に、図３６（ｂ）に示す工程では、コア層２００の上面２００Ａ全面を被覆するシード層２０３を形成し、コア層２００の下面２００Ｂ全面を被覆するシード層２０４を形成する。これらシード層２０３，２０４は、例えば、スパッタ法により形成される。 Next, in a step shown in FIG. 36B, a seed layer 203 that covers the entire upper surface 200A of the core layer 200 is formed, and a seed layer 204 that covers the entire lower surface 200B of the core layer 200 is formed. These seed layers 203 and 204 are formed by sputtering, for example.
続いて、図３６（ｃ）に示す工程では、所定の配線パターンに対応する開口パターン２０５Ｘを有するレジスト層２０５をシード層２０３上に形成し、所定の配線パターンに対応する開口パターン２０６Ｘを有するレジスト層２０６をシード層２０４上に形成する。開口パターン２０５Ｘ，２０６Ｘは、例えば、フォトリソグラフィ法により形成される。このとき、製造装置（例えば、露光装置）の位置精度により、開口パターン２０５Ｘ，２０６Ｘの形成位置が設計位置からずれる場合がある。具体的には、露光装置の位置精度により、アライメントマーク（ここでは、貫通孔２００Ｘの平面中心）を基準位置としたときの開口パターン２０５Ｘ，２０６Ｘの形成位置が設計値からずれる場合がある。さらに、上述したように、コア層２００の上面２００Ａ側のアライメントマークとコア層２００の下面２００Ｂ側のアライメントマークとの間には位置ずれＤ１（図３６（ａ）参照）が発生している。このため、アライメントマークの位置ずれＤ１と露光装置の位置精度に起因した位置ずれとによって、レジスト層２０５（開口パターン２０５Ｘ）とレジスト層２０６（開口パターン２０６Ｘ）との間には位置ずれＤ２が発生する。 Subsequently, in a step shown in FIG. 36C, a resist layer 205 having an opening pattern 205X corresponding to a predetermined wiring pattern is formed on the seed layer 203, and a resist having an opening pattern 206X corresponding to the predetermined wiring pattern is formed. Layer 206 is formed on seed layer 204. The opening patterns 205X and 206X are formed by, for example, a photolithography method. At this time, the formation positions of the opening patterns 205X and 206X may deviate from the design positions due to the positional accuracy of the manufacturing apparatus (for example, the exposure apparatus). Specifically, depending on the positional accuracy of the exposure apparatus, the positions where the opening patterns 205X and 206X are formed may deviate from the design values when the alignment mark (here, the plane center of the through hole 200X) is used as the reference position. Further, as described above, a displacement D1 (see FIG. 36A) occurs between the alignment mark on the upper surface 200A side of the core layer 200 and the alignment mark on the lower surface 200B side of the core layer 200. For this reason, a positional deviation D2 occurs between the resist layer 205 (opening pattern 205X) and the resist layer 206 (opening pattern 206X) due to the positional deviation D1 of the alignment mark and the positional deviation caused by the positional accuracy of the exposure apparatus. To do.
次いで、図３７（ａ）に示す工程では、電解めっき法により、開口パターン２０５Ｘから露出したシード層２０３上に導電層２０７を形成するとともに、開口パターン２０６Ｘから露出したシード層２０４上に導電層２０８を形成する。 Next, in the step shown in FIG. 37A, the conductive layer 207 is formed on the seed layer 203 exposed from the opening pattern 205X by the electrolytic plating method, and the conductive layer 208 is formed on the seed layer 204 exposed from the opening pattern 206X. Form.
その後、図３７（ｂ）に示す工程では、図３７（ａ）に示したレジスト層２０５，２０６を除去する。続いて、導電層２０７によって被覆されていないシード層２０３をエッチングにより除去し、導電層２０８によって被覆されていないシード層２０４をエッチングにより除去する。これにより、コア層２００の上面２００Ａに、シード層２０３と導電層２０７とからなる配線パターン２０９が形成され、コア層２００の下面２００Ｂに、シード層２０４と導電層２０８とからなる配線パターン２１０が形成される。このとき、配線パターン２０９は、開口パターン２０５Ｘ（図３７（ａ）参照）の平面形状が転写されたパターンとなり、配線パターン２１０は、開口パターン２０６Ｘ（図３７（ａ）参照）の平面形状が転写されたパターンとなる。このため、配線パターン２０９と配線パターン２１０との間には、開口パターン２０５Ｘ，２０６Ｘと同様に、位置ずれＤ２が発生している。このような位置ずれＤ２が大きくなると、コア層２００（線状導体２０２）を介した配線パターン２０９と配線パターン２１０との電気的な接続が正しく行うことができなくなる。すなわち、位置ずれＤ２が大きくなると、平面視において重複した位置に形成されるべき配線パターン２０９，２１０を、平面視において重複して形成することができなくなる。また、位置ずれＤ２が大きくなると、配線パターン２０９と、配線パターン２１０の本来は導通しない部分（例えば、本来は導通すべき配線パターン２１０に隣接する配線パターン２１０）とが線状導体２０２を介して電気的に接続されてしまう。このような問題は、当然、配線パターン２０９，２１０が狭ピッチ化されるほど（配線密度が高くなるほど）生じやすい。このため、比較例における製造方法では、配線パターン２０９，２１０の狭ピッチ化に対応することが困難である。すなわち、比較例における製造方法では、配線パターン２０９と配線パターン２１０との位置ずれを考慮した設計をしなければ接続信頼性を維持できないため、配線パターン２０９，２１０の狭ピッチ化を実現することが困難である。 Thereafter, in the step shown in FIG. 37B, the resist layers 205 and 206 shown in FIG. 37A are removed. Subsequently, the seed layer 203 not covered with the conductive layer 207 is removed by etching, and the seed layer 204 not covered with the conductive layer 208 is removed by etching. As a result, a wiring pattern 209 composed of the seed layer 203 and the conductive layer 207 is formed on the upper surface 200A of the core layer 200, and a wiring pattern 210 composed of the seed layer 204 and the conductive layer 208 is formed on the lower surface 200B of the core layer 200. It is formed. At this time, the wiring pattern 209 has a pattern in which the planar shape of the opening pattern 205X (see FIG. 37A) is transferred, and the wiring pattern 210 has the planar shape of the opening pattern 206X (see FIG. 37A) transferred. Pattern. For this reason, a positional deviation D2 occurs between the wiring pattern 209 and the wiring pattern 210 as in the case of the opening patterns 205X and 206X. When such a positional deviation D2 becomes large, the electrical connection between the wiring pattern 209 and the wiring pattern 210 via the core layer 200 (linear conductor 202) cannot be performed correctly. That is, when the positional deviation D2 increases, the wiring patterns 209 and 210 that should be formed at the overlapping positions in the plan view cannot be formed in the plan view. Further, when the positional deviation D2 increases, the wiring pattern 209 and a portion of the wiring pattern 210 that is not originally conductive (for example, the wiring pattern 210 that is adjacent to the wiring pattern 210 that is originally supposed to be conductive) pass through the linear conductor 202. It will be electrically connected. Naturally, such a problem is more likely to occur as the wiring patterns 209 and 210 are narrower in pitch (as the wiring density is higher). For this reason, in the manufacturing method in the comparative example, it is difficult to cope with the narrow pitch of the wiring patterns 209 and 210. That is, in the manufacturing method according to the comparative example, since the connection reliability cannot be maintained unless the design considering the positional deviation between the wiring pattern 209 and the wiring pattern 210 is performed, the pitch of the wiring patterns 209 and 210 can be reduced. Have difficulty.
これに対し、本実施形態の製造方法では、配線基板１０の開口部３０Ｘ，５０Ｘを検出し、その検出した開口部３０Ｘ，５０Ｘを位置基準として利用し、レジスト層６３，６４に開口パターン６３Ｘ，６４Ｘを形成するようにした。そして、これら開口パターン６３Ｘ，６４Ｘの平面形状が転写された配線パターン３４，４４を形成するようにした。ここで、レジスト層６３，６４をパターニングする際の位置基準として利用される開口部３０Ｘ，５０Ｘが平面視において略完全に重複して形成されている。すなわち、コア層２０の上面２０Ａに形成された開口部３０Ｘ（アライメントマーク）と、コア層２０の下面２０Ｂに形成された開口部５０Ｘ（アライメントマーク）との間には、位置ずれがほとんど無い。このため、レジスト層６３の開口パターン６３Ｘとレジスト層６４の開口パターン６４Ｘとの位置ずれにおいては、開口部３０Ｘ，５０Ｘ（アライメントマーク）の位置ずれによる影響をほとんど受けない。したがって、コア層２０の上面２０Ａ及び下面２０Ｂに形成された各々のアライメントマークに大きな位置ずれが生じている場合に比べて、開口パターン６３Ｘと開口パターン６４Ｘとを位置精度良く形成することができる。すなわち、コア層２０の上面２０Ａ及び下面２０Ｂに形成された各々のアライメントマークに大きな位置ずれが生じている場合に比べて、開口パターン６３Ｘと開口パターン６４Ｘとの位置ずれ量を小さくすることができる。具体的には、各開口パターン６３Ｘと各開口パターン６４Ｘとを平面視で重複する位置に精度良く形成することができる。この結果、各配線パターン３４と各配線パターン４４とを平面視で重複する位置に精度良く形成することができる。これにより、比較例に比べて、配線パターン３４，４４の位置ずれを考慮したマージンを小さくすることができるため、配線パターン３４，４４の狭ピッチ化に容易に対応することができる。 On the other hand, in the manufacturing method of the present embodiment, the openings 30X and 50X of the wiring substrate 10 are detected, and the detected openings 30X and 50X are used as position references, and the opening patterns 63X and 63X are formed in the resist layers 63 and 64. 64X was formed. Then, the wiring patterns 34 and 44 to which the planar shapes of the opening patterns 63X and 64X are transferred are formed. Here, the openings 30X and 50X used as a position reference when patterning the resist layers 63 and 64 are substantially completely overlapped in plan view. That is, there is almost no displacement between the opening 30X (alignment mark) formed on the upper surface 20A of the core layer 20 and the opening 50X (alignment mark) formed on the lower surface 20B of the core layer 20. Therefore, the positional deviation between the opening pattern 63X of the resist layer 63 and the opening pattern 64X of the resist layer 64 is hardly affected by the positional deviation of the openings 30X and 50X (alignment marks). Therefore, the opening pattern 63X and the opening pattern 64X can be formed with higher positional accuracy than when the alignment marks formed on the upper surface 20A and the lower surface 20B of the core layer 20 are largely displaced. That is, the amount of positional deviation between the opening pattern 63X and the opening pattern 64X can be reduced as compared with the case where a large positional deviation occurs in each alignment mark formed on the upper surface 20A and the lower surface 20B of the core layer 20. . Specifically, each opening pattern 63X and each opening pattern 64X can be accurately formed at a position overlapping in plan view. As a result, each wiring pattern 34 and each wiring pattern 44 can be accurately formed at positions overlapping in plan view. As a result, the margin in consideration of the positional deviation of the wiring patterns 34 and 44 can be reduced as compared with the comparative example, so that the pitch of the wiring patterns 34 and 44 can be easily reduced.
次に、図１０（ａ）に示す工程では、コア層２０の上面２０Ａに、配線パターン３４を覆うように層間絶縁層３５を形成するとともに、コア層２０の下面２０Ｂに、配線パターン４４を覆うように層間絶縁層４５を形成する。その後、層間絶縁層３５に、配線パターン３４の上面に達するビアホール３５Ｘと、コア層２０の上面２０Ａに達する貫通孔３５Ｙとを形成する。また、層間絶縁層４５に、配線パターン４４の下面に達するビアホール４５Ｘと、コア層２０の下面２０Ｂに達する貫通孔４５Ｙとを形成する。なお、層間絶縁層３５，４５の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。層間絶縁層３５，４５は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。層間絶縁層３５，４５の厚さは、例えば、３〜３０μｍ程度とすることができる。 Next, in the step shown in FIG. 10A, an interlayer insulating layer 35 is formed on the upper surface 20A of the core layer 20 so as to cover the wiring pattern 34, and the wiring pattern 44 is covered on the lower surface 20B of the core layer 20. Thus, the interlayer insulating layer 45 is formed. Thereafter, via holes 35X reaching the upper surface of the wiring pattern 34 and through holes 35Y reaching the upper surface 20A of the core layer 20 are formed in the interlayer insulating layer 35. In addition, via holes 45X reaching the lower surface of the wiring pattern 44 and through holes 45Y reaching the lower surface 20B of the core layer 20 are formed in the interlayer insulating layer 45. In addition, as a material of the interlayer insulation layers 35 and 45, insulating resins, such as an epoxy resin and a polyimide resin, can be used, for example. The interlayer insulating layers 35 and 45 may contain a filler such as silica or alumina, for example. The thickness of the interlayer insulating layers 35 and 45 can be set to about 3 to 30 μm, for example.
本工程において、層間絶縁層３５は、例えば、コア層２０の上面２０Ａに樹脂フィルムをラミネートした後に、樹脂フィルムを押圧しながら１３０〜１９０℃程度の温度で熱処理して硬化させることにより形成することができる。同様に、層間絶縁層４５は、例えば、コア層２０の下面２０Ｂに樹脂フィルムをラミネートした後に、樹脂フィルムを押圧しながら１３０〜１９０℃程度の温度で熱処理して硬化させることにより形成することができる。なお、樹脂フィルムのラミネートに代えて、液状又はペースト状の樹脂をスピンコート法等により塗布するようにしてもよい。また、ビアホール３５Ｘ，４５Ｘ及び貫通孔３５Ｙ，４５Ｙは、例えば、レーザ加工法やフォトリソグラフィ法により形成することができる。なお、これらビアホール３５Ｘ，４５Ｘ及び貫通孔３５Ｙ，４５Ｙを形成する際には、認識マーク３４Ｘ，４４Ｘが位置基準として利用される。 In this step, the interlayer insulating layer 35 is formed, for example, by laminating a resin film on the upper surface 20A of the core layer 20 and then heat-treating it at a temperature of about 130 to 190 ° C. while pressing the resin film. Can do. Similarly, the interlayer insulating layer 45 may be formed, for example, by laminating a resin film on the lower surface 20B of the core layer 20 and then heat-treating the resin film at a temperature of about 130 to 190 ° C. while pressing the resin film. it can. Instead of laminating the resin film, a liquid or pasty resin may be applied by a spin coat method or the like. The via holes 35X and 45X and the through holes 35Y and 45Y can be formed by, for example, a laser processing method or a photolithography method. Note that the recognition marks 34X and 44X are used as position references when the via holes 35X and 45X and the through holes 35Y and 45Y are formed.
続いて、ビアホール３５Ｘ，４５Ｘ及び貫通孔３５Ｙ，４５Ｙをレーザ加工法によって形成した場合には、デスミア処理を行って、ビアホール３５Ｘ，４５Ｘ及び貫通孔３５Ｙ，４５Ｙ内の樹脂残渣（樹脂スミア）を除去する。このデスミア処理は、例えば、過マンガン酸塩法を用いて行うことができる。 Subsequently, when the via holes 35X and 45X and the through holes 35Y and 45Y are formed by a laser processing method, a desmear process is performed to remove resin residues (resin smears) in the via holes 35X and 45X and the through holes 35Y and 45Y. To do. This desmear treatment can be performed using, for example, a permanganate method.
次いで、図１０（ｂ）に示す工程では、ビアホール３５Ｘに充填されたビア配線と、そのビア配線を介して配線パターン３４と電気的に接続され、層間絶縁層３５の上面に積層された配線パターンとを有する配線層３６を形成する。また、ビアホール４５Ｘに充填されたビア配線と、そのビア配線を介して配線パターン４４と電気的に接続され、層間絶縁層４５の下面に積層された配線パターンとを有する配線層４６を形成する。これら配線層３６，４６は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。 Next, in the step shown in FIG. 10B, the via wiring filled in the via hole 35 </ b> X and the wiring pattern that is electrically connected to the wiring pattern 34 through the via wiring and stacked on the upper surface of the interlayer insulating layer 35. A wiring layer 36 is formed. In addition, a wiring layer 46 having a via wiring filled in the via hole 45 </ b> X and a wiring pattern electrically connected to the wiring pattern 44 through the via wiring and stacked on the lower surface of the interlayer insulating layer 45 is formed. These wiring layers 36 and 46 can be formed using various wiring forming methods such as a semi-additive method and a subtractive method.
なお、配線層３６，４６の材料としては、例えば、銅や銅合金を用いることができる。配線層３６，４６の厚さは、例えば、１０〜３０μｍ程度とすることができる。
次に、図１１（ａ）に示す工程では、配線層３６の一部を露出させるための開口部３７Ｘを有するソルダレジスト層３７を、層間絶縁層３５の上面に積層する。また、配線層４６の一部を露出させるための開口部４７Ｘ，４７Ｙを有するソルダレジスト層４７を、層間絶縁層４５の下面に積層する。例えば、ソルダレジスト層３７，４７は、感光性のソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストをフォトリソグラフィ法により所要の形状にパターニングして形成することができる。なお、ソルダレジスト層３７，４７の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダレジスト層３７，４７は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。ソルダレジスト層３７，４７の厚さは、例えば、２０〜３０μｍ程度とすることができる。
In addition, as a material of the wiring layers 36 and 46, copper or a copper alloy can be used, for example. The thickness of the wiring layers 36 and 46 can be about 10 to 30 μm, for example.
Next, in a step shown in FIG. 11A, a solder resist layer 37 having an opening 37 </ b> X for exposing a part of the wiring layer 36 is laminated on the upper surface of the interlayer insulating layer 35. Further, a solder resist layer 47 having openings 47X and 47Y for exposing a part of the wiring layer 46 is laminated on the lower surface of the interlayer insulating layer 45. For example, the solder resist layers 37 and 47 can be formed by laminating a photosensitive solder resist film or applying a liquid solder resist and patterning the resist into a required shape by a photolithography method. In addition, as a material of the solder resist layers 37 and 47, for example, a photosensitive insulating resin whose main component is a phenol resin or a polyimide resin can be used. The solder resist layers 37 and 47 may contain a filler such as silica or alumina, for example. The thickness of the solder resist layers 37 and 47 can be set to, for example, about 20 to 30 μm.
ソルダレジスト層３７の開口部３７Ｘから露出する配線層３６は、例えば、半導体チップ等の電子部品と電気的に接続される接続パッドとして機能する。開口部３７Ｘの平面形状は、例えば円形状とすることができる。開口部３７Ｘの直径やピッチは、搭載される電子部品（半導体チップ）の仕様に合わせて適宜設定される。 The wiring layer 36 exposed from the opening 37X of the solder resist layer 37 functions as a connection pad that is electrically connected to an electronic component such as a semiconductor chip, for example. The planar shape of the opening 37X can be a circular shape, for example. The diameter and pitch of the openings 37X are appropriately set according to the specifications of the electronic component (semiconductor chip) to be mounted.
ソルダレジスト層４７の開口部４７Ｘから露出する配線層４６は、例えば、半導体チップ等の電子部品と電気的に接続される接続パッドとして機能する。開口部４７Ｘの平面形状は、例えば円形状とすることができる。開口部４７Ｘの直径やピッチは、搭載される電子部品（半導体チップ）の仕様に合わせて適宜設定される。 The wiring layer 46 exposed from the opening 47X of the solder resist layer 47 functions as a connection pad that is electrically connected to an electronic component such as a semiconductor chip, for example. The planar shape of the opening 47X can be, for example, a circular shape. The diameter and pitch of the openings 47X are appropriately set according to the specifications of the electronic component (semiconductor chip) to be mounted.
ソルダレジスト層４７の開口部４７Ｙから露出する配線層４６は、例えば、マザーボード等の実装基板（図示略）と電気的に接続される外部接続用パッドとして機能する。開口部４７Ｙの平面形状は、例えば円形状とすることができる。開口部４７Ｙの直径やピッチは、接続される実装基板の仕様に合わせて適宜設定される。 The wiring layer 46 exposed from the opening 47Y of the solder resist layer 47 functions as, for example, an external connection pad that is electrically connected to a mounting board (not shown) such as a mother board. The planar shape of the opening 47Y can be, for example, a circular shape. The diameter and pitch of the openings 47Y are appropriately set according to the specifications of the mounting board to be connected.
なお、必要に応じて、開口部３７Ｘから露出する配線層３６上に表面処理層３８を形成し、開口部４７Ｘから露出する配線層４６上に表面処理層４８を形成し、開口部４７Ｙから露出する配線層４６上に表面処理層４９を形成するようにしてもよい。表面処理層３８，４８，４９の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層は、例えば、無電解めっき法により形成することができる。なお、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。また、開口部３７Ｘ，４７Ｘ，４７Ｙから露出する配線層３６，４６の上面に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層３８，４８，４９を形成するようにしてもよい。 If necessary, the surface treatment layer 38 is formed on the wiring layer 36 exposed from the opening 37X, the surface treatment layer 48 is formed on the wiring layer 46 exposed from the opening 47X, and exposed from the opening 47Y. The surface treatment layer 49 may be formed on the wiring layer 46 to be formed. Examples of the surface treatment layers 38, 48, and 49 include a gold (Au) layer, a nickel (Ni) layer / Au layer (a metal layer obtained by laminating a Ni layer and an Au layer in this order), and a Ni layer / palladium (Pd). Layer / Au layer (a metal layer in which a Ni layer, a Pd layer, and an Au layer are laminated in this order). These Ni layer, Au layer, and Pd layer can be formed by, for example, an electroless plating method. The Ni layer is a metal layer made of Ni or Ni alloy, the Au layer is a metal layer made of Au or Au alloy, and the Pd layer is a metal layer made of Pd or Pd alloy. Further, the surface treatment layers 38, 48, 49 are formed on the upper surfaces of the wiring layers 36, 46 exposed from the openings 37X, 47X, 47Y by performing an anti-oxidation treatment such as an OSP (Organic Solderability Preservative) treatment. Also good.
次に、破線で示した切断位置のソルダレジスト層３７，４７、層間絶縁層３５，４５及びコア層２０をダイシングブレード等によって切断する。これにより、図１１（ｂ）に示すように、配線パターン３４，４４等の形成されていない配線基板１０の外周領域が除去される。以上の製造工程により、配線基板１０を利用して、配線パターン３４，４４や層間絶縁層３５，４５等を有する配線基板１１を製造することができる。なお、配線基板１０の外周領域を切断する際には、認識マーク３４Ｘ，４４Ｘを除去するように切断位置を設定してもよいし、認識マーク３４Ｘ，４４Ｘを残すように切断位置を設定してもよい。また、配線基板１０の外周領域を切断する工程を省略してもよい。 Next, the solder resist layers 37 and 47, the interlayer insulating layers 35 and 45, and the core layer 20 at the cutting positions indicated by broken lines are cut with a dicing blade or the like. As a result, as shown in FIG. 11B, the outer peripheral region of the wiring board 10 where the wiring patterns 34, 44, etc. are not formed is removed. Through the above manufacturing process, the wiring substrate 11 having the wiring patterns 34 and 44 and the interlayer insulating layers 35 and 45 can be manufactured using the wiring substrate 10. When cutting the outer peripheral area of the wiring board 10, the cutting position may be set so as to remove the recognition marks 34X, 44X, or the cutting position may be set so as to leave the recognition marks 34X, 44X. Also good. Further, the step of cutting the outer peripheral region of the wiring board 10 may be omitted.
次に、配線基板１１を有する半導体パッケージ１２の製造方法について説明する。ここでは、まず、半導体パッケージ１２の製造方法の説明に先立ち、半導体パッケージ１２の全体構造について説明する。 Next, a method for manufacturing the semiconductor package 12 having the wiring substrate 11 will be described. Here, prior to the description of the manufacturing method of the semiconductor package 12, the overall structure of the semiconductor package 12 will be described.
半導体パッケージ１２は、配線基板１１と、配線基板１１の上面に実装された１又は複数の半導体チップ７０と、アンダーフィル樹脂７３と、配線基板１１の下面に実装された１又は複数の半導体チップ７５と、アンダーフィル樹脂７８と、外部接続端子７９とを有している。 The semiconductor package 12 includes a wiring substrate 11, one or more semiconductor chips 70 mounted on the upper surface of the wiring substrate 11, an underfill resin 73, and one or more semiconductor chips 75 mounted on the lower surface of the wiring substrate 11. And an underfill resin 78 and an external connection terminal 79.
半導体チップ７０は、配線基板１１の上面にフリップチップ実装されている。すなわち、半導体チップ７０の回路形成面（ここでは、下面）に配設された接続端子７１を、接合部材７２を介して配線基板１１の表面処理層３８に接合することにより、半導体チップ７０は、接続端子７１及び接合部材７２を介して表面処理層３８（配線層３６）と電気的に接続されている。 The semiconductor chip 70 is flip-chip mounted on the upper surface of the wiring board 11. That is, by connecting the connection terminal 71 disposed on the circuit formation surface (here, the lower surface) of the semiconductor chip 70 to the surface treatment layer 38 of the wiring substrate 11 via the bonding member 72, the semiconductor chip 70 is The surface treatment layer 38 (wiring layer 36) is electrically connected via the connection terminal 71 and the bonding member 72.
半導体チップ７０としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ７０としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。なお、配線基板１１に複数の半導体チップ７０を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板１１に搭載するようにしてもよい。 As the semiconductor chip 70, for example, a logic chip such as a CPU (Central Processing Unit) chip or a GPU (Graphics Processing Unit) chip can be used. Further, as the semiconductor chip 70, for example, a memory chip such as a DRAM (Dynamic Random Access Memory) chip, an SRAM (Static Random Access Memory) chip, or a flash memory chip can be used. When a plurality of semiconductor chips 70 are mounted on the wiring board 11, a logic chip and a memory chip may be combined and mounted on the wiring board 11.
接続端子７１としては、例えば金属ポストを用いることができる。この接続端子７１は、半導体チップ７０の回路形成面から下方に延びる柱状の接続端子である。本例の接続端子７１は、例えば円柱状に形成されている。このような接続端子７１の高さは、例えば１０〜２０μｍ程度とすることができる。接続端子７１の直径は、例えば２０〜３０μｍ程度とすることができる。接続端子７１の材料としては、例えば、銅や銅合金を用いることができる。なお、接続端子７１としては、金属ポストの他に、例えば、金バンプやはんだバンプを用いることもできる。 For example, a metal post can be used as the connection terminal 71. The connection terminal 71 is a columnar connection terminal extending downward from the circuit formation surface of the semiconductor chip 70. The connection terminal 71 of this example is formed in a cylindrical shape, for example. The height of such a connection terminal 71 can be about 10-20 micrometers, for example. The diameter of the connection terminal 71 can be, for example, about 20 to 30 μm. As a material of the connection terminal 71, for example, copper or a copper alloy can be used. In addition to the metal post, for example, a gold bump or a solder bump can be used as the connection terminal 71.
接合部材７２は、表面処理層３８に接合されるとともに、接続端子７１に接合されている。接合部材７２としては、例えば、錫（Ｓｎ）層や鉛（Ｐｂ）フリーはんだのはんだめっきを用いることができる。はんだめっきの材料としては、例えば、Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系の鉛フリーはんだを用いることができる。なお、接合部材７２の厚さは、例えば５〜１５μｍ程度とすることができる。 The bonding member 72 is bonded to the surface treatment layer 38 and is bonded to the connection terminal 71. As the joining member 72, for example, a tin (Sn) layer or lead (Pb) -free solder plating can be used. As a material for solder plating, for example, Sn-Ag-based, Sn-Cu-based, Sn-Ag-Cu-based lead-free solder can be used. In addition, the thickness of the joining member 72 can be about 5-15 micrometers, for example.
アンダーフィル樹脂７３は、配線基板１１と半導体チップ７０との隙間を充填するように設けられている。アンダーフィル樹脂７３の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。 The underfill resin 73 is provided so as to fill a gap between the wiring board 11 and the semiconductor chip 70. As a material of the underfill resin 73, for example, an insulating resin such as an epoxy resin can be used.
半導体チップ７５は、配線基板１１の下面にフリップチップ実装されている。すなわち、半導体チップ７５の回路形成面（ここでは、上面）に配設された接続端子７６を、接合部材７７を介して表面処理層４８に接合することにより、半導体チップ７５は、接続端子７６及び接合部材７７を介して表面処理層４８（配線層４６）と電気的に接続されている。 The semiconductor chip 75 is flip-chip mounted on the lower surface of the wiring board 11. That is, by connecting the connection terminal 76 disposed on the circuit formation surface (here, the upper surface) of the semiconductor chip 75 to the surface treatment layer 48 via the bonding member 77, the semiconductor chip 75 is connected to the connection terminal 76 and It is electrically connected to the surface treatment layer 48 (wiring layer 46) through the bonding member 77.
半導体チップ７５としては、例えば、ロジックチップやメモリチップを用いることができる。なお、配線基板１１に複数の半導体チップ７５を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板１１に搭載するようにしてもよい。 As the semiconductor chip 75, for example, a logic chip or a memory chip can be used. When a plurality of semiconductor chips 75 are mounted on the wiring board 11, a logic chip and a memory chip may be combined and mounted on the wiring board 11.
接続端子７６としては、例えば、接続端子７１と同様の接続端子を用いることができる。また、接合部材７７としては、例えば、接合部材７２と同様の部材を用いることができる。 For example, a connection terminal similar to the connection terminal 71 can be used as the connection terminal 76. Further, as the joining member 77, for example, a member similar to the joining member 72 can be used.
アンダーフィル樹脂７８は、配線基板１１と半導体チップ７５との隙間を充填するように設けられている。アンダーフィル樹脂７８の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。 The underfill resin 78 is provided so as to fill a gap between the wiring substrate 11 and the semiconductor chip 75. As a material of the underfill resin 78, for example, an insulating resin such as an epoxy resin can be used.
外部接続端子７９は、表面処理層４９上に形成されている。この外部接続端子７９は、例えば、マザーボード等の実装基板（図示略）に設けられたパッドと電気的に接続される接続端子である。外部接続端子７９としては、例えば、はんだボールやリードピンを用いることができる。なお、本例では、外部接続端子７９として、はんだボールを用いている。 The external connection terminal 79 is formed on the surface treatment layer 49. The external connection terminal 79 is a connection terminal that is electrically connected to a pad provided on a mounting board (not shown) such as a mother board. As the external connection terminal 79, for example, a solder ball or a lead pin can be used. In this example, solder balls are used as the external connection terminals 79.
次に、図１２に従って、半導体パッケージ１２の製造方法について説明する。
図１２に示す工程では、表面処理層４９上に外部接続端子７９を形成する。例えば、表面処理層４９上に、適宜フラックスを塗布した後、外部接続端子７９（ここでは、はんだボール）を搭載し、２４０〜２６０℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。
Next, a method for manufacturing the semiconductor package 12 will be described with reference to FIG.
In the step shown in FIG. 12, the external connection terminal 79 is formed on the surface treatment layer 49. For example, after appropriately applying a flux on the surface treatment layer 49, an external connection terminal 79 (here, a solder ball) is mounted, and reflowed and fixed at a temperature of about 240 to 260 ° C. Thereafter, the surface is washed to remove the flux.
また、図１２に示す工程では、柱状の接続端子７１を有する半導体チップ７０と、柱状の接続端子７６を有する半導体チップ７５とを用意する。接続端子７１，７６は、公知の製造方法により製造することが可能であるため、図示を省略して詳細な説明を割愛するが、例えば以下のような方法で製造される。なお、接続端子７１，７６は同様に製造することができるため、ここでは、接続端子７１及び接合部材７２の製造方法についてのみ説明する。 In the step shown in FIG. 12, a semiconductor chip 70 having columnar connection terminals 71 and a semiconductor chip 75 having columnar connection terminals 76 are prepared. Since the connection terminals 71 and 76 can be manufactured by a publicly known manufacturing method, the illustration is omitted and a detailed description is omitted. For example, the connection terminals 71 and 76 are manufactured by the following method. In addition, since the connection terminals 71 and 76 can be manufactured similarly, only the manufacturing method of the connection terminal 71 and the joining member 72 is demonstrated here.
まず、半導体チップ７０の回路形成面に、例えば、電極パッドを露出させる開口部を有する保護膜を形成し、その保護膜の下面及び電極パッドの下面を被覆するようにシード層を形成する。次に、接続端子７１の形成領域に対応する部分のシード層（電極パッドの下面を被覆するシード層）を露出させたレジスト層を形成する。続いて、レジスト層から露出されたシード層上に、そのシード層を給電層に利用する電解めっき法（例えば、電解銅めっき法）を施すことにより、電極パッド上に柱状の接続端子７１を形成する。 First, for example, a protective film having an opening for exposing an electrode pad is formed on the circuit forming surface of the semiconductor chip 70, and a seed layer is formed so as to cover the lower surface of the protective film and the lower surface of the electrode pad. Next, a resist layer is formed by exposing a portion of the seed layer corresponding to the formation region of the connection terminal 71 (a seed layer covering the lower surface of the electrode pad). Subsequently, columnar connection terminals 71 are formed on the electrode pads by performing electrolytic plating (for example, electrolytic copper plating) using the seed layer as a power feeding layer on the seed layer exposed from the resist layer. To do.
続いて、接続端子７１の下面に、接合部材７２を形成する。この接合部材７２は、例えば、シード層上に形成されたレジスト層をめっきマスクに利用し、シード層をめっき給電層に利用する電解はんだめっき法により、接続端子７１の下面にはんだを被着することにより形成することができる。その後、不要なシード層及びレジスト層を除去する。 Subsequently, the bonding member 72 is formed on the lower surface of the connection terminal 71. For example, the bonding member 72 uses a resist layer formed on the seed layer as a plating mask and applies solder to the lower surface of the connection terminal 71 by an electrolytic solder plating method using the seed layer as a plating power supply layer. Can be formed. Thereafter, unnecessary seed layer and resist layer are removed.
次に、配線基板１１の表面処理層３８上に、半導体チップ７０の接続端子７１をフリップチップ接合する。例えば、配線基板１１と半導体チップ７０とを位置合わせした後に、リフロー処理を行って接合部材７２（はんだめっき層）を溶融させ、接続端子７１を表面処理層３８に電気的に接続する。その後、フリップチップ接合された半導体チップ７０と配線基板１１との間に、アンダーフィル樹脂７３を充填し、そのアンダーフィル樹脂７３を硬化する。 Next, the connection terminals 71 of the semiconductor chip 70 are flip-chip bonded onto the surface treatment layer 38 of the wiring board 11. For example, after the wiring board 11 and the semiconductor chip 70 are aligned, a reflow process is performed to melt the bonding member 72 (solder plating layer), and the connection terminal 71 is electrically connected to the surface treatment layer 38. Thereafter, the underfill resin 73 is filled between the flip chip bonded semiconductor chip 70 and the wiring substrate 11, and the underfill resin 73 is cured.
同様に、配線基板１１の表面処理層４８上に、半導体チップ７５の接続端子７６をフリップチップ接合する。その後、フリップチップ接合された半導体チップ７５と配線基板１１との間に、アンダーフィル樹脂７８を充填し、そのアンダーフィル樹脂７８を硬化する。 Similarly, the connection terminal 76 of the semiconductor chip 75 is flip-chip bonded onto the surface treatment layer 48 of the wiring board 11. Thereafter, an underfill resin 78 is filled between the semiconductor chip 75 and the wiring substrate 11 which are flip-chip bonded, and the underfill resin 78 is cured.
以上の製造工程により、図１２に示した半導体パッケージ１２を製造することができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
The semiconductor package 12 shown in FIG. 12 can be manufactured by the above manufacturing process.
According to this embodiment described above, the following effects can be obtained.
（１）平面視において略完全に重複する開口部３０Ｘ，５０Ｘを形成し、それら開口部３０Ｘ，５０Ｘを、導電層３０，４０が形成された領域に配線パターン３４，４４を形成するときにアライメントマークとして利用するようにした。これにより、配線パターン３４と配線パターン４４との位置ずれ量を小さくすることができる。 (1) The openings 30X and 50X that are substantially completely overlapped in a plan view are formed, and the openings 30X and 50X are aligned when the wiring patterns 34 and 44 are formed in the region where the conductive layers 30 and 40 are formed. I used it as a mark. Thereby, the amount of positional deviation between the wiring pattern 34 and the wiring pattern 44 can be reduced.
（２）配線パターン３４と配線パターン４４との位置ずれ量が小さくなるため、配線パターン３４，４４の位置ずれを考慮したマージンを小さくすることができる、これにより、配線パターン３４，４４の狭ピッチ化に容易に対応することができる。 (2) Since the amount of positional deviation between the wiring pattern 34 and the wiring pattern 44 is reduced, the margin considering the positional deviation of the wiring patterns 34 and 44 can be reduced. Thereby, the narrow pitch of the wiring patterns 34 and 44 can be reduced. Can be easily accommodated.
（３）導電層３０では、銅等からなる金属層３２とコア層２０との間にチタン等からなる金属層３１を形成するようにした。また、導電層４０では、銅等からなる金属層４２とコア層２０との間にチタン等からなる金属層４１を形成するようにした。このように、絶縁性基材２１と金属層３２，４２との間に、それら金属層３２，４２よりも絶縁性基材２１との密着性が高い金属層３１，４１を設けるようにした。これにより、導電層３０，４０と絶縁性基材２１との密着性を向上させることができるため、コア層２０からの導電層３０，４０の剥離を好適に抑制することができる。ひいては、コア層２０からの配線パターン３４，４４の剥離を好適に抑制することができる。 (3) In the conductive layer 30, the metal layer 31 made of titanium or the like is formed between the metal layer 32 made of copper or the like and the core layer 20. In the conductive layer 40, a metal layer 41 made of titanium or the like is formed between the metal layer 42 made of copper or the like and the core layer 20. As described above, the metal layers 31 and 41 having higher adhesion to the insulating base material 21 than the metal layers 32 and 42 are provided between the insulating base material 21 and the metal layers 32 and 42. Thereby, since the adhesiveness of the conductive layers 30 and 40 and the insulating base material 21 can be improved, peeling of the conductive layers 30 and 40 from the core layer 20 can be suppressed suitably. As a result, peeling of the wiring patterns 34 and 44 from the core layer 20 can be suitably suppressed.
（４）認識マーク３４Ｘ，４４Ｘを形成するときに、導電層５０を除去するようにした。ここで、導電層５０は、銅やニッケルなどの電解めっきで成膜可能な金属からなる単層の金属層（Ｃｕ層）であり、導電層３０，４０のようにコア層２０とＣｕ層との間に、絶縁性基材２１との密着性が高い金属層が形成されていない。このため、導電層５０は、導電層３０，４０よりもコア層２０から剥離しやすい。このような導電層５０を残したまま、例えば図１０及び図１１に示した製造工程を実施すると、その製造途中に導電層５０が絶縁性基材２１から剥離するおそれがある。仮に、製造途中に導電層５０が部分的に剥離すると、層間絶縁層３５に気泡が生じるという問題がある。これに対し、本実施形態の製造方法では、認識マーク３４Ｘ，４４Ｘを形成するのと同時に、導電層５０を除去するようにしたため、上述した問題の発生を未然に防止することができる。 (4) The conductive layer 50 is removed when forming the recognition marks 34X, 44X. Here, the conductive layer 50 is a single-layer metal layer (Cu layer) made of a metal that can be formed by electrolytic plating such as copper or nickel, and the core layer 20 and the Cu layer are formed like the conductive layers 30 and 40. In between, the metal layer with high adhesiveness with the insulating base material 21 is not formed. For this reason, the conductive layer 50 is more easily separated from the core layer 20 than the conductive layers 30 and 40. For example, when the manufacturing process shown in FIGS. 10 and 11 is performed with the conductive layer 50 left, the conductive layer 50 may be peeled off from the insulating base material 21 during the manufacturing process. If the conductive layer 50 is partially peeled off during manufacturing, there is a problem that bubbles are generated in the interlayer insulating layer 35. On the other hand, in the manufacturing method of this embodiment, since the conductive layer 50 is removed at the same time as the formation of the recognition marks 34X and 44X, it is possible to prevent the above-described problem from occurring.
（５）平面視において略完全に重複する開口部３０Ｘ，５０Ｘを位置基準として位置決めして認識マーク３４Ｘ，４４Ｘを形成するようにした。これにより、認識マーク３４Ｘ，４４Ｘを位置精度良く形成することができる。このため、導電層５０を除去した後の工程においても、認識マーク３４Ｘ，４４Ｘを位置基準として利用することにより、層間絶縁層３５，４５に形成されるビアホール３５Ｘ，４５Ｘ等の位置ずれを小さくすることができる。 (5) The recognition marks 34X and 44X are formed by positioning the openings 30X and 50X that are substantially completely overlapped in a plan view as a position reference. Thereby, the recognition marks 34X and 44X can be formed with high positional accuracy. For this reason, also in the process after the conductive layer 50 is removed, the positional deviation of the via holes 35X, 45X and the like formed in the interlayer insulating layers 35, 45 is reduced by using the recognition marks 34X, 44X as a position reference. be able to.
（６）フォトリソグラフィ法を用いて開口部３０Ｘを形成し、電解めっき法を用いて開口部３０Ｘと略同一形状の開口部５０Ｘを形成するようにした。これにより、開口部３０Ｘ，５０Ｘの平面形状を、高精度に、且つ再現性良く形成することができる。このため、比較例の貫通孔２００Ｘをアライメントマークとして利用する場合に比べて、開口部３０Ｘ，５０Ｘを検出する際の認識精度を向上させることができる。 (6) The opening 30X is formed using a photolithography method, and the opening 50X having substantially the same shape as the opening 30X is formed using an electrolytic plating method. Thereby, the planar shape of the openings 30X and 50X can be formed with high accuracy and good reproducibility. For this reason, compared with the case where the through hole 200X of the comparative example is used as an alignment mark, the recognition accuracy when detecting the openings 30X and 50X can be improved.
（７）また、レーザ加工法や機械ドリル加工法などにより貫通孔２００Ｘを形成する場合に比べて、開口部３０Ｘ，５０Ｘ（アライメントマーク）の設置位置や設置個数の自由度を向上させることができる。さらに、本実施形態の製造方法によれば、多数の開口部３０Ｘ，５０Ｘを一括して形成することができる。 (7) In addition, compared to the case where the through hole 200X is formed by a laser processing method, a mechanical drilling method, or the like, it is possible to improve the degree of freedom of the positions and number of openings 30X and 50X (alignment marks). . Furthermore, according to the manufacturing method of the present embodiment, a large number of openings 30X and 50X can be formed in a lump.
（８）比較例の貫通孔２００Ｘのような貫通孔をコア層２０に形成しないため、レーザ加工法や機械ドリル加工などによってコア層２０が損傷するおそれがない。
（第２実施形態）
以下、図１３〜図１８に従って第２実施形態を説明する。この実施形態では、配線基板１０の製造方法及び配線基板１０を有する半導体パッケージ１２の製造方法が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。なお、先の図１〜図１２に示した部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
(8) Since a through hole such as the through hole 200X of the comparative example is not formed in the core layer 20, there is no possibility that the core layer 20 is damaged by a laser processing method, mechanical drilling, or the like.
(Second Embodiment)
Hereinafter, a second embodiment will be described with reference to FIGS. In this embodiment, the manufacturing method of the wiring substrate 10 and the manufacturing method of the semiconductor package 12 having the wiring substrate 10 are different from those in the first embodiment. Hereinafter, the difference from the first embodiment will be mainly described. The members shown in FIGS. 1 to 12 are denoted by the same reference numerals, and detailed descriptions of these elements are omitted.
まず、図１３（ａ）に示す工程では、支持体８０付きのコア層２０を積層し、コア層２０の上面２０Ａに導電層３０を形成する。ここで、支持体８０としては、例えば、金属板や金属膜を用いることができる。本例の支持体８０の材料としてはアルミニウム（Ａｌ）を用いる。この支持体８０の厚さは、例えば、２００〜８００μｍ程度とすることができる。 First, in the step shown in FIG. 13A, the core layer 20 with the support 80 is laminated, and the conductive layer 30 is formed on the upper surface 20 </ b> A of the core layer 20. Here, as the support body 80, for example, a metal plate or a metal film can be used. Aluminum (Al) is used as the material of the support 80 in this example. The thickness of this support body 80 can be about 200-800 micrometers, for example.
次に、図１３（ｂ）に示す工程では、導電層３０の上面に開口パターン８１Ｘ，８１Ｙを有するレジスト層８１を形成する。開口パターン８１Ｘは、所定の配線パターンに対応する部分の導電層３０を露出するように形成されている。開口パターン８１Ｙは、所定の認識マークに対応する部分の導電層３０を露出するように形成されている。また、レジスト層８１は、開口部３０Ｘ（図１（ａ）参照）に対応する部分の導電層３０を被覆するレジスト層８１Ａを有している。レジスト層８１の材料としては、次工程のエッチング処理に対して耐エッチング性がある材料を用いることができる。例えば、レジスト層８１の材料としては、図３（ａ）に示したレジスト層６０と同様の材料を用いることができる。また、レジスト層８１は、レジスト層６０と同様の方法により形成することができる。 Next, in a step shown in FIG. 13B, a resist layer 81 having opening patterns 81X and 81Y is formed on the upper surface of the conductive layer 30. The opening pattern 81X is formed so as to expose a portion of the conductive layer 30 corresponding to a predetermined wiring pattern. The opening pattern 81Y is formed so as to expose a portion of the conductive layer 30 corresponding to a predetermined recognition mark. The resist layer 81 has a resist layer 81A that covers a portion of the conductive layer 30 corresponding to the opening 30X (see FIG. 1A). As a material of the resist layer 81, a material having an etching resistance against the etching process in the next step can be used. For example, as the material of the resist layer 81, the same material as that of the resist layer 60 shown in FIG. The resist layer 81 can be formed by a method similar to that for the resist layer 60.
続いて、図１４（ａ）に示す工程では、レジスト層８１をめっきマスクとして、導電層３０上に、その導電層３０を給電経路とする電解めっき法を施す。これにより、開口パターン８１Ｘ内に電解めっき層３３を形成し、開口パターン８１Ｙ内に電解めっき層５１Ａを形成する。なお、電解めっき層３３，５１Ａの材料としては、例えば、銅や銅合金を用いることができる。 Subsequently, in the step shown in FIG. 14A, electrolytic plating is performed on the conductive layer 30 using the resist layer 81 as a plating mask and using the conductive layer 30 as a power feeding path. Thereby, the electrolytic plating layer 33 is formed in the opening pattern 81X, and the electrolytic plating layer 51A is formed in the opening pattern 81Y. In addition, as a material of the electrolytic plating layers 33 and 51A, for example, copper or a copper alloy can be used.
次いで、図１４（ｂ）に示す工程では、図１４（ａ）に示したレジスト層８１を、例えば、アルカリ性の剥離液により除去する。続いて、電解めっき層３３，５１Ａによって被覆されていない導電層３０（金属層３１，３２）をエッチング等により除去し、導電層３０をパターニングする。これにより、電解めっき層３３とその電解めっき層３３の直下に形成された導電層３０とからなる配線パターン３４が形成され、電解めっき層５１Ａとその電解めっき層５１Ａの直下に形成された導電層３０とからなる認識マーク５１が形成される。また、外周領域に形成された配線パターン３４の一部（具体的には、図１４（ａ）においてレジスト層８１Ａが形成されていた位置）に開口部３０Ｘが形成される。 Next, in the step shown in FIG. 14B, the resist layer 81 shown in FIG. 14A is removed by, for example, an alkaline stripping solution. Subsequently, the conductive layer 30 (metal layers 31 and 32) not covered with the electrolytic plating layers 33 and 51A is removed by etching or the like, and the conductive layer 30 is patterned. Thereby, the wiring pattern 34 which consists of the electroplating layer 33 and the electroconductive layer 30 formed just under the electroplating layer 33 is formed, and the electroconductive layer formed directly under the electroplating layer 51A and the electroplating layer 51A A recognition mark 51 consisting of 30 is formed. Further, an opening 30X is formed in a part of the wiring pattern 34 formed in the outer peripheral region (specifically, the position where the resist layer 81A is formed in FIG. 14A).
次に、図１５（ａ）に示す工程では、図１０（ａ）〜図１１（ａ）に示した工程と同様に、コア層２０の上面２０Ａ上に、層間絶縁層３５と、配線層３６と、ソルダレジスト層３７と、表面処理層３８とを順に形成する。このとき、層間絶縁層３５及びソルダレジスト層３７の外側面の一部は、コア層２０の外側面からコア層２０の内側に後退するように形成される。すなわち、層間絶縁層３５及びソルダレジスト層３７の外側面の一部に、それら層間絶縁層３５及びソルダレジスト層３７を厚さ方向に貫通して、外周領域に形成された配線パターン３４の上面を露出する開口部３７Ｙが形成される。なお、ビアホール３５Ｘや貫通孔３５Ｙ等を形成する際には、開口部３０Ｘ又は認識マーク５１がアライメントマークとして利用される。 Next, in the step shown in FIG. 15A, the interlayer insulating layer 35 and the wiring layer 36 are formed on the upper surface 20 </ b> A of the core layer 20, similarly to the steps shown in FIGS. 10A to 11A. Then, a solder resist layer 37 and a surface treatment layer 38 are formed in order. At this time, a part of the outer surface of the interlayer insulating layer 35 and the solder resist layer 37 is formed so as to recede from the outer surface of the core layer 20 to the inside of the core layer 20. That is, a part of the outer surface of the interlayer insulating layer 35 and the solder resist layer 37 is penetrated through the interlayer insulating layer 35 and the solder resist layer 37 in the thickness direction so as to cover the upper surface of the wiring pattern 34 formed in the outer peripheral region. An exposed opening 37Y is formed. When forming the via hole 35X, the through hole 35Y, or the like, the opening 30X or the recognition mark 51 is used as an alignment mark.
続いて、図１５（ｂ）に示す工程では、図１２に示した工程と同様に、表面処理層３８上に、半導体チップ７０の接続端子７１をフリップチップ接合し、半導体チップ７０とソルダレジスト層３７との間に、アンダーフィル樹脂７３を形成する。 Subsequently, in the step shown in FIG. 15B, similarly to the step shown in FIG. 12, the connection terminal 71 of the semiconductor chip 70 is flip-chip bonded onto the surface treatment layer 38, and the semiconductor chip 70 and the solder resist layer are joined. 37, an underfill resin 73 is formed.
次いで、図１６（ａ）に示す工程では、図１５（ｂ）に示した支持体８０を、エッチング等により除去する。
次に、図１６（ｂ）に示す工程では、図２（ｃ）〜図３（ｂ）に示した工程と同様に、コア層２０の下面２０Ｂに、開口部４０Ｘを有する導電層４０を形成する。このとき、導電層４０の下面には、その下面を被覆するレジスト層６１が形成されている。開口部４０Ｘは、上記第１実施形態と同様に、一部が開口部３０Ｘと平面視で重なる位置に形成され、開口部３０Ｘよりも大きく形成されている。
Next, in the step shown in FIG. 16A, the support 80 shown in FIG. 15B is removed by etching or the like.
Next, in the step shown in FIG. 16B, the conductive layer 40 having the opening 40X is formed on the lower surface 20B of the core layer 20 in the same manner as the steps shown in FIGS. 2C to 3B. To do. At this time, a resist layer 61 that covers the lower surface of the conductive layer 40 is formed. Similarly to the first embodiment, the opening 40X is formed at a position where a part thereof overlaps the opening 30X in plan view and is larger than the opening 30X.
次いで、図１７（ａ）に示す工程では、開口部４０Ｘから露出するコア層２０の下面２０Ｂに、開口部５０Ｘを有する導電層５０を形成する。例えば、レジスト層６１をめっきマスクとして、開口部４０Ｘから露出するコア層２０の下面２０Ｂに、外周領域に形成された配線パターン３４とその配線パターン３４と電気的に接続された線状導体２２を給電経路とする電解めっき法（ここでは、電解銅めっき法）を施す。すると、開口部４０Ｘ及び開口パターン６１Ｘから露出するコア層２０の下面２０Ｂでは、平面視で重複する位置に配線パターン３４（導電層３０）が存在する部分だけに、その配線パターン３４及び線状導体２２を介して給電され、その部分だけにめっき膜が析出成長される。これにより、開口部４０Ｘと平面視で重なる位置に形成された導電層３０と対向する位置に導電層５０が形成され、その導電層５０の開口部３０Ｘと平面視で重なる位置に開口部５０Ｘが形成される。本工程では、開口部３７Ｙから露出された配線パターン３４を利用して給電経路を確保している。なお、平面視は図示を省略するが、外周領域に形成された配線パターン３４は、コア層２０の周縁部に沿って枠状に連続して形成されている。 Next, in the step shown in FIG. 17A, the conductive layer 50 having the opening 50X is formed on the lower surface 20B of the core layer 20 exposed from the opening 40X. For example, using the resist layer 61 as a plating mask, the wiring pattern 34 formed in the outer peripheral region and the linear conductor 22 electrically connected to the wiring pattern 34 are formed on the lower surface 20B of the core layer 20 exposed from the opening 40X. An electrolytic plating method (in this case, an electrolytic copper plating method) is used as a power feeding path. Then, on the lower surface 20B of the core layer 20 exposed from the opening 40X and the opening pattern 61X, only the portion where the wiring pattern 34 (conductive layer 30) is present at the overlapping position in plan view, the wiring pattern 34 and the linear conductor. Power is supplied through 22 and a plating film is deposited and grown only on that portion. Thereby, the conductive layer 50 is formed at a position facing the conductive layer 30 formed at a position overlapping the opening 40X in plan view, and the opening 50X is formed at a position overlapping the opening 30X of the conductive layer 50 in plan view. It is formed. In this step, a power feeding path is secured using the wiring pattern 34 exposed from the opening 37Y. Although not shown in plan view, the wiring pattern 34 formed in the outer peripheral region is continuously formed in a frame shape along the peripheral edge of the core layer 20.
次に、図１７（ｂ）に示す工程では、図７（ａ）に示した工程と同様に、導電層４０の下面に開口パターン８２Ｘ，８２Ｙを有するレジスト層８２を形成する。開口パターン８２Ｘは、所定の配線パターンに対応する部分の導電層４０を露出するように形成されている。開口パターン８２Ｙは、所定の認識マークに対応する部分の導電層４０を露出するように形成されている。 Next, in the step shown in FIG. 17B, a resist layer 82 having opening patterns 82X and 82Y is formed on the lower surface of the conductive layer 40, as in the step shown in FIG. The opening pattern 82X is formed so as to expose a portion of the conductive layer 40 corresponding to a predetermined wiring pattern. The opening pattern 82Y is formed to expose a portion of the conductive layer 40 corresponding to a predetermined recognition mark.
続いて、図７（ｂ）に示した工程と同様に、レジスト層８２をめっきマスクとして、導電層４０上に、その導電層４０を給電経路とする電解めっき法を施す。これにより、開口パターン８２Ｘ内に電解めっき層４３を形成し、開口パターン８２Ｙ内に電解めっき層５２Ａを形成する。その後、レジスト層８２を、例えば、アルカリ性の剥離液により除去する。 Subsequently, similarly to the step shown in FIG. 7B, electrolytic plating is performed on the conductive layer 40 using the resist layer 82 as a plating mask and using the conductive layer 40 as a power feeding path. Thereby, the electrolytic plating layer 43 is formed in the opening pattern 82X, and the electrolytic plating layer 52A is formed in the opening pattern 82Y. Thereafter, the resist layer 82 is removed by, for example, an alkaline stripping solution.
次に、図１８（ａ）に示す工程では、電解めっき層４３，５２Ａによって被覆されていない導電層４０をエッチング等により除去し、導電層４０をパターニングする。これにより、電解めっき層４３とその電解めっき層４３の直上に形成された導電層４０とからなる配線パターン４４が形成され、電解めっき層５２Ａとその電解めっき層５２Ａの直上に形成された導電層４０とからなる認識マーク５２が形成される。本工程では、認識マーク５２を形成する際に、導電層５０（図１７（ｂ）参照）をエッチング等により除去する。 Next, in the step shown in FIG. 18A, the conductive layer 40 not covered with the electrolytic plating layers 43 and 52A is removed by etching or the like, and the conductive layer 40 is patterned. As a result, a wiring pattern 44 comprising the electroplating layer 43 and the conductive layer 40 formed immediately above the electroplating layer 43 is formed, and the electroplating layer 52A and the electroconductive layer formed immediately above the electroplating layer 52A. A recognition mark 52 consisting of 40 is formed. In this step, the conductive layer 50 (see FIG. 17B) is removed by etching or the like when the recognition mark 52 is formed.
図１７（ｂ）及び図１８（ａ）に示した工程では、例えば、レジスト層８２の開口パターン８２Ｘ，８２Ｙを形成する際に、開口部５０Ｘが位置基準として利用される。このため、配線パターン４４及び認識マーク５２は、開口部５０Ｘを位置基準として位置決めされて形成されたことになる。 In the process shown in FIGS. 17B and 18A, for example, when forming the opening patterns 82X and 82Y of the resist layer 82, the opening 50X is used as a position reference. For this reason, the wiring pattern 44 and the recognition mark 52 are formed by being positioned with the opening 50X as a position reference.
図１８（ｂ）に示す工程では、図１０（ａ）〜図１１（ａ）に示した工程と同様に、コア層２０の下面２０Ｂに、層間絶縁層４５と、配線層４６と、ソルダレジスト層４７と、表面処理層４８，４９を形成する。なお、ビアホール４５Ｘや貫通孔４５Ｙ等を形成する際には、認識マーク５２がアライメントマークとして利用される。 In the step shown in FIG. 18B, the interlayer insulating layer 45, the wiring layer 46, and the solder resist are formed on the lower surface 20B of the core layer 20 in the same manner as the steps shown in FIGS. Layer 47 and surface treatment layers 48 and 49 are formed. Note that the recognition mark 52 is used as an alignment mark when the via hole 45X, the through hole 45Y, or the like is formed.
続いて、破線で示した切断位置のソルダレジスト層３７，４７、層間絶縁層３５，４５及びコア層２０をダイシングブレード等によって切断する。その後、表面処理層４８上に、半導体チップ７５の接続端子７６をフリップチップ接合し、半導体チップ７５とソルダレジスト層４７との間にアンダーフィル樹脂７８を形成する。 Subsequently, the solder resist layers 37 and 47, the interlayer insulating layers 35 and 45, and the core layer 20 at the cutting positions indicated by broken lines are cut by a dicing blade or the like. Thereafter, the connection terminal 76 of the semiconductor chip 75 is flip-chip bonded onto the surface treatment layer 48, and an underfill resin 78 is formed between the semiconductor chip 75 and the solder resist layer 47.
以上の製造工程により、図１２に示した半導体パッケージ１２と同様の半導体パッケージを製造することができる。
以上説明した本実施形態によれば、第１実施形態の（１）〜（８）の効果に加えて、以下の効果を奏することができる。
Through the above manufacturing process, a semiconductor package similar to the semiconductor package 12 shown in FIG. 12 can be manufactured.
According to this embodiment described above, in addition to the effects (1) to (8) of the first embodiment, the following effects can be achieved.
（９）支持体８０上に、コア層２０、配線パターン３４や層間絶縁層３５等の構造体を製造した後に、支持体８０を除去し、コア層２０の下面２０Ｂに配線パターン４４や層間絶縁層４５等を形成するようにした。支持体８０によって製造途中の構造体の機械的強度を確保することができるため、その構造体の搬送時のハンドリング性を向上させることができる。 (9) After manufacturing the structure such as the core layer 20, the wiring pattern 34, and the interlayer insulating layer 35 on the support 80, the support 80 is removed, and the wiring pattern 44 and the interlayer insulation are formed on the lower surface 20B of the core layer 20. Layer 45 and the like were formed. Since the support 80 can ensure the mechanical strength of the structure in the middle of manufacture, the handling property at the time of transporting the structure can be improved.
（１０）認識マーク５１，５２を、配線パターン３４，４４と同様に導電層３０，４０を利用して形成するようにした。このため、認識マーク５１，５２は、導電層５０よりもコア層２０との密着性が高い。したがって、認識マーク５１，５２がコア層２０から剥離することを好適に抑制することができる。 (10) The recognition marks 51 and 52 are formed using the conductive layers 30 and 40 similarly to the wiring patterns 34 and 44. For this reason, the recognition marks 51 and 52 have higher adhesion to the core layer 20 than the conductive layer 50. Therefore, the recognition marks 51 and 52 can be preferably prevented from peeling from the core layer 20.
（第３実施形態）
以下、図１９〜図２２に従って第３実施形態を説明する。先の図１〜図１８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
(Third embodiment)
Hereinafter, the third embodiment will be described with reference to FIGS. The same members as those shown in FIGS. 1 to 18 are denoted by the same reference numerals, and detailed description of these elements is omitted. Hereinafter, the difference from the first embodiment will be mainly described.
図１９（ａ）に示すように、配線基板１０Ａは、コア層２０と、開口部３０Ｘを有する導電層３０と、開口部４０Ｘを有する導電層４０と、認識マーク５５と、認識マーク５６とを有している。 As shown in FIG. 19A, the wiring board 10A includes a core layer 20, a conductive layer 30 having an opening 30X, a conductive layer 40 having an opening 40X, a recognition mark 55, and a recognition mark 56. Have.
認識マーク５５は、導電層３０の開口部３０Ｘから露出されたコア層２０の上面２０Ａに形成されている。認識マーク５５は、導電層３０と離間して形成されている。すなわち、認識マーク５５は、導電層３０と電気的に絶縁されている。例えば、図１９（ｂ）に示すように、認識マーク５５は、コア層２０の上面２０Ａの四隅近傍に形成された開口部３０Ｘ内に形成されている。各認識マーク５５は、例えば、開口部３０Ｘ内に島状に形成されている。各認識マーク５５の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、各認識マーク５５の平面形状は、直径が１００〜３００μｍ程度の円形状とすることができる。 The recognition mark 55 is formed on the upper surface 20 </ b> A of the core layer 20 exposed from the opening 30 </ b> X of the conductive layer 30. The recognition mark 55 is formed away from the conductive layer 30. That is, the recognition mark 55 is electrically insulated from the conductive layer 30. For example, as shown in FIG. 19B, the recognition mark 55 is formed in the opening 30X formed in the vicinity of the four corners of the upper surface 20A of the core layer 20. Each recognition mark 55 is formed in an island shape in the opening 30X, for example. The planar shape of each recognition mark 55 can be an arbitrary shape and an arbitrary size. For example, the planar shape of each recognition mark 55 can be a circular shape having a diameter of about 100 to 300 μm.
図１９（ａ）に示すように、認識マーク５５は、導電層３０と同様に、金属層３１と金属層３２とが順に積層された構造を有している。
認識マーク５６は、導電層４０の開口部４０Ｘから露出されたコア層２０の下面２０Ｂに形成されている。認識マーク５６は、例えば、導電層４０と離間して形成されている。すなわち、認識マーク５６は、導電層４０と電気的に絶縁されている。例えば、図１９（ｃ）に示すように、認識マーク５６は、コア層２０の下面２０Ｂの四隅近傍に形成された開口部４０Ｘ内に形成されている。各認識マーク５６は、例えば、開口部４０Ｘ内に島状に形成されている。認識マーク５６は、認識マーク５５と平面視で重なる位置に形成されている。認識マーク５６の平面形状は、認識マーク５５と同様の形状（ここでは、円形状）に形成されている。また、認識マーク５６の平面形状は、認識マーク５５と同じ大きさ、又はめっき膜の等方成長により認識マーク５５よりも若干大きく形成されている。例えば、認識マーク５５の平面形状は、直径が１００〜３００ｎｍ程度の円形状とすることができる。なお、認識マーク５６は、例えば、銅又は銅合金からなる１層の金属層から構成されている。
As shown in FIG. 19A, the recognition mark 55 has a structure in which a metal layer 31 and a metal layer 32 are sequentially stacked, like the conductive layer 30.
The recognition mark 56 is formed on the lower surface 20B of the core layer 20 exposed from the opening 40X of the conductive layer 40. The recognition mark 56 is formed to be separated from the conductive layer 40, for example. That is, the recognition mark 56 is electrically insulated from the conductive layer 40. For example, as shown in FIG. 19C, the recognition mark 56 is formed in the opening 40 </ b> X formed near the four corners of the lower surface 20 </ b> B of the core layer 20. Each recognition mark 56 is formed in an island shape in the opening 40X, for example. The recognition mark 56 is formed at a position overlapping the recognition mark 55 in plan view. The planar shape of the recognition mark 56 is formed in the same shape as the recognition mark 55 (here, a circular shape). The planar shape of the recognition mark 56 is formed to be the same size as the recognition mark 55 or slightly larger than the recognition mark 55 due to isotropic growth of the plating film. For example, the planar shape of the recognition mark 55 can be a circular shape having a diameter of about 100 to 300 nm. Note that the recognition mark 56 is composed of, for example, a single metal layer made of copper or a copper alloy.
このような認識マーク５５と認識マーク５６とは、平面視において略完全に重なった状態で形成されている。詳述すると、図１９（ａ）に示すように、上端面２２Ａが認識マーク５５に接続された線状導体２２の下端面２２Ｂは、認識マーク５６と接続されている。すなわち、認識マーク５５と認識マーク５６とは、平面方向にほとんど位置ずれすることなく形成されている。なお、これら認識マーク５５，５６は、上記第１実施形態の開口部３０Ｘ，５０Ｘと同様に、導電層３０，４０が形成されている領域に配線パターン等を形成する際に、アライメントマークとして利用される。 The recognition mark 55 and the recognition mark 56 are formed so as to be substantially completely overlapped in plan view. More specifically, as shown in FIG. 19A, the lower end surface 22B of the linear conductor 22 whose upper end surface 22A is connected to the recognition mark 55 is connected to the recognition mark 56. That is, the recognition mark 55 and the recognition mark 56 are formed with almost no displacement in the plane direction. These recognition marks 55 and 56 are used as alignment marks when forming a wiring pattern or the like in a region where the conductive layers 30 and 40 are formed, like the openings 30X and 50X of the first embodiment. Is done.
次に、配線基板１０Ａの製造方法について説明する。なお、説明の便宜上、最終的に配線基板１０Ａの各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
図２０（ａ）に示す工程では、まず、図２（ａ）〜図２（ｃ）に示した工程と同様に、コア層２０の上面２０Ａ全面を被覆する導電層３０を形成するとともに、コア層２０の下面２０Ｂ全面を被覆する導電層４０を形成する。続いて、図３（ａ）に示した工程と同様に、導電層３０の上面に開口パターン８３Ｘを有するレジスト層８３を形成するとともに、導電層４０の下面に開口パターン８４Ｘを有するレジスト層８４を形成する。開口パターン８３Ｘは、開口部３０Ｘの形成領域に対応する部分の導電層３０を露出するように形成されている。但し、レジスト層８３では、認識マーク５５の形成領域に対応する部分の導電層３０を被覆するレジスト層８３Ａが開口パターン８３Ｘ内に形成されている。開口パターン８４Ｘは、開口部４０Ｘの形成領域に対応する部分の導電層４０を露出するように形成されている。
Next, a method for manufacturing the wiring board 10A will be described. For the sake of convenience of explanation, portions that finally become the respective components of the wiring board 10A will be described with reference numerals of the final components.
In the step shown in FIG. 20A, first, similarly to the steps shown in FIG. 2A to FIG. 2C, the conductive layer 30 covering the entire upper surface 20A of the core layer 20 is formed, and the core A conductive layer 40 that covers the entire lower surface 20B of the layer 20 is formed. 3A, a resist layer 83 having an opening pattern 83X is formed on the upper surface of the conductive layer 30, and a resist layer 84 having an opening pattern 84X is formed on the lower surface of the conductive layer 40. Next, as shown in FIG. Form. The opening pattern 83X is formed so as to expose a portion of the conductive layer 30 corresponding to the formation region of the opening 30X. However, in the resist layer 83, a resist layer 83A that covers a portion of the conductive layer 30 corresponding to the formation region of the recognition mark 55 is formed in the opening pattern 83X. The opening pattern 84X is formed so as to expose a portion of the conductive layer 40 corresponding to the formation region of the opening 40X.
次に、図２０（ｂ）に示す工程では、図３（ｂ）に示した工程と同様に、レジスト層８３，８４をエッチングマスクとして、導電層３０，４０をエッチングする。これにより、導電層３０に開口部３０Ｘが形成され、その開口部３０Ｘ内のレジスト層８３Ａが形成されている位置に認識マーク５５が形成される。また、導電層４０に開口部４０Ｘが形成される。このように、認識マーク５５は、導電層３０をパターニングすることにより形成することができる。その後、レジスト層８３，８４を、例えば、アルカリ性の剥離液により除去する。 Next, in the step shown in FIG. 20B, similarly to the step shown in FIG. 3B, the conductive layers 30 and 40 are etched using the resist layers 83 and 84 as etching masks. As a result, the opening 30X is formed in the conductive layer 30, and the recognition mark 55 is formed at the position where the resist layer 83A is formed in the opening 30X. In addition, an opening 40 </ b> X is formed in the conductive layer 40. As described above, the recognition mark 55 can be formed by patterning the conductive layer 30. Thereafter, the resist layers 83 and 84 are removed by, for example, an alkaline stripping solution.
続いて、図２１（ａ）に示す工程では、コア層２０の上面２０Ａ及び導電層３０の上面に、開口パターン８５Ｘを有するレジスト層８５を形成する。開口パターン８５Ｘは、認識マーク５５の上面を露出するように形成されている。 21A, a resist layer 85 having an opening pattern 85X is formed on the upper surface 20A of the core layer 20 and the upper surface of the conductive layer 30. The opening pattern 85X is formed so that the upper surface of the recognition mark 55 is exposed.
次いで、レジスト層８５の上面及び認識マーク５５の上面を被覆する金属層８６を形成する。この金属層８６は、４つの認識マーク５５と接続される。このため、互いに離間して形成された４つの認識マーク５５は、金属層８６によって電気的に接続される。金属層８６は、例えば、スパッタ法や無電解めっき法により形成することができる。 Next, a metal layer 86 that covers the upper surface of the resist layer 85 and the upper surface of the recognition mark 55 is formed. This metal layer 86 is connected to four recognition marks 55. For this reason, the four recognition marks 55 formed apart from each other are electrically connected by the metal layer 86. The metal layer 86 can be formed by, for example, a sputtering method or an electroless plating method.
次に、図２１（ｂ）に示す工程では、図５（ａ）に示した工程と同様に、金属層８６の上面全面を被覆するマスク材６２を形成した後に、認識マーク５５と平面視において重複するコア層２０の下面２０Ｂに認識マーク５６を形成する。例えば、マスク材６２をめっきマスクとして、金属層８６、認識マーク５５、及び認識マーク５５と電気的に接続された線状導体２２を給電経路とする電解めっき法により、コア層２０の下面２０Ｂからめっき膜を析出成長させ、開口部４０Ｘ内に認識マーク５６を形成する。このとき、認識マーク５６は、上端面２２Ａが認識マーク５５と電気的に接続された線状導体２２の下端面２２Ｂのみから、めっき膜が析出成長されて形成される。このため、認識マーク５６を、認識マーク５５と平面視において、極めて精度良く重複する位置に形成することができる。 Next, in the step shown in FIG. 21B, in the same way as the step shown in FIG. 5A, after the mask material 62 covering the entire upper surface of the metal layer 86 is formed, the recognition mark 55 and the plan view are viewed in plan view. A recognition mark 56 is formed on the lower surface 20B of the overlapping core layer 20. For example, from the lower surface 20B of the core layer 20 by an electrolytic plating method using the mask material 62 as a plating mask and using the metal layer 86, the recognition mark 55, and the linear conductor 22 electrically connected to the recognition mark 55 as a feeding path. A plating film is deposited and grown to form the recognition mark 56 in the opening 40X. At this time, the recognition mark 56 is formed by depositing and growing a plating film only from the lower end surface 22B of the linear conductor 22 whose upper end surface 22A is electrically connected to the recognition mark 55. For this reason, the recognition mark 56 can be formed at a position that overlaps the recognition mark 55 with high accuracy in plan view.
続いて、図２２（ａ）に示す工程では、図２１（ｂ）に示したマスク材６２を除去する。その後、導電層４０及び認識マーク５６を全体的に被覆し、それら導電層４０及び認識マーク５６から露出するコア層２０の下面２０Ｂ全面を被覆するレジスト層８７を形成する。そして、レジスト層８５，８７をマスクとして、図２１（ｂ）に示した金属層８６をエッチング等により除去する。 Subsequently, in the step shown in FIG. 22A, the mask material 62 shown in FIG. 21B is removed. Thereafter, the conductive layer 40 and the recognition mark 56 are entirely covered, and a resist layer 87 that covers the entire lower surface 20B of the core layer 20 exposed from the conductive layer 40 and the recognition mark 56 is formed. Then, using the resist layers 85 and 87 as a mask, the metal layer 86 shown in FIG. 21B is removed by etching or the like.
次いで、レジスト層８５，８７を、例えば、アルカリ性の剥離液により除去する。以上の製造工程により、図２２（ｂ）に示すように、本実施形態の配線基板１０Ａを製造することができる。なお、ここでは、説明を省略するが、上記第１実施形態と同様に、配線基板１０Ａを利用して配線基板１１及び半導体パッケージ１２を製造することができる。 Next, the resist layers 85 and 87 are removed by, for example, an alkaline stripping solution. Through the above manufacturing process, the wiring board 10A of the present embodiment can be manufactured as shown in FIG. In addition, although description is abbreviate | omitted here, the wiring board 11 and the semiconductor package 12 can be manufactured using the wiring board 10A similarly to the said 1st Embodiment.
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏することができる。
なお、上記第３実施形態は、これを適宜変更した以下の態様にて実施することもできる。
According to this embodiment described above, the same effect as the first embodiment can be obtained.
In addition, the said 3rd Embodiment can also be implemented with the following aspects which changed this suitably.
・上記第３実施形態では、図２２（ａ）に示した工程において、金属層８６を除去し、金属層３１，３２を有する認識マーク５５の上面を露出させるようにしたが、これに限定されない。 In the third embodiment, the metal layer 86 is removed and the upper surface of the recognition mark 55 having the metal layers 31 and 32 is exposed in the step shown in FIG. 22A. However, the present invention is not limited to this. .
例えば、図２３（ａ）に示すように、金属層８６（Ｃｕ層）の除去と合わせて、認識マーク５５の金属層３２（Ｃｕ層）をエッチング等により除去するようにしてもよい。この場合には、金属層３１がエッチングストッパ層として機能する。そして、この場合には、図２３（ｂ）に示すように、コア層２０の上面２０ＡにＴｉ等からなる金属層３１のみを有する認識マーク５５が形成され、コア層２０の下面２０ＢにＣｕ等からなる認識マーク５６が形成された配線基板１０Ａが製造される。 For example, as shown in FIG. 23A, the metal layer 32 (Cu layer) of the recognition mark 55 may be removed by etching or the like in conjunction with the removal of the metal layer 86 (Cu layer). In this case, the metal layer 31 functions as an etching stopper layer. In this case, as shown in FIG. 23B, the recognition mark 55 having only the metal layer 31 made of Ti or the like is formed on the upper surface 20A of the core layer 20, and Cu or the like is formed on the lower surface 20B of the core layer 20. A wiring board 10A having a recognition mark 56 made of is manufactured.
このように製造された配線基板１０Ａでは、認識マーク５５，５６が互いに異なる金属によって構成されている。
（第４実施形態）
以下、図２４〜図２６に従って第４実施形態を説明する。この実施形態では、配線基板１０Ａの製造方法及び配線基板１０Ａを有する半導体パッケージの製造方法が上記第３実施形態と異なっている。以下、第３実施形態との相違点を中心に説明する。なお、先の図１〜図２３に示した部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
In the wiring board 10A manufactured in this way, the recognition marks 55 and 56 are made of different metals.
(Fourth embodiment)
The fourth embodiment will be described below with reference to FIGS. In this embodiment, the manufacturing method of the wiring board 10A and the manufacturing method of the semiconductor package having the wiring board 10A are different from the third embodiment. Hereinafter, the difference from the third embodiment will be mainly described. The members shown in FIGS. 1 to 23 are denoted by the same reference numerals, and detailed descriptions of these elements are omitted.
まず、図２４（ａ）に示す工程では、図１３（ａ）に示した工程と同様に、支持体８０を準備し、その支持体８０上にコア層２０を積層し、コア層２０の上面２０Ａに導電層３０を形成する。続いて、図１３（ｂ）に示した工程と同様に、導電層３０の上面に開口パターン９１Ｘ，９１Ｙ，９１Ｚを有するレジスト層９１を形成する。開口パターン９１Ｘは、配線パターン３４に対応する部分の導電層３０を露出するように形成されている。開口パターン９１Ｙは、認識マーク５５に対応する部分の導電層３０を露出するように形成されている。開口パターン９１Ｚは、認識マーク５１に対応する部分の導電層３０を露出するように形成されている。次いで、図１４（ａ）に示した工程と同様に、レジスト層９１をめっきマスクとして、導電層３０上に、その導電層３０を給電経路とする電解めっき法を施す。これにより、開口パターン９１Ｘ内に電解めっき層３３が形成され、開口パターン９１Ｙ内に電解めっき層５５Ａが形成され、開口パターン９１Ｚ内に電解めっき層５１Ａが形成される。 First, in the step shown in FIG. 24A, as in the step shown in FIG. 13A, the support body 80 is prepared, the core layer 20 is laminated on the support body 80, and the upper surface of the core layer 20. A conductive layer 30 is formed on 20A. Subsequently, a resist layer 91 having opening patterns 91X, 91Y, and 91Z is formed on the upper surface of the conductive layer 30 in the same manner as the process shown in FIG. The opening pattern 91X is formed so as to expose a portion of the conductive layer 30 corresponding to the wiring pattern 34. The opening pattern 91 </ b> Y is formed so as to expose a portion of the conductive layer 30 corresponding to the recognition mark 55. The opening pattern 91Z is formed so as to expose a portion of the conductive layer 30 corresponding to the recognition mark 51. Next, similarly to the process shown in FIG. 14A, electrolytic plating is performed on the conductive layer 30 using the resist layer 91 as a plating mask and using the conductive layer 30 as a power feeding path. Thereby, the electrolytic plating layer 33 is formed in the opening pattern 91X, the electrolytic plating layer 55A is formed in the opening pattern 91Y, and the electrolytic plating layer 51A is formed in the opening pattern 91Z.
次いで、図２４（ｂ）に示す工程では、図２４（ａ）に示したレジスト層９１を、例えば、アルカリ性の剥離液により除去する。続いて、電解めっき層３３，５１Ａ，５５Ａによって被覆されていない導電層３０をエッチング等により除去し、導電層３０をパターニングする。これにより、電解めっき層３３及び導電層３０からなる配線パターン３４と、電解めっき層５１Ａ及び導電層３０からなる認識マーク５１と、電解めっき層５５Ａ及び導電層３０からなる認識マーク５５とが形成される。 Next, in the step shown in FIG. 24B, the resist layer 91 shown in FIG. 24A is removed by, for example, an alkaline stripping solution. Subsequently, the conductive layer 30 not covered with the electrolytic plating layers 33, 51A, and 55A is removed by etching or the like, and the conductive layer 30 is patterned. Thereby, the wiring pattern 34 composed of the electrolytic plating layer 33 and the conductive layer 30, the recognition mark 51 composed of the electrolytic plating layer 51A and the conductive layer 30, and the recognition mark 55 composed of the electrolytic plating layer 55A and the conductive layer 30 are formed. The
次に、図２５（ａ）に示す工程では、図１０（ａ）及び図１０（ｂ）に示した工程と同様に、コア層２０の上面２０Ａ上に、層間絶縁層３５と、配線層３６とを順に形成する。このとき、層間絶縁層３５の上面には、配線層３６と併せて、認識マーク５５と電気的に接続される、めっき給電用の給電ライン３６Ａが形成される。なお、ビアホール３５Ｘや貫通孔３５Ｙ等を形成する際には、認識マーク５５又は認識マーク５１がアライメントマークとして利用される。 Next, in the step shown in FIG. 25A, the interlayer insulating layer 35 and the wiring layer 36 are formed on the upper surface 20A of the core layer 20 in the same manner as the steps shown in FIGS. 10A and 10B. Are formed in order. At this time, on the upper surface of the interlayer insulating layer 35, a power feeding line 36 </ b> A for plating power feeding that is electrically connected to the recognition mark 55 is formed together with the wiring layer 36. When forming the via hole 35X, the through hole 35Y, etc., the recognition mark 55 or the recognition mark 51 is used as an alignment mark.
続いて、図２５（ｂ）に示す工程では、図１１（ａ）に示した工程と同様に、層間絶縁層３５の上面に、開口部３７Ｘを有するソルダレジスト層３７を形成し、開口部３７Ｘから露出する配線層３６上に表面処理層３８を形成する。このとき、ソルダレジスト層３７の外側面は、コア層２０の外側面からコア層２０の内側に後退するように形成される。すなわち、ソルダレジスト層３７の外側面に、そのソルダレジスト層３７を厚さ方向に貫通して、給電ライン３６Ａの上面を露出する開口部３７Ｙが形成される。次いで、図１２に示した工程と同様に、表面処理層３８上に、半導体チップ７０の接続端子７１をフリップチップ接合し、半導体チップ７０とソルダレジスト層３７との間に、アンダーフィル樹脂７３を形成する。その後、支持体８０を、例えば、エッチング等により除去する。 Subsequently, in the step shown in FIG. 25B, as in the step shown in FIG. 11A, a solder resist layer 37 having an opening 37X is formed on the upper surface of the interlayer insulating layer 35, and the opening 37X. A surface treatment layer 38 is formed on the wiring layer 36 exposed from the surface. At this time, the outer surface of the solder resist layer 37 is formed so as to recede from the outer surface of the core layer 20 to the inside of the core layer 20. That is, an opening 37 </ b> Y that penetrates the solder resist layer 37 in the thickness direction and exposes the upper surface of the power supply line 36 </ b> A is formed on the outer surface of the solder resist layer 37. Next, similarly to the process shown in FIG. 12, the connection terminal 71 of the semiconductor chip 70 is flip-chip bonded onto the surface treatment layer 38, and the underfill resin 73 is interposed between the semiconductor chip 70 and the solder resist layer 37. Form. Thereafter, the support 80 is removed by etching or the like, for example.
次に、図２６（ａ）に示す工程では、図２０（ａ）〜図２１（ｂ）に示した工程と同様に、コア層２０の下面２０Ｂに、開口部４０Ｘを有する導電層４０を形成する。このとき、導電層４０の下面には、その下面を被覆するレジスト層６１が形成されている。開口部４０Ｘは、上記第１実施形態と同様に、一部が開口部３０Ｘと平面視で重なる位置に形成され、開口部３０Ｘよりも大きく形成されている。 Next, in the step illustrated in FIG. 26A, the conductive layer 40 having the opening 40X is formed on the lower surface 20B of the core layer 20 in the same manner as the steps illustrated in FIGS. 20A to 21B. To do. At this time, a resist layer 61 that covers the lower surface of the conductive layer 40 is formed. Similarly to the first embodiment, the opening 40X is formed at a position where a part thereof overlaps the opening 30X in plan view and is larger than the opening 30X.
続いて、図２１（ｂ）に示した工程と同様に、給電ライン３６Ａ、認識マーク５５、及び認識マーク５５と電気的に接続された線状導体２２を給電経路とする電解めっき法により、コア層２０の下面２０Ｂからめっき膜を析出成長させ、開口部４０Ｘ内に認識マーク５６を形成する。 Subsequently, as in the step shown in FIG. 21B, the core is formed by electrolytic plating using the power supply line 36A, the recognition mark 55, and the linear conductor 22 electrically connected to the recognition mark 55 as a power supply path. A plating film is deposited and grown from the lower surface 20B of the layer 20 to form a recognition mark 56 in the opening 40X.
次いで、図２６（ｂ）に示す工程では、図１７（ｂ）〜図１８（ｂ）に示した工程と同様に、コア層２０の下面２０Ｂ上に、配線パターン４４と、層間絶縁層４５と、配線層４６と、ソルダレジスト層４７と、表面処理層４８，４９とを順に形成する。本工程では、配線パターン４４を形成する際に、認識マーク５２を形成する。また、この認識マーク５２を形成する際に、認識マーク５６をエッチング等により除去する。なお、配線パターン４４及び認識マーク５２を形成する際には、認識マーク５６が位置基準として利用される。また、本例では、ビアホール４５Ｘや貫通孔４５Ｙ等を形成する際には、認識マーク５２が位置基準として利用される。 Next, in the step shown in FIG. 26B, as in the steps shown in FIGS. 17B to 18B, the wiring pattern 44, the interlayer insulating layer 45, and the like are formed on the lower surface 20B of the core layer 20. The wiring layer 46, the solder resist layer 47, and the surface treatment layers 48 and 49 are formed in this order. In this step, the recognition mark 52 is formed when the wiring pattern 44 is formed. Further, when the recognition mark 52 is formed, the recognition mark 56 is removed by etching or the like. When forming the wiring pattern 44 and the recognition mark 52, the recognition mark 56 is used as a position reference. In this example, the recognition mark 52 is used as a position reference when forming the via hole 45X, the through hole 45Y, and the like.
続いて、破線で示した切断位置のソルダレジスト層３７，４７、層間絶縁層３５，４５及びコア層２０をダイシングブレード等によって切断する。その後、表面処理層４８上に、半導体チップ７５の接続端子７６をフリップチップ接合し、半導体チップ７５とソルダレジスト層４７との間にアンダーフィル樹脂７８を形成する。 Subsequently, the solder resist layers 37 and 47, the interlayer insulating layers 35 and 45, and the core layer 20 at the cutting positions indicated by broken lines are cut by a dicing blade or the like. Thereafter, the connection terminal 76 of the semiconductor chip 75 is flip-chip bonded onto the surface treatment layer 48, and an underfill resin 78 is formed between the semiconductor chip 75 and the solder resist layer 47.
以上の製造工程により、図１２に示した半導体パッケージ１２と同様の半導体パッケージを製造することができる。
以上説明した本実施形態によれば、上記第１及び第２実施形態と同様の効果を奏することができる。
Through the above manufacturing process, a semiconductor package similar to the semiconductor package 12 shown in FIG. 12 can be manufactured.
According to this embodiment described above, the same effects as those of the first and second embodiments can be obtained.
（第５実施形態）
以下、図２７〜図３０に従って第５実施形態を説明する。先の図１〜図２６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
(Fifth embodiment)
Hereinafter, a fifth embodiment will be described with reference to FIGS. The same members as those shown in FIGS. 1 to 26 are denoted by the same reference numerals, and detailed description of these elements is omitted. Hereinafter, the difference from the first embodiment will be mainly described.
図２７（ａ）に示すように、配線基板１０Ｂは、コア層２０と、導電層３０Ａと、導電層４０Ａと、認識マーク５７と、認識マーク５８とを有している。
導電層３０Ａは、コア層２０の上面２０Ａに形成されている。導電層３０Ａは、金属層３１と、金属層３１とを有している。図２７（ｂ）に示すように、導電層３０Ａは、例えば、コア層２０の上面２０Ａの中央部にベタ状に形成されている。
As shown in FIG. 27A, the wiring board 10B includes a core layer 20, a conductive layer 30A, a conductive layer 40A, a recognition mark 57, and a recognition mark 58.
The conductive layer 30 </ b> A is formed on the upper surface 20 </ b> A of the core layer 20. The conductive layer 30 </ b> A includes a metal layer 31 and a metal layer 31. As illustrated in FIG. 27B, the conductive layer 30 </ b> A is formed in a solid shape at the center of the upper surface 20 </ b> A of the core layer 20, for example.
図２７（ａ）に示すように、導電層４０Ａは、コア層２０の下面２０Ｂに形成されている。導電層４０Ａは、金属層４１と、金属層４２とを有している。図２７（ｃ）に示すように、導電層４０Ａは、例えば、コア層２０の下面２０Ｂの中央部にベタ状に形成されている。 As shown in FIG. 27A, the conductive layer 40 </ b> A is formed on the lower surface 20 </ b> B of the core layer 20. The conductive layer 40 </ b> A includes a metal layer 41 and a metal layer 42. As shown in FIG. 27C, the conductive layer 40 </ b> A is formed in a solid shape at the center of the lower surface 20 </ b> B of the core layer 20, for example.
図２７（ａ）に示すように、認識マーク５７は、コア層２０の上面２０Ａに形成されている。認識マーク５７は、例えば、導電層３０Ａと離間して形成されている。例えば、図２７（ｂ）に示すように、認識マーク５７は、コア層２０の上面２０Ａの四隅近傍に形成されている。各認識マーク５７の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、各認識マーク５７の平面形状は、直径が１００〜３００μｍ程度の円形状とすることができる。認識マーク５７の材料としては、例えば、銅や銅合金を用いることができる。 As shown in FIG. 27A, the recognition mark 57 is formed on the upper surface 20 </ b> A of the core layer 20. The recognition mark 57 is formed, for example, separated from the conductive layer 30A. For example, as shown in FIG. 27B, the recognition marks 57 are formed in the vicinity of the four corners of the upper surface 20A of the core layer 20. The planar shape of each recognition mark 57 can be any shape and any size. For example, the planar shape of each recognition mark 57 can be a circular shape having a diameter of about 100 to 300 μm. As a material of the recognition mark 57, for example, copper or copper alloy can be used.
図２７（ａ）に示すように、認識マーク５８は、コア層２０の下面２０Ｂに形成されている。認識マーク５８は、例えば、導電層４０Ａと離間して形成されている。認識マーク５８は、認識マーク５７と平面視で重なる位置に形成されている。図２７（ｃ）に示すように、認識マーク５８の平面形状は、認識マーク５７と同様の形状（ここでは、円形状）に形成されている。また、認識マーク５８の平面形状は、認識マーク５７と同じ大きさ、又は認識マーク５７よりも若干小さく形成されている。例えば、認識マーク５８の平面形状は、直径が１００〜３００ｎｍ程度の円形状とすることができる。認識マーク５８の材料としては、例えば、銅や銅合金を用いることができる。 As shown in FIG. 27A, the recognition mark 58 is formed on the lower surface 20 </ b> B of the core layer 20. The recognition mark 58 is formed apart from the conductive layer 40A, for example. The recognition mark 58 is formed at a position overlapping the recognition mark 57 in plan view. As shown in FIG. 27C, the planar shape of the recognition mark 58 is formed in the same shape as the recognition mark 57 (here, circular). The planar shape of the recognition mark 58 is the same size as the recognition mark 57 or slightly smaller than the recognition mark 57. For example, the planar shape of the recognition mark 58 can be a circular shape having a diameter of about 100 to 300 nm. As a material of the recognition mark 58, for example, copper or copper alloy can be used.
このような認識マーク５７と認識マーク５８とは、平面視において略完全に重なった状態で形成されている。詳述すると、図２７（ａ）に示すように、上端面２２Ａが認識マーク５７に接続された線状導体２２の下端面２２Ｂは、認識マーク５８と接続されている。すなわち、認識マーク５７と認識マーク５８とは、平面方向にほとんど位置ずれすることなく形成されている。なお、これら認識マーク５７，５８は、上記第１実施形態の開口部３０Ｘ，５０Ｘと同様に、導電層３０Ａ，４０Ａが形成されている領域に配線パターン等を形成する際に、アライメントマークとして利用される。 The recognition mark 57 and the recognition mark 58 are formed so as to be substantially completely overlapped in plan view. More specifically, as shown in FIG. 27A, the lower end surface 22B of the linear conductor 22 whose upper end surface 22A is connected to the recognition mark 57 is connected to the recognition mark 58. That is, the recognition mark 57 and the recognition mark 58 are formed with almost no displacement in the plane direction. These recognition marks 57 and 58 are used as alignment marks when forming a wiring pattern or the like in the region where the conductive layers 30A and 40A are formed, like the openings 30X and 50X of the first embodiment. Is done.
次に、配線基板１０Ｂの製造方法について説明する。なお、説明の便宜上、最終的に配線基板１０Ｂの各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
図２８（ａ）に示す工程では、まず、図２（ａ）〜図２（ｃ）に示した工程と同様に、コア層２０の上面２０Ａ全面を被覆する導電層３０Ａを形成するとともに、コア層２０の下面２０Ｂ全面を被覆する導電層４０Ａを形成する。続いて、導電層３０Ａの上面全面を被覆するレジスト層１００を形成するとともに、導電層４０Ａの下面の一部を被覆するレジスト層１０１を形成する。レジスト層１０１は、図２７（ａ）に示した導電層４０Ａの形成領域に対応する部分を被覆するように形成される。
Next, a method for manufacturing the wiring board 10B will be described. For convenience of explanation, portions that finally become the respective components of the wiring board 10B will be described with reference numerals of the final components.
In the step shown in FIG. 28A, first, similarly to the steps shown in FIGS. 2A to 2C, the conductive layer 30A covering the entire upper surface 20A of the core layer 20 is formed, and the core A conductive layer 40A that covers the entire lower surface 20B of the layer 20 is formed. Subsequently, a resist layer 100 that covers the entire upper surface of the conductive layer 30A is formed, and a resist layer 101 that covers a part of the lower surface of the conductive layer 40A is formed. The resist layer 101 is formed so as to cover a portion corresponding to the formation region of the conductive layer 40A shown in FIG.
続いて、レジスト層１００，１０１をエッチングマスクとして、導電層４０Ａをエッチングする。これにより、図２８（ｂ）に示すように、コア層２０の下面２０Ｂの中央部を被覆する導電層４０Ａが形成される。その後、図２８（ａ）に示したレジスト層１００，１０１を、例えば、アルカリ性の剥離液により除去する。 Subsequently, the conductive layer 40A is etched using the resist layers 100 and 101 as an etching mask. Thereby, as shown in FIG. 28B, a conductive layer 40 </ b> A that covers the central portion of the lower surface 20 </ b> B of the core layer 20 is formed. Thereafter, the resist layers 100 and 101 shown in FIG. 28A are removed by, for example, an alkaline stripping solution.
次いで、図２９（ａ）に示す工程では、導電層３０Ａの上面全面を被覆するレジスト層１０２を形成する。また、コア層２０の下面２０Ｂに、開口パターン１０３Ｘを有し、導電層４０Ａの下面及び側面を被覆するレジスト層１０３を形成する。開口パターン１０３Ｘは、認識マーク５８の形成領域に対応する部分のコア層２０の下面２０Ｂを露出するように形成されている。 Next, in a step shown in FIG. 29A, a resist layer 102 that covers the entire upper surface of the conductive layer 30A is formed. Further, a resist layer 103 having an opening pattern 103X and covering the lower surface and side surfaces of the conductive layer 40A is formed on the lower surface 20B of the core layer 20. The opening pattern 103X is formed so as to expose the lower surface 20B of the core layer 20 corresponding to the formation region of the recognition mark 58.
続いて、レジスト層１０２，１０３をめっきマスクとして、コア層２０の下面２０Ｂに、導電層３０Ａ及びその導電層３０Ａと電気的に接続された線状導体２２を給電経路とする電解めっき法を施す。すると、レジスト層１０３の開口パターン１０３Ｘから露出されたコア層２０の下面２０Ｂにめっき膜が析出成長され、開口パターン１０３Ｘ内に認識マーク５８（電解めっき層）が形成される。 Subsequently, using the resist layers 102 and 103 as plating masks, electrolytic plating is performed on the lower surface 20B of the core layer 20 using the conductive layer 30A and the linear conductor 22 electrically connected to the conductive layer 30A as a power feeding path. . Then, a plating film is deposited and grown on the lower surface 20B of the core layer 20 exposed from the opening pattern 103X of the resist layer 103, and a recognition mark 58 (electrolytic plating layer) is formed in the opening pattern 103X.
続いて、図２９（ｂ）に示す工程では、レジスト層１０３の下面及び認識マーク５８の下面を被覆する金属層１０４を形成する。この金属層１０４によって、互いに離間して形成された４つの認識マーク５８が電気的に接続される。金属層１０４は、例えば、スパッタ法や電解めっき法により形成することができる。 Subsequently, in the step shown in FIG. 29B, a metal layer 104 that covers the lower surface of the resist layer 103 and the lower surface of the recognition mark 58 is formed. By this metal layer 104, the four recognition marks 58 formed away from each other are electrically connected. The metal layer 104 can be formed by, for example, a sputtering method or an electrolytic plating method.
次いで、図３０（ａ）に示す工程では、導電層３０Ａの上面の一部を被覆するレジスト層１０５を形成するとともに、金属層１０４の下面全面を被覆するレジスト層１０６を形成する。続いて、レジスト層１０５，１０６をエッチングマスクとして、導電層３０Ａをエッチングする。これにより、コア層２０の上面２０Ａの中央部を被覆する導電層３０Ａが形成される。また、本工程により、認識マーク５８と平面視で重複する位置のコア層２０の上面２０Ａが導電層３０Ａから露出される。 Next, in a step shown in FIG. 30A, a resist layer 105 covering a part of the upper surface of the conductive layer 30A is formed, and a resist layer 106 covering the entire lower surface of the metal layer 104 is formed. Subsequently, the conductive layer 30A is etched using the resist layers 105 and 106 as an etching mask. Thereby, the conductive layer 30 </ b> A covering the central portion of the upper surface 20 </ b> A of the core layer 20 is formed. Further, by this step, the upper surface 20A of the core layer 20 at a position overlapping the recognition mark 58 in plan view is exposed from the conductive layer 30A.
続いて、図３０（ｂ）に示す工程では、認識マーク５８と平面視において重複するコア層２０の上面２０Ａに認識マーク５７を形成する。例えば、レジスト層１０５，１０６をめっきマスクとして、金属層１０４、認識マーク５８、及び認識マーク５８と電気的に接続された線状導体２２を給電経路とする電解めっき法により、コア層２０の上面２０Ａからめっき膜を析出成長させ、認識マーク５７を形成する。このとき、認識マーク５７は、下端面２２Ｂが認識マーク５８と電気的に接続された線状導体２２の上端面２２Ａのみから、めっき膜が析出成長されて形成される。このため、認識マーク５７を、認識マーク５８と平面視において、極めて精度良く重複する位置に形成することができる。 Subsequently, in the step shown in FIG. 30B, the recognition mark 57 is formed on the upper surface 20A of the core layer 20 overlapping the recognition mark 58 in plan view. For example, the upper surface of the core layer 20 is formed by electrolytic plating using the resist layers 105 and 106 as a plating mask and the metal layer 104, the recognition mark 58, and the linear conductor 22 electrically connected to the recognition mark 58 as a feeding path. A plating film is deposited and grown from 20A, and the recognition mark 57 is formed. At this time, the recognition mark 57 is formed by depositing and growing a plating film only from the upper end surface 22A of the linear conductor 22 whose lower end surface 22B is electrically connected to the recognition mark 58. For this reason, the recognition mark 57 can be formed at a position that overlaps the recognition mark 58 with high accuracy in plan view.
次いで、レジスト層１０５，１０６を、例えば、アルカリ性の剥離液により除去する。その後、金属層１０４をエッチング等により除去する。そして、レジスト層１０３を、例えば、アルカリ性の剥離液により除去する。 Next, the resist layers 105 and 106 are removed, for example, with an alkaline stripping solution. Thereafter, the metal layer 104 is removed by etching or the like. Then, the resist layer 103 is removed by, for example, an alkaline stripping solution.
以上の製造工程により、図２７に示した配線基板１０Ｂを製造することができる。なお、ここでは、説明を省略するが、上記第１実施形態と同様に、配線基板１０Ｂを利用して配線基板１１及び半導体パッケージ１２を製造することができる。 The wiring substrate 10B shown in FIG. 27 can be manufactured by the above manufacturing process. In addition, although description is abbreviate | omitted here, the wiring board 11 and the semiconductor package 12 can be manufactured using the wiring board 10B similarly to the said 1st Embodiment.
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏することができる。
（第６実施形態）
以下、図３１〜図３５に従って第６実施形態を説明する。この実施形態では、配線基板の製造方法が上記第５実施形態と異なっている。以下、配線基板１０Ｂと略同様の構造を有する配線基板１０Ｃを製造するための製造方法について説明する。なお、先の図１〜図３０に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
According to this embodiment described above, the same effect as the first embodiment can be obtained.
(Sixth embodiment)
Hereinafter, the sixth embodiment will be described with reference to FIGS. 31 to 35. In this embodiment, the manufacturing method of the wiring board is different from that of the fifth embodiment. Hereinafter, a manufacturing method for manufacturing a wiring board 10C having a structure substantially similar to that of the wiring board 10B will be described. The same members as those shown in FIGS. 1 to 30 are denoted by the same reference numerals, and detailed description of these elements is omitted.
図３１（ａ）に示す工程では、コア層２０の上面２０Ａに、開口パターン１１０Ｘ，１１０Ｙを有するレジスト層１１０を形成する。開口パターン１１０Ｘは、図２７（ａ）に示した認識マーク５８の形成領域と平面視において重複する部分の上面２０Ａを露出するように形成されている。 In the step shown in FIG. 31A, a resist layer 110 having opening patterns 110X and 110Y is formed on the upper surface 20A of the core layer 20. The opening pattern 110X is formed so as to expose the upper surface 20A of a portion overlapping with the formation region of the recognition mark 58 shown in FIG.
次に、図３１（ｂ）に示す工程では、コア層２０の上面２０Ａに、導電層３０Ａを形成する。導電層３０Ａは、コア層２０の上面２０Ａ全面及びレジスト層１１０の上面全面を被覆する金属層３１と、上面２０Ａ全面及び上面２０Ａに形成された構造体（レジスト層１１０及び金属層３１）の表面全面を被覆する金属層３２とが順に積層されて形成される。 Next, in the step illustrated in FIG. 31B, the conductive layer 30 </ b> A is formed on the upper surface 20 </ b> A of the core layer 20. The conductive layer 30A includes a metal layer 31 covering the entire upper surface 20A of the core layer 20 and the entire upper surface of the resist layer 110, and the surfaces of the structures (resist layer 110 and metal layer 31) formed on the entire upper surface 20A and the upper surface 20A. A metal layer 32 covering the entire surface is sequentially laminated.
続いて、図３１（ｃ）に示す工程では、開口パターン１１０Ｘ，１１０Ｙ内に形成された導電層３０Ａ及びその導電層３０Ａと電気的に接続された線状導体２２を給電経路とする電解めっき法（ここでは、電解銅めっき法）を施す。すると、コア層２０の下面２０Ｂでは、平面視で重複する位置に開口パターン１１０Ｘ，１１０Ｙが存在する部分（つまり、レジスト層１１０が存在しない部分）だけにめっき膜が析出成長される。これにより、開口パターン１１０Ｘと平面視において重複する位置の下面２０Ｂに認識マーク５８（電解銅めっき層）が形成され、開口パターン１１０Ｙと平面視において重複する位置の下面２０Ｂに導電層５９（電解銅めっき層）が形成される。 Subsequently, in the step shown in FIG. 31C, an electroplating method using the conductive layer 30A formed in the opening patterns 110X and 110Y and the linear conductor 22 electrically connected to the conductive layer 30A as a power feeding path. (Here, electrolytic copper plating method) is applied. Then, on the lower surface 20B of the core layer 20, the plating film is deposited and grown only on the portions where the opening patterns 110X and 110Y exist at positions overlapping in plan view (that is, the portions where the resist layer 110 does not exist). Thereby, the recognition mark 58 (electrolytic copper plating layer) is formed on the lower surface 20B at the position overlapping with the opening pattern 110X in plan view, and the conductive layer 59 (electrolytic copper) on the lower surface 20B at the position overlapping with the opening pattern 110Y in plan view. Plating layer) is formed.
次いで、図３２（ａ）に示す工程では、コア層２０の上面２０Ａの中央部分に形成された導電層３０Ａの上面を被覆するレジスト層１１３を形成し、コア層２０の下面２０Ｂの周縁領域（外周領域）を被覆するレジスト層１１４を形成する。レジスト層１１４は、外周領域に形成された導電層５９及び認識マーク５８を被覆するように形成される。 Next, in the step shown in FIG. 32A, a resist layer 113 that covers the upper surface of the conductive layer 30A formed at the center of the upper surface 20A of the core layer 20 is formed, and the peripheral region ( A resist layer 114 covering the outer peripheral region) is formed. The resist layer 114 is formed so as to cover the conductive layer 59 and the recognition mark 58 formed in the outer peripheral region.
次に、レジスト層１１３，１１４をエッチングマスクとして、導電層３０Ａ（金属層３１，３２）及び導電層５９をエッチングする。これにより、導電層３０Ａがパターニングされ、図３２（ｂ）に示すように、コア層２０の上面２０Ａの中央部を被覆する導電層３０Ａが形成される。また、コア層２０の下面２０Ｂの中央部に形成されていた導電層５９が除去される。その後、レジスト層１１０，１１３，１１４を、例えば、アルカリ性の剥離液により除去する。 Next, the conductive layer 30A (metal layers 31 and 32) and the conductive layer 59 are etched using the resist layers 113 and 114 as etching masks. As a result, the conductive layer 30A is patterned, and as shown in FIG. 32B, a conductive layer 30A covering the central portion of the upper surface 20A of the core layer 20 is formed. In addition, the conductive layer 59 formed at the center of the lower surface 20B of the core layer 20 is removed. Thereafter, the resist layers 110, 113, and 114 are removed with, for example, an alkaline stripping solution.
次いで、図３３（ａ）に示す工程では、コア層２０の上面２０Ａに、導電層３０Ａの表面（上面及び側面）全面を被覆し、開口パターン１１５Ｘを有するレジスト層１１５を形成する。また、コア層２０の下面２０Ｂに、開口パターン１１６Ｘ，１１６Ｙを有するレジスト層１１６を形成する。開口パターン１１５Ｘは、認識マーク５８と平面視において重複する位置に形成され、認識マーク５８よりも平面形状が大きくなるように形成されている。一方、開口パターン１１６Ｘは、認識マーク５８の下面の一部を露出するように形成されている。開口パターン１１６Ｙは、導電層４０Ａ（図２７（ａ）参照）の形成領域に対応する部分のコア層２０の下面２０Ｂを露出するように形成されている。 Next, in a step shown in FIG. 33A, a resist layer 115 having an opening pattern 115X is formed on the upper surface 20A of the core layer 20 by covering the entire surface (upper surface and side surfaces) of the conductive layer 30A. In addition, a resist layer 116 having opening patterns 116X and 116Y is formed on the lower surface 20B of the core layer 20. The opening pattern 115 </ b> X is formed at a position overlapping the recognition mark 58 in plan view, and is formed so that the planar shape is larger than the recognition mark 58. On the other hand, the opening pattern 116X is formed so as to expose a part of the lower surface of the recognition mark 58. The opening pattern 116Y is formed so as to expose the lower surface 20B of the core layer 20 corresponding to the formation region of the conductive layer 40A (see FIG. 27A).
次に、図３３（ｂ）に示す工程では、コア層２０の下面２０Ｂに、導電層４０Ａを形成する。導電層４０Ａは、コア層２０の下面２０Ｂから、金属層４１と金属層４２とが順に積層されて形成される。金属層４１は、コア層２０の下面２０Ｂ全面、レジスト層１１６の下面全面及び認識マーク５８の下面全面を被覆するように形成される。また、金属層４２は、コア層２０の下面２０Ｂ全面及び下面２０Ｂに形成された構造体（レジスト層１１６及び金属層４１）の表面全面を被覆するように形成される。 Next, in the step illustrated in FIG. 33B, the conductive layer 40 </ b> A is formed on the lower surface 20 </ b> B of the core layer 20. The conductive layer 40A is formed by sequentially laminating a metal layer 41 and a metal layer 42 from the lower surface 20B of the core layer 20. The metal layer 41 is formed so as to cover the entire lower surface 20B of the core layer 20, the entire lower surface of the resist layer 116, and the entire lower surface of the recognition mark 58. The metal layer 42 is formed so as to cover the entire lower surface 20B of the core layer 20 and the entire surface of the structure (resist layer 116 and metal layer 41) formed on the lower surface 20B.
続いて、導電層４０Ａの下面全面を被覆するようにマスク材１１７を形成する。このマスク材１１７は、次工程のめっき処理におけるめっき液が導電層４０Ａに接触することを抑制するために形成される。例えば、マスク材１１７の材料としては、図５（ａ）に示したマスク材６２と同様の材料を用いることができる。 Subsequently, a mask material 117 is formed so as to cover the entire lower surface of the conductive layer 40A. This mask material 117 is formed in order to prevent the plating solution in the plating process in the next step from coming into contact with the conductive layer 40A. For example, as the material of the mask material 117, the same material as the mask material 62 shown in FIG.
次いで、図３４（ａ）に示す工程では、図３０（ｂ）に示した工程と同様に、認識マーク５８と平面視において重複するコア層２０の上面２０Ａに認識マーク５７を形成する。例えば、レジスト層１１５及びマスク材１１７をめっきマスクとして、導電層４０Ａ、認識マーク５８、及び認識マーク５８と電気的に接続された線状導体２２を給電経路とする電解めっき法により、コア層２０の上面２０Ａからめっき膜を析出成長させ、認識マーク５７を形成する。このとき、認識マーク５７は、下端面２２Ｂが認識マーク５８と電気的に接続された線状導体２２の上端面２２Ａのみから、めっき膜が析出成長して形成される。このため、認識マーク５７は、認識マーク５８と平面視において、極めて精度良く重複する位置に形成することができる。その後、マスク材１１７及びレジスト層１１５を除去する。 Next, in the step shown in FIG. 34A, as in the step shown in FIG. 30B, the recognition mark 57 is formed on the upper surface 20A of the core layer 20 overlapping the recognition mark 58 in plan view. For example, the core layer 20 is formed by electrolytic plating using the resist layer 115 and the mask material 117 as a plating mask and the conductive layer 40A, the recognition mark 58, and the linear conductor 22 electrically connected to the recognition mark 58 as a power feeding path. A plating film is deposited and grown from the upper surface 20A of the substrate to form the recognition mark 57. At this time, the recognition mark 57 is formed by depositing and growing a plating film only from the upper end surface 22A of the linear conductor 22 whose lower end surface 22B is electrically connected to the recognition mark 58. For this reason, the recognition mark 57 can be formed at a position that overlaps the recognition mark 58 with high accuracy in plan view. Thereafter, the mask material 117 and the resist layer 115 are removed.
次に、図３４（ｂ）に示す工程では、コア層２０の上面２０Ａにレジスト層１１８を形成し、導電層４０Ａの下面にレジスト層１１９を形成する。レジスト層１１８は、認識マーク５７及び導電層３０Ａの表面（上面及び側面）全面と、コア層２０の上面２０Ａ全面とを被覆するように形成されている。レジスト層１１９は、図２７（ａ）に示した導電層４０Ａの形成領域に対応する部分を被覆するように形成されている。 Next, in a step shown in FIG. 34B, a resist layer 118 is formed on the upper surface 20A of the core layer 20, and a resist layer 119 is formed on the lower surface of the conductive layer 40A. The resist layer 118 is formed so as to cover the entire surface (upper surface and side surface) of the recognition mark 57 and the conductive layer 30 </ b> A and the entire upper surface 20 </ b> A of the core layer 20. The resist layer 119 is formed so as to cover a portion corresponding to the formation region of the conductive layer 40A shown in FIG.
次に、レジスト層１１８，１１９をエッチングマスクとして、導電層４０Ａ（金属層４１，４２）をエッチングする。これにより、図３５（ａ）に示すように、コア層２０の下面２０Ｂの中央部を被覆する導電層４０Ａが形成される。 Next, the conductive layer 40A (metal layers 41 and 42) is etched using the resist layers 118 and 119 as etching masks. Thereby, as shown in FIG. 35A, a conductive layer 40A covering the center of the lower surface 20B of the core layer 20 is formed.
続いて、レジスト層１１６，１１８，１１９を、例えば、アルカリ性の剥離液により除去する。これにより、図３５（ｂ）に示すように、図２７に示した配線基板１０Ｂと略同様の構造を有する配線基板１０Ｃを製造することができる。すなわち、コア層２０の上面２０Ａ及び下面２０Ｂで位置ずれのほとんどない同一形状の認識マーク５７，５８と、上面２０Ａの中央部に形成された導電層３０Ａと、下面２０Ｂの中央部に形成された導電層４０Ａとを有する配線基板１０Ｃを製造することができる。 Subsequently, the resist layers 116, 118, and 119 are removed by, for example, an alkaline stripping solution. Thereby, as shown in FIG. 35B, a wiring board 10C having a structure substantially similar to that of the wiring board 10B shown in FIG. 27 can be manufactured. That is, the recognition marks 57 and 58 having the same shape with almost no displacement on the upper surface 20A and the lower surface 20B of the core layer 20, the conductive layer 30A formed at the center of the upper surface 20A, and the center of the lower surface 20B. A wiring substrate 10C having the conductive layer 40A can be manufactured.
なお、ここでは、説明を省略するが、上記第１実施形態と同様に、配線基板１０Ｃを利用して配線基板１１及び半導体パッケージ１２を製造することができる。
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏することができる。
In addition, although description is abbreviate | omitted here, the wiring board 11 and the semiconductor package 12 can be manufactured using the wiring board 10C similarly to the said 1st Embodiment.
According to this embodiment described above, the same effect as the first embodiment can be obtained.
（他の実施形態）
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１実施形態における認識マーク３４Ｘ，４４Ｘを、第２実施形態における認識マーク５１，５２に変更してもよい。
(Other embodiments)
In addition, each said embodiment can also be implemented in the following aspects which changed this suitably.
The recognition marks 34X and 44X in the first embodiment may be changed to the recognition marks 51 and 52 in the second embodiment.
・上記第２及び第４実施形態における認識マーク５１，５２を、上記第１実施形態における認識マーク３４Ｘ，４４Ｘに変更してもよい。
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃを利用した配線基板１１及び半導体パッケージ１２の製造において、認識マーク４４Ｘ（又は、認識マーク５２）の形成の際に、導電層５０（又は、認識マーク５６）を除去するようにした。これに限らず、例えば、導電層５０（又は、認識マーク５６）を残した状態のまま、層間絶縁層４５やソルダレジスト層４７等の製造を実施するようにしてもよい。この場合に、認識マーク４４Ｘ，５２の形成を省略し、層間絶縁層４５やソルダレジスト層４７等を製造する際においても開口部５０Ｘや認識マーク５６をアライメントマークとして利用するようにしてもよい。
The recognition marks 51 and 52 in the second and fourth embodiments may be changed to the recognition marks 34X and 44X in the first embodiment.
In the production of the wiring board 11 and the semiconductor package 12 using the wiring boards 10 and 10A to 10C of the above embodiments, the conductive layer 50 (or the recognition mark) is formed when the recognition mark 44X (or the recognition mark 52) is formed. The mark 56) was removed. For example, the interlayer insulating layer 45 and the solder resist layer 47 may be manufactured with the conductive layer 50 (or the recognition mark 56) left. In this case, the formation of the recognition marks 44X and 52 may be omitted, and the opening 50X and the recognition mark 56 may be used as alignment marks when manufacturing the interlayer insulating layer 45, the solder resist layer 47, and the like.
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃを利用した配線基板１１及び半導体パッケージ１２の製造において、認識マーク５１の形成を省略してもよい。この場合には、層間絶縁層３５やソルダレジスト層３７等を製造する際に、開口部３０Ｘや認識マーク５５，５７をアライメントマークとして利用する。 In the manufacture of the wiring board 11 and the semiconductor package 12 using the wiring boards 10 and 10A to 10C of the above embodiments, the formation of the recognition mark 51 may be omitted. In this case, when the interlayer insulating layer 35, the solder resist layer 37, and the like are manufactured, the opening 30X and the recognition marks 55 and 57 are used as alignment marks.
・上記第２及び第４実施形態では、支持体８０を除去する前に、半導体チップ７０を表面処理層３８上にフリップチップ接合するようにした。これに限らず、例えば、支持体８０を除去した後に、半導体チップ７０を表面処理層３８上にフリップチップ接合するようにしてもよい。例えば、図１８（ｂ）等に破線で示した切断位置で構造体を切断した後に、半導体チップ７０を表面処理層３８上にフリップチップ接合するようにしてもよい。 In the second and fourth embodiments, the semiconductor chip 70 is flip-chip bonded onto the surface treatment layer 38 before the support 80 is removed. For example, the semiconductor chip 70 may be flip-chip bonded onto the surface treatment layer 38 after the support 80 is removed. For example, the semiconductor chip 70 may be flip-chip bonded onto the surface treatment layer 38 after the structure is cut at a cutting position indicated by a broken line in FIG.
・上記第２及び第４実施形態における支持体８０を除去するタイミングは特に限定されない。例えば、コア層２０の上面２０Ａに層間絶縁層３５を形成した後であって、ソルダレジスト層３７を形成する前に、支持体８０を除去するようにしてもよい。 -The timing which removes the support body 80 in the said 2nd and 4th embodiment is not specifically limited. For example, the support 80 may be removed after the interlayer insulating layer 35 is formed on the upper surface 20A of the core layer 20 and before the solder resist layer 37 is formed.
・上記各実施形態の配線基板１０，１０Ａ〜１０Ｃを上下反転させ、その上下反転させた配線基板１０，１０Ａ〜１０Ｃを利用して配線基板１１及び半導体パッケージ１２を製造するようにしてもよい。 The wiring boards 10 and 10A to 10C of the above embodiments may be turned upside down, and the wiring board 11 and the semiconductor package 12 may be manufactured using the turned upside down wiring boards 10 and 10A to 10C.
・上記第１及び第２実施形態における開口部３０Ｘ，５０Ｘの個数は特に限定されない。但し、開口部３０Ｘ，５０Ｘはアライメントマークとして利用されるため、開口部３０Ｘ，５０Ｘの個数は３個以上であることが好ましい。 The number of openings 30X and 50X in the first and second embodiments is not particularly limited. However, since the openings 30X and 50X are used as alignment marks, the number of the openings 30X and 50X is preferably three or more.
・上記第３及び第４実施形態における認識マーク５５，５６の個数は特に限定されない。但し、認識マーク５５，５６はアライメントマークとして利用されるため、認識マーク５５，５６の個数は３個以上であることが好ましい。 The number of recognition marks 55 and 56 in the third and fourth embodiments is not particularly limited. However, since the recognition marks 55 and 56 are used as alignment marks, the number of the recognition marks 55 and 56 is preferably 3 or more.
・上記第５及び第６実施形態における認識マーク５７，５８の個数は特に限定されない。但し、認識マーク５７，５８はアライメントマークとして利用されるため、認識マーク５７，５８の個数は３個以上であることが好ましい。 The number of recognition marks 57 and 58 in the fifth and sixth embodiments is not particularly limited. However, since the recognition marks 57 and 58 are used as alignment marks, the number of the recognition marks 57 and 58 is preferably three or more.
・上記第１及び第３実施形態におけるマスク材６２や上記第６実施形態におけるマスク材１１７の形成を省略してもよい。
・上記各実施形態では、単数個取り（一個取り）の製造方法に具体化したが、多数個取りの製造方法に具体化してもよい。
The formation of the mask material 62 in the first and third embodiments and the mask material 117 in the sixth embodiment may be omitted.
In each of the above-described embodiments, the manufacturing method is a single-piece (single-piece) manufacturing method, but may be realized as a multi-piece manufacturing method.
・上記各実施形態における配線基板１０，１０Ａ〜１０Ｃを利用して製造される配線基板１１の構造は、図１１（ｂ）や図１８（ｂ）等に示した構造に限定されない。
・上記各実施形態における配線基板１０，１０Ａ〜１０Ｃを利用して製造される半導体パッケージ１２の構造は、図１２に示した構造に限定されない。例えば、配線基板１１の下面に実装される半導体チップ７５等を省略してもよい。
-The structure of the wiring board 11 manufactured using the wiring boards 10 and 10A-10C in each said embodiment is not limited to the structure shown in FIG.11 (b), FIG.18 (b), etc. FIG.
The structure of the semiconductor package 12 manufactured using the wiring boards 10, 10 </ b> A to 10 </ b> C in the above embodiments is not limited to the structure shown in FIG. 12. For example, the semiconductor chip 75 and the like mounted on the lower surface of the wiring board 11 may be omitted.
１０，１０Ａ〜１０Ｃ 配線基板
１１ 配線基板
１２ 半導体パッケージ
２０ コア層
２０Ａ 上面
２０Ｂ 下面
２１ 絶縁性基材
２２ 線状導体
２２Ａ 上端面
２２Ｂ 下端面
３０ 導電層（第１導電層）
３０Ｘ 開口部（第１開口部）
３１ 金属層（第１金属層）
３２ 金属層（第２金属層）
３３ 電解めっき層（第１電解めっき層）
３４ 配線パターン（第１配線パターン）
３４Ｘ，５１ 認識マーク（第１認識マーク）
３５ 層間絶縁層（第１層間絶縁層）
３５Ｘ ビアホール（第１ビアホール）
４０ 導電層（第２導電層）
４０Ｘ 開口部（第２開口部）
４１ 金属層（第３金属層）
４２ 金属層（第４金属層）
４３，５２Ａ 電解めっき層（第２電解めっき層）
４４ 配線パターン（第２配線パターン）
４４Ｘ，５２ 認識マーク（第２認識マーク）
４５ 層間絶縁層（第２層間絶縁層）
４５Ｘ ビアホール（第２ビアホール）
５０ 導電層（第３導電層）
５０Ｘ 開口部（第３開口部）
６３ レジスト層（第１レジスト層）
６３Ｘ 開口パターン
６４，８２ レジスト層（第２レジスト層）
６４Ｘ，８２Ｘ，８２Ｙ 開口パターン
８０ 支持体
10, 10A to 10C Wiring board 11 Wiring board 12 Semiconductor package 20 Core layer 20A Upper surface 20B Lower surface 21 Insulating substrate 22 Linear conductor 22A Upper end surface 22B Lower end surface 30 Conductive layer (first conductive layer)
30X opening (first opening)
31 metal layer (first metal layer)
32 metal layer (second metal layer)
33 Electrolytic plating layer (first electrolytic plating layer)
34 Wiring pattern (first wiring pattern)
34X, 51 Recognition mark (first recognition mark)
35 Interlayer insulation layer (first interlayer insulation layer)
35X via hole (first via hole)
40 conductive layer (second conductive layer)
40X opening (second opening)
41 Metal layer (third metal layer)
42 Metal layer (4th metal layer)
43,52A Electrolytic plating layer (second electrolytic plating layer)
44 Wiring pattern (second wiring pattern)
44X, 52 Recognition mark (second recognition mark)
45 Interlayer insulation layer (second interlayer insulation layer)
45X via hole (second via hole)
50 conductive layer (third conductive layer)
50X opening (third opening)
63 resist layer (first resist layer)
63X opening pattern 64,82 resist layer (second resist layer)
64X, 82X, 82Y Opening pattern 80 Support
Claims (7)
前記コア層の上面にベタ状に形成され、第１開口部を有する第１導電層と、
前記コア層の下面にベタ状に形成され、第２開口部を有する第２導電層と、
前記第２開口部から露出する前記コア層の下面に形成され、第３開口部を有する第３導電層と、を有し、
前記第２開口部は、前記第１開口部よりも平面形状が大きく形成されるとともに、一部が前記第１開口部と平面視で重なる位置に形成され、
前記第３開口部は、前記第１開口部と平面視で重なる位置に形成されるとともに、前記第１開口部の平面形状と同じ大きさに形成され、
前記第１開口部及び前記第３開口部の底部には、複数の前記線状導体が露出されており、前記第１開口部に上端面が露出する前記線状導体の下端面は前記第３開口部に露出され、
前記第１開口部及び前記第３開口部はアライメントマークであることを特徴とする配線基板。 An insulating base, and a core layer having a number of linear conductors penetrating the insulating base in the thickness direction;
A first conductive layer formed in a solid shape on the upper surface of the core layer and having a first opening;
A second conductive layer formed in a solid shape on the lower surface of the core layer and having a second opening;
A third conductive layer formed on the lower surface of the core layer exposed from the second opening and having a third opening;
The second opening is formed to have a larger planar shape than the first opening, and a part of the second opening overlaps the first opening in plan view.
The third opening is formed at a position overlapping the first opening in plan view, and is formed in the same size as the planar shape of the first opening,
A plurality of the linear conductors are exposed at the bottoms of the first opening and the third opening, and a lower end surface of the linear conductor with an upper end surface exposed at the first opening is the third opening. Exposed in the opening,
The wiring board, wherein the first opening and the third opening are alignment marks.
前記第２導電層は、前記コア層の下面から、第３金属層と第４金属層とが順に積層された構造を有し、
前記第１金属層は、前記第２金属層よりも前記絶縁性基材との密着性が高い金属材料からなり、
前記第３金属層は、前記第４金属層よりも前記絶縁性基材との密着性が高い金属材料からなることを特徴とする請求項１に記載の配線基板。 The first conductive layer has a structure in which a first metal layer and a second metal layer are sequentially laminated from an upper surface of the core layer,
The second conductive layer has a structure in which a third metal layer and a fourth metal layer are sequentially laminated from the lower surface of the core layer,
The first metal layer is made of a metal material having higher adhesion to the insulating base material than the second metal layer,
The wiring board according to claim 1, wherein the third metal layer is made of a metal material having higher adhesion to the insulating base material than the fourth metal layer.
前記コア層の上面に第１導電層を形成するとともに、前記コア層の下面に第２導電層を形成する工程と、
前記第１導電層に、前記コア層の上面を露出し、複数の前記線状導体を露出する第１開口部を形成する工程と、
前記第２導電層の前記第１開口部と平面視で重なる位置に、前記第１開口部よりも平面形状の大きい第２開口部を形成する工程と、
前記第１導電層及び前記第１導電層と電気的に接続された前記線状導体を給電経路とする電解めっき法により、前記第１開口部と平面視で重なる位置に形成された第３開口部を有する第３導電層を、前記第２開口部から露出する前記コア層の下面に形成する工程と、を有し、
前記第３開口部は、前記第１開口部の平面形状と同じ大きさに形成されるとともに、複数の前記線状導体を露出するように、且つ、前記第１開口部に上端面が露出する前記線状導体の下端面を露出するように形成され、
前記第１開口部及び前記第３開口部は、アライメントマークであることを特徴とする配線基板の製造方法。 Forming an insulating base material, and a core layer having a number of linear conductors penetrating the insulating base material in a thickness direction;
Forming a first conductive layer on the upper surface of the core layer and forming a second conductive layer on the lower surface of the core layer;
Forming a first opening in the first conductive layer exposing an upper surface of the core layer and exposing the plurality of linear conductors;
Forming a second opening having a larger planar shape than the first opening at a position overlapping the first opening of the second conductive layer in plan view;
A third opening formed at a position overlapping the first opening in plan view by an electrolytic plating method using the first conductive layer and the linear conductor electrically connected to the first conductive layer as a feeding path. Forming a third conductive layer having a portion on the lower surface of the core layer exposed from the second opening, and
The third opening is formed in the same size as the planar shape of the first opening, and the upper end surface is exposed in the first opening so as to expose the plurality of linear conductors. Formed to expose the lower end surface of the linear conductor,
The method for manufacturing a wiring board, wherein the first opening and the third opening are alignment marks.
前記コア層の上面に、前記第１導電層の一部を被覆し、所定の開口パターンを有する第１レジスト層を形成する工程と、
前記コア層の下面に、前記第２導電層の一部を被覆し、所定の開口パターンを有する第２レジスト層を形成する工程と、
前記第１レジスト層及び前記第２レジスト層をマスクとし、前記第１導電層及び前記第２導電層を給電経路とする電解めっき法により、前記第１導電層上に第１電解めっき層を形成し、前記第２導電層上に第２電解めっき層を形成する工程と、
前記第１電解めっき層をマスクにして前記第１導電層をパターニングし、前記コア層の上面に、パターニング後の第１導電層と前記第１電解めっき層とからなる第１配線パターンと、第１認識マークとを形成する工程と、
前記第２電解めっき層をマスクにして前記第２導電層をパターニングし、前記コア層の下面に、パターニング後の第２導電層と前記第２電解めっき層とからなる第２配線パターンと、第２認識マークとを形成する工程と、を有し、
前記第１配線パターン及び前記第１認識マークは、前記第１開口部を位置基準として位置決めされて形成され、
前記第２配線パターン及び前記第２認識マークは、前記第３開口部を位置基準として位置決めされて形成されることを特徴とする請求項４に記載の配線基板の製造方法。 After the step of forming the third conductive layer,
Forming a first resist layer having a predetermined opening pattern by covering a part of the first conductive layer on the upper surface of the core layer;
Covering the lower surface of the core layer with a part of the second conductive layer and forming a second resist layer having a predetermined opening pattern;
A first electrolytic plating layer is formed on the first conductive layer by an electrolytic plating method using the first resist layer and the second resist layer as a mask and using the first conductive layer and the second conductive layer as a feeding path. And forming a second electrolytic plating layer on the second conductive layer;
Patterning the first conductive layer using the first electroplating layer as a mask, and forming a first wiring pattern comprising a first conductive layer after patterning and the first electroplating layer on an upper surface of the core layer; Forming a recognition mark;
Patterning the second conductive layer using the second electrolytic plating layer as a mask, and forming a second wiring pattern comprising a patterned second conductive layer and the second electrolytic plating layer on a lower surface of the core layer; 2 forming a recognition mark,
The first wiring pattern and the first recognition mark are formed by being positioned with the first opening as a position reference,
5. The method of manufacturing a wiring board according to claim 4, wherein the second wiring pattern and the second recognition mark are formed with the third opening as a position reference. 6.
前記第２配線パターン及び前記第２認識マークを形成する工程の後に、
前記コア層の上面に、前記第１配線パターンの上面を露出する第１ビアホールを有する第１層間絶縁層を形成する工程と、
前記コア層の下面に、前記第２配線パターンの下面を露出する第２ビアホールを有する第２層間絶縁層を形成する工程と、を有し、
前記第１ビアホールは、前記第１認識マークを位置基準として位置決めされて形成され、
前記第２ビアホールは、前記第２認識マークを位置基準として位置決めされて形成されることを特徴とする請求項５に記載の配線基板の製造方法。 In the step of forming the second wiring pattern and the second recognition mark, the third conductive layer is removed,
After the step of forming the second wiring pattern and the second recognition mark,
Forming a first interlayer insulating layer having a first via hole exposing the upper surface of the first wiring pattern on the upper surface of the core layer;
Forming a second interlayer insulating layer having a second via hole exposing the lower surface of the second wiring pattern on the lower surface of the core layer,
The first via hole is formed by being positioned using the first recognition mark as a position reference,
6. The method of manufacturing a wiring board according to claim 5, wherein the second via hole is formed by being positioned with the second recognition mark as a position reference.
前記コア層の上面に、第１配線パターンと、前記第１配線パターンの一部に形成され、前記コア層の上面を露出し複数の前記線状導体を露出する第１開口部と、を形成する工程と、
前記コア層の上面に、前記第１配線パターンの上面を露出する第１ビアホールを有する第１層間絶縁層を形成する工程と、
前記第１層間絶縁層を形成した後に、前記支持体を除去する工程と、
前記コア層の下面に第２導電層を形成する工程と、
前記第２導電層の前記第１開口部と平面視で重なる位置に、前記第１開口部よりも平面形状の大きい第２開口部を形成する工程と、
前記第１配線パターン及び前記第１配線パターンと電気的に接続された前記線状導体を給電経路とする電解めっき法により、前記第１開口部と平面視で重なる位置に形成された第３開口部を有する第３導電層を、前記第２開口部から露出する前記コア層の下面に形成する工程と、
前記コア層の下面に、前記第２導電層の一部を被覆し、所定の開口パターンを有する第２レジスト層を形成する工程と、
前記第２レジスト層をマスクとし、前記第２導電層を給電経路とする電解めっき法により、前記第２導電層上に第２電解めっき層を形成する工程と、
前記第２電解めっき層をマスクにして前記第２導電層をパターニングし、前記コア層の下面に、パターニング後の第２導電層と前記第２電解めっき層とからなる第２配線パターンと、第２認識マークとを形成する工程と、を有し、
前記第３開口部は、前記第１開口部の平面形状と同じ大きさに形成されるとともに、複数の前記線状導体を露出するように、且つ、前記第１開口部に上端面が露出する前記線状導体の下端面を露出するように形成され、
前記第２配線パターン及び前記第２認識マークは、前記第３開口部を位置基準として位置決めされて形成されることを特徴とする配線基板の製造方法。 Preparing a structure in which a core layer having an insulating base material and a large number of linear conductors penetrating the insulating base material in the thickness direction is formed on a support;
Formed on the upper surface of the core layer are a first wiring pattern and a first opening formed in a part of the first wiring pattern and exposing the upper surface of the core layer and exposing the plurality of linear conductors. And a process of
Forming a first interlayer insulating layer having a first via hole exposing the upper surface of the first wiring pattern on the upper surface of the core layer;
Removing the support after forming the first interlayer insulating layer;
Forming a second conductive layer on the lower surface of the core layer;
Forming a second opening having a larger planar shape than the first opening at a position overlapping the first opening of the second conductive layer in plan view;
A third opening formed at a position overlapping the first opening in plan view by an electroplating method using the first wiring pattern and the linear conductor electrically connected to the first wiring pattern as a power feeding path. Forming a third conductive layer having a portion on the lower surface of the core layer exposed from the second opening;
Covering the lower surface of the core layer with a part of the second conductive layer and forming a second resist layer having a predetermined opening pattern;
Forming a second electrolytic plating layer on the second conductive layer by an electrolytic plating method using the second resist layer as a mask and the second conductive layer as a power feeding path;
Patterning the second conductive layer using the second electrolytic plating layer as a mask, and forming a second wiring pattern comprising a patterned second conductive layer and the second electrolytic plating layer on a lower surface of the core layer; 2 forming a recognition mark,
The third opening is formed in the same size as the planar shape of the first opening, and the upper end surface is exposed in the first opening so as to expose the plurality of linear conductors. Formed to expose the lower end surface of the linear conductor,
The method of manufacturing a wiring board, wherein the second wiring pattern and the second recognition mark are formed by being positioned with the third opening as a position reference.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014032518A JP6223858B2 (en) | 2014-02-24 | 2014-02-24 | Wiring board and method of manufacturing wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014032518A JP6223858B2 (en) | 2014-02-24 | 2014-02-24 | Wiring board and method of manufacturing wiring board |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2015159161A true JP2015159161A (en) | 2015-09-03 |
| JP2015159161A5 JP2015159161A5 (en) | 2017-01-12 |
| JP6223858B2 JP6223858B2 (en) | 2017-11-01 |
Family
ID=54182968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014032518A Active JP6223858B2 (en) | 2014-02-24 | 2014-02-24 | Wiring board and method of manufacturing wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6223858B2 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02229445A (en) * | 1989-03-01 | 1990-09-12 | Nitto Denko Corp | Film carrier and semiconductor device |
| JPH0487213A (en) * | 1990-07-27 | 1992-03-19 | Ricoh Co Ltd | Anisotropic conductive film and its manufacture |
| JP2005005335A (en) * | 2003-06-10 | 2005-01-06 | Matsushita Electric Ind Co Ltd | Method for manufacturing printed circuit board |
| JP2011151185A (en) * | 2010-01-21 | 2011-08-04 | Shinko Electric Ind Co Ltd | Wiring board and semiconductor device |
| JP2013102035A (en) * | 2011-11-08 | 2013-05-23 | Ngk Spark Plug Co Ltd | Ceramic substrate and manufacturing method thereof |
-
2014
- 2014-02-24 JP JP2014032518A patent/JP6223858B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02229445A (en) * | 1989-03-01 | 1990-09-12 | Nitto Denko Corp | Film carrier and semiconductor device |
| JPH0487213A (en) * | 1990-07-27 | 1992-03-19 | Ricoh Co Ltd | Anisotropic conductive film and its manufacture |
| JP2005005335A (en) * | 2003-06-10 | 2005-01-06 | Matsushita Electric Ind Co Ltd | Method for manufacturing printed circuit board |
| JP2011151185A (en) * | 2010-01-21 | 2011-08-04 | Shinko Electric Ind Co Ltd | Wiring board and semiconductor device |
| JP2013102035A (en) * | 2011-11-08 | 2013-05-23 | Ngk Spark Plug Co Ltd | Ceramic substrate and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6223858B2 (en) | 2017-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10383228B2 (en) | Electronic component device and method for manufacturing the same | |
| JP4431123B2 (en) | Electronic device substrate and manufacturing method thereof, and electronic device and manufacturing method thereof | |
| JP6752553B2 (en) | Wiring board | |
| TWI508196B (en) | Method of making cavity substrate with built-in stiffener and cavity | |
| US8458900B2 (en) | Wiring substrate having columnar protruding part | |
| JP6462480B2 (en) | Wiring board and method of manufacturing wiring board | |
| JP3990962B2 (en) | Wiring board manufacturing method | |
| US8941016B2 (en) | Laminated wiring board and manufacturing method for same | |
| KR101867893B1 (en) | Wiring substrate and method of manufacturing the same | |
| US10892216B2 (en) | Wiring substrate and semiconductor device | |
| JP6615701B2 (en) | WIRING BOARD, SEMICONDUCTOR DEVICE, AND WIRING BOARD MANUFACTURING METHOD | |
| JP5951414B2 (en) | Electronic component built-in substrate and manufacturing method of electronic component built-in substrate | |
| US9485864B2 (en) | Bump structure, wiring substrate, semiconductor apparatus and bump structure manufacturing method | |
| JP2000323613A (en) | Multilayer substrate for semiconductor device and manufacture thereof | |
| JP6550260B2 (en) | Wiring board and method of manufacturing wiring board | |
| JP2017163027A (en) | Wiring board, semiconductor device, and manufacturing method for wiring board | |
| US20150144384A1 (en) | Packaging substrate and fabrication method thereof | |
| JP2014107427A (en) | Wiring board, semiconductor device and wiring board manufacturing method | |
| JP6533680B2 (en) | WIRING BOARD, SEMICONDUCTOR DEVICE, AND WIRING BOARD MANUFACTURING METHOD | |
| US9818702B2 (en) | Wiring substrate and semiconductor device | |
| JP2020155631A (en) | Wiring board, manufacturing method of them, and semiconductor package | |
| US20160021749A1 (en) | Package board, method of manufacturing the same and stack type package using the same | |
| JP6223858B2 (en) | Wiring board and method of manufacturing wiring board | |
| KR101501902B1 (en) | Printed circuit board substrate having metal post and the method of manufacturing the same | |
| KR101158213B1 (en) | Printed Circuit Board with Electronic Components Embedded therein and Method for Fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161128 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161128 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170919 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171004 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6223858 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |