JP2015149706A - 半導体回路及びその動作方法 - Google Patents
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Abstract
【課題】半導体回路及びその動作方法を提供する。【解決手段】フィードバックノードの電圧レベルを決定する第1回路、ラッチ入力ノードをプリチャージする第2回路、フィードバックノードの電圧レベルとクロック信号の電圧レベルに基づいてラッチ入力ノードをプルダウンさせる第3回路、クロック信号の電圧レベルとラッチ入力ノードの電圧レベルに基づいて出力するラッチと、第1ないし第3回路とラッチのうち少なくとも一つに含まれ、制御信号を提供される制御回路を含み、ラッチは、ラッチ入力ノードの電圧レベルにゲーティングされて出力ノードをプルアップさせる第1トランジスタと、フィードバックノードの反転した電圧レベルにゲーティングされ、出力ノードをプルダウンさせる第2トランジスタと、第2トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて出力ノードをプルダウンさせる第3トランジスタを含む。【選択図】図1
Description
本発明は、半導体回路及びその動作方法に関する。
半導体装置の一つであるフリップフロップ(flip−flop)は、クロック信号に応答して入力されたデータを保存し、これを順次に伝達する機能を有する。
従来のマスター−スレーブ(master−slave)フリップフロップは、小面積と低消費電力であるため、広く使用されているが、データ−出力レイテンシ(data−to−output latency)のため、マスター−スレーブフリップフロップを高速動作チップに使用することには限界がある。したがって、高速動作に適合し、かつ消費電力が低減された高速−低消費電力フリップフロップに関する研究が行われている。
従来のマスター−スレーブ(master−slave)フリップフロップは、小面積と低消費電力であるため、広く使用されているが、データ−出力レイテンシ(data−to−output latency)のため、マスター−スレーブフリップフロップを高速動作チップに使用することには限界がある。したがって、高速動作に適合し、かつ消費電力が低減された高速−低消費電力フリップフロップに関する研究が行われている。
本発明が解決しようとする技術的課題は、高速で動作が可能であり、かつつ消費電力が低減された半導体回路を提供することにある。
本発明が解決しようとする技術的課題は、高速で動作が可能であり、つ消費電力が低減された半導体回路の動作方法を提供することにある。
本発明の技術的課題は、上述の技術的課題に制限されず、上述以外の他の技術的課題は次の記載から当業者に明確に理解できるであろう。
前記技術的課題を達成するための本発明の一実施形態による半導体回路は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルに基づいてフィードバックノードの電圧レベルを決定する第1回路、クロック信号の電圧レベルに基づいてラッチ入力ノードをプリチャージ(pre charge)する第2回路、フィードバックノードの電圧レベルとクロック信号の電圧レベルに基づいてラッチ入力ノードをプルダウン(pull down)させる第3回路、クロック信号の電圧レベルとラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、第1ないし第3回路とラッチのうち少なくとも一つに含まれ、制御信号を提供される制御回路を含み、ラッチは、ラッチ入力ノードの電圧レベルにゲーティングされて出力ノードをプルアップ(pull up)させる第1トランジスタと、フィードバックノードの反転した電圧レベルにゲーティングされて出力ノードをプルダウンさせる第2トランジスタと、第2トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて出力ノードをプルダウンさせる第3トランジスタとを含む。
本発明のいくつかの実施形態で、前記制御信号はリセット(reset)信号を含み、前記リセット信号が活性化(activated)される場合、前記出力データの電圧レベルは第2レベルに維持され、前記リセット信号が非活性化(inactivated)される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される。
本発明のいくつかの実施形態で、前記制御回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記ラッチに含まれるNORゲートとを含む。
本発明のいくつかの実施形態で、前記半導体回路は、前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、前記制御回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記キーパー回路に含まれるNORゲートとを含む。
本発明のいくつかの実施形態で、前記制御信号はセット(set)信号を含み、前記セット信号が活性化される場合、前記出力データの電圧レベルは前記第1レベルに維持され、前記セット信号が非活性化される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される。
本発明のいくつかの実施形態で、前記制御回路は、前記第1回路に含まれるトランジスタと、前記ラッチに含まれるNANDゲートとを含む。
本発明のいくつかの実施形態で、前記制御信号はスキャン(scan)信号を含み、前記スキャン信号の電圧レベルが第1レベルである場合、前記出力データの電圧レベルはスキャン入力信号の電圧レベルに応じて決定され、前記スキャン信号の電圧レベルが前記第1レベルと異なる第2レベルである場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される。
本発明のいくつかの実施形態で、前記制御回路は、前記第1回路に含まれる複数のトランジスタを含む。
本発明のいくつかの実施形態で、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記ラッチに含まれるNORゲートを含む。
本発明のいくつかの実施形態で、前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記キーパー回路に含まれるNORゲートとを含む。
本発明のいくつかの実施形態で、前記制御回路はセット回路をさらに含み、前記セット回路は、前記第1回路に含まれるトランジスタと、前記ラッチに含まれるNANDゲートとを含む。
本発明のいくつかの実施形態で、前記半導体回路は、前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、前記ラッチは前記キーパー回路に含まれたトランジスタがターンオンされる場合のようにターンオンされるトランジスタを含む。
本発明のいくつかの実施形態で、前記制御回路はリセット回路を含み、前記リセット回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記ラッチに含まれるNORゲートとを含む。
本発明のいくつかの実施形態で、前記半導体回路は、前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、前記制御回路はリセット回路を含み、前記リセット回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記キーパー回路に含まれるNORゲートとを含む。
本発明のいくつかの実施形態で、前記制御回路はセット回路を含み、前記セット回路は、前記第1回路に含まれるトランジスタと、前記ラッチに含まれるNANDゲートとを含む。
本発明のいくつかの実施形態で、前記制御回路はスキャン回路を含み、前記スキャン回路は、前記第1回路に含まれる複数のトランジスタを含む。
本発明のいくつかの実施形態で、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記ラッチに含まれるNORゲートとを含む。
本発明のいくつかの実施形態で、前記制御回路はリセット回路をさらに含み、前記リセット回路は、前記第2回路に含まれるトランジスタと、前記第3回路に含まれるトランジスタと、前記キーパー回路に含まれるNORゲートとを含む。
本発明のいくつかの実施形態で、前記制御回路はセット回路をさらに含み、前記セット回路は、前記第1回路に含まれるトランジスタと、前記ラッチに含まれるNANDゲートとを含む。
本発明のいくつかの実施形態で、前記半導体回路は、前記ラッチ入力ノードまたは前記フィードバックノードの電圧レベルを第1レベルに維持する第1キーパー回路と、前記フィードバックノードの電圧レベルを第2レベルに維持する第2キーパー回路とをさらに含む。
前記技術的課題を達成するための本発明の他の実施形態による半導体回路は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、入力データの電圧レベルにゲーティング(gating)され、電源電圧を提供する第1トランジスタと、クロック信号の電圧レベルにゲーティングされ、前記第1トランジスタの出力をフィードバックノードに伝達する第2トランジスタと、前記入力データの電圧レベルにゲーティングされ、接地電圧を提供する第3トランジスタと、ラッチ入力ノードの電圧レベルにゲーティングされ、前記第3トランジスタの出力を前記フィードバックノードに伝達する第4トランジスタを含む第1回路と、前記クロック信号の電圧レベルにゲーティングされ、前記電源電圧を前記ラッチ入力ノードに伝達する第5トランジスタを含む第2回路と、前記クロック信号の電圧レベルにゲーティングされ、前記接地電圧を提供する第6トランジスタと、前記フィードバックノードの電圧レベルにゲーティングされ、前記第6トランジスタの出力を前記ラッチ入力ノードに伝達する第7トランジスタを含む第3回路と、前記クロック信号の電圧レベルと前記ラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、前記第1ないし第3回路と前記ラッチのうち少なくとも一つに含まれ、前記制御信号を提供される制御回路とを含む。
本発明のいくつかの実施形態で、前記制御信号はリセット信号を含み、前記制御回路は、前記第2回路に含まれ、前記リセット信号にゲーティングされ、前記電源電圧を前記第5トランジスタに伝達する第8トランジスタと、前記第3回路に含まれ、前記リセット信号にゲーティングされ、前記接地電圧を前記ラッチ入力ノードに伝達する第9トランジスタと、前記第3回路に含まれ、反転した(inverted)前記リセット信号にゲーティングされ、前記第6トランジスタの出力を前記フィードバックノードに伝達する第10トランジスタと、前記ラッチに含まれ、第1入力により反転した前記出力データの電圧レベルを提供され、第2入力により前記リセット信号を提供されるNORゲートとを含む。
本発明のいくつかの実施形態で、前記制御信号はセット信号を含み、前記制御回路は、前記第1回路に含まれ、前記セット信号にゲーティングされて前記第2トランジスタと前記フィードバックノードを連結する第8トランジスタと、前記第1回路に含まれ、前記セット信号にゲーティングされて前記フィードバックノードと前記接地電圧を連結する第9トランジスタと、前記ラッチに含まれ、第1入力により反転した前記セット信号を提供され、第2入力により反転した前記出力データの電圧レベルを提供されるNANDゲートとを含む。
本発明のいくつかの実施形態で、前記制御信号はスキャン信号を含み、前記制御回路は、前記第1回路に含まれ、前記スキャン信号にゲーティングされ、前記電源電圧を前記第1トランジスタに提供する第8トランジスタと、前記第1回路に含まれ、スキャン入力信号にゲーティングされて前記電源電圧を提供する第9トランジスタと、前記第1回路に含まれ、反転した前記スキャン信号にゲーティングされ、前記第9トランジスタの出力を前記第2トランジスタに伝達する第10トランジスタと、前記第1回路に含まれ、反転した前記スキャン信号にゲーティングされて前記接地電圧を前記第3トランジスタに伝達する第11トランジスタと、前記第1回路に含まれ、前記スキャン信号にゲーティングされて前記接地電圧を提供する第12トランジスタと、前記第1回路に含まれ、前記スキャン入力信号にゲーティングされて前記第12トランジスタの出力を前記第4トランジスタに伝達する第13トランジスタとを含む。
前記技術的課題を達成するための本発明のまた他の実施形態による半導体回路は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルのうち少なくとも一つに基づいてフィードバックノードの電圧レベルを決定する第1回路と、前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第1電圧にプリチャージ(pre charge)する第2回路と、前記フィードバックノードの電圧レベルと前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第2電圧にプルダウン(pull down)させる第3回路と、前記第1ないし第3回路のうち少なくとも一つに含まれ、前記制御信号を提供される制御回路を含み、前記第3回路は第1ないし第3トランジスタを含み、前記第1トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記フィードバックノードを前記第2電圧に維持させ、前記第2トランジスタは、前記フィードバックノードの電圧レベルにゲーティングされて前記ラッチ入力ノードを前記第2電圧にプルダウンさせ、前記第3トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記第3トランジスタと前記ラッチ入力ノードとを接続させる。
本発明のいくつかの実施形態で、前記制御信号はイネーブル信号とスキャンイネーブル信号を含み、前記制御回路は、前記第1回路に含まれ、第1入力により前記イネーブル信号を提供され、第2入力により前記スキャンイネーブル信号を提供されるNORゲートを含む。
前記技術的課題を達成するための本発明のまた他の実施形態による半導体回路は、第1ノードの電圧レベルにゲーティングされて第2ノードを第1電圧にプルアップ(pull up)させる第1トランジスタと、第3ノードの電圧レベルにゲーティングされて前記第2ノードを第2電圧にプルダウン(pull down)させる第2トランジスタと、前記第2トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて前記第2ノードをプルダウンさせる第3トランジスタと、前記第1ノードの電圧レベルにゲーティングされて第2ノードを前記第2電圧に維持させる第4トランジスタと、前記第4トランジスタと直列連結され、前記第2ノードの反転した電圧レベルにゲーティングされて前記第2ノードを前記第2電圧に維持させる第5トランジスタと、前記第2ノードの反転した電圧レベルにゲーティングされて前記第2ノードを前記第1電圧に維持させる第6トランジスタと、前記第6トランジスタと直列連結され、前記クロック信号の電圧レベルにゲーティングされて前記第2ノードを前記第1電圧に維持させる第7トランジスタとを含む。
本発明のいくつかの実施形態で、前記第1ないし第7トランジスタは、前記クロック信号の電圧レベルと前記第3ノードの電圧レベルに基づいて前記第1ノードの電圧レベルを反転させて前記第2ノードへの伝達に利用され得る。
本発明のいくつかの実施形態で、前記第2ないし第5トランジスタはNMOSトランジスタを含み、前記第1トランジスタと、第6トランジスタと、第7トランジスタはPMOSトランジスタとを含み得る。
前記他の技術的課題を達成するための本発明の一実施形態による半導体回路の動作方法は、提供される制御信号に応じて互いに異なる動作を行う半導体回路において、前記制御信号の電圧レベルが第1レベルである場合、クロック信号と入力データの電圧レベルに基づいてフィードバックノードの電圧レベルを決定し、前記クロック信号と前記フィードバックノードの電圧レベルに基づいて前記ラッチ入力ノードの電圧レベルを決定し、前記クロック信号に同期され、前記ラッチ入力ノードの電圧レベルに応じて出力データを出力し、前記制御信号の電圧レベルが前記第1レベルと異なる第2レベルである場合、予め決定された前記出力データを出力することを含む。
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲によってのみ定義される。図面に表示する構成要素のサイズ及び相対的なサイズは説明を明瞭するため、誇張したものであり得る。明細書全体にかけて同一参照符号は同一構成要素を指称し、「及び/または」は、言及されたアイテムの各々及び一つ以上のすべての組合せを含む。
一つの素子(elements)が他の素子と「接続された(connected to)」または「カップリングされた(coupled to)」と指称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。反面、一つの素子が他の素子と「直接接続された(directly connected to)」または「直接カップリングされた(directly coupled to)」と指称されるものは中間に他の素子を介在しないことを示す。
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数形は文句で特に言及しない限り複数形も含む。明細書で使用される「含む(comprises)」及び/または「含む(comprising)」は言及された構成要素、段階、動作及び/または素子は一つ以上の他の構成要素、段階、動作及び/または素子の存在または追加を排除しない。
第1、第2などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第1構成要素は本発明の技術的思想内で第2構成要素であり得ることは勿論である。
他に定義されなければ、本明細書で使用されるすべての用語(技術及び科学的用語を含む)は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈してはならない。
図1は、本発明の第1実施形態による半導体回路を示す回路図である。
図1を参照すると、半導体回路1は、第1回路10、第2回路20、第3回路30、ラッチ40、第1キーパー回路50、第2キーパー回路60、及び制御回路(NR1〜NR3、GR1〜GR2)を含む。
第1回路10は、入力データDの電圧レベル、ラッチ入力ノードZZの電圧レベル及びクロック信号CKの電圧レベルに基づいてフィードバックノードFBの電圧レベルを決定する。
このような第1回路10は、図面に示すように、入力データDの電圧レベルにゲーティング(gating)され、電源電圧VDDを提供するトランジスタP1と、クロック信号CKの電圧レベルにゲーティングされ、トランジスタP1の出力をフィードバックノードFBに伝達するトランジスタP2と、入力データDの電圧レベルにゲーティングされ、接地電圧を提供するトランジスタN2と、ラッチ入力ノードZZの電圧レベルにゲーティングされてトランジスタN2の出力をフィードバックノードFBに伝達するトランジスタN1を含み得る。
本実施形態で、トランジスタ(P1、P2、N1、N2)は示すように電源電圧VDDと接地電圧との間に直列連結され得るが、本発明はこれに制限されない。また、一部のトランジスタ(P1、P2)は例えば、PMOSトランジスタで構成され、残りのトランジスタ(N1、N2)は例えば、NMOSトランジスタで構成されるが、本発明はこれに制限されない。
第2回路20は、クロック信号CKの電圧レベルに基づいてラッチ入力ノードZZをプリチャージ(pre charge)することができる。
このような第2回路20は、クロック信号CKの電圧レベルにゲーティングされてトランジスタNR1から提供された電源電圧VDDをラッチ入力ノードZZに伝達するトランジスタP3を含み得る。
ここで、トランジスタP3は、例えば、PMOSトランジスタで構成されるが、本発明はこれに制限されない。
第3回路30は、フィードバックノードFBの電圧レベルとクロック信号CKの電圧レベルに基づいてラッチ入力ノードZZをプルダウン(pull down)させることができる。
このような第3回路30は、クロック信号CKの電圧レベルにゲーティングされて接地電圧を提供するトランジスタN4と、フィードバックノードFBの電圧レベルにゲーティングされ、トランジスタN4の出力をラッチ入力ノードZZに伝達するトランジスタN3を含み得る。
ここで、トランジスタ(N3、N4)は例えば、NMOSトランジスタで構成されるが、本発明はこれに制限されない。
ラッチ40は、クロック信号CKの電圧レベルとラッチ入力ノードZZの電圧レベルとに基づいて出力データQを出力することができる。
詳細には、ラッチ40は、ラッチ入力ノードZZの電圧レベルにゲーティングされ、電源電圧VDDを提供するトランジスタP4と、ラッチ入力ノードZZの電圧レベルにゲーティングされ、接地電圧を提供するトランジスタN6と、クロック信号CKの電圧レベルにゲーティングされてトランジスタN6の出力を反転した(inverted)出力ノードQNに伝達するトランジスタN5とを含み得る。ここで、トランジスタN6は反転した出力ノードQNの電圧レベルを接地電圧に維持させ得る。
またラッチ40は、NORゲートGR2の出力にゲーティングされ、電源電圧VDDを提供するトランジスタP5と、クロック信号CKの電圧レベルにゲーティングされてトランジスタP5の出力を反転した出力ノードQNに伝達するトランジスタP6と、NORゲートGR2の出力にゲーティングされてトランジスタN6の出力を反転した出力ノードQNに提供するトランジスタN7とを含み得る。ここで、トランジスタP5は反転した出力ノードQNの電圧レベルを電源電圧VDDに維持させ得る。
またラッチ40は、反転した出力ノードQNにゲーティングされて電源電圧VDDを出力データQとして出力するトランジスタP7と、反転した出力ノードQNにゲーティングされて接地電圧を出力データQとして出力するトランジスタN8とを含み得る。
ここで、トランジスタ(P4、N5、N6)は、クロック信号CKの電圧レベルに応じてラッチ入力ノードZZの電圧レベルをインバーティング(inverting)して反転した出力ノードQNに提供するクロックに基づくインバータ(clock based inverter)を構成でき、トランジスタ(P7、N8)は、反転した出力ノードQNの電圧レベルをインバーティングし、出力データQとして出力するインバータを構成できるが、本発明はこれに制限されない。
一方、本実施形態で、ラッチ40に含まれるトランジスタ(P4〜P7)は、例えば、PMOSトランジスタで構成され、トランジスタ(N5〜N8)は例えば、NMOSトランジスタで構成されるが、本発明はこれに制限されない。また、本実施形態では、ラッチ40の構成をトランジスタ(P4〜P7)とトランジスタ(N5〜N8)を利用して図に示すように構成したが、本発明はこのような構成に制限されず、ラッチ40の詳細な構成は必要に応じていくらでも変形できる。
制御回路(NR1〜NR3、GR1〜GR2)は、提供される制御信号Rに応じて半導体回路1が互いに異なる動作を行うようにすることができる。
本実施形態で、制御回路(NR1〜NR3、GR1〜GR2)は例えば、半導体回路1がリセット(reset)動作を行うようにするリセット回路であり得る。
制御回路(NR1〜NR3、GR1〜GR2)は、リセット信号Rの電圧レベルにゲーティングされて電源電圧VDDをトランジスタP3に伝達するトランジスタNR1と、反転したリセット信号RNの電圧レベルにゲーティングされてトランジスタN9の出力をトランジスタN3に伝達するトランジスタNR2と、リセット信号Rの電圧レベルにゲーティングされて接地電圧をラッチ入力ノードZZに提供するトランジスタNR3と、リセット信号Rの電圧レベルをインバーティングし、反転したリセット信号RNを出力するインバータGR1と、第1入力により反転した出力ノードQNの電圧レベルを提供され、第2入力によりリセット信号Rの電圧レベルを提供され、これをNOR演算して出力するNORゲートGR2とを含み得る。
本実施形態で、トランジスタNR1は、例えば、PMOSトランジスタで構成され、トランジスタ(NR2、NR3)は、例えば、NMOSトランジスタで構成されるが、本発明はこれに制限されない。
本実施形態で、図に示すように、トランジスタNR1は第2回路20に含まれ、トランジスタ(NR2、NR3)は第3回路30に含まれ、NORゲートGR2はラッチ40に含まれるように構成され得る。
第1キーパー回路50は、ラッチ入力ノードZZまたはフィードバックノードFBの電圧レベルを第1レベル(例えば、ハイレベル、以下Hという)に維持させ得る。
このような第1キーパー回路50は、フィードバックノードFBの電圧レベルにゲーティングされて電源電圧VDDをラッチ入力ノードZZに提供するトランジスタP8と、ラッチ入力ノードZZの電圧レベルにゲーティングされて電源電圧VDDをフィードバックノードFBに提供するトランジスタP9とを含み得る。
本実施形態で、第1キーパー回路50に含まれたトランジスタ(P8、P9)は、例えば、PMOSトランジスタで構成されるが、本発明はこれに制限されない。
第2キーパー回路60は、フィードバックノードFBの電圧レベルを第2レベル(例えば、ローレベル、以下Lという)に維持させ得る。
このような第2キーパー回路60は、フィードバックノードFBの電圧レベルをインバーティングするインバータG1と、インバータG1の出力にゲーティングされ、接地電圧をフィードバックノードFBに提供するトランジスタN9とを含み得る。
本実施形態で、第2キーパー回路60に含まれたトランジスタN9は、例えば、NMOSトランジスタで構成されるが、本発明はこれに制限されない。
一方、本発明のいくつかの実施形態で、このような第1及び第2キーパー回路(50、60)は必要に応じて省略できる。すなわち、本発明は図1に示すすべての構成に制限されない。
本発明は、図1のようにフリップフロップ(flip−flop)の動作のため、クロック信号CKを使用するが、反転したクロック信号の使用を避けることによってクロック信号CKの反転素子による電力消費を避けることができ、クロック信号CK及びクロック信号の反転信号の伝達のためのトランスミッションゲート(transmission gate)あるいはトライステートインバータ(tri−state inverter)の使用を避けることによってトランスミッションゲート(transmission gate)及びトライステートインバータ(tri−state inverter)のゲート容量(gate capacitor)に形成される寄生容量(parasitic capasitor)でクロック信号及び反転クロック信号のスイッチングによるスイッチング パワー(switching power)の消耗を避けることができる。また、入力データD信号と前記クロック信号CKのゲーティング(gating)により形成されたフリップフロップの内部信号はデータディペンデンシ(data dependency)があるため、毎回スイッチングするクロック信号及び反転クロック信号を使用する回路に比べてスイッチングパワーを減少させる確率が高いと言える。したがって、クロック信号CKと入力データDと入力データD及びクロック信号CKに基づいて生成されたデータディペンデンシ(data dependency)がある内部信号を使用することによってフリップフロップの性能を維持しながら低消費電力を実現できる。このような回路設計技法は、以下で説明する実施形態においても同様に適用される。
図2及び図3は、本発明の第1実施形態による半導体回路の動作を説明するための図である。
図1ないし図3を参照すると、本実施形態による半導体回路1は入力されるリセット信号Rの電圧レベルに応じて表1のような動作を行う。
先に、図1を参照すると、リセット信号Rが第2レベルLである場合、トランジスタ(NR1、NR2)はターンオン(turn on)され、トランジスタNR3はターンオフ(turn off)される。そして、この場合、NORゲートGR2は反転した出力ノードQNの電圧レベルを反転させて出力するインバータ機能を行う。
したがって、図1に示す回路は図2に示す回路に簡略化できる。図2を参照すると、図1のトランジスタ(NR1、NR2)の影響を受けず、トランジスタNR3が除去されていることが分かる。また、図1のNORゲートGR2はインバータG2みに代替される。
このような半導体回路1がクロック信号CKに応じて入力データDを出力データQとして出力する過程について図3を共に参照してより詳細に説明する。
図2及び図3を参照すると、Ta時点で、クロック信号CKが第2レベルLであり、入力データDが第1レベルHであるとき、トランジスタ(P1、N4、N5)はターンオフされ、トランジスタ(P3、P6、N2)はターンオンされる。ラッチ入力ノードZZの電圧レベルは第1レベルHであるため、トランジスタN1はターンオンされる。したがって、フィードバックノードFBの電圧レベルは第2レベルLになる。したがって、トランジスタN3はターンオフされ、トランジスタP8はターンオンされる。
ラッチ入力ノードZZの電圧レベルは第1レベルHであるため、トランジスタP4はターンオンされる。これによって、反転した出力ノードQNの電圧レベルが第1レベルHになる。そして、反転した出力ノードQNの電圧レベルが第1レベルHであるため、トランジスタN8がターンオンされる。したがって、出力データQの電圧レベルは第2レベルLになる。
次に、Tb時点で、入力データDが第2レベルLであるとき、トランジスタN2はターンオフされ、トランジスタP1はターンオンされる。したがって、トランジスタ(P1、P2)によりフィードバックノードFBの電圧レベルは第1レベルHに遷移する。したがって、トランジスタN3はターンオンされ、トランジスタP8はターンオフされる。この際、第2レベルLを有するクロック信号CKによりラッチ入力ノードZZの電圧レベルは第1レベルHを維持する。したがって、反転した出力ノードQNの電圧レベルと出力データQの電圧レベルは変動しない。
次に、Tc時点で、クロック信号CKが第2レベルLから第1レベルHに遷移すると、トランジスタ(P2、P11)はターンオフされ、トランジスタ(N4、N5)はターンオンされる。したがって、ラッチ入力ノードZZの電圧レベルは第1レベルHから第2レベルLに遷移する。このようにラッチ入力ノードZZの電圧レベルが第1レベルHから第2レベルLに遷移すると、トランジスタP9はターンオンされる。したがって、フィードバックノードFBの電圧レベルは第1レベルHを維持する。
ラッチ入力ノードZZの電圧レベルは、第1レベルHから第2レベルLに遷移すると、ラッチ40はクロック信号CKの上昇エッジに基づいてラッチ入力ノードZZの電圧レベルをラッチし、これを第2レベルLを有する出力データQとして出力する。
詳細には、ラッチ入力ノードZZの電圧レベルが第1レベルHから第2レベルLに遷移しながらクロック信号CKに上昇エッジが印加される場合、トランジスタP4がターンオフされ、トランジスタ(N5、N6)がターンオンされる。これによって、反転した出力ノードQNの電圧レベルが第1レベルHに遷移する。これによってトランジスタ(P5、P6)がターンオンされるため、反転した出力ノードQNの電圧レベルは第1レベルHを維持する。
反転した出力ノードQNの電圧レベルが第1レベルHを維持すると、トランジスタP7はターンオフされ、トランジスタN8はターンオンされる。したがって、出力データQは第2レベルLになる。
次に、Td時点で、入力データDにグリッチ(glitch)が発生しても、トランジスタ(P2、N1)がターンオフ状態を維持するため、グリッチはフィードバックノードFBの電圧レベルに影響を与えない。この際、第1キーパー回路50に含まれたトランジスタP9はフィードバックノードFBの電圧レベルを第1レベルHに維持させる。
次に、Te時点で、クロック信号CKの電圧レベルが第2レベルLに変更される。この際、トランジスタP3はターンオンされ、トランジスタN4はターンオフされる。トランジスタP3によりラッチ入力ノードZZの電圧レベルは第1レベルHに遷移する。
この際、ラッチ入力ノードZZの電圧レベルが第1レベルHに遷移しても、クロック信号CKの電圧レベルが第2レベルLであるため、トランジスタN5はターンオフされる。したがって、反転した出力ノードQNの電圧レベルと出力データQの電圧レベルは変更されない。
一方、クロック信号CKの電圧レベルが第2レベルLに変更される場合、トランジスタP2はターンオンされる。したがって、フィードバックノードFBの電圧レベルは第1レベルHを維持する。
しかし、グリッチによってデータ入力Dが第2レベルLから第1レベルHに遷移すると、トランジスタP1はターンオフされてトランジスタN2はターンオンされる。
トランジスタN1がターンオン状態を維持する間トランジスタN2がグリッチによってターンオンされると、フィードバックノードFBにはトランジスタ(N1、N2)により接地電圧が提供される。すなわち、クロック信号CKの電圧レベルが第2レベルLであるとき、データ入力Dに含まれたグリッチはフィードバックノードFBの電圧レベルに影響を与える。
クロック信号CKの電圧レベルが第1レベルHであるとき(例えば、Td時点で)、フィードバックノードFBの電圧レベルはデータ入力Dに同期されないが、クロック信号CKの電圧レベルが第2レベルLであるとき(例えば、Te時点で)、フィードバックノードFBの電圧レベルはデータ入力Dに同期される。
次に、Tf時点で、クロック信号CKの電圧レベルが第2レベルLから第1レベルHに遷移すると、ラッチ入力ノードZZの電圧レベルはトランジスタ(N3、N4)を介して第2レベルLに遷移する。しかし、反転した出力ノードQNの電圧レベルはトランジスタP4がターンオンされ、第1レベルHを維持する。これによって、出力データQの電圧レベルも第2レベルLを維持する。
一方、フィードバックノードFBの電圧レベルはトランジスタP9により第1レベルHを維持する。
次に、Tg時点での半導体回路1の動作は前述したTd時点での半導体回路1の動作と同一である。
次に、Th時点で、クロック信号CKの電圧レベルが第2レベルLである場合、トランジスタP3はターンオンされ、トランジスタN4はターンオフされる。したがって、トランジスタP3によりラッチ入力ノードZZの電圧レベルは第1レベルHに遷移する。しかし、トランジスタN5がターンオフされるため、反転した出力ノードQNの電圧レベルは第1レベルHを維持する。これによって、出力データQの電圧レベルも第2レベルLを維持する。
一方、トランジスタ(P1、P2)によりフィードバックノードFBの電圧レベルは第1レベルHを維持する。
しかし、Th時点とTi時点の間で、クロック信号CKの電圧レベルが第2レベルLを維持する間、入力データDの電圧レベルが第2レベルLから第1レベルHに遷移すると、トランジスタP1はターンオフされてトランジスタN2はターンオンされる。
したがって、トランジスタ(N1、N2)によりフィードバックノードFBに接地電圧が提供される。したがって、フィードバックノードFBの電圧レベルは第1レベルHから第2レベルLに遷移する。このようにフィードバックノードFBの電圧レベルが第2レベルLに遷移すると、トランジスタN3はターンオフされ、トランジスタP8はターンオンされるため、ラッチ入力ノードZZの電圧レベルは第1レベルHを維持する。
次に、Tj時点で、クロック信号CKの電圧レベルが第2レベルLから第1レベルHに遷移しても、トランジスタN3がターンオフされた状態を維持するため、ラッチ入力ノードZZの電圧レベルは第1レベルHを維持する。
しかし、トランジスタ(N1、N2、N4)がターンオンされるため、フィードバックノードFBの電圧レベルが第2レベルLに遷移する。この際、第2キーパー回路60はフィードバックノードFBの電圧レベルを第2レベルLに維持する。
ラッチ40はクロック信号CKの上昇エッジに応答して第1レベルHを有するデータ入力Dをラッチし、第1レベルHを有する出力データQとして出力する。
詳細には、ラッチ入力ノードZZの電圧レベルが第1レベルHであるため、トランジスタN6がターンオンされる。トランジスタN5がクロック信号CKの上昇エッジに応答してターンオンされると、反転した出力ノードQNの電圧レベルが第2レベルLに遷移する。そして、これによって、トランジスタP7がターンオンされることによって出力データQが第1レベルHに遷移する。
次に、Tk時点で、入力データDにグリッチが発生しても、フィードバックノードFBの電圧レベルは第2キーパー回路60により第2レベルLを維持する。
次に、Tl時点で、クロック信号CKの電圧レベルが第2レベルLに遷移しても、第1キーパー回路50に含まれたトランジスタP8によりラッチ入力ノードZZの電圧レベルは第1レベルHを維持する。そして、フィードバックノードFBの電圧レベルもトランジスタ(N1、N2)により第2レベルLを維持する。
しかし、グリッチにより入力データDの電圧レベルが第1レベルHから第2レベルLに遷移すると、トランジスタN2はターンオフされ、トランジスタP1はターンオンされる。したがって、トランジスタ(P1、P2)がターンオンされるため、電源電圧VDDがフィードバックノードFBに提供される。したがって、フィードバックノードFBの電圧レベルは入力データDに含まれたグリッチの影響を受ける。
前述した内容と同様に、クロック信号CKの電圧レベルが第1レベルHであるとき(例えば、Tk時点で)、フィードバックノードFBの電圧レベルは入力データDに同期されないが、クロック信号CKの電圧レベルが第2レベルLであるとき(例えば、Tl時点で)、フィードバックノードFBの電圧レベルは入力データDに同期される。
次に、Tm時点で、クロック信号CKの電圧レベルが第2レベルLから第1レベルHに遷移しても、ラッチ入力ノードZZの電圧レベルはトランジスタP8により第1レベルHに維持され、フィードバックノードFBの電圧レベルもトランジスタ(N4、N9)により第2レベルLに維持される。
ラッチ40はクロック信号CKの上昇エッジに応答して第1レベルHを有する入力データDをラッチし、第1レベルHを有する出力データQを出力する。
本実施形態による半導体装置1では、以上で説明したようにリセット信号(図1のR)が第2レベルLである場合、入力データDがフィードバックノードFBとラッチ入力ノードZZの電圧レベル変化により出力データQとして出力される。すなわち、本実施形態による半導体装置1にはリセット信号(図1のR)が第2レベルLである場合、ノーマル(normal)フリップフロップ(flip−flop)機能を行うことができる。一方、この際、図3に示すように、入力データDは、例えば、クロック信号CKの上昇エッジから一定時間遅延(D−Q Delay)した後に出力データQとして出力される。
次に、再び図1を参照すると、リセット信号Rが第1レベルHである場合、トランジスタ(NR1、NR2)はターンオフされ、トランジスタNR3はターンオンされる。そして、この場合、NORゲートGR2の出力は常に第2レベルLになる。
このようにトランジスタNR3がターンオンされる場合、ラッチ入力ノードZZの電圧レベルは常に第2レベルLを維持する。したがって、トランジスタP4がターンオンされ、反転した出力ノードQNの電圧レベルも常に第1レベルHを維持する。また、反転した出力ノードQNの電圧レベルが第1レベルHを維持するため、トランジスタN8がターンオンされ、出力データQは第2レベルLを維持する。
このような本発明の第1実施形態による半導体回路1は、比較的簡単な構成により、ノーマルフリップフロップ機能とリセット機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。
図4は、本発明の第2実施形態による半導体回路を示す回路図である。以下では前述した実施形態との差異点を中心に説明する。
図4を参照すると、半導体回路2は、前述した半導体回路(図1の1)と制御回路(NR1、NR3、GR3)構成において違いがある。
すなわち、本実施形態による半導体装置2の制御回路(NR1、NR3、GR3)も例えば、半導体回路2がリセット動作を行うようにするリセット回路であり得るが、その構成において前述した半導体回路(図1の1)と違いがある。
詳細には、制御回路(NR1、NR3、GR3)は、リセット信号Rの電圧レベルにゲーティングされ、電源電圧VDDをトランジスタP3に伝達するトランジスタNR1と、リセット信号Rの電圧レベルにゲーティングされて接地電圧をラッチ入力ノードZZに提供するトランジスタNR3と、第1入力によりフィードバックノードFBの電圧レベルを提供され、第2入力によりリセット信号Rの電圧レベをル提供され、これをNOR演算して出力するNORゲートGR3とを含み得る。
本実施形態で、トランジスタNR1は、例えば、PMOSトランジスタで構成され、トランジスタNR3は、例えば、NMOSトランジスタで構成されるが、本発明はこれに制限されない。
本実施形態で、図に示すように、トランジスタNR1は第2回路20に含まれ、トランジスタNR3は第3回路30に含まれ、NORゲートGR3は第2キーパー回路60に含まれるように構成され得る。
一方、半導体回路(図1の1)のラッチ(図1の40)に含まれたNORゲート(図1のGR2)は、図に示すようにインバータG2に変形して実施できる。
本実施形態による半導体回路2は、入力されるリセット信号Rの電圧レベルに応じて表2のような動作を行う。
先に、図4を参照すると、リセット信号Rが第2レベルLである場合、トランジスタNR1はターンオンされ、トランジスタNR3はターンオフされる。そして、この場合、NORゲートGR3はフィードバックノードFBの電圧レベルを反転させて出力するインバータ機能を行う。
したがって、リセット信号Rが第2レベルLである場合、半導体回路2の構成は図2に示す構成と同様である。これによって、前述したように半導体回路2はノーマルフリップフロップ機能を行うことができる。
次に、図4を参照すると、リセット信号Rが第1レベルHである場合、トランジスタNR1はターンオフされ、トランジスタNR3はターンオンされる。そして、この場合、NORゲートGR2の出力は常に第2レベルLになる。
このようにトランジスタNR3がターンオンされる場合、ラッチ入力ノードZZの電圧レベルは常に第2レベルLを維持する。したがって、トランジスタP4がターンオンされ、反転した出力ノードQNの電圧レベルも常に第1レベルHを維持する。そして、反転した出力ノードQNの電圧レベルが第1レベルHを維持するため、トランジスタN8がターンオンされ、出力データQは第2レベルLを維持する。
このように本発明の第2実施形態による半導体回路1も比較的簡単な構成によりノーマルフリップフロップ機能とリセット機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。
図5は、本発明の第3実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図5を参照すると、半導体回路3は、前述した実施形態と制御回路(NR1、NR2、GR1、GR2)構成において違いがある。本実施形態による半導体回路3の制御回路(NR1、NR2、GR1、GR2)は、例えば、半導体回路3がセット動作を行うようにするセット回路であり得る。
詳細には、制御回路(NR1、NR2、GR1、GR2)は、セット信号SにゲーティングされてトランジスタP2とフィードバックノードFBを連結するトランジスタNR1と、セット信号SにゲーティングされてフィードバックノードFBと接地電圧を連結するトランジスタNR2と、反転したセット信号SNの電圧レベルをインバーティングし、セット信号Sを出力するインバータGR1と、第1入力により反転したセット信号SNを提供され、第2入力により反転した出力ノードQNの電圧レベルを提供され、これをNAND演算して出力するNANDゲートGR2とを含み得る。
本実施形態で、トランジスタNR1は、例えば、PMOSトランジスタで構成され、トランジスタNR2は例えば、NMOSトランジスタで構成されるが、本発明はこれに制限されない。
本実施形態で、図面に示すように、トランジスタ(NR1、NR2)は第1回路20に含まれ、NANDゲートGR2はラッチ40に含まれるように構成され得る。
本実施形態による半導体回路3は入力されるセット信号Sの電圧レベルに応じて表3のように動作を行う。
先に、図5を参照すると、セット信号Sが第2レベルLである場合、トランジスタNR1はターンオンされ、トランジスタNR2はターンオフされる。そして、この場合、NANDゲートGR2は反転した出力ノードQNの電圧レベルを反転させて出力するインバータ機能を行う。
したがって、セット信号Sが第2レベルLである場合、半導体回路3の構成は図2に示す構成と同じであり得る。これによって、前述したように半導体回路3はノーマルフリップフロップ機能を行うことができる。
次に、図5を参照すると、セット信号Sが第1レベルHである場合、トランジスタNR1はターンオフされ、トランジスタNR2はターンオンされる。そして、この場合、NANDゲートGR2の出力は反転した出力ノードQNの電圧レベルに関係なく、常に第1レベルHになる。
このようにトランジスタNR2がターンオンされる場合、フィードバックノードFBの電圧レベルは第2レベルLに維持され、これによってトランジスタP8がターンオンされるため、ラッチ入力ノードZZの電圧レベルは第1レベルHに維持される。したがって、トランジスタN6がターンオンされる。一方、NANDゲートGR2の出力が第1レベルHであるため、トランジスタN7もターンオンされる。したがって、反転した出力ノードQNの電圧レベルが第2レベルLに維持される。これによって、トランジスタP7がターンオンされ、出力データQが第1レベルHを維持する。
このように本発明の第3実施形態による半導体回路3も比較的簡単な構成によりノーマルフリップフロップ機能とセット機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。
図6は、本発明の第4実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図6を参照すると、半導体回路4は半導体回路(図1の1)に比べてラッチ40にトランジスタN10をさらに含む。
ラッチ40に含まれたトランジスタN10は第2キーパー回路60に含まれたインバータ(G1)の出力にゲーティングされてトランジスタN5とトランジスタN6を連結する。また、ラッチ40に含まれたトランジスタN10のゲート端は図面に示すように、第2キーパー回路60に含まれたトランジスタN9のゲート端に連結され得る。したがって、ラッチ40に含まれたトランジスタN10は第2キーパー回路60に含まれたトランジスタN9がターンオンされる場合は共にターンオンされ得、ターンオフされる場合は共にターンオフされ得る。
このようなトランジスタN10は、クロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断する役割を果たす。詳細には、クロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチによってトランジスタN5またはトランジスタN6がターンオンされても、トランジスタN10がターンオフ状態を維持することによって反転した出力ノードQNの電圧レベルが落ちることを防止できる。
その他の構成要素に係る説明は前述した半導体回路(図1の1)と同様であるため、重複する説明を省略する。
図7は、本発明の第5実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図7を参照すると、半導体回路5は半導体回路(図4の2)に比べてラッチ40にトランジスタN10をさらに含む。本実施形態によるトランジスタN10も前述したようにクロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。
その他の構成要素に係る説明は前述した半導体回路(図4の2)と同様であるため、重複する説明を省略する。
図8は、本発明の第6実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図8を参照すると、半導体回路6は半導体回路(図5の3)に比べてラッチ40にトランジスタN10をさらに含む。本実施形態によるトランジスタN10も前述したようにクロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。
図9は、本発明の第7実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図9を参照すると、半導体回路7は、前述した実施形態と制御回路(NS1〜NS6、GS1)構成において違いがある。本実施形態による半導体回路7の制御回路(NS1〜NS6、GS1)は、例えば、半導体回路7がスキャン(scan)動作を行うようにするスキャン回路であり得る。
詳細には、制御回路(NS1〜NS6、GS1)は、スキャン信号SEにゲーティングされて電源電圧VDDをトランジスタP1に提供するトランジスタNS1と、スキャン入力信号SIにゲーティングされ、電源電圧VDDを提供するトランジスタNS2と、反転したスキャン信号NSEにゲーティングされてトランジスタNS2の出力をトランジスタP2に伝達するトランジスタNS3と、反転したスキャン信号NSEにゲーティングされて接地電圧をトランジスタNS2に伝達するトランジスタNS4と、スキャン信号SEにゲーティングされて接地電圧を提供するトランジスタNS6と、スキャン入力信号SIにゲーティングされてトランジスタNS6の出力をトランジスタN1に伝達するトランジスタNS5と、スキャン信号SEの電圧レベルをインバーティングし、反転したスキャン信号NSEを出力するインバータGS1とを含み得る。
本実施形態で、トランジスタ(NS1〜NS3)は、例えば、PMOSトランジスタで構成され得、トランジスタ(NS4〜NS6)は例えば、NMOSトランジスタで構成され得るが、本発明はこれに制限されない。
本実施形態で、図面に示すように、トランジスタ(NS1〜NS6)は第1回路20に含まれるように構成され得る。
本実施形態による半導体回路7は入力されるスキャン信号SEの電圧レベルに応じて表4のような動作を行う。
先に、図9を参照すると、スキャン信号SEが第2レベルLである場合、トランジスタ(NS1、NS4)はターンオンされ、トランジスタ(NS3、NS6)はターンオフされる。したがって、この場合、半導体回路7の構成は図2に示す構成と同じであり得る。したがって、前述したように半導体回路7はノーマルフリップフロップ機能を行うことができる。
次に、図9を参照すると、スキャン信号SEが第1レベルHである場合、トランジスタ(NS1、NS4)はターンオフされ、トランジスタ(NS3、NS6)はターンオンされる。このため、半導体回路7の構成は図2に示す構成の入力データDがスキャン入力信号SIに変更された構成と同様である。
これによって、半導体回路7はクロック信号CKに応じてスキャン入力信号SIを出力データQとして出力するノーマルフリップフロップ機能を行うことができる。
このように本発明の第7実施形態による半導体回路7も比較的簡単な構成によりノーマルフリップフロップ機能とスキャン機能をすべて行うことができるため、低消費電力でも高速動作が可能な長所がある。
図10は、本発明の第8実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図10を参照すると、半導体回路8の制御回路(NR1〜NR3、GR1〜GR2、NS1〜NS6、GS1)は、前述したリセット回路(図1のNR1〜NR3、GR1〜GR2)と、スキャン回路(図9のNS1〜NS6、GS1)をすべて含み得る。
これによって、半導体回路8は入力されるリセット信号Rとスキャン信号SEの電圧レベルに応じて表5のような動作を行う。
すなわち、半導体回路8は、リセット信号Rの電圧レベルに応じてリセット動作を行うこともでき、スキャン信号SEの電圧レベルに応じてスキャン動作を行うこともできる。
図11は、本発明の第9実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図11を参照すると、半導体回路9の制御回路(NR1、NR3、GR3、NS1〜NS6、GS1)は、前述したリセット回路(図4のNR1、NR3、GR3)と、スキャン回路(図9のNS1〜NS6、GS1)をすべて含み得る。
これによって、半導体回路9は入力されるリセット信号Rとスキャン信号SEの電圧レベルに応じて前述した表5のような動作を行うことができる。
図12は、本発明の第10実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図12を参照すると、半導体回路10の制御回路(NR1、NR2、GR1、GR2、NS1〜NS6、GS1)は、前述したセット回路(図5の(NR1、NR2、GR1、GR2)と、スキャン回路(図9のNS1〜NS6、GS1)をすべて含み得る。
これによって、半導体回路10は入力されるセット信号Sとスキャン信号SEの電圧レベルに応じて表6のような動作を行う。
すなわち、半導体回路10は、セット信号Rの電圧レベルに応じてセット動作を行うこともでき、スキャン信号SEの電圧レベルに応じてスキャン動作を行うこともできる。
図13は、本発明の第11実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図13を参照すると、半導体回路11は半導体回路(図9の7)に比べてラッチ40にトランジスタN10をさらに含む。本実施形態によるトランジスタN10も前述したようにクロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。
図14は、本発明の第12実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図14を参照すると、半導体回路12は半導体回路(図10の8)に比べてラッチ40にトランジスタN10をさらに含む。本実施形態によるトランジスタN10も前述したようにクロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。
図15は、本発明の第13実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図15を参照すると、半導体回路13は半導体回路(図11の9)に比べてラッチ40にトランジスタN10をさらに含む。本実施形態によるトランジスタN10も前述したようにクロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。
図16は、本発明の第14実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図16を参照すると、半導体回路14は半導体回路(図12の10)に比べてラッチ40にトランジスタN10をさらに含む。本実施形態によるトランジスタN10も前述したようにクロック信号CKにより提供されるか、またはラッチ入力ノードZZの電圧レベルが揺れることによって発生し得るグリッチ効果的に遮断させる役割を果たす。
図17は、本発明の第15実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図17を参照すると、半導体回路15は、図6を参照して説明した半導体回路4に比べてラッチ40の構成が違う場合もある。
詳細には、半導体回路15のラッチ40に含まれたトランジスタN6は、前述した半導体回路4とは違い、トランジスタN7と連結されるが、トランジスタN10とは連結されない場合がある。すなわち、トランジスタN6のドレインは、トランジスタN7のソースと連結されるが、トランジスタN10のソースとは連結されない場合がある。
このようにトランジスタN6をトランジスタN10と分離して構成する場合、半導体回路15のレイアウト面積が小さくなる。また、前述した半導体回路4とは違い、トランジスタN5とトランジスタN10がツースタック(two−stack)構造になるため、低電圧での動作特性が改善される。
図18は、本発明の第16実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図18を参照すると、半導体回路16は、図17を参照して説明した半導体回路15でトランジスタN5とトランジスタN10の連結順序を変更できる。すなわち、前述した半導体回路15ではトランジスタN5のソースとトランジスタN10のドレインが連結されたが、ここではトランジスタN5のドレインとトランジスタN10のソースが連結され得る。
図19は、本発明の第17実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図19を参照すると、半導体回路17は、図17を参照して説明した半導体回路15とは第3回路30の構成において違いがある。
詳細には、前述した半導体回路15の第3回路30は、トランジスタN3とトランジスタNR2に接続するトランジスタN4を含むが、半導体回路17の第3回路30は、トランジスタNR2に接続するトランジスタN41とトランジスタN4に接続するトランジスタN42を含み得る。すなわち、前述した半導体回路15の第3回路30のトランジスタN4は、半導体回路17の第3回路30のトランジスタN41とトランジスタN42に分離して実現され得る。ここで、トランジスタN41はクロック信号CKの電圧レベルにゲーティングされ、フィードバックノードFBの電圧レベルを接地電圧を維持させる役割を果たす。
図20は、本発明の第18実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図20を参照すると、半導体回路18は、図19を参照して説明した半導体回路17でトランジスタN3とトランジスタN42の連結順序を変更できる。すなわち、前述した半導体回路17ではトランジスタN3のソースとトランジスタN42のドレインが連結されたが、ここではトランジスタN3のドレインとトランジスタN42のソースが連結され得る。
図21は、本発明の第19実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図21を参照すると、半導体回路19は、図19を参照して説明した半導体回路17でトランジスタN9とトランジスタN41の連結順序を変更できる。すなわち、前述した半導体回路17ではトランジスタN9のソースがトランジスタNR2に連結され、トランジスタN41のドレインがトランジスタNR2に連結されたが、ここではトランジスタN3のドレインがトランジスタNR2に連結され、トランジスタN42のソースがトランジスタNR2に連結され得る。
図22は、本発明の第20実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図22を参照すると、半導体回路20では、図19を参照して説明した半導体回路17でトランジスタN5とトランジスタN42が併合され得る。すなわち、半導体回路20のトランジスタN5が、前述した半導体回路17のトランジスタN5とトランジスタN42の機能を共に行うことができる。このように回路を構成する場合、半導体装置の大きさが小さくなる。
図23は、本発明の第21実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図23を参照すると、半導体回路23は図7を参照して説明した半導体回路5に比べてラッチ40の構成において違いある。
詳細には、半導体回路23のラッチ40に含まれたトランジスタN6は、前述した半導体回路5とは違い、トランジスタN7と連結されるが、トランジスタN10とは連結されない場合がある。すなわち、トランジスタN6のドレインは、トランジスタN7のソースと連結されるが、トランジスタN10のソースとは連結されない場合がある。
図24は、本発明の第22実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図24を参照すると、半導体回路24は図8を参照して説明した半導体回路6に比べてラッチ40の構成において違いがある。
詳細には、半導体回路24のラッチ40に含まれたトランジスタN6は、前述した半導体回路6とは違い、トランジスタN7と連結されるが、トランジスタN10とは連結されない場合がある。すなわち、トランジスタN6のドレインは、トランジスタN7のソースと連結されるが、トランジスタN10のソースとは連結されない場合がある。
図25は、本発明の第23実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図25を参照すると、半導体回路25は図13を参照して説明した半導体回路11に比べてラッチ40の構成において違いがある。
詳細には、半導体回路25のラッチ40に含まれたトランジスタN6は、前述した半導体回路11とは違い、トランジスタN7と連結されるが、トランジスタN10とは連結されない場合がある。すなわち、トランジスタN6のドレインは、トランジスタN7のソースと連結されるが、トランジスタN10のソースとは連結されない場合がある。
図26は、本発明の第24実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図26を参照すると、半導体回路26は図14を参照して説明した半導体回路12に比べてラッチ40の構成において違いがある。
詳細には、半導体回路26のラッチ40に含まれたトランジスタN6は、前述した半導体回路12とは違い、トランジスタN7と連結されるが、トランジスタN10とは連結されない場合がある。すなわち、トランジスタN6のドレインは、トランジスタN7のソースと連結されるが、トランジスタN10のソースとは連結されない場合がある。
図27は、本発明の第25実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図27を参照すると、半導体回路27は図15を参照して説明した半導体回路13に比べてラッチ40の構成において違いがある。
詳細には、半導体回路27のラッチ40に含まれたトランジスタN6は、前述した半導体回路13とは違い、トランジスタN7と連結されるが、トランジスタN10とは連結されない場合がある。すなわち、トランジスタN6のドレインは、トランジスタN7のソースと連結されるが、トランジスタN10のソースとは連結されない場合がある。
図28は、本発明の第26実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図28を参照すると、半導体回路28は図16を参照して説明した半導体回路14に比べてラッチ40の構成にいて違いがある。
詳細には、半導体回路28のラッチ40に含まれたトランジスタN6は、前述した半導体回路14とは違い、トランジスタN7と連結されるが、トランジスタN10とは連結されない場合がある。すなわち、トランジスタN6のドレインは、トランジスタN7のソースと連結されるが、トランジスタN10のソースとは連結されない場合がある。
図29Aは、本発明の第27実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図29Aを参照すると、半導体回路29aは図25を参照して説明した半導体回路25の構成を図20を参照して説明した半導体回路18のように変形したものである。
詳細には、半導体回路(図25の25)の第3回路30に含まれたトランジスタN4は、図29Aに示すようにトランジスタN41とトランジスタN42に分離して実現することができ、トランジスタN3とトランジスタN42の連結順序を変更できる。
このようにクロック信号CKの電圧レベルにゲーティングされるトランジスタ(図25のN4)をトランジスタN41とトランジスタN42に分離して実現し、トランジスタN3とトランジスタN42の連結順序を変更する場合、トランジスタN3のゲート−ソース間のキャパシタンスから起因してフィードバックノードFBに影響を与えるカップリングノイズ(coupling noise)を低減させる長所がある。
トランジスタN41は、クロック信号CKの電圧レベルにゲーティングされてフィードバックノードFBを接地電圧にプルダウンさせ、トランジスタN3は、フィードバックノードFBの電圧レベルにゲーティングされてラッチ入力ノードZZを接地電圧にプルダウンさせ、第3トランジスタN42は、クロック信号CKの電圧レベルにゲーティングされてトランジスタN3とラッチ入力ノードZZを接続させ得る。
一方、半導体回路29aのラッチ40は、ラッチ入力ノードZZの電圧レベルにゲーティングされて反転した出力ノードQNを電源電圧VDDにプルアップ(pull up)させるトランジスタP4と、反転したフィードバックノードFBの電圧レベルにゲーティングされて反転した出力ノードQNを第2電圧にプルダウン(pull down)させるトランジスタN10と、クロック信号CKの電圧レベルにゲーティングされてトランジスタN10と反転した出力ノードQNを接続させるトランジスタN5と、ラッチ入力ノードZZの電圧レベルにゲーティングされて反転した出力ノードQNを接地電圧にプルダウンさせるトランジスタN6と、反転した出力ノードQNの反転した電圧レベルにゲーティングされてトランジスタN6と反転した出力ノードQNを接続させるトランジスタN7と、反転した出力ノードQNの反転した電圧レベルにゲーティングされて反転した出力ノードQNを電源電圧VDDにプルアップさせるトランジスタP5と、クロック信号CKの電圧レベルにゲーティングされ、トランジスタP5と反転した出力ノードQNを接続させるトランジスタP6とを含み得る。
ここで、トランジスタ(P4〜P6、N5〜N7、N10)は、クロック信号CKの電圧レベルとフィードバックノードFBの電圧レベルに基づいてラッチ入力ノードZZの電圧レベルを反転させて反転した出力ノードQNに伝達することに利用される。
本発明のいくつかの実施形態で、トランジスタ(N5〜N7、N10)は、NMOSトランジスタを含み、トランジスタ(P4〜P6)は、PMOSトランジスタを含むが、本発明はこれに制限されない。
図29Bは、本発明の第28実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図29Bを参照すると、半導体回路29bは図27を参照して説明した半導体回路27の構成を図20を参照して説明した半導体回路18のように変形したものである。
詳細には、半導体回路(図27の27)の第3回路30に含まれたトランジスタN4は、図29Bに示すようにトランジスタN41とトランジスタN42に分離して実現でき、トランジスタN3とトランジスタN42の連結順序を変更できる。
このようにクロック信号CKの電圧レベルにゲーティングされるトランジスタ(図27のN4)をトランジスタN41とトランジスタN42に分離して実現し、トランジスタN3とトランジスタN42の連結順序を変更する場合、トランジスタN3のゲート−ソース間のキャパシタンスから起因してフィードバックノードFBに影響を与えるカップリングノイズを低減させる長所がある。
図30Aは、本発明の第29実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図30Aを参照すると、半導体回路30aは図28を参照して説明した半導体回路28の構成を図20を参照して説明した半導体回路18のように変形したものである。
詳細には、半導体回路(図28の28)の第3回路30に含まれたトランジスタN4は、図30Aに示すようにトランジスタN41とトランジスタN42に分離して実現でき、トランジスタN3とトランジスタN42の連結順序を変更できる。
このようにクロック信号CKの電圧レベルにゲーティングされるトランジスタ(図28のN4)をトランジスタN41とトランジスタN42に分離して実現し、トランジスタN3とトランジスタN42の連結順序を変更する場合、トランジスタN3のゲート−ソース間のキャパシタンスから起因してフィードバックノードFBに影響を与えるカップリングノイズを低減させる長所がある。
図30Bは、本発明の第30実施形態による半導体回路を示す回路図である。以下でも前述した実施形態との差異点を中心に説明する。
図30Bを参照すると、半導体回路30bは図2を参照して説明した半導体回路1の構成をクロックゲーティング回路に変形したものである。
詳細には、半導体回路30bの第1回路10は第1入力によりイネーブル信号Eを提供され、第2入力によりスキャンイネーブル信号SEを提供されるNORゲート(GCG)をさらに含み得る。
また、半導体回路30bの第3回路30の構成は図20を参照して説明した半導体回路18のように変形できる。
詳細には、半導体回路(図2の1)の第3回路30に含まれたトランジスタN4は、図30Bに示すようにトランジスタN41とトランジスタN42に分離して実現でき、トランジスタN3とトランジスタN42の連結順序を変更できる。
詳細には、半導体回路(図2の1)の第3回路30に含まれたトランジスタN4は、図30Bに示すようにトランジスタN41とトランジスタN42に分離して実現でき、トランジスタN3とトランジスタN42の連結順序を変更できる。
一方、半導体回路(図2の1)のラッチ40は図30Bに示すようにトランジスタP30とトランジスタN30を含むインバータ構成に変形できる。
半導体回路30bに制御信号により第1レベルHのイネーブル信号Eが印加されると、半導体回路30bはクロックゲーティング動作を行うことができる。すなわち、半導体回路30bの出力ノードECKにはクロック信号CKと同期化されたクロック信号が出力され得る。
一方、半導体回路30bに制御信号により第2レベルLのイネーブル信号Eが印加されると、半導体回路30bは半導体回路30bはスキャンイネーブル信号SEの電圧レベルに応じてクロックゲーティング動作を行うことができる。すなわち、半導体回路30bに第1レベルHのスキャンイネーブル信号SEが印加されると、出力ノードECKにはクロック信号CKと同期化されたクロック信号が出力される。
図31は、本発明の実施形態による半導体回路を含むSoCシステムのブロック図である。
図31を参照すると、SoCシステム1000はアプリケーションプロセッサ1001と、DRAM1060を含む。
アプリケーションプロセッサ1001は、中央処理部1010、マルチメディアシステム1020、バス1030、メモリシステム1040、周辺回路1050を含み得る。
中央処理部1010は、SoCシステム1000の駆動に必要な演算を行うことができる。本発明のいくつかの実施形態で、中央処理部1010は複数のコアを含むマルチコア環境で構成され得る。
マルチメディアシステム1020は、SoCシステム1000で各種マルチメディア機能を行うのに利用される。このようなマルチメディアシステム1020は、3Dエンジン(3D engine)モジュール、ビデオコーデック(video codec)、ディスプレイシステム(display system)、カメラシステム(camera system)、ポスト−プロセッサ(post −processor)などを含み得る。
バス1030は、中央処理部1010、マルチメディアシステム1020、メモリシステム1040、及び周辺回路1050が互いにデータ通信をするのに利用される。本発明のいくつかの実施形態で、このようなバス1030は多層構造を有する。詳細には、このようなバス1030の例としては、多層AHB(multi−layer Advanced High−performance Bus)、または多層AXI(multi−layer Advanced eXtensible Interface)が利用されるが、本発明はこれに制限されない。
メモリシステム1040は、アプリケーションプロセッサ1001が外部メモリ(例えば、DRAM1060)に連結され、高速動作に必要な環境を提供すできる。本発明のいくつかの実施形態で、メモリシステム1040は外部メモリ(例えば、DRAM1060)をコントロールするための別途のコントローラ(例えば、DRAMコントローラ)を含み得る。
周辺回路1050は、SoCシステム1000が外部装置(例えば、メインボード)と円滑な接続に必要な環境を提供できる。したがって、周辺回路1050は、SoCシステム1000に接続される外部装置が互換可能なようにする多様なインターフェースを備え得る。
DRAM1060は、アプリケーションプロセッサ1001が動作するのに必要な動作メモリとして機能することができる。本発明のいくつかの実施形態で、DRAM1060は、図面に示すようにアプリケーションプロセッサ1001の外部に配置される。詳細には、DRAM1060はアプリケーションプロセッサ1001とPoP(Package on Package)形態でパッケージングされ得る。
このようなSoCシステム1000の構成要素のうち少なくとも一つは前述した本発明の実施形態による半導体回路(1〜30b)のうち何れか一つを採用できる。
図32は、本発明の実施形態による半導体回路を含む電子システムのブロック図である。
図32を参照すると、本発明の実施形態による電子システム1100は、コントローラ1110、入出力装置(1120、I/O)、記憶装置(1130、memory device)、インターフェース1140及びバス(1150、bus)を含み得る。コントローラ1110、入出力装置1120、記憶装置1130及び/またはインターフェース1140はバス1150を介して互いに結合する。バス1150はデータが移動する通路(path)に該当する。
コントローラ1110は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似の機能を行うことができる論理素子のうち少なくとも一つを含み得る。入出力装置1120はキーパッド(keypad)、キーボード及びディスプレイ装置などを含み得る。記憶装置1130はデータ及び/または命令語などを保存できる。インターフェース1140は通信ネットワークにデータを送信したり、通信ネットワークからデータを受信する機能を行うことができる。インターフェース1140は有線または無線形態であり得る。例えば、インターフェース1140はアンテナまたは有無線トランシーバなどを含み得る。
図に示していないが、電子システム1100はコントローラ1110の動作を向上させるための動作メモリとして高速のDRAM及び/またはSRAMなどをさらに含み得る。
電子システム1100は個人携帯用情報端末機(PDA、personal digital assistant)ポータブルコンピュータ(portable computer)、ウェブタブレット(web tablet)、無線電話機(wireless phone)、モバイルフォン(mobile phone)、デジタルミュージックプレーヤ(digital music player)、メモリカード(memory card)、または情報を無線環境で送信及び/または受信できるすべての電子製品に適用され得る。
このような電子システム1100の構成要素のうち少なくとも一つは前述した本発明の実施形態による半導体回路(1〜30b)のうち何れか一つを採用できる。
図33〜図35は、本発明のいくつかの実施形態による半導体回路を適用できる例示的な半導体システムである。
図33は、タブレットPC1200を示す図であり、図34は、ノートブック1300を示す図であり、図35はスマートフォン1400を示す図である。本発明の実施形態による半導体回路(1〜30b)のうち少なくとも一つはこのようなタブレットPC1200、ノートブック1300、スマートフォン1400などに使用され得る。
また、本発明のいくつかの実施形態による半導体装置は、例示していない他の集積回路装置にも適用され得ることは当業者に自明である。すなわち、以上では本実施形態による半導体システムの例として、タブレットPC1200、ノートブック1300、及びスマートフォン1400のみを挙げているが、本実施形態による半導体システムの例はこれに制限されない。本発明のいくつかの実施形態で、半導体システムは、コンピュータ、UMPC(Ultra MobilePC)、ワークステーション、ネットブック(net−book)、PDA(Personal Digital Assistants)、ポータブル(portable)コンピュータ、無線電話機(wireless phone)、モバイルフォン(mobile phone)、e−ブック(e−book)、PMP(portable multimedia player)、携帯用ゲーム機、ナビゲーション(navigation)装置、ブラックボックス(black box)、デジタルカメラ(digital camera)、3次元テレビ(3−dimensional television)、デジタルオーディオレコーダ(digital audio recorder)、デジタルオーディオプレーヤ(digital audio player)、デジタル録画装置(digital picture recorder)、デジタル画像プレーヤ(digital picture player)、デジタルビデオレコーダ(digital video recorder)、デジタルビデオプレーヤ(digital video player)などで実現できる。
以上添付する図面を参照して本発明の実施形態について説明したが、本発明は前記実施形態に限定されず、互いに異なる多様な形態で製造され得、本発明が属する技術分野で通常の知識を有する者は、本発明の思想や必須の特徴を変更せずに他の具体的な形態で実施され得ることを理解できであろう。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
10 第1回路
20 第2回路
30 第3回路
40 ラッチ
50 第1キーパー回路
60 第2キーパー回路
20 第2回路
30 第3回路
40 ラッチ
50 第1キーパー回路
60 第2キーパー回路
Claims (20)
- 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルに基づいてフィードバックノードの電圧レベルを決定する第1回路と、
前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードをプリチャージ(pre charge)する第2回路と、
前記フィードバックノードの電圧レベルと前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードをプルダウン(pull down)させる第3回路と、
前記クロック信号の電圧レベルと前記ラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、
前記第1ないし第3回路と前記ラッチのうち少なくとも一つに含まれて前記制御信号を提供される制御回路とを含み、
前記ラッチは、
前記ラッチ入力ノードの電圧レベルにゲーティングされて出力ノードをプルアップ(pull up)させる第1トランジスタと、
前記フィードバックノードの反転された電圧レベルにゲーティングされて前記出力ノードをプルダウンさせる第2トランジスタと、
前記第2トランジスタと直列連結され、前記クロック信号の電圧レベルにゲーティングされて前記出力ノードをプルダウンさせる第3トランジスタとを含む半導体回路。 - 前記制御信号はリセット信号を含み、
前記リセット信号が活性化される場合、前記出力データの電圧レベルは第2レベルに維持され、
前記リセット信号が非活性化される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される請求項1に記載の半導体回路。 - 前記制御回路は、
前記第2回路に含まれるトランジスタと、
前記第3回路に含まれるトランジスタと、
前記ラッチに含まれるNORゲートとを含む請求項2に記載の半導体回路。 - 前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、
前記制御回路は、
前記第2回路に含まれるトランジスタと、
前記第3回路に含まれるトランジスタと、
前記キーパー回路に含まれるNORゲートとを含む請求項2に記載の半導体回路。 - 前記制御信号はセット信号を含み、
前記セット信号が活性化される場合、前記出力データの電圧レベルは前記第1レベルに維持され、
前記セット信号が非活性化される場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される請求項1に記載の半導体回路。 - 前記制御回路は、
前記第1回路に含まれるトランジスタと、
前記ラッチに含まれるNANDゲートを含む請求項5に記載の半導体回路。 - 前記制御信号はスキャン信号を含み、
前記スキャン信号の電圧レベルが第1レベルである場合、前記出力データの電圧レベルはスキャン入力信号の電圧レベルに応じて決定され、
前記スキャン信号の電圧レベルが前記第1レベルと異なる第2レベルである場合、前記出力データの電圧レベルは前記入力データの電圧レベルに応じて決定される請求項1に記載の半導体回路。 - 前記制御回路は、
前記第1回路に含まれる複数のトランジスタを含む請求項7に記載の半導体回路。 - 前記制御回路はリセット回路をさらに含み、
前記リセット回路は、
前記第2回路に含まれるトランジスタと、
前記第3回路に含まれるトランジスタと、
前記ラッチに含まれるNORゲートとを含む請求項8に記載の半導体回路。 - 前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、
前記制御回路はリセット回路をさらに含み、
前記リセット回路は、
前記第2回路に含まれるトランジスタと、
前記第3回路に含まれるトランジスタと、
前記キーパー回路に含まれるNORゲートとを含む請求項8に記載の半導体回路。 - 前記制御回路は、セット回路をさらに含み、
前記セット回路は、
前記第1回路に含まれるトランジスタと、
前記ラッチに含まれるNANDゲートとを含む請求項8に記載の半導体回路。 - 前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、
前記ラッチは前記キーパー回路に含まれたトランジスタがターンオンされる場合のようにターンオンされるトランジスタを含む請求項1に記載の半導体回路。 - 前記制御回路は、リセット回路を含み、
前記リセット回路は、
前記第2回路に含まれるトランジスタと、
前記第3回路に含まれるトランジスタと、
前記ラッチに含まれるNORゲートとを含む請求項12に記載の半導体回路。 - 前記フィードバックノードの電圧レベルを第2レベルに維持するキーパー回路をさらに含み、
前記制御回路は、リセット回路を含み、
前記リセット回路は、
前記第2回路に含まれるトランジスタと、
前記第3回路に含まれるトランジスタと、
前記キーパー回路に含まれるNORゲートとを含む請求項12に記載の半導体回路。 - 前記制御回路はセット回路を含み、
前記セット回路は、
前記第1回路に含まれるトランジスタと、
前記ラッチに含まれるNANDゲートを含む請求項12に記載の半導体回路。 - 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
入力データの電圧レベルにゲーティングされて電源電圧を提供する第1トランジスタと、クロック信号の電圧レベルにゲーティングされて前記第1トランジスタの出力をフィードバックノードに伝達する第2トランジスタと、前記入力データの電圧レベルにゲーティングされて接地電圧を提供する第3トランジスタと、ラッチ入力ノードの電圧レベルにゲーティングされ、前記第3トランジスタの出力を前記フィードバックノードに伝達する第4トランジスタとを含む第1回路と、
前記クロック信号の電圧レベルにゲーティングされ、前記電源電圧を前記ラッチ入力ノードに伝達する第5トランジスタを含む第2回路と、
前記クロック信号の電圧レベルにゲーティングされて前記接地電圧を提供する第6トランジスタと、前記フィードバックノードの電圧レベルにゲーティングされて前記第6トランジスタの出力を前記ラッチ入力ノードに伝達する第7トランジスタを含む第3回路と、
前記クロック信号の電圧レベルと前記ラッチ入力ノードの電圧レベルに基づいて出力データを出力するラッチと、
前記第1ないし第3回路と前記ラッチのうち少なくとも一つに含まれ、前記制御信号を提供される制御回路とを含む半導体回路。 - 前記制御信号はリセット信号を含み、
前記制御回路は、
前記第2回路に含まれ、前記リセット信号にゲーティングされて前記電源電圧を前記第5トランジスタに伝達する第8トランジスタと、
前記第3回路に含まれ、前記リセット信号にゲーティングされて前記接地電圧を前記ラッチ入力ノードに伝達する第9トランジスタと、
前記第3回路に含まれ、反転した前記リセット信号にゲーティングされて前記第6トランジスタの出力を前記フィードバックノードに伝達する第10トランジスタと、
前記ラッチに含まれ、第1入力により反転した前記出力データの電圧レベルを提供され、第2入力により前記リセット信号を提供されるNORゲートとを含む請求項16に記載の半導体回路。 - 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
前記制御信号の電圧レベルが第1レベルである場合、
クロック信号と入力データの電圧レベルに基づいてフィードバックノードの電圧レベルを決定し、
前記クロック信号と前記フィードバックノードの電圧レベルに基づいて前記ラッチ入力ノードの電圧レベルを決定し、
前記クロック信号に同期され、前記ラッチ入力ノードの電圧レベルに応じて出力データを出力し、
前記制御信号の電圧レベルが前記第1レベルと異なる第2レベルである場合、
予め決定された前記出力データを出力することを含む半導体回路の動作方法。 - 提供される制御信号に応じて互いに異なる動作を行う半導体回路において、
入力データの電圧レベル、ラッチ入力ノードの電圧レベル及びクロック信号の電圧レベルのうち少なくとも一つに基づいてフィードバックノードの電圧レベルを決定する第1回路と、
前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第1電圧にプリチャージ(pre charge)する第2回路と、
前記フィードバックノードの電圧レベルと前記クロック信号の電圧レベルに基づいて前記ラッチ入力ノードを第2電圧にプルダウン(pull down)させる第3回路と、
前記第1ないし第3回路のうち少なくとも一つに含まれ、前記制御信号を提供される制御回路とを含み、
前記第3回路は、第1ないし第3トランジスタを含み、
前記第1トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記フィードバックノードを前記第2電圧に維持させ、
前記第2トランジスタは、前記フィードバックノードの電圧レベルにゲーティングされて前記ラッチ入力ノードを前記第2電圧にプルダウンさせ、
前記第3トランジスタは、前記クロック信号の電圧レベルにゲーティングされて前記第3トランジスタと前記ラッチ入力ノードとを接続させる半導体回路。 - 第1ノードの電圧レベルにゲーティングされ、第2ノードを第1電圧にプルアップさせる第1トランジスタと、
第3ノードの電圧レベルにゲーティングされて前記第2ノードを第2電圧にプルダウンさせる第2トランジスタと、
前記第2トランジスタと直列連結され、クロック信号の電圧レベルにゲーティングされて前記第2ノードをプルダウンさせる第3トランジスタと、
前記第1ノードの電圧レベルにゲーティングされて第2ノードを前記第2電圧に維持させる第4トランジスタと、
前記第4トランジスタと直列連結され、前記第2ノードの反転した電圧レベルにゲーティングされて前記第2ノードを前記第2電圧に維持させる第5トランジスタと、
前記第2ノードの反転した電圧レベルにゲーティングされて前記第2ノードを前記第1電圧に維持させる第6トランジスタと、
前記第6トランジスタと直列連結され、前記クロック信号の電圧レベルにゲーティングされて前記第2ノードを前記第1電圧に維持させる第7トランジスタを含む半導体回路。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201461937343P | 2014-02-07 | 2014-02-07 | |
US61/937343 | 2014-02-07 | ||
KR10-2014-0031002 | 2014-03-17 | ||
KR1020140031002A KR20150093561A (ko) | 2014-02-07 | 2014-03-17 | 반도체 회로 및 그 동작 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015149706A true JP2015149706A (ja) | 2015-08-20 |
Family
ID=53814242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014188114A Pending JP2015149706A (ja) | 2014-02-07 | 2014-09-16 | 半導体回路及びその動作方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2015149706A (ja) |
CN (1) | CN104836568A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108696273A (zh) * | 2017-04-02 | 2018-10-23 | 三星电子株式会社 | 使用受控反相时钟的低功耗集成时钟门控单元 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9722611B2 (en) * | 2015-09-01 | 2017-08-01 | Samsung Electronics Co., Ltd. | Semiconductor circuits |
US9607674B1 (en) * | 2016-01-06 | 2017-03-28 | Qualcomm Incorporated | Pulse latch reset tracking at high differential voltage |
CN111448613A (zh) * | 2017-12-12 | 2020-07-24 | 索尼半导体解决方案公司 | 半导体电路和半导体电路*** |
US10892750B2 (en) | 2018-05-31 | 2021-01-12 | SK Hynix Inc. | Semiconductor apparatus |
KR102445814B1 (ko) * | 2018-05-31 | 2022-09-21 | 에스케이하이닉스 주식회사 | 반도체 장치 |
-
2014
- 2014-09-16 JP JP2014188114A patent/JP2015149706A/ja active Pending
- 2014-12-24 CN CN201410815914.3A patent/CN104836568A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108696273A (zh) * | 2017-04-02 | 2018-10-23 | 三星电子株式会社 | 使用受控反相时钟的低功耗集成时钟门控单元 |
CN108696273B (zh) * | 2017-04-02 | 2023-11-07 | 三星电子株式会社 | 使用受控反相时钟的低功耗集成时钟门控单元 |
Also Published As
Publication number | Publication date |
---|---|
CN104836568A (zh) | 2015-08-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20161228 |