JP2015146363A

JP2015146363A - semiconductor device

Info

Publication number: JP2015146363A
Application number: JP2014018052A
Authority: JP
Inventors: 浩史大田; Hiroshi Ota; 泉沢　優; Masaru Izumisawa; 優泉沢; 小野　昇太郎; Shotaro Ono; 昇太郎小野; 浩明山下; Hiroaki Yamashita
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-01-31
Filing date: 2014-01-31
Publication date: 2015-08-13

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing a switching noise without reducing a switching speed.SOLUTION: A semiconductor device according to an embodiment comprises: a first layer of a first conductivity type having a first surface and a second surface opposed to the first surface; a second layer having a first surface on which a first region of the first conductivity type and a second region of a second conductivity type are provided; a third region of the first conductivity type electrically connected with the first region and provided at an upper side of the second region; a gate electrode having a first gate electrode part and a second gate electrode part provided in the second layer via an insulating film, and being configured to be provided at an upper side of the third region; a third layer of the second conductivity type provided at the upper side of the first region and the second region; a fourth layer of the first conductivity type provided at the upper side of the third layer; a fifth layer of the second conductivity type provided at the upper side of the third layer so as to be adjacent to the fourth layer; a drain electrode electrically connected with the first layer; and a source electrode electrically connected with the fourth layer and the fifth layer.

Description

本実施形態は半導体装置に関する。 The present embodiment relates to a semiconductor device.

MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などのパワー半導体は、スイッチング機能及び高耐圧を有し、一般的に電源回路などに広く用いられている。例えばMOSFETは、構造上ゲート・ソース容量等の容量を有する。この容量は、MOSFETのスイッチング特性に影響を与える。例えば、容量が小さくなると、スイッチ速度は速くなるが、スイッチノイズが発生しやすくなる。この出力容量に依存するスイッチンググノイズを低減することが可能な半導体装置が求められている。 Power semiconductors such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have a switching function and a high breakdown voltage, and are generally widely used in power supply circuits and the like. For example, a MOSFET has a capacity such as a gate / source capacity due to its structure. This capacitance affects the switching characteristics of the MOSFET. For example, as the capacity decreases, the switch speed increases, but switch noise tends to occur. There is a demand for a semiconductor device capable of reducing the switching noise depending on the output capacitance.

特開２００５−８５９９０号公報JP 2005-85990 A

本実施形態が解決しようとする課題は、スイッチング速度を低下させることなくスイッチングノイズを抑制できる半導体装置を提供することである。 The problem to be solved by the present embodiment is to provide a semiconductor device capable of suppressing switching noise without reducing the switching speed.

本実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、第１の面に第１導電型の第１領域及び第２導電型の第２領域が設けられた第２の層と、第１領域に電気的に接続し、第２領域の上側に設けられた第１導電型の第３領域と、第２の層内に絶縁膜を介して設けられた第１ゲート電極部及び第２ゲート電極部を有して、第２ゲート電極部は、第３領域の上側に設けられて構成されたゲート電極と、第１領域及び第２領域の上側に設けられた第２導電型の第３の層と、第３の層の上側に設けられた第１導電型の第４の層と、第３の層の上側に第４の層と隣接して設けられた第２導電型の第５の層と、第１の層に電気的に接続されたドレイン電極と、第４の層及び第５の層と電気的に接続されたソース電極とを備える。 The semiconductor device according to the present embodiment includes a first conductivity type first layer having a first surface and a second surface facing the first surface, and a first conductivity type first layer on the first surface. A second layer provided with a region and a second region of the second conductivity type, a third region of the first conductivity type electrically connected to the first region and provided above the second region, 2 having a first gate electrode part and a second gate electrode part provided via an insulating film in the second layer, wherein the second gate electrode part is provided above the third region. A third layer of the second conductivity type provided above the first region and the second region, a fourth layer of the first conductivity type provided above the third layer, and a third layer A fifth layer of the second conductivity type provided adjacent to the fourth layer on the upper side of the layer; a drain electrode electrically connected to the first layer; the fourth layer and the fifth layer; And electrically connected And an over the source electrode.

第１の実施形態の半導体装置を模式的に示した一部断面を含む斜視図である。1 is a perspective view including a partial cross-section schematically showing a semiconductor device of a first embodiment. 第１の実施形態の半導体装置においてソース電極等を除いて示した模式的平面図である。FIG. 3 is a schematic plan view illustrating the semiconductor device according to the first embodiment except for a source electrode and the like. 図２に示すIa-Iaに沿った半導体装置の一部模式的断面図である。FIG. 3 is a partial schematic cross-sectional view of the semiconductor device along Ia-Ia shown in FIG. 2. 第１の実施形態の半導体装置を模式的に示した一部断面を含む斜視図である。1 is a perspective view including a partial cross-section schematically showing a semiconductor device of a first embodiment.

以下本発明の実施形態について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（第１の実施形態）
第１の実施形態の半導体装置を図１〜図４を参照して説明する。図１は、本実施形態の半導体装置を模式的に示した一部断面を含む斜視図であり、図２は、ソース電極、p型ベース層、n+ソース層及びp+コンタクト層を除いてゲート電極１３及び第２n型領域６の配置を示す模式的平面図であり、図１に示した斜視図は、図２のI_a-I_a線に沿った部分の断面である。図３に示した断面図は、図２のI_b-I_b線に沿った部分の断面である。図４は、本実施形態の半導体装置を模式的に示した一部断面を含む斜視図である。図１〜図４において、ゲート電極１３と、n⁺ソース領域８及びp⁺コンタクト領域９との配置関係を示すために、ソース電極は図示しない。ここでは、第１導電型をn型、第２導電型をp型として説明するが、第１導電型をp型、第２導電型をn型として実施してもよい。 (First embodiment)
The semiconductor device of the first embodiment will be described with reference to FIGS. FIG. 1 is a perspective view including a partial cross-section schematically showing the semiconductor device of this embodiment. FIG. 2 shows a gate electrode excluding a source electrode, a p-type base layer, an n + source layer, and a p + contact layer. 13 is a schematic plan view showing the arrangement of the 13th and second n-type regions 6, and the perspective view shown in FIG. 1 is a cross section of a portion along the line I _a -I _a in FIG. The cross-sectional view shown in FIG. 3 is a cross section of a portion along the line I _b -I _b in FIG. FIG. 4 is a perspective view including a partial cross section schematically showing the semiconductor device of the present embodiment. 1 to 4, the source electrode is not shown in order to show the positional relationship between the gate electrode 13 and the n ⁺ source region 8 and the p ⁺ contact region 9. Here, the first conductivity type is described as n-type, and the second conductivity type is described as p-type. However, the first conductivity type may be p-type and the second conductivity type may be n-type.

本実施形態に係る半導体装置１００は、例えばスーパージャンクション(SJ)構造を有する。スーパージャンクション構造とは、n型領域であるn型ドリフト層３にp型領域を所定の間隔ごとに設けた構造である。スーパージャンクション構造では、前記p型領域及びn型領域の接合部から空乏層が形成されるため耐圧を有する。またp型領域及びn型領域にドープされる不純物の不純物濃度が等しいため、空乏層がp型領域及びn型領域に均一に伸びる。このためスーパージャンクションは、p型領域及びn型領域の不純物濃度を高濃度にすることが可能であるため、耐圧を維持しつつオン抵抗の低減を図ることが可能である。 The semiconductor device 100 according to the present embodiment has, for example, a super junction (SJ) structure. The super junction structure is a structure in which p-type regions are provided at predetermined intervals in the n-type drift layer 3 which is an n-type region. The super junction structure has a withstand voltage because a depletion layer is formed from the junction of the p-type region and the n-type region. Further, since the impurity concentrations of the impurities doped in the p-type region and the n-type region are equal, the depletion layer extends uniformly to the p-type region and the n-type region. Therefore, since the super junction can increase the impurity concentration of the p-type region and the n-type region, it is possible to reduce the on-resistance while maintaining the withstand voltage.

スーパージャンクション構造を製造する方法の一例として、トレンチエピ方式で説明を行う。トレンチエピ方式とは、例えばn型基板にトレンチを設け、このトレンチ内にp型シリコンをエピタキシャル成長させp型層を形成する方法である。なお、スーパージャンクション構造の形成方法としては、トレンチエピ方式で作成したものに限定されず、イオン注入方式、マルチエピ方式又はトレンチ側壁ドープ方式でもよい。 As an example of a method for manufacturing a super junction structure, a trench epi method will be described. The trench epi method is a method in which, for example, a trench is provided in an n-type substrate, and p-type silicon is epitaxially grown in the trench to form a p-type layer. In addition, the formation method of the super junction structure is not limited to the one formed by the trench epi method, and may be an ion implantation method, a multi epi method, or a trench sidewall doping method.

図１に示すように、半導体装置１００は、第１の面２a及び第１の面２aとは反対側の第２の面２bを有するn型ドレイン層２（第１の層）を有する。 As shown in FIG. 1, the semiconductor device 100 includes an n-type drain layer 2 (first layer) having a first surface 2a and a second surface 2b opposite to the first surface 2a.

ドリフト層３（第２の層）は第１の面２aに設けられている。ドリフト層３は、半導体装置１００において耐圧を保持する層である。膜厚は例えば50mmである。ドリフト層３には、p型領域５（第２領域）が第１の面２aに向かって所定の間隔で設けられ、このためp型領域５の間は第１n型領域４（第１領域）となる。p型領域５は、第１のp型領域５a及び第２のp型領域５bで構成される。第２ゲート電極部１３bの下側に位置するp型領域５を第２のp型領域５bとし、他を第１のp型領域５aとする。 The drift layer 3 (second layer) is provided on the first surface 2a. The drift layer 3 is a layer that maintains a breakdown voltage in the semiconductor device 100. The film thickness is 50 mm, for example. The drift layer 3 is provided with a p-type region 5 (second region) at a predetermined interval toward the first surface 2a. For this reason, a space between the p-type regions 5 is a first n-type region 4 (first region). It becomes. The p-type region 5 includes a first p-type region 5a and a second p-type region 5b. The p-type region 5 positioned below the second gate electrode portion 13b is referred to as a second p-type region 5b, and the other is referred to as a first p-type region 5a.

p型領域５を形成する方法として、まず、ドリフト層３にトレンチが形成される。トレンチは、例えばフォトリソグラフィ及びRIE(Reactive Ion Etching)などにより選択的に形成される。p型領域５は、このトレンチに例えば、CVD(Chemical Vapor Deposidtion)法によりシリコン(Si)を付着して形成される。なお不純物濃度は例えば1×10¹⁶cm^-3である。 As a method of forming the p-type region 5, first, a trench is formed in the drift layer 3. The trench is selectively formed by, for example, photolithography and RIE (Reactive Ion Etching). The p-type region 5 is formed by attaching silicon (Si) to the trench by, for example, a CVD (Chemical Vapor Deposidtion) method. The impurity concentration is, for example, 1 × 10 ¹⁶ cm ⁻³ .

第１n型領域４は、ドリフト層３においてp型領域５が形成されない領域である。また、第１n型領域４及びp型領域５はY軸方向に延びる。本実施形態において、n型ドレイン層２の第１の面２aに平行な方向をX軸方向とし、第１の面２aに平行な方向に直交する方向をY軸方向とし、第１の面２aに垂直方向をZ軸方向とする。 The first n-type region 4 is a region where the p-type region 5 is not formed in the drift layer 3. The first n-type region 4 and the p-type region 5 extend in the Y-axis direction. In the present embodiment, the direction parallel to the first surface 2a of the n-type drain layer 2 is the X-axis direction, the direction perpendicular to the direction parallel to the first surface 2a is the Y-axis direction, and the first surface 2a The direction perpendicular to is the Z-axis direction.

第２n型領域６（第３領域）は、第２のp型領域５b上側であり、第１n型領域４の間に選択的に設けられている。第２n型領域６はトレンチ１０の底面１０aと第２のp型領域５bの間に位置する。第２n型領域６は、X軸方向に延び、第１ゲート電極１３aが設けられている第１n型領域４と接触部１１でつながる。 The second n-type region 6 (third region) is located above the second p-type region 5 b and is selectively provided between the first n-type regions 4. The second n-type region 6 is located between the bottom surface 10a of the trench 10 and the second p-type region 5b. The second n-type region 6 extends in the X-axis direction and is connected to the first n-type region 4 provided with the first gate electrode 13a at the contact portion 11.

p型ベース層７（第３の層）は、第１n型領域４及びp型領域５aの上側に設けられている。p型ベース層７には、ゲート電極１３にプラスの電位を印加するとチャネルが形成される。p型ベース層７には、ボロン（B）が不純物としてドープされている。不純物濃度は例えば1×10¹⁷〜1×10¹⁸cm^-3である。 The p-type base layer 7 (third layer) is provided above the first n-type region 4 and the p-type region 5a. A channel is formed in the p-type base layer 7 when a positive potential is applied to the gate electrode 13. The p-type base layer 7 is doped with boron (B) as an impurity. The impurity concentration is, for example, 1 × 10 ¹⁷ to 1 × 10 ¹⁸ cm ⁻³ .

n⁺ソース層８（第４の層）は、p型ベース層７上に選択的に設けられている。n⁺ソース層８の一端は、ゲート絶縁膜１２を介して設けられている。n⁺ソース層８の他端は、p⁺コンタクト層９に接続している。n⁺ソース層８には、リン（P）又は砒素（As）が不純物としてドープされている。不純物濃度は例えば1×10¹⁹〜1×10²⁰cm^-3である。 The n ⁺ source layer 8 (fourth layer) is selectively provided on the p-type base layer 7. One end of the n ⁺ source layer 8 is provided via the gate insulating film 12. The other end of the n ⁺ source layer 8 is connected to the p ⁺ contact layer 9. The n ⁺ source layer 8 is doped with phosphorus (P) or arsenic (As) as an impurity. The impurity concentration is, for example, 1 × 10 ¹⁹ to 1 × 10 ²⁰ cm ⁻³ .

p⁺コンタクト層９（第５の層）はp型ベース層７上側に選択的に設けられている。p⁺コンタクト層９のには、n⁺ソース層８が隣接して設けられている。p⁺コンタクト層９には、ボロン（B）が不純物としてドープされている。不純物濃度は例えば1×10¹⁹〜1×10²⁰cm^-3である。 The p ⁺ contact layer 9 (fifth layer) is selectively provided above the p-type base layer 7. An n ⁺ source layer 8 is provided adjacent to the p ⁺ contact layer 9. The p ⁺ contact layer 9 is doped with boron (B) as an impurity. The impurity concentration is, for example, 1 × 10 ¹⁹ to 1 × 10 ²⁰ cm ⁻³ .

p型ベース層７、n⁺ソース層８及びp⁺コンタクト層９はY軸方向に延びている。 The p-type base layer 7, the n ⁺ source layer 8 and the p ⁺ contact layer 9 extend in the Y-axis direction.

p⁺コンタクト層９及びn⁺ソース層８はソース電極（図示しない）と電気的に接続されている。p⁺コンタクト層９は、p型ベース層７及び第１のp型領域５aをソース電位にするために設けられている。 The p ⁺ contact layer 9 and the n ⁺ source layer 8 are electrically connected to a source electrode (not shown). The p ⁺ contact layer 9 is provided to bring the p-type base layer 7 and the first p-type region 5a to the source potential.

トレンチ１０は、第１n型領域４の上方に位置する。トレンチ１０はn型ドリフト層３表面からZ軸方向に延びる。また、トレンチ１０は、Y軸方向に第１n型領域４に沿って延びる。トレンチ１０の底面１０aは第１n型領域４に接し、内側面１０bはp型ベース層７及びn⁺ソース層８に接している。トレンチ１０はリソグラフィ技術、エッチング技術を用いて形成することができる。 The trench 10 is located above the first n-type region 4. The trench 10 extends in the Z-axis direction from the surface of the n-type drift layer 3. The trench 10 extends along the first n-type region 4 in the Y-axis direction. The bottom surface 10 a of the trench 10 is in contact with the first n-type region 4, and the inner side surface 10 b is in contact with the p-type base layer 7 and the n ⁺ source layer 8. The trench 10 can be formed using a lithography technique or an etching technique.

ゲート絶縁膜１２は、トレンチ１０の内壁面１０b及び底面１０aに設けられている。ゲート絶縁膜１２は、例えば高温の酸素雰囲気中などでシリコン(Si)を熱酸化させて形成したシリコン酸化膜(SiO₂膜)である。 The gate insulating film 12 is provided on the inner wall surface 10 b and the bottom surface 10 a of the trench 10. The gate insulating film 12 is a silicon oxide film (SiO ₂ film) formed by thermally oxidizing silicon (Si) in a high-temperature oxygen atmosphere, for example.

ゲート電極１３は、第１ゲート電極部１３a及び第２ゲート電極部１３bで構成されている。第１ゲート電極１３aは、ドレイン電極１と電気的に接続している第１n型領域４とゲート絶縁膜１２を介して接続している。選択的に設けられた第２ゲート電極部１３bは、第１n型領域４と接続した第２n型領域６とゲート絶縁膜１２を介して接続している。これは誘電体を電極で挟むキャパシタと同一構造である。このゲート電極１３と第１及び第２n型領域４、６がゲート絶縁膜１２を介して接続し形成されるキャパシタをゲート・ドレイン容量という。ゲート電極１３と第１及び第２n型領域４、６がゲート絶縁膜１２を介して接続する面が大きくなるほどゲート・ドレイン容量は大きくなる。図４に示すように、第２ゲート電極部１３bに段部１０cを形成すると、段部１０cにおいて、ゲート絶縁膜１２を介して第１及び第２n型領域４、６に接する面積が増える。これにより更にゲート・ドレイン容量は大きくなる。 The gate electrode 13 includes a first gate electrode portion 13a and a second gate electrode portion 13b. The first gate electrode 13 a is connected to the first n-type region 4 electrically connected to the drain electrode 1 through the gate insulating film 12. The selectively provided second gate electrode part 13 b is connected to the second n-type region 6 connected to the first n-type region 4 via the gate insulating film 12. This is the same structure as a capacitor having a dielectric sandwiched between electrodes. A capacitor formed by connecting the gate electrode 13 to the first and second n-type regions 4 and 6 through the gate insulating film 12 is referred to as a gate / drain capacitance. The larger the surface where the gate electrode 13 and the first and second n-type regions 4 and 6 are connected via the gate insulating film 12, the larger the gate / drain capacitance. As shown in FIG. 4, when the step portion 10c is formed in the second gate electrode portion 13b, the area in contact with the first and second n-type regions 4 and 6 through the gate insulating film 12 increases in the step portion 10c. This further increases the gate / drain capacitance.

第１ゲート電極部１３aの材料はポリシリコンであり、トレンチ１０の内部にゲート絶縁膜１２を介して例えば熱CVD(Chemical Vapor Deposition)法により形成される。 The material of the first gate electrode portion 13a is polysilicon, and is formed inside the trench 10 via the gate insulating film 12 by, for example, a thermal CVD (Chemical Vapor Deposition) method.

第２ゲート電極部１３bの材料はポリシリコンであり、トレンチ１０の内部にゲート絶縁膜１２を介して例えば熱CVD(Chemical Vapor Deposition)法により形成される。 The material of the second gate electrode portion 13b is polysilicon, and is formed in the trench 10 via the gate insulating film 12 by, for example, a thermal CVD (Chemical Vapor Deposition) method.

第１ゲート電極部１３bが形成される箇所において、第１ゲート電極１３a及び第２ゲート電極部１３bは、n型ドリフト層表面よりZ軸方向上方に位置するように設けられている。また、第１ゲート電極部１３a及び第２ゲート電極部１３bは、一体的に形成されている。 Where the first gate electrode portion 13b is formed, the first gate electrode 13a and the second gate electrode portion 13b are provided to be positioned above the n-type drift layer surface in the Z-axis direction. Further, the first gate electrode portion 13a and the second gate electrode portion 13b are integrally formed.

ドレイン電極１は、第２の面２bに設けられている。ドレイン電極１は導電材料により形成される。 The drain electrode 1 is provided on the second surface 2b. The drain electrode 1 is formed of a conductive material.

図２は、第１の実施形態のゲート電極１３の配置を示す模式的平面図である。図２は、ゲート電極の配置を示すために第１n型領域４及びp型領域５上に設けられたp型べース層７、n⁺ソース層８及びp⁺コンタクト層９を除いて模式した図である。 FIG. 2 is a schematic plan view showing the arrangement of the gate electrodes 13 according to the first embodiment. FIG. 2 is a schematic diagram excluding the p-type base layer 7, the n ⁺ source layer 8 and the p ⁺ contact layer 9 provided on the first n-type region 4 and the p-type region 5 to show the arrangement of the gate electrodes. FIG.

図１及び図２に示すように、第２n型領域６は、X軸方向に形成され、第１n型領域４と接触部１１でつながる。同様に第１ゲート電極１３aは第１n型領域４に沿って設けられている。また、第２ゲート電極１３bは第２n型領域６に沿って第１ゲート電極１３aと接続する。 As shown in FIGS. 1 and 2, the second n-type region 6 is formed in the X-axis direction and is connected to the first n-type region 4 at the contact portion 11. Similarly, the first gate electrode 13 a is provided along the first n-type region 4. The second gate electrode 13 b is connected to the first gate electrode 13 a along the second n-type region 6.

次に本実施形態に係る半導体装置１００の作用及び効果について説明する。 Next, functions and effects of the semiconductor device 100 according to the present embodiment will be described.

ドレイン電極１４にプラス電位を印加し、ソース電極にマイナスの電位を印加した状態において、第１ゲート電極１３にしきい値以上の電位を印加するとp型ベース層７の一部がn型に反転してチャネルが形成される。このチャネルが形成されることにより、電子がn⁺型ソース層８から第１n型領域４の間を流れる。また、第１n型領域４がプラスのドレイン電位となり、p型領域５がマイナスのソース電位になり逆バイアスを印加していることなるため、第１n型領域及びp型領域５の接合部に空乏層が形成される。さらに高逆バイアスを印加すると空乏層が伸び、隣接し合う第１n型領域４及びp型領域５とつながる。これによりn型ドリフト層３全体が空乏層となるため高耐圧を有する。 When a positive potential is applied to the drain electrode 14 and a negative potential is applied to the source electrode, if a potential higher than the threshold is applied to the first gate electrode 13, a part of the p-type base layer 7 is inverted to the n-type. Thus, a channel is formed. By forming this channel, electrons flow between the n ⁺ -type source layer 8 and the first n-type region 4. In addition, since the first n-type region 4 has a positive drain potential and the p-type region 5 has a negative source potential and a reverse bias is applied, a depletion is applied to the junction between the first n-type region and the p-type region 5. A layer is formed. Further, when a high reverse bias is applied, the depletion layer extends and is connected to the adjacent first n-type region 4 and p-type region 5. As a result, the entire n-type drift layer 3 becomes a depletion layer and thus has a high breakdown voltage.

ゲート電極１３にプラス電位を印加すると、ゲート電極１３はプラスの電位となる。ドレイン電極１は、ドレイン電位となっているため、第１n型領域４及び第２n型領域６はドレイン電位となる。ゲート電極１３と第１n型領域４及び第２n型領域６の間にゲート絶縁膜１２を介すことでゲート・ドレイン容量が形成される。本実施形態においては、第１n型領域４及び第２n型領域６上を接続させることで、ドレイン電位となる面積が広くなり、ゲート・ドレイン容量を大きくすることが可能である。更に図４に示す斜視図のように、第２ゲート電極部１３bに段部１０cを形成することにより、段部１０cにおいて、ゲート絶縁膜１２を介して第１及び第２n型領域４、６に接する面積が増える。このため第２ゲート電極部１３b壁面がゲート絶縁膜１２を介して第１及び第２n型領域４、６と接する面が増える。これによりさらにゲート・ドレイン容量を大きくすることが可能である。 When a positive potential is applied to the gate electrode 13, the gate electrode 13 becomes a positive potential. Since the drain electrode 1 has a drain potential, the first n-type region 4 and the second n-type region 6 have a drain potential. A gate / drain capacitance is formed by interposing the gate insulating film 12 between the gate electrode 13 and the first n-type region 4 and the second n-type region 6. In the present embodiment, by connecting the first n-type region 4 and the second n-type region 6, the area serving as the drain potential is increased, and the gate / drain capacitance can be increased. Further, as shown in the perspective view of FIG. 4, by forming the step portion 10c in the second gate electrode portion 13b, the first and second n-type regions 4 and 6 are formed in the step portion 10c via the gate insulating film 12. Increases contact area. For this reason, the surface where the wall surface of the second gate electrode portion 13b is in contact with the first and second n-type regions 4 and 6 through the gate insulating film 12 increases. As a result, the gate / drain capacitance can be further increased.

この場合、第２ゲート電極部１３bの数を少なくしていても同様のゲート・ドレイン容量を確保することが可能である。 In this case, the same gate / drain capacitance can be secured even if the number of second gate electrode portions 13b is reduced.

また、第２ゲート電極部１３bがなければ、第１ゲート電極１３a間であって、-第２n型領域６上にゲート絶縁膜１２を介してp型ベース層７、n⁺ソース層８及びp⁺コンタクト層９を設けることができ、ゲート電極１３にプラスの電位を印加すると第１のp型領域５a及び第２のp型ベース領域５bにチャネルが形成することが可能となる。これにより、十分な容量を確保しつつオン抵抗を低減させることが可能である。 If the second gate electrode portion 13b is not provided, the p-type base layer 7, the n ⁺ source layer 8 and the p-type base layer 7 are disposed between the first gate electrode 13a and the second n-type region 6 via the gate insulating film 12. ^{The +} contact layer 9 can be provided, and when a positive potential is applied to the gate electrode 13, a channel can be formed in the first p-type region 5a and the second p-type base region 5b. Thereby, it is possible to reduce the on-resistance while securing a sufficient capacity.

本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although the embodiments of the present invention have been described, these embodiments are presented as examples, and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

以上本実施形態では、シリコンを材料とする縦型パワーMOSFETを例として説明したが、MOSゲート構造及びn型領域、p型領域を有する構造であれば適用が可能である。例えば横型デバイスや、IGBT等の他のスイッチングデバイスに適用することも可能である。材料はシリコンに限定されるものではなく、SiC、GaNといった材料に適用しても、同様の効果を得ることができる。 In the present embodiment, the vertical power MOSFET made of silicon has been described as an example. However, the present invention can be applied to any structure having a MOS gate structure, an n-type region, and a p-type region. For example, the present invention can be applied to other switching devices such as horizontal devices and IGBTs. The material is not limited to silicon, and the same effect can be obtained when applied to materials such as SiC and GaN.

１・・・ドレイン電極
２・・・ドレイン層（第１の層）
２a・・・第１の面
２b・・・第２の面
３・・・n型ドリフト層（第２の層）
４・・・第１n型領域（第１領域）
５・・・p型領域（第２領域）
５a・・・第１のp型領域
５b・・・第２のp型領域
６・・・第２n型領域（第３領域）
７・・・p型ベース層（第３の層）
８・・・n⁺ソース層（第４の層）
９・・・p⁺コンタクト層９（第５の層）
１０・・・トレンチ
１０a・・・底面
１０b・・・内壁面
１０c・・・段部
１１・・・接触部
１２・・・ゲート絶縁膜
１３・・・ゲート電極
１３a・・・第１ゲート電極部
１３b・・・第２ゲート電極部 DESCRIPTION OF SYMBOLS 1 ... Drain electrode 2 ... Drain layer (1st layer)
2a ... 1st surface 2b ... 2nd surface 3 ... n-type drift layer (2nd layer)
4 ... 1st n-type region (first region)
5 ... p-type region (second region)
5a: first p-type region 5b: second p-type region 6: second n-type region (third region)
7 ... p-type base layer (third layer)
8 ... n ⁺ source layer (fourth layer)
9 ... p ⁺ contact layer 9 (fifth layer)
DESCRIPTION OF SYMBOLS 10 ... Trench 10a ... Bottom 10b ... Inner wall surface 10c ... Step part 11 ... Contact part 12 ... Gate insulating film 13 ... Gate electrode 13a ... 1st gate electrode part 13b ... Second gate electrode part

Claims

第１の面と第１の面に対向する第２の面とを有する第１導電型の第１の層と、
前記第１の面に第１導電型の第１領域及び第２導電型の第２領域が設けられた第２の層と、
前記第１領域に電気的に接続し、前記第２領域の上側に設けられた第１導電型の第３領域と、
前記第２の層内に絶縁膜を介して設けられた第１ゲート電極部及び第２ゲート電極部を有し、前記第２ゲート電極部は、前記第３領域の上側に設けられて構成されたゲート電極と、
前記第１領域及び前記第２領域の上側に設けられた第２導電型の第３の層と、
前記第３の層の上側に設けられた第１導電型の第４の層と、
前記第３の層の上側に前記第４の層と隣接して設けられた第２導電型の第５の層と、
前記第１の層に電気的に接続されたドレイン電極と、
前記第４の層及び前記第５の層と電気的に接続されたソース電極と、
を備えた半導体装置。 A first layer of a first conductivity type having a first surface and a second surface opposite the first surface;
A second layer having a first conductivity type first region and a second conductivity type second region provided on the first surface;
A third region of a first conductivity type electrically connected to the first region and provided above the second region;
The second layer includes a first gate electrode portion and a second gate electrode portion provided via an insulating film, and the second gate electrode portion is provided above the third region. A gate electrode;
A third layer of a second conductivity type provided above the first region and the second region;
A fourth layer of the first conductivity type provided above the third layer;
A fifth layer of a second conductivity type provided adjacent to the fourth layer above the third layer;
A drain electrode electrically connected to the first layer;
A source electrode electrically connected to the fourth layer and the fifth layer;
A semiconductor device comprising:

前記第１領域及び前記第２領域は、前記第１の面に平行な方向に所定の間隔で設けられ、記第１の面に平行な方向と直交する方向において延伸することを特徴とする請求項１に記載の半導体装置。 The first region and the second region are provided at predetermined intervals in a direction parallel to the first surface, and extend in a direction perpendicular to the direction parallel to the first surface. Item 14. The semiconductor device according to Item 1.

前記第２ゲート電極部は、前記第２領域と対向する部分において、段部を有することを特徴とする請求項１乃至２のいずれかに記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the second gate electrode portion has a stepped portion at a portion facing the second region.