JP2015138955A - 薄膜トランジスタアレイ基板、el表示装置、および、薄膜トランジスタアレイ基板の製造方法 - Google Patents
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Abstract
【課題】配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることを抑える薄膜トランジスタアレイ基板、EL表示装置、および、薄膜トランジスタアレイ基板の製造方法を提供する。【解決手段】配線層と、電極層を有する複数の薄膜トランジスタと、前記電極層と前記配線層との間に位置する絶縁層と、前記複数の薄膜トランジスタにおいて、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトと、を備える。また、前記電極層は、前記配線層の延びる方向に沿って延びる延在部を備え、前記延在部は、前記絶縁層を挟んで前記配線層と相互に対向し、前記配線層と前記電極層とに並列接続する複数の前記コンタクトの各々は、前記配線層と前記延在部とに並列接続する。【選択図】図3
Description
本開示の技術は、複数の薄膜トランジスタが並列接続する配線層を備える薄膜トランジスタアレイ基板、EL表示装置、および、薄膜トランジスタアレイ基板の製造方法に関する。
エレクトロルミネッセンス(EL)表示装置は、マトリックス状に並ぶ複数のEL素子と、薄膜トランジスタアレイ基板の構成要素である複数の画素回路とを備え、複数のEL素子の各々は、相互に異なる1つの画素回路に電気的接続している。複数の画素回路の各々は、例えば、駆動トランジスタと、駆動トランジスタのゲート‐ソース間に接続する保持容量と、保持容量に接続する選択トランジスタとを含む。
画素回路を構成する選択トランジスタは、選択線を通じて選択ドライバに接続し、選択ドライバによって選択された選択トランジスタは、階調データに応じたレベルの電圧を保持容量に保持させる。駆動トランジスタは、電源線を通じて電源ドライバに接続し、保持容量の保持する電圧値に応じた電流値でEL素子に電流を流す。(例えば、特許文献1、および、特許文献2を参照)。
ところで、EL表示装置の製造工程において電源線が断線するとき、その電源線に並列接続する全ての画素回路の中で、断線した箇所よりも電流の供給側に位置する画素回路には、電源ドライバから電源が供給されなくなる。また、EL表示装置の製造工程において選択線が断線するときも、その選択線に並列接続する全ての画素回路の中で、断線した箇所よりも信号の出力側に位置する画素回路は、選択ドライバによって選択されなくなる。
結果として、複数の画素回路の共有する1つの配線層が断線するとき、断線した箇所がたとえ1箇所であっても、断線した箇所よりも先に位置する全ての画素回路は、まとめて機能しなくなってしまう。なお、こうした配線層の断線に伴う課題は、EL表示装置に限らず、液晶表示装置、撮像装置、メモリ装置、シフトレジスタ回路、ラッチ回路など、1つの配線層に複数の薄膜トランジスタが並列接続する薄膜トランジスタアレイ基板において共通する。
本開示の技術は、複数の薄膜トランジスタが並列接続する配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることを抑えることの可能な薄膜トランジスタアレイ基板、EL表示装置、および、薄膜トランジスタアレイ基板の製造方法を提供することを目的とする。
本開示における薄膜トランジスタアレイ基板の一態様は、配線層と、電極層を有する複数の薄膜トランジスタと、前記電極層と前記配線層との間に位置する絶縁層と、前記複数の薄膜トランジスタにおいて、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトとを備える。
本開示におけるEL表示装置の一態様は、薄膜トランジスタを含む複数の画素回路と、複数の前記画素回路が並列接続する配線層とをさらに有する上記薄膜トランジスタアレイ基板と、複数の画素回路の各々に電気的接続するEL素子と、を備える。
本開示における薄膜トランジスタアレイ基板の製造方法の一態様は、配線層を形成する工程と、電極層を有する複数の薄膜トランジスタを形成する工程と、前記電極層と前記配線層との間に位置する絶縁層を形成する工程と、前記複数の薄膜トランジスタの各々において、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトを形成する工程とを含む。
本開示の技術の一態様によれば、相互に隣り合うコンタクトが配線層と電極層とに並列接続する。そのため、相互に隣り合うコンタクトの間において配線層が断線する場合であっても、相互に隣り合うコンタクトと端子層とを通じて、配線層における導通は確保される。それゆえに、配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることが抑えられる。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記電極層は、前記配線層の延びる方向に沿って延びる延在部を備えている。そして、前記延在部は、前記絶縁層を挟んで前記配線層と相互に対向し、前記コンタクトは、前記配線層と前記延在部とを接続することが好ましい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、コンタクトの接続する先である配線層と延在部とが相互に対向するため、配線層と延在部とを接続するコンタクトの構造の複雑化が抑えられる。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層の延びる方向において、前記電極層と前記延在部との中で下層である層の有する幅は、前記電極層と前記延在部との中で上層である層の有する幅よりも大きいことが好ましい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、相互に対向する電極層と延在部との位置の整合が容易である。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層と前記延在部とに並列接続する複数の前記コンタクトは、前記延在部における延在方向の両端部に位置するコンタクトを含むことが好ましい。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層と前記延在部とに並列接続する複数の前記コンタクトは、前記延在部における延在方向の両端部に位置するコンタクトを含むことが好ましい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、電極層と配線層との電気的接続が延在部の両端部において確保されるため、延在部における延在方向に沿った長さの範囲であれば、配線層が断線するとしても、上述した効果は得られる。それゆえに、配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることを抑える効果の得られる確率が高まる。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記薄膜トランジスタは、半導体層を備え、前記電極層は、前記半導体層と接続する接続部であって、前記接続部において前記半導体層と接続する部分が1つの方向に沿って延びる前記接続部を備え、前記1つの方向と前記延在部の延びる方向とが相互に異なる構成であってもよい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、チャンネルを形成する部分と延在部とが相互に異なる方向に沿って延びるため、チャンネル幅の延びる方向に沿ってコンタクトを並べることや、延在部の延びる方向に沿ってチャンネルを形成するという構造上の制約が軽減される。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記薄膜トランジスタは、ゲート電極層と、ソース電極層と、ドレイン電極層とからなる3つの端子電極層を備え、前記3つの端子電極層の中の1つの端子電極層が、前記配線層に電気的接続する接続対象である。そして、前記接続対象に接続して前記接続対象とは異なる階層に位置する引出電極層をさらに備え、前記引出電極層が前記電極層であることが好ましい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、配線層に電気的接続する端子電極層は、この端子電極層と相互に異なる階層に位置する引出電極層と接続する。そして、引出電極層と配線層とが複数のコンタクトによって接続する。こうした構成であれば、薄膜トランジスタを機能させる端子電極層は、複数のコンタクトと直接接続するための面積の拡張を強いられないため、端子電極層に強いられる設計上の制約が抑えられもする。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記3つの端子電極層の中で前記接続対象以外の前記端子電極層が非接続対象であり、前記引出電極層は、前記非接続対象と同じ階層に位置し、かつ、前記非接続対象と同じ材料から構成されていることが好ましい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、非接続対象を導電膜のパターニングによって形成する際に、非接続対象と引出電極層とを同時に形成することが可能である。それゆえに、非接続対象と引出電極層とが相互に異なる階層に位置する構成と比べて、薄膜トランジスタアレイ基板の製造方法を簡便な構成とすることも可能である。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層は、アルミニウム、または、アルミニウムを含む合金材料からなる構成であってもよい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、アルミニウム、または、アルミニウム合金材料からなる配線層に断線が生じる場合であっても、複数の薄膜トランジスタの各々への信号の伝達が途絶えることが抑えられる。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、アルミニウム、または、アルミニウム合金材料からなる配線層に断線が生じる場合であっても、複数の薄膜トランジスタの各々への信号の伝達が途絶えることが抑えられる。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層は、前記薄膜トランジスタに電源を供給する電源線であってもよい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、電源線に断線が生じる場合であっても、複数の薄膜トランジスタへの電源の供給が途絶えることが抑えられる。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、電源線に断線が生じる場合であっても、複数の薄膜トランジスタへの電源の供給が途絶えることが抑えられる。
本開示の技術によれば、配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることが抑えられる。
図1から図22を参照して、本開示の技術を具体化した一実施形態における薄膜トランジスタアレイ基板、EL表示装置、および、薄膜トランジスタアレイ基板の製造方法を説明する。
[EL表示装置の構成]
図1を参照してEL表示装置の構成の一例を説明する。
なお、EL表示装置は、ボトムエミッション型の表示装置であってもよいし、トップエミッション型の表示装置であってもよい。本実施形態では、EL表示装置をボトムエミッション型の表示装置に具体化した例を説明する。
図1を参照してEL表示装置の構成の一例を説明する。
なお、EL表示装置は、ボトムエミッション型の表示装置であってもよいし、トップエミッション型の表示装置であってもよい。本実施形態では、EL表示装置をボトムエミッション型の表示装置に具体化した例を説明する。
図1が示すように、EL表示装置の備える表示パネル10は、薄膜トランジスタアレイ基板の一例であり、例えば、平面視において矩形形状を有するガラス基板や樹脂基板などの基板11を備えている。基板11が有する1つの面は、図1の二点鎖線が示す表示領域20と、表示領域20の周囲である周辺領域30とを備えている。表示領域20は、1つの方向である行方向と、行方向と直交する方向である列方向とに沿って、マトリクス状に並ぶ複数の画素PIXを備えている。周辺領域30は、列方向に沿って並ぶ複数の選択端子パッドPLsと、同じく列方向に沿って並ぶ複数の電源端子パッドPLaと、行方向に沿って並ぶ複数のデータ端子パッドPLdと、基板11の四隅に位置するコンタクト電極層Eccとを備えている。
複数の画素PIXの各々は、平面視においてほぼ矩形形状を有する1つの画素電極層14を有し、複数の画素電極層14の各々は、平面視において格子形状を有する1つの隔壁層17によって囲まれている。隔壁層17によって囲まれる複数の領域の各々は、画素電極層14の上層である1つのEL層15を備え、複数のEL層15の各々、および、隔壁層17は、1つの対向電極層16によって覆われている。対向電極層16は、複数のEL層15とコンタクト電極層Eccとに電気的接続している。
対向電極層16は、例えば、相対的に低い仕事関数を有した電子注入層と、相対的に高い仕事関数を有した輸送機能層との積層構造を有している。電子注入層の形成材料は、例えば、カルシウム、バリウム、リチウム、インジウムからなる群から選択されるいずれか1つある。輸送機能層は、例えば、アルミニウム、クロム、銀、パラジウムからなる群から選択される少なくとも1つである。
隔壁層17は、例えば、フォトリソグラフィ法によるパターニングが可能な感光性の絶縁材料であるポリイミド系の樹脂材料などからなる。隔壁層17によって区画される領域は、1つの画素PIXのEL層を形成するためのEL層形成領域Relである。1つのEL層形成領域Rel、および、隔壁層17の中で1つのEL層形成領域Relを囲む部分は、1つの画素PIXを形成するための画素形成領域Rpxである。
複数の画素電極層14の各々の近傍であって、画素電極層14に対する行方向には、1つのデータ線Ldが列方向に沿って延びている。複数のデータ線Ldの各々における一方の端部は、相互に異なるデータ端子パッドPLdに接続している。
複数の画素電極層14の各々の近傍であって、画素電極層14に対する列方向には、配線層の一例である1つの選択線Lsが行方向に沿って延びている。また、複数の画素電極層14の各々の近傍であって、画素電極層14に対する列方向には、これもまた配線層の一例である1つの電源線Laが行方向に沿って延びている。複数の選択線Lsの各々における一方の端部は、相互に異なる選択端子パッドPLsに接続し、複数の電源線Laの各々における一方の端部は、相互に異なる電源端子パッドPLaに接続している。
EL表示装置は、上述した表示パネル10に加えて、選択ドライバDS、データドライバDd、および、電源ドライバDBを備えている。
複数の選択線Lsの各々は、選択端子パッドPLsを介して選択ドライバDSに電気的接続している。選択ドライバDSは、複数の選択線Lsの各々に、相互に異なるタイミングで選択電圧Vselを印加する。そして、選択ドライバDSは、1つの選択線Lsに並列接続する複数の画素PIXを同じタイミングで選択状態に設定し、この選択状態の設定を複数の選択線Lsの各々に対して順に進める。
複数の選択線Lsの各々は、選択端子パッドPLsを介して選択ドライバDSに電気的接続している。選択ドライバDSは、複数の選択線Lsの各々に、相互に異なるタイミングで選択電圧Vselを印加する。そして、選択ドライバDSは、1つの選択線Lsに並列接続する複数の画素PIXを同じタイミングで選択状態に設定し、この選択状態の設定を複数の選択線Lsの各々に対して順に進める。
複数のデータ線Ldの各々は、データ端子パッドPLdを介してデータドライバDdに電気的接続している。データドライバDdは、1行分の画素PIXが選択状態に設定されるごとに、階調データに応じた階調電圧Vdataを全てのデータ線Ldに対して一斉に印加する。
複数の電源線Laの各々は、電源端子パッドPLaを介して電源ドライバDBに電気的接続している。電源ドライバDBは、全ての電源線Laに所定の電源電圧Vsaを印加して、電源線Laに並列接続する画素PIXを発光できる状態に設定する。電源電圧Vsaは、階調データに応じた駆動電流を画素PIXにおいて流すことができる高電圧であって、EL素子OELの対向電極層16に印加される基準電圧Vscよりも高電位の電圧である。
[画素回路の電気的構成]
図2を参照して画素PIXの備える画素回路の電気的構成の一例を説明する。
なお、画素PIXの備える画素回路は、1つの選択線Ls、1つの電源線La、1つのデータ線Ldに接続する薄膜トランジスタを有する構成であればよい。1つの画素回路に含まれる薄膜トランジスタの数、1つの画素回路における薄膜トランジスタ間の接続構造、および、1つの画素回路における薄膜トランジスタ以外の素子の構成は、EL表示装置に対する要請に応じて適宜変更される。本実施形態では、こうした画素回路を2Tr1C型の回路、すなわち、1つの画素回路が2つの薄膜トランジスタと1つの保持容量とを備える例を説明する。
図2を参照して画素PIXの備える画素回路の電気的構成の一例を説明する。
なお、画素PIXの備える画素回路は、1つの選択線Ls、1つの電源線La、1つのデータ線Ldに接続する薄膜トランジスタを有する構成であればよい。1つの画素回路に含まれる薄膜トランジスタの数、1つの画素回路における薄膜トランジスタ間の接続構造、および、1つの画素回路における薄膜トランジスタ以外の素子の構成は、EL表示装置に対する要請に応じて適宜変更される。本実施形態では、こうした画素回路を2Tr1C型の回路、すなわち、1つの画素回路が2つの薄膜トランジスタと1つの保持容量とを備える例を説明する。
図2が示すように、複数の画素PIXの各々は、画素回路DCとEL素子OELとを備えている。画素回路DCは、選択トランジスタTr11と、駆動トランジスタTr12と、保持容量Csとを備えている。選択トランジスタTr11、および、駆動トランジスタTr12は、nチャンネル型の薄膜トランジスタである。表示パネル10は、こうした複数の薄膜トランジスタが、行方向、および、列方向に沿って並ぶ1つの薄膜トランジスタアレイ基板を備えている。
選択トランジスタTr11のソースは、ノードN11に電気的接続している。選択トランジスタTr11のドレインは、ノードN13においてデータ線Ldに電気的接続している。選択トランジスタTr11のゲートは、ノードN14において選択線Lsに電気的接続している。
駆動トランジスタTr12のゲートは、ノードN11に電気的接続している。駆動トランジスタTr12のソースは、ノードN12に電気的接続している。駆動トランジスタTr12のドレインは、ノードN15において電源線Laに電気的接続している。
なお、選択トランジスタTr11、および、駆動トランジスタTr12は、pチャンネル型の薄膜トランジスタであってもよい。この際に、選択トランジスタTr11のソースは、ノードN13に電気的接続し、選択トランジスタTr11のドレインは、ノードN11に電気的接続する。また、駆動トランジスタTr12のソースは、ノードN15に電気的接続し、駆動トランジスタTr12のドレインは、ノードN12に電気的接続する。
保持容量Csは、ノードN11とノードN12とに電気的接続し、駆動トランジスタTr12のゲートとソースとに電気的接続している。保持容量Csは、駆動トランジスタTr12におけるゲート‐ソース間の寄生容量であってもよいし、ゲート‐ソース間に別途設けられる容量素子であってもよいし、これらの寄生容量と容量素子との組み合わせであってもよい。
EL素子OELのアノードは、画素電極層14であって、画素回路DCにおけるノードN12において駆動トランジスタTr12のソースに電気的接続している。EL素子OELのカソードは、対向電極層16であって、周辺領域30のコンタクト電極層Eccを通して、所定の低電位電源に直接、または、間接的に電気的接続している。周辺領域30におけるコンタクト電極層Eccは、表示領域20における複数のEL素子OELの各々のカソードに、例えば、接地電位Vgndなどの基準電圧Vscを共通に印加する。
選択ドライバDSは、複数の選択線Lsの各々に選択レベルの選択電圧Vselを順に印加して、1行分の画素回路DCに対する選択期間ごとの選択を線順次走査する。画素回路DCにおける選択トランジスタTr11は、選択期間における選択電圧Vselの印加によって導通状態に遷移する。
データドライバDdは、階調データに応じた階調電圧Vdataを複数のデータ線Ldの各々から選択期間ごとに一斉に画素回路DCに印加する。画素回路DCにおける駆動トランジスタTr12は、選択期間における選択トランジスタTr11を通じてデータ線Ldに電気的接続し、選択期間における階調電圧Vdataの印加によってゲートの電圧値を変える。
駆動トランジスタTr12のドレイン‐ソース間の電圧値、および、ゲート‐ソース間の電圧値は、駆動トランジスタTr12のドレイン‐ソース間の電流値、すなわち、EL素子OELに流れる駆動電流の電流値を定める。選択期間における駆動トランジスタTr12は、階調電圧Vdataに応じた導通状態に遷移して、高電位である電源電圧Vsaから低電位である基準電圧Vscに駆動電流を流し、階調電圧Vdataに応じた輝度階調によってEL素子OELを発光させる。なお、選択期間における保持容量Csは、選択期間における駆動トランジスタTr12のゲート‐ソース間の電圧を保持する。
選択ドライバDSは、複数の選択線Lsの各々に非選択レベルの選択電圧Vselを印加して、1行分の画素回路DCに対する非選択期間ごとの非選択を線順次走査する。画素回路DCにおける選択トランジスタTr11は、非選択期間における選択電圧Vselの印加によって非導通状態に遷移して、駆動トランジスタTr12のゲートとデータ線Ldとの電気的接続を切断する。
非選択期間における保持容量Csは、選択期間に保持した電圧を駆動トランジスタTr12のゲート‐ソース間に印加し続ける。非選択期間における駆動トランジスタTr12は、保持容量Csの保持する電圧によって階調電圧Vdataに応じた駆動電流をEL素子OELに流し、選択期間と同じ程度の輝度階調でEL素子OELを発光させる。
[画素PIXの平面構造]
図3を参照して上記電気的構成からなる画素PIXの平面構造を説明する。図3では、説明の便宜上、EL層形成領域Relに濃いドットを付し、引出電極層Lm、および、駆動ドレイン電極層Tr12dに薄いドットを付して示す。
図3を参照して上記電気的構成からなる画素PIXの平面構造を説明する。図3では、説明の便宜上、EL層形成領域Relに濃いドットを付し、引出電極層Lm、および、駆動ドレイン電極層Tr12dに薄いドットを付して示す。
なお、画素PIXの平面構造では、複数の画素PIXに共通する配線層と薄膜トランジスタとの接続の構造、例えば、ノードN14における選択線Lsと選択トランジスタTr11との接続の構造、および、ノードN15における電源線Laと駆動トランジスタTr12との接続の構造が最も重要である。選択トランジスタTr11の位置、駆動トランジスタTr12の位置、保持容量Csの位置、これらの形状など、上記接続の構造以外の構成は、画素PIXに必要とされる機能に応じて適宜変更可能である。本実施形態では、選択トランジスタTr11、および、駆動トランジスタTr12が、EL層形成領域Relとデータ線Ldとの間に位置する例を説明する。
図3が示すように、画素PIXは、複数の機能層の積み重なりである。以下では、複数の機能層の積み重なる方向が積層方向であり、積層方向における位置が対象となる層よりも基板11に近い層が下層であり、積層方向における位置が対象となる層よりも基板から離れている層が上層である。
図3の二点鎖線が示すように、1つの画素PIXは、平面視において矩形形状を有する1つの画素形成領域Rpxと、平面視において画素形成領域Rpxを囲む矩形枠形状を有する境界領域Rbdとから構成されている。
画素形成領域Rpxの中には、図3において濃いドットが付された部分が示すように、EL層15の形成される領域である1つのEL層形成領域Relが位置し、EL層形成領域Relは、平面視において矩形形状を有している。画素形成領域Rpxの中でEL層形成領域Rel以外の部分には、EL層形成領域Relを囲む隔壁層17が位置している。隔壁層17は、相互に隣り合う画素PIXにおいて繋がっている。
画素形成領域Rpxにおける周縁部には、列方向に沿って延びるデータ線Ldと、行方向に沿って延びる選択線Lsと、行方向に沿って延びる電源線Laとが位置し、これらデータ線Ld、選択線Ls、および、電源線Laは、EL層形成領域Relを囲んでいる。選択線Ls、および、電源線Laの各々は、データ線Ldに対して上層である。
データ線LdとEL層形成領域Relとの間には、選択トランジスタTr11、および、駆動トランジスタTr12が位置している。データ線Ldからは、EL層形成領域Relに向かって選択ドレイン電極層Tr11dが延びている。選択ドレイン電極層Tr11dは、データ線Ldに対して上層であり、選択ドレイン電極層Tr11dの一部は、平面視においてデータ線Ldの一部と重なっている。選択ドレイン電極層Tr11dとデータ線Ldとは、平面視においてこれらが重なる部分でコンタクトCH3によって電気的接続し、このコンタクトCH3がノードN13として機能している。
画素形成領域Rpxの周縁部であって選択線Lsの近傍には、図3において薄いドットが付された部分が示すように、これもまた行方向に沿って延び、かつ、選択トランジスタTr11に向かって折れ曲がる引出電極層Lmが位置している。
画素形成領域Rpxの周縁部であって電源線Laの近傍には、図3において薄いドットが付された部分が示すように、これもまた行方向に沿って延び、かつ、駆動トランジスタTr12に向かって折れ曲がる駆動ドレイン電極層Tr12dが位置している。
[選択トランジスタTr11の平面構造]
図4を参照して選択トランジスタTr11の平面構造を説明する。なお、図4では、説明の便宜上、EL層形成領域Relに濃いドットを付し、引出電極層Lmに薄いドットを付して示す。
図4を参照して選択トランジスタTr11の平面構造を説明する。なお、図4では、説明の便宜上、EL層形成領域Relに濃いドットを付し、引出電極層Lmに薄いドットを付して示す。
図4が示すように、選択トランジスタTr11のゲート電極層である選択ゲート電極層Tr11gは、平面視においてほぼ矩形形状を有し、選択トランジスタTr11において最下層である。選択ゲート電極層Tr11gとデータ線Ldとの間には、選択トランジスタTr11のドレイン電極層である選択ドレイン電極層Tr11dが位置している。選択ゲート電極層Tr11gとEL層形成領域Relとの間には、選択トランジスタのソース電極層である選択ソース電極層Tr11sが位置している。
選択トランジスタTr11において、これら選択ゲート電極層Tr11g、選択ドレイン電極層Tr11d、および、選択ソース電極層Tr11sは、3つの端子電極層を構成している。また、選択トランジスタTr11において、選択ゲート電極層Tr11gは、コンタクトを通じて選択線Lsに電気的接続する接続対象であり、選択ドレイン電極層Tr11d、および、選択ソース電極層Tr11sは、非接続対象である。
選択ドレイン電極層Tr11dは、選択ゲート電極層Tr11gに対して上層であり、選択ドレイン電極層Tr11dの一部は、平面視において選択ゲート電極層Tr11gの一部と重なっている。選択ソース電極層Tr11sは、選択ドレイン電極層Tr11dと同じく、選択ゲート電極層Tr11gに対して上層であり、選択ソース電極層Tr11sの一部は、平面視において選択ゲート電極層Tr11gの一部と重なっている。
引出電極層Lmは、図4の二点鎖線によって仮想的に区切られるように、平面視において行方向に沿って延びる部分と、平面視において列方向に沿って延びる部分とから構成されている。
引出電極層Lmの中で列方向に沿って延びる部分は、選択ドレイン電極層Tr11d、および、選択ソース電極層Tr11sと同じく、選択ゲート電極層Tr11gに対する上層である。引出電極層Lmの中で列方向に沿って延びる部分は、平面視において、選択線Lsと選択ゲート電極層Tr11gとの間に位置し、かつ、選択ゲート電極層Tr11gの一部と重なっている。引出電極層Lmと選択ゲート電極層Tr11gとは、平面視においてこれらが重なる部分において、コンタクトCH4aによって電気的接続している。
引出電極層Lmの中で行方向に沿って延びる部分である延在部11Sは、選択線Lsに対して下層であり、平面視において選択線Lsの一部と重なるように、選択線Lsと相互に対向している。延在部11Sの列方向における幅は、行方向に沿ってほぼ等しく、選択線Lsの列方向における幅よりも大きい。延在部11Sの幅が選択線Lsの幅よりも大きい構成であれば、延在部11Sと選択線Lsとが平面視において相互に重なる前提において、選択線Lsに許容される位置の範囲が大きくなる。それゆえに、相互に対向する選択線Lsと延在部11Sとの位置の整合が容易である。
延在部11Sと選択線Lsとの重なる部分は、行方向に沿って延び、これらの重なる部分における列方向の幅は、選択線Lsにおける列方向の幅と同じく、行方向に沿って連続している。延在部11Sと選択線Lsとは、これらが重なる部分において、第1選択コンタクトCH4bによって電気的接続し、かつ、第2選択コンタクトCH4cによっても電気的接続している。これら第1選択コンタクトCH4b、および、第2選択コンタクトCH4cは、行方向に沿って並び、ノードN14の一部として機能している。
第1選択コンタクトCH4bは、延在部11Sにおける行方向の両端部の中でデータ線Ldに近い端部に接続している。第2選択コンタクトCH4cは、延在部11Sにおける行方向の両端部の中で第1選択コンタクトCH4bとは異なる端部に接続している。
このように第1選択コンタクトCH4b、および、第2選択コンタクトCH4cが、延在部11Sにおける行方向の両端部に各別に位置する構成であれば、他の構成と比べて、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間の行方向における距離が大きくなる。そして、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間に位置する選択線Lsの距離も大きくなる。
[駆動トランジスタTr12の平面構造]
図4、および、図5を参照して駆動トランジスタTr12の平面構造を説明する。なお、図5では、説明の便宜上、EL層形成領域Relに濃いドットを付し、駆動ドレイン電極層Tr12dに薄いドットを付して示す。
図4、および、図5を参照して駆動トランジスタTr12の平面構造を説明する。なお、図5では、説明の便宜上、EL層形成領域Relに濃いドットを付し、駆動ドレイン電極層Tr12dに薄いドットを付して示す。
図4が示すように、選択ソース電極層Tr11sと電源線Laとの間には、駆動トランジスタTr12のゲート電極層である駆動ゲート電極層Tr12gが位置している。駆動ゲート電極層Tr12gは、選択ゲート電極層Tr11gと同じく、選択ソース電極層Tr11sに対して下層であり、駆動ゲート電極層Tr12gの一部は、平面視において選択ソース電極層Tr11sの一部と重なっている。駆動ゲート電極層Tr12gと選択ソース電極層Tr11sとは、これらが重なる部分でコンタクトCH1によって電気的接続し、このコンタクトCH1がノードN11として機能している。
駆動ゲート電極層Tr12gに対してデータ線Ldとは反対側には、保持容量Csの下部電極層である容量下部電極層Ecaが位置している。駆動ゲート電極層Tr12gの一部は、平面視において容量下部電極層Ecaの一部と重なり、駆動ゲート電極層Tr12gと容量下部電極層Ecaとが重なる部分において、これらは電気的接続している。
図5が示すように、駆動トランジスタTr12のゲート電極層である駆動ゲート電極層Tr12gは、駆動トランジスタTr12において最下層である。駆動ゲート電極層Tr12gとEL層形成領域Relとの間には、駆動トランジスタTr12のソース電極層である駆動ソース電極層Tr12sが位置している。駆動ゲート電極層Tr12gとデータ線Ldとの間には、駆動トランジスタTr12のドレイン電極層である駆動ドレイン電極層Tr12dが位置している。
駆動トランジスタTr12において、これら駆動ゲート電極層Tr12g、駆動ドレイン電極層Tr12d、および、駆動ソース電極層Tr12sは、3つの端子電極層を構成している。また、駆動トランジスタTr12において、駆動ドレイン電極層Tr12dは、コンタクトを通じて電源線Laに電気的接続する接続対象であり、駆動ゲート電極層Tr12g、および、駆動ソース電極層Tr12sは、非接続対象である。
駆動ソース電極層Tr12sは、平面視において駆動ゲート電極層Tr12gの一部と重なっている。駆動ソース電極層Tr12sは、選択ゲート電極層Tr11gに対する選択ソース電極層Tr11sと同じく、駆動ゲート電極層Tr12gに対して上層である。
駆動ソース電極層Tr12sとEL層形成領域Relとの間には、容量上部電極層Ecbが位置している。容量上部電極層Ecbの一部は、平面視において、駆動ソース電極層Tr12s、および、EL層形成領域Relと重なり、駆動ソース電極層Tr12sと容量上部電極層Ecbとが重なる部分において、これらは電気的接続している。
駆動ドレイン電極層Tr12dは、図5の二点鎖線によって仮想的に区切られるように、平面視において、行方向に沿って延びる部分と、平面視において列方向に沿って延びる部分とから構成されている。
駆動ドレイン電極層Tr12dの中で列方向に沿って延びる部分は、接続部の一例であって、駆動ソース電極層Tr12sと同じく、駆動ゲート電極層Tr12gに対する上層である。駆動ドレイン電極層Tr12dの中で列方向に沿って延びる部分は、平面視において、駆動ゲート電極層Tr12gとデータ線Ldとの間に位置し、かつ、駆動ゲート電極層Tr12gの一部と重なっている。平面視において、駆動ゲート電極層Tr12gと駆動ドレイン電極層Tr12dとの重なる部分は、駆動トランジスタTr12のチャンネル幅を定める部分であって、列方向に沿って延びている。
駆動ドレイン電極層Tr12dの中で行方向に沿って延びる部分である延在部12Dは、電源線Laに対して下層であり、平面視において電源線Laの一部と重なっている。延在部12Dの列方向における幅は、行方向に沿ってほぼ等しく、電源線Laの列方向における幅よりも大きい。延在部12Dの幅が電源線Laの幅よりも大きい構成であれば、延在部12Dと電源線Laとが平面視において相互に重なる前提において、電源線Laに許容される位置の範囲が大きくなる。それゆえに、相互に対向する電源線Laと延在部12Dとの位置の整合が容易である。
延在部12Dと電源線Laとの重なる部分は、行方向に沿って延び、これらの重なる部分における列方向の幅は、電源線Laにおける列方向の幅と同じく、行方向に沿って連続している。延在部12Dと電源線Laとは、これらが重なる部分において、第1駆動コンタクトCH5aによって電気的接続し、かつ、第2駆動コンタクトCH5bによっても電気的接続している。これら第1駆動コンタクトCH5a、および、第2駆動コンタクトCH5bは、行方向に沿って並び、ノードN15の一部として機能している。
第1駆動コンタクトCH5aは、延在部12Dにおける行方向の両端部の中でデータ線Ldに近い端部に接続している。第2駆動コンタクトCH5bは、延在部12Dにおける行方向の両端部の中で第1駆動コンタクトCH5aとは異なる端部に接続している。このように第1駆動コンタクトCH5a、および、第2駆動コンタクトCH5bが、延在部12Dにおける行方向の両端部に各別に位置する構成であれば、他の構成と比べて、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間の行方向における距離が大きくなる。そして、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間に位置する電源線Laの距離も大きくなる。
保持容量Csの上部電極層である容量上部電極層Ecbは、容量下部電極層Ecaの上層であって、容量上部電極層Ecbは、平面視において駆動ソース電極層Tr12sの一部と重なっている。
[画素PIXの断面構造]
図6から図13を参照して画素PIXの断面構造を説明する。なお、画素PIXを構成する複数の機能層の各々は、基板11に形成される1つの薄膜のパターニングによって形成される。以下では、画素PIXを構成する複数の機能層の各々の積層方向における位置を説明する便宜上、パターニング前の薄膜が共通する複数の機能層の一部に対して、同じ名称と符号とを用いて説明する。また、選択トランジスタTr11と、駆動トランジスタTr12とは、ゲート、ドレイン、および、ソースの接続先が相互に異なる一方で、積層構造においてほぼ共通している。そのため、以下では、駆動トランジスタTr12の積層構造を主に説明し、選択トランジスタTr11においては、駆動トランジスタTr12と共通する構成についてその説明を割愛する。
図6から図13を参照して画素PIXの断面構造を説明する。なお、画素PIXを構成する複数の機能層の各々は、基板11に形成される1つの薄膜のパターニングによって形成される。以下では、画素PIXを構成する複数の機能層の各々の積層方向における位置を説明する便宜上、パターニング前の薄膜が共通する複数の機能層の一部に対して、同じ名称と符号とを用いて説明する。また、選択トランジスタTr11と、駆動トランジスタTr12とは、ゲート、ドレイン、および、ソースの接続先が相互に異なる一方で、積層構造においてほぼ共通している。そのため、以下では、駆動トランジスタTr12の積層構造を主に説明し、選択トランジスタTr11においては、駆動トランジスタTr12と共通する構成についてその説明を割愛する。
図6が示すように、基板11の有する上面には、データ線Ld、駆動ゲート電極層Tr12g、および、容量下部電極層Ecaが位置している。データ線Ld、駆動ゲート電極層Tr12g、および、容量下部電極層Ecaは、基板11の有する面に形成される1つの金属膜のパターニングによって形成される。データ線Ld、駆動ゲート電極層Tr12g、および、容量下部電極層Ecaは、共通する1つのゲート絶縁層12によって覆われている。
ゲート絶縁層12の上面には、駆動トランジスタTr12を構成する半導体層SMCが位置し、半導体層SMCの上面における一部には、駆動トランジスタTr12を構成するチャンネル保護層BLが位置している。チャンネル保護層BLの上面、および、半導体層SMCの上面においてチャンネル保護層BL以外の部分には、駆動トランジスタTr12を構成する不純物層OHMが位置している。不純物層OHMは、チャンネル保護層BLの上面において、ドレイン用の不純物層OHMと、ソース用の不純物層OHMとに2つに分割されている。
2つに分割された不純物層OHMの一方には、駆動ドレイン電極層Tr12dが位置し、2つに分割された不純物層OHMの他方には、駆動ソース電極層Tr12sが位置している。そして、駆動ゲート電極層Tr12g、ゲート絶縁層12、半導体層SMC、チャンネル保護層BL、不純物層OHM、駆動ソース電極層Tr12s、および、駆動ドレイン電極層Tr12dによって、1つの駆動トランジスタTr12が構成されている。
駆動ドレイン電極層Tr12dの下層には、不純物層OHM、半導体層SMC、および、ゲート絶縁層12が位置し、駆動ソース電極層Tr12sの下層も同様である。そして、基板11から積み重なる機能層の数を階層とすると、駆動ドレイン電極層Tr12dと駆動ソース電極層Tr12sとは、相互に同じ階層に位置し、駆動ゲート電極層Tr12gとは異なる階層に位置する。
チャンネル保護層BLは、酸化シリコン、または、窒化シリコンなどによって形成されている。チャンネル保護層BLは、駆動トランジスタTr12の製造、特に、駆動ドレイン電極層Tr12d、および、駆動ソース電極層Tr12sのパターニングに際して、半導体層SMCにおけるエッチングダメージを抑える機能を有している。
不純物層OHMは、例えば、n型の不純物を含むアモルファスシリコンからなるn+シリコン層などによって形成されている。不純物層OHMは、半導体層SMCと駆動ソース電極層Tr12sとの間にオーミック接続を形成し、また、半導体層SMCと駆動ドレイン電極層Tr12dとの間にオーミック接続を形成する。
駆動ソース電極層Tr12sの上面には、駆動ソース電極層Tr12sの上面からEL層形成領域Relにまで広がる画素電極層14が位置している。画素電極層14は、光透過性と導電性とを有して、例えば、インジウム錫酸化物などによって形成されている。画素電極層14は、EL層形成領域Relにおいて、ゲート絶縁層12の上面に位置して、容量上部電極層Ecbとしての機能を兼ねている。また、駆動ドレイン電極層Tr12dの上面には、画素電極層14と同じ材料によって形成される透明導電層14dが位置し、この透明導電層14dの有する形状は、平面視において駆動ドレイン電極層Tr12dと整合している。これら画素電極層14、および、透明導電層14dは、1つの透明導電膜のパターニングによって形成される。
駆動ドレイン電極層Tr12dの上方、および、駆動ソース電極層Tr12sの上方には、これらの上層である透明導電層14dを覆う層間絶縁層13が位置している。層間絶縁層13は、透明導電層14dを覆う第1絶縁層13aと、第1絶縁層13aを覆う第2絶縁層13bとから構成されている。
駆動トランジスタTr12は、それを覆う透明導電層、および、層間絶縁層13と共に、隔壁層17によって覆われている。隔壁層17の側壁17eは、画素形成領域Rpxの中にEL層形成領域Relを区画している。
EL層形成領域Relにおいて、画素電極層14の上面には、EL層15が位置している。EL層15は、例えば、正孔注入層15aと電子輸送性発光層15bとから構成されている。なお、正孔注入層15aは、正孔注入層と正孔輸送層との積層体であってもよいし、電子輸送性発光層15bは、電子輸送層と発光層との積層体であってもよい。
EL層15の上面には、EL層15の全体、および、隔壁層17の全体を覆う対向電極層16が位置している。対向電極層16は、アルミニウムやアルミニウム合金などの高い光反射率を有する金属材料から形成され、複数の画素PIXの各々における画素電極層14に対して共通している。これら画素電極層14、EL層15、および、対向電極層16によって1つのEL素子OELが構成されている。なお、こうした積層構造であれば、対向電極層16とデータ線Ldとの間には、ゲート絶縁層12、層間絶縁層13、および、隔壁層17が位置するため、対向電極層16とデータ線Ldとの間の寄生容量が抑えられ、データ線Ldに供給される階調電圧Vdataの伝達の遅延が抑えられる。
対向電極層16の上面の全体には、対向電極層16を覆う封止層18が位置している。なお、EL表示装置は、封止層18に加えて、または、封止層18に代えて、封止蓋を採用することもでき、また、ガラスなどの封止基板と基板11とが貼り合わされた封止構造を採用することもできる。
EL層形成領域Relにおいて、容量下部電極層Ecaと、容量下部電極層Ecaに対向する容量上部電極層Ecbと、容量下部電極層Ecaと容量上部電極層Ecbとによって挟まれたゲート絶縁層12とによって、保持容量Csは構成されている。ゲート絶縁層12は、選択トランジスタTr11や駆動トランジスタTr12のゲート絶縁層としての機能の他、保持容量Csにおける誘電体層としての機能も兼ねている。
図7が示すように、ゲート絶縁層12の上面では、選択線Lsの形成される領域である選択線形成領域RLsと、電源線Laの形成される領域である電源線形成領域RLaとが、EL素子OELを挟んでいる。
ゲート絶縁層12の上面において選択線形成領域RLsには、半導体層SMC、不純物層OHM、ドレインメタル層SD、および、透明導電層14dがこの順に重なっている。
半導体層SMCは、ゲート絶縁層12の上面に形成された1つの半導体膜のパターニングによって、駆動トランジスタTr12の備える半導体層SMCと共に形成される。不純物層OHMもまた、半導体膜の上面に形成された1つの不純物膜のパターニングによって、駆動トランジスタTr12の備える不純物層OHMと共に形成される。ドレインメタル層SDは、不純物膜の上面に形成された1つの金属膜のパターニングによって、駆動トランジスタTr12の備える駆動ドレイン電極層Tr12dと共に形成される。透明導電層14dは、ドレインメタル層SDの上面に形成された1つの透明導電膜のパターニングによって、画素電極層14と共に形成される。
半導体層SMCは、ゲート絶縁層12の上面に形成された1つの半導体膜のパターニングによって、駆動トランジスタTr12の備える半導体層SMCと共に形成される。不純物層OHMもまた、半導体膜の上面に形成された1つの不純物膜のパターニングによって、駆動トランジスタTr12の備える不純物層OHMと共に形成される。ドレインメタル層SDは、不純物膜の上面に形成された1つの金属膜のパターニングによって、駆動トランジスタTr12の備える駆動ドレイン電極層Tr12dと共に形成される。透明導電層14dは、ドレインメタル層SDの上面に形成された1つの透明導電膜のパターニングによって、画素電極層14と共に形成される。
これら選択線形成領域RLsにおける半導体層SMC、不純物層OHM、ドレインメタル層SD、および、透明導電層14dは、選択ドレイン電極層Tr11dの階層や選択ソース電極層Tr11sの階層よりも選択線Lsの階層を高く設定する機能を有している。
選択線形成領域RLsにおいて透明導電層14dの上面には、透明導電層14dを覆う第1絶縁層13aが位置している。第1絶縁層13aは、駆動トランジスタTr12を覆う第1絶縁層13aと共通であって、第1絶縁層13aの上面には、選択線Lsが位置している。選択線Lsは、例えば、高融点金属、または、希土類元素を数重量%含有するアルミニウム合金材料によって形成されている。そして、選択線Lsの上面は、駆動トランジスタTr12と共通する第2絶縁層13bによって覆われている。
選択線Lsを形成するアルミニウム合金に含有される高融点金属は、例えば、チタン(Ti)、タンタル(Ta)、ジルコニウム(Zr)、タングステン(W)、モリブデン(Mo)などである。選択線Lsを形成する材料は、具体的には、Al‐Ti(0.5%〜1.5%)、Al‐Ta(1.0%〜2.0%)、Al‐Zr(0.5%〜3%)、Al‐W(1.0%〜2.0%)、Al‐Mo(0.5%〜1.5%)などのアルミニウム合金である。また、選択線Lsを形成するアルミニウム合金に含有される希土類元素は、例えば、ネオジウム(Nd)、ガドリニウム(Gd)、スカンジウム(Sc)である。選択線Lsを形成する材料は、具体的には、Al‐Sc(0.5〜2.5%)などのアルミニウム合金である。なお、括弧内の数字は、アルミニウムに含有される高融点金属の重量%、あるいは、希土類元素の重量%を示す。
ゲート絶縁層12の上面において電源線形成領域RLaには、半導体層SMC、不純物層OHM、駆動ドレイン電極層Tr12d、および、透明導電層14dがこの順に重なっている。
半導体層SMCは、ゲート絶縁層12の上面に形成された1つの半導体膜のパターニングによって、駆動トランジスタTr12の備える半導体層SMCと共に形成される。不純物層OHMもまた、半導体膜の上面に形成された1つの不純物膜のパターニングによって、駆動トランジスタTr12の備える不純物層OHMと共に形成される。電源線形成領域RLaにおける駆動ドレイン電極層Tr12dは、駆動ドレイン電極層Tr12dにおいて行方向に沿って延びる延在部12Dである。透明導電層14dは、駆動ドレイン電極層Tr12dの上面に形成された1つの透明導電膜のパターニングによって、画素電極層14と共に形成される。
電源線形成領域RLaにおいて透明導電層14dの上面には、透明導電層14dを覆う第1絶縁層13aが位置している。第1絶縁層13aは、駆動トランジスタTr12を覆う第1絶縁層13aと共通であって、第1絶縁層13aの上面には、電源線Laが位置している。電源線Laは、選択線Lsと同じ材料から形成され、例えば、高融点金属、または、希土類元素を数重量%含有するアルミニウム合金材料によって形成されている。そして、電源線Laの上面は、駆動トランジスタTr12と共通する第2絶縁層13bによって覆われている。
[ノードN13の接続構造]
図8を参照してノードN13の接続構造を説明する。
図8が示すように、基板11の有する上面には、データ線Ldと選択ゲート電極層Tr11gとが位置している。選択ゲート電極層Tr11gは、駆動ゲート電極層Tr12gと同じく、基板11の有する面に形成される1つの金属層のパターニングによってデータ線Ldと共に形成される。データ線Ld、および、選択ゲート電極層Tr11gは、共通する1つのゲート絶縁層12によって覆われている。
図8を参照してノードN13の接続構造を説明する。
図8が示すように、基板11の有する上面には、データ線Ldと選択ゲート電極層Tr11gとが位置している。選択ゲート電極層Tr11gは、駆動ゲート電極層Tr12gと同じく、基板11の有する面に形成される1つの金属層のパターニングによってデータ線Ldと共に形成される。データ線Ld、および、選択ゲート電極層Tr11gは、共通する1つのゲート絶縁層12によって覆われている。
選択ゲート電極層Tr11g、および、データ線Ldを覆うゲート絶縁層12の上面には、選択トランジスタTr11を構成する半導体層SMCが位置し、半導体層SMCの上面における一部には、選択トランジスタTr11を構成するチャンネル保護層BLが位置している。チャンネル保護層BLの上面、および、半導体層SMCの上面においてチャンネル保護層BL以外の部分には、選択トランジスタTr11を構成する不純物層OHMが位置している。不純物層OHMは、チャンネル保護層BLの上面において、ドレイン用の不純物層OHMと、ソース用の不純物層OHMとに2つに分割されている。
2つに分割された不純物層OHMの一方には、選択ドレイン電極層Tr11dが位置し、2つに分割された不純物層OHMの他方には、選択ソース電極層Tr11sが位置している。選択ドレイン電極層Tr11dと選択ソース電極層Tr11sとは、相互に同じ階層に位置し、選択ゲート電極層Tr11gとは異なる階層に位置する。
選択ドレイン電極層Tr11dの下層には、不純物層OHM、半導体層SMC、および、ゲート絶縁層12が位置し、選択ソース電極層Tr11sの下層も同様である。そして、基板11から積み重なる機能層の数を階層とすると、選択ドレイン電極層Tr11dと選択ソース電極層Tr11sとは、相互に同じ階層に位置し、選択ゲート電極層Tr11gとは異なる階層に位置する。
データ線Ldを覆うゲート絶縁層12には、データ線Ldの一部から上層にコンタクトホールH3が貫通している。選択ドレイン電極層Tr11dは、コンタクトホールH3を通して、ドレイン用の不純物層OHMとデータ線Ldとに電気的接続している。これらコンタクトホールH3、および、選択ドレイン電極層Tr11dにおいてコンタクトホールH3を埋める部分は、選択トランジスタTr11のドレインとデータ線Ldとを電気的接続するコンタクトCH3を構成している。
選択ドレイン電極層Tr11dの上方、および、選択ソース電極層Tr11sの上方には、これらの上層である透明導電層14dを覆う層間絶縁層13が位置している。そして、選択ゲート電極層Tr11g、ゲート絶縁層12、半導体層SMC、チャンネル保護層BL、不純物層OHM、選択ソース電極層Tr11s、および、選択ドレイン電極層Tr11dによって、1つの選択トランジスタTr11が構成されている。
[ノードN14の接続構造]
図9を参照してノードN14の接続構造を説明する。なお、選択ゲート電極層Tr11gと選択線Lsとを電気的接続する2つのコンタクト、すなわち、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間では、行方向における位置が相互に異なる一方で、選択ゲート電極層Tr11gと選択線Lsとの間における断面構造がほぼ等しい。そのため、第1選択コンタクトCH4bの構成を主に説明し、第2選択コンタクトCH4cにおいて重複する構成についてはその説明を割愛する。
図9を参照してノードN14の接続構造を説明する。なお、選択ゲート電極層Tr11gと選択線Lsとを電気的接続する2つのコンタクト、すなわち、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間では、行方向における位置が相互に異なる一方で、選択ゲート電極層Tr11gと選択線Lsとの間における断面構造がほぼ等しい。そのため、第1選択コンタクトCH4bの構成を主に説明し、第2選択コンタクトCH4cにおいて重複する構成についてはその説明を割愛する。
図9が示すように、選択ゲート電極層Tr11gを覆うゲート絶縁層12には、選択ゲート電極層Tr11gの一部から上層に向かってコンタクトホールH4aが貫通している。選択ゲート電極層Tr11gを覆うゲート絶縁層12の上面には、半導体層SMC、不純物層OHM、ドレインメタル層SD、および、透明導電層14dが位置し、これらの中でドレインメタル層SD、および、透明導電層14dによって引出電極層Lmが構成されている。
引出電極層Lmの下層には、不純物層OHM、半導体層SMC、および、ゲート絶縁層12が位置している。こうした引出電極層Lmの階層は、選択ドレイン電極層Tr11dの階層、および、選択ソース電極層Tr11sの階層と同じであって、選択ゲート電極層Tr11gの階層とは異なる。
ドレインメタル層SDは、コンタクトホールH4aを通して、透明導電層14dと選択ゲート電極層Tr11gとに電気的接続している。これらコンタクトホールH4a、および、ドレインメタル層SDにおいてコンタクトホールH4aを埋める部分は、選択トランジスタTr11のゲートと引出電極層Lmとを電気的接続するコンタクトCH4aを構成している。
引出電極層Lmの上面には、引出電極層Lmを覆う第1絶縁層13aが位置している。第1絶縁層13aには、引出電極層Lmの一部から上層に向かって第1選択コンタクトホールH4bが貫通している。第1絶縁層13aの上面に位置する選択線Lsは、第1選択コンタクトホールH4bを通して、引出電極層Lmに接続している。これら第1選択コンタクトホールH4b、および、選択線Lsにおいて第1選択コンタクトホールH4bを埋める部分は、選択線Lsと引出電極層Lmとを電気的接続する第1選択コンタクトCH4bを構成している。
なお、ゲート絶縁層12の上層である半導体層SMC、不純物層OHM、ドレインメタル層SD、および、透明導電層14dは、第2選択コンタクトCH4cが形成される下層においても共通している。そして、第2選択コンタクトCH4cもまた、第1絶縁層13aを貫通するコンタクトホールと、選択線Lsにおいてそのコンタクトホールを埋める部分とから構成されて、選択線Lsと引出電極層Lmとを電気的接続している。
[ノードN11の接続構造]
図10を参照してノードN11の接続構造を説明する。
図10が示すように、駆動ゲート電極層Tr12gを覆うゲート絶縁層12、半導体層SMC、および、不純物層OHMには、駆動ゲート電極層Tr12gの一部から上層に向かってコンタクトホールH1が貫通している。選択ソース電極層Tr11sは、不純物層OHMの上層であって、コンタクトホールH1を通して、駆動ゲート電極層Tr12gに接続している。これらコンタクトホールH1、および、選択ソース電極層Tr11sにおいてコンタクトホールH1を埋める部分は、選択ソース電極層Tr11sと駆動ゲート電極層Tr12gとを電気的接続する第1コンタクトCH1を構成している。
図10を参照してノードN11の接続構造を説明する。
図10が示すように、駆動ゲート電極層Tr12gを覆うゲート絶縁層12、半導体層SMC、および、不純物層OHMには、駆動ゲート電極層Tr12gの一部から上層に向かってコンタクトホールH1が貫通している。選択ソース電極層Tr11sは、不純物層OHMの上層であって、コンタクトホールH1を通して、駆動ゲート電極層Tr12gに接続している。これらコンタクトホールH1、および、選択ソース電極層Tr11sにおいてコンタクトホールH1を埋める部分は、選択ソース電極層Tr11sと駆動ゲート電極層Tr12gとを電気的接続する第1コンタクトCH1を構成している。
[ノードN15の接続構造]
図11を参照してノードN15の接続構造を説明する。なお、駆動ドレイン電極層Tr12dと電源線Laとを電気的接続する2つのコンタクト、すなわち、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間では、行方向における位置が相互に異なる一方で、断面構造はほぼ等しい。そのため、第1駆動コンタクトCH5aの構成を主に説明し、第2駆動コンタクトCH5bにおいて重複する構成についてはその説明を割愛する。
図11を参照してノードN15の接続構造を説明する。なお、駆動ドレイン電極層Tr12dと電源線Laとを電気的接続する2つのコンタクト、すなわち、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間では、行方向における位置が相互に異なる一方で、断面構造はほぼ等しい。そのため、第1駆動コンタクトCH5aの構成を主に説明し、第2駆動コンタクトCH5bにおいて重複する構成についてはその説明を割愛する。
図11が示すように、電源線形成領域RLaにおけるゲート絶縁層12上には、半導体層SMC、不純物層OHM、駆動ドレイン電極層Tr12d、および、透明導電層14dが位置している。透明導電層14dの上面には、透明導電層14dを覆う第1絶縁層13aが位置している。第1絶縁層13aには、透明導電層14dの一部から上層に向かって第1駆動コンタクトホールH5aが貫通している。第1絶縁層13aの上面に位置する電源線Laは、第1駆動コンタクトホールH5aを通して、透明導電層14dに接続している。これら第1駆動コンタクトホールH5a、電源線Laにおいて第1駆動コンタクトホールH5aを埋める部分、および、透明導電層14dは、電源線Laと駆動ドレイン電極層Tr12dとを電気的接続する第1駆動コンタクトCH5aを構成している。
なお、第1駆動コンタクトCH5aに対する下層の構成、および、第2駆動コンタクトCH5bに対する下層の構成は、半導体層SMC、不純物層OHM、駆動ドレイン電極層Tr12d、および、透明導電層14dを有することにおいて共通している。そして、第2駆動コンタクトCH5bもまた、第1絶縁層13aを貫通するコンタクトホール、電源線Laにおいてそのコンタクトホールを埋める部分、および、透明導電層14dとから構成されて、電源線Laと駆動ドレイン電極層Tr12dとを電気的接続している。
[コンタクト電極層Eccの断面構造]
図12を参照してコンタクト電極層Eccの断面構造を説明する。
図12が示すように、コンタクト電極層Eccが形成される領域においても、ゲート絶縁層12の上層として、半導体層SMC、不純物層OHM、ドレインメタル層SD、透明導電層14d、第1絶縁層13a、第2絶縁層13b、および、対向電極層16がこの順に積み重なっている。第1絶縁層13aと第2絶縁層13bとの間には、コンタクト電極層Eccが位置している。コンタクト電極層Eccは、第1絶縁層13aに形成されたコンタクトホールH6を通して、透明導電層14dに電気的接続している。対向電極層16は、第2絶縁層13bに形成されたコンタクトホールを通して、コンタクト電極層Eccに電気的接続している。
図12を参照してコンタクト電極層Eccの断面構造を説明する。
図12が示すように、コンタクト電極層Eccが形成される領域においても、ゲート絶縁層12の上層として、半導体層SMC、不純物層OHM、ドレインメタル層SD、透明導電層14d、第1絶縁層13a、第2絶縁層13b、および、対向電極層16がこの順に積み重なっている。第1絶縁層13aと第2絶縁層13bとの間には、コンタクト電極層Eccが位置している。コンタクト電極層Eccは、第1絶縁層13aに形成されたコンタクトホールH6を通して、透明導電層14dに電気的接続している。対向電極層16は、第2絶縁層13bに形成されたコンタクトホールを通して、コンタクト電極層Eccに電気的接続している。
コンタクト電極層Eccが形成される領域において、ドレインメタル層SD、および、透明導電層14dは、カソード線Lcであって、カソード線Lcには、所定の基準電圧Vscが印加される。そして、カソード線Lc、および、コンタクト電極層Eccを通して、対向電極層16に所定の基準電圧Vscが印加される。
[電源端子パッドPLaの断面構造]
図13を参照して電源端子パッドPLaの断面構造を説明する。なお、選択端子パッドPLs、および、データ端子パッドPLdは、電源端子パッドPLaとは基板11上における位置が異なる一方で、その断面構造においては電源端子パッドPLaと同様の構成を有している。そのため、以下では、電源端子パッドPLaの断面構造を説明して、選択端子パッドPLs、および、データ端子パッドPLdの断面構造の説明を割愛する。
図13を参照して電源端子パッドPLaの断面構造を説明する。なお、選択端子パッドPLs、および、データ端子パッドPLdは、電源端子パッドPLaとは基板11上における位置が異なる一方で、その断面構造においては電源端子パッドPLaと同様の構成を有している。そのため、以下では、電源端子パッドPLaの断面構造を説明して、選択端子パッドPLs、および、データ端子パッドPLdの断面構造の説明を割愛する。
図13が示すように、基板11の上面には、下部パッド層PD1が形成されている。下部パッド層PD1は、基板11の上面に形成された金属膜のパターニングによって、選択線Ls、電源線La、選択ゲート電極層Tr11g、駆動ゲート電極層Tr12gなどと共に形成される。下部パッド層PD1の上面に積み重なるゲート絶縁層12には、半導体層SMC、不純物層OHM、ドレインメタル層SD、透明導電層14dがこの順に積み重なっている。
ゲート絶縁層12、半導体層SMC、および、不純物層OHMには、下部パッド層PD1から上層に向かってこれらを貫通するコンタクトホールH7と、同じく、下部パッド層PD1から上層に向かってこれらを貫通するコンタクトホールH8とが形成されている。ドレインメタル層SDは、コンタクトホールH7を通じて、下部パッド層PD1に電気的接続し、かつ、コンタクトホールH8を通じても、下部パッド層PD1に電気的接続している。透明導電層14dもまた、コンタクトホールH7を通じて、下部パッド層PD1に電気的接続し、かつ、コンタクトホールH8を通じても、下部パッド層PD1に電気的接続している。上部パッド層PD2は、引出電極層Lmと同じく、これらドレインメタル層SD、および、透明導電層14dによって構成されている。
上部パッド層PD2には、第1絶縁層13a、および、第2絶縁層13bが積み重なっている。第1絶縁層13aにおいてコンタクトホールH7と対向する部分には、上部パッド層PD2から上層に向かってコンタクトホールH9が貫通している。電源線Laは、第1絶縁層13aと第2絶縁層13bとの間に位置し、コンタクトホールH9を通じて、上部パッド層PD2に電気的接続している。
第1絶縁層13a、および、第2絶縁層13bにおいてコンタクトホールH8と対向する部分には、透明導電層14dから上層に向かってコンタクトホールH10が貫通している。そして、下部パッド層PD1、上部パッド層PD2、および、コンタクトホールH10によって、電源端子パッドPLaが構成されている。
[EL表示装置の製造方法]
図14から図17を参照してEL表示装置の製造方法を説明する。EL表示装置の製造方法には、薄膜トランジスタアレイ基板の一例である表示パネルの製造方法が含まれている。なお、図14から図17は、EL表示装置の製造方法を示す工程断面図であって、表示パネルの全体を説明の便宜上、図6、8、9、11、12、13にて説明した部分に対応する工程断面図を隣り合わせて示している。なお、図6に対応する部分を「EL素子OEL」と表記し、図8に対応する部分を「ノードN13」と表記し、図9に対応する部分を「ノードN14」と表記し、図11に対応する部分を「ノードN15」と表記する。また、図12に対応する部分を「電極Ecc」と表記し、図13に対応する部分を「パッドPLa」と表記する。
図14から図17を参照してEL表示装置の製造方法を説明する。EL表示装置の製造方法には、薄膜トランジスタアレイ基板の一例である表示パネルの製造方法が含まれている。なお、図14から図17は、EL表示装置の製造方法を示す工程断面図であって、表示パネルの全体を説明の便宜上、図6、8、9、11、12、13にて説明した部分に対応する工程断面図を隣り合わせて示している。なお、図6に対応する部分を「EL素子OEL」と表記し、図8に対応する部分を「ノードN13」と表記し、図9に対応する部分を「ノードN14」と表記し、図11に対応する部分を「ノードN15」と表記する。また、図12に対応する部分を「電極Ecc」と表記し、図13に対応する部分を「パッドPLa」と表記する。
図14(a)が示すように、まず、基板11の有する1つの面の全体にわたって、透明導電膜が積層される。透明導電膜は、例えば、酸化インジウム錫(ITO)膜や酸化インジウム亜鉛(IZO)膜などの光透過性を有する導電膜である。そして、透明導電膜がパターニングされることによって、EL層形成領域Relごとの容量下部電極層Ecaが形成される。導電膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。
なお、基板11の有する1つの面において、ノードN13、ノードN14、ノードN15、コンタクト電極層Ecc、および、電源端子パッドPLaの形成されるべき領域のように、EL素子OELが形成されるべき領域以外の領域では、導電膜が取り除かれる。
図14(b)が示すように、透明導電膜のパターニングが終了すると、基板11の全体にわたって、ゲートメタル膜が積層される。そして、ゲートメタル膜がパターニングされることによって、駆動ゲート電極層Tr12g、選択ゲート電極層Tr11g、データ線Ld、および、下部パッド層PD1が同時に形成される。ゲートメタル膜は、例えば、モリブデン単体、または、モリブデン‐ニオブ(MoNb)などのモリブデンを含む合金であることが好ましい。ゲートメタル膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。
この際に、駆動ゲート電極層Tr12gの有する1つの端部は、図14(b)における紙面の奥側などにおいて、容量下部電極層Ecaの上に重なるようにパターニングされて、駆動ゲート電極層Tr12gと容量下部電極層Ecaとが電気的接続する。選択端子パッドPLs、および、データ端子パッドPLdの有する下部パッド層PD1も同様に形成される。なお、基板11の有する1つの面において、ノードN15、および、コンタクト電極層Eccの形成されるべき領域からは、ゲートメタル膜が取り除かれる。
図14(c)が示すように、ゲートメタル膜のパターニングが終了すると、基板11の全体にわたって、窒化シリコン膜などのゲート絶縁膜が積層され、これによってゲート絶縁層12が形成される。次いで、ゲート絶縁層12の全体にわたって、真性アモルファスシリコンなどからなる半導体膜SMC0が積層され、半導体膜SMC0の全体にわたって、窒化シリコンなどからなるチャンネル保護膜が積層される。そして、チャンネル保護膜がパターニングされることによって、駆動ゲート電極層Tr12gの上層としてチャンネル保護層BLが形成され、また、選択ゲート電極層Tr11gの上層としてチャンネル保護層BLが形成される。チャンネル保護膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。
なお、半導体膜SMC0の上面において、駆動ゲート電極層Tr12gの上方、および、選択ゲート電極層Tr11gの上方以外、すなわち、ノードN14、ノードN15、コンタクト電極層Ecc、および、各種端子パッドPLs,PLa,PLdの形成されるべき領域からは、チャンネル保護膜が取り除かれる。
図15(a)が示すように、チャンネル保護膜のパターニングが終了すると、基板11の全体にわたって、n型アモルファスシリコンなどからなる不純物膜OHM0が積層される。そして、ゲート絶縁層12、半導体膜SMC0、および、不純物膜OHM0を貫通する各種のコンタクトホールが形成される。コンタクトホールのパターニングには、例えば、フォトリソグラフィ法とドライエッチング法との組み合わせが用いられる。
すなわち、ノードN13が形成されるべき領域においては、コンタクトCH3を形成するために、まず、データ線Ldの一部から上層に向かって、ゲート絶縁層12、半導体膜SMC0、および、不純物膜OHM0を貫通するコンタクトホールH3がパターニングされる。また、ノードN14が形成されるべき領域においては、コンタクトCH4aを形成するために、選択ゲート電極層Tr11gの一部から上層に向かって、ゲート絶縁層12、半導体膜SMC0、および、不純物膜OHM0を貫通するコンタクトホールH4aがパターニングされる。また、各種端子パッドPLs,PLa,PLdが形成されるべき領域においては、コンタクトCH7、CH8を形成するために、下部パッド層PD1の一部から上層に向かって、ゲート絶縁層12、半導体膜SMC0、および、不純物膜OHM0を貫通するコンタクトホールH7、および、コンタクトホールH8がパターニングされる。また、図示されていない領域として、コンタクトCH1が形成されるべき領域にもまた、ゲート絶縁層12、半導体膜SMC0、および、不純物膜OHM0を貫通するコンタクトホールがパターニングされる。
図15(b)が示すように、各種コンタクトホールの形成が終了すると、基板11の全体にわたって、ドレインメタル膜が積層される。このドレインメタル膜の一部が、コンタクトホールH3,H4,H7,H8を埋めることによって、コンタクトCH3,CH4a,CH7,CH8が形成される。そして、ドレインメタル膜と、ドレインメタル膜の下層である不純物膜OHM0、および、半導体膜SMC0が、一括してパターニングされることによって、駆動ソース電極層Tr12s、駆動ドレイン電極層Tr12d、選択ドレイン電極層Tr11d、および、選択ソース電極層Tr11sが形成される。こうしたドレインメタル膜のパターニングによって、選択ドレイン電極層Tr11dは、コンタクトホールH3を通って、データ線Ldに電気的接続する。選択ソース電極層Tr11sは、コンタクトホールH1を通って、駆動ゲート電極層Tr12gに電気的接続する。
なお、駆動ソース電極層Tr12sと駆動ドレイン電極層Tr12dとを分割するためのパターニングや、選択ソース電極層Tr11sと選択ドレイン電極層Tr11dとを分割するためのパターニングでは、チャンネル保護層BLがエッチングストッパ膜として機能して、エッチングによる半導体膜SMC0のダメージが抑えられる。
ドレインメタル膜のパターニングにおいては、容量下部電極層Ecaの上層において、半導体膜SMC0、不純物膜OHM0、および、ドレインメタル膜の全てが取り除かれて、容量上部電極層Ecbを形成するための領域が露出する。また、引出電極層Lmが形成される領域やカソード線Lcが形成される領域においても、これらの領域の外側において、半導体膜SMC0、不純物膜OHM0、および、ドレインメタル膜の全てが取り除かれる。そして、半導体膜SMC0、不純物膜OHM0、および、ドレインメタル膜のパターニングによって、各領域における半導体層SMC、不純物層OHM、および、ドレインメタル層SDが形成される。
例えば、ノードN14の形成されるべき領域では、引出電極層Lmを構成するドレインメタル層SDが形成される。そして、引出電極層Lmを構成するドレインメタル層SDは、コンタクトホールH4aを通って、選択ゲート電極層Tr11gに電気的接続する。また、コンタクト電極層Eccが形成されるべき領域では、カソード線Lcを構成するドレインメタル層SDが形成される。そして、カソード線Lcを構成するドレインメタル層SDは、周辺領域30の所定の位置に設けられるコンタクト電極層Eccを相互に電気的接続する。また、各種端子パッドPLs,PLa,PLdの形成されるべき領域では、上部パッド層PD2を構成するドレインメタル層SDが形成される。そして、上部パッド層PD2を構成するドレインメタル層SDは、コンタクトホールH7,H8を通って、下部パッド層PD1に電気的接続する。
なお、ドレインメタル膜は、例えば、クロムやチタンなどのマイグレーションを低減することのできる遷移金属層に、例えば、アルミニウム単体やアルミニウム合金などの配線層抵抗を低減することのできる低抵抗金属層が積み重なった2層構造であってもよい。また、ドレインメタル膜は、遷移金属層と低抵抗金属層とからなる2層構造に、さらにクロムなどの金属層が積み重なった3層構造などの積層構造であってもよい。
図15(c)が示すように、ドレインメタル膜がパターニングされると、基板11の全体にわたって、透明導電膜が積層される。透明導電膜は、例えば、酸化インジウム錫(ITO)膜や酸化インジウム亜鉛(IZO)膜などの光透過性を有する導電膜である。そして、透明導電膜がパターニングされることによって、画素電極層14が形成されて、画素電極層14の一部は、駆動ソース電極層Tr12sまで延びるようにパターニングされて、画素電極層14と駆動ソース電極層Tr12sとが電気的接続する。これによって、ゲート絶縁層12を誘電容量層として機能させる保持容量Csが、容量下部電極層Ecaと画素電極層14とによって形成され、その画素電極層14は、保持容量Csにおける容量上部電極層Ecb、および、EL素子OELにおけるアノード電極層として機能する。こうした透明導電膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。
なお、この際に、駆動ドレイン電極層Tr12d上、選択ソース電極層Tr11s上、選択ドレイン電極層Tr11d上、および、各ドレインメタル層SD上の各々に透明導電膜が残るように、透明導電膜がパターニングされて、各領域における透明導電層14dも同時に形成される。
図16(a)が示すように、透明導電膜のパターニングが終了すると、基板11の全体にわたって、窒化シリコン膜などからなる第1層間絶縁膜が形成される。そして、第1層間絶縁膜に各コンタクトホールが形成されることによって、第1絶縁層13aが形成される。
すなわち、第1層間絶縁膜の中で引出電極層Lmを覆う部分には、引出電極層Lmから上層に向かって貫通する第1選択コンタクトホールH4bが形成される。第1層間絶縁膜の中で駆動ドレイン電極層Tr12dを覆う部分には、駆動ドレイン電極層Tr12dから上層に向かって貫通する第1駆動コンタクトホールH5aが形成される。第1層間絶縁膜の中でカソード線Lcを覆う部分には、カソード線Lcから上層に向かって貫通するコンタクトホールH6が形成される。そして、第1層間絶縁膜の中でコンタクトCH7を覆う部分には、コンタクトCH7から上層に向かって貫通するコンタクトホールH9が形成される。
なお、第1層間絶縁膜の中で引出電極層Lmを覆う部分には、図示されない第2選択コンタクトホールが、第1選択コンタクトホールH4bと共に形成される。また、第1層間絶縁膜の中で駆動ドレイン電極層Tr12dを覆う部分には、図示されない第2駆動コンタクトホールが、第1駆動コンタクトホールH5aと共に形成される。
第1絶縁層13aが形成されると、基板11の全体にわたって、アルミニウム合金などからなる配線形成膜が積層される。この際に、配線形成膜の一部が、第1選択コンタクトホールH4b、および、第2選択コンタクトホールを埋めることによって、第1選択コンタクトCH4b、および、第2選択コンタクトCH4cが形成される。また、配線形成膜の一部が、第1駆動コンタクトホールH5a、および、第2駆動コンタクトホールを埋めることによって、第1駆動コンタクトCH5a、および、第2駆動コンタクトCH5bが形成される。また、配線形成膜の一部が、コンタクトホールH9を埋めることによって、コンタクトCH9が形成される。そして、例えば、フォトリソグラフィ法とウェットエッチング法とを組み合わせたパターニングが配線形成膜に施されることによって、選択線Ls、電源線La、および、コンタクト電極層Eccが形成される。
図16(b)が示すように、配線形成膜のパターニングが終了すると、基板11の全体にわたって、窒化シリコン膜などからなる第2層間絶縁膜が形成される。そして、第2層間絶縁膜がパターニングされることによって、第2絶縁層13bが形成される。
第2層間絶縁膜のパターニングでは、フォトリソグラフィ法とドライエッチング法との組み合わせによって、画素電極層14上、および、コンタクト電極層Ecc上から第2層間絶縁膜が取り除かれる。また、上部パッド層PD2上からは、第2層間絶縁膜と共に第1絶縁層13aもまた取り除かれて、各種端子パッドPLs,PLa,PLdが形成される。
図16(c)が示すように、第2絶縁層13bの形成が終了すると、基板11の全体にわったて、例えば、ポリイミド系やアクリル系等の感光性の有機樹脂材料からなる樹脂層が形成される。そして、樹脂層がパターニングされることによって、隔壁層17が形成され、隔壁層17の有する側壁17eによって、基板11の表面にEL層形成領域Relが区画される。
隔壁層17が形成されると、基板11の全体が純水によって洗浄されて、その後に、画素電極層14の表面に対して、例えば、酸素プラズマ処理やUVオゾン処理などの親液処理が施される。これによって、画素電極層14の表面には、正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対する親液性が与えられる。
図17(a)が示すように、隔壁層17の形成が終了すると、画素電極層14上に正孔注入層15a、および、電子輸送性発光層15bがこの順に積層されてEL層15が形成される。EL層15の形成には、例えば、ノズルプリンティング法やインクジェット法を用いた塗布と、その塗布膜の乾燥とが用いられる。EL層15の形成材料としては、例えば、有機高分子系の正孔輸送材料を含む有機化合物含有液が用いられる。この際に、画素電極層14の表面に親液性が与えられているため、画素電極層14の表面に塗布された有機化合物含有液は、画素電極層14の表面の全体にわたって広がる。
EL層15が形成されると、EL層15が含まれる表示領域20の全体、および、表示領域20からコンタクト電極層Eccまでにわたって、光反射特性を有する対向電極層16が積層される。対向電極層16は、表示領域20から周辺領域30の一部まで延びるように形成されてコンタクト電極層Eccに直接接続される。対向電極層16の形成には、例えば、真空蒸着法やスパッタリング法が用いられ、対向電極層16のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。
図17(b)が示すように、対向電極層16の形成が終了すると、基板11の全体にわたって、シリコン酸化膜やシリコン窒化膜などからなる封止層18が形成される。そして、各端子パッドPLs,PLa,PLdにおいて上部パッド層PD2が露出するように、封止層18において上部パッド層PD2を覆う部分がエッチングされる。
[EL表示装置の作用]
図18から図22を参照してEL表示装置の作用を説明する。なお、図18から図20は、上記EL表示装置の作用を説明するための参考となる表示パネルの構成を説明する平面図、および、断面図であって、上記EL表示装置の構成要素に対応する構成に対して同じ符号を付して示す。図19は、図18のA‐A線に沿った断面図であって、電源線Laが断線している状態と、電源線Laが断線していない状態とを示す図である。図20は、図18のB‐B線に沿った断面図であって、選択線Lsが断線している状態と、選択線Lsが断線していない状態とを示す図である。
図18から図22を参照してEL表示装置の作用を説明する。なお、図18から図20は、上記EL表示装置の作用を説明するための参考となる表示パネルの構成を説明する平面図、および、断面図であって、上記EL表示装置の構成要素に対応する構成に対して同じ符号を付して示す。図19は、図18のA‐A線に沿った断面図であって、電源線Laが断線している状態と、電源線Laが断線していない状態とを示す図である。図20は、図18のB‐B線に沿った断面図であって、選択線Lsが断線している状態と、選択線Lsが断線していない状態とを示す図である。
一方で、図21、および、図22は、上記EL表示装置の作用を説明するための作用図であって、図21は、図3のA‐A線に沿った断面図であって、電源線Laが断線している状態と、電源線Laが断線していない状態とを示す図である。図22は、図3のB‐B線に沿った断面図であって、選択線Lsが断線している状態と、選択線Lsが断線していない状態とを示す図である。なお、図19から図22では、電源線Laの導通状態と選択線Lsの導通状態とを説明する便宜上、導通状態である部分にドットを付して示す。
図18が示すように、引出電極層Lmは、選択ゲート電極層Tr11gと選択線Lsとの間に位置し、平面視において列方向に沿って延びるほぼ矩形形状を有している。引出電極層Lmは、平面視において選択線Lsの一部と重なり、引出電極層Lmと選択線Lsとは、これらが重なる部分において、1つのコンタクトCH4によって電気的接続している。駆動ドレイン電極層Tr12dは、これもまた平面視において列方向に沿って延びるほぼ矩形形状を有している。駆動ドレイン電極層Tr12dは、平面視において電源線Laの一部と重なり、駆動ドレイン電極層Tr12dと電源線Laとは、これらが重なる部分において、1つのコンタクトCH5によって電気的接続している。
図19(a)が示すように、参考例となるEL表示装置において、駆動ドレイン電極層Tr12dは、1つの駆動コンタクトCH5と1つの電源線Laとを通して、電源ドライバDBに電気的接続している。そして、1つの電源線Laに並列接続する複数の駆動ドレイン電極層Tr12dの各々は、1つの電源線Laと1つの駆動コンタクトCH5とを通じて、階調データに応じた駆動電流を電源ドライバDBから受ける。
一方で、図19(b)が示すように、参考例となるEL表示装置において、特定の電源線Laの中の点B1に断線が生じるとき、断線部位を含む特定の画素PIXでは、駆動ドレイン電極層Tr12dと電源ドライバDBとの電気的接続が切断される。そして、電源ドライバDBから駆動電流の出力される方向において、特定の画素PIXよりも出力側に位置する画素PIXでは、駆動ドレイン電極層Tr12dに駆動電流が供給されなくなる。結果として、発光を制御することの不能なEL素子OELが行方向に沿って並ぶ線欠陥を生じてしまう。
図20(a)が示すように、参考例となるEL表示装置において、選択ゲート電極層Tr11gは、引出電極層Lm、1つの選択コンタクトCH4、および、1つの選択線Lsとを通して、選択ドライバDSに電気的接続している。そして、1つの選択線Lsに並列接続する複数の選択ゲート電極層Tr11gの各々は、引出電極層Lm、1つの選択コンタクトCH4、および、1つの選択線Lsを通じて、線順次走査に応じた選択信号を選択ドライバDSから受ける。
一方で、図20(b)が示すように、参考例となるEL表示装置において、特定の選択線Lsの中の点B2に断線が生じるとき、断線部位を含む特定の画素PIXでは、選択ゲート電極層Tr11gと選択ドライバDSとの電気的接続が切断される。そして、選択ドライバDSから選択信号の出力される方向において、特定の画素PIXよりも出力側に位置する画素PIXでは、選択ゲート電極層Tr11gに選択信号が供給されなくなる。結果として、発光を制御することの不能なEL素子OELが行方向に沿って並ぶ線欠陥を生じてしまう。
これに対し、図21(a)が示すように、本実施形態におけるEL表示装置において、駆動ドレイン電極層Tr12dは、2つの並列コンタクトである第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとを通じて、1つの電源線Laに電気的接続している。そして、1つの電源線Laに並列接続する複数の駆動ドレイン電極層Tr12dの各々は、階調データに応じた駆動電流を電源ドライバDBから受ける。この際に、電源線Laと駆動ドレイン電極層Tr12dとの接続は、第1駆動コンタクトCH5aによって確保され、かつ、第2駆動コンタクトCH5bによっても確保されるため、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間において、駆動電流を流すための配線層抵抗も抑えられる。
そして、図21(b)が示すように、電源線Laにおいて、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間の部位である点B1に断線が生じるとき、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間において電源線Laは非導通になる。一方で、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとは、駆動ドレイン電極層Tr12dにも並列接続しているため、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間の導通は、駆動ドレイン電極層Tr12dによって確保される。結果として、1つの電源線Laに並列接続する複数の画素PIXの各々は、階調データに応じた駆動電流を電源ドライバDBから受けられる。
また、図22(a)が示すように、本実施形態におけるEL表示装置において、選択ゲート電極層Tr11gは、2つの並列コンタクトである第1選択コンタクトCH4bと第2選択コンタクトCH4c、および、引出電極層Lmを通じて、1つの選択線Lsに電気的接続している。そして、1つの選択線Lsに並列接続する複数の選択ゲート電極層Tr11gの各々は、線順次走査に応じた選択信号を選択ドライバDSから受ける。この際に、選択線Lsと引出電極層Lmとの接続は、第1選択コンタクトCH4bによって確保され、かつ、第2選択コンタクトCH4cによっても確保されるため、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間において、選択信号を流すための配線層抵抗も抑えられる。
この際に、図22(b)が示すように、選択線Lsにおいて、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間の部位である点B2に断線が生じると、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間において選択線Lsは非導通になる。一方で、第1選択コンタクトCH4bと第2選択コンタクトCH4cとは、引出電極層Lmにも並列接続しているため、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間の導通は、引出電極層Lmによって確保される。結果として、1つの選択線Lsに並列接続する複数の画素PIXの各々は、線順次走査に応じた選択信号を選択ドライバDSから受けられる。
上記実施形態によれば以下に列挙する効果が得られる。
(1)第1選択コンタクトCH4bと第2選択コンタクトCH4cとが、選択線Lsと引出電極層Lmとに並列接続する。そのため、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間において選択線Lsが断線する場合であっても、第1選択コンタクトCH4b、引出電極層Lm、および、第2選択コンタクトCH4cとを通じて、選択線Lsにおける導通は確保される。それゆえに、選択線Lsを通じた複数の選択トランジスタTr11への選択信号の伝達が途絶えることが抑えられる。
(1)第1選択コンタクトCH4bと第2選択コンタクトCH4cとが、選択線Lsと引出電極層Lmとに並列接続する。そのため、第1選択コンタクトCH4bと第2選択コンタクトCH4cとの間において選択線Lsが断線する場合であっても、第1選択コンタクトCH4b、引出電極層Lm、および、第2選択コンタクトCH4cとを通じて、選択線Lsにおける導通は確保される。それゆえに、選択線Lsを通じた複数の選択トランジスタTr11への選択信号の伝達が途絶えることが抑えられる。
(2)第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとが、電源線Laと駆動ドレイン電極層Tr12dとに並列接続する。そのため、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとの間において電源線Laが断線する場合であっても、第1駆動コンタクトCH5a、駆動ドレイン電極層Tr12d、および、第2駆動コンタクトCH5bとを通じて、電源線Laにおける導通は確保される。それゆえに、電源線Laを通じた複数の駆動トランジスタTr12への電流信号の伝達が途絶えることが抑えられる。
(3)選択線Lsと延在部11Sとが相互に対向するため、選択線Lsと延在部11Sとを接続するコンタクトの構造の複雑化が抑えられる。同様に、電源線Laと延在部12Dとが相互に対向するため、電源線Laと延在部12Dとを接続するコンタクトの構造の複雑化が抑えられる。
(4)延在部11Sの列方向における幅は、選択線Lsの列方向における幅よりも大きい。また、延在部12Dの列方向における幅は、電源線Laの列方向における幅よりも大きい。それゆえに、延在部11Sと選択線Lsとの位置の整合、および、延在部12Dと電源線Laとの位置の整合が容易である。
(5)第1選択コンタクトCH4bと第2選択コンタクトCH4cとが、延在部11Sの両端部に位置するため、これらが延在部11Sの一部に偏る構成と比べて、選択線Lsにおいて断線の許容される範囲が広い。第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとにおいても、これらは延在部12Dの両端部に位置するため、これらが延在部12Dの一部に偏る構成と比べて、電源線Laにおいて断線の許容される範囲が広い。
(6)駆動ドレイン電極層Tr12dにおいてチャンネルを形成する部分と延在部12Dとは、相互に異なる方向に沿って延びる。そのため、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bとをチャンネル幅の延びる方向に沿って並べることや、延在部12Dの延びる方向に沿ってチャンネルを形成するという構造上の制約が、駆動トランジスタTr12において軽減される。
(7)選択ゲート電極層Tr11gと引出電極層Lmとは、相互に異なる階層に位置し、引出電極層Lmと選択線Lsとが、第1選択コンタクトCH4bと第2選択コンタクトCH4cとを通じて電気的接続している。それゆえに、選択ゲート電極層Tr11gは、これら2つのコンタクトと直接接続するための面積の拡張を強いられないため、選択ゲート電極層Tr11gに強いられる設計上の制約が抑えられもする。
(8)選択ドレイン電極層Tr11d、および、選択ソース電極層Tr11sを形成する際に、引出電極層Lmも同時に形成される。それゆえに、薄膜トランジスタアレイ基板の製造方法を簡便な構成とすることも可能である。
上記実施形態は、以下のように変更して実施することも可能である。
[引出電極層Lm]
・引出電極層Lmにおいて列方向に沿って延びる部分が割愛されて、引出電極層Lmが延在部11Sのみから構成されてもよい。この際に、選択ゲート電極層Tr11gは、平面視において引出電極層Lmと重なるように位置すればよく、コンタクトCH4aは、平面視において選択線Lsと重ならなくてもよいし、選択線Lsと重なってもよいし、積層方向において第1選択コンタクトCH4bと連なってもよい。
[引出電極層Lm]
・引出電極層Lmにおいて列方向に沿って延びる部分が割愛されて、引出電極層Lmが延在部11Sのみから構成されてもよい。この際に、選択ゲート電極層Tr11gは、平面視において引出電極層Lmと重なるように位置すればよく、コンタクトCH4aは、平面視において選択線Lsと重ならなくてもよいし、選択線Lsと重なってもよいし、積層方向において第1選択コンタクトCH4bと連なってもよい。
・引出電極層Lmにおいて選択線Lsと相互に対向する部分は、延在部11Sのように行方向に沿って連続する形状に限らず、例えば、複数の櫛歯の各々が選択線Lsと相互に対向する櫛歯形状であってもよい。こうした形状を有する引出電極層Lmであれば、引出電極層Lmにおいて選択線Lsと対向する部分が、櫛歯ごとに行方向に沿って点在するため、複数の櫛歯の各々と選択線Lsとにコンタクトが接続する構成であればよい。こうした構成は、例えば、葛籠折り形状を有する引出電極層Lmや、波形状を有する引出電極層Lmにおいても実現できる。
なお、延在部11Sのように、引出電極層Lmと選択線Lsとの相互に対向する部分が行方向に沿って連続する構成と、櫛歯形状を有する引出電極層Lmのように、引出電極層Lmと選択線Lsとの相互に対向する部分が行方向に沿って点在する構成とは、組み合わせることも可能であり、一方のみを採用することも可能である。すなわち、引出電極層Lmから延在部11Sを省略することも可能である。
・延在部11Sの列方向における幅は、行方向における各部位にて相互に異なっていてもよい。例えば、延在部11Sの列方向における幅は、第1選択コンタクトCH4bや第2選択コンタクトCH4cの形成される位置において、相対的に大きい構成であってもよい。なお、延在部11Sの列方向における幅は、選択線Lsの列方向における幅と同じであってもよいし、選択線Lsの列方向における幅よりも小さくてもよい。
・引出電極層Lmの下層から、不純物層OHM、半導体層SMC、および、ゲート絶縁層12の少なくとも1つが割愛されてもよいし、あるいは、引出電極層Lmの下層に、これらとは異なる他の機能層が加わってもよい。要するに、引出電極層Lmの階層は、選択ドレイン電極層Tr11dの階層、および、選択ソース電極層Tr11sの階層とは異なっていてもよい。
[駆動ドレイン電極層Tr12d]
・駆動ドレイン電極層Tr12dにおいて列方向に沿って延びる部分は、駆動トランジスタTr12においてチャンネルの形状を定める機能を有するが、こうした機能を延在部12Dが兼ね備えてもよい。例えば、駆動ゲート電極層Tr12gが行方向に沿って形成されて、延在部12Dの一部がその駆動ゲート電極層Tr12gと平面視において重なる構成であってもよい。
・駆動ドレイン電極層Tr12dにおいて列方向に沿って延びる部分は、駆動トランジスタTr12においてチャンネルの形状を定める機能を有するが、こうした機能を延在部12Dが兼ね備えてもよい。例えば、駆動ゲート電極層Tr12gが行方向に沿って形成されて、延在部12Dの一部がその駆動ゲート電極層Tr12gと平面視において重なる構成であってもよい。
・駆動ドレイン電極層Tr12dにおいて電源線Laと相互に対向する部分は、延在部12Dのように行方向に沿って連続する形状に限らず、例えば、複数の櫛歯の各々が電源線Laと相互に対向する櫛歯形状であってもよい。こうした形状を有する駆動ドレイン電極層Tr12dであれば、駆動ドレイン電極層Tr12dにおいて電源線Laと対向する部分が、櫛歯ごとに行方向に沿って点在するため、複数の櫛歯の各々と電源線Laとにコンタクトが接続する構成であればよい。こうした構成は、例えば、葛籠折り形状を有する駆動ドレイン電極層Tr12dや、波形状を有する駆動ドレイン電極層Tr12dにおいても実現できる。
なお、延在部12Dのように、電源線Laと対向する部分が行方向に沿って連続する構成と、櫛歯形状を有する駆動ドレイン電極層Tr12dのように、選択線Lsと対向する部分が行方向に沿って点在する構成とは、組み合わせることも可能であり、一方のみを採用することも可能である。すなわち、駆動ドレイン電極層Tr12dから延在部12Dを省略することも可能である。
・延在部12Dの列方向における幅は、行方向における各部位にて相互に異なっていてもよい。例えば、延在部12Dの列方向における幅は、第1駆動コンタクトCH5aや第2駆動コンタクトCH5bの形成される位置において、相対的に大きい構成であってもよい。なお、延在部12Dの列方向における幅は、電源線Laの列方向における幅と同じであってもよいし、電源線Laの列方向における幅よりも小さくてもよい。
[コンタクト]
・第1選択コンタクトCH4bの位置、および、第2選択コンタクトCH4cの位置は、延在部11Sにおける行方向の両端部に限らない。例えば、第1選択コンタクトCH4bの位置、および、第2選択コンタクトCH4cの位置の少なくとも1つが、延在部11Sにおける行方向の中央であってもよい。
・第1選択コンタクトCH4bの位置、および、第2選択コンタクトCH4cの位置は、延在部11Sにおける行方向の両端部に限らない。例えば、第1選択コンタクトCH4bの位置、および、第2選択コンタクトCH4cの位置の少なくとも1つが、延在部11Sにおける行方向の中央であってもよい。
・第1駆動コンタクトCH5aの位置、および、第2駆動コンタクトCH5bの位置は、延在部12Dにおける行方向の両端部に限らない。例えば、第1駆動コンタクトCH5aの位置、および、第2駆動コンタクトCH5bの位置の少なくとも1つが、延在部12Dにおける行方向の中央であってもよい。
・画素回路DCにおいて、第1選択コンタクトCH4b、および、第2選択コンタクトCH4cを有する構成であれば、第1駆動コンタクトCH5aと第2駆動コンタクトCH5bのいずれか1つを割愛することは可能である。また、画素回路DCにおいて、第1駆動コンタクトCH5a、および、第2駆動コンタクトCH5bを有する構成であれば、第1選択コンタクトCH4bと第2選択コンタクトCH4cのいずれか1つを割愛することは可能である。要するに、画素回路は、配線層と電極層とを複数のコンタクトによって接続する構成であればよい。
・配線層と電極層とを電気的接続するコンタクトの数量は、3つ以上であってもよい。
[接続対象]
・選択ドレイン電極層Tr11dとデータ線Ldとの接続は、1つのコンタクトCH3を通じた接続に限らず、2以上のコンタクトCH3を通じた接続であってもよい。すなわち、複数のコンタクトを通じた電極層と配線層との接続は、1つの薄膜トランジスタに対して複数箇所で適用されてもよく、1つの薄膜トランジスタにおいて相互に異なる電極層の各々が、相互に異なる配線層に対して複数のコンタクトを通じて接続してもよい。
[接続対象]
・選択ドレイン電極層Tr11dとデータ線Ldとの接続は、1つのコンタクトCH3を通じた接続に限らず、2以上のコンタクトCH3を通じた接続であってもよい。すなわち、複数のコンタクトを通じた電極層と配線層との接続は、1つの薄膜トランジスタに対して複数箇所で適用されてもよく、1つの薄膜トランジスタにおいて相互に異なる電極層の各々が、相互に異なる配線層に対して複数のコンタクトを通じて接続してもよい。
・薄膜トランジスタの有する電極層と複数のコンタクトを通じて接続する配線層は、定電圧回路に接続する配線層であってもよいし、定電圧回路に接続する配線層であってもよい。配線層の一部が断線するとしても機能するうえでは、EL表示装置の電源ドライバのように定電圧回路に接続する配線層であることが好ましい。
[画素回路]
画素回路は、2Tr1C型の回路に限らず、例えば、3Tr1C型の回路、すなわち、3つの薄膜トランジスタと1つの保持容量とを備える構成であってもよい。
画素回路は、2Tr1C型の回路に限らず、例えば、3Tr1C型の回路、すなわち、3つの薄膜トランジスタと1つの保持容量とを備える構成であってもよい。
図23が示すように、1つの画素PIXは、3つの薄膜トランジスタと1つの保持容量とを有する画素回路DCと、1つのEL素子OELとを備えている。画素回路DCは、選択トランジスタTr21と、保持トランジスタTr22と、駆動トランジスタTr23とを備えている。選択トランジスタTr21、保持トランジスタTr22、および、駆動トランジスタTr23は、nチャンネル型の薄膜トランジスタである。表示パネルは、これら複数の薄膜トランジスタの並ぶ薄膜トランジスタアレイ基板である。
選択トランジスタTr21のゲートは、ノードN24において選択線Lsに電気的接続している。選択トランジスタTr21のドレインは、ノードN25において電源線Laに電気的接続している。選択トランジスタTr21のソースは、ノードN21に電気的接続している。
保持トランジスタTr22のゲートは、ノードN24において選択線Lsに電気的接続している。保持トランジスタTr22のソースは、ノードN23においてデータ線Ldに電気的接続している。保持トランジスタTr22のドレインは、ノードN22に電気的接続している。
駆動トランジスタTr23のゲートは、ノードN21に電気的接続している。駆動トランジスタTr23のドレインは、ノードN25において電源線Laに電気的接続している。駆動トランジスタTr23のソースは、ノードN22に電気的接続している。保持容量Csの有する2つの電極層の中で、一方の電極層は、ノードN21を通して、駆動トランジスタTr23のゲートに電気的接続し、他方の電極層は、ノードN22を通して、駆動トランジスタTr23のソースに電気的接続している。
EL素子OELのアノード電極層である画素電極層14は、画素回路DCにおけるノードN22に電気的接続し、EL素子OELのカソード電極層である対向電極層16は、例えば、接地電位Vgndのような所定の低電位電位電源である基準電圧Vscに電気的接続している。
選択ドライバDSは、複数の選択線Lsの各々に選択レベルの選択電圧Vselを順に印加して、1行分の画素回路DCに対する選択期間ごとの選択を線順次走査する。画素回路DCにおける選択トランジスタTr21、および、保持トランジスタTr22は、選択期間における選択電圧Vselの印加によって導通状態に遷移する。
電源ドライバDBは、選択期間において、基準電圧Vscよりも低い電圧レベルの電源電圧Vsaを電源線Laに印加する。データドライバDdは、画素回路DCからデータドライバDdに引き抜くような階調電流Idataを階調データに応じてデータ線Ldに供給する。そして、電源線Laから駆動トランジスタTr23、ノードN22、保持トランジスタTr22、ノードN23を通して、階調電流Idataに対応した書込電流が流れる。
このとき、保持容量Csは、ノードN23とノードN24との間に生じた電位差に対応する電圧を保持する。なお、EL素子OELのアノードであるノードN22に印加される電位は、EL素子OELのカソードに印加される電位である基準電圧Vscよりも低いため、EL素子OELには駆動電流が流れず、EL素子OELは発光しない。
選択ドライバDSは、複数の選択線Lsの各々に非選択レベルの選択電圧Vselを順に印加して、1行分の画素回路DCに対する非選択期間ごとの選択を線順次走査する。画素回路DCにおける選択トランジスタTr21、および、保持トランジスタTr22は、非選択期間における選択電圧Vselの印加によって非導通状態に遷移する。
電源ドライバDBは、非選択期間において、基準電圧Vscよりも高い電圧レベルの電源電圧Vsaを電源線Laに印加する。
このとき、保持容量Csは、ノードN23とノードN24との間に生じた電位差を保持しているため、駆動トランジスタTr23は、導通状態を保ち続ける。そして、基準電圧Vscよりも高い電圧レベルの電源電圧Vsaが電源線Laに印加されているため、電源線Laから駆動トランジスタTr23、および、ノードN22を通して、EL素子OELに所定の駆動電流が流れる。
このとき、保持容量Csは、ノードN23とノードN24との間に生じた電位差を保持しているため、駆動トランジスタTr23は、導通状態を保ち続ける。そして、基準電圧Vscよりも高い電圧レベルの電源電圧Vsaが電源線Laに印加されているため、電源線Laから駆動トランジスタTr23、および、ノードN22を通して、EL素子OELに所定の駆動電流が流れる。
なお、保持容量Csにおいて保持された電圧は、駆動トランジスタTr23において階調電流Idataが流れるための電位差に相当するため、EL素子OELに流れる駆動電流は、階調電流Idataとほぼ同じ程度の電流値である。結果として、非選択期間においても、EL素子OELは、階調データに応じた輝度階調で発光し続ける。
[画素の平面構造]
図24が示すように、EL層形成領域Relに対してデータ線Ldとは反対側には、駆動トランジスタTr23が位置している。EL層形成領域Relと電源線Laとの間には、選択トランジスタTr21、および、保持トランジスタTr22が位置している。
図24が示すように、EL層形成領域Relに対してデータ線Ldとは反対側には、駆動トランジスタTr23が位置している。EL層形成領域Relと電源線Laとの間には、選択トランジスタTr21、および、保持トランジスタTr22が位置している。
駆動トランジスタTr23のゲートである駆動ゲート電極層Tr23gは、コンタクトCH21を通じて保持容量Csの容量下部電極層Ecaに電気的接続している。駆動トランジスタTr23のソースである駆動ソース電極層Tr23sは、保持容量Csの容量上部電極層Ecbに電気的接続している。駆動トランジスタTr23のドレインである駆動ドレイン電極層Tr23dと、選択トランジスタTr21のドレインである選択ドレイン電極層Tr21dは、ドレイン配線層Lmdによって電気的接続している。ドレイン配線層Lmdは、行方向に沿って延びる延在部と、列方向に沿って延びる部分とを有している。ドレイン配線層Lmdにおける延在部は、平面視において電源線Laと重なっている。ドレイン配線層Lmdと電源線Laとは、これらが重なる部分において、第1コンタクトCH25aと第2コンタクトCH25bとによって電気的接続している。これら第1コンタクトCH25aと第2コンタクトCH25bとは、選択ゲート電極層Tr21gと電源線Laとを接続するノードN25に対応する。
選択トランジスタTr21のソースである選択ソース電極層Tr21sは、保持容量Csの容量下部電極層Ecaに電気的接続している。
保持トランジスタTr22のソースである保持ソース電極層Tr22sは、コンタクトCH23を通じてデータ線Ldと電気的接続している。保持トランジスタTr22のドレインである保持ドレイン電極層Tr22dは、保持容量Csの容量上部電極層Ecbに電気的接続している。保持トランジスタTr22のゲートである保持ゲート電極層Tr22gは、保持ゲート配線層Lmkを通じて、選択線Lsに電気的接続している。保持ゲート配線層Lmkは、行方向に沿って延び、平面視において選択線Lsと重なっている。保持ゲート配線層Lmkは、平面視においてと選択線Lsと重なっており、これら保持ゲート配線層Lmkと選択線Lsとは、これらが重なる部分において、コンタクトCH24a、第1選択コンタクトCH24b、および、第2選択コンタクトCH24cによって電気的接続している。これら保持ゲート配線層Lmk、コンタクトCH24a、第1選択コンタクトCH24b、および、第2選択コンタクトCH24cは、保持ゲート配線層Lmkと選択線Lsとを電気的に接続するノードN24に対応する。
保持トランジスタTr22のソースである保持ソース電極層Tr22sは、コンタクトCH23を通じてデータ線Ldと電気的接続している。保持トランジスタTr22のドレインである保持ドレイン電極層Tr22dは、保持容量Csの容量上部電極層Ecbに電気的接続している。保持トランジスタTr22のゲートである保持ゲート電極層Tr22gは、保持ゲート配線層Lmkを通じて、選択線Lsに電気的接続している。保持ゲート配線層Lmkは、行方向に沿って延び、平面視において選択線Lsと重なっている。保持ゲート配線層Lmkは、平面視においてと選択線Lsと重なっており、これら保持ゲート配線層Lmkと選択線Lsとは、これらが重なる部分において、コンタクトCH24a、第1選択コンタクトCH24b、および、第2選択コンタクトCH24cによって電気的接続している。これら保持ゲート配線層Lmk、コンタクトCH24a、第1選択コンタクトCH24b、および、第2選択コンタクトCH24cは、保持ゲート配線層Lmkと選択線Lsとを電気的に接続するノードN24に対応する。
こうした構成であっても、電源線Laは、2つのコンタクトを通じて、駆動ドレイン電極層Tr23dに電気的接続する。そのため、2つのコンタクトの間で電源線Laが断線を有する場合であっても、駆動ドレイン電極層Tr23dにおけるバイパス機能によって、1つの電源線Laの全てに接続する画素PIXには、電源線Laを通して駆動電流が供給される。
また、選択線Lsは、2つの選択コンタクトを通じて、保持ゲート電極層Tr22gに電気的接続する。そのため、2つの選択コンタクトの間で選択線Lsが断線を有する場合であっても、保持ゲート配線層Lmkにおけるバイパス機能によって、1つの選択線Lsの全てに接続する画素PIXには、選択線Lsを通して選択信号が供給される。
こうした構成であっても、薄膜トランジスタの有する1つの電極層と1つの配線層とが2つのコンタクトを通して並列に接続されるため、上記(1)から(8)に準じた効果は得られる。
・画素PIXの備える画素回路は、上述した2Tr1C型、および、3Tr1C型に限らず、3つの薄膜トランジスタ間の接続の形態は、他の接続の形態であってもよく、1つの画素回路が、4つ以上の薄膜トランジスタを有する構成であってもよい。要するに、薄膜トランジスタの有する3の電極層の中の1つの電極層が、特定の配線層に対して、その特定の配線層の延びる方向に沿って延びる形状を有して、複数のコンタクトによって電極層と配線層とが電気的接続し、この際に、複数のコンタクトが並列接続する構成であればよい。
[画素の断面構造]
・ドレインメタル層SD、選択ソース電極層Tr11s、選択ドレイン電極層Tr11d、および、駆動ドレイン電極層Tr12dの少なくとも1つにおいて、それの上層から透明導電層14dが割愛されてもよい。
・ドレインメタル層SD、選択ソース電極層Tr11s、選択ドレイン電極層Tr11d、および、駆動ドレイン電極層Tr12dの少なくとも1つにおいて、それの上層から透明導電層14dが割愛されてもよい。
・選択線Lsの下層から透明導電層14dが割愛されてもよいし、電源線Laの下層から透明導電層14dが割愛されてもよい。
[EL表示装置]
・EL層15は、例えば、正孔輸送と電子輸送とを兼ねる発光層のみから構成されてもよいし、正孔輸送性発光層と電子輸送層とからなる積層構造であってもよいし、これらの層の間に電荷輸送層が挟まれた積層構造であってもよい。
[EL表示装置]
・EL層15は、例えば、正孔輸送と電子輸送とを兼ねる発光層のみから構成されてもよいし、正孔輸送性発光層と電子輸送層とからなる積層構造であってもよいし、これらの層の間に電荷輸送層が挟まれた積層構造であってもよい。
・EL素子OELにおいては、画素電極層14がアノード電極層であり、対向電極層16がソード電極層である構成に限らず、画素電極層14がカソード電極層であり、対向電極層16がアノード電極層である構成であってもよい。この際に、EL層15において画素電極層14に接続する担体輸送層は、電子輸送層であればよい。
・画素回路DCによって発光が制御される発光素子は、EL素子OELに限らず、駆動型の発光素子であれば、例えば、発光ダイオードなどの他の発光素子であってもよい。
・EL表示装置は、例えば、デジタルカメラ、モバイル型のパーソナルコンピュータ、携帯機器などの各種の電子機器に用いることができる。
・EL表示装置は、例えば、デジタルカメラ、モバイル型のパーソナルコンピュータ、携帯機器などの各種の電子機器に用いることができる。
[薄膜トランジスタアレイ基板]
・薄膜トランジスタアレイ基板において薄膜トランジスタの並ぶ方向は、2次元方向に限らず、1次元方向であってもよい。例えば、薄膜トランジスタアレイ基板は、複数の画素PIXが1次元方向に沿って並ぶ発光素子アレイ基板として感光体ドラムに搭載されて、発光素子アレイ基板から出射した光を感光ドラムに照射して露光する露光装置に適用することも可能である。
・薄膜トランジスタアレイ基板において薄膜トランジスタの並ぶ方向は、2次元方向に限らず、1次元方向であってもよい。例えば、薄膜トランジスタアレイ基板は、複数の画素PIXが1次元方向に沿って並ぶ発光素子アレイ基板として感光体ドラムに搭載されて、発光素子アレイ基板から出射した光を感光ドラムに照射して露光する露光装置に適用することも可能である。
・薄膜トランジスタアレイ基板は、1つの配線層に複数の薄膜トランジスタが並列接続する薄膜トランジスタアレイ基板でアレイ基板であればよい。薄膜トランジスタアレイ基板は、例えば、液晶表示装置において画素回路として機能する複数の薄膜トランジスタが並ぶアレイ基板や、2次元センサにおいてセンサ素子として機能する複数の薄膜トランジスタが並ぶアレイ基板であってもよい。また、薄膜トランジスタアレイ基板は、シフトレジスタ回路において同期信号が入力される複数の薄膜トランジスタが並ぶアレイ基板、ラッチ回路において同期信号が入力される複数の薄膜トランジスタが並ぶアレイ基板であってもよい。
BL…チャンネル保護層、Cs…保持容量、DB…電源ドライバ、DC…画素回路、Dd…データドライバ、DS…選択ドライバ、H1,H3,H4,H6,H7,H8,H9,H10,H4a…コンタクトホール、La…電源線、Lc…カソード線、Ld…データ線、Lm…引出電極層、Ls…選択線、SD…ドレインメタル層、CH1,CH3,CH4,CH5,CH7,CH8,CH9…コンタクト、Eca…容量下部電極層、Ecb…容量上部電極層、Ecc…コンタクト電極層、H4b…第1選択コンタクトホール、H5a…第1駆動コンタクトホール、H5b…第2駆動コンタクトホール、Lmd…ドレイン配線層、Lmk…保持ゲート配線層、N11,N12,N13,N14,N15,N21,N22,N23,N24,N25…ノード、OEL…EL素子、OHM…不純物層、PD1…下部パッド層、PD2…上部パッド層、PIX…画素、PLa,PLd,PLs…端子パッド、Rbd…境界領域、Rel…EL層形成領域、RLa…電源線形成領域、RLs…選択線形成領域、Rpx…画素形成領域、SMC…半導体層、Vsa…電源電圧、Vsc…基準電圧、CH4b…第1選択コンタクト、CH4c…第2選択コンタクト、CH5a…第1駆動コンタクト、CH5b…第2駆動コンタクト、OHM0…不純物膜、SMC0…半導体膜、Tr11…選択トランジスタ、Tr12…駆動トランジスタ、Tr21…選択トランジスタ、Tr22…保持トランジスタ、Tr23…駆動トランジスタ、Vgnd…接地電位、Vsel…選択電圧、CH24b…第1選択コンタクト、CH24c…第2選択コンタクト、CH25a…第1コンタクト、CH25b…第2コンタクト、Idata…階調電流、Tr11d…選択ドレイン電極層、Tr11g…選択ゲート電極層、Tr11s…選択ソース電極層、Tr12d…駆動ドレイン電極層、Tr12g…駆動ゲート電極層、Tr12s…駆動ソース電極層、Tr21g…選択ゲート電極層、Tr22g…保持ゲート電極層、Tr23d…駆動ドレイン電極層、Vdata…階調電圧、10…表示パネル、11…基板、11S,12D…延在部、12…ゲート絶縁層、13…層間絶縁層、13a…第1絶縁層、13b…第2絶縁層、14…画素電極層、14d…透明導電層、15…EL層、15a…正孔注入層、15b…電子輸送性発光層、16…対向電極層、17…隔壁層、17e…側壁、18…封止層、20…表示領域、30…周辺領域。
Claims (11)
- 配線層と、
電極層を有する複数の薄膜トランジスタと、
前記電極層と前記配線層との間に位置する絶縁層と、
前記複数の薄膜トランジスタにおいて、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトと、
備える薄膜トランジスタアレイ基板。 - 前記電極層は、前記配線層の延びる方向に沿って延びる延在部を備え、
前記延在部は、前記絶縁層を挟んで前記配線層と相互に対向し、
前記配線層と前記電極層とに並列接続する複数の前記コンタクトの各々は、前記配線層と前記延在部とに並列接続する
請求項1に記載の薄膜トランジスタアレイ基板。 - 前記配線層の延びる方向において、
前記電極層と前記延在部との中で下層である層の有する幅は、前記電極層と前記延在部との中で上層である層の有する幅よりも大きい
請求項2に記載の薄膜トランジスタアレイ基板。 - 前記配線層と前記延在部とに並列接続する複数の前記コンタクトは、前記延在部における延在方向の両端部に位置するコンタクトを含む
請求項2または3に記載の薄膜トランジスタアレイ基板。 - 前記薄膜トランジスタは、半導体層を備え、
前記電極層は、前記半導体層と接続する接続部であって、前記接続部において前記半導体層と接続する部分が1つの方向に沿って延びる前記接続部を備え、
前記1つの方向と前記延在部の延びる方向とが相互に異なる
請求項2から4のいずれか1つに記載の薄膜トランジスタアレイ基板。 - 前記薄膜トランジスタは、
ゲート電極層と、ソース電極層と、ドレイン電極層とからなる3つの端子電極層を備え、
前記3つの端子電極層の中の1つの端子電極層が、前記配線層に電気的接続する接続対象であり、
前記接続対象に接続して前記接続対象とは異なる階層に位置する引出電極層をさらに備え、前記引出電極層が前記電極層である
請求項1から5のいずれか1つに記載の薄膜トランジスタアレイ基板。 - 前記3つの端子電極層の中で前記接続対象以外の前記端子電極層が非接続対象であり、
前記引出電極層は、前記非接続対象と同じ階層に位置し、かつ、前記非接続対象と同じ材料から構成されている
請求項6に記載の薄膜トランジスタアレイ基板。 - 前記配線層は、アルミニウム、または、アルミニウムを含む合金材料からなる
請求項7に記載の薄膜トランジスタアレイ基板。 - 前記配線層は、前記薄膜トランジスタに電源を供給する電源線である
請求項1から8のいずれか1つに記載の薄膜トランジスタアレイ基板。 - 薄膜トランジスタを含む複数の画素回路と、複数の前記画素回路が並列接続する配線層とを有する薄膜トランジスタアレイ基板と、
複数の画素回路の各々に電気的接続するEL素子と、を備え、
前記薄膜トランジスタアレイ基板は、請求項1から9のいずれか1つに記載の薄膜トランジスタアレイ基板である
EL表示装置。 - 配線層を形成する工程と、
電極層を有する複数の薄膜トランジスタを形成する工程と、
前記電極層と前記配線層との間に位置する絶縁層を形成する工程と、
前記複数の薄膜トランジスタの各々において、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトを形成する工程と、を含む
薄膜トランジスタアレイ基板の製造方法。
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