JP2015114847A - Information processor - Google Patents

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侑磨 伊藤
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Abstract

PROBLEM TO BE SOLVED: To provide an information processor which is improved in the control consistency of a system.SOLUTION: The information processor includes: a plurality of CPUs; a detection part for detecting a difference between pieces of output data of the plurality of CPUs; a determination part for determining whether or not the writing destination of the difference data detected by the detection part is a memory/register giving an influence on the outside of a plurality of microcomputers; and a writing circuit for writing the difference data in a specific memory area corresponding to each CPU. When the writing destination is the memory/register giving no influence on the outside of the microcomputers, the plurality of CPUs are allowed to continue processing on the basis of the difference data written in the designated memory, and when the writing destination is the memory/register giving an influence on the outside of the microcomputers, error processing is performed.

Description

本発明は、情報処理装置に関するものである。   The present invention relates to an information processing apparatus.

要素領域に書き込まれた値が、期待値か否かを検査することによって、要素領域の異常を検出し、異常を検出した場合に、要素領域の修復を行うことで、容易且つ確実にＣＰＵの異常を検出して修復できる情報処理装置が開示されている（例えば、特許文献１参照）。   By checking whether or not the value written in the element area is an expected value, an abnormality in the element area is detected. When an abnormality is detected, the element area is repaired, so that the CPU can easily and reliably An information processing apparatus that can detect and repair an abnormality is disclosed (for example, see Patent Document 1).

近年、ＣＰＵの故障検出方式として、ＬＳＤＣ（Lock Step Dual Core）方式が主流になりつつある。ＬＳＤＣ方式では、２つのＣＰＵ（Central Processing Unit）に同じ演算を実行させて各ＣＰＵの出力データを比較し、これらの出力データが相違する場合に、ＣＰＵの故障を検出する。   In recent years, the LSDC (Lock Step Dual Core) system is becoming mainstream as a CPU failure detection system. In the LSDC method, two CPUs (Central Processing Units) execute the same calculation and compare the output data of the CPUs. If these output data are different, a CPU failure is detected.

特開２００９−８６８２２号公報JP 2009-86822 A

情報処理装置において、ＣＰＵの故障により出力データが異常となっても、故障検出後のソフトウェア処理時に、異常データがマスクされることで、システムの制御継続性に影響を及ぼさない場合が多数存在する。   In an information processing apparatus, even if output data becomes abnormal due to a failure of the CPU, there are many cases where the abnormal data is masked during software processing after the failure is detected so that the control continuity of the system is not affected. .

しかし、ＬＳＤＣ方式による故障検出では、常時ＣＰＵの出力データが監視され、２つの出力データの相違が検出される度に、情報処理装置は、エラー処理を行う。本来故障検出の対象とならない（マスクされる）異常データも故障検出の対象となってしまうため、過剰なエラー処理により、情報処理装置におけるシステムの制御継続性が低下するという問題がある。   However, in failure detection by the LSDC method, the output data of the CPU is constantly monitored, and the information processing apparatus performs error processing each time a difference between the two output data is detected. Since abnormal data that is not originally subject to failure detection (masked) is also subject to failure detection, there is a problem in that control continuity of the system in the information processing apparatus is reduced due to excessive error processing.

制御継続性を高めるためのＴＭＲ（Triple Modular Redundancy）は、３つのＣＰＵによる多数決論理を採用するため、大きなハードウェアオーバーヘッドを必要とする。   TMR (Triple Modular Redundancy) for enhancing control continuity employs a majority logic by three CPUs, and thus requires a large hardware overhead.

特許文献１には、過剰なエラー処理を抑制する技術について、開示されていない。   Patent Document 1 does not disclose a technique for suppressing excessive error processing.

上記課題に鑑み、システムの制御継続性を向上させた情報処理装置を提供することを目的とする。   In view of the above problems, an object is to provide an information processing apparatus with improved control continuity of a system.

上記目的を達成するため、一実施形態において、情報処理装置は、
複数のＣＰＵと、
前記複数のＣＰＵの出力データの相違を検出する検出部と、
前記検出部で検出された相違データの書き込み先が、前記複数のマイコンの外部に影響を及ぼすメモリ、レジスタであるか否かを判定する判定部と、
前記相違データをそれぞれのＣＰＵに対応した規定のメモリ領域に書き込む書き込み回路と、を有し、
前記書き込み先が、前記マイコンの外部に影響を及ぼさないメモリ、レジスタである場合、前記複数のＣＰＵに、前記指定メモリに書き込まれた相違データに基づいて処理を継続させ、
前記書き込み先が、前記マイコンの外部に影響を及ぼすメモリ、レジスタである場合、エラー処理を行う、
ことを特徴とする。 In order to achieve the above object, in one embodiment, an information processing apparatus includes:
Multiple CPUs;
A detection unit for detecting a difference in output data of the plurality of CPUs;
A determination unit that determines whether the write destination of the difference data detected by the detection unit is a memory or a register that affects the outside of the plurality of microcomputers;
A write circuit for writing the difference data in a prescribed memory area corresponding to each CPU,
When the write destination is a memory or a register that does not affect the outside of the microcomputer, the plurality of CPUs are allowed to continue processing based on the difference data written to the designated memory,
If the write destination is a memory or register that affects the outside of the microcomputer, error processing is performed.
It is characterized by that.

本実施の形態によれば、システムの制御継続性を向上させた情報処理装置を提供することができる。   According to the present embodiment, it is possible to provide an information processing apparatus with improved control continuity of the system.

本実施形態に係る情報処理装置の構成の一例を示す図である。It is a figure which shows an example of a structure of the information processing apparatus which concerns on this embodiment. 本実施形態に係る情報処理装置のフローチャートの一例を示す図である。It is a figure which shows an example of the flowchart of the information processing apparatus which concerns on this embodiment.

以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。   Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In the drawings, the same components are denoted by the same reference numerals, and redundant description may be omitted.

＜情報処理装置の構成＞
図１に、本実施の形態に係る情報処理装置１００の概略構成の一例を示す。 <Configuration of information processing apparatus>
FIG. 1 shows an example of a schematic configuration of an information processing apparatus 100 according to the present embodiment.

情報処理装置１００は、比較器（検出部）１１０、書き込み先監視回路（判定部）１２０、相違データ書き込み回路１３０、第１ＣＰＵ１４０（マスタ）、第２ＣＰＵ１５０（チェッカ）、データバス、アドレスバス、等を含む。第１ＣＰＵ１４０は、第１ローカルＲＡＭ１４１（内部メモリ）を含む。第２ＣＰＵ１５０は、第２ローカルＲＡＭ１５１（内部メモリ）を含む。   The information processing apparatus 100 includes a comparator (detection unit) 110, a write destination monitoring circuit (determination unit) 120, a difference data write circuit 130, a first CPU 140 (master), a second CPU 150 (checker), a data bus, an address bus, and the like. Including. The first CPU 140 includes a first local RAM 141 (internal memory). The second CPU 150 includes a second local RAM 151 (internal memory).

比較器１１０と、相違データ書き込み回路１３０と、複数のＣＰＵ（第１ＣＰＵ１４０、第２ＣＰＵ１５０）とにより、ＬＳＤＣ方式での故障検出が行われる。第１ＣＰＵ１４０から出力される出力データと第２ＣＰＵ１５０から出力される出力データとが、比較器１１０により比較され、これらの出力データが相違する場合に、エラー処理が行われる。   The comparator 110, the difference data writing circuit 130, and the plurality of CPUs (first CPU 140, second CPU 150) perform failure detection by the LSDC method. The output data output from the first CPU 140 and the output data output from the second CPU 150 are compared by the comparator 110, and if these output data are different, error processing is performed.

第１ローカルＲＡＭ１４１は、第１ＣＰＵ１４０内に設けられ、第２ローカルＲＡＭ１５１は、第２ＣＰＵ１５０内に設けられる。第１ローカルＲＡＭ１４１及び第２ローカルＲＡＭ１５１には、データが記憶される。   The first local RAM 141 is provided in the first CPU 140, and the second local RAM 151 is provided in the second CPU 150. Data is stored in the first local RAM 141 and the second local RAM 151.

比較器１１０は、第１ＣＰＵ１４０から出力される出力データと、第２ＣＰＵ１５０から出力される出力データとを比較し、これらの出力データの相違を検出する。比較器１１０は、比較結果を、ＣＰＵ故障判定信号（ＯＫ信号／ＮＧ信号）として、書き込み先監視回路１２０へ出力する。例えば、両出力データが一致すれば、比較器１１０はＣＰＵ故障判定信号としてＯＫ信号を出力し、両出力データが一致しなければ、比較器１１０はＣＰＵ故障判定信号としてＮＧ信号を出力する。なお、本明細書において、両出力データが一致する場合の各ＣＰＵから出力される出力データを「一致データ」、両出力データが一致しない場合の各ＣＰＵから出力される出力データを「相違データ」と呼ぶ。   The comparator 110 compares the output data output from the first CPU 140 with the output data output from the second CPU 150, and detects a difference between these output data. The comparator 110 outputs the comparison result to the write destination monitoring circuit 120 as a CPU failure determination signal (OK signal / NG signal). For example, if both output data match, the comparator 110 outputs an OK signal as a CPU failure determination signal, and if both output data do not match, the comparator 110 outputs an NG signal as a CPU failure determination signal. In this specification, output data output from each CPU when both output data match is “match data”, and output data output from each CPU when both output data do not match is “difference data”. Call it.

以下、出力データの相違が検出される場合について説明する。   Hereinafter, a case where a difference in output data is detected will be described.

書き込み先監視回路１２０は、アドレスバスを監視し、比較器１１０により検出された相違データの書き込み先が、各ＣＰＵの外部に影響を及ぼすメモリ領域（外部メモリ）であるか否か、を判定する。   The write destination monitoring circuit 120 monitors the address bus and determines whether or not the write destination of the difference data detected by the comparator 110 is a memory area (external memory) that affects the outside of each CPU. .

書き込み先監視回路１２０は、判定結果を、外部影響判定信号（ＯＫ信号／ＮＧ信号）として、相違データ書き込み回路１３０へ出力し、又、判定結果を、ＣＰＵ故障外部通知信号（ＯＫ信号／ＮＧ信号）として、外部へ通知する。   The write destination monitoring circuit 120 outputs the determination result as an external influence determination signal (OK signal / NG signal) to the difference data writing circuit 130, and also outputs the determination result to the CPU failure external notification signal (OK signal / NG signal). ) To notify the outside.

例えば、外部影響のあるメモリ領域であれば、書き込み先監視回路１２０は外部影響判定信号として、ＮＧ信号を相違データ書き込み回路１３０へ出力し、ＣＰＵ故障外部通知信号として、ＮＧ信号を外部へ通知する。ＣＰＵ故障外部通知信号として、ＮＧ信号が外部へ通知される場合、情報処理装置１００は、エラー処理（フェールセーフ処理）を行う。   For example, if the memory area has an external influence, the write destination monitoring circuit 120 outputs an NG signal as an external influence determination signal to the different data write circuit 130 and notifies the NG signal to the outside as a CPU failure external notification signal. . When the NG signal is notified to the outside as the CPU failure external notification signal, the information processing apparatus 100 performs error processing (fail-safe processing).

例えば、外部影響のないメモリ領域であれば、書き込み先監視回路１２０は外部影響判定信号として、ＯＫ信号を相違データ書き込み回路１３０へ出力し、ＣＰＵ故障外部通知信号として、ＯＫ信号を外部に通知する。   For example, if the memory area has no external influence, the write destination monitoring circuit 120 outputs an OK signal as an external influence determination signal to the different data write circuit 130 and notifies the OK signal to the outside as a CPU failure external notification signal. .

相違データ書き込み回路１３０は、相違データの書き込み先が、各ＣＰＵの外部に影響を及ぼさない領域である場合（外部影響判定信号として、ＯＫ信号が相違データ書き込み回路１３０へ出力される場合）、対応する書き込み先（内部メモリ）に相違データを書き込む。この場合、相違データ書き込み回路１３０は、第１ローカルＲＡＭ１４１の対応するメモリ領域と、第２ローカルＲＡＭ１５１の対応するメモリ領域とに、それぞれ異なるデータ（相違データ）を、書き込む。   The different data writing circuit 130 corresponds to the case where the writing destination of the different data is an area that does not affect the outside of each CPU (when an OK signal is output to the different data writing circuit 130 as an external influence determination signal). The difference data is written to the write destination (internal memory). In this case, the different data writing circuit 130 writes different data (different data) to the corresponding memory area of the first local RAM 141 and the corresponding memory area of the second local RAM 151.

第１ＣＰＵ１４０及び第２ＣＰＵ１５０は、各ローカルＲＡＭに書き込まれた相違データに基づいて、故障検出時（相違データ検出時）までに行っていた処理を、そのまま継続して行う。なお、各ローカルＲＡＭがオーバーフローしない場合、第１ＣＰＵ１４０及び第２ＣＰＵ１５０は、独立して動作し、該処理を継続するが、各ローカルＲＡＭがオーバーフローする場合、情報処理装置１００は、フェールセーフ処理を行う。   Based on the difference data written in each local RAM, the first CPU 140 and the second CPU 150 continue to perform the processing that was performed until the failure was detected (when the difference data was detected). When each local RAM does not overflow, the first CPU 140 and the second CPU 150 operate independently and continue the processing. However, when each local RAM overflows, the information processing apparatus 100 performs fail-safe processing.

本実施の形態に係る情報処理装置１００によれば、ＣＰＵ故障（各ＣＰＵの出力データの不一致）が検出されても、故障検出時に行われている各ＣＰＵの処理が、該故障の影響を受けない処理（例えば、Ｉ／Ｏレジスタへの書き込み命令実行、ＲＡＭのＤＭＡ領域への書き込み命令実行、等）であれば、そのまま、各ＣＰＵに処理を継続させることができる。即ち、マイコンの外部に故障の影響が伝播する場合（システムの制御継続性に影響する場合）のみを、故障検出の対象とすることで、不必要な各ＣＰＵの処理停止を抑制し、過剰なエラー処理を減らすことができる。該情報処理装置１００を、車両（ＥＶ（Electric Vehicle）、ＨＶ（Hybrid Vehicle）、等）に搭載することで、車両の可用性等を高めることができる。   According to the information processing apparatus 100 according to the present embodiment, even if a CPU failure (inconsistency in output data of each CPU) is detected, the processing of each CPU performed at the time of failure detection is affected by the failure. If there is no processing (for example, execution of a write command to the I / O register, execution of a write command to the DMA area of the RAM, etc.), each CPU can continue the processing as it is. In other words, only when the influence of a failure propagates outside the microcomputer (when it affects the continuity of control of the system), it is possible to suppress unnecessary processing stoppages of each CPU by excessively detecting the failure. Error handling can be reduced. By mounting the information processing apparatus 100 on a vehicle (EV (Electric Vehicle), HV (Hybrid Vehicle), etc.), the availability of the vehicle can be increased.

＜情報処理装置のフローチャート＞
次に、図２に示すフローチャートを用いて、各ＣＰＵの外部に故障の影響が伝播する場合のみを、故障検出の対象として、フェールセーフ処理を行う情報処理装置１００の処理の流れについて説明する。 <Flowchart of information processing apparatus>
Next, the flow of processing of the information processing apparatus 100 that performs fail-safe processing will be described using only the case where the influence of a failure propagates outside each CPU, using the flowchart shown in FIG.

ステップＳ８０１において、情報処理装置１００は、通常の、ＬＳＤＣモードで動作する。   In step S801, the information processing apparatus 100 operates in a normal LSDC mode.

ステップＳ８０２において、比較器１１０は、各ＣＰＵから出力される出力データを比較し、これらの出力データの相違を検出する。比較器１１０が出力データの相違を検出する（出力データが一致しない）場合（Ｙｅｓ）、ステップＳ８０３へ進む。比較器１１０が出力データの相違を検出しない（出力データが一致する）場合（Ｎｏ）、ステップＳ８０８へ進む。   In step S802, the comparator 110 compares the output data output from each CPU and detects a difference between these output data. If the comparator 110 detects a difference in the output data (the output data does not match) (Yes), the process proceeds to step S803. When the comparator 110 does not detect a difference in output data (the output data matches) (No), the process proceeds to step S808.

ステップＳ８０３において、書き込み先監視回路１２０は、相違データの書き込み先が、各ＣＰＵの外部に影響を及ぼす領域であるか否かを判定する。   In step S803, the write destination monitoring circuit 120 determines whether or not the write destination of the different data is an area that affects the outside of each CPU.

相違データの書き込み先が、マイコンの外部に影響を及ぼす書き込み先ではない場合（Ｎｏ）、ステップＳ８０４へ進む。この際、書き込み先監視回路１２０から出力される外部影響判定信号は、ＯＫ信号となる。   If the write destination of the difference data is not a write destination that affects the outside of the microcomputer (No), the process proceeds to step S804. At this time, the external influence determination signal output from the write destination monitoring circuit 120 is an OK signal.

相違データの書き込み先が、各ＣＰＵの外部に影響を及ぼす書き込み先である場合（Ｙｅｓ）、ステップＳ８０７へ進む。この際、書き込み先監視回路１２０から出力されるＣＰＵ故障外部通知信号は、ＮＧ信号となる。   When the write destination of the difference data is a write destination that affects the outside of each CPU (Yes), the process proceeds to step S807. At this time, the CPU failure external notification signal output from the write destination monitoring circuit 120 is an NG signal.

ステップＳ８０３における処理により、後のソフトウェア処理時に、マスクされる異常データ（相違データ）を、ＣＰＵ故障検出の対象としないことが可能になる。従って、最終的な処理結果に影響がない相違データを検出しても、エラー処理によって、故障検出時までに行われていた各ＣＰＵの処理を停止させなくて済むため、システムの制御継続性を向上させることができる。   By the processing in step S803, it is possible to prevent the abnormal data (difference data) to be masked from being subject to CPU failure detection during subsequent software processing. Therefore, even if the difference data that does not affect the final processing result is detected, it is not necessary to stop the processing of each CPU that has been performed until the failure is detected by error processing. Can be improved.

ステップＳ８０４において、相違データ書き込み回路１３０は、独立動作用のメモリ（第１ローカルＲＡＭ１１１、第２ローカルＲＡＭ１２１）の対応する書き込み先に、相違データを書き込む。相違データ書き込み回路１３０は、各ローカルＲＡＭの対応するメモリ領域に、それぞれ異なる相違データを、書き込む。   In step S804, the difference data writing circuit 130 writes the difference data to the corresponding write destination in the memory for independent operation (the first local RAM 111 and the second local RAM 121). The different data writing circuit 130 writes different different data in the corresponding memory area of each local RAM.

例えば、相違データ書き込み回路１３０は、第１ローカルＲＡＭ１４１のメモリ領域に、相違データを、書き込み、相違データ書き込み回路１３０は、第２ローカルＲＡＭ１５１のメモリ領域に、相違データを、書き込む。   For example, the different data writing circuit 130 writes the different data into the memory area of the first local RAM 141, and the different data writing circuit 130 writes the different data into the memory area of the second local RAM 151.

ステップＳ８０５において、情報処理装置１００は、独立動作用のメモリが、オーバーフローしているか否かを判定する。独立動作用のメモリが、オーバーフローしていない場合（Ｎｏ）、ステップＳ８０６へ進む。独立動作用のメモリが、オーバーフローしている場合（Ｙｅｓ）、ステップＳ８０７へ進む。   In step S805, the information processing apparatus 100 determines whether the memory for independent operation has overflowed. If the memory for independent operation does not overflow (No), the process proceeds to step S806. If the memory for independent operation overflows (Yes), the process proceeds to step S807.

ステップＳ８０６において、情報処理装置１００は、独立動作モードで動作する。第１ＣＰＵ１４０は、第１ローカルＲＡＭ１４１に書き込まれた相違データに基づいて、そのまま処理を継続する（第１ＣＰＵ１４０の処理は停止しない）。又、第２ＣＰＵ１５０は、第２ローカルＲＡＭ１５１に書き込まれた相違データに基づいて、そのまま処理を継続する（第２ＣＰＵ１５０の処理は停止しない）。   In step S806, the information processing apparatus 100 operates in the independent operation mode. The first CPU 140 continues the process as it is based on the difference data written in the first local RAM 141 (the process of the first CPU 140 is not stopped). Further, the second CPU 150 continues the process as it is based on the difference data written in the second local RAM 151 (the process of the second CPU 150 is not stopped).

つまり、相違データの書き込み先が、各ＣＰＵ（第１ＣＰＵ１４０、第２ＣＰＵ１５０）の外部に影響を及ぼす書き込み先ではない場合、各ＣＰＵは、フェールセーフ処理へ移行せず、故障検出時までに行われていた処理を、そのまま継続することができる。   That is, when the write destination of the difference data is not a write destination that affects the outside of each CPU (the first CPU 140 and the second CPU 150), each CPU does not shift to the fail-safe process and is performed by the time of failure detection. The processing can be continued as it is.

各ＣＰＵは、再び該当する相違データへの書込み処理が実行されるまで、それぞれの処理を独立して継続する。比較器１１０により再びデータ相違が検出されると、ステップＳ８０２からの処理を繰り返す（例えば、再び独立動作モードとして動作する、再びＣＰＵ故障外部通知信号として、ＮＧ信号が外部に通知される場合、フェールセーフ処理へと移行する、等）。   Each CPU continues each process independently until the writing process to the corresponding difference data is executed again. When the data difference is detected again by the comparator 110, the processing from step S802 is repeated (for example, when the NG signal is notified to the outside again as the CPU failure external notification signal that operates as the independent operation mode again) Transition to safe processing, etc.).

ステップＳ８０７において、情報処理装置１００は、外部通知等（ＣＰＵ故障外部通知信号として、ＮＧ信号が外部に通知される、等）により、フェール処理へ移行する。   In step S807, the information processing apparatus 100 proceeds to fail processing by an external notification or the like (eg, an NG signal is notified to the outside as a CPU failure external notification signal).

ステップＳ８０８において、比較器１１０により出力データの相違が検出されていないため、情報処理装置１００は、その時点で独立動作モードであるか否かを判定する。独立動作モードであった場合（Ｙｅｓ）、ステップＳ８０９へ進む。独立動作モードではなかった場合（Ｎｏ）、ステップＳ８０１へと戻り、情報処理装置１００は、ＬＳＤＣモードで動作を続ける。   In step S808, since the difference in the output data is not detected by the comparator 110, the information processing apparatus 100 determines whether or not the operation mode is the independent operation mode at that time. If it is the independent operation mode (Yes), the process proceeds to step S809. If it is not the independent operation mode (No), the process returns to step S801, and the information processing apparatus 100 continues to operate in the LSDC mode.

ステップＳ８０９において、既知の相違データだった場合（Ｙｅｓ）、二つのＣＰＵは同じ状態に戻ったと判断でき、ステップＳ８１０へ進む。既知の相違データに対する書き込みではなかった場合（Ｎｏ）、ステップＳ８０６へ進み独立動作モードの処理を継続する。   If it is known difference data in step S809 (Yes), it can be determined that the two CPUs have returned to the same state, and the process proceeds to step S810. If it is not writing to the known difference data (No), the process proceeds to step S806 and the processing of the independent operation mode is continued.

ステップＳ８１０において、相違データ書き込み回路１３０は、既知の相違データに対し、書き込みデータが一致しているため、各ローカルＲＡＭ（第１ローカルＲＡＭ１４１、第２ローカルＲＡＭ１５１）を開放し、元のメモリ領域に、該当データを、書き込む。   In step S810, the difference data writing circuit 130 releases each local RAM (first local RAM 141, second local RAM 151) and returns to the original memory area because the write data matches the known difference data. Write the corresponding data.

ステップＳ８１１において、情報処理装置１００は、全データが、一致したか否かを判定する。つまり、全てのＣＰＵにおいて、各ローカルＲＡＭのメモリ領域に保持されていた既知の相違データに対し、各ＣＰＵの出力データが、一致したか否かを判定する。   In step S811, the information processing apparatus 100 determines whether all data matches. In other words, in all the CPUs, it is determined whether or not the output data of each CPU matches the known difference data held in the memory area of each local RAM.

全データが、一致したと判定する場合（Ｙｅｓ）、ステップＳ８０１へ進み、情報処理装置１００は、独立動作モードでの動作を停止し、ＬＳＤＣモードでの動作へ復帰する。全データが、一致していないと判定する場合（Ｎｏ）、ステップＳ８０６へ進み、情報処理装置１００は、独立動作モードで処理を継続する。   If it is determined that all the data match (Yes), the process proceeds to step S801, and the information processing apparatus 100 stops the operation in the independent operation mode and returns to the operation in the LSDC mode. If it is determined that all the data do not match (No), the process proceeds to step S806, and the information processing apparatus 100 continues the process in the independent operation mode.

上述の処理によれば、ＣＰＵの出力データの相違を検出した時、そのデータの書き込み先がマイコンの外部に影響を及ぼすメモリ領域である場合のみ、故障検出の対象とすることができる。これにより、各ＣＰＵの故障検出時まで行われていた処理を停止させずに、過剰なエラー処理を低減させ、システムの制御継続性を向上させた情報処理装置を実現できる。   According to the above-described processing, when a difference in output data of the CPU is detected, it is possible to make a failure detection target only when the data write destination is a memory area that affects the outside of the microcomputer. As a result, it is possible to realize an information processing apparatus that reduces excessive error processing and improves system control continuity without stopping processing that has been performed until the failure of each CPU is detected.

以上、本発明を実施するための形態について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   As mentioned above, although the form for implementing this invention was explained in full detail, this invention is not limited to this specific embodiment, In the range of the summary of this invention described in the claim, various Can be modified or changed.

１００ 情報処理装置
１１０ 比較器（検出部）
１２０ 書き込み先監視回路（判定部）
１３０ 相違データ書き込み回路
１４０，１５０ 第１ＣＰＵ、第２ＣＰＵ（ＣＰＵ）
１４１，１５１ 第１ローカルＲＡＭ、第２ローカルＲＡＭ（内部メモリ） 100 Information processing apparatus 110 Comparator (detection unit)
120 Write destination monitoring circuit (determination unit)
130 Difference data writing circuit 140,150 1st CPU, 2nd CPU (CPU)
141, 151 First local RAM, second local RAM (internal memory)

Claims (1)

複数のＣＰＵと、
前記複数のＣＰＵの出力データの相違を検出する検出部と、
前記検出部で検出された相違データの書き込み先が、前記複数のマイコンの外部に影響を及ぼすメモリ、レジスタであるか否かを判定する判定部と、
前記相違データをそれぞれのＣＰＵに対応した規定のメモリ領域に書き込む書き込み回路と、を有し、
前記書き込み先が、前記マイコンの外部に影響を及ぼさないメモリ、レジスタである場合、前記複数のＣＰＵに、前記指定メモリに書き込まれた相違データに基づいて処理を継続させ、
前記書き込み先が、前記マイコンの外部に影響を及ぼすメモリ、レジスタである場合、エラー処理を行う、情報処理装置。 Multiple CPUs;
A detection unit for detecting a difference in output data of the plurality of CPUs;
A determination unit that determines whether the write destination of the difference data detected by the detection unit is a memory or a register that affects the outside of the plurality of microcomputers;
A write circuit for writing the difference data in a prescribed memory area corresponding to each CPU,
When the write destination is a memory or a register that does not affect the outside of the microcomputer, the plurality of CPUs are allowed to continue processing based on the difference data written to the designated memory,
An information processing apparatus that performs error processing when the write destination is a memory or a register that affects the outside of the microcomputer.
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