JP2015099477A - DMA controller - Google Patents
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Abstract
Description
本発明は、ＤＭＡ（Direct Memory Access)方式によりデータを転送するＤＭＡコントローラに関する。 The present invention relates to a DMA controller that transfers data by a DMA (Direct Memory Access) method.
処理能力が高くないＣＰＵ（Central Processing Unit）を含むシステムによって動画を表示させる場合、専用のハードウェア、例えばデコーダやラスタライザなどを設けて、当該ＣＰＵの代わりに、動画の表示処理の一部を実行させる場合がある。一般に、動画データは、膨大であるので、当該動画データは、比較的低速であるが安価な低速メモリに格納される。当該動画データは、ＤＭＡコントローラによってバスを介して高速メモリに転送されるとともにデコーダやラスタライザが当該高速メモリにアクセスして必要な処理を並列的に実行する構成となる。膨大な動画データはＤＭＡコントローラによって高速メモリにＤＭＡ転送されるので、ＣＰＵは、その分、負荷が低減されて、他の必要な処理を実行することができる。 When displaying moving images with a system that includes a CPU (Central Processing Unit) that does not have a high processing capacity, a dedicated hardware, such as a decoder or rasterizer, is provided to execute part of the moving image display processing instead of the CPU. There is a case to let you. In general, since moving image data is enormous, the moving image data is stored in a low-speed memory that is relatively low speed but inexpensive. The moving image data is transferred to the high-speed memory via the bus by the DMA controller, and the decoder or rasterizer accesses the high-speed memory and executes necessary processes in parallel. Since a large amount of moving image data is DMA-transferred to the high-speed memory by the DMA controller, the CPU can perform other necessary processing with a corresponding reduction in load.
一方、ＤＭＡコントローラやＣＰＵなどのバスマスタが高速メモリを共有する構成では、同時に複数のバスマスタが同一のバススレーブ（ここでは高速メモリ）にアクセスすることはできないので、バススレーブにアクセスが集中すると、あるバスマスタが所定の時間内に当該バススレーブに対するデータ転送を完了することができない、という不都合が生じる。
そこで、バス調停器が、残りの転送時間の余裕度に応じてデータ転送の優先順位をアクセス単位でダイナミックに変更する技術が提案されている（例えば、特許文献１参照）。
On the other hand, in a configuration in which a bus master such as a DMA controller or a CPU shares a high-speed memory, a plurality of bus masters cannot access the same bus slave (here, a high-speed memory) at the same time. There is a disadvantage that the bus master cannot complete data transfer to the bus slave within a predetermined time.
Therefore, a technique has been proposed in which the bus arbiter dynamically changes the priority of data transfer in units of access in accordance with the remaining transfer time margin (see, for example, Patent Document 1).
しかしながら、上記技術では、アクセスが競合した瞬間でのみ調停が実行される。このため、優先順位の低いアクセスを実行中に、優先度の高いアクセスが発生しても、優先順位の低いアクセスの実行が終了するまで、優先度の高いアクセスは待たされることが考えられる。
このため、動画を表示させる場合のように、ＤＭＡコントローラや、それ以外の他のバスマスタが並列的にバススレーブの高速メモリにアクセスする構成では、優先順位の高い動画の表示処理に関わるアクセスが待たされ、結果的に、いわゆるコマ落ちが発生する可能性が高くなる。
本発明は、このような事情に鑑みてなされたものであり、その目的の一つは、バススレーブを共有するシステムにおいてアクセスの競合を減らすことができるＤＭＡコントローラを提供することにある。
However, in the above technique, arbitration is executed only at the moment when access conflicts. For this reason, even if an access with a high priority occurs during an access with a low priority, the access with a high priority may be kept waiting until the execution of the access with a low priority is completed.
For this reason, in the configuration in which a DMA controller or other bus masters access the high-speed memory of the bus slave in parallel as in the case of displaying a moving image, access related to the display processing of a high-priority moving image waited. As a result, the possibility of so-called frame dropping increases.
The present invention has been made in view of such circumstances, and one of its purposes is to provide a DMA controller capable of reducing access contention in a system sharing a bus slave.
上記目的を達成するために、本発明の一態様に係るＤＭＡコントローラは、１群のデータを転送元のバススレーブから転送先のバススレーブに転送するＤＭＡコントローラであって、バッファと、前記１群のデータを、所定のデータ量のブロックを単位として前記転送元のバススレーブからバッファに格納させる動作、または、前記バッファに格納させたブロックを前記転送先のバススレーブに転送する動作、を時間的に分散させて実行する転送制御部と、を具備することを特徴とする。
この一態様に係るＤＭＡコントローラによれば、ブロックが時間的に集中して、転送元のバススレーブからバッファへの格納されること、または、バッファから転送先のバススレーブへの転送されること、がない。このため、当該バススレーブを共有する他のバスマスタからすれば、ＤＭＡコントローラがブロックを転送しない期間に当該バススレーブにアクセス（読出または格納）することができるので、当該バススレーブに対するアクセスの競合を減らすことができる。
なお、１群のデータとは、（ＣＰＵによって発行される）転送指示によって、転送元のバススレーブから転送先のバススレーブに転送すべきデータの全体をいう。
In order to achieve the above object, a DMA controller according to an aspect of the present invention is a DMA controller that transfers a group of data from a transfer source bus slave to a transfer destination bus slave. The operation of storing the data in the buffer from the bus slave of the transfer source in units of a block of a predetermined data amount, or the operation of transferring the block stored in the buffer to the bus slave of the transfer destination in terms of time And a transfer control unit that executes the program in a distributed manner.
According to the DMA controller according to this aspect, the blocks are concentrated in time and stored in the buffer from the transfer source bus slave, or transferred from the buffer to the transfer destination bus slave. There is no. Therefore, another bus master sharing the bus slave can access (read or store) the bus slave during a period in which the DMA controller does not transfer the block, thereby reducing the contention of access to the bus slave. be able to.
A group of data refers to the entire data to be transferred from a transfer source bus slave to a transfer destination bus slave in accordance with a transfer instruction (issued by the CPU).
上記一態様において、前記バッファは、前記所定のデータ量の記憶容量を有する第１バッファおよび第２バッファを含み、前記転送制御部は、前記第１バッファまたは第２バッファの一方に対して前記転送元のバススレーブからのブロックを格納させた場合に、前記第１バッファまたは第２バッファの他方からブロックを読み出して、前記転送先のバススレーブに転送する構成としても良い。
この構成によれば、第１バッファと第２バッファとにおいて、転送元のバススレーブからのブロックの読み出しと、転送先のバススレーブへのブロックの転送を同時に実行できるので、転送の効率化が図られる
この構成によれば、第１バッファと第２バッファとにおいて、転送元のバスマスタからのブロックが格納されるものと、転送先のバスマスタに転送されるブロックの読み出し元となるものとが別々になるので、転送の効率化が図られる。
In the one aspect, the buffer includes a first buffer and a second buffer having a storage capacity of the predetermined data amount, and the transfer control unit transfers the transfer to one of the first buffer and the second buffer. When a block from the original bus slave is stored, the block may be read from the other of the first buffer or the second buffer and transferred to the destination bus slave.
According to this configuration, in the first buffer and the second buffer, the block reading from the transfer source bus slave and the block transfer to the transfer destination bus slave can be executed simultaneously, so that the transfer efficiency is improved. According to this configuration, in the first buffer and the second buffer, the block from the transfer source bus master is stored separately from the block from which the block transferred to the transfer destination bus master is read. Therefore, transfer efficiency can be improved.
上記一態様において、前記転送制御部は、所定のデータ転送速度に応じた期間のウェイトをかけてから、各ブロックを前記転送先のバススレーブに転送するとともに、前記一のブロックを前記転送先のバススレーブに転送するのを遅らせた場合、当該一のブロックの次のブロックを前記転送先のバススレーブに転送するまでのウェイトを減少させる構成としても良い。この構成によれば、単位時間におけるデータ転送量（データ転送速度）を均一に保つことができる。
なお、転送制御部が、一のブロックを転送先バススレーブに転送するのを遅らせた場合とは、他のバスマスタによって当該転送先バススレーブが使用されている場合である。また、所定のデータ転送速度とは、バススレーブにアクセスするバスマスタに割り当てられた比率によって後述するように定められる。
In the above aspect, the transfer control unit waits for a period of time according to a predetermined data transfer rate, then transfers each block to the transfer destination bus slave, and transfers the one block to the transfer destination. When the transfer to the bus slave is delayed, the wait time until the block next to the one block is transferred to the transfer destination bus slave may be reduced. According to this configuration, the data transfer amount (data transfer rate) per unit time can be kept uniform.
The case where the transfer control unit delays the transfer of one block to the transfer destination bus slave is a case where the transfer destination bus slave is used by another bus master. Further, the predetermined data transfer rate is determined as will be described later by the ratio assigned to the bus master accessing the bus slave.
上記一態様において、前記転送制御部は、所定のデータ転送速度に応じた期間のウェイトをかけてから、各ブロックを前記転送先のバススレーブに転送するとともに、前記一のブロックを前記転送先のバススレーブに転送するのを遅らせた場合、当該一のブロックの次のブロックを前記転送先のバススレーブに転送するまでのウェイトを減少させない構成としても良い。この構成によれば、単位時間におけるデータ転送量（データ転送速度）を、所定の値よりも抑えることができる。 In the above aspect, the transfer control unit waits for a period of time according to a predetermined data transfer rate, then transfers each block to the transfer destination bus slave, and transfers the one block to the transfer destination. When the transfer to the bus slave is delayed, the wait until the next block of the one block is transferred to the bus slave at the transfer destination may not be reduced. According to this configuration, the data transfer amount (data transfer rate) per unit time can be suppressed from a predetermined value.
上記一態様において、前記転送制御部は、所定のデータ転送速度に応じた期間のウェイトをかけてから、各ブロックを前記転送先のバススレーブに転送するとともに、外部から入力されるイベント信号によって前記ウェイトを変更する構成としても良い。この構成によれば、イベント信号によってウェイトが変更されるので、単位時間におけるデータ転送量（データ転送速度）を動的に制御することができる。 In the above aspect, the transfer control unit waits for a period of time according to a predetermined data transfer rate, then transfers each block to the transfer destination bus slave, and the event signal input from the outside It is good also as a structure which changes a weight. According to this configuration, since the weight is changed by the event signal, the data transfer amount (data transfer rate) per unit time can be dynamically controlled.
以下、本発明の実施形態について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図１は、実施形態に係るＤＭＡコントローラ１００を含むシステム１の全体の構成を示すブロック図である。
この図に示されるようにシステム１は、ＣＰＵ１０、ＲＯＭ（Read Only Memory）２０、メモリ３０、デコーダ４０、ラスタライザ５０、ディスプレイコントローラ６０、および、表示部７０を含み、これらのうち、ＲＯＭ２０および表示部７０を除き、バスＢを介して互いに接続されている。
このシステム１は、圧縮された動画データをデコードした後、フレーム毎にラスタライズ（描画）して、表示部７０に表示させる処理（表示処理）を実行する。
FIG. 1 is a block diagram showing an overall configuration of a
As shown in FIG. 1, the
The
図２は、この表示処理の概略的な流れを示す図である。
ＲＯＭ２０は、例えば書き替え可能なフラッシュメモリなどであり、動画データを圧縮した状態で、すなわち圧縮データとして記憶する。ＤＭＡコントローラ１００は、詳細については後述するが、ＲＯＭ２０に記憶された圧縮データを読み出して、メモリ３０に転送する。メモリ３０は、アクセス（格納および書込）が高速な、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、ＤＭＡコントローラ１００とともに、ＣＰＵ１０、デコーダ４０、ラスタライザ５０、ディスプレイコントローラ６０に共有される。
デコーダ４０は、メモリ３０に転送された圧縮データを動画データにデコードして、メモリ３０に格納する。ラスタライザ５０は、メモリ３０に格納された動画データをラスタライズして、メモリ３０に割り当てられた描画領域３２に格納する。描画領域３２は、一種のフレームバッファである。ディスプレイコントローラ６０は、ラスタライズされたデータを描画領域３２から、走査（水平走査および垂直走査）の順に読み出し、表示部７０に供給して画面表示させる。
FIG. 2 is a diagram showing a schematic flow of this display process.
The
The
ところで、動画データは圧縮したとしても、データのサイズが数百メガバイトから数ギガバイトまでに及ぶ。このような動画データの圧縮データは、１つに限られず、条件や場面に応じた適切な動画を表示させるために複数の場合もあり得る。このため、ＲＯＭ２０には大容量であることが要求される。一般に、記憶素子においてアクセス速度と容量とは互いにトレードオフの関係にあるので、大容量のＲＯＭ２０からのアクセス（読出）は比較的低速にならざるを得ない。
このため、ＣＰＵ１０が、ＲＯＭ２０から圧縮データを、バスＢを介して読み出す構成では、ＣＰＵ１０に負荷がかかるだけなく、バスＢの占有時間が長くなる。そこで、本実施形態では、ＤＭＡコントローラ１００が、ＲＯＭ２０から圧縮データを（低速で）読み出した後に、一旦、メモリ３０に（高速で）転送する構成となっている。
By the way, even if moving image data is compressed, the data size ranges from several hundred megabytes to several gigabytes. The compressed data of such moving image data is not limited to one, and there may be a plurality of cases in order to display an appropriate moving image according to conditions and scenes. For this reason, the
For this reason, in the configuration in which the
ＣＰＵ１０は、メモリ３０を一時作業領域として各種の演算等を実行するとともに、当該演算の結果にしたがってデコーダ４０やラスタライザ５０などに命令を出す。また、ＣＰＵ１０は、動画の再生のために圧縮データが必要となったとき、ＤＭＡコントローラ１００に対して、ＲＯＭ２０から圧縮データをメモリ３０に転送するために、各種の設定を実行する。
The
図３は、ＤＭＡコントローラ１００の構成を示すブロック図である。
この図に示されるように、ＤＭＡコントローラ１００は、デマルチプレクサ１０２と、バッファ１０４と、マルチプレクサ１０６と、転送制御部１１０と、アップカウンタ１１４と、ダウンカウンタ１２４と、を含む構成となっている。
FIG. 3 is a block diagram showing the configuration of the
As shown in this figure, the
本実施形態において、バッファ１０４は、第１バッファ１０４ａと第２バッファ１０４ｂとに分けられる。第１バッファ１０４ａと第２バッファ１０４ｂとは、いずれも例えば５１２バイトの記憶容量を有するＦＩＦＯ（Fast In Fast Out）メモリであり、アクセス（格納および読出）については転送制御部１１０によって制御される。なお、第１バッファ１０４ａまたは第２バッファ１０４ｂのいずれか一方を指す場合に、一方のバッファと表記する場合がある。
デマルチプレクサ１０２は、選択信号Ｓel-Ａが例えばＨレベルであれば、入力端Ｉnに入力されたデータを実線で示されるように出力端ａから出力し、Ｌレベルであれば、破線で示されるように出力端ｂから出力する。マルチプレクサ１０６は、選択信号Ｓel-ＡがＨレベルであれば（当該選択信号Ｓel-Ａの否定信号がＬレベルであれば）、実線で示されるように入力端ｂに入力されたデータを出力端Ｏutから出力し、選択信号Ｓel-ＡがＬレベルであれば（当該選択信号Ｓel-Ａの否定信号がＨレベルであれば）、破線で示されるように入力端ａに入力されたデータを出力端Ｏutから出力する。
このように、バッファ１０４の入出力は、選択信号Ｓel-Ａによって、図において実線または破線のいずれかとなるように制御される。
In the present embodiment, the
The
As described above, the input / output of the
転送制御部１１０は、ＣＰＵ１０からＤＭＡ転送指示があったとき、ＲＯＭ２０から圧縮データを読み出すとともに、５１２バイト毎に、一方のバッファ（第１バッファ１０４ａまたは第２バッファ１０４ｂのいずれか一方）にデマルチプレクサ１０２を介して格納（リード転送）する。また、転送制御部１１０は、他方のバッファから圧縮データを読み出して、マルチプレクサ１０６（およびバスＢ）を介してメモリ３０にライト転送する。
すなわち、ＤＭＡコントローラ１００は、１群の圧縮データを５１２バイト毎のブロックに区切ってＲＯＭ２０からメモリ３０にＤＭＡ転送する。このとき、転送制御部１１０は、リード転送する際の圧縮データの格納先と、ライト転送する際の圧縮データの読出元とを、第１バッファ１０４ａおよび第２バッファ１０４ｂとで交互に切り換える。
The
That is, the
また、ＣＰＵ１０からのＤＭＡ転送指示には、ウェイト回数Ｗcと転送回数Ｔcとが含まれる。
ウェイト回数Ｗcは、１ブロックの圧縮データをライト転送してから、次の１ブロックの圧縮データをライト転送するまでの期間を、ウェイトのサイクル回数で示したものであり、転送制御部１１０のレジスタ１１２にセットされる。
ここで、ウェイトの１サイクルは、１ブロックのライト転送に要する時間、すなわち、５１２バイトのブロックを、バスＢを介してメモリ３０に転送するのに要する時間としている。ウェイト回数Ｗcについては、例えば後述するようなメモリ帯域に割り当てによって制限（または制約される）データ転送速度に応じて設定される。
データ転送速度の単位は、一般に「ビット／秒」で表されるが、ここでは、計算を簡単にするために、「ブロック／フレーム」とする。本実施形態において、１ブロックは５１２バイトとしており、また、１フレームは、例えば表示の垂直走査周波数が６０Ｈｚ（１秒あたり６０コマの表示）であれば、１６．７ミリ秒である。
ＤＭＡコントローラ１００が、例えば１フレーム当たり２ブロックを、ＲＯＭ２０からメモリ３０にＤＭＡ転送する場合、すなわちデータ転送速度として２ブロック／フレームとする場合を想定する。この場合に、１ブロックのライト転送に要する時間が０．４１８ミリ秒であれば、ウェイト回数Ｗcは、単位時間である１フレーム（１６．７ミリ秒）を、２ブロックのライト転送に要する時間（＝０．４１８×２ミリ秒）で除した「２０」に設定される。これにより、２０ウェイトにつき、１ブロックが（１ウェイトで）ＤＭＡ転送されるように設定される。
なお、実際には、ＣＰＵ１０が、データ転送速度に応じたウェイト回数ＷcをＤＭＡ転送指示する際に出力する構成となるが、後述するように、ウェイト回数Ｗcについては動的に切り替えられる場合もある。
このようにウェイト回数Ｗcについては、データ転送速度に応じて設定される。ここで、データ転送速度が低ければ、ウェイト回数Ｗcが大きくなる。ウェイト回数Ｗcが大きくなるにつれて、ＤＭＡコントローラ１００以外の他のバスマスタ（ＣＰＵ１０、デコーダ４０、ラスタライザ５０、ディスプレイコントローラ６０）が、メモリ３０にアクセスすることが可能な期間が長くなる。
Further, the DMA transfer instruction from the
The number of wait times Wc indicates the period from the write transfer of one block of compressed data to the write transfer of the next one block of compressed data as the number of wait cycles. 112.
Here, one cycle of wait is a time required for write transfer of one block, that is, a time required for transferring a 512-byte block to the
The unit of the data transfer rate is generally expressed in “bits / second”, but here, “block / frame” is used in order to simplify the calculation. In this embodiment, one block is 512 bytes, and one frame is 16.7 milliseconds if the vertical scanning frequency of display is 60 Hz (display of 60 frames per second), for example.
Assume that the
In practice, the
Thus, the number of wait times Wc is set according to the data transfer rate. Here, if the data transfer rate is low, the number of wait times Wc increases. As the number of wait times Wc increases, the period during which other bus masters (
転送回数Ｔcは、転送対象となる１群の圧縮データのデータ量をブロック数に換算した値である。例えば、圧縮データのデータ量が３０７２バイトであれば、転送回数Ｔcは、当該３０７２バイトを１ブロックの５１２バイトで除した「６」になる。なお、実際の圧縮データのデータ量は、上述したように数百メガバイトから数ギガバイト程度までに及ぶので、ここでの数値はあくまでも説明のための便宜上の値に過ぎない。また、ＣＰＵ１０から供給される転送回数Ｔcは、転送制御部１１０のレジスタ１２２にセットされる。
The transfer count Tc is a value obtained by converting the data amount of a group of compressed data to be transferred into the number of blocks. For example, if the amount of compressed data is 3072 bytes, the transfer count Tc is “6” obtained by dividing the 3072 bytes by 512 bytes of one block. Since the actual amount of compressed data ranges from several hundred megabytes to several gigabytes as described above, the numerical values here are merely values for convenience of explanation. The transfer count Tc supplied from the
転送制御部１１０は、第１ブロックのリード転送が完了したとき、および、アップカウンタ１１４のカウント値Ｑ１がウェイト回数Ｗcに達したとき、アップカウンタ１１４のリセット端（Ｒes）にリセット信号を出力して、アップカウンタ１１４のカウント値Ｑ１をゼロにリセットする。
一方、アップカウンタ１１４は、ウェイトの周期に等しいクロックＣlkにしたがってカウント値Ｑ１を「１」ずつアップカウントする。すなわち、５１２バイトの１ブロックがメモリ３０にライト転送される時間（ウェイト）を単位として、カウント値Ｑ１がアップカウントされる構成となっている。
なお、クロックＣlkは、図示省略したクロックジェネレータによって生成される。
The
On the other hand, the up counter 114 counts up the count value Q1 by “1” in accordance with the clock Clk equal to the wait period. That is, the count value Q1 is up-counted in units of time (wait) during which one block of 512 bytes is written and transferred to the
The clock Clk is generated by a clock generator (not shown).
また、転送制御部１１０は、ＣＰＵ１０からＤＭＡ転送指示があったときの初期設定において、レジスタ１２２にセットされた転送回数Ｔcを、ダウンカウンタ１２４にセットするとともに、アップカウンタ１１４のカウント値Ｑ１がウェイト回数Ｗcに達したとき、ダウンカウンタ１２４にパルス信号を出力して、当該ダウンカウンタ１２４によるカウント値Ｑ２を「１」だけデクリメント（ダウンカウント）させる。
In addition, the
ＲＯＭ２０からメモリ３０に転送される１群の圧縮データのブロックについては、便宜的に、リード転送される順番で第１ブロック、第２ブロック、第３ブロック、…、と記載する場合がある。なお、１群の圧縮データのうち、最終ブロックは、転送回数Ｔcで示される第Ｔcブロックである。
For convenience, a group of compressed data blocks transferred from the
ところで、ＲＯＭ２０からの読み出しは、メモリ３０へ書き込みと比較して低速であるので、１ブロック（５１２バイト）を一方のバッファにリード転送するのに要する時間は、同じデータ量を、バスＢを介してメモリ３０にライト転送するのに要する時間よりも長くなる。このため、一方のバッファへのリード転送が完了しないうちに、他方のバッファからのライト転送が完了している場合がある。換言すれば、他方のバッファからのライト転送が完了して当該他方のバッファが空になっていても、一方のバッファにおけるリード転送が完了していない場合がある。
このため、転送制御部１１０は、あるブロック（第１ブロックおよび第２ブロックを除く）のリード転送を次の場合に実行する。すなわち、あるブロックのリード転送が一方のバッファに対して開始される場合とは、当該ブロックの１つ前のブロックが、他方のバッファへのリード転送が完了している場合（条件Ａ）であって、かつ、当該一方のバッファにおいて、２つ前のブロックのライト転送がすでに完了して空になっている場合（条件Ｂ）である。
By the way, since reading from the
For this reason, the
ただし、第１ブロックのリード転送については、１つ前のブロックが存在しないことから、条件Ａが要件にならないし、また、２つ前のブロックも存在しないことから、条件Ｂも要件にならない。すなわち、第１ブロックについては、ＣＰＵ１０からＤＭＡ転送指示があったとき、直ちに一方のバッファにリード転送することができる。また、第２ブロックのリード転送については、２つ前のブロックが存在しないことから、条件Ｂが要件にならない。このため、第２ブロックについては、第１ブロックが一方のバッファへのリード転送が完了したとき、他方のバッファにリード転送することができる。
However, for the read transfer of the first block, the condition A is not a requirement because there is no previous block, and the condition B is not a requirement because there is no second previous block. That is, the first block can be read and transferred to one buffer immediately when the DMA transfer instruction is issued from the
一方、転送制御部１１０は、あるブロック（第１ブロックを除く）のライト転送については、１つ前のブロックのライト転送を開始してから、ウェイト回数Ｗcで示されるサイクル数だけのウェイトが経過したときに実行する。端的に言えば、転送制御部１１０は、あるブロックのライト転送については、１つ前のブロックのライト転送を開始してから、ウェイト回数Ｗcとウェイトの１サイクルとを乗じた期間だけウェイトして実行する。
ただし、第１ブロックでは１つ前のブロックが存在しない。このため、第１ブロックのライト転送については、ウェイトをかけることなく（第１ブロックのリード転送が完了していれば）、実行することができる。
On the other hand, for the write transfer of a certain block (excluding the first block), the
However, there is no previous block in the first block. For this reason, the write transfer of the first block can be executed without waiting (if the read transfer of the first block is completed).
このような転送制御部１１０によるリード転送およびライト転送について、図面を参照して説明する。
図４および図５は、各ブロックをリード転送するためのリード転送処理を示すフローチャートであり、図６および図７は、各ブロックをライト転送するためのライト転送処理を示すフローチャートである。
なお、リード転送処理とライト転送処理とは、互いに並行して実行される。また、以下においては説明の便宜上、奇数（１、３、５、…）ブロックは第１バッファ１０４ａに転送され、偶数（２、４、６、…）ブロックは第２バッファ１０４ｂに転送されるものとする。また、ここでは、ウェイト回数Ｗcおよび転送回数Ｔcについては、具体的な数値で特定しないで説明する。
Such read transfer and write transfer by the
4 and 5 are flowcharts showing read transfer processing for read transfer of each block, and FIGS. 6 and 7 are flowcharts showing write transfer processing for write transfer of each block.
Note that the read transfer process and the write transfer process are executed in parallel with each other. In the following, for convenience of explanation, odd (1, 3, 5,...) Blocks are transferred to the
まず、リード転送処理について図４および図５を参照して説明する。
転送制御部１１０は、ＣＰＵ１０からＤＭＡ転送指示があったとき、初期設定を実行する（ステップＳａ１１）。具体的には、転送制御部１１０は、当該ＣＰＵ１０から供給されるウェイト回数Ｗcをレジスタ１１２にセットし、当該ＣＰＵ１０から供給される転送回数Ｔcをレジスタ１２２にセットするとともに、当該転送回数Ｔcをダウンカウンタ１２４にセットする。
First, the read transfer process will be described with reference to FIGS.
When receiving a DMA transfer instruction from the
次に、転送制御部１１０は、選択信号Ｓel-ＡをＨレベルにする（ステップＳａ１２）。これにより、デマルチプレクサ１０２では出力端ａが選択される。
続いて、転送制御部１１０は、転送対象である１群の圧縮データの第１ブロックをＲＯＭ２０から読み出して、デマルチプレクサ１０２を介して、第１バッファ１０４ａに格納する（リード転送の開始、ステップＳａ１３）。
ここで、転送制御部１１０は、第１ブロックのリード転送が完了したか否かを判別する（ステップＳａ１４）。第１ブロックのリード転送が完了していないと判別すれば（ステップＳａ１４の判別結果が「Ｎｏ」であれば）、転送制御部１１０は、処理手順をステップＳａ１３に戻す。このため、第１ブロックのリード転送が完了するまで、転送制御部１１０は、ステップＳａ１３を実行することになる。
Next, the
Subsequently, the
Here, the
第１ブロックのリード転送が完了したならば（ステップＳａ１４の判別結果が「Ｙｅｓ」であれば）、転送制御部１１０は、選択信号Ｓel-Ａを反転してＬレベルとする（ステップＳａ１５）。これにより、デマルチプレクサ１０２では出力端ｂが選択され、マルチプレクサ１０６では入力端ａが選択される。
If the read transfer of the first block is completed (if the determination result in step Sa14 is “Yes”), the
第１ブロックのリード転送が完了しているので、転送制御部１１０は、続く第２ブロックを、ＲＯＭ２０から読み出し、デマルチプレクサ１０２を介して第２バッファ１０４ｂに格納する（ステップＳａ１６、Ｓａ１７）。なお、ステップＳａ１６、Ｓａ１７は、ステップＳａ１３、Ｓａ１４と、リード転送の対象であるブロックと記憶先であるバッファとが異なる以外、同様である。
第２ブロックのリード転送が完了したならば（ステップＳａ１７の判別結果が「Ｙｅｓ」であれば）、転送制御部１１０は、変数ｍに「３」をセットする（ステップＳａ１８）。ここで、変数ｍは、リード転送の対象とするブロックの番号を示す。これにより、リード転送の対象は、１群の圧縮データのうち、第３ブロックに設定される。
なお、第１ブロックおよび第２ブロックのリード転送と、第３ブロック以降のリード転送と区別している理由は、上述したように、第１ブロックでは、上記条件Ａおよび条件Ｂの充足が要件ではなく、第２ブロックでは、上記条件Ｂの充足が要件ではないからである。
Since the read transfer of the first block has been completed, the
If the read transfer of the second block is completed (if the determination result in step Sa17 is “Yes”), the
The reason why the first block and second block read transfer is distinguished from the third block and subsequent read transfers is that, as described above, in the first block, satisfaction of the above conditions A and B is not a requirement. This is because the satisfaction of the condition B is not a requirement in the second block.
このように、転送制御部１１０は、第１ブロックについては第１バッファ１０４ａに、第２ブロックについては第２バッファ１０４ｂに、それぞれＲＯＭ２０からリード転送する。次に、第３ブロック以降のリード転送について図５を参照して説明する。
As described above, the
まず、転送制御部１１０は、変数ｍで示される第（ｍ−２）ブロックのライト転送が完了しているか否かについて判別する（ステップＳａ１９）。ここで、第（ｍ−２）ブロックとは、リード転送の対象に設定された第ｍブロックよりも２つ前のブロックであり、第ｍブロックの格納予定先であるバッファに既に記憶されたブロックである。このため、ステップＳａ１９では、第ｍブロックをいずれかのバッファに記憶するにあたって、当該バッファが空になっているのか否かが判別される。すなわち、上記条件Ｂを充足しているのか否かが判別される。
First, the
第（ｍ−２）ブロックのライト転送が完了していなければ（ステップＳａ１９の判別結果が「Ｎｏ」であれば、第ｍブロックの格納予定先であるバッファが空でないことを意味するので、転送制御部１１０は、第（ｍ−２）ブロックのライト転送が完了するまで待機する。
一方、第（ｍ−２）ブロックのライト転送が完了すれば（ステップＳａ１９の判別結果が「Ｙｅｓ」になれば）、転送制御部１１０は、選択信号Ｓel-Ａを反転させて、リード転送の格納先とライト転送の読出元とを切り換える（ステップＳａ２０）。そして、転送制御部１１０は、ＲＯＭ２０から第ｍブロックを読み出し、デマルチプレクサ１０２を介して、制御信号Ｓel-Ａで選択した方のバッファにリード転送する（ステップＳａ２１、Ｓａ２２）。
なお、ステップＳａ２１における第ｍブロックのリード転送は、ｍが「３」であれば、第２ブロックのリード転送の完了後（ステップＳａ１６、Ｓａ１７の後）に実行され、ｍが「４」以上であれば、第（ｍ−１）ブロックのリード転送の完了後（変数ｍがインクリメントされる前のステップＳａ２１、Ｓａ２２の後）に実行される。このため、上記条件Ａについては、フローチャートで示される処理の順序に従えば、必然的に充足することになるので、条件Ａを満たすか否かを判別するステップを、特別に用意している訳ではない。
If the write transfer of the (m-2) -th block has not been completed (if the determination result in step Sa19 is “No”, it means that the buffer that is the storage destination of the m-th block is not empty) The
On the other hand, when the write transfer of the (m−2) th block is completed (when the determination result in step Sa19 is “Yes”), the
Note that the read transfer of the mth block in step Sa21 is executed after the completion of the read transfer of the second block (after steps Sa16 and Sa17) if m is “3”, and m is “4” or more. If there is, it is executed after the completion of the read transfer of the (m−1) -th block (after steps Sa21 and Sa22 before the variable m is incremented). For this reason, the above-mentioned condition A is necessarily satisfied if the processing order shown in the flowchart is followed. Therefore, a step for determining whether or not the condition A is satisfied is specially prepared. is not.
第ｍブロックのリード転送が完了したならば（ステップＳａ２２の判別結果が「Ｙｅｓ」であれば）、転送制御部１１０は、変数ｍと、レジスタ１２２にセットされた転送回数Ｔcとが互いに等しいか否か、すなわちリード転送したブロックが１群の圧縮データのうちの最終ブロックであったか否かを判別する（ステップＳａ２３）。
リード転送したブロックが最終ブロックであったならば（ステップＳａ２３の判別結果が「Ｙｅｓ」であれば）、後述する例外処理によって選択信号Ｓel-Ａを反転した（ステップＳａ２５）後、このリード転送処理が終了する。
ただし、リード転送処理は終了しても、バッファに格納されたブロックが転送されるライト転送処理は引き続き実行される。詳細については後述するが、図８において、リード転送処理は、※印で示される時刻Ｓ１１における例外処理によって選択信号Ｓel-Ａが反転された時点で終了するが、引き続き実行されるライト転送処理によって最終ブロック（第６ブロック）がライト転送されることになる。
If the read transfer of the m-th block is completed (if the determination result in step Sa22 is “Yes”), the
If the read-transferred block is the final block (if the determination result in step Sa23 is “Yes”), the selection signal Sel-A is inverted by an exception process to be described later (step Sa25), and then this read-transfer process is performed. Ends.
However, even if the read transfer process is completed, the write transfer process in which the block stored in the buffer is transferred is continued. Although details will be described later, in FIG. 8, the read transfer process ends when the selection signal Sel-A is inverted by the exception process at the time S11 indicated by *, but the write transfer process that is subsequently executed. The final block (sixth block) is written and transferred.
一方、リード転送したブロックが最終ブロックでなければ（ステップＳａ２３の判別結果が「Ｎｏ」であれば）、転送制御部１１０は、リード転送の対象を次のブロックとするために、変数ｍを「１」だけインクリメントして（ステップＳａ２４）、処理手順をステップＳａ１９に戻す。
これによって、最終の第Ｔcブロックまで、格納先であるバッファを交互に切り換えながらリード転送が実行される。
On the other hand, if the read-transferred block is not the final block (if the determination result in step Sa23 is “No”), the
As a result, the read transfer is executed up to the final Tc block while alternately switching the storage destination buffers.
次に、ライト転送処理について図６および図７を参照して説明する。
まず、転送制御部１１０は、第１ブロックのリード転送が完了しているか否かを判別し（ステップＳｂ１１）、当該第１ブロックのリード転送が完了していなければ（ステップＳｂ１１の判別結果が「Ｎｏ」であれば）、当該第１ブロックのリード転送が完了するまで待機する。
Next, the write transfer process will be described with reference to FIGS.
First, the
第１ブロックのリード転送が完了していれば（ステップＳｂ１１の判別結果が「Ｙｅｓ」であれば）、転送制御部１１０は、諸条件をクリアしているか否かを判別する（ステップＳｂ１２）。
なお、ここでいう諸条件とは、例えば、メモリ３０が他のバスマスタによって使用されていないことなどである。諸条件をクリアしていなければ（ステップＳｂ１２の判別結果が「Ｎｏ」であれば）、転送制御部１１０は、当該諸条件がクリアされるまで待機するが、ここでの説明では、当該諸条件はクリアされているものとする。
次に、転送制御部１１０は、アップカウンタ１１４にリセット信号を出力して、カウント値Ｑ１をゼロにリセットする（ステップＳｂ１３）。なお、フローチャートでは特に図示しないが、アップカウンタ１１４は、リード転送処理およびライト転送処理とは独立して、ウェイトの周期に等しいクロックＣlkにしたがってカウント値Ｑ１をアップカウントする。
If the read transfer of the first block has been completed (if the determination result of step Sb11 is “Yes”), the
The various conditions here are, for example, that the
Next, the
また、上述したようにリード転送処理において、第１ブロックのリード転送が完了すると、選択信号Ｓel-Ａが反転してＬレベルとなる（図４のステップＳａ１５）。このため、当該選択信号Ｓel-Ａの反転信号はＨレベルとなるので、マルチプレクサ１０６では入力端ａが選択された状態となる。この状態において、転送制御部１１０は、第１ブロックを第１バッファ１０４ａから読み出し、マルチプレクサ１０６およびバスＢを介して、メモリ３０にライト転送する（ステップＳｂ１４、Ｓｂ１５）。
なお、転送制御部１１０は、あるブロックをメモリ３０にライト転送する場合、バススレーブであるメモリ３０へのアクセスをＣＰＵ１０に通知する。このため、ＤＭＡコントローラ１００以外の他のバスマスタ、具体的には、ＣＰＵ１０、デコーダ４０、ラスタライザ５０、ディスプレイコントローラ６０は、メモリ３０へのアクセスすることができなくなる。
Further, as described above, in the read transfer process, when the read transfer of the first block is completed, the selection signal Sel-A is inverted and becomes the L level (step Sa15 in FIG. 4). For this reason, since the inverted signal of the selection signal Sel-A is at the H level, the
The
第１ブロックのメモリ３０へのライト転送が完了したならば（ステップＳｂ１５の判別結果が「Ｙｅｓ」であれば）、転送制御部１１０は、メモリ３０の解放をＣＰＵ１０に通知する。これにより、他のバスマスタは、メモリ３０にアクセスすることができる。
また、 第１ブロックのライト転送後、転送制御部１１０は、ダウンカウンタ１２４にパルス信号を出力して、カウント値Ｑ２を「１」だけデクリメントさせる（ステップＳｂ１６）。カウント値Ｑ２は、初期設定（図４のステップＳａ１１）において転送回数Ｔcがセットされるとともに、１ブロックのライト転送が完了する毎に「１」だけデクリメントされる（ステップＳｂ１６、Ｓｂ２３）。このため、カウント値Ｑ２は、１群の圧縮データのうち、ライト転送が完了していないブロック数を示すことになる。
If the write transfer to the
Further, after the write transfer of the first block, the
この後、転送制御部１１０は、変数ｎに「２」をセットする（ステップＳｂ１７）。ここで、変数ｎは、ライト転送の対象とするブロックの番号を示す。すなわち、ここでは、ライト転送の対象として、１群の圧縮データのうち、第２ブロックに設定する。
なお、変数ｎの初期値を「２」にして、第１ブロックのライト転送と、第２ブロック以降のライト転送とを区別している理由は、上述したように、第２ブロック以降のライト転送については、１つ前のブロックをライト転送してから、ウェイト回数Ｗcで示されるサイクル数を経過して時点で実行する。これに対して、第１ブロックについては１つ前のブロックが存在しないので、バッファへのリード転送が完了した後、直ちに実行できるためである。
Thereafter, the
Note that the initial value of the variable n is set to “2” to distinguish between write transfer for the first block and write transfer for the second block and later, as described above, for write transfer for the second block and later. Is executed at the time when the number of cycles indicated by the number of wait times Wc has elapsed since the previous block was written and transferred. On the other hand, since the previous block does not exist for the first block, it can be executed immediately after the read transfer to the buffer is completed.
このようにして、転送制御部１１０は、第１ブロックについては第１バッファ１０４ａから読み出してメモリ３０にライト転送する。次に、第２ブロック以降のライト転送について図７を参照して説明する。
In this way, the
まず、転送制御部１１０は、アップカウンタ１１４によるカウント値Ｑ１がレジスタ１１２にセットされたウェイト回数Ｗcに達しているか否かを判別する（ステップＳｂ１８）。カウント値Ｑ１がウェイト回数Ｗcに達していなければ（ステップＳｂ１８の判別結果が「Ｎｏ」であれば、第ｎブロックのライト転送するタイミングには至っていないので、転送制御部１１０は、カウント値Ｑ１がウェイト回数Ｗcに達するまで、第ｎブロックをライト転送しないで待機することになる。
First, the
カウント値Ｑ１がウェイト回数Ｗcに達した場合（ステップＳｂ１８の判別結果が「Ｙｅｓ」である場合）、転送制御部１１０は、諸条件をクリアしているか否かを判別する（ステップＳｂ１９）。
なお、ここでいう諸条件とは、例えば、ステップＳｂ１２におけるメモリ３０が他のバスマスタによって使用されていないことに加えて、ライト転送の対象である第ｎブロックのリード転送が完了していることなどである。諸条件をクリアしていなければ（ステップＳｂ１９の判別結果が「Ｎｏ」であれば）、転送制御部１１０は、当該諸条件がクリアされるまで待機するが、ここでの説明では、当該諸条件はクリアされているものとする。
When the count value Q1 reaches the number of wait times Wc (when the determination result of step Sb18 is “Yes”), the
The various conditions here include, for example, that the
次に、転送制御部１１０は、アップカウンタ１１４のカウント値Ｑ１をゼロリセットするとともに（ステップＳｂ２０）、第ｎブロックを一方のバッファから読み出し、マルチプレクサ１０６およびバスＢを介して、メモリ３０にライト転送する（ステップＳｂ２１、Ｓｂ２２）。なお、転送制御部１１０は、あるブロックをライト転送する場合、メモリ３０へのアクセスをＣＰＵ１０に通知する点については、上述した通りである。
Next, the
第ｎブロックのメモリ３０へのライト転送が完了したならば（ステップＳｂ２２の判別結果が「Ｙｅｓ」であれば）、転送制御部１１０は、メモリ３０の解放をＣＰＵ１０に通知するとともに、ダウンカウンタ１２４のカウント値Ｑ２を「１」だけデクリメントさせる（ステップＳｂ２３）。
次に、転送制御部１１０は、カウント値Ｑ２がゼロであるか否か、すなわち、ライト転送がされていないブロックが存在するか否かを判別する（ステップＳｂ２４）。
If the write transfer to the
Next, the
カウント値Ｑ２がゼロでなければ（ステップＳｂ２４の判別結果が「Ｎｏ」であれば）、転送制御部１１０は、ライト転送の対象を次のブロックするために、変数ｎを「１」だけインクリメントして（ステップＳｂ２５）、処理手順をステップＳｂ１８に戻す。これによって、最終の第Ｔcブロックまで、アップカウンタ１１４によるカウント値Ｑ１がウェイト回数Ｗcに達する毎にライト転送する処理が繰り返し実行されることになる。
If the count value Q2 is not zero (if the determination result in step Sb24 is “No”), the
一方、カウント値Ｑ２がゼロであれば（ステップＳｂ２４の判別結果が「Ｙｅｓ」であれば）、転送制御部１１０は、アップカウンタ１１４のカウント値Ｑ１がウェイト回数Ｗcに達したか否かを判別する（ステップＳｂ２６）。
カウント値Ｑ１がウェイト回数Ｗcに達していなければ（ステップＳｂ２６の判別結果が「Ｎｏ」であれば）、転送制御部１１０は、処理手順をステップＳｂ２６に戻して、当該カウント値Ｑ１がウェイト回数Ｗcに達するまで待機する。カウント値Ｑ１がウェイト回数Ｗcに達したとき（ステップＳｂ２６の判別結果が「Ｙｅｓ」になったとき）、転送制御部１１０は、ＣＰＵ１０から指示された１群の圧縮データのＤＭＡ転送を完了して、次のＤＭＡ転送指示を受け付ける。
On the other hand, if the count value Q2 is zero (if the determination result of step Sb24 is “Yes”), the
If the count value Q1 has not reached the wait number Wc (if the determination result in step Sb26 is “No”), the
図８は、ＤＭＡコントローラ１００によるＤＭＡ転送の一例を、リード転送とライト転送とに分けて示す図である。なお、この例では、簡略化して説明するために、ＤＭＡ転送される圧縮データを、第１ブロックから第６ブロックまでとしている。すなわち、転送回数Ｔcを「６」としている。
まず、時刻Ｓ１でＣＰＵ１０によるＤＭＡ転送指示があったときに、リード転送処理では、第１ブロックがＲＯＭ２０から第１バッファ１０４ａにリード転送される（ステップＳａ１１〜Ｓａ１４）。
時刻Ｓ２で第１ブロックのリード転送が完了すると、リード転送処理においては、選択信号Ｓel-Ａが反転するので（ステップＳａ１５）、第２ブロックが第２バッファ１０４ｂにリード転送される（Ｓａ１６、Ｓａ１７）。一方、ライト転送処理においては、第１ブロックが第１バッファ１０４ａからメモリ３０にライト転送され（ステップＳｂ１１〜Ｓｂ１５）、この後、変数ｎに「２」がセットされる（ステップＳｂ１７）。
FIG. 8 is a diagram showing an example of DMA transfer by the
First, when there is a DMA transfer instruction from the
When the read transfer of the first block is completed at time S2, the selection signal Sel-A is inverted in the read transfer process (step Sa15), so that the second block is read and transferred to the
時刻Ｓ３で第２ブロックのリード転送が完了すると、リード転送処理においては変数ｍに「３」がセットされるとともに（ステップＳａ１８）、選択信号Ｓel-Ａが反転するので（ステップＳａ２０）、変数ｍの「３」に対応した第３ブロックが第１バッファ１０４ａにリード転送され（ステップＳａ２１、Ｓａ２２）、この後、変数ｍが「４」にインクリメントされる（ステップＳａ２４）。
When the read transfer of the second block is completed at time S3, “3” is set to the variable m in the read transfer process (step Sa18), and the selection signal Sel-A is inverted (step Sa20). The third block corresponding to “3” is read and transferred to the
時刻Ｓ４、詳細には、第１ブロックのライト転送が開始された時刻Ｓ２からウェイト回数Ｗcに相当する期間Ｗ（＝Ｗc×Ｔa、ＴaはクロックＣlkの１周期）が経過した時刻Ｓ４に至ると、ライト転送処理においては、「２」にセットされた変数ｎにしたがって第２ブロックのライト転送が開始される（ステップＳｂ２１）。
時刻Ｓ５で第２ブロックのライト転送が完了すると、ライト転送処理においては、ステップＳｂ２２の判別結果が「Ｙｅｓ」になり、変数ｎがインクリメントされて「３」となる（ステップＳｂ２５）。一方、リード転送処理においては、ステップＳａ１９の判別結果が「Ｙｅｓ」になり、選択信号Ｓel-Ａが反転して（ステップＳａ２０）、変数ｍの「４」に対応した第４ブロックが第２バッファ１０４ｂにリード転送され（Ｓａ２１、Ｓａ２２）、この後、変数ｍが「５」にインクリメントされる（ステップＳａ２４）。
時刻Ｓ５で第２ブロックのライト転送が完了すると、ライト転送処理においては、ステップＳｂ２２の判別結果が「Ｙｅｓ」になり、変数ｎがインクリメントされて「３」となる（ステップＳｂ２５）。一方、リード転送処理においては、ステップＳａ１９の判別結果が「Ｙｅｓ」になり、選択信号Ｓel-Ａが反転して（ステップＳａ２０）、変数ｍの「４」に対応した第４ブロックが第２バッファ１０４ｂにリード転送され（Ｓａ２１、Ｓａ２２）、この後、変数ｍが「５」にインクリメントされる（ステップＳａ２４）。
At time S4, specifically, from time S2 at which write transfer of the first block is started to time S4 when a period W (= Wc × Ta, Ta is one cycle of the clock Clk) corresponding to the number of wait times Wc has elapsed. In the write transfer process, the write transfer of the second block is started in accordance with the variable n set to “2” (step Sb21).
When the write transfer of the second block is completed at time S5, in the write transfer process, the determination result of step Sb22 becomes “Yes”, and the variable n is incremented to “3” (step Sb25). On the other hand, in the read transfer process, the determination result in step Sa19 is “Yes”, the selection signal Sel-A is inverted (step Sa20), and the fourth block corresponding to the variable “4” is the second buffer. 104b is read and transferred (Sa21, Sa22), and then the variable m is incremented to “5” (step Sa24).
When the write transfer of the second block is completed at time S5, in the write transfer process, the determination result of step Sb22 becomes “Yes”, and the variable n is incremented to “3” (step Sb25). On the other hand, in the read transfer process, the determination result in step Sa19 is “Yes”, the selection signal Sel-A is inverted (step Sa20), and the fourth block corresponding to the variable “4” is the second buffer. 104b is read and transferred (Sa21, Sa22), and then the variable m is incremented to “5” (step Sa24).
時刻Ｓ４から期間Ｗが経過した時刻Ｓ６に至ると、ライト転送処理においては、変数ｎの「３」に対応した第３ブロックのライト転送が開始される（ステップＳｂ２１）。
時刻Ｓ７で第３ブロックのライト転送が完了すると、ライト転送処理においては、ステップＳｂ２２の判別結果が「Ｙｅｓ」になり、変数ｎがインクリメントされて「４」となる（ステップＳｂ２５）。一方、リード転送処理においては、ステップＳａ１９の判別結果が「Ｙｅｓ」になり、選択信号Ｓel-Ａが反転して（ステップＳａ２０）、変数ｍの「５」に対応した第５ブロックが第１バッファ１０４ａにリード転送され（Ｓａ２１、Ｓａ２２）、この後、変数ｍが「６」にインクリメントされる（ステップＳａ２４）。
When the period W elapses from time S4 to time S6, write transfer of the third block corresponding to the variable n “3” is started in the write transfer process (step Sb21).
When the write transfer of the third block is completed at time S7, in the write transfer process, the determination result in step Sb22 becomes “Yes”, and the variable n is incremented to “4” (step Sb25). On the other hand, in the read transfer process, the determination result of step Sa19 is “Yes”, the selection signal Sel-A is inverted (step Sa20), and the fifth block corresponding to the variable “5” is the first buffer. 104a is read and transferred (Sa21, Sa22), and then the variable m is incremented to “6” (step Sa24).
時刻Ｓ６から期間Ｗが経過した時刻Ｓ８に至ると、ライト転送処理においては、変数ｎの「４」に対応した第４ブロックのライト転送が開始される（ステップＳｂ２１）。
時刻Ｓ９で第４ブロックのライト転送が完了すると、ライト転送処理においては、ステップＳｂ２２の判別結果が「Ｙｅｓ」になり、変数ｎがインクリメントされて「５」となる（ステップＳｂ２５）。一方、リード転送処理においては、ステップＳａ１９の判別結果が「Ｙｅｓ」になり、選択信号Ｓel-Ａが反転して（ステップＳａ２０）、変数ｍの「６」に対応した第６ブロックが第２バッファ１０４ｂにリード転送される（Ｓａ２１、Ｓａ２２）。なお、変数ｍの「６」は、転送回数Ｔcの「６」であるので、以降、変数ｍはインクリメントされない。
When the period W elapses from time S6 to time S8, write transfer of the fourth block corresponding to “4” of the variable n is started in the write transfer process (step Sb21).
When the write transfer of the fourth block is completed at time S9, in the write transfer process, the determination result in step Sb22 becomes “Yes”, and the variable n is incremented to “5” (step Sb25). On the other hand, in the read transfer process, the determination result in step Sa19 is “Yes”, the selection signal Sel-A is inverted (step Sa20), and the sixth block corresponding to the variable m “6” is the second buffer. 104b is read and transferred (Sa21, Sa22). Since “6” of the variable m is “6” of the transfer count Tc, the variable m is not incremented thereafter.
時刻Ｓ８から期間Ｗが経過した時刻Ｓ１０に至ると、ライト転送処理においては、変数ｎの「５」に対応した第５ブロックのライト転送が開始される（ステップＳｂ２１）。
時刻Ｓ１１で第５ブロックのライト転送が完了すると、ライト転送処理においては、ステップＳｂ２２の判別結果が「Ｙｅｓ」になり、変数ｎがインクリメントされて「６」となる（ステップＳｂ２５）。一方、リード転送処理においては例外処理として選択信号Ｓel-Ａが反転され（ステップＳａ２５）、この後、リード転送処理が終了する。
時刻Ｓ１０から期間Ｗが経過した時刻Ｓ１２に至ると、ライト転送処理においては、変数ｎの「６」に対応した第６ブロックのライト転送が開始される（ステップＳｂ２１）。
When the period W elapses from time S8 to time S10, the write transfer of the fifth block corresponding to “5” of the variable n is started in the write transfer process (step Sb21).
When the write transfer of the fifth block is completed at time S11, in the write transfer process, the determination result in step Sb22 becomes “Yes”, and the variable n is incremented to “6” (step Sb25). On the other hand, in the read transfer process, the selection signal Sel-A is inverted as an exception process (step Sa25), and then the read transfer process ends.
When the period W has elapsed from time S10 to time S12, write transfer of the sixth block corresponding to the variable n “6” is started in the write transfer process (step Sb21).
第６ブロックのライト転送が完了すると、ダウンカウンタ１２４のカウント値Ｑ２がゼロになる（ステップＳｂ２４の判別結果が「Ｙｅｓ」となる）。
第６ブロックのライト転送の開始前には、アップカウンタ１１４のカウント値Ｑ１はゼロにリセットされ（ステップＳｂ２０）、この後、第６ブロックのライト転送が開始される（ステップＳｂ２０）。第６ブロックのライト転送が完了したときは、カウント値Ｑ１はゼロにリセットされてから、クロック信号Ｃlkの１周期の時間が経過しているので、カウント値Ｑ１が「１」にアップカウントされた状態である。このため、第６ブロックのライト転送が完了した直後は、ステップＳｂ２６の判別結果が「Ｎｏ」であり、ＤＭＡ転送処理自体は完了しない。
本実施形態において、ＤＭＡ転送処理が完了するのは、アップカウンタ１１４のカウント値Ｑ１がウェイト回数Ｗcに達した時点、すなわち、時刻Ｓ１２から期間Ｗが経過した時刻Ｓ１３である。
このため、最終の第６バッファのライト転送が終了した時点で、次の１群の圧縮データをＤＭＡ転送する指示があったとき、当該次のＤＭＡ転送は、時刻Ｓ１３以降において実行される。
また、本実施形態では、ＤＭＡ転送終了時を、アップカウンタ１１４のカウント値Ｑ１がウェイト回数Ｗcに達した時点としているのは、各ブロックをメモリ３０に転送する際のデータ転送速度を一定に保つためである。
詳細には、ＤＭＡ転送では、後述する図１１に示されるようにメモリ帯域の割り当てが予め決まっている場合があるが、最終の第６ブロックのライト転送終了時をＤＭＡ転送終了時にすると、第５ブロックのライト転送開始から第６ブロックのライト転送終了までの期間が、他の第１〜第４ブロックと比較して短くなる。このため、第１〜第４ブロックについてはライト転送のデータ転送速度が、１フレーム当たり２ブロックであるのに対し、第５および第６ブロックについてはライト転送の実際のデータ転送速度が、１フレームよりも短い期間で２ブロックとなるので、データ転送速度の均一化が図れなくなる。これに対して、本実施形態では、ＤＭＡ転送終了時を、アップカウンタ１１４のカウント値Ｑ１がウェイト回数Ｗcに達した時刻Ｓ１３としているので、第５および第６ブロックについての転送速度も、１フレーム当たり２ブロックとなり、第１〜第４ブロックについてのデータ転送速度と揃えることができる。
When the write transfer of the sixth block is completed, the count value Q2 of the
Prior to the start of write transfer of the sixth block, the count value Q1 of the
In the present embodiment, the DMA transfer processing is completed when the count value Q1 of the
For this reason, when there is an instruction to DMA-transfer the next group of compressed data when the final write transfer of the sixth buffer is completed, the next DMA transfer is executed after time S13.
In the present embodiment, the end of the DMA transfer is defined as the time when the count value Q1 of the
Specifically, in the DMA transfer, as shown in FIG. 11 to be described later, there is a case where the allocation of the memory band is determined in advance, but if the end of the write transfer of the final sixth block is the end of the DMA transfer, The period from the start of block write transfer to the end of write transfer of the sixth block is shorter than that of the other first to fourth blocks. For this reason, the data transfer rate of write transfer is 2 blocks per frame for the first to fourth blocks, whereas the actual data transfer rate of write transfer is 1 frame for the fifth and sixth blocks. Therefore, the data transfer rate cannot be made uniform. On the other hand, in the present embodiment, the end of DMA transfer is set to time S13 when the count value Q1 of the
ここで、本実施形態に係るＤＭＡコントローラ１００の優位性について、従来のＤＭＡコントローラと比較して説明する。従来のＤＭＡコントローラ（比較例）は、ＣＰＵからＤＭＡ転送指示があった場合、転送すべき１群のデータを、バススレーブであるメモリに書き込むことが可能な最大速度で、すなわち、図９の（ｃ）に示されるように、期間Ｘcにまとめて転送する。このため、比較例に係るＤＭＡコントローラが期間ＸcでデータをＤＭＡ転送しているときに、当該期間Ｘcでは、他のバスマスタが当該メモリにアクセスすることができない。
Here, the superiority of the
特に、上述した表示処理、すなわち圧縮データをデコードし、ラスタライズして、表示させる処理では、ＤＭＡコントローラだけではなく、他のバスマスタであるＣＰＵ、デコーダ、ラスタライザ、ディスプレイコントローラがメモリにアクセスする必要がある。
このため、ある動画を表示させるための処理が実行されている場合に、例えば次に表示すべき動画の圧縮データのＤＭＡ転送がＣＰＵによって指示されたとき、当該ＤＭＡ転送によってメモリが期間Ｘcにわたって使用されてしまうと、他のバスマスタは一時的にメモリにアクセスすることができなくなる。
動画を表示するためには、フレーム（コマ）毎に、デコード処理、ラスタライズおよび当該ラスタライズの結果を表示する処理が滞りなく並行して実行される必要がある。比較例に係るＤＭＡコントローラが期間Ｘcにわたってメモリを占有してしまうと、他のバスマスタがメモリにアクセスできなくなり、１フレームの期間で動画表示処理が滞って、いわゆるコマ落ちが発生し、動画の表示品質を低下させてしまう可能性が高くなる。
In particular, in the display process described above, that is, the process of decoding, rasterizing and displaying the compressed data, not only the DMA controller but also other CPUs such as the CPU, decoder, rasterizer, and display controller need to access the memory. .
For this reason, when processing for displaying a certain moving image is executed, for example, when the CPU instructs the DMA transfer of the compressed data of the moving image to be displayed next, the memory is used for the period Xc by the DMA transfer. If this happens, other bus masters will temporarily be unable to access the memory.
In order to display a moving image, decoding processing, rasterization, and processing for displaying the result of the rasterization need to be executed in parallel without delay for each frame (frame). When the DMA controller according to the comparative example occupies the memory for the period Xc, other bus masters cannot access the memory, and the moving image display process is delayed in one frame period, so-called frame dropping occurs, and the moving image display The possibility of degrading quality is increased.
これに対して、本実施形態に係るＤＭＡコントローラ１００によれば、（ａ）で示されるように、１群の圧縮データをブロックに分割するとともに、各ブロックを時間的に集中させずに離散させてメモリ３０にＤＭＡ転送する。すなわち、各ブロックがウェイトサイクル数に対応した期間Ｗ毎にメモリ３０にＤＭＡ転送される。このため、１つのブロックがＤＭＡ転送されると、メモリ３０は他のバスマスタに解放されるので、他のバスマスタがＤＭＡコントローラ１００によるＤＭＡ転送によってメモリ３０を使用できなくなるという不都合（アクセスの競合）は、従来と比較して低減される。
On the other hand, according to the
次に、本実施形態に係るＤＭＡコントローラ１００の優位性について、メモリ帯域という概念で説明する。なお、ここでいうメモリ帯域とは、メモリに対して単位時間にわたって実際にアクセス可能なデータ量をいう。
Next, the superiority of the
図１２は、単位時間でみたときに、メモリ帯域が、バスマスタ毎にどのような比率で割り当てられるかを示す図である。なお、単位時間については、上述したように１フレーム（１６．７ミリ秒）としている。
同図の（ａ）は、メモリ帯域の合計を１００％としたときに、ＤＭＡコントローラ（ＤＭＡＣ）によるＤＭＡ転送が実行されない場合に、各バスマスタに割り当てられる比率の一例を示した図である。この図では、ＤＭＡコントローラ以外のＣＰＵ、ラスタライザ、デコーダおよびディスプレイコントローラが、図に示されるパーセンテージを上限として、メモリ３０にアクセスすることを示している。
FIG. 12 is a diagram showing at what ratio the memory bandwidth is allocated for each bus master when viewed in unit time. The unit time is one frame (16.7 milliseconds) as described above.
(A) of the figure shows an example of a ratio assigned to each bus master when the DMA transfer by the DMA controller (DMAC) is not executed when the total memory bandwidth is 100%. This figure shows that the CPU, rasterizer, decoder, and display controller other than the DMA controller access the
同図の（ｂ）は、比較例に係るＤＭＡコントローラにおいて、ＤＭＡ転送が実行される場合の割り当てを、当該ＤＭＡコントローラを含めて示す図である。
この図では、比較例に係るＤＭＡコントローラがＤＭＡ転送によって、メモリ帯域の３５％を使用したことを示している。一方、ＤＭＡ転送によってメモリ帯域のうち、他のバスマスタへの割り当ては、同図に示されるように減少する。すなわち、他のバスマスタであるＣＰＵ、ラスタライザ、デコーダおよびディスプレイコントローラについては、それぞれＤＭＡコントローラによってメモリ帯域が奪われることになる。このため、他のデバイスでは、処理が滞りやすくなり、コマ落ちの原因となる。
(B) of the figure is a diagram showing the assignment when DMA transfer is executed in the DMA controller according to the comparative example, including the DMA controller.
This figure shows that the DMA controller according to the comparative example uses 35% of the memory bandwidth by DMA transfer. On the other hand, the allocation to other bus masters in the memory bandwidth by DMA transfer decreases as shown in FIG. That is, the CPU bandwidth, the rasterizer, the decoder, and the display controller, which are other bus masters, each take the memory bandwidth by the DMA controller. For this reason, in other devices, processing is likely to be delayed, which causes frame dropping.
なお、比較例に係るＤＭＡコントローラがＤＭＡ転送によってメモリ帯域の３５％を使用することが事前に判っている場合、コマ落ちを解消するためには、図１３の（ａ）に示されるように、ＤＭＡ転送が実行されないときにおいてメモリ帯域に予め３５％の空きを設けておくとともに、他のバスマスタについてはメモリ帯域の割り当てを低くし、処理の適切化を図ってコマ落ちが発生しないことを担保しておく。一方、同図の（ｂ）に示されるように、ＤＭＡ転送が実行されるときには、ＤＭＡコントローラに当該３５％を割り当てて、他のバスマスタについては、ＤＭＡ転送によって、メモリ帯域の割り当てが変動しないようにする構成も考えられる。
ただし、この構成では、ＤＭＡ転送しない場合において、メモリ帯域に設ける空きが非常に無駄であり、他のバスマスタの転送効率が低下してしまう。
If it is known in advance that the DMA controller according to the comparative example uses 35% of the memory bandwidth by DMA transfer, in order to eliminate the frame drop, as shown in FIG. When DMA transfer is not executed, 35% of the memory bandwidth is reserved in advance, and for other bus masters, the allocation of the memory bandwidth is lowered to ensure that the processing is optimized and frame dropping does not occur. Keep it. On the other hand, as shown in (b) of the figure, when DMA transfer is executed, the 35% is allocated to the DMA controller, and for other bus masters, the allocation of memory bandwidth is not changed by DMA transfer. It is also possible to adopt a configuration that makes
However, in this configuration, when DMA transfer is not performed, the space provided in the memory band is very useless, and the transfer efficiency of other bus masters is reduced.
一方、本実施形態に係るＤＭＡコントローラ１００において、ＤＭＡ転送が実行されない場合、ＤＭＡコントローラ１００以外の他のバスマスタに割り当てられる比率は、図１０の（ａ）に示されるように、比較例に係るＤＭＡコントローラと同じである（図１２（ａ）参照）。
ただし、本実施形態に係るＤＭＡコントローラ１００では、１群の圧縮データをブロックに分割して、時間的に離散させて各ブロックをメモリ３０にＤＭＡ転送するので、図１０の（ｂ）に示されるように、ＤＭＡコントローラ１００によって占められるメモリ帯域の比率は、例えば５％で済み、比較例（図１２の（ｂ）参照）に対して低くなる。
このため、本実施形態に係るＤＭＡコントローラ１００において、図１１の（ａ）に示されるように、ＤＭＡ転送が実行されないときに、メモリ帯域に予め５％の空きを設けておく一方、同図の（ｂ）に示されるように、ＤＭＡ転送が実行されるときには、当該空きの帯域部分をＤＭＡコントローラ１００に割り当てる構成にして良い。このような構成であっても、ＤＭＡ転送しない場合において、メモリ帯域に設ける無駄な空きが、比較例（図１３の（ａ）参照）に対して少なくすることができる。
なお、ＤＭＡコントローラに割り当てるメモリ帯域の５％とは、上述した例でいえば、２０サイクルのウェイトにつき、１ブロックを（１ウェイトで）メモリ３０にＤＭＡ転送する場合をいう。
On the other hand, in the
However, in the
For this reason, in the
In the above example, 5% of the memory bandwidth allocated to the DMA controller refers to the case where one block is DMA-transferred to the memory 30 (with one wait) for a 20-cycle wait.
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。 The present invention is not limited to the above-described embodiments, and various applications and modifications as described below are possible, for example. In addition, one or more arbitrarily selected aspects of application / deformation described below can be appropriately combined.
あるブロックのライト転送が完了すると、メモリ３０が解放されるので、期間Ｗが経過して次のブロックのライト転送しようとするときに、他のバスマスタがメモリ３０にアクセスしている場合がある。この場合、上述した実施形態では、ステップＳｂ１２、Ｓｂ１９の判別結果が「Ｎｏ」になるので、転送制御部１１０は、当該ブロックのライト転送を、バスＢが他のバスマスタから解放されるまで待機させる。このとき、転送制御部１１０は、待機させた時間αを計測するとともに、当該ブロックの次のブロックのライト転送を、期間Ｗよりも時間αだけ早めて、実行する構成としても良い。
例えば、図９の（ｂ）において、第２ブロックのライト転送が、他のバスマスタによるメモリ３０のアクセスによって時間αだけ待機させられた場合、次の第３ブロックのライト転送を期間αだけ早めて実行する構成としても良い。すなわち、第２ブロックのライト転送が第１ブロックのライト転送から期間（Ｗ＋α）経過した時点で開始した場合、次の第３ブロックのライト転送を、第２ブロックのライト転送から期間（Ｗ−α）経過した時点で実行する構成としても良い。
このような構成によれば、あるブロックのライト転送が、他のバスマスタによるメモリ３０のアクセスによって遅延しても、当該ブロックの次のライト転送が時間的に早められるので、単位時間にＤＭＡ転送されるブロック数を一定に保つことができる。すなわち、ＤＭＡコントローラ１００によるデータ転送速度を均一に保つことができる。
なお、転送制御部１１０は、あるブロックのライト転送を時間αだけ待機させた場合であっても、次のブロックのライト転送を、期間Ｗよりも時間αだけ早めない構成としても良い。この構成によれば、単位時間にＤＭＡ転送されるブロック数、すなわちＤＭＡコントローラ１００によるＤＭＡ転送のデータ転送速度を、予め定められた値よりも抑えることができる。
When the write transfer of a certain block is completed, the
For example, in FIG. 9B, when the write transfer of the second block is made to wait for the time α due to the access of the
According to such a configuration, even if the write transfer of a block is delayed by the access of the
Note that the
また、ブロックの転送が待機させられた場合に次のブロックの転送のウェイトを減少させる／させないに関わらず、転送制御部１１０は、転送開始から転送完了までの時間を所定のタイマーにて計測するようにしても良い。こうすることで、実際のデータ転送速度を求めることが出来、当初の要求転送速度との差を定量的に評価することにより、システムのボトルネック解消に役立てることができる。
In addition, when the block transfer is made to wait, the
実施形態では、圧縮データの各ブロックをバッファ１０４からメモリ３０に転送するＤＭＡコントローラ１００を例とって説明したが、他のバスマスタにも適用可能である。例えば、デコーダ４０や、ラスタライザ５０、ディスプレイコントローラ６０にバッファを内蔵させて、バススレーブであるメモリ３０からブロック毎にデータを読み出して、内蔵バッファに格納させる構成としても良い。
すなわち、本発明は、バッファ１０４に格納させたブロックを転送先のバススレーブ（メモリ３０）に転送する場合のみならず、転送元のバススレーブ（メモリ３０）から内蔵バッファに転送する場合にも適用可能である。なお、転送元のバススレーブから内蔵バッファに転送する場合の動作については、ＤＭＡコントローラ１００によるライト転送において転送元と転送先とが異なるだけでほぼ同様な動作となる。
In the embodiment, the
In other words, the present invention is applied not only when the block stored in the
転送制御部１１０には、ＣＰＵ１０からＤＭＡ転送指示があったときに、当該指示に含まれるウェイト回数Ｗcについては、予め用意された複数種類のうち、ＣＰＵ１０がデータ転送速度に応じた１種類を選択して供給する構成としても良い。あるいは、転送制御部１１０のレジスタ１１２に、データ転送速度に応じた複数種類のウェイト回数を予めセットしておく一方、ＣＰＵ１０などの他のバスマスタからのイベント信号によって、複数種類のウェイト回数のうち、いずれかに変更して、カウント値Ｑ１と比較に用いる構成としても良い。
このようにウェイトを変更する構成によって、ＤＭＡ転送のデータ転送速度を動的に制御することができる。
When there is a DMA transfer instruction from the
The data transfer rate of the DMA transfer can be dynamically controlled by such a configuration that changes the weight.
また、実施形態のように動画を表示させる場合、表示部７０では、帰線期間（水平帰線期間および垂直帰線期間）が存在する。この帰線期間では、ＣＰＵ１０、デコーダ４０、ラスタライザ５０およびディスプレイコントローラ６０によるバスＢを介したメモリ３０のアクセス頻度が低下する。このため、ＤＭＡコントローラ１００は、帰線期間になった場合にデータの転送速度を走査期間よりも高めて、例えばウェイト回数Ｗcを少なくしてセットする構成としても良い。
Further, when displaying a moving image as in the embodiment, the
実施形態では、ライト転送処理として図６および図７に示されるような内容としたが、あるブロックを一方のバッファから読み出すライト転送開始時に、次のブロックを他方のバッファに記憶させるリード転送を開始させる処理であっても良い。
また、実施形態では、バッファ１０４を第１バッファ１０４ａと第２バッファ１０４ｂとに分けたが、１群のデータをブロック化し、時間的に離散させてライト転送することができれば良いので、１つのバッファを用いる構成でも良い。
なお、ＤＭＡ転送の対象は、圧縮データに限られず、圧縮していない動画データでも良いし、動画以外のデータであっても良い。
In the embodiment, the contents as shown in FIG. 6 and FIG. 7 are used as the write transfer process, but at the start of the write transfer for reading a certain block from one buffer, the read transfer for storing the next block in the other buffer is started. It may be a process to be performed.
Further, in the embodiment, the
The target of DMA transfer is not limited to compressed data, and may be uncompressed moving image data or data other than moving images.
１０…ＣＰＵ、２０…ＲＯＭ、３０…メモリ、４０…デコーダ、５０…ラスタライザ、６０…ディスプレイコントローラ、１００…ＤＭＡコントローラ、１０４…バッファ、１０４ａ…第１バッファ、１０４ｂ…第２バッファ。
10 ... CPU, 20 ... ROM, 30 ... memory, 40 ... decoder, 50 ... rasterizer, 60 ... display controller, 100 ... DMA controller, 104 ... buffer, 104a ... first buffer, 104b ... second buffer.
Claims (5)
バッファと、
前記１群のデータを、所定のデータ量のブロックを単位として前記転送元のバススレーブからバッファに格納させる動作、または、前記バッファに格納させたブロックを前記転送先のバススレーブに転送する動作、を時間的に分散させて実行する転送制御部と、
を具備することを特徴とするＤＭＡコントローラ。 A DMA controller for transferring a group of data from a transfer source bus slave to a transfer destination bus slave,
A buffer,
An operation of storing the group of data in a buffer from the transfer source bus slave in units of blocks of a predetermined amount of data, or an operation of transferring the block stored in the buffer to the transfer destination bus slave; A transfer control unit that distributes and executes
A DMA controller comprising:
前記転送制御部は、前記第１バッファまたは第２バッファの一方に対して前記転送元のバススレーブからのブロックを格納させた場合に、前記第１バッファまたは第２バッファの他方からブロックを読み出して、前記転送先のバススレーブに転送する
ことを特徴とする請求項１に記載のＤＭＡコントローラ。 The buffer includes a first buffer and a second buffer having a storage capacity of the predetermined amount of data,
The transfer control unit reads a block from the other of the first buffer or the second buffer when the block from the bus slave of the transfer source is stored in one of the first buffer or the second buffer. The DMA controller according to claim 1, wherein the transfer is performed to the bus slave of the transfer destination.
所定のデータ転送速度に応じた期間のウェイトをかけてから、各ブロックを前記転送先のバススレーブに転送するとともに、
前記一のブロックを前記転送先のバススレーブに転送するのを遅らせた場合、当該一のブロックの次のブロックを前記転送先のバススレーブに転送するまでのウェイトを減少させる
ことを特徴とする請求項１または２に記載のＤＭＡコントローラ。 The transfer control unit
After applying a period of time according to a predetermined data transfer rate, each block is transferred to the transfer destination bus slave,
When the transfer of the one block to the transfer destination bus slave is delayed, a wait time until the next block of the one block is transferred to the transfer destination bus slave is reduced. Item 3. The DMA controller according to Item 1 or 2.
所定のデータ転送速度に応じた期間のウェイトをかけてから、各ブロックを前記転送先のバススレーブに転送するとともに、
前記一のブロックを前記転送先のバススレーブに転送するのを遅らせた場合、当該一のブロックの次のブロックを前記転送先のバススレーブに転送するまでのウェイトを減少させない
ことを特徴とする請求項１または２に記載のＤＭＡコントローラ。 The transfer control unit
After applying a period of time according to a predetermined data transfer rate, each block is transferred to the transfer destination bus slave,
When the transfer of the one block to the transfer destination bus slave is delayed, the wait time until the next block of the one block is transferred to the transfer destination bus slave is not reduced. Item 3. The DMA controller according to Item 1 or 2.
所定のデータ転送速度に応じた期間のウェイトをかけてから、各ブロックを前記転送先のバススレーブに転送するとともに、
外部から入力されるイベント信号によって前記ウェイトを変更する
ことを特徴とする請求項１または２に記載のＤＭＡコントローラ。
The transfer control unit
After applying a period of time according to a predetermined data transfer rate, each block is transferred to the transfer destination bus slave,
The DMA controller according to claim 1, wherein the wait is changed according to an event signal input from outside.
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